DE19951677A1

DE19951677A1 - Halbleiterspeichervorrichtung

Info

Publication number: DE19951677A1
Application number: DE19951677A
Authority: DE
Inventors: Takaaki Suzuki; Kotoku Sato
Original assignee: Fujitsu Ltd
Current assignee: Socionext Inc
Priority date: 1998-10-30
Filing date: 1999-10-27
Publication date: 2000-06-29
Anticipated expiration: 2019-10-28
Also published as: KR100615405B1; DE19951677B4; US6144616A; TW495762B; KR20000029407A

Abstract

Eine synchron mit einem Takt arbeitende Halbleiterspeichervorrichtung schließt einen Adressen-Zwischenspeicher & Vergleicher-Teil ein, der ein erstes Adressensignal zwischenspeichert, das einem Schreibbefehl zugeordnet ist, und der das erste Adressensignal mit einem zweiten Adressensignal vergleicht, das einem Lesebefehl zugeordnet ist. Ein Schreibdatenpuffer-Teil hält ein Datensignal, das dem Schreibbefehl zugeordnet ist. Das in dem Schreibdatenpuffer-Teil gehaltene Datensignal wird als ein Datensignal gelesen, das durch den Lesebefehl angefordert wird, wenn die ersten und zweiten Adressensignale miteinander übereinstimmen.

Description

Ausgangspunkt der Erfindung 1. Gebiet der Erfindung

Die vorliegende Erfindung betrifft allgemein Halblei terspeichervorrichtungen und spezieller eine Halbleiterspei chervorrichtung, die synchron mit einem Takt arbeitet, der von der Außenseite der Vorrichtung zugeführt wird.

2. Beschreibung der verwandten Technik

Heutzutage arbeiten die CPUs mit hohen Geschwindig keiten, und es ist daher erforderlich, dass Halbleitervorrich tungen, wie beispielsweise DRAMs (DRAMs = Dynamic Random Access Memories = dynamisches RAM) Datensignale mit erhöhten Bitraten ein- und ausgeben, um die Datenübertragungsrate zu erhöhen. Beispiele für derartige Speichervorrichtungen sind ein SDRAM (SDRAM = Synchroneous Dynamic Random Access Memory = Synchrones dynamisches RAM) und ein FCRAM (FCRAM = Fast Cycle Random Access Memory = RAM mit schnellem Zyklus), wobei diese Speicher synchron mit einem externen Takt arbeiten und eine Hochge schwindigkeitsbearbeitung erzielen.

Es folgt eine Beschreibung eines Betriebs des FCRAM, unter Bezugnahme auf Fig. 1. Es ist zu beachten, dass das SDRAM die gleiche Schaltungskonfiguration aufweist, wie sie in Fig. 1 dargestellt ist.

Fig. 1 zeigt eine Schaltungskonfiguration von der Pe ripherie einer Speicherzelle von dem FCRAM. Die in Fig. 1 dar gestellte Schaltung schließt eine Kapazität 501, NMOS- (NMOS = N-channel Metal Oxide Semiconductor = N-Kanal-Metalloxid- Halbleiter) Transistoren 502-512, einen PMOS- (PMOS = P- channel MOS = P-Kanal-Metalloxid-Halbleiter) Transistor 513, PMOS-Transistoren 521 und 522, und NMOS-Transistoren 523 und 524 ein. Die PMOS-Transistoren 521 und 522 und die NMOS- Transistoren 523 und 524 bilden einen Leseverstärker 520.

Die Kapazität bzw. der Kondensator 501 der Speicher zelle ist dazu im Stande, eine ein-Bit-Information zu spei chern. Wenn ein Sub-Wort-Leitungsauswahlsignal SW freigegeben wird, wird der NMOS-Transistor 502, der als ein Zellengate bzw. -tor fungiert, eingeschaltet, und die in dem Kondensator 501 gespeicherten Daten werden zu einer Bitleitung BL ausgelesen. Zu diesem Zeitpunkt befindet sich ein Bitleitungstransfersignal BLT1 auf einem hohen Pegel, und die NMOS-Transistoren 503 und 504 befinden sich demgemäß in den leitenden Zuständen. Anderer seits ist ein Bitleitungstransfersignal BLT0 auf einem niedri gen Pegel, und die NMOS-Transistoren 505 und 506 befinden sich demgemäß in den nicht-leitenden Zuständen.

Daher werden Daten auf den Bitleitungen BL und /BL über die NMOS-Transistoren 503 und 504 durch den Lese verstärker 520 gelesen. Die durch den Leseverstärker 520 gele sen und gehaltenen Daten werden zu einem Paar von Datenbuslei tungen DB und /DB ausgelesen, über die NMOS-Transistoren 510 und 511, die als Spaltengates bzw. -tore dienen, wenn ein Spal tenleitungsauswahlsignal CL freigegeben wird.

Eine Datenschreiboperation wird durch die umgekehrte Sequenz der oben beschriebenen Datenleseoperation implemen tiert, so dass Daten auf dem Paar von Datenbusleitungen DB und /DB in der Kapazität 501 gespeichert werden.

Fig. 2 ist ein Zeitablaufdiagramm der Datenlese operation von dem FCRAM, der die in Fig. 1 dargestellte Schal tung aufweist. Es folgt eine Beschreibung, unter Bezugnahme auf Fig. 1 und 2, eines Datenlese-Zeitablaufs in einem Fall, in dem die Datenblock- bzw. Burst-Länge der Lesedaten gleich 4 ist (BL = 4).

Wenn ein Aktivierungsbefehl (ACT) dem FCRAM zugeführt wird, erzeugt der FCRAM intern ein Signal RASZ, welches instruiert, dass in den Speicherzellen 201 gespeicherte Daten durch die Le severstärker 220 gelesen werden. Anschließend erzeugt der FCRAM, mit geeigneten Zeitabläufen oder Zeitlagen, Wortleitungsauswahlsignale MW und SW, die Bitleitungstransfersignale BLT and Leseverstärkertrei bersignale SA1 und SA2. Demgemäß erscheinen die Daten in den Speicherzellen 201 auf den Bitleitungen BL, und sie werden dann durch die Leseverstärker 220 gelesen und verstärkt.

Weiterhin erzeugt der FCRAM ein internes Vorladesi gnal PRE, wenn eine vorgegebene Zeit verstreicht, nachdem das Signal RASZ empfangen wurde.

Als Antwort auf den Empfang eines Lesebefehls RD ge hen die Spaltenleitungsauswahlsignale CL der durch die Spal tenadresse ausgewählten Spalten auf hohen Pegel, und die in den Leseverstärkern 220 gehaltenen Daten werden zu den Datenbuslei tungen DB und /DB gelesen. Die so gelesenen Daten sind paralle le 4-Bit-Daten, die in serielle Daten umgewandelt werden. Die seriellen Daten werden zum Äußeren des FCRAM als Lesedaten DQ ausgegeben.

Wenn die obige Datenleseoperation wiederholt und mit der Datenblocklänge gleich 4 durchgeführt wird, werden aufein anderfolgende Lesedaten, die keine Diskontinuität aufweisen, erhalten, wie dies in Fig. 2 dargestellt ist, weil der Lesezy klus des wahlfreien oder direkten Zugriffs kurz ist.

Wenn die Leseoperation oder die Schreiboperation in dem konventionellen FCRAM wiederholt durchgeführt wird, können Daten effizient gelesen oder geschrieben werden. Werden die Le seoperation und die Schreiboperation jedoch abwechselnd durch geführt, können Daten nicht effizient gelesen oder geschrieben werden, im Vergleich zu aufeinanderfolgenden Lese- oder Schrei boperationen.

Das vorstehende Problem wird unter Bezugnahme auf Fig. 3 beschrieben, die ein Zeitablaufdiagramm einer Sequenz ist, bei der die Lese- und Schreiboperationen abwechselnd durchgeführt werden.

Wenn die Leseoperation durchgeführt wird, wie dies im Teil (A) von Fig. 3 dargestellt ist, dauert es eine bestimmte Zeit, um eine Lesedatenausgabe (Q) zu erhalten, nachdem der Lesebefehl R empfangen wurde. Eine Lesedatenlatenzzeit ist all gemein als die Anzahl von Taktzyklen definiert, die in dem In tervall zwischen dem Lesebefehl und der Lesedatenausgabe exi stieren. Eine Schreibdatenlatenzzeit ist in ähnlicher Weise als die Anzahl von Taktzyklen definiert, die in dem Intervall zwi schen dem Schreibbefehl und einem zugeordneten Schreibdatenein gabe existieren.

Üblicherweise werden Schreibdaten gleichzeitig mit dem Schreibbefehl eingegeben bzw. angelegt. Folglich ist die Schreibdatenlatenzzeit gleich "0". Demgemäß, wie dies in Teil (A) von Fig. 3 dargestellt ist, ist es erforderlich, dass der auf den vorhergehenden Lesebefehl R folgende Schreibbefehl W eingegeben wird, nachdem die aus dem genannten vorhergehenden Lesebefehl R resultierende Lesedatenausgabe Q abgeschlossen ist. Der in Teil (A) von Fig. 3 dargestellte Fall erfordert demgemäß von dem Lesebefehl R zu dem Schreibbefehl W ein Inter vall, das gleich 9 Takten ist.

Weiterhin, wie dies in Teil (A) von Fig. 3 darge stellt ist, ist es erforderlich, dass der dem Schreibbefehl W folgende Lesebefehl R eingegeben wird, nachdem die dem genann ten Schreibbefehl W zugeordneten Schreibdaten vollständig in den Speicherzellen gespeichert wurden. Der in Teil (A) von Fig. 3 dargestellte Fall erfordert demgemäß von dem Schreibbefehl W zu dem Lesebefehl R ein Intervall, das gleich 6 Takten ist.

Aus der vorstehenden Beschreibung ist zu erkennen, dass der in Teil (A) von Fig. 3 dargestellte Fall einen Lese- Schreib-Zyklus erfordert, der gleich 15 Takten ist.

Als nächstes wird unter Bezugnahme auf Teil (B) von Fig. 3 die Darstellung eines Falles beschrieben, bei dem die Lesedatenlatenzzeit und die Schreibdatenlatenzzeit gleich zu einander sind. In dem in Teil (B) von Fig. 3 dargestellten Fall ist es möglich, das Intervall zwischen dem Lesebefehl R und dem Schreibbefehl W auf die Minimumtoleranzzeit (lRC) zwischen dem Lesebefehl R und dem Schreibbefehl W zu reduzieren, die in der allgemeinen Inter-Bank-Formation definiert ist. Dies ist der Fall, weil die Lesedatenlatenzzeit und die Schreibdatenlatenz zeit gleich zueinander sind, und die Eingabe der dem Schreibbe fehl W zugeordneten Schreibdaten wird ausgeführt, nachdem die Ausgabe der dem Lesebefehl R zugeordneten Lesedaten abgeschlos sen ist.

Um den Lesebefehl R einzugeben, nachdem der Schreib befehl W eingegeben wurde, ist es jedoch erforderlich, dem ge nannten Schreibbefehl zugeordnete Schreibdaten zu speichern, die in den Speicherzellen gespeichert werden. Demgemäß erfor dert der in Teil (B) von Fig. 3 dargestellte Fall ein Intervall von 12 Takten von dem Schreibbefehl W zu dem Lesebefehl R. Bei dem in Teil (B) von Fig. 3 dargestellten Fall ist der Lese- Schreib-Zyklus, der das Intervall zwischen dem Lesebefehl R und dem Schreibbefehl W ist, daher gleich 16 Takten.

Wie dies oben beschrieben wurde, ist die Sequenz der abwechselnden Durchführung der Leseoperation und der Schrei boperation nicht so effizient wie die Sequenz der nacheinander durchgeführten Lese- oder Schreiboperationen.

Zusammenfassung der Erfindung

Es ist eine Aufgabe der vorliegenden Erfindung, eine Halblei terspeichervorrichtung vorzusehen, bei der die oben genannten Nachteile vermieden werden.

Eine spezifischere Aufgabe der vorliegenden Erfindung besteht darin, eine Halbleiterspeichervorrichtung vorzusehen, die einen verkürzten Lese-Schreib-Zyklus aufweist, während die Lesedatenlatenzzeit und die Schreibdatenlatenzzeit gleich zu einander sind.

Die oben genannten Aufgaben der vorliegenden Erfin dung werden durch eine Halbleiterspeichervorrichtung gelöst, die synchron mit einem Takt arbeitet, umfassend:
Ein Adressen-Zwischenspeicher, der ein erstes Adressensignal zwischenspeichert, das einem Schreib befehl zugeordnet ist, und der das erste Adressensignal mit ei nem zweiten Adressensignal vergleicht, das einem Lesebefehl zu geordnet ist; und einen Schreibdatenpuffer-Teil, das ein Daten signal hält, das dem Schreibbefehl zugeordnet ist. Das in dem Schreibdatenpuffer-Teil gehaltene Datensignal wird als ein durch den Lesebefehl angefordertes Datensignal gelesen, wenn die ersten und zweiten Adressensignale miteinander übereinstim men.

Die oben genannten Aufgaben der vorliegenden Erfin dung werden auch durch eine Halbleiterspeicher-Vorrichtung ge löst, die synchron mit einem Takt arbeitet, umfassend: Einen Adressen-Zwischenspeicher, der den Schreibbe fehlen zugeordnete erste Adressensignale zwischenspeichert, und der die ersten Adressensignale mit einem zweiten Adressensignal vergleicht, das einem Lesebefehl zugeordnet ist; und einen Schreibdatenpuffer-Teil, der jeweils den Schreibbefehlen zuge ordnete Datensignale hält. Eines der in dem Schreibdatenpuffer- Teil gehaltene Datensignale wird als ein durch den Lesebefehl angefordertes Datensignal gelesen, wenn das, zweite Adressensi gnal mit einem der ersten Adressensignale übereinstimmt.

Kurzbeschreibung der Zeichnungen

Weitere Aufgaben, Merkmale und Vorteile der vorlie genden Erfindung werden aus der nachfolgenden ausführlichen Be schreibung deutlicher, wenn sie im Zusammenhang mit den zugehö rigen Zeichnungen gelesen wird, in denen:

Fig. 1 ein Schaltbild einer Speicherzelle und einer peripheren Konfiguration derselben von einem herkömmlichen FCRAM ist;

Fig. 2 ein Zeitablaufdiagramm einer Datenleseoperati on von dem FCRAM ist, der die in Fig. 1 dargestellte Konfigura tion aufweist;

Fig. 3 ein Zeitablaufdiagramm einer Sequenz der Ab wechslung einer Leseoperation und einer Schreiboperation ist,

Fig. 4 ein Zeitablaufdiagramm von einer Sequenz einer abwechselnden Ausführung eines Lesebefehls und eines Schreibbe fehls gemäß der vorliegenden Erfindung ist;

Fig. 5 ein Blockschaltbild einer ersten Halbleiter speichervorrichtung gemäß einer ersten Ausführungsform der vor liegenden Erfindung ist;

Fig. 6 ein Zeitablaufdiagramm einer aufeinanderfol genden Ausführung von Schreibbefehlen in der in Fig. 5 darge stellten Halbleiterspeichervorrichtung ist;

Fig. 7 ein Zeitablaufdiagramm von einer Sequenz einer aufeinanderfolgenden Ausführung von Schreib-, Lese-, Lese- und Schreibbefehlen, in dieser Reihenfolge, in der in Fig. 5 darge stellten Halbleiterspeichervorrichtung ist;

Fig. 8 ein Zeitablaufdiagramm einer anderen Sequenz einer aufeinanderfolgenden Ausführung von Schreib-, Lese-, Le se- und Schreibbefehlen, in dieser Reihenfolge, in der in Fig. 5 dargestellten Halbleiterspeichervorrichtung ist;

Fig. 9 ein Zeitablaufdiagramm von noch einer anderen Sequenz einer aufeinanderfolgenden Ausführung von Schreib-, Le se-, Lese- und Schreibbefehlen, in dieser Reihenfolge, in der in Fig. 5 dargestellten Halbleiterspeichervorrichtung ist;

Fig. 10 ein Zeitablaufdiagramm von einer Sequenz ei ner aufeinanderfolgenden Ausführung von Schreib- (Schreibmas kierung), Lese-, Lese- und Schreibbefehlen, in dieser Reihen folge, in der in Fig. 5 dargestellten Halbleiterspeichervor richtung ist;

Fig. 11 ein Zeitablaufdiagramm von einer Sequenz ei ner aufeinanderfolgenden Ausführung von Schreib-, Schreib- (Seitenmodus-Schreiben), und Schreibbefehlen, in dieser Reihen folge, in der in Fig. 5 dargestellten Halbleiterspeichervor richtung ist;

Fig. 12 ein Blockschaltbild einer Halbleiterspeicher vorrichtung gemäß einer zweiten Ausführungsform der vorliegen den Erfindung ist;

Fig. 13 ein Zeitablaufdiagramm von einer Sequenz der aufeinanderfolgenden Ausführung von Schreibbefehlen in der in Fig. 12 dargestellten Halbleiterspeichervorrichtung ist;

Fig. 14 ein Zeitablaufdiagramm von einer Sequenz der aufeinanderfolgenden Ausführung von Schreib-, Lese-, Schreib- und Lesebefehlen in der in Fig. 12 dargestellten Halbleiter speichervorrichtung ist;

Fig. 15 ein Zeitablaufdiagramm von einer anderen Se quenz der aufeinanderfolgenden Ausführung von Schreib-, Lese-, Schreib- und Lesebefehlen in der in Fig. 12 dargestellten Halb leiterspeichervorrichtung ist;

Fig. 16 ein Blockschaltbild einer Halbleiterspeicher vorrichtung gemäß einer dritten Ausführungsform der vorliegen den Erfindung ist;

Fig. 17 ein Zeitablaufdiagramm von einer Sequenz der aufeinanderfolgenden Ausführung von Schreib-, Lese-, Schreib- und Lesebefehlen in der in Fig. 16 dargestellten Halbleiter speichervorrichtung ist;

Fig. 18 ein Zeitablaufdiagramm von einer Sequenz der aufeinanderfolgenden Ausführung von Seitenmodus-Schreibbe fehlen in der in Fig. 5 dargestellten Halbleiterspeichervor richtung ist;

Fig. 19 ein Zeitablaufdiagramm von einer Sequenz der aufeinanderfolgenden Ausführung eines Seitenmodus- Schreibbefehls und eines Seitenmodus-Lesebefehls in der in Fig. 5 dargestellten Halbleiterspeichervorrichtung ist;

Fig. 20 ein Zeitablaufdiagramm von einer anderen Se quenz der aufeinanderfolgenden Ausführung eines Seitenmodus- Schreibbefehls und eines Seitenmodus-Lesebefehls in der in Fig. 5 dargestellten Halbleiterspeichervorrichtung ist;

Fig. 21 ein Zeitablaufdiagramm von einer Sequenz der aufeinanderfolgenden Ausführung von Seitenmodus-Schreibbe fehlen in der in Fig. 12 dargestellten Halbleiterspeichervor richtung ist;

Fig. 22 ein Zeitablaufdiagramm von einer Sequenz der aufeinanderfolgenden Ausführung eines Seitenmodus-Schreibbe fehls und eines Seitenmodus-Lesebefehls in der in Fig. 12 dar gestellten Halbleiterspeichervorrichtung ist;

Fig. 23 ein Zeitablaufdiagramm von einer anderen Se quenz der aufeinanderfolgenden Ausführung eines Seitenmodus- Schreibbefehls und eines Seitenmodus-Lesebefehls in der in Fig. 12 dargestellten Halbleiterspeichervorrichtung ist;

Fig. 24 ein Zeitablaufdiagramm von einer Sequenz der aufeinanderfolgenden Ausführung von Seitenmodus-Schreibbe fehlen in der in Fig. 16 dargestellten Halbleiterspeichervor richtung ist;

Fig. 25 ein Zeitablaufdiagramm von einer Sequenz der aufeinanderfolgenden Ausführung eines Seitenmodus- Schreibbefehls und eines Seitenmodus-Lesebefehls in der in Fig. 16 dargestellten Halbleiterspeichervorrichtung ist;

Fig. 26 ein Zeitablaufdiagramm von einer anderen Se quenz der aufeinanderfolgenden Ausführung eines Seitenmodus- Schreibbefehls und eines Seitenmodus-Lesebefehls in der in Fig. 16 dargestellten Halbleiterspeichervorrichtung ist;

Fig. 27 in Zeitablaufdiagramm von einer Sequenz der aufeinanderfolgenden Ausführung von Schreib-, Lese-, Lese- und Schreibbefehlen in der in Fig. 5 dargestellten Halbleiterspei chervorrichtung ist, bei der die Schreibdatenlatenzzeit und die Lesedatenlatenzzeit gleich zueinander sind;

Fig. 28 ist ein Zeitablaufdiagramm von einer anderen Sequenz der aufeinanderfolgenden Ausführung von Schreib-, Lese-, Lese- und Schreibbefehlen in der in Fig. 5 dargestellten Halbleiterspeichervorrichtung ist, bei der sich die Schreibda tenlatenzzeit von der Lesedatenlatenzzeit unterscheidet;

Fig. 29 ein Zeitablaufdiagramm von einer Sequenz der aufeinanderfolgenden Ausführung eines Seitenmodus-Schreib befehls und eines Seitenmodus-Lesebefehls in der in Fig. 16 dargestellten Halbleiterspeichervorrichtung ist, bei der die Schreibdatenlatenzzeit und die Lesedatenlatenzzeit gleich zu einander sind;

Fig. 30 ein Zeitablaufdiagramm von einer Sequenz der aufeinanderfolgenden Ausführung der gleichen Sequenz, wie sie in Fig. 29 dargestellt ist, in einer derartigen Weise ist, dass sich die Schreibdatenlatenzzeit von der Lesedatenlatenzzeit un terscheidet;

Fig. 31 ein Blockschaltbild eines gemeinsamen Ein gangs-/Ausgangs-Interface ist, das in den in den Fig. 5, 12 und 16 dargestellten Halbleiterspeichervorrichtungen verwendet wer den kann; und

Fig. 32 ein Zeitablaufdiagramm von einer Sequenz der aufeinanderfolgenden Ausführung eines Seitenmodus-Schreibbefehls und eines Seitenmodus-Lesebefehls in der in Fig. 5 dargestell ten Halbleiterspeichervorrichtung ist, bei der die Schreibda tenlatenzzeit gleich 1 und die Lesedatenlatenzzeit gleich 3 ist.

Beschreibung der bevorzugten Ausführungsform

Es folgt eine Beschreibung einer Ausführungsform der vorliegenden Erfindung, unter Bezugnahme auf Fig. 4, die ein Zeitablaufdiagramm einer Sequenz der abwechselnden Ausführung der Lese- und Schreiboperationen ist.

In Fig. 4 sind die Lesedatenlatenzzeit und die Schreibdatenlatenzzeit gleich zueinander, und das Intervall zwischen dem Lesebefehl R und dem Schreibbefehl W ist auf die Minimumtoleranzzeit (lRC) zwischen dem Lesebefehl R und dem Schreibbefehl W in der Inter-Bank-Formation verkürzt ist. Wie dies vorstehend bereits beschrieben wurde, ist es erlaubt, dass der Lesebefehl R eingegeben wird, nachdem die dem vorhergehen den Schreibbefehl W zugeordneten Schreibdaten vollständig in die Speicherzellen geschrieben sind. Das Vorstehende ist unter Berücksichtigung eines Falles definiert, indem die einem Schreibbefehl W zugeordneten Schreibdaten in eine Bank ge schrieben werden und das Auslesen aus der oben erwähnten Bank unmittelbar durch einen dem Schreibbefehl W folgenden Lesebe fehl R angefordert wird.

Gemäß der vorliegenden Erfindung ist ein Schreibda tenpuffer vorgesehen, der die dem Schreibbefehl W zugeordneten Schreibdaten hält, bis der nächste Schreibbefehl W zugeführt wird. Weiterhin ist eine Adressen-Zwischenspeicherschaltung vorgesehen, die das Adressensignal der in dem Schreibdatenpuf fer gehaltenen Schreibdaten zwischenspeichert. Die Adressen- Zwischenspeicherschaltung vergleicht das Adressensignal des Schreibbefehls W mit dem Adressensignal des Lesebefehls R. Wenn die beiden Adressensignale miteinander übereinstimmen, werden die Daten nicht aus den Speicherzellen, sondern aus dem Schreibdatenpuffer gelesen.

Mit der oben erwähnten Konfiguration ist es möglich, das Intervall zwischen dem Schreibbefehl und dem Lesebefehl auf die Minimumtoleranzzeit (lRC) zwischen dem Lesebefehl R und dem Schreibbefehl W in der Inter-Bank-Formation zu verkürzen.

Es folgt nun eine Beschreibung einer ersten Ausfüh rungsform der vorliegenden Erfindung.

Fig. 5 ist ein Blockschaltbild einer Halbleiterspei chervorrichtung gemäß einer Auführungsform der vorliegenden Er findung. Es wird darauf hingewiesen, dass das FCRAM die gleiche zellenperiphere Konfiguration wie die das SDRAM aufweist, und die folgende Beschreibung betrifft das FCRAM.

Das FCRAM gemäß der Ausführungsform der vorliegenden Erfindung schließt einen Taktpuffer 1, einen Be fehlsdecoder 2, einen Steuersignalpuffer 3, einen Zeilenadres senpuffer 4, einen Spaltenadressenpuffer 5, einen Adressen- Zwischenspeicher 6 und 7, ein Modusregister 8, ei nen Datenlatenzzeitzähler 9, Datenkonverter 10 und 12, einen Dateneingangspuffer 11, einen Datenausgangspuffer 13, eine Bank-(0)-Schaltung 14 und eine Bank-(1)-Schaltung 15.

Jede der Bank-(0)-Schaltung 14 und der Bank-(1)- Schaltung 15 schließt eine Vielzahl von Speicherblöcken, eine RAS-Erzeugungseinheit 16, eine Vorladesignal-(PRE)- Erzeugungseinheit 17, eine Steuereinheit 18, einen Blockdecoder 19, Vor-Decoder 20-1 und 20-2, einen Wortdecoder 21, einen 1/4- Decoder 22, einen Bitleitungstransfer-(BLT)-Decoder 23, eine Leseverstärker-Treibersignal-(S/A)-Erzeugungseinheit 24, einen Spaltendecoder 25, eine Steuerschaltung 26, einen Lese- /Schreibpuffer 27, einen Schreibdatenpuffer 28 und eine Kern schaltung 29 ein.

Die Speicherzellen von dem in Fig. 5 dargestellten FCRAM weisen die DRAM-Typ-Zellenstruktur auf, und ihre periphe re Speicherschaltung ist die gleiche wie in Fig. 1 dargestellt. Obwohl das in Fig. 5 dargestellte FCRAM zwei Bänke aufweist, ist es nicht auf zwei Bänke beschränkt, sondern kann ein belie bige Anzahl von Bänken aufweisen.

Der Taktpuffer 1 wird vom Äußeren des FCRAM mit einem Takt CLK versorgt, und er versorgt die Teile des FCRAM mit ei nem synchronisierenden Takt CLK. Der Steuersignalpuffer 3 puf fert ein Schreibfreigabesignal /WE, ein Chipfreigabesignal /CS, ein Zeilenadressen-Strobe- bzw. -Hinweissignal /RAS, und ein Spaltenadressen-Hinweissignal /CAS, wobei diese Signale vom Äu ßeren des FCRAM zugeführt werden. Das Symbol "/" bezeichnet ein aktiv-niedriges Signal.

Der Befehlsdecoder 2 decodiert die Signale von dem Steuersignalpuffer 3 und informiert die Bank-(0)-Schaltung 14, die Bank-(1)-Schaltung 15, die Adressen-Zwischenspeicher gleicher 6 und 7, und den Datenlatenzzeitzähler 9 von einem de codierten Befehl. Der Befehl kann beispielsweise durch das Schreibfreigabesignal, das Chipfreigabesignal /CS, das Zeilena dressen-Hinweissignal /RAS und das Spaltenadressen- Hinweissignal /CAS definiert sein. Der Zeilenadressenpuffer 4 und der Spaltenadressenpuffer 5 werden vom Äußeren des FCRAN mit Adressensignalen A0-An und B0-Bn versorgt, wobei die Adressensignale zu den Adressen-Zwischenspeicher 6 und 7 gesendet werden.

Die Adressen-Zwischenspeicher 6 und 7 ar beiten in den unterschiedlichen Weisen, wenn die Lese- und Schreibbefehle zugeführt werden. Wenn der Schreibbefehl zuge führt wird, speichert der Adressen-Zwischenspeicher 6 ein Zeilenadressensignal zwischen, das von dem Zeilenadres senpuffer 4 zugeführt wird, und schreibt in dem Schreibdaten puffer 28 gehaltene Daten in die Kernschaltung 29, indem das darin zwischengespeicherte Zeilenadressensignal verwendet wird, wenn der nächste Schreibbefehl zugeführt wird.

Wenn der Lesebefehl empfangen wird, vergleicht der Adressen-Zwischenspeicher 6 das Zeilenadressensi gnal aus dem Zeilenadressenpuffer 4 mit dem Zeilenadressensi gnal, das beim Empfang des vorhergehenden Schreibbefehls zwi schengespeichert wurde. Wenn die beiden Zeilenadressensignale miteinander übereinstimmen, werden die in dem Schreibdatenpuf fer 28 zwischengespeicherten Daten als Daten ausgegeben, die durch den Lesebefehl angefordert wurden.

Der Adressen-Zwischenspeicher 6 ver gleicht das Zeilenadressensignal aus dem Zeilenadressenpuffer 4 mit dem Zeilenadressensignal, das zum Zeitpunkt des Empfangs des vorhergehenden Schreibbefehls zwischengespeichert wurde. Wenn die beiden Zeilenadressensignale nicht miteinander über einstimmen, führt der Adressen-Zwischenspeicher 6 das dem gerade zugeführten Lesebefehl zugeordnete Zeilenadres sensignal dem Vor-Decoder 20-1 zu. Demgemäß werden durch den Lesebefehl angeforderte Daten aus der Kernschaltung 29 gelesen.

Nun wird der Adressen-Zwischenspeicher 7 beschrieben. Wenn der Schreibbefehl empfangen wird, speichert der Adressen-Zwischenspeicher 7 das von dem Spal tenadressenpuffer 5 zugeführte Spaltenadressensignal zwischen, und schreibt, wenn der nächste Schreibbefehl empfangen wird, in dem Schreibdatenpuffer 28 gehaltene Daten in die Kernschaltung 29, indem das zwischengespeicherte Spaltenadressensignal ver wendet wird.

Wenn der Lesebefehl empfangen wird, vergleicht der Adressen-Zwischenspeicher 7 das Spaltenadressensi gnal, das aus dem Spaltenadressenpuffer 5 zugeführt wird, mit dem Spaltenadressensignal, das beim Empfang des vorhergehenden Schreibbefehls zwischengespeichert wurde. Wenn die beiden Be fehlssignale miteinander übereinstimmen, werden die in dem Schreibdatenpuffer 28 zwischengespeicherten Daten als Daten ausgegeben, die durch den Lesebefehl angefordert wurden. Wenn die beiden Adressensignale nicht miteinander übereinstimmen, versorgt der Adressen-Zwischenspeicher 7 den Vor- Decoder 20-2 mit dem Spaltenadressensignal, das beim Empfang des vorhergehenden Schreibbefehls zwischengespeichert wurde. Demgemäß werden die durch den Lesebefehl angeforderten Daten aus den Speicherzellen gelesen.

Das Modusregister 8 gibt in dem FCRAM verwendete Burst-Längen-Informationen aus. Der Datenlatenzzeitzähler 9 misst die Datenlatenzzeit auf der Grundlage der Burst-Längen- Informationen, die von dem Modusregister 8 zugeführt werden. Der Datenkonverter 10 wird, vom Äußeren des FCRAMs über den Da teneingangspuffer 11 mit einem Datensignal versorgt, und er konvertiert das Datensignal in serieller Form in ein Datensi gnal in paralleler Form. Das serielle Datensignal wird dann dem Schreibdatenpuffer 28 zugeführt. Der Datenkonverter 12 wird von dem Lese-/Schreibpuffer 27 oder dem Schreibdatenpuffer 28 mit Daten in paralleler Form versorgt, und er konvertiert die Daten in Daten in serieller Form. Die demgemäß erhaltenen seriellen Daten werden über den Datenausgangspuffer 13 zum Äußeren des FCRAM ausgegeben. Die Datenkonverter 10 und 12 arbeiten mit ge eigneten Zeitabläufen auf der Grundlage der Datenlatenzzeitin formationen, die von dem Datenlatenzzeitzähler 9 ausgegeben werden.

Der Dateneingangspuffer 11 und der Datenausgangs puffer 13 sind über entsprechende Anschlußstifte mit entspre chenden Bussen verbunden, die voneinander getrennt sind (ge trennte I/O-Bildung). Wie dies später noch beschrieben wird, können der Dateneingangspuffer 11 und der der Datenausgangs puffer 13 mit einem gemeinsamen Datenbus verbunden sein (ge meinsame I/O-Bildung).

Es folgt eine Beschreibung der Bänke, die durch die Adressensignale ausgewählt werden, die in dem Zeilenadressen puffer 4 und dem Spaltenadressenpuffer 5 gepuffert sind. Die folgende Beschreibung betrifft nur die Bank-(0)-Schaltung 14, und auf eine Beschreibung der Bank-(1)-Schaltung 15 wird ver zichtet.

In der Bank-(0)-Schaltung 14 erzeugt die RAS- Erzeugungseinheit 16 das Signal RASZ, das veranlasst, dass Da ten in den Speicherzellen in den Speicherblöcken zu den Lese verstärkern ausgelesen werden. Die PRE-Erzeugungseinheit 17 er zeugt ein Vorladesignal PRE, wenn eine vorherbestimmte Zeit nach dem Signal RASZ verstreicht, das als ein inneres Spaltena dressen-Hinweissignal RAS fungiert. Das Vorladesignal PRE setzt die RAS-Erzeugungseinheit 16 zurück und veranlasst sie, die Vorladeoperation wie in dem Fall durchzuführen, in dem das Vor ladesignal PRE extern zugeführt wird. Die durch das in der PRE- Erzeugungseinheit 17 erzeugte Vorladesignal PRE durchgeführte Vorladeoperation ist eine Selbst-Vorladung.

Der Vor-Decoder 20-1 decodiert das von dem Adressen- Zwischenspeicher 6 zugeführte Adressensignal vor. Das Ergebnis der Vordecodierung wird dem Blockdecoder 19, dem Wortdecoder 21, dem 1/4-Decoder 22, dem BLT-Decoder 23 und der S/A-Erzeugungseinheit 24 zugeführt.

Der Blockdecoder 19 wählt einen der Vielzahl der in dem FCRAM angeordneten Speicherblöcke aus. Nur in dem ausge wählten Speicherblock arbeiten der Wortdecoder 21, der 1/4- Decoder 22, der BLT-Decoder 23 und die S/A-Erzeugungseinheit 24. Demgemäß werden Daten aus der Kernschaltung 29 gelesen und den Leseverstärkern zugeführt.

Die Kernschaltung 29 schließt eine Anordnung von Speicherzellen ein, die in Zeilen und Spalten angeordnet sind, wobei jede der Speicherzellen gleich der in Fig. 1 gezeigten Speicherzelle 501 ist. Die Leseverstärker sind für die jeweili gen Spalten vorgesehen, wobei jeder der Leseverstärker gleich dem~in Fig. 1 dargestellten Leseverstärker 520 ist. Durch die Leseoperation durch das Zeilenadressensignal werden Daten, die in den Speicherzellen gespeichert sind, die mit der Wortleitung verbunden sind, die durch das Zeilenadressensignal ausgewählt ist, in den Leseverstärkern 520 gespeichert.

Der Vor-Decoder 20-2 decodiert das von dem Adressen- Zwischenspeicher 7 zugeführte Spaltenadressensignal vor. Das Ergebnis der Vor-Decodierung wird dem Spaltendecoder 25, dem 1/4-Decoder 22, der S/A-Erzeugungseinheit 24 und der Steuerschaltung 26 zugeführt. Der Spaltendecoder 25 führt das Spaltenleitungsauswahlsignal CL der durch das Spaltenadressen signal spezifizierten Spalte zu. Daten werden von dem Lesever stärker 520 gelesen, der in der ausgewählten Spalte angeordnet ist, und sie werden dem Lese-/Schreibpuffer 27 zugeführt.

Der Wortdecoder 21 erzeugt ein Wortleitungsauswahl signal unter der Steuerung der Steuereinheit 18. Der 1/4- Decoder 22 wählt einen von vier Teilwortdecodern aus, die zu einem ausgewählten Hauptwortdecoder in der üblichen hierarchi schen wortdecodierweise gehören. Der BLT-Decoder 23 erzeugt ein Bitleitungstransfersignal, unter der Steuerung der Steuerein heit 18. Die S/A-Erzeugungseinheit 24 erzeugt Leseverstärker treibersignale SA1 und SA2, unter der Steuerung der Steuerein heit 18.

Die Steuerschaltung 26 steuert den Lese-/Schreib puffer 27 und den Schreibdatenpuffer 28 auf der Grundlage der Signale, die von den Adressen-Zwischenspeicher 6 und 7 zugeführt werden. Wenn der Schreibbefehl empfangen wird, versorgt die Steuereinheit 26, über den Lese-/Schreibpuffer 27, die Kernschaltung 29 mit den beim Empfang des vorhergehenden Schreibbefehls in dem Schreibdatenpuffer 28 gespeicherten Da ten. Der Schreibdatenpuffer 28 hält die Daten, die durch den derzeit anliegenden Schreibbefehl von dem Datenkonverter 10 zu geführt werden.

Wenn der Lesebefehl empfangen wird, wird die Steuer einheit 26, von den Adressen-Zwischenspeicher 6 und 7, mit einem Signal versorgt, das anzeigt, ob das Zeilena dressensignal und das Spaltenadressensignal, die zu dem Zeit punkt des Empfangs des vorhergehenden Schreibbefehls zugeführt wurden, mit dem Zeilenadressensignal und dem Spaltenadressensi gnal übereinstimmen, die zum Zeitpunkt des Empfangs des derzei tigen Schreibbefehls zugeführt wurden. Wenn das oben erwähnte Signal eine Adressenübereinstimmung anzeigt, liest die Steuer einheit 26 die in dem Schreibdatenpuffer 28 gehaltenen Daten, und sie führt die Daten dem Datenkonverter 12 zu. Wenn das oben erwähnte Signal eine Adressenabweichung anzeigt, veranlasst die Steuereinheit 26, dass der Lese-/Schreibpuffer 27 in den norma len Leseprozess involviert wird. Genauer gesagt liest die Steu ereinheit 26 die Daten von dem Leseverstärker 520 und führt die Lesedaten dem Lese-/Schreibpuffer 27 zu. Dann werden die Lese daten dem Datenkonverter 12 zugeführt.

Die oben erwähnten Adressen-Zwischenspeicher gleicher 6 und 7, die Steuereinheit 26, der Lese-/Schreibpuffer 27 und der Schreibdatenpuffer 28 tragen dazu bei, das Intervall zwischen dem Schreibbefehl und dem Lesebefehl auf die Minimum toleranzzeit (lRC) zwischen dem Lesebefehl und dem Schreibbe fehl in der Inter-Bank-Formation zu verkürzen.

Unter Bezugnahme auf Fig. 6 erfolgt nun eine Be schreibung eines Betriebes des FCRAM gemäß der ersten Ausfüh rungsform der vorliegenden Erfindung.

Fig. 6 ist ein Zeitablaufdiagramm von einer Sequenz, bei der Schreiboperationen aufeinanderfolgend durchgeführt wer den. Der Taktzyklus entspricht zweimal dem in Fig. 4 dargestell ten Taktzyklus, und die Lesedatenlatenzzeit und die Schreibda tenlatenzzeit sind gleich zueinander.

Wenn der Schreibbefehl an den Befehlsdecoder 2 ange legt wird und das Adressensignal B an den Zeilenadressenpuffer 4 und den Spaltenadressenpuffer 5 angelegt wird, führen die Adressen-Zwischenspeicher 6 und 7 das beim Empfang des vorhergehenden Schreibbefehls zwischengespeicherte Adres sensignal A den Vor-Decodern 20-1 und 20-2 zu, die in der Bank- (0)-Schaltung 14 enthalten sind, und weiterhin speichern sie das dem vorliegenden Schreibbefehl zugeordnete Adressensignal B zwischen.

Die Vor-Decoder 20-1 und 20-2, die jeweils von den Adressen-Zwischenspeicher 6 und 7 mit dem Adres sensignal A versorgt werden, decodieren das Adressensignal A vor und führen das vordecodierte Adressensignal dem Blockde coder 19, dem Wortdecoder 21, dem 1/4-Decoder 22, dem BLT- Decoder 23, der S/A-Erzeugungseinheit 24 und dem Spaltendecoder 25 zu. Die Daten A in dem Dateneingangspuffer 11, die dem Schreibbefehl zugeordnet sind, werden dem Schreibdatenpuffer über den Datenkonverter 10 zugeführt, und sie werden dann dem Lese-/Schreibpuffer 27 von dem Schreibdatenpuffer 28 zugeführt.

Wenn das Spaltenleitungsauswahlsignal CL auf der Grundlage des vordecodierten Adressensignals A freigegeben wird, werden die in dem Lese-/Schreibpuffer 27 gehaltenen Daten A über die Bitleitungen BL und /BL in der Kapazität 501 gespei chert. Die Schreiboperationen können aufeinanderfolgend durch geführt werden, indem die oben erwähnte Sequenz wiederholt wird.

Fig. 7 ist ein Zeitablaufdiagramm von einer Sequenz, bei der Schreib-, Lese-, Lese- und Schreiboperationen nachein ander in dieser Reihenfolge in dem FCRAM durchgeführt werden. Der Zyklus von dem Takt CLK entspricht zweimal dem in Fig. 4 dargestellten Takt, und die Lesedatenlatenzzeit und die Schreibdatenlatenzzeit sind gleich zueinander. Die in Fig. 7 dargestellten Schreib- und Lesebefehle adressieren die gleiche Bank.

Wenn der Schreibbefehl B an den Befehlsdecoder 2 an gelegt wird und das Adressensignal B an den Zeilenadressen puffer 4 und den Spaltenadressenpuffer 5 angelegt wird, versor gen die Adressen-Zwischenspeicher 6 und 7 die Vor- Decoder 20-1 und 20-2, die in der Bank-(0)-Schaltung 14 enthal ten sind, mit dem Adressensignal A, das bei der Zuführung des vorhergehenden Schreibbefehls zwischengespeichert wurde, und sie speichern das dem vorliegenden Schreibbefehl zugeordnete Adressensignal B zwischen.

Die Vor-Decoder 20-1 und 20-2, die von den Adressen- Zwischenspeicher 6 und 7 jeweils mit dem Adressen signal A versorgt werden, decodieren das Adressensignal A vor und führen das vordecodierte Adressensignal dem Blockdecoder 19, dem Wortdecoder 21, dem 1/4-Decoder 22, dem BLT-Decoder 23, der S/A-Erzeugungseinheit 24 und dem Spaltendecoder 25 zu. Die in den Dateneingangspuffer 11 eingegebenen Daten A, die dem Schreibbefehl zugeordnet sind, werden dem Schreibdatenpuffer 28 über den Datenkonverter 10 zugeführt, und sie werden dem Lese- /Schreibpuffer 27 von dem Schreibdatenpuffer 28 zugeführt.

Wenn das Spaltenleitungsauswahlsignal CL auf der Grundlage des vordecodierten Adressensignals A ausgewählt wird, werden die in dem Lese-/Schreibpuffer 27 gehaltenen Daten A über die Bitleitungen BL und /BL in der Kapazität 501 gespei chert.

Zwei Takte nach dem Schreibbefehl B wird der Lesebe fehl C dem Befehlsdecoder 2 zugeführt, und das Adressensignal C wird dem Zeilenadressenpuffer 4 und dem Spaltenadressenpuffer 5 zugeführt. Dann vergleichen die Adressen-Zwischenspeicher gleicher 6 und 7 das zwischengespeicherte, dem vorhergehenden Schreibbefehl zugeordnete Adressensignal mit den zwischenge speicherten, dem vorliegenden Schreibbefehl zugeordneten.

Das Ergebnis des oben erwähnten Vergleichsvorgangs zeigt, dass das Adressensignal B nicht mit dem Adressensignal C übereinstimmt, wobei die Adressen-Zwischenspeicher 6 und 7 das dem vorliegenden Lesebefehl C zugeordnete Adressen signal den Vor-Decodern 20-1 und 20-2 zuführen. Wenn der an die gleiche Bank wie der vorhergehende Lesebefehl adressierte Lese befehl an den Befehlsdecoder 2 angelegt wird, speichern die Adressen-Zwischenspeicher 6 und 7 das Adressensi gnal zwischen, das bei der Zuführung des vorhergehenden Schreibbefehls zwischengespeichert wurde.

Die Vor-Decoder 20-1 und 20-2, die von den Adressen- Zwischenspeicher 6 und 7 jeweils mit dem Adressen signal C versorgt werden, decodieren das Adressensignal C vor, und sie führen das vordecodierte Adressensignal dem Blockde coder 19, dem Wortdecoder 21, dem 1/4-Decoder 22, dem BTL- Decoder 23, der S/A-Erzeugungseinheit 24 und dem Spaltendecoder 25 zu. Die in den Dateneingangspuffer 11 eingegebenen, dem Schreibbefehl zugeordneten Daten werden dem Schreibdatenpuffer 28 über den Datenkonverter 10 zugeführt.

Als nächstes, wenn das Spaltenleitungsauswahlsignal CL auf der Grundlage des vordecodierten Adressensignals C aus gewählt ist, werden die in der Kapazität 501 gespeicherten Da ten auf die Bitleitungen BL und /BL gelesen, und sie werden zu den Datenbusleitungen DB und /DB über die NMOS-Transistoren 510 und 511 ausgegeben, die als Spaltengates bzw. -tore fungieren. Die auf die Datenbusleitungen DB und /DB gelesenen Daten werden von dem Datenausgangspuffer 13 über den Datenkonverter 12 an das Äußere des FCRAM ausgegeben. Der Schreibdatenpuffer 28 hält die Daten B, die durch den vorhergehenden Schreibbefehl zuge führt wurden, ohne irgendeine Änderung. Nach zwei auf den Lese befehl C folgenden Takten wird der Lesebefehl D an den Befehls decoder 2 angelegt, und das Adressensignal D wird an dem Zei lenadressenpuffer 4 und den Spaltenadressenpuffer 5 angelegt. Die Adressen-Zwischenspeicher 6 und 7 vergleichen das beim vorhergehenden Schreibbefehl B zwischengespeicherte Adressensignal B mit dem Adressensignal D, das beim Zuführen des vorliegenden Befehls zugeführt wird. Das Vergleichsergebnis zeigt, dass das Adressensignal B und das Adressensignal D nicht miteinander übereinstimmen. Demgemäß wird das Adressensignal D, das beim Anlegen des vorliegenden Lesebefehls zugeführt wurde, den in der Bank-(0)-Schaltung enthaltenen Vor-Decodern 20-1 und 20-2 zugeführt. Wenn der Befehlsdecoder 2 mit dem an die glei che Bank wie der vorhergehende Schreibbefehl gerichtete Lesebe fehl versorgt wird, fahren die Adressen- Zwischenspeicher 6 und 7 mit der Zwischenspeiche rung des Adressensignals fort, das bei der Zuführung des vor hergehenden Schreibbefehls zugeführt wurde.

Die Vor-Decoder 20-1 und 20-2, die von den Adressen- Zwischenspeicher 6 und 7 mit dem Adressensignal D versorgt werden, decodieren das oben erwähnte Adressensignal D vor, und sie führen das vordecodierte Adressensignal D dem Blockdecoder 19, dem Wortdecoder 21, dem 1/4-Decoder 22, dem BLT-Decoder 23, der S/A-Erzeugungseinheit 24 und dem Spaltende coder 25 zu.

Wenn das Spaltenleitungsauswahlsignal CL auf der Grundlage des vordecodierten Adressensignals D freigegeben wird, werden die in der Kapazität 501 gespeicherten Daten zu den Bitleitungen BL und /BL gelesen, und sie werden dann zu den Datenbusleitungen DB und /DB über die NMOS-Transistoren 510 und 511 gelesen, die als Spaltengates bzw. -tore fungieren. Dann werden die zu den Datenbusleitungen DB und /DB gelesenen Daten D dem Lese-/Schreibpuffer 27 zugeführt, und sie werden über den Datenkonverter 12 zum Äußeren des FCRAM ausgegeben.

Nach zwei auf den Lesebefehl D folgenden Takten wird der Schreibbefehl E an den Befehlsdecoder 2 angelegt, und das Adressensignal E wird dem Zeilenadressenpuffer 4 und dem Spal tenadressenpuffer 5 zugeführt. Dann führen die Adressen- Zwischenspeicher 6 und 7 das bei der Zuführung des vorhergehenden Schreibbefehls zwischengespeicherte Adressensi gnal B den Vor-Decodern 20-1 und 20-2 zu, die in der Bank-(0)- Schaltung 14 enthalten sind, und sie speichern das Adressensi gnal E zwischen, das dem vorliegenden Schreibbefehl zugeordnet ist.

Die von den Adressen-Zwischenspeicher 6 und 7 mit dem Adressensignal B versorgten Vor-Decoder 20-1 und 20-2 decodieren das Adressensignal B vor, und sie führen das vordecodierte Adressensignal dem Blockdecoder 19, dem Wortde coder 21, dem 1/4-Decoder 22, dem BLT-Decoder 23, der S/A- Erzeugungseinheit 24 und dem Spaltendecoder 25 zu. Wenn das Spaltenleitungsauswahlsignal CL auf der Grundlage des vordeco dierten Adressensignals B freigegeben wird, werden die in dem Lese-/Schreibpuffer 27 gehaltenen Daten B in der Kapazität 501 über die Bitleitungen BL und /BL gespeichert.

Die obige unter Bezugnahme auf Fig. 7 vorgenommene Beschreibung betrifft die Sequenz des aufeinanderfolgenden Emp fangs von Schreib-, Lese-, Lese- und Schreibbefehlen, in dieser Reihenfolge, und sie schließt keinen Fall ein, bei dem ein Schreibbefehl zugeführt wird und ein Lesebefehl zugeführt wird, der an eine Bank gerichtet ist, die sich von der durch den oben erwähnten Schreibbefehl adressierten Bank unterscheidet.

Es folgt nun unter Bezugnahme auf Fig. 8 eine Be schreibung einer Sequenz des Empfangs eines Schreibbefehls und dann eines Lesebefehls, der an eine Bank gerichtet ist, die sich von der durch den Schreibbefehl adressierten Bank unter scheidet.

Fig. 8 ist ein Zeitablaufdiagramm von einer Sequenz des aufeinanderfolgenden Empfangs von Schreib-, Lese-, Lese- und Schreibbefehlen, in dieser Reihenfolge. In Fig. 8 ent spricht der Zyklus des Taktes dem Zweifachen von dem in Fig. 4 dargestellten Takt, und die Lesedatenlatenzzeit und die Schreibdatenlatenzzeit entsprechen einander.

In Fig. 8 bezeichnet ein Symbol "Add.B for 0" bzw. "Add.B für 0" ein Adressensignal B, das an die Bank-(0)- Schaltung 14 gerichtet ist. Weiterhin bezeichnet das dem Ende des Namens von jedem Strukturteil hinzugefügte Bezugszeichen, welche von der Bank-(0)-Schaltung 14 und der Bank-(1)-Schaltung 15 den entsprechenden Strukturteil enthält. Beispielsweise be zeichnet "R/W buffer0" bzw. "R/W-Puffer0" den in der Bank-(0)- Schaltung 14 enthaltenen Lese-/Schreibpuffer. Wenn der Befehls decoder 2 mit dem Schreibbefehl B versorgt wird, und der Zei lenadressenpuffer 4 und der Spaltenadressenpuffer 5 mit dem an die Bank-(0)-Schaltung 14 gerichteten Adressensignal B versorgt werden, führen die Adressen-Zwischenspeicher 6 und 7 das bei der Zuführung des vorhergehenden Schreibbefehls zwi schengespeicherte Adressensignal A den Vor-Decodern 20-1 und 20-2 zu, die in der Bank-(0)-Schaltung 14 enthalten sind, und sie speichern das Adressensignal B zwischen, das dem vorliegen den Schreibbefehl zugeordnet ist.

Die in der Bank-(0)-Schaltung 14 enthaltenen Vor- Decoder 20-1 und 20-2, die von den Adressen- Zwischenspeicher 6 und 7 mit dem Adressensignal A versorgt werden, decodieren das Adressensignal A vor und führen das vordecodierte Adressensignal A dem Blockdecoder 19, dem Wortdecoder 21, dem 1/4-Decoder 22, dem BLT-Decoder 23, der S/A-Erzeugungseinheit 24 und dem Spaltendecoder 25 zu. Die dem Schreibbefehl zugeordneten und dem Dateneingangspuffer 11 zuge führten Daten A werden dem in der Bank-(0)-Schaltung 14 enthal tenen Schreibdatenpuffer 28 über den Datenkonverter 10 zuge führt, und sie werden dann dem Lese-/Schreibpuffer 27 von dem Schreibdatenpuffer 28 zugeführt.

Wenn das Spaltenleitungsauswahlsignal CL auf der Grundlage des vordecodierten Adressensignals A freigegeben ist, werden die in dem Lese-/Schreibpuffer 27 gehaltenen Daten A über die Bitleitungen BL und /BL in der Kapazität 501 gespei chert. Die dem Schreibbefehl zugeordneten und in den Datenein gangspuffer 11 geschriebenen Daten B werden über den Datenkon verter 10 in den Schreibdatenpuffer 28 geschrieben, der in der Bank-(0)-Schaltung 14 enthalten ist.

Nach zwei dem Schreibbefehl B folgenden Takten wird der Lesebefehl C an den Befehlsdecoder 2 angelegt und das Adressensignal C, das an die Bank-(1)-Schaltung 15 adressiert ist, wird an den Zeilenadressenpuffer 4 und den Spaltenadres senpuffer 5 angelegt. Dann vergleichen die in der Bank-(1)- Schaltung 15 enthaltenen Adressen-Zwischenspeicher 6 und 7 das Adressensignal xx, das beim Empfang des vorherge henden Schreibbefehls zwischengespeichert wurde, mit dem Adres sensignal C, das gemeinsam mit dem vorliegenden Lesebefehl C zugeführt wird.

Das Ergebnis des oben erwähnten Vergleichs zeigt, dass das Adressensignal xx sich von dem Adressensignal C unter scheidet. Demgemäß führen die Adressen-Zwischenspeicher gleicher 6 und 7 das Adressensignal C, das bei der Zuführung des vorliegenden Lesebefehls C zugeführt wird, den Vor-Decodern 20-1 und 20-2 zu, die in der Bank-(1)-Schaltung 15 enthalten. sind. Die in der Bank-(0)-Schaltung 14 enthaltenen Adressen- Zwischenspeicher 6 und 7 führen das zwischengespei cherte Adressensignal B den Vor-Decodern 20-1 und 20-2 zu, die in der Schaltung 14 enthalten sind.

Die in der Bank-(0)-Schaltung 14 enthaltenen Vor- Decoder 20-1 und 20-2, die von den Adressen- Zwischenspeicher 6 und 7 mit dem Adressensignal B versorgt werden, decodieren das empfangene Adressensignal B vor und führen das vordecodierte Adressensignal B dem Blockdecoder 19, dem Wortdecoder 21, dem 1/4-Decoder 22, dem BLT-Decoder 23, der S/A-Erzeugungseinheit 24 und dem Spaltendecoder 25 zu. Wenn das Spaltenleitungsauswahlsignal CL bezüglich der Bank-(0)- Schaltung 14 auf der Grundlage des vordecodierten Adressensi gnals B freigegeben wird, werden die in dem in der Bank-(0)- Schaltung 14 enthaltenen Lese-/Schreibpuffer 27 gehaltenen Da ten B über die Bitleitungen BL und /BL in der Kapazität 501 ge speichert.

Die Vor-Decoder 20-1 und 20-2, die in der Bank-(1)- Schaltung 15 enthalten sind und die mit dem Adressensignal C von den Adressen-Zwischenspeicher 6 und 7 versorgt werden, decodieren das Adressensignal C vor und führen das vor decodierte Adressensignal C dem Blockdecoder 19, dem Wortde coder 21, dem 1/4-Decoder 22, dem BLT-Decoder 23, der S/A- Erzeugungseinheit 24 und dem Spaltendecoder 25 zu.

Wenn das Spaltenleitungsauswahlsignal CL bezüglich der Bank-(1)-Schaltung 15 auf der Grundlage des vordecodierten Adressensignals C freigegeben wird, werden die in der Kapazität 501 gespeicherten Daten zu den Bitleitungen BL und /BL gelesen, und sie werden dann über die als Spaltengates bzw. -tore fun gierenden NMOS-Transistoren 510 und 511 zu den Datenbusleitun gen DB und /DB gelesen. Die zu den Datenbusleitungen DB und /DB gelesenen Daten werden dem in der Bank-(1)-Schaltung 15 enthal tenen Lese-/Schreibpuffer 27 zugeführt, und sie werden dann über den Datenkonverter 12 zum Äußeren des FCRAM ausgegeben. Die folgende Arbeitsweise ist die gleiche wie die Arbeitsweise, die beschrieben wurde, und auf eine Beschreibung derselben wird verzichtet.

Die in den Fig. 7 und 8 dargestellten Arbeitsweisen zeigen die Sequenzen des aufeinanderfolgenden Empfangs der Schreib-, Lese-, Lese- und Schreibbefehle, in dieser Reihenfol ge. Die oben erwähnten Arbeitsweisen schließen jedoch keine Se quenz ein, bei der ein auf eine Bank gerichteter Schreibbefehl W empfangen wird und durch den Schreibbefehl W geschriebene Da ten durch einen Lesebefehl R gelesen werden, der an dieselbe Bank gerichtet ist.

Unter Bezugnahme auf Fig. 9 erfolgt nun eine Be schreibung der oben erwähnten Sequenz, bei der ein an eine Bank gerichteter Schreibbefehl W empfangen wird und durch den Schreibbefehl W geschriebene Daten durch einen Lesebefehl R ge lesen werden, der an dieselbe Bank gerichtet ist.

Fig. 9 zeigt einen Fall, bei dem die Schreib-, Lese-, Lese- und Schreibbefehle nacheinander in dieser Reihenfolge zu geführt werden. In Fig. 9 entspricht der Taktzyklus dem zweifa chen Taktzyklus, der in Fig. 4 dargestellt ist, und die Leseda tenlatenzzeit und die Schreibdatenlatenzzeit sind gleich zuein ander.

Der Schreibbefehl B wird dem Befehlsdecoder 2 zuge führt, und das Adressensignal B wird dem Zeilenadressenpuffer 4 und dem Spaltenadressenpuffer 5 zugeführt. Dann versorgen die Adressen-Zwischenspeicher 6 und 7 die in der Bank- (0)-Schaltung 14 enthaltenen Vor-Decoder 20-1 und 20-2 mit dem Adressensignal A, das beim Empfang des vorhergehenden Schreib befehls zwischengespeichert wurde, und sie speichern das dem vorliegenden Schreibbefehl zugeordnete Adressensignal B zwi schen.

Die von den Adressen-Zwischenspeicher 6 und 7 mit dem Adressensignal A versorgten Vor-Decoder 20-1 und 20-2 decodieren das Adressensignal A vor und führen das vorde codierte Adressensignal A dem Blockdecoder 19, dem Wortdecoder 21, dem 1/4-Decoder 22, dem BLT-Decoder 23, der S/A- Erzeugungseinheit 24 und dem Spaltendecoder 25 zu. Die Eingabe der dem Schreibbefehl zugeordneten Daten A zu dem Datenein gangspuffer 11 wird dem Schreibdatenpuffer 28 über den Daten konverter 10 zugeführt, und sie wird dann von dem Schreibdaten puffer 28 dem Lese-/Schreibpuffer 27 zugeführt.

Wenn das Spaltenleitungsauswahlsignal CL auf der Grundlage des vordecodierten Adressensignals A freigegeben wird, werden die in dem Lese-/Schreibpuffer 27 gespeicherten Daten A über die Bitleitungen BL und /BL in der Kapazität 501 gespeichert.

Nach zwei auf den Schreibbefehl B folgenden Takten wird der Lesebefehl C an den Befehlsdecoder 2 angelegt, und das Adressensignal B wird an den Zeilenadressenpuffer 4 und den Spaltenadressenpuffer 5 angelegt. Dann vergleichen die Adres sen-Zwischenspeicher 6 und 7 das beim Empfang des vorhergehenden Schreibbefehls zwischengespeicherte Adressensi gnal B mit dem Adressensignal B, das dem vorliegenden Lesebe fehl zugeordnet ist.

Das beim Empfang des vorhergehenden Schreibbefehls B zwischengespeicherte Adressensignal B ist das gleiche Adressen signal B, das dem vorliegenden Lesebefehl C zugeordnet ist. Demgemäß wird ein Signal, das anzeigt, dass die beiden Adressen die gleichen sind, der Steuereinheit 26 zugeführt, die in der Bank-(0)-Schaltung 14 enthalten ist. Die Steuereinheit 26 gibt die Daten B, die beim Empfang des vorhergehenden Schreibbefehls in dem Schreibdatenpuffer 28 gehalten wurden, über den Daten konverter 12 und den Datenausgangspuffer 13 zum Äußeren des FCRAM aus. Wenn der Befehlsdecoder 2 mit dem Lesebefehl ver sorgt wird, der an die gleiche Bank gerichtet ist, die durch den vorhergehenden Schreibbefehl adressiert wurde, fahren die Adressen-Zwischenspeicher 6 und 7 damit fort, das bei der Zuführung des vorhergehenden Schreibbefehls zwischenge speicherte Adressensignal zwischenzuspeichern. Der Schreibda tenpuffer 28 fährt damit fort, die beim vorhergehenden Schreib befehl zugeführten Daten B zu halten.

Nach zwei auf den Lesebefehl C folgenden Takten wird der Lesebefehl D an den Befehlsdecoder 2 angelegt, und das Adressensignal D wird dem Zeilenadressenpuffer 4 und dem Spal tenadressenpuffer 5 zugeführt. Dann vergleichen die Adressen- Zwischenspeicher 6 und 7 das beim Empfang des vor hergehenden Schreibbefehls B zwischengespeicherte Adressensi gnal B mit dem Adressensignal D, das durch den vorliegenden Lesebefehl D zugeführt wird.

Die Adressen-Zwischenspeicher 6 und 7 er kennen, dass sich das Adressensignal B von dem Adressensignal D unterscheidet, und demgemäß führen sie das beim Empfang des vorhergehenden Lesebefehls D zugeführte Adressensignal D den Vor-Decodern 20-1 und 20-2 zu, die in der Bank-(0)-Schaltung 14 enthalten sind. Wenn der Befehlsdecoder 2 mit dem Lesebefehl versorgt wird, der an die gleiche Bank adressiert ist wie die, die durch den vorhergehenden Schreibbefehl adressiert wurde, fahren die Adressen-Zwischenspeicher 6 und 7 damit fort, das Adressensignal zwischenzuspeichern, das beim Empfang des vorhergehenden Schreibbefehls zwischengespeichert wurde. Die von den Adressen-Zwischenspeicher 6 und 7 mit dem Adressensignal D versorgten Vor-Decoder 20-1 und 20-2 deco dieren das Adressensignal D vor, und sie führen das vordeco dierte Adressensignal dem Blockdecoder 19, dem Wortdecoder 21, dem 1/4-Decoder 22, dem BLT-Decoder 23, der S/A- Erzeugungseinheit 24 und dem Spaltendecoder 25 zu.

Wenn das Spaltenleitungsauswahlsignal CL auf der Grundlage des vordecodierten Adressensignals D freigegeben wird, werden die in der Kapazität 501 gespeicherten Daten zu den Bitleitungen BL und /BL gelesen, und sie werden dann über die als Spaltengates bzw. -tore fungierenden NMOS-Transistoren 520 und 511 zu den Datenbusleitungen DB und /DB gelesen. Dann werden die zu den Datenbusleitungen DB und /DB gelesenen Daten D dem Lese-/Schreibpuffer 27 zugeführt, und sie werden dann von dem Datenausgangspuffer 13 über den Datenkonverter 12 zum Äuße ren des FCRAM ausgegeben.

Nach zwei auf den Lesebefehl D folgenden Takten wird der Schreibbefehl E dem Befehlsdecoder 2 zugeführt, und das Adressensignal E wird dem Zeilenadressenpuffer 4 und dem Spal tenadressenpuffer 5 zugeführt. Dann führen die Adressen- Zwischenspeicher 6 und 7 das beim Empfang des vor hergehenden Schreibbefehls zwischengespeicherte Adressensignal B den Vor-Decodern 20-1 und 20-2 zu, die in der Bank-(0)- Schaltung 14 enthalten sind, und sie speichern das Adressensi gnal E zwischen, das dem vorliegenden Schreibbefehl zugeordnet ist.

Die von den Adressen-Zwischenspeicher 6 und 7 mit dem Adressensignal B versorgten Vor-Decoder 20-1 und 20-2 decodieren das Adressensignal B vor, und sie führen das vordecodierte Adressensignal B dem Blockdecoder 19, dem Wortde coder 21, dem 1/4-Decoder 22, dem BLT-Decoder 23, der S/A- Erzeugungseinheit 24 und dem Spaltendecoder 25 zu. Wenn das Spaltenleitungsauswahlsignal CL auf der Grundlage des vordeco dierten Adressensignals B freigegeben wird, werden die in dem Lese-/Schreibpuffer 27 gehaltenen Daten B über die Bitleitungen BL und /BL in der Kapazität 501 gespeichert.

Die vorstehende Beschreibung betrifft den Fall, bei dem die durch den Schreibbefehl W geschriebenen Daten durch den nachfolgenden Lesebefehl R innerhalb der gleichen Bank gelesen werden, wobei die Daten nicht aus den Speicherzellen der Kern schaltung 29, sondern aus dem Schreibdatenpuffer 28 gelesen werden. Demgemäß ist es möglich, den Lesebefehl R zu starten, bevor der Vorgang des Schreibens von Daten in die Speicherzel len durch den Schreibbefehl W abgeschlossen ist, und demgemäß den Lese-/Schreibzyklus zu verkürzen.

Unter Bezugnahme auf Fig. 10 folgt eine Beschreibung einer Sequenz, bei der eine Schreibmaskierungsfunktion auf den Schreibbefehl W angewendet wird. Fig. 10 zeigt eine Sequenz des aufeinanderfolgenden Empfangs von Schreib- (zu maskieren), Le se-, Lese- und Schreibbefehlen, in dieser Sequenz. Der in Fig. 10 dargestellte Taktzyklus entspricht zweimal dem in Fig. 4 dargestellten, und die Lesedatenlatenzzeit und die Schreibda tenlatenzzeit sind gleich zueinander.

Die Schreibmaskierungsfunktion maskiert einen Teil der Schreibdaten, so dass verhindert wird, dass der maskierte Datenteil geschrieben wird. Bei der folgenden Beschreibung ist keine Lesemaskierungsfunktion enthalten.

Der Befehlsdecoder 2 wird mit dem Schreibbefehl B versorgt, und der Zeilenadressenpuffer 4 und der Spaltenadres senpuffer 5 werden mit dem Adressensignal B versorgt. Dann ver sorgen die Adressen-Zwischenspeicher 6 und 7 die in der Bank-(0)-Schaltung 14 enthaltenen Vor-Decoder 20-1 und 20-2 mit dem beim Empfang des vorhergehenden Schreibbefehls zwi schengespeicherten Adressensignal A, und sie speichern das dem vorliegenden Schreibbefehl zugeordnete Adressensignal B zwi schen.

Die von den Adressen-Zwischenspeicher 6 und 7 mit dem Adressensignal A versorgten Vor-Decoder 20-1 und 20-2 decodieren das Adressensignal A vor und führen das vorde codierte Adressensignal A dem Blockdecoder 19, dem Wortdecoder 21, dem 1/4-Decoder 22, dem BLT-Decoder 23, der S/A- Erzeugungseinheit 24 und dem Spaltendecoder 25 zu. Dem Schreib befehl zugeordnete und an den Dateneingangspuffer 11 angelegte Daten A0 und A1 werden dem Schreibdatenpuffer 28 über den Da tenkonverter 10 zugeführt, und sie werden dann von dem Schreib datenpuffer 28 dem Lese-/Schreibpuffer 27 zugeführt.

Wenn das Spaltenleitungsauswahlsignal CL auf der Grundlage des vordecodierten Adressensignals A freigegeben wird, werden die in dem Lese-/Schreibpuffer 27 gehaltenen Daten A0 und A1 über die Bitleitungen BL und /BL in den Kapazitäten 501 gespeichert.

Nach zwei auf den Schreibbefehl B folgenden Takten wird der Lesebefehl an den Befehlsdecoder 2 angelegt, und das Adressensignal B wird an den Zeilenadressenpuffer 4 und den Spaltenadressenpuffer 5 angelegt. Dann vergleichen die Adres sen-Zwischenspeicher 6 und 7 das beim Empfang des vorhergehenden Schreibbefehls B zwischengespeicherte Adressen signal mit dem Adressensignal B, das dem vorliegenden Lesebe fehl C zugeordnet ist.

Das Ergebnis des Vergleichs zeigt, dass beim Empfang des vorhergehenden Schreibbefehls B zwischengespeicherte Adres sensignal B mit dem Adressensignal B übereinstimmt, das dem vorliegenden Lesebefehl C zugeordnet ist. Demgemäß wird das die Adressenübereinstimmung anzeigende Signal der Steuereinheit 26 zugeführt, die in der Bank-(0)-Schaltung 14 enthalten ist. Die Steuereinheit 26 gibt die beim vorhergehenden Schreibbefehl W zugeführten und in dem Schreibdatenpuffer 28 gehaltenen Daten B0 über den Datenkonverter 12 zum Ausgang des Datenausgangspuf fers 13 aus.

Wenn das Spaltenleitungsauswahlsignal CL auf der Grundlage des vordecodierten Adressensignals B freigegeben wird, werden die durch die Schreibmaskierungsfunktion maskier ten Daten B1 von der Kapazität 501 zu den Bitleitungen BL und und /BL gelesen, und sie werden dann über die als Spaltengates bzw. -tore fungierenden NMOS-Transistoren 510 und 511 zu den Datenbusleitungen DB und /DB gelesen. Dann werden die Daten B1 auf den Datenbusleitungen DB und /DB dem Lese-/Schreibpuffer 27 zugeführt, und sie werden dann von dem Datenausgangspuffer 13 über den Datenkonverter 12 zum Äußeren des FCRAM ausgegeben.

Wenn der Befehlsdecoder 2 mit dem Lesebefehl versorgt wird, der an die gleiche Bank wie der vorhergehende Schreibbe fehl gerichtet ist, fahren die Adressen- Zwischenspeicher 6 und 7 damit fort, das beim Emp fang des vorhergehenden Schreibbefehls zwischengespeicherte Adressensignal zwischenzuspeichern. Der Schreibdatenpuffer 28 fährt damit fort, die beim vorhergehenden Schreibbefehl zuge führten Daten B0 zu halten.

Nach zwei auf den Lesebefehl C folgenden Takten wird der Befehlsdecoder 2 mit dem Lesebefehl D versorgt, und der Zeilenadressenpuffer 4 und der Spaltenadressenpuffer 5 werden mit dem Adressensignal D versorgt. Dann vergleichen die Adres sen-Zwischenspeicher 6 und 7 das beim Empfang des vorhergehenden Schreibbefehls zwischengespeicherte Adressensi gnal B mit dem Adressensignal D, das dem vorliegenden Lesebe fehl D zugeordnet ist.

Das Ergebnis des Vergleichs zeigt, dass sich das Adressensignal B von dem Adressensignal D unterscheidet. Demge mäß wird das zugeführte, dem vorliegenden Lesebefehl D zugeord nete Adressensignal D den Vor-Decodern 20-1 und 20-2 zugeführt, die in der Bank-(0)-Schaltung 14 enthalten sind. Wenn der Be fehlsdecoder 2 den Lesebefehl empfängt, der an die gleiche Bank wie der vorhergehende Schreibbefehl gerichtet ist, fahren die Adressen-Zwischenspeicher 6 und 7 damit fort, das beim Empfang des vorhergehenden Schreibbefehls zwischengespei cherte Adressensignal zwischenzuspeichern.

Die von den Adressen-Zwischenspeicher 6 und 7 mit dem Adressensignal D versorgten Vor-Decoder 20-1 und 20-2 decodieren das Adressensignal D vor und führen das vorde codierte Adressensignal D dem Blockdecoder 19, dem Wortdecoder 21, dem 1/4-Decoder 22, dem BLT-Decoder 23, der S/A- Erzeugungseinheit 24 und dem Spaltendecoder 25 zu.

Wenn das Spaltenleitungsauswahlsignal CL auf der Grundlage des vordecodierten Adressensignals D freigegeben wird, werden die in der Kapazität 501 gespeicherten Daten zu den Bitleitungen BL und /BL gelesen, und sie werden dann über die als Spaltengates bzw. -tore fungierenden NMOS-Transistoren 510 und 511 zu den Datenbusleitungen DB und /DB gelesen. Die zu den Datenbusleitungen DB und /DB gelesenen Daten D0 und D1 wer den dem Lese-/Schreibpuffer 27 zugeführt, und sie werden dann von dem Datenausgangspuffer 13 über den Datenkonverter 12 zum Äußeren des FCRAM ausgegeben.

Nach zwei auf den Lesebefehl D folgenden Takten wird der Schreibbefehl E in dem Befehlsdecoder 2 eingegeben, und das Adressensignal E wird an den Zeilenadressenpuffer 4 und den Spaltenadressenpuffer 5 angelegt. Dann versorgen die Adressen- Zwischenspeicher 6 und 7 die in der Bank-(0)- Schaltung 14 enthaltenen Vor-Decoder 20-1 und 20-2 mit dem Adressensignal B, das beim Empfang des vorhergehenden Schreib befehls zwischengespeichert wurde, und sie speichern das dem vorliegenden Schreibbefehl zugeordnete Adressensignal E zwi schen.

Die von den Adressen-Zwischenspeicher 6 und 7 mit dem Adressensignal B versorgten Vor-Decoder 20-1 und 20-2 decodieren das Adressensignal B vor und führen das vorde codierte Adressensignal B dem Blockdecoder 19, dem Wortdecoder 21, dem 1/4-Decoder 22, dem BLT-Decoder 23, der S/A- Erzeugungseinheit 24 und dem Spaltendecoder 25 zu. Wenn das Spaltenleitungsauswahlsignal CL auf der Grundlage des vordeco dierten Adressensignals B freigegeben wird, werden die in dem Lese-/Schreibpuffer 27 gehaltenen Daten B0 über die Bitleitun gen BL und /BL in der Kapazität 501 gespeichert. Zu diesem Zeitpunkt werden die durch die Schreibmaskierungsfunktion mas kierten Daten B1 nicht erneut in der Kapazität 501 gespeichert, die mit dem Halten der derzeit gespeicherten Daten fortfährt.

Die oben erwähnte Schreibmaskierungsfunktion wird verwendet, wenn ein Teil von Daten, die in der gleichen Adresse enthalten sind, erneut geschrieben wird. Die Schreibmaskie rungsfunktion wird durch ein extern zugeführtes Signal gesteu ert. Beispielsweise wird ein Maskierungssignal verwendet, das bezüglich zu maskierender Daten auf einen hohen Pegel schaltet. Alternativ wird ein durch eine Vielzahl von gegebenen Signalen definiertes Signal zur Steuerung der Schreibmaskierungsfunktion verwendet.

Ein Signal, das die Schreibmaskierungsfunktion steu ert (nachfolgend als Schreibmaskierungs-Steuerungssignal be zeichnet) wird an den Befehlsdecoder 2 angelegt, und es wird über die RAS-Erzeugungseinheit 16 und die Steuereinheit 18 der Steuereinheit 26 zugeführt, wodurch der Lese-Schreib-Puffer 27 und der Schreibdatenpuffer 28 gesteuert werden.

Demgemäß kann, wie in Fig. 9 dargestellt, die folgen de Bearbeitung durchgeführt werden. In dem Fall, in dem die durch den Schreibbefehl W geschriebenen Schreibdaten unmittel bar durch den Lesebefehl R innerhalb der gleichen Bank gelesen werden, werden die durch die Schreibmaskierungsfunktion mas kierten Daten von den Speicherzellen der Kernschaltung 29 gele sen, und die verbleibenden Daten werden von dem Schreibdaten puffer 28 gelesen. Demgemäß ist es möglich, auch wenn die Schreibmaskierungsfunktion verwendet wird, den Prozess des Schreibbefehls R zu beginnen, bevor der Schreibprozess durch den Schreibbefehl W abgeschlossen ist. Somit kann der Lese- Schreibzyklus verkürzt werden.

Unter Bezugnahme auf Fig. 11 folgt nun eine Beschrei bung eines Betriebszeitablaufs, der einen Seitenmodus ein schließt. Fig. 11 ist ein Zeitablaufdiagramm einer Sequenz des aufeinanderfolgenden Empfangs von Schreib-, Schreib- (Seitenmodus-Schreiben) und Schreibbefehlen in dem in Fig. 5 dargestellten FCRAM. Der in Fig. 11 dargestellte Taktzyklus ist zweimal so lang wie der in Fig. 4 dargestellte, und die Leseda tenlatenzzeit und die Schreibdatenlatenzzeit sind gleich zuein ander. In Fig. 11 bezeichnet ein Symbol, das einen großen Buch staben mit einem Bindestrich aufweist, wie beispielsweise "Pwrite-C" bzw. "Pschreib-C" einen Seitenmodus-Schreibbefehl.

Der Seitenmodus ist definiert als eine Lese- oder Schreiboperation, bei der zu der gleichen Wortleitung gehörende Daten gelesen werden, während die Spaltenadresse geändert wird. Bei der in Fig. 11 dargestellten Sequenz, bei der der Seitenmo dus eingesetzt wird, können Operationen mit Ein-Takt- Intervallen durchgeführt werden.

Der Schreibbefehl B wird in den Befehlsdecoder 2 ein gegeben, und das Adressensignal B wird in den Zeilenadressen puffer 4 und den Spaltenadressenpuffer 5 eingegeben. Dann ver sorgen die Adressen-Zwischenspeicher 6 und 7 die in der Bank-(0)-Schaltung 14 enthaltenen Vor-Decoder 20-1 und 20-2 mit dem Adressensignal A, das beim Empfang des vorhergehenden Schreibbefehls zwischengespeichert wurde, und sie speichern das Adressensignal B zwischen, das dem vorliegenden Schreibbefehl zugeordnet ist.

Die von den Adressen-Zwischenspeicher 6 und 7 mit dem Adressensignal A versorgten Vor-Decoder 20-1 und 20-2 decodieren das Adressensignal A vor und führen das vorde codierte Adressensignal dem Blockdecoder 19, dem Wortdecoder 21, dem 1/4-Decoder 22, dem BLT-Decoder 23, der S/A- Erzeugungseinheit 24 und dem Spaltendecoder 25 zu. Die Daten A, die durch den Schreibbefehl in den Dateneingangspuffer 11 ein gegeben werden, werden dem Schreibdatenpuffer 28 über den Da tenkonverter 10 zugeführt, und sie werden dann von dem Schreib datenpuffer 28 dem Lese-Schreib-Puffer 27 zugeführt.

Wenn das Spaltenleitungsauswahlsignal CL auf der Grundlage des vordecodierten Adressensignals A freigegeben wird, werden die in dem Lese-/Schreibpuffer 27 gehaltenen Daten A über die Bitleitungen BL und /BL in der Kapazität 501 gespei chert.

Nach zwei auf den Schreibbefehl B folgenden Takten wird der Seitenmodus-Schreibbefehl C an den Befehlsdecoder 2 angelegt, und das Adressensignal C wird dem Zeilenadressenpuf fer 4 und dem Spaltenadressenpuffer 5 zugeführt. Dann fahren die Adressen-Zwischenspeicher 6 und 7 damit fort, das Adressensignal B zu halten, das bei der Zuführung des vor hergehenden Schreibbefehls B zwischengespeichert wurde, und sie versorgen die in der Bank-(0)-Schaltung 14 enthaltenen Vor- Decoder 20-1 und 20-2 mit dem Adressensignal C, das bei der Zu führung des vorhergehenden Seitenmodus-Schreibbefehls C zwi schengespeichert wurde. Die durch den Seitenmodus-Schreibbefehl D in den Dateneingangspuffer 11 eingegebenen Daten C werden nicht in dem Schreibdatenpuffer 28 gehalten, sondern sie werden in dem Lese-/Schreibpuffer 27 gehalten.

Die von den Adressen-Zwischenspeicher 6 und 7 mit dem Adressensignal C versorgten Vor-Decoder 20-1 und 20-2 decodieren das Adressensignal C vor und führen das vorde codierte Adressensignal C dem Blockdecoder 19, dem Wortdecoder 21, dem 1/4-Decoder 22, dem BLT-Decoder 23, der S/A- Erzeugungseinheit 24 und dem Spaltendecoder 25 zu. Wenn das Spaltenleitungsauswahlsignal auf der Grundlage des vordecodier ten Adressensignals C ausgewählt wird, werden die in dem Lese- /Schreibpuffer 27 gehaltenen Daten C über die Bitleitungen BL und /BL in der Kapazität 501 gespeichert. Dann werden die Sei tenmodus-Schreibbefehle D und E ausgeführt, bis ein Seitenmo dus-Schließen-Befehl PC empfangen wird.

Wenn der Seitenmodus-Schließen-Befehl PC zugeführt wird, erfolgt eine Rückkehr des Betriebes des FCRAM zu den in Fig. 6 dargestellten, aufeinanderfolgenden Schreiboperationen. Der Befehlsdecoder 2 wird mit dem Schreibbefehl F versorgt. Das Adressensignal B, das während des Seitenmodus fortwährend in den Adressen-Zwischenspeicher 6 und 7 zwischenge speichert wurde, wird den in der Bank-(0)-Schaltung 14 enthal tenen Vor-Decodern 20-1 und 20-2 zugeführt. Bei dem in Fig. 6 dargestellten kontinuierlichen Betrieb werden die in dem Schreibdatenpuffer 28 gehaltenen Daten B über die Bitleitungen BL und /BL in der Kapazität 501 gespeichert.

Demgemäß werden, wie dies in Fig. 11 dargestellt ist, zum Zeitpunkt des Seitenmodus, die dem vorhergehenden Schreib befehl W zugeordneten Schreibdaten und das Adressensignal in dem Schreibdatenpuffer 28 und den Adressen-Zwischenspei cher 6 und 7 zwischengespeichert. Demgemäß kann der Seitenmodus-Schreibbefehl W gestartet werden, bevor die Da tenschreiboperation durch den Schreibbefehl W abgeschlossen ist.

Unter Bezugnahme auf Fig. 12 folgt nun eine Beschrei bung einer zweiten Ausführungsform der vorliegenden Erfindung. Fig. 12 ist ein Blockschaltbild einer Halbleiterspeichervor richtung gemäß der zweiten Ausführungsform der vorliegenden Er findung. In Fig. 12 sind Teile, die gleich den in Fig. 5 ge zeigten sind, mit gleichen Bezugszeichen versehen.

Die zweite Ausführungsform der vorliegenden Erfindung unterscheidet sich von ihrer ersten Ausführungsform dadurch, dass die in Fig. 12 dargestellte Vorrichtung mit zwei Doppel- Adressen-Zwischenspeicher 30 und 31 und zwei Schreibdatenpuffern 32 und 33 ausgestattet ist. Mit dieser Struktur ist es, auch wenn die Lesedatenlatenzzeit und die Schreibdatenlatenzzeit in einem Fall lang werden, in dem der Taktzyklus lang ist, möglich, das Intervall bzw. den Zeitab schnitt zwischen dem Lesebefehl R und dem Schreibbefehl W auf die Minimumtoleranzzeit (lRC) zu verringern, die in der allge meinen Inter-Bank-Formation verfügbar ist. In dem FCRAM ist das Intervall zwischen dem Lesebefehl R und dem Schreibbefehl W auf der Grundlage des Betriebsintervalls der Leseverstärker defi niert.

Jeder der Doppel-Adressen-Zwischenspeicher gleicher 30 und 31 besteht aus einem ersten Adressen- Zwischenspeicher und einem zweiten Adressen- Zwischenspeicher Es folgt eine Beschreibung der Arbeitsweisen der Doppel-Adressen-Zwischenspeicher gleicher 30 und 31, die jeweils zu dem Zeitpunkt des Empfangs der Schreib- und Lesebefehle durchgeführt wird.

Zum Zeitpunkt des Empfangs des Schreibbefehls spei chert der Doppel-Adressen-Zwischenspeicher 30, in seinem ersten Adressen-Zwischenspeicher, das Zeilenadressensignal, das von dem Zeilenadressenpuffer 4 zuge führt wird, und er speichert, in dem dem zweiten Adressen- Zwischenspeicher, das in dem ersten Adressen- Zwischenspeicher zwischengespeicherte Zeilena dressensignal zwischen. Der zweite Adressen-Zwischenspei cher speichert die Zeilenadresse zwischen, die von dem ersten Adressen-Zwischenspeicher zuge führt wurde, und er führt das in dem zweiten Adressen- Zwischenspeicher zwischengespeicherte Zeilena dressensignal dem Vor-Decoder 20-1 zu.

D. h., dass durch die Verwendung des in dem zweiten Adressen-Zwischenspeicher zwischengespeicher ten Zeilenadressensignals die in dem Schreibdatenpuffer 32 oder 33 gehaltenen Daten in die Kernschaltung 29 geschrieben werden.

Zum Zeitpunkt des Empfangs des Lesebefehls vergleicht der Doppel-Adressen-Zwischenspeicher 30 das von dem Zeilenadressenpuffer 4 zugeführte Zeilenadressensignal mit dem Zeilenadressensignal, das in dem ersten Adressen- Zwischenspeicher zwischengspeichert ist. Wenn die beiden Adressensignale miteinander übereinstimmen, führt der Doppel-Adressen-Zwischenspeicher 30 der Steuer einheit 26 ein zugeordnetes Signal zu. Dann verursacht die Steuereinheit 26, dass in dem Schreibdatenpuffer 32 oder dem Schreibdatenpuffer 33 gehaltene Daten ausgegeben werden. Zu diesem Zeitpunkt hängt eine Entscheidung darüber, von welchem der Puffer 32 und 33 Daten ausgegeben werden sollen, von einem Zeitablauf ab, der später beschrieben wird.

Weiterhin vergleicht der Doppel-Adressen-Zwischen speicher 30 das beim Empfang des vorliegenden Lese befehls von dem Zeilenadressenpuffer 4 zugeführte Zeilenadres sensignal mit dem Zeilenadressensignal, das in dem zweiten Adressen-Zwischenspeicher zwischengespeichert ist. Wenn die beiden Adressensignale nicht miteinander überein stimmen, werden die Daten von der Kernschaltung 29 gelesen, entsprechend dem Zeilenadressensignal, das beim Empfang des vorliegenden Lesebefehls zugeführt wird.

Die Arbeitsweise des Doppel-Adressen-Zwischenspei cher 31 ist die gleiche, wie die des Doppel- Adressen-Zwischenspeicher 30, außer, dass das Spaltenadressensignal von dem Spaltenadressenpuffer 5 zugeführt wird, und dass das Spaltenadressensignal dem Vor-Decoder 20-2 zugeführt wird.

Unter Bezugnahme auf Fig. 13 folgt nun eine Beschrei bung einer Arbeitsweise bzw. eines Betriebs des FCRAM gemäß der zweiten Ausführungsform der vorliegenden Erfindung. Fig. 13 zeigt eine Arbeitsweise, die durchgeführt wird, wenn Schreibbe fehle nacheinander zugeführt werden. Der in Fig. 13 dargestell te Taktzyklus entspricht zweimal dem in Fig. 4 dargestellten, und die Lesedatenlatenzzeit und die Schreibdatenlatenzzeit sind gleich zueinander.

Der Schreibbefehl B wird an den Befehlsdecoder 2 an gelegt und das Adressensignal B wird an die Doppel-Adressen- Zwischenspeicher 30 und 31 angelegt. Dann speichern die Doppel-Adressen-Zwischenspeicher 30 und 31, in ihren ersten Adressen-Zwischenspeicher, das beim Empfang des vorhergehenden Schreibbefehls in den ersten Teilen zwischengespeicherte Adressensignal A zwischen, und sie speichern das Adressensignal B in ihren ersten Teilen zwischen. Zu diesem Zeitpunkt wird das Adressensignal xx, das in dem zweiten Teil zwischengespeichert ist, den Vor-Decodern 20-1 und 20-2 zugeführt.

Die von den Doppel-Adressen-Zwischenspeicher gleichern 30 und 31 mit dem Adressensignal xx versorgten Vor- Decoder 20-1 und 20-2 decodieren das Adressensignal xx vor, und sie führen das vordecodierte Adressensignal dem Blockdecoder 19, dem Wortdecoder 21, dem 1/4-Decoder 22, dem BLT-Decoder 23, der S/A-Erzeugungseinheit 24 und dem Zeilendecoder 25 zu.

Wenn dem Befehlsdecoder 2 der Schreibbefehl B zuge führt wird, werden die in dem Schreibdatenpuffer 33 gehaltenen Daten xx dem Lese-/Schreibpuffer 27 zugeführt. Zu diesem Zeit punkt wird der Schreibdatenpuffer 32 mit den Daten A versorgt, die über den Datenkonverter 10 in den Dateneingangspuffer 11 eingegeben werden. Wenn das Spaltenleitungsauswahlsignal CL auf der Grundlage des vordecodierten Adressensignals xx ausgewählt wird, werden die in dem Lese-/Schreibpuffer 27 gehaltenen Daten xx über die Bitleitungen BL und /BL in der Kapazität 501 ge speichert.

Nach zwei auf den Schreibbefehl B folgenden Takten wird der Schreibbefehl C an den Befehlsdecoder 2 angelegt, und das Adressensignal C wird an den Zeilenadressenpuffer 4 und den Spaltenadressenpuffer 5 angelegt. Dann speichern die Doppel- Adressen-Zwischenspeicher 30 und 31, in den zweiten Teilen, die bei der Zuführung des vorhergehenden Schreibbefehls in den ersten Teilen zwischengespeicherten Adressensignale B zwischen, und sie speichern die Adressensignale C in den ersten Teilen zwischen.

Zu diesem Zeitpunkt werden die in den zweiten Teilen zwischengespeicherten Adressensignale A den in der Bank-(0)- Schaltung enthaltenen Vor-Decodern 20-1 und 20-2 zugeführt.

Die von den Doppel-Adressen-Zwischenspeicher gleichern 30 und 31 mit den Adressensignalen A versorgten Vor- Decoder 20-1 und 20-2 decodieren die Adressensignale A vor und führen die vordecodierten Adressensignale A dem Blockdecoder 19, dem Wortdecoder 21, dem 1/4-Decoder 22, dem BLT-Decoder 23, der S/A-Erzeugungseinheit 24 und dem Spaltendecoder 25 zu.

Der Schreibdatenpuffer 32 fährt damit fort, die von dem Dateneingangspuffer 11 zugeführten Daten A zu halten, und die Daten A werden dann in dem Lese-/Schreibpuffer 27 gehal ten. Zu diesem Zeitpunkt werden die in den Dateneingangspuffer 11 eingegebenen Daten B dem Schreibdatenpuffer 33 über den Da tenkonverter 10 zugeführt. Wenn das Spaltenleitungsauswahlsi gnal CL auf der Grundlage des vordecodierten Adressensignals A freigegeben wird, werden die in dem Lese-/Schreibpuffer 27 zwi schengespeicherten Daten B über die Bitleitungen BL und /BL in der Kapazität 501 gespeichert.

Wie vorstehend beschrieben, gemäß der zweiten Ausfüh rungsform der vorliegenden Erfindung, werden die Schreibdaten puffer 32 und 33 entsprechend dem an den Befehlsdecoder 3 ange legten Schreibbefehl abwechselnd mit dem Datensignal versorgt. Durch die Wiederholung des oben erwähnten Vorgangs können die aufeinanderfolgenden Schreiboperationen durchgeführt werden.

Fig. 14 ist ein Zeitablaufdiagramm von einer Sequenz der aufeinanderfolgenden Ausführung von Schreib-, Lese-, Schreib- und Lesebefehlen, in dieser Reihenfolge. In Fig. 14 entspricht der Taktzyklus zweimal dem in Fig. 4 dargestellten, und die Lesedatenlatenzzeit und die Schreibdatenlatenzzeit sind gleich zueinander.

Der Schreibbefehl B wird an den Befehlsdecoder 2 an gelegt, und das Adressensignal B wird an die Doppel-Adressen- Zwischenspeicher 30 und 31 angelegt. Dann spei chern, die Doppel-Adressen-Zwischenspeicher 30 und 31, in ihren ersten Adressen-Zwischenspeicher Teilen das beim Empfang des vorhergehenden Schreibbefehls in dem ersten Teil zwischengespeicherte Adressensignal A zwischen, und sie speichern das Adressensignal B in ihren ersten Teilen. Zu diesem Zeitpunkt wird das in dem zweiten Teil zwischenge speicherte Adressensignal xx den Vor-Decodern 20-1 und 20-2 zu geführt.

Die von den Doppel-Adressen-Zwischenspeicher gleichern 30 und 31 mit dem Adressensignal xx versorgten Vor- Decoder 20-1 und 20-2 decodieren das Adressensignal xx vor, und sie führen das vordecodierte Adressensignal dem Blockdecoder 19, dem Wortdecoder 21, dem 1/4-Decodex- 22, dem BLT-Decoder 23, der S/A-Erzeugungseinheit 24 und dem Spaltendecoder 25 zu. Wenn der Befehlsdecoder 2 mit dem Schreibbefehl B versorgt wird, werden die in dem Schreibdatenpuffer 33 zwischengespeicherten Daten xx in dem Lese-/Schreibpuffer 27 zwischengespeichert.

Wenn das Spaltenleitungsauswahlsignal CL auf der Grundlage des vordecodierten Adressensignals xx freigegeben wird, werden die in dem Lese-/Schreibpuffer 27 gehaltenen Daten xx über die Bitleitungen BL und /BL in der Kapazität 501 ge speichert. Die von dem Dateneingangspuffer 11 zugeführten Daten 82359 00070 552 001000280000000200012000285918224800040 0002019951677 00004 82240 A werden dem Schreibdatenpuffer 32 über den Datenkonverter 10 zugeführt, und in diesem gehalten. Der Schreibdatenpuffer 33 fährt damit fort, die Daten xx zu halten, die durch den vorher gehenden Schreibbefehl zugeführt wurden.

Nach zwei auf den Schreibbefehl B folgenden Takten wird der Seitenmodus-Schreibbefehl C an den Befehlsdecoder 2 angelegt, und das Adressensignal C wird dem Zeilenadressenpuf fer 4 und dem Spaltenadressenpuffer 5 zugeführt. Dann verglei chen die Doppel-Adressen-Zwischenspeicher 30 und 31 das in dem ersten Teil beim Empfang des vorhergehenden Schreib befehls B zwischengespeicherte Adressensignal B mit dem durch den vorliegenden Lesebefehl C zugeführten Adressensignal C.

Weil sich das Adressensignal B von dem Adressensignal C unterscheidet, führen die Doppel-Adressen-Zwischenspei cher 30 und 31 das bei der Zuführung des vorliegen den Lesebefehls C zugeführte Adressensignal C den Vor-Decodern 20-1 und 20-2 zu, die in der Bank-(0)-Schaltung 14 enthalten sind. Die Doppel-Adressen-Zwischenspeicher 30 und 31 fahren damit fort, das Adressensignal zwischenzuspeichern, das bei der Zwischenspeicherung des vorhergehenden Schreibbe fehls zwischengespeichert wurde.

Die von den Doppel-Adressen-Zwischenspeicher gleichern 30 und 31 mit dem Adressensignal C versorgten Vor- Decoder 20-1 und 20-2 decodieren das Adressensignal C vor und führen das vordecodierte Adressensignal C dem Blockdecoder 19, dem Wortdecoder 21, dem 1/4-Decoder 22, dem BLT-Decoder 23, der S/A-Erzeugungseinheit 24 und dem Spaltendecoder 25 zu.

Wenn das Spaltenleitungsauswahlsignal CL auf der Grundlage des vordecodierten Adressensignals C freigegeben wird, werden die in der Kapazität 501 gespeicherten Daten zu den Bitleitungen BL und /BL gelesen, und sie werden dann über die als Spaltengates bzw. -tore fungierenden NMOS-Transistoren 510 und 511 zu den Datenbusleitungen DB und /DB gelesen. Dann werden die zu den Datenbusleitungen DB und /DB gelesenen Daten C dem Lese-/Schreibpuffer 27 zugeführt, und sie werden dann von dem Datenausgangspuffer 13 zum Äußeren des FCRAM ausgegeben, über den Datenkonverter 12. Die vom Dateneingangspuffer 11 zu geführten Daten B werden über den Datenkonverter 10 in den Schreibdatenpuffer 33 eingegeben, und sie werden in diesem ge halten. Der Schreibdatenpuffer 32 fährt damit fort, die Daten A zu halten, die durch den vorhergehenden Schreibbefehl zugeführt wurden.

Nach zwei auf den Lesebefehl C folgenden Takten wird der Schreibbefehl D dem Befehlsdecoder 2 zugeführt, und das Adressensignal D wird dem Zeilenadressenpuffer 4 und dem Spal tenadressenpuffer 5 zugeführt. Dann speichern die Doppel- Adressen-Zwischenspeicher 30 und 31, in den zweiten Teilen, die beim Empfang des vorhergehenden Schreibbefehls im ersten Teil zwischengespeicherten Adressensignale zwischen, und sie speichern das Adressensignal D in ihren ersten Teilen zwi schen. Zu diesem Zeitpunkt werden die in den zweiten Teilen zwischengespeicherten Adressensignale A den in der Bank-(0)- Schaltung 14 enthaltenen Vor-Decodern 20-1 und 20-2 zugeführt.

Die von den Doppel-Adressen-Zwischenspeicher gleichern 30 und 31 mit dem Adressensignal A versorgten Vor- Decoder 20-1 und 20-2 decodieren das Adressensignal A vor und führen das vordecodierte Adressensignal A dem Blockdecoder 19, dem Wortdecoder 21, dem 1/4-Decoder 22, dem BLT-Decoder 23, der S/A-Erzeugungseinheit 24 und dem Spaltendecoder 25 zu. Wenn der Schreibbefehl D dem Befehlsdecoder 2 zugeführt wird, werden die in dem Schreibdatenpuffer 32 gehaltenen Daten A in dem Lese- /Schreibpuffer 27 gehalten.

Wenn das Spaltenleitungsauswahlsignal CL auf der Grundlage des vordecodierten Adressensignals A freigegeben wird, werden die in dem Lese-/Schreibpuffer 27 gehaltenen Daten über die Bitleitungen BL und /BL in der Kapazität 501 gespei chert. Durch die Wiederholung der oben erwähnten Operation kön nen die aufeinanderfolgenden Schreib-, Lese-, Schreib- und Le seoperationen durchgeführt werden. Die in Fig. 14 dargestellte Sequenz schließt keine Operation ein, bei der der Schreibbefehl W angelegt wird, und die durch den oben erwähnten Schreibbefehl W geschriebenen Schreibdaten unmittelbar von der gleichen Bank durch den Lesebefehl R gelesen werden.

Fig. 15 ist ein Zeitablaufdiagramm einer Sequenz, bei der der Schreibbefehl W angelegt wird, und die durch den oben erwähnten Schreibbefehl W geschriebenen Schreibdaten unmittel bar von der gleichen Bank durch den Lesebefehl R gelesen wer den. In Fig. 15 entspricht der Taktzyklus dem Zweifachen des in Fig. 4 dargestellten, und die Lesedatenlatenzzeit und die Schreibdatenlatenzzeit sind gleich zueinander.

Der Schreibbefehl B wird dem Befehlsdecoder 2 zuge führt, und das Adressensignal B wird dem Zeilenadressenpuffer 4 und dem Spaltenadressenpuffer 5 zugeführt. Dann speichern die Doppel-Adressen-Zwischenspeicher 30 und 31, in den zweiten Teilen, das beim Empfang des vorhergehenden Schreibbe fehls in den ersten Teilen zwischengespeicherte Adressensignal A zwischen, und sie speichern das Adressensignal B in den er sten Teilen zwischen. Zu diesem Zeitpunkt wird das in den zwei ten Teilen zwischengespeicherte Adressensignal xx den in der Bank-(0)-Schaltung 14 enthaltenen Vor-Decodern 20-1 und 20-2 zugeführt.

Die von den Doppel-Adressen-Zwischenspeicher gleichern 30 und 31 mit dem Adressensignal xx versorgten Vor- Decoder 20-1 und 20-2 decodieren das Adressensignal xx vor, und sie führen das vordecodierte Adressensignal.xx dem Blockdecoder 19, dem Wortdecoder 21, dem 1/4-Decoder 22, dem BLT-Decoder 23, der S/A-Erzeugungseinheit 24 und dem Spaltendecoder 25 zu. Wenn dem Befehlsdecoder 2 der Schreibbefehl B zugeführt wird, werden die in dem Schreibdatenpuffer 33 gehaltene Daten xx in dem Le se-/Schreibpuffer 27 gehalten.

Wenn das Spaltenleitungsauswahlsignal CL auf der Grundlage des vordecodierten Adressensignals xx freigegeben wird, werden die in dem Lese-/Schreibpuffer 27 zwischengespei cherten Daten xx über die Bitleitungen BL und /BL in der Kapa zität 501 gespeichert. Die von dem Dateneingangspuffer 11 zuge führten Daten A werden über den Datenkonverter 10 in den Schreibdatenpuffer 32 eingegeben und in diesem gehalten. Der Schreibdatenpuffer 33 fährt damit fort, die durch den vorherge henden Schreibbefehl zugeführten Daten zu halten.

Nach zwei auf den Schreibbefehl B folgenden Takten wird der Lesebefehl C dem Befehlsdecoder 2 zugeführt, und das Adressensignal B wird dem Zeilenadressenpuffer 4 und dem Spal tenadressenpuffer 5 zugeführt. Dann vergleichen die Doppel- Adressen-Zwischenspeicher 30 und 31 das beim Emp fang des vorhergehenden Schreibbefehls in den ersten Teilen zwischengespeicherte Adressensignal B mit dem Adressensignal B, das durch den vorliegenden Lesebefehl C zugeführt wird.

Weil die beiden Adressensignale miteinander überein stimmen, geben die Doppel-Adressen-Zwischenspeicher 30 und 31 das die Adressenübereinstimmung anzeigende Signal zu der Steuereinheit 26 aus, die in der Bank-(0)-Schaltung 14 ent halten ist.

Die Steuereinheit 26 gibt die auf der Grundlage des vorhergehenden Schreibbefehls B in dem Schreibdatenpuffer 33 gehaltenen Daten B von dem Datenausgangspuffer 13 über den Da tenkonverter 12 zum Äußeren des FCRAM aus. Wenn der Lesebefehl in den Befehlsdecoder 2 eingegeben wird, fahren die Doppel- Adressen-Zwischenspeicher 30 und 31 damit fort, die bei der Zuführung des vorhergehenden Schreibbefehls zwischenge speicherten Adressensignale zwischenzuspeichern.

Die von dem Dateneingangspuffer 11 zugeführten Daten B werden dem Schreibdatenpuffer 33 über die Datenkonverter 10 zugeführt und in diesem gehalten. Der Schreibdatenpuffer 32 fährt damit fort, die durch den vorhergehenden Schreibbefehl zugeführten Daten A zu halten. Die folgende Betriebsweise ist die gleiche wie die in Fig. 11 dargestellte, und auf eine Be schreibung derselben wird verzichtet.

Gemäß der zweiten Ausführungsform der vorliegenden Erfindung werden die Daten nicht von der Kernschaltung 29 gele sen, sondern, in dem Fall, in dem der Schreibbefehl W angelegt wird, werden sie von dem Schreibdatenpuffer 32 oder 33 gelesen, und die durch den oben erwähnten Schreibbefehl W geschriebenen Daten werden unmittelbar von der gleichen Bank durch den Lese befehl R gelesen. Somit kann der von dem Lesebefehl R stammende Prozess gestartet werden, bevor der durch den Schreibbefehl an geforderte Schreibprozess abgeschlossen ist. Demgemäß ist es, auch wenn die Lese-Latenzzeit und die Schreib-Latenzzeit in ei nem Fall lang werden, indem der Taktzyklus lang ist, möglich, das Intervall zwischen dem Lesebefehl R und dem Schreibbefehl W auf die Minimumtoleranzzeit (lRC) zu verringern, die in der allgemeinen Inter-Bank-Formation verfügbar ist.

Unter Bezugnahme auf Fig. 16 folgt nun eine Beschrei bung einer Halbleiterspeichervorrichtung gemäß einer dritten Ausführungsform der vorliegenden Erfindung. In Fig. 16 sind Teile, die gleich den in Fig. 12 gezeigten sind, mit dem glei chen Bezugszeichen versehen.

Die in Fig. 16 dargestellte Struktur unterscheidet sich von der in Fig. 12 dargestellten dadurch, dass durch zwei Trippel-Adressen-Zwischenspeicher 35 und 36 und drei Schreibdatenpuffer 32, 33 und 37 vorgesehen sind, in Fig. 16.

Mit der oben erwähnten Struktur ist es, auch wenn die Lese-Latenzzeit und die Schreib-Latenzzeit in einem Fall lang werden, indem der Taktzyklus lang ist, möglich, das Intervall zwischen dem Lesebefehl R und dem Schreibbefehl W auf die Mini mumtoleranzzeit (lRC) zu verringern, die in der allgemeinen In ter-Bank-Formation verfügbar ist.

Jeder der Trippel-Adressen-Zwischenspeicher cher 35 und 36 besteht aus einem ersten Adressen-Zwischen speicher, einem zweiten Adressen-Zwischen speicher und einem dritten Adressen-Zwischen speicher Es folgt eine Beschreibung der Trip pel-Adressen-Zwischenspeicher 35 und 56, die je weils durchgeführt wird, wenn die Schreib- und Lesebefehle zu geführt werden.

Wenn der Schreibbefehl zugeführt wird, speichert der Trippel-Adressen-Zwischenspeicher 35 in dem ersten Teil das von dem Zeilenadressenpuffer 4 zugeführte Zeilenadres sensignal, und er speichert, in dem zweiten Teil, das Zeilena dressensignal, das in dem ersten Teil zwischengespeichert ist. Der zweite Teil speichert das Zeilenadressensignal von dem er sten Teil zwischen, und der dritte Teil speichert das Zeilena dressensignal zwischen, das in dem zweiten Teil zwischengespei chert ist.

Der dritte Teil speichert das von dem zweiten Teil zugeführte Zeilenadressensignal, und er führt das in ihm zwi schengespeicherte Zeilenadressensignal dem Vor-Decoder 20-1 zu. Unter Verwendung des in dem dritten Teil zwischengespeicherten Zeilenadressensignals werden die in den Schreibdatenpuffern 32, 33 und 37 gespeicherten Daten in die Kernschaltung 29 geschrie ben. Wenn der Lesebefehl zugeführt wird, vergleicht der Trip pel-Adressen-Zwischenspeicher 35 das von dem Zei lenadressenpuffer 4 zugeführte Zeilenadressensignal mit dem Zeilenadressensignal, das in dem ersten Teil zwischengespei chert ist. Wenn die beiden Adressensignale miteinander überein stimmen, führt der Trippel-Adressen-Zwischenspeicher gleicher 35 das die Adressenübereinstimmung anzeigende Signal der Steuereinheit 26 zu. Dann verursacht die Steuereinheit 26, dass in einem der Schreibpuffer 32, 33 und 37 gespeicherte Da ten ausgegeben werden. Zu diesem Zeitpunkt hängt eine Entschei dung darüber, von welchem der Puffer 32, 33 und 37 die Daten ausgegeben werden sollen, von einem Zeitablauf ab, der später beschrieben wird.

Weiterhin vergleicht der Trippel-Adressen-Zwischen speicher 35 das von dem Adressenpuffer 4 durch den vorliegenden Lesebefehl zugeführte Zeilenadressensignal mit dem Zeilenadressensignal, das in dem dritten Teil zwischengespei chert ist. Wenn die beiden Adressensignale sich voneinander un terscheiden, werden die Daten von der Kernschaltung 29 gelesen, entsprechend dem Zeilenadressensignal, das bei der Zuführung des vorliegenden Lesebefehls zugeführt wird.

Die Betriebsart des Trippel-Adressen-Zwischenspei cher 36 ist die gleiche, wie die des Trippel- Adressen-Zwischenspeicher 35, außer, dass das Spaltenadressensignal von dem Spaltenadressenpuffer 5 zugeführt wird, und dass das Spaltenadressensignal dem Vor-Decoder 20-2 zugeführt wird.

Fig. 17 ist ein Zeitablaufdiagramm von den aufeinan derfolgenden Schreiboperationen der in Fig. 16 dargestellten Vorrichtung. In Fig. 17 entspricht der Taktzyklus dem Zweifa chen des in Fig. 4 dargestellten, und die Lesedatenlatenzzeit und die Schreibdatenlatenzzeit sind gleich zueinander.

Der Schreibbefehl B wird dem Befehlsdecoder 2 zuge führt, und das Adressensignal B wird dem Zeilenadressenpuffer 4 und dem Spaltenadressenpuffer 5 zugeführt. Dann speichern die Trippel-Adressen-Zwischenspeicher 35 und 36, in dem zweiten Teil, das bei der Zuführung des vorhergehenden Schreib befehls in dem ersten Teil zwischengespeicherte Adressensignal A zwischen, und sie speichern das Adressensignal B in dem er sten Teil zwischen. Das bei der Zuführung des vorhergehenden Schreibbefehls in dem zweiten Teil zwischengespeicherte Adres sensignal xx wird in dem dritten Teil zwischengespeichert, und das in dem dritten Teil zwischengespeicherte Adressensignal xxx wird den in der Bank-(0)-Schaltung 14 enthaltenen Vor-Decodern 20-1 und 20-2 zugeführt.

Die von den Trippel-Adressen-Zwischenspeicher gleichern 35 und 36 mit dem Adressensignal xxx versorgten Vor- Decoder 20-1 und 20-2 decodieren das Adressensignal xxx vor und führen das vordecodierte Adressensignal xxx dem Blockdecoder 19, dem Wortdecoder 21, dem 1/4-Decoder 22, dem BLT-Decoder 23, der S/A-Erzeugungseinheit 24 und dem Spaltendecoder 25 zu. Wenn der Schreibbefehl dem Befehlsdecoder 2 zugeführt wird, werden die in dem Schreibdatenpuffer 37 gehaltenen Daten xxx in dem Lese-/Schreibpuffer 27 gehalten.

Wenn das Spaltenleitungsauswahlsignal CL auf der Grundlage des vordecodierten Adressensignals xxx freigegeben wird, werden die in dem Lese-/Schreibpuffer 27 gespeicherten Daten xxx über die Bitleitungen BL und /BL in der Kapazität 501 gespeichert. Die von dem Dateneingangspuffer 11 zugeführten Da ten xx werden über den Datenkonverter 10 in den Schreibdaten puffer 32 geschrieben und in diesem gehalten. Der Schreibdaten puffer 33 fährt damit fort, die Daten xxxx zwischenzuspeichern, die bei der Zuführung des vorhergehenden Schreibbefehls zuge führt wurden.

Nach zwei auf den Schreibbefehl B folgenden Takten wird der Schreibbefehl C in den Befehlsdecoder 2 eingegeben, und das Adressensignal C wird in den Zeilenadressenpuffer 4 und den Spaltenadressenpuffer 5 eingegeben. Dann speichern die Trippel-Adressen-Zwischenspeicher 35 und 36, in dem zweiten Teil, das bei der Zuführung des vorhergehenden Schreib befehls in dem ersten Teil zwischengespeicherte Adressensignal B zwischen, und sie speichern das Adressensignal C in dem er sten Teil zwischen.

Das bei der Zuführung des vorhergehenden Schreibbe fehls in dem zweiten Teil zwischengespeicherte Adressensignal A wird in dem dritten Teil zwischengespeichert, und das in dem dritten Teil zwischengespeicherte Adressensignal xx wird den in der Bank-(0)-Schaltung 14 enthaltenen Vor-Decodern 20-1 und 20-2 zugeführt.

Die von den Trippel-Adressen-Zwischenspeicher gleichern 35 und 36 mit dem Adressensignal xx versorgten Vor- Decoder 20-1 und 20-2 codieren das Adressensignal xx vor, und sie führen das vordecodierte Adressensignal dem Blockdecoder 19, dem Wortdecoder 21, dem 1/4-Decoder 22, dem BLT-Decoder 23, der S/A-Erzeugungseinheit 24 und dem Spaltendecoder 25 zu. Wenn der Schreibbefehl dem Befehlsdecoder 2 zugeführt wird, werden die in dem Schreibdatenpuffer 32 gehaltenen Daten xx in dem Le se-/Schreibpuffer 27 gehalten.

Wenn das Spaltenleitungsauswahlsignal CL auf der Grundlage des vordecodierten Adressensignals xx freigegeben wird, werden die in dem Lese-/Schreibpuffer 27 zwischengespei cherten Daten xx über die Bitleitungen BL und /BL in der Kapa zität 501 gespeichert. Die von dem Dateneingangspuffer 11 zuge führten Daten werden über den Datenkonverter 20 dem Schreibda tenpuffer 33 zugeführt und in diesem gehalten. Der Schreibda tenpuffer 37 fährt damit fort, die durch den vorhergehenden Schreibbefehl zugeführten Daten xxx zwischenzuspeichern. Durch die Wiederholung der oben erwähnten Betriebsart können die auf einanderfolgenden Schreiboperationen durchgeführt werden.

Gemäß der dritten Ausführungsform der vorliegenden Erfindung werden die Daten nicht von der Kernschaltung 29 gele sen, sondern sie werden, in dem Fall, in dem der Schreibbefehl W angelegt wird, von dem Schreibdatenpuffer 32, 33 oder 37 ge lesen, und die durch den oben erwähnten Schreibbefehl W ge schriebenen Daten werden unmittelbar von der gleichen Bank durch den Lesebefehl R gelesen. Somit kann der sich aus dem Lesebefehl R ergebende Prozess gestartet werden, bevor der durch den Schreibbefehl angeforderte Schreibprozess abgeschlos sen ist.

Demgemäß ist es, auch wenn die Lese-Latenzzeit und die Schreib-Latenzzeit in einem Fall lang werden, indem der Taktzyklus lang ist, möglich, das Intervall zwischen dem Lese befehl R und dem Schreibbefehl W auf die Minimumtoleranzzeit (lRC) zu verringern, die in der allgemeinen Inter-Bank- Formation verfügbar ist.

Die vorstehende Beschreibung betrifft den FCRAM. Die Schaltungskonfiguration der Peripherie von Speicherzellen des FCRAM ist die gleiche wie die des SDRAM. Demgemäß schließt die vorliegende Erfindung den SDRAM ein.

Fig. 18 ist ein Zeitablaufdiagramm eines Seitenmodus- Schreib-Folgebetriebs in der in Fig. 5 dargestellten Halblei terspeichervorrichtung. Der in Fig. 18 dargestellte Taktzyklus entspricht dem Zweifachen des in Fig. 4 gezeigten, und die Le sedatenlatenzzeit und die Schreibdatenlatenzzeit sind gleich 1.

Unter Bezugnahme auf Fig. 18 wird der Adressenbefehl B an den Befehlsdecoder 2 angelegt, und das Adressensignal B wird an den Zeilenadressenpuffer 4 und den Spaltenadressenpuf fer 5 angelegt. Dann werden die in der Bank-(0)-Schaltung 14 enthaltenen Vor-Decoder 20-1 und 20-2 mit dem Adressensignal B versorgt.

Die von dem Reihenadressenpuffer 4 und dem Spaltena dressenpuffer 5 mit dem Adressensignal B versorgten Vor-Decoder 20-1 und 20-2 decodieren das Adressensignal B vor und führen das vordecodierte Adressensignal dem Blockdecoder 19, dem Wort decoder 21, dem 1/4-Decoder 22, dem BLT-Decoder 23, der S/A- Erzeugungseinheit 24 und dem Spaltendecoder 25 zu. Die durch den Schreibbefehl B an den Dateneingangspuffer 11 angelegten Daten B werden dem Lese-/Schreibpuffer 27 über den Datenkonver ter 10 zugeführt.

Wenn das Spaltenleitungsauswahlsignal CL auf der Grundlage des vordecodierten Adressensignals B freigegeben wird, werden die in dem Lese-/Schreibpuffer 27 zwischengespei cherten Daten B über die Bitleitungen BL und /BL in dem Spei cher 501 gespeichert.

Nach zwei auf den Schreibbefehl B folgenden Takten wird der Seitenmodus-Schreibbefehl C dem Befehlsdecoder 2 zuge führt, und das Adressensignal C wird dem Zeilenadressenpuffer 4 und dem Spaltenadressenpuffer 5 zugeführt. Dann speichern die Adressen-Zwischenspeicher 6 und 7 das gemeinsam mit dem vorliegenden Seitenmodus-Schreibbefehl C zugeführte Adres sensignal C zwischen. Der vorliegende Seitenmodus-Schreibbefehl C ist der erste Befehl, der den Modus der Vorrichtung von dem normalen Modus in den Seitenmodus umschaltet, und der die ent sprechende Wortleitung in einem aktiven Zustand fortführt, bis der Seitenmodus-Schließbefehl empfangen wird. Während des oben erwähnten Zeitabschnitts werden die Spalten Spalte für Spalte selektiv freigegeben.

Nach einem auf den Seitenmodus-Schreibbefehl C fol genden Takt wird der Seitenmodus-Schreibbefehl D dem Befehlsde coder 2 zugeführt, und das Adressensignal D wird dem Zeilena dressenpuffer 4 und dem Spaltenadressenpuffer 5 zugeführt. Dann versorgen die Adressen-Zwischenspeicher 6 und 7 die Vor-Decoder 20-1 und 20-2 in der Bank-(0)-Schaltung 14 mit dem bei der Zuführung des vorhergehenden Seitenmodus-Schreibbefehls C zwischengespeicherten Adressensignal, und sie speichern den vorliegenden Seitenmodus-Schreibbefehl D zwischen.

Die von den Adressen-Zwischenspeicher 6 und 7 mit dem Adressensignal C versorgten Vor-Decoder 20-1 und 20-2 decodieren das Adressensignal C vor und führen das vorde codierte Adressensignal C dem Blockdecoder 19, dem Wortdecoder 21, dem 1/4-Decoder 22, dem BLT-Decoder 23, der S/A- Erzeugungseinheit 24 und dem Spaltendecoder 25 zu. Weiterhin werden die in den Dateneingangspuffer 11 eingegebenen, dem Sei tenmodus-Schreibbefehl C zugeordneten Daten C dem Schreibdaten puffer 28 über den Datenkonverter 10 zugeführt, und sie werden dann dem Lese-/Schreibpuffer 27 von dem Schreibdatenpuffer 28 zugeführt.

Wenn das Spaltenleitungsauswahlsignal CL auf der Grundlage des vordecodierten Adressensignals C freigegeben wird, werden die in dem Lese-/Schreibpuffer 27 zwischengespei cherten Daten über die Bitleitungen BL und /BL in der Kapazität 501 gespeichert.

Nach einem auf den Seitenmodus-Schreibbefehl D fol genden Takt wird der Seitenmodus-Schreibbefehl E in den Be fehlsdecoder 2 eingegeben, und das Adressensignal E wird dem Zeilenadressenpuffer 4 und dem Spaltenadressenpuffer 5 zuge führt. Dann versorgen die Adressen-Zwischenspeicher 6 und 7 die in der Bank-(0)-Schaltung 14 enthaltenen Vor- Decoder 20-1 und 20-2 mit dem beim Empfang des vorhergehenden Seitenmodus-Schreibbefehls D zwischengespeicherten Adressensi gnal D, und sie speichern das dem vorliegenden Seitenmodus- Schreibbefehl E zugeordnete Adressensignal E zwischen.

Die von den Adressen-Zwischenspeicher 6 und 7 mit dem Adressensignal D versorgten Vor-Decoder 20-1 und 20-2 decodieren das Adressensignal D vor, und sie führen das vordecodierte Adressensignal D dem Blockdecoder 19, dem Wortde coder 21, dem 1/4-Decoder 22, dem BLT-Decoder 23, der S/A- Erzeugungseinheit 24 und dem Spaltendecoder 25 zu. Die dem Da teneingangspuffer 11 zugeführten, dem Seitenmodus-Schreibbefehl D zugeordneten Daten werden dem Schreibdatenpuffer 28 über den Datenkonverter 10 zugeführt, und sie werden dann dem Lese- /Schreibpuffer 27 von dem Schreibdatenpuffer 28 zugeführt.

Wenn das Spaltenleitungsauswahlsignal CL auf der Grundlage des vordecodierten Adressensignals D ausgewählt wird, werden die in dem Lese-/Schreibpuffer 27 zwischengespeicherten Daten D über die Bitleitungen BL und /BL in der Kapazität 501 gespeichert.

Nach einem auf den Seitenmodus-Schreibbefehl E fol genden Takt wird der Seitenmodus-Schließbefehl PC an den Be fehlsdecoder 2 angelegt. Dann versorgen die Adressen- Zwischenspeicher 6 und 7 die Vor-Decoder 20-1 und 20-2 mit dem Adressensignal E, das bei der Zuführung des vor hergehenden Seitenmodus-Schreibbefehls E zwischengespeichert wurde.

Die von den Adressen-Zwischenspeicher 6 und 7 mit dem Adressensignal E versorgten Vor-Decoder 20-1 und 20-2 decodieren das Adressensignal E vor und führen das vorde codierte Adressensignal E dem Blockdecoder 19, dem Wortdecoder 21, dem 1/4-Decoder 22, dem BLT-Decoder 23, der S/A- Erzeugungseinheit 24 und dem Spaltendecoder 25 zu. Die dem Da teneingangspuffer 11 zugeführten, dem Seitenmodus-Schreibbefehl E zugeordneten Daten werden dem Schreibdatenpuffer 28 über den Datenkonverter 10 zugeführt, und sie werden dem Lese- /Schreibpuffer 27 über den Schreibdatenpuffer 28 zugeführt.

Wenn das Spaltenleitungsauswahlsignal CL auf der Grundlage der vordecodierten Adresse E freigegeben wird, werden die in dem Lese-/Schreibpuffer 27 zwischengespeicherten Daten E über die Bitleitungen BL und /BL in der Kapazität 501 gespei chert.

Dann schaltet die Vorrichtung von dem Seitenmodus in den normalen Modus, und der Schreibbefehl G wird auf die glei che Weise bearbeitet, wie der oben erwähnte Schreibbefehl B.

Fig. 19 ist ein Zeitablaufdiagramm einer Sequenz, bei der ein Seitenmodus-Schreibbefehl, und ein Seitenmodus- Lesebefehl nacheinander zugeführt werden. In Fig. 19 entspricht der Taktzyklus dem Zweifachen des in Fig. 4 dargestellten, und die Lesedatenlatenzzeit und die Schreibdatenlatenzzeit sind gleich 1. Weiterhin bezeichnet ein Symbol "Pread-D" bzw. "Ple sen-D" einen Seitenmodus-Lesebefehl D.

Gemäß Fig. 18 wird der Adressenbefehl B an dem Be fehlsdecoder 2 angelegt, und das Adressensignal B wird an den Zeilenadressenpuffer 4 und den Spaltenadressenpuffer 5 ange legt. Dann werden die in der Bank-(0)-Schaltung 14 enthaltenen Vor-Decoder 20-1 und 20-2 mit dem Adressensignal B versorgt.

Die von dem Zeilenadressenpuffer 4 und dem Spaltena dressenpuffer 5 mit dem Adressensignal B versorgten Vor-Decoder 20-1 und 20-2 decodieren das Adressensignal B vor und führen das vordecodierte Adressensignal dem Blockdecoder 19, dem Wort decoder 21, dem 1/4-Decoder 22, dem BLT-Decoder 23, der S/A- Erzeugungseinheit 24 und dem Spaltendecoder 25 zu. Die dem Da teneingangspuffer 11 durch den Schreibbefehl B zugeführten Da ten B werden dem Lese-/Schreibpuffer 27 über den Datenkonverter 10 zugeführt.

Nach zwei auf den Schreibbefehl B folgenden Takten wird der Seitenmodus-Schreibbefehl C dem Befehlsdecoder 2 zuge führt, und das Adressensignal C wird dem Zeilenadressenpuffer 4 und dem Spaltenadressenpuffer 5 zugeführt. Dann speichern die Adressen-Zwischenspeicher 6 und 7 das gemeinsam mit dem vorliegenden Seitenmodus-Schreibbefehl C zugeführte Adres sensignal C zwischen. Der vorliegende Seitenmodus-Schreibbefehl C ist der erste Befehl, der den Modus der Vorrichtung von dem normalen Modus in den Seitenmodus umschaltet, und der die ent sprechende Wortleitung in einem aktiven Zustand fortführt, bis der Seitenmodus-Schließbefehl empfangen wird.

Nach einem auf den Seitenmodus-Schreibbefehl C fol genden Takt wird dem Befehlsdecoder 2 der Seitenmodus- Lesebefehl D zugeführt, und dem Zeilenadressenpuffer 4 und dem Spaltenadressenpuffer 5 wird das Adressensignal D zugeführt. Dann vergleichen die Adressen-Zwischenspeicher 6 und 7 das bei der Zuführung des vorhergehenden Seitenmodus- Schreibbefehls C zwischengespeicherte Adressensignal C mit dem zwischengespeicherten Adressensignal D, das dem vorliegenden Seitenmodus-Lesebefehl D zugeordnet ist.

Weil sich die Adressensignale C und D voneinander un terscheiden, wird das bei der Zuführung des vorliegenden Sei tenmodus-Lesebefehls D empfangene Adressensignal D den Vor- Decodierern 20-1 und 20-2 zugeführt. Die Adressen-Zwischen speicher 6 und 7 fahren damit fort, das Adressensi gnal C zwischenzuspeichern, das bei der Zuführung des vorherge henden Seitenmodus-Schreibbefehls C zwischengespeichert wurde.

Die von den Adressen-Zwischenspeicher 6 und 7 mit dem Adressensignal D versorgten Vor-Decoder 20-1 und 20-2 decodieren das Adressensignal D vor und führen das vorde codierte Adressensignal D dem Blockdecoder 19, dem Wortdecoder 21, dem 1/4-Decoder 22, dem BLT-Decoder 23, der S/A- Erzeugungseinheit 24 und dem Spaltendecoder 25 zu. Die in den Dateneingangspuffer 11 eingegebenen, dem Seitenmodus- Schreibbefehl C zugeordneten Daten C werden dem Schreibdaten puffer 28 über den Datenkonverter 10 zugeführt.

Wenn das Spaltenleitungsauswahlsignal CL auf der Grundlage des vordecodierten Adressensignals D ausgewählt wird, werden die in der Kapazität 501 gespeicherten Daten zu den Bit leitungen BL und /BL gelesen, und dann werden sie zu den Daten busleitungen DB und /DB gelesen. Dann werden die Daten auf den Datenbusleitungen DB und /DB dem Lese-/Schreibpuffer 27 zuge führt, und sie werden dann über den Datenkonverter 12 von dem Datenausgangspuffer 13 zum Äußeren des FCRAM ausgegeben. Der Schreibdatenpuffer 28 fährt damit fort, die bei der Zuführung des vorhergehenden Seitenmodus-Schreibbefehls C empfangenen Da ten C zwischenzuspeichern.

Nach einem auf den Seitenmodus-Lesebefehl D folgenden Takt wird der Seitenmodus-Schreibbefehl E an den Befehlsdecoder 2 angelegt, und das Adressensignal E wird an den Zeilenadres senpuffer 4 und den Spaltenadressenpuffer 5 angelegt. Dann ver sorgen die Adressen-Zwischenspeicher 6 und 7 die in der Bank-(0)-Schaltung 14 enthaltenen Vor-Decoder 20-1 und 20-2 mit dem Adressensignal C, das bei der Zuführung des vorherge henden Seitenmodus-Schreibbefehls C zwischengespeichert wurde, und sie speichern den vorliegenden Seitenmodus-Schreibbefehl E zwischen.

Die von den Adressen-Zwischenspeicher 6 und 7 mit dem Adressensignal C versorgten Vor-Decoder 20-1 und 20-2 decodieren das Adressensignal C vor und führen das vorde codierte Adressensignal C dem Blockdecoder 19, dem Wortdecoder 21, dem 1/4-Decoder 22, dem BLT-Decoder 23, der S/A- Erzeugungseinheit 24 und dem Spaltendecoder 25 zu. Wenn das Spaltenleitungsauswahlsignal CL auf der Grundlage des vordeco dierten Adressensignals C ausgewählt wird, werden die in dem Schreibdatenpuffer 28 zwischengespeicherten Daten dem Lese- /Schreibpuffer 27 zugeführt, und sie werden dann über die Bit leitungen BL und /BL in der Kapazität 501 gespeichert.

Nach einem auf den Seitenmodus-Schreibbefehl E fol genden Takt wird der Seitenmodus-Schließbefehl PC an den Be fehlsdecoder 2 angelegt. Dann versorgen die Adressen- Zwischenspeicher 6 und 7 die Vor-Decoder 20-1 und 20-2 in der Bank-(0)-Schaltung 14 mit dem bei der Zuführung des vorhergehenden Seitenmodus-Schreibbefehls E zwischengespeicher ten Adresse E.

Die von den Adressen-Zwischenspeicher 6 und 7 mit dem Adressensignal E versorgten Vor-Decoder 20-1 und 20-2 decodieren das Adressensignal E vor und führen das vorde codierte Adressensignal E dem Blockdecoder 19, dem Wortdecoder 21, dem 1/4-Decoder 22, dem BLT-Decoder 23, der S/A- Erzeugungseinheit 24 und dem Spaltendecoder 25 zu. Die dem Da teneingangspuffer 11 zugeführten, dem Seitenmodus-Schreibbefehl E zugeordneten Daten, werden dem Schreibdatenpuffer 28 über den Datenkonverter 10 zugeführt, und sie werden dann dem Lese- /Schreibpuffer 27 von dem Schreibdatenpuffer 28 zugeführt.

Wenn das Spaltenleitungsauswahlsignal CL auf der Grundlage der vordecodierten Adresse E freigegeben wird, werden die in dem Lese-/Schreibpuffer 27 zwischengespeicherten Daten über die Bitleitungen BL und /BL in der Kapazität 501 gespei chert. Dann schaltet die Vorrichtung von dem Seitenmodus in den normalen Modus, und Schreibbefehle F und G werden in der glei chen Weise bearbeitet wie der oben erwähnte Schreibbefehl B.

Es folgt eine Beschreibung einer Sequenz, bei der der Seitenmodus-Schreibbefehl zugeführt wird und die durch den er wähnten Seitenmodus-Schreibbefehl geschriebenen Daten unmittel bar durch den Seitenmodus-Lesebefehl gelesen werden.

Fig. 20 ist ein Zeitablaufdiagramm des aufeinander folgenden Empfangs des Seitenmodus-Schreibbefehls und des Sei tenmodus-Lesebefehls in dem in Fig. 5 dargestellten FCRAM. Der in Fig. 20 dargestellte Taktzyklus entspricht dem Zweifachen des in Fig. 4 dargestellten, und die Lesedatenlatenzzeit und die Schreibdatenlatenzzeit sind gleich 1.

Wie dies unter Bezugnahme auf Fig. 18 beschrieben wurde, wird der Schreibbefehl B an den Befehlsdecoder 2 ange legt, und das Spaltenleitungsauswahlsignal CL wird auf der Grundlage des vordecodierten Adressensignals B freigegeben. Dann werden die in dem Lese-/Schreibpuffer 27 zwischengespei cherten Daten B über die Bitleitungen BL und /BL in der Kapazi tät 501 gespeichert.

Nach zwei auf den Schreibbefehl B folgenden Takten wird der Seitenmodus-Schreibbefehl C dem Befehlsdecoder 2 zuge führt, und das Adressensignal C wird dem Zeilenadressenpuffer 4 und dem Spaltenadressenpuffer 5 zugeführt. Dann speichern die Adressen-Zwischenspeicher 6 und 7 das gemeinsam mit dem vorliegenden Seitenmodus-Schreibbefehl C zugeführte Adres sensignal C zwischen. Der vorliegende Seitenmodus-Schreibbefehl C ist der erste Befehl, der den Modus der Vorrichtung von dem normalen Modus in den Seitenmodus umschaltet, und der die ent sprechende Wortleitung in einem aktivierten Zustand fortführt, bis der Seitenmodus-Schließbefehl empfangen wird.

Nach einem auf den Seitenmodus-Schreibbefehl C fol genden Takt wird dem Befehlsdecoder 2 der Seitenmodus- Lesebefehl D zugeführt, und der Zeilenadressenpuffer 4 und der Spaltenadressenpuffer 5 werden mit dem Adressensignal C ver sorgt. Dann vergleichen die Adressen-Zwischenspeicher gleicher 6 und 7 das bei der Zuführung des vorhergehenden Sei tenmodus-Schreibbefehls C zwischengespeicherte Adressensignal C mit dem zwischengespeicherten Adressensignal C, das dem vorlie genden Seitenmodus-Lesebefehl D zugeordnet ist.

Weil die beiden Adressensignale C miteinander über einstimmen, wird die in der Bank-(0)-Schaltung 14 enthaltene Steuereinheit 26 mit dem die Adressenübereinstimmung anzeigen den Signal versorgt. Die Steuereinheit 26 gibt die Daten C, die über den Dateneingangspuffer zusammen mit dem vorhergehenden Seitenmodus-Schreibbefehl C empfangen und über den Datenkonver ter 10 dem Schreibdatenpuffer 28 zugeführt wurden, über den Le se-/Schreibpuffer 27 und den Datenkonverter 12 zum Äußeren des FCRAM aus.

Wenn der Befehlsdecoder 2 den Seitenmodus-Schreib befehl und dann den Seitenmodus-Lesebefehl empfängt, fahren die Adressen-Zwischenspeicher 6 und 7 damit fort, das zum Zeitpunkt des Empfangs des Seitenmodus-Schreibbefehls zwi schengespeicherte Adressensignal zwischenzuspeichern, bis der nächste Seitenmodus-Schreibbefehl empfangen wird.

Die von den Adressen-Zwischenspeicher 6 und 7 mit dem Adressensignal C versorgten Vor-Decoder 20-1 und 20-2 decodieren das Adressensignal C vor, und sie führen das vordecodierte Adressensignal C dem Blockdecoder 19, dem Wortde coder 21, dem 1/4-Decoder 22, dem BLT-Decoder 23, der S/A- Erzeugungseinheit 24 und dem Spaltendecoder 25 zu.

Wenn das Spaltenleitungsauswahlsignal CL auf der Grundlage des vordecodierten Adressensignals C freigegeben wird, werden die in dem Lese-/Schreibpuffer 27 zwischengespei cherten Daten C über die Bitleitungen BL und /BL in der Kapazi tät 501 gespeichert.

Die von den Adressen-Zwischenspeicher 6 und 7 mit dem Adressensignal E versorgten Vor-Decoder 20-1 und 20-2 decodieren das Adressensignal E vor und führen das vorde codierte Adressensignal E dem Blockdecoder 19, dem Wortdecoder 21, dem 1/4-Decoder 22, dem BLT-Decoder 23, der S/A-Erzeugungs einheit 24 und dem Spaltendecoder 25 zu. Die dem Dateneingangs puffer 11 zugeführten, dem Seitenmodus-Schreibbefehl E zugeord neten Daten werden dem Schreibdatenpuffer 28 über den Datenkon verter 10 zugeführt, und sie werden dann dem Lese-/Schreib puffer 27 von dem Schreibdatenpuffer 28 zugeführt.

Wenn das Spaltenleitungsauswahlsignal CL auf der Grundlage des vordecodierten Adressensignals E freigegeben wird, werden die in dem Lese-/Schreibpuffer 27 zwischengespei cherten Daten E über die Bitleitungen BL und /BL in der Kapazi tät 501 gespeichert. Dann schaltet die Vorrichtung von dem Sei tenmodus in den normalen Modus, und die Schreibbefehle F und G werden in der gleichen Weise bearbeitet, wie der vorstehend er wähnte Schreibbefehl B.

Die obige Beschreibung betrifft den Fall, in dem die durch den Seitenmodus-Schreibbefehl geschriebenen Schreibdaten durch den nachfolgenden Seitenmodus-Lesebefehl innerhalb der gleichen Bank gelesen werden, wobei Daten nicht aus den Spei cherzellen der Kernschaltung 29, sondern aus dem Schreibdaten puffer 28 gelesen werden. Demgemäß ist es möglich, den Seiten modus-Lesebefehl zu starten, bevor der Prozess des Daten durch den Seitenmodus-Schreibbefehl in die Speicherzellen Schreibens abgeschlossen ist, und demgemäß den Lese-Schreibzyklus zu ver ringern.

Unter Bezugnahme auf Fig. 21 folgt nun eine Beschrei bung einer aufeinanderfolgenden Seitenmodus-Schreibsequenz, die in der in Fig. 12 dargestellten, bereits erwähnten Halbleiter speichervorrichtung durchgeführt wird, die die zwei Schreib datenpuffer 32 und 33 aufweist. In Fig. 21 entspricht der Takt zyklus dem Zweifachen des in Fig. 4 dargestellten und die Lese datenlatenzzeit und die Schreibdatenlatenzzeit sind beide gleich 2.

Nach drei auf den Schreibbefehl B folgenden Takten wird der Seitenmodus-Schreibbefehl C dem Befehlsdecoder 2 zuge führt, und das Adressensignal C wird dem Zeilenadressenpuffer 4 und dem Spaltenadressenpuffer 5 zugeführt. Dann speichern die Adressen-Zwischenspeicher 31 und 32, in den ersten Teilen, das gemeinsam mit dem vorliegenden Seitenmodus- Schreibbefehl C zugeführte Adressensignal C zwischen. Der vor liegende Seitenmodus-Schreibbefehl C ist der erste Befehl, der den Modus der Vorrichtung von dem normalen Modus in den Seiten modus schaltet, und der die entsprechende Wortleitung in einem aktivierten Zustand fortführt, bis der Seitenmodus- Schließbefehl empfangen wird.

Nach einem auf den Seitenmodus-Schreibbefehl C fol genden Takt wird der Seitenmodus-Schreibbefehl D dem Befehlsde coder 2 zugeführt, und das Adressensignal D wird dem Zeilena dressenpuffer 4 und dem Spaltenadressenpuffer 5 zugeführt. Dann speichern die Adressen-Zwischenspeicher 30 und 31, in den zweiten Teilen, die bei der Zuführung des vorhergehenden Seitenmodus-Schreibbefehls C in den ersten Teilen zwischenge speicherten Adressensignale C zwischen, und sie speichern das dem vorliegenden Seitenmodus-Schreibbefehl D zugeordnete Adres sensignal D in den ersten Teil zwischen.

Nach einem auf den Seitenmodus-Schreibbefehl D fol genden Takt wird der Seitenmodus-Schreibbefehl E an den Be fehlsdecoder 2 angelegt, und das Adressensignal E wird dem Zei lenadressenpuffer 4 und dem Spaltenadressenpuffer 5 zugeführt. Dann speichern die Doppel-Adressen-Zwischenspeicher 30 und 31, in den zweiten Teilen, das beim Empfang des vorher gehenden Seitenmodus-Schreibbefehls D in dem ersten Teil zwi schengespeicherte Adressensignal D zwischen, und sie speichern das Adressensignal E in den ersten Teilen zwischen. Zu diesem Zeitpunkt werden die in den zweiten Teilen zwischengespeicher ten Adressensignale C den Vor-Decodern 20-1 und 20-2 in der Bank-(0)-Schaltung 14 zugeführt.

Die von den Doppel-Adressen-Zwischenspeicher gleichern 30 und 31 mit den Adressensignalen C versorgten Vor- Decoder 20-1 und 20-2 decodieren die Adressensignale C vor und führen die vordecodierten Adressensignale dem Blockdecoder 19, dem Wortdecoder 21, dem 1/4-Decoder 22, dem BLT-Decoder 23, der S/A-Erzeugungseinheit 24 und dem Spaltendecoder 25 zu.

Die dem Dateneingangspuffer 11 zugeführten, dem Sei tenmodus-Schreibbefehl C zugeordneten Daten C werden dem Schreibdatenpuffer 32 über den Datenkonverter 10 zugeführt, und sie werden dann dem Lese-/Schreibpuffer 27 von dem Schreibda tenpuffer 32 zugeführt.

Wenn das Spaltenleitungsauswahlsignal CL auf der Grundlage des vordecodierten Adressensignals C ausgewählt wird, werden die in dem Lese-/Schreibpuffer 27 gehaltenen Daten C über die Bitleitungen BL und /BL in der Kapazität 501 gespei chert.

Nach einem auf den Seitenmodus-Schreibbefehl E fol genden Takt wird der Seitenmodus-Schließbefehl PC an dem Be fehlsdecoder 2 angelegt. Dann speichern die Adressen-Zwischen speicher 30 und 31, in den zweiten Teilen, das bei der Zuführung des vorhergehenden Seitenmodus-Schreibbefehls E in den ersten Teilen zwischengespeicherte Adressensignal E zwi schen. Zu diesem Zeitpunkt werden die in den zweiten Teilen zwischengespeicherten Adressensignale D den Vor-Decodern 20-1 und 20-2 in der Bank-(0)-Schaltung 14 zugeführt.

Die von den Doppel-Adressen-Zwischenspeicher gleichern 30 und 31 mit dem Adressensignal D versorgten Vor- Decoder 20-1 und 20-2 decodieren das Adressensignal D vor und führen das vordecodierte Adressensignal D dem Blockdecoder 19, dem Wortdecoder 21, dem 1/4-Decoder 22, dem BLT-Decoder 23, der S/A-Erzeugungseinheit 24 und dem Spaltendecoder 25 zu.

Die an den Dateneingangspuffer 11 angelegten, dem Seitenmodus-Schreibbefehl D zugeordneten Daten D werden dem Schreibdatenpuffer 33 über den Datenkonverter 10 zugeführt, und sie werden dann dem Lese-/Schreibpuffer 27 von dem Schreibda tenpuffer 33 zugeführt.

Wenn das Spaltenleitungsauswahlsignal CL auf der Grundlage des vordecodierten Adressensignals D freigegeben wird, werden die in dem Lese-/Schreibpuffer 27 zwischengespei cherten Daten D über die Bitleitungen BL und /BL in der Kapazi tät 501 gespeichert.

Nach einem auf den Seitenmodus-Schließbefehl PC fol genden Takt führen die Doppel-Adressen- Zwischenspeicher 30 und 31 die in den zweiten Tei len zwischengespeicherten Adressensignale E den Vor-Decodern 20-1 und 20-2 in der Bank-(0)-Schaltung 14 zu.

Die von den Doppel-Adressen-Zwischenspeicher gleichern 30 und 31 mit dem Adressensignal E versorgten Vor- Decoder 20-1 und 20-2 decodieren das Adressensignal E vor und führen das vordecodierte Adressensignal E dem Blockdecoder 19, dem Wortdecoder 21, dem 1/4-Decoder 22, dem BLT-Decoder 23, der S/A-Erzeugungseinheit 24 und dem Spaltendecoder 25 zu.

Die an den Dateneingangspuffer 11 angelegten, auf dem Seitenmodus-Schreibbefehl E basierenden Daten E werden dem Schreibdatenpuffer 32 über den Datenkonverter 10 zugeführt, und sie werden dann dem Lese-/Schreibpuffer 27 von dem Schreibda tenpuffer 32 zugeführt.

Wenn das Spaltenleitungsauswahlsignal CL auf der Grundlage des vordecodierten Adressensignals E freigegeben wird, werden die in dem Lese-/Schreibpuffer 27 zwischengespei cherten Daten E über die Bitleitungen BL und /BL in der Kapazi tät 501 gespeichert.

Fig. 22 ist ein Zeitablaufdiagramm von einer Sequenz, bei der der Seitenmodus-Schreibbefehl und der Seitenmodus- Lesebefehl dem in Fig. 12 dargestellten FCRAM aufeinanderfol gend zugeführt werden. In Fig. 22 entspricht der Taktzyklus dem Zweifachen des in Fig. 2 dargestellten und die Lesedatenlatenz zeit und die Schreibdatenlatenzzeit sind gleich 2.

Nach drei auf den Schreibbefehl B folgenden Takten wird der Seitenmodus-Schreibbefehl C dem Befehlsdecoder 2 zuge führt, und das Adressensignal C wird dem Zeilenadressenpuffer 4 und dem Spaltenadressenpuffer 5 zugeführt. Dann speichern die Adressen-Zwischenspeicher 31 und 32, in den ersten Teilen, das gemeinsam mit dem vorliegenden Seitenmodus- Schreibbefehl C zugeführte Adressensignal C zwischen. Der vor liegende Seitenmodus-Schreibbefehl C ist der erste Befehl, der den Modus der Vorrichtung von dem normalen Modus in den Seiten modus umschaltet, und der die entsprechende Wortleitung in ei nem aktivierten Zustand fortführt, bis der Seitenmodus- Schließbefehl empfangen wird. Nach einem auf den Seitenmodus- Schreibbefehl C folgenden Takt wird der Seitenmodus-Lesebefehl D dem Befehlsdecoder 2 zugeführt, und das Adressensignal D wird dem Zeilenadressenpuffer 4 und dem Spaltenadressenpuffer 5 zu geführt. Dann vergleichen die Adressen-Zwischenspeicher gleicher 30 und 31 die bei der Zuführung des vorhergehenden Seitenmodus-Schreibbefehls C zwischengespeicherten Adressensi gnale C mit dem zugeführten Adressensignal D, das dem vorlie genden Seitenmodus-Lesebefehl D zugeordnet ist.

Weil sich die Adressensignale C und D voneinander un terscheiden, wird das bei der Zuführung des vorliegenden Sei tenmodus-Lesebefehls D empfangene Adressensignal D an die Vor- Decoder 20-1 und 20-2 angelegt. Die Doppel-Adresssen-Zwischen speicher 30 und 31 fahren damit fort, das bei der Zuführung des vorhergehenden Seitenmodus-Schreibbefehls C er haltene Adressensignal C zwischenzuspeichern. Die mit dem Adressensignal D versorgten Vor-Decoder 20-1 und 20-2 decodie ren das Adressensignal D vor und führen das vordecodierte Adressensignal D dem Blockdecoder 19, dem Wortdecoder 21, dem 1/4-Decoder 22, dem BLT-Decoder 23, der S/A-Erzeugungseinheit 24 und dem Spaltendecoder 25 zu.

Wenn das Spaltenleitungsauswahlsignal CL auf der Grundlage des vordecodierten Adressensignals D freigegeben wird, werden die Daten in der Kapazität 501 zu den Bitleitungen BL und /BL gelesen und sie werden dann über die NMOS- Transistoren 510 und 511 zu den Datenbusleitungen DB und /DB gelesen. Dann werden die Daten auf den Datenbusleitungen DB und /DB dem Lese-/Schreibpuffer 27 zugeführt, und sie werden von dem Ausgangspuffer 13 über den Datenkonverter 12 zum Äußeren des FCRAM ausgegeben.

Nach einem auf den Seitenmodus-Schreibbefehl D fol genden Takt wird der Seitenmodus-Schreibbefehl E an den Be fehlsdecoder 2 angelegt, und das Adressensignal E wird dem Zei lenadressenpuffer 4 und dem Spaltenadressenpuffer 5 zugeführt. Dann versorgen die Doppel-Adressen-Zwischenspeicher 30 und 31 die Vor-Decoder 20-1 und 20-2 in der Bank-(0)- Schaltung 14 mit dem Adressensignal C, das bei der Zuführung des vorhergehenden Seitenmodus-Schreibbefehls C zwischengespei chert wurde, und sie speichern das dem vorliegenden Seitenmo dus-Schreibbefehl E zugeordnete Adressensignal E in den zweiten Teilen zwischen.

Die von den Doppel-Adressen-Zwischenspeicher gleichern 30 und 31 mit den Adressensignalen C versorgten Vor- Decoder 20-1 und 20-2 decodieren das Adressensignal C vor und führen das vordecodierte Adressensignal C dem Blockdecoder 19, dem Wortdecoder 21, dem 1/4-Decoder 22, dem BLT-Decoder 23, der S/A-Erzeugungseinheit 24 und dem Spaltendecoder 25 zu.

Die an den Dateneingangspuffer 11 angelegten, dem Seitenmodus-Schreibbefehl C zugeordneten Daten C werden dem Schreibdatenpuffer 32 über den Datenkonverter 10 zugeführt, und sie werden dann dem Lese-/Schreibpuffer 27 von dem Schreibda tenpuffer 32 zugeführt.

Nach einem auf den Seitenmodus-Schreibbefehl E fol genden Takt wird das Seitenmodus-Schließsignal PC an dem Be fehlsdecoder 2 angelegt. Dann versorgen die Doppel-Adressen- Zwischenspeicher 30 und 31 die Vor-Decoder 20-1 und 20-2 in der Bank-(0)-Schaltung 14 mit dem zum Zeitpunkt des Empfangs des vorhergehenden Seitenmodus-Schreibbefehls E in den zweiten Teilen zwischengespeicherten Adressensignal.

Die von den Doppel-Adressen-Zwischenspeicher gleichern 30 und 31 mit dem Adressensignal E versorgten Vor- Decoder 20-1 und 20-2 decodieren das Adressensignal E vor und führen das vordecodierte Adressensignal E dem Blockdecoder 19, dem Wortdecoder 21, dem 1/4-Decoder 22, dem BLT-Decoder 23, der S/A-Erzeugungseinheit 24 und dem Spaltendecoder 25 zu. Die an den Dateneingangspuffer 11 angelegten, dem Seitenmodus- Schreibbefehl E zugeordneten Daten E werden dem Schreibdaten puffer 33 über den Datenkonverter 10 zugeführt, und sie werden dann dem Lese-/Schreibpuffer 27 von dem Schreibdatenpuffer 33 zugeführt.

Wenn das Spaltenleitungsauswahlsignal CL auf der Grundlage des vordecodierten Adressensignals E freigegeben wird, werden die in dem Lese-/Schreibpuffer 27 zwischengespei cherten Daten über die Bitleitungen BL und /BL in der Kapazität 501 gespeichert. Dann schaltet die Vorrichtung von dem Seiten modus in den normalen Modus, und der Schreibbefehl F wird in der gleichen Weise bearbeitet, wie der Schreibbefehl B.

Unter Bezugnahme auf Fig. 23 folgt nun eine Beschrei bung von einer Sequenz, bei der der Seitenmodus-Schreibbefehl ausgeführt wird und die dadurch geschriebenen Schreibdaten un mittelbar durch den nachfolgenden Seitenmodus-Lesebefehl gele sen werden.

Fig. 23 ist ein Zeitablaufdiagramm von einer Sequenz des aufeinanderfolgenden Empfangs des Seitenmodus-Schreib befehls und des Seitenmodus-Lesebefehls. In Fig. 23 entspricht der Taktzyklus dem Zweifachen des in Fig. 4 dargestellten, und die Lesedatenlatenzzeit und die Schreibdatenlatenzzeit sind gleich 2.

Nach drei auf den Schreibbefehl B folgenden Takten wird der Seitenmodus-Schreibbefehl C dem Befehlsdecoder 2 zuge führt, und das Adressensignal C wird dem Zeilenadressenpuffer 4 und dem Spaltenadressenpuffer 5 zugeführt. Dann speichern die Adressen-Zwischenspeicher 31 und 32, in den ersten Teilen, das gemeinsam mit dem vorliegenden Seitenmodus-Schreib befehl C zugeführte Adressensignal C zwischen. Der vorliegende Seitenmodus-Schreibbefehl C ist der erste Befehl, der den Modus der Vorrichtung von dem normalen Modus in den Seitenmodus schaltet, und der die entsprechende Wortleitung in einem akti vierten Zustand fortführt, bis der Seitenmodus-Schließbefehl empfangen wird.

Nach einem auf den Seitenmodus-Schreibbefehl C fol genden Takt wird der Seitenmodus-Lesebefehl D dem Befehlsde coder 2 zugeführt, und das Adressensignal C wird dem Zeilena dressenpuffer 4 und dem Spaltenadressenpuffer 5 zugeführt. Dann vergleichen die Adressen-Zwischenspeicher 30 und 31 die bei der Zuführung des vorhergehenden Seitenmodus- Schreibbefehls C zwischengespeicherten Adressensignale C mit dem zugeführten Adressensignal C, das dem vorliegenden Seiten modus-Lesebefehl D zugeordnet ist.

Weil die beiden Adressensignale C miteinander über einstimmen, wird die in der Bank-(0)-Schaltung 14 enthaltene Steuereinheit 26 mit dem die Adressenübereinstimmung anzeigen den Signal versorgt. Die Steuereinheit 26 gibt die Daten C, die über den Dateneingangspuffer zusammen mit dem vorhergehenden Seitenmodus-Schreibbefehl C empfangen und über über den Daten konverter 10 dem Schreibdatenpuffer 28 zugeführt wurden, über den Lese-/Schreibpuffer 27 und den Datenkonverter 12 zum Äuße ren des FCRAM aus.

Wenn der Befehlsdecoder 2 den Seitenmodus-Schreib befehl und dann den Seitenmodus-Lesebefehl empfängt, fahren die Adressen-Zwischenspeicher 30 und 31 damit fort, das zum Zeitpunkt des Empfangs des Seitenmodus-Schreibbefehls zwi schengespeicherte Adressensignal zwischenzuspeichern, bis der nächste Seitenmodus-Schreibbefehl empfangen wird.

Dann werden der Seitenmodus-Schreibbefehl E und der Seitenmodus-Schließbefehl PC in der gleichen Weise empfangen und ausgeführt, wie dies unter Bezugnahme auf Fig. 22 beschrie ben wurde.

Wie dies vorstehend unter Bezugnahme auf Fig. 21-23 beschrieben wurde, werden, wenn die durch den Seitenmodus- Schreibbefehl geschriebenen Daten durch den nachfolgenden Sei tenmodus-Lesebefehl innerhalb der gleichen Bank gelesen werden, die Daten nicht aus den Speicherzellen der Kernschaltung 29, sondern aus dem Schreibdatenpuffer 28 gelesen. Demgemäß ist es möglich, den Seitenmodus-Lesebefehl zu starten, bevor der Pro zess des Daten durch den Seitenmodus-Schreibbefehl in die Spei cherzellen Schreibens abgeschlossen ist, und demgemäß den Lese- /Schreibzyklus zu verkürzen.

Demgemäß ist es, auch wenn die Lese-Latenzzeit und die Schreib-Latenzzeit in einem Fall lang werden, indem der Taktzyklus lang ist, möglich, den Lese-/Schreibzyklus mit der Vielzahl von Schreibpuffern 32 und 33 zu verkürzen.

Fig. 24 ist ein Zeitablaufdiagramm einer aufeinander folgenden Seitenmodus-Schreibsequenz, die in der in Fig. 16 dargestellten Halbleiterspeichervorrichtung durchgeführt wird, die die drei Schreibdatenpuffer 32, 33 und 37 aufweist. In Fig. 24 entspricht der Taktzyklus dem Zweifachen des in Fig. 4 dar gestellten, und die Lesedatenlatenzzeit und die Schreibdatenla tenzzeit sind gleich 3.

Der Seitenmodus-Schreibbefehl B wird an den Befehls decoder 2 angelegt, und das zugeordnete Adressensignal B wird an den Zeilenadressenpuffer 4 und den Spaltenadressenpuffer 5 angelegt. Dann speichern die Trippel-Adressen-Zwischen speicher 35 und 36 das Adressensignal B in ihren ersten Teilen zwischen. Der vorliegende Seitenmodus-Schreib befehl B ist der erste Seitenmodus-Befehl, der die Vorrichtung von dem normalen Modus in den Seitenmodus schaltet, und der die entsprechende Wortleitung in einem aktivierten Zustand fort führt, bis der Seitenmodus-Schließbefehl empfangen wird.

Nach einem auf den Seitenmodus-Schreibbefehl B folgenden Takt wird dem Befehlsdecoder 2 der Seitenmodus- Schreibbefehl C zugeführt, und das Adressensignal C wird an den Zeilenadressenpuffer 4 und den Spaltenadressenpuffer 5 ange legt. Dann speichern die Trippel-Adressen-Zwischenspeicher gleicher 35 und 36, in den zweiten Teilen, das Adressensignal B zwischen, das beim Empfang des vorhergehenden Seitenmodus- Schreibbefehls in den ersten Teilen zwischengespeichert wurde, und sie speichern das Adressensignal C in den ersten Teilen zwischen.

Nach einem auf den Seitenmodus-Schreibbefehl C fol genden Takt wird der Seitenmodus-Schreibbefehl D an den Be fehlsdecoder 2 angelegt, und das Adressensignal D wird an den Zeilenadressenpuffer 4 und den Spaltenadressenpuffer 5 ange legt. Dann speichern die Trippel-Adressen-Zwischenspeicher gleicher 35 und 36, in den zweiten Teilen, das Adressensignal C zwischen, das bei der Zuführung des vorhergehenden Seitenmodus- Schreibbefehls C in den ersten Teilen zwischengespeichert wur de, und sie speichern das Adressensignal D in den ersten Teilen zwischen. Weiterhin wird das beim Empfang des vorhergehenden Seitenmodus-Schreibbefehls C in dem zweiten Teil zwischenge speicherte Adressensignal B in den dritten Teilen der Trippel- Adressen-Zwischenspeicher 35 und 36 zwischengespei chert.

Nach einem auf den Seitenmodus-Schreibbefehl D fol genden Takt wird der Seitenmodus-Schreibbefehl E an den Be fehlsdecoder 2 angelegt, und das Adressensignal E wird an den Zeilenadressenpuffer 4 und den Spaltenadressenpuffer 5 ange legt. Dann speichern die Trippel-Adressen-Zwischenspeicher gleicher 35 und 36, in den zweiten Teilen, das Adressensignal D zwischen, das beim Empfang des vorhergehenden Seitenmodus- Schreibbefehls D in den ersten Teilen zwischengespeichert wur de, und sie speichern das Adressensignal E in den ersten Teilen zwischen. Weiterhin wird das beim Empfang des vorhergehenden Seitenmodus-Schreibbefehls D in den zweiten Teilen zwischenge speicherte Adressensignal C in den dritten Teilen zwischenge speichert, und die in den dritten Teilen zwischengespeicherten Adressensignale B werden den Vor-Decodern 20-1 und 20-2 zuge führt.

Die von den Trippel-Adressen-Zwischenspeicher gleichern 35 und 36 mit dem Adressensignal B versorgten Vor- Decoder 20-1 und 20-2 decodieren das Adressensignal B vor und führen das vordecodierte Adressensignal B dem Blockdecoder 19, dem Wortdecoder 21, dem 1/4-Decoder 22, dem BLT-Decoder 23, der S/A-Erzeugungseinheit 24 und dem Spaltendecoder 25 zu.

Die dem Dateneingangspuffer 11 zugeführten, dem Sei tenmodus-Schreibbefehl B zugeordneten Daten B werden dem Schreibdatenpuffer 32 über den Datenkonverter 10 zugeführt, und sie werden dann dem Lese-/Schreibpuffer 27 von dem Schreibda tenpuffer 32 zugeführt.

Wenn das Spaltenleitungsauswahlsignal CL auf der Grundlage des vordecodierten Adressensignals B freigegeben wird, werden die in dem Lese-/Schreibpuffer 27 zwischengespei cherten Daten über die Bitleitungen BL und /BL in der Kapazität 501 gespeichert.

Nach einem auf den Seitenmodus-Schreibbefehl E fol genden Takt wird der Seitenmodus-Schließbefehl PC an den Be fehlsdecoder 2 angelegt. Dann speichern die Trippel-Adressen- Zwischenspeicher 35 und 36, in den zweiten Teilen, das Adressensignal E zwischen, das beim Empfang des vorherge henden Seitenmodus-Schreibbefehls E in den ersten Teilen zwi schengespeichert wurde. Das beim vorhergehenden Seitenmodus- Schreibbefehl E in den zweiten Teilen zwischengespeicherte Adressensignal D wird in den dritten Teilen zwischengespei chert.

Weiterhin wird das in den dritten Teilen zwischenge speicherte Adressensignal C den Vor-Decodern 20-1 und 20-2 zu geführt, die in der Bank-(0)-Schaltung 14 enthalten sind.

Die von den Trippel-Adressen-Zwischenspeicher gleichern 35 und 36 mit dem Adressensignal C versorgten Vor- Decoder 20-1 und 20-2 decodieren das Adressensignal C vor und führen das vordecodierte Adressensignal C dem Blockdecoder 19, dem Wortdecoder 21, dem 1/4-Decoder 22, dem BLT-Decoder 23, der S/A-Erzeugungseinheit 24 und dem Spaltendecoder 25 zu.

Die dem Dateneingangspuffer 11 zugeführten, dem Sei tenmodus-Schreibbefehl C zugeordneten Daten werden dem Schreib datenpuffer 33 über den Datenkonverter 10 zugeführt, und sie werden dann dem Lese-/Schreibpuffer 27 von dem Schreibdatenpuf fer 33 zugeführt.

Die oben erwähnte Sequenz wird wiederholt, bis keine Adressensignale mehr in den Trippel-Adressen- Zwischenspeicher 35 und 36 zwischengespeichert sind. Demgemäß kann die aufeinanderfolgende Seitenmodus- Schreibsequenz erzielt werden.

Fig. 25 ist ein Zeitablaufdiagramm von einer Sequenz, bei der der Seitenmodus-Schreibbefehl und der Seitenmodus- Lesebefehl aufeinanderfolgend zugeführt werden. In Fig. 25 ent spricht der Taktzyklus dem Zweifachen des in Fig. 4 dargestell ten, und die Lesedatenlatenzzeit und die Schreibdatenlatenzzeit sind gleich 3.

Der Seitenmodus-Schreibbefehl B wird an den Befehls decoder 2 angelegt, und das zugeordnete Adressensignal B wird an den Zeilenadressenpuffer 4 und den Spaltenadressenpuffer 5 angelegt. Dann speichern die Trippel-Adressen-Zwischenspei cher 35 und 36 das Adressensignal B in ihren ersten Teilen zwischen. Der vorliegende Seitenmodus-Schreibbefehl B ist der erste Seitenmodus-Befehl, der die Vorrichtung von dem normalen Modus in den Seitenmodus umschaltet und der die ent sprechende Wortleitung in einem aktivierten Zustand fortführt, bis der Seitenmodus-Schließbefehl empfangen wird.

Nach einem auf den Seitenmodus-Schreibbefehl B fol genden Takt wird der Befehlsdecoder 2 mit dem Seitenmodus- Schreibbefehl C versorgt, und das Adressensignal C wird an den Zeilenadressenpuffer 4 und dem Spaltenadressenpuffer 5 ange legt. Dann vergleichen die Trippel-Adressen-Zwischenspei cher 35 und 36 das beim Empfang des vorhergehenden Seitenmodus-Schreibbefehls B in den ersten Teilen zwischenge speicherte Adressensignal B mit dem Adressensignal C, das dem vorliegenden Seitenmodus-Lesebefehl C zugeordnet ist.

Weil die Adressensignale B und C sich voneinander un terscheiden, wird das bei der Zuführung des vorliegenden Sei tenmodus-Lesebefehls C empfangene Adressensignal C an die Vor- Decodierer 20-1 und 20-2 angelegt. Die Doppel-Adressen- Zwischenspeicher 35 und 36 fahren damit fort, das bei der Zuführung des vorhergehenden Seitenmodus-Schreibbefehls B erhaltene Adressensignal B zwischenzuspeichern.

Die mit dem Adressensignal C versorgten Vor-Decoder 20-1 und 20-2 decodieren das Adressensignal C vor und führen das vordecodierte Adressensignal dem Blockdecoder 19, dem Wort decoder 21, dem 1/4-Decoder 22, dem BLT-Decoder 23, der S/A- Erzeugungseinheit 24 und dem Spaltendecoder 25 zu.

Wenn das Spaltenleitungsauswahlsignal CL auf der Grundlage des vordecodierten Adressensignals C freigegeben wird, werden die Daten in der Kapazität 501 zu den Bitleitungen BL und /BL gelesen, und sie werden dann über die NMOS- Transistoren 510 und 511 zu den Datenbusleitungen DB und /DB gelesen. Dann werden die Daten auf den Datenbusleitungen DB und /DB dem Lese-/Schreibpuffer 27 zugeführt, und sie werden von dem Datenausgangspuffer 13 über den Datenkonverter 12 zum Äuße ren des FCRAM ausgegeben.

Nach einem auf den Seitenmodus-Lesebefehl C folgenden Takt wird der Seitenmodus-Schreibbefehl D an den Befehlsdecoder 2 angelegt und das Adressensignal D wird dem Zeilenadressenpuf fer 4 und dem Spaltenadressenpuffer 5 zugeführt. Dann speichern die Doppel-Adressen-Zwischenspeicher 35 und 36, in den zweiten Teilen, das Adressensignal B zwischen, das bei der Zuführung des vorhergehenden Seitenmodus-Schreibbefehls B zwi schengespeichert wurde, und sie speichern das Adressensignal D in den ersten Teilen zwischen.

Die folgende Sequenz ist die gleiche, wie die in Fig. 24 dargestellte, und auf eine Beschreibung derselben wird ver zichtet.

Unter Bezugnahme auf Fig. 26 folgt eine Beschreibung einer Sequenz, bei der der Seitenmodus-Schreibbefehl empfangen wird und die dadurch geschriebenen Schreibdaten unmittelbar durch den nachfolgenden Seitenmodus-Lesebefehl gelesen werden.

Fig. 26 ist ein Zeitablaufdiagramm von einer Sequenz des aufeinanderfolgenden Empfangs des Seitenmodus-Schreib befehls und des Seitenmodus-Lesebefehls, in dieser Reihenfolge. Der in Fig. 26 dargestellte Taktzyklus entspricht dem Zweifa chen des in Fig. 4 dargestellten, und die Lesedatenlatenzzeit und die Schreibdatenlatenzzeit sind gleich 3.

Der Seitenmodus-Schreibbefehl B wird an dem Befehls decoder 2 angelegt, und das zugeordnete Adressensignal B wird an den Zeilenadressenpuffer 4 und den Spaltenadressenpuffer 5 angelegt. Dann speichern die Trippel-Adressen-Zwischenspei cher 35 und 36 das Adressensignal B in ihren ersten Teilen zwischen. Der vorliegende Seitenmodus-Schreibbefehl ist der erste Seitenmodus-Befehl, der die Vorrichtung von dem nor malen Modus in den Seitenmodus umschaltet, und der die entspre chende Wortleitung in einem aktivierten Zustand fortführt, bis der Seitenmodus-Schließbefehl empfangen wird.

Nach einem auf den Seitenmodus-Schreibbefehl B fol genden Takt wird der Befehlsdecoder 2 mit dem Seitenmodus- Schreibbefehl C versorgt, und das Adressensignal B wird an den Zeilenadressenpuffer 4 und den Spaltenadressenpuffer 5 ange legt. Dann vergleichen die Trippel-Adressen-Zwischenspei cher 35 und 36 das beim Empfang des vorhergehenden Seitenmodus-Schreibbefehls B in den ersten Teilen zwischenge speicherte Adressensignal B mit dem Adressensignal B, das dem vorliegenden Seitenmodus-Lesebefehl C zugeordnet ist.

Weil die beiden Adressen miteinander übereinstimmen, wird die in der Bank-(0)-Schaltung 14 enthaltene Steuereinheit 26 mit dem die Adressenübereinstimmung anzeigenden Signal ver sorgt. Die Steuereinheit 26 gibt die Daten B, die über den Da teneingangspuffer zusammen mit dem vorhergehenden Seitenmodus- Schreibbefehl B empfangen und dem Schreibdatenpuffer 28 über den Datenkonverter 10 zugeführt werden, von dem Lese-/Schreib puffer 27 und dem Datenkonverter 12 zum Äußeren des FCRAM aus.

Wenn der Befehlsdecoder 2 mit dem dem Seitenmodus- Schreibbefehl folgenden Seitenmodus-Lesebefehl versorgt wird, fahren die Trippel-Adressen-Zwischenspeicher 35 und 36 damit fort, das zum Zeitpunkt des Seitenmodus-Schreibbefehls zwischengespeicherte Adressensignal zu halten, bis der nächste Seitenmodus-Schreibbefehl empfangen wird. Der Schreibdatenpuf fer 32 fährt damit fort, die gemeinsam mit dem vorhergehenden Seitenmodus-Schreibbefehl B zugeführten Daten B zwischenzuspei chern.

Nach einem auf den Seitenmodus-Lesebefehl C folgenden Takt wird dem Befehlsdecoder 2 der Seitenmodus-Schreibbefehl D zugeführt, und das Adressensignal D wird dem Zeilenadressenpuf fer 4 und dem Spaltenadressenpuffer 5 zugeführt. Dann speichern die Trippel-Adressen-Zwischenspeicher 35 und 36, in den zweiten Teilen, das beim Empfang des vorhergehenden Seiten modus-Schreibbefehls B in den ersten Teilen zwischengespeicher te Adressensignal B zwischen, und sie speichern das Adressensi gnal D in den ersten Teilen zwischen.

Die folgende Sequenz ist die gleiche wie die in Fig. 24 dargestellte, und auf eine Beschreibung derselben wird ver zichtet.

Durch die in den Fig. 24-26 dargestellten Sequenzen werden die Daten nicht aus der Kernschaltung 29 gelesen, son dern sie werden, in dem Fall, in dem der Schreibbefehl W ange legt wird, von dem Schreibdatenpuffer 32, 33 oder 37 gelesen, und die durch den oben erwähnten Schreibbefehl W geschriebenen Schreibdaten werden unmittelbar von der gleichen Bank durch den Lesebefehl R gelesen. Somit kann der sich aus dem Lesebefehl R ergebende Prozess gestartet werden, bevor der durch den Schreibbefehl angeforderte Schreibprozess abgeschlossen ist.

Demgemäß ist es, auch wenn die Lese-Latenzzeit und die Schreib-Latenzzeit in einem Fall lang werden, indem der Taktzyklus lang ist, möglich, das Intervall zwischen dem Lese befehl R und dem Schreibbefehl W zu verkürzen.

Die vorstehende Beschreibung betrifft den FCRAM. Die Schaltungskonfiguration der Peripherie von Speicherzellen des FCRAM ist die gleiche, wie die des SDRAM. Demgemäß schließt die vorliegende Erfindung den SDRAM ein.

In allen der vorstehend erwähnten Sequenzen sind die Schreibdatenlatenzzeit und die Lesedatenlatenzzeit gleich zu einander. Die Schreibdatenlatenzzeit und die Lesedatenlatenz zeit können sich jedoch voneinander unterscheiden.

Fig. 27 ist ein Zeitablaufdiagramm von einer Sequenz des aufeinanderfolgenden Empfangs von Schreib-, Lese-, Lese- und Schreibbefehlen in dem in Fig. 5 dargestellten FCRAM, in dem die Schreibdatenlatenzzeit und die Lesedatenlatenzzeit gleich zueinander sind. Das Zeitablaufdiagramm von Fig. 27 ent spricht einem Diagramm, das erhalten wird, indem das Zeitab laufdiagramm gemäß Fig. 7 entlang der Zeitachse erweitert wird. Fig. 28 ist ein Zeitablaufdiagramm von einer Sequenz des auf einanderfolgenden Empfangs von Schreib-, Lese-, Lese- und Schreibbefehlen in dem in Fig. 5 dargestellten FCRAM, in dem die Lesedatenlatenzzeit (CL) gleich 2 und die Schreibdatenla tenzzeit (WL) gleich 1 ist (WL = CL-1).

In Fig. 27 sind die Schreibdatenlatenzzeit und die Lesedatenlatenzzeit gleich 2. In Fig. 28 ist die Schreibdaten latenzzeit gleich 1, und die Lesedatenlatenzzeit ist gleich 2. Die in Fig. 28 dargestellte Betriebsart ist die gleiche wie die in Fig. 27 dargestellte, mit Ausnahme der Schreibdatenlatenz zeit. Obwohl die in Fig. 28 dargestellte Betriebsart im Ver gleich zu der in Fig. 27 dargestellten leicht verzögert ist, ergibt die Einstellung der Schreibdatenlatenzzeit und der Lese datenlatenzzeit im Fall von Fig. 28 Vorteile, wie dies später beschrieben wird.

Fig. 29 ist ein Zeitablaufdiagramm von einer Sequenz des aufeinanderfolgenden Empfangs eines Seitenmodus- Schreibbefehls und eines Seitenmodus-Lesebefehls in dem in Fig. 16 dargestellten FCRAM, in dem die Schreibdatenlatenzzeit und die Lesedatenlatenzzeit gleich 3 sind. In Fig. 29 bezeichnet ein Symbol "PW" einen Seitenmodus-Schreibbefehl, und ein Symbol "PR" bezeichnet einen Seitenmodus-Lesebefehl. Die in Fig. 29 dargestellte Betriebsart ist fast die gleiche wie die in Fig. 25 dargestellte.

Fig. 30 ist ein Zeitablaufdiagramm der gleichen Se quenz, wie sie in Fig. 29 dargestellt ist, bei der die Schreib datenlatenzzeit gleich 2 ist und die Lesedatenlatenzzeit ist gleich 3. Durch einen Vergleich der Fig. 29 und 30 ist zu er kennen, dass die in Fig. 29 dargestellte Betriebsart, die in dem in Fig. 16 dargestellten FCRAM durchgeführt wird, der die Trippel-Adressen-Zwischenspeicher 35 und 36 auf weist, durch den in Fig. 12 dargestellten FCRAM erzielt werden kann, der die Doppel-Adressen-Zwischenspeicher 30 und 31 aufweist. Die Anordnung, bei der die Schreibdatenlatenz zeit und die Lesedatenlatenzzeit auf unterschiedliche Werte eingestellt sind, erhöht die Flexibilität der Verwendung des Busses, der mit den Dateneingangs- und -ausgangspuffern verbun den ist. In dem Fall, in dem die Schreibdatenlatenzzeit und die Lesedatenlatenzzeit gleich zueinander sind, können Eingangsda ten und Ausgangsdaten gleichzeitig auf den jeweiligen Bussen auftreten. Beispielsweise zeigt Fig. 19 Eingangsdaten E und Ausgangsdaten D, die sich überlappen. Wenn die Möglichkeit be steht, dass derartige Situationen, wie sie vorstehend beschrie ben wurden, auftreten, ist es erforderlich, die Eingangs- und Ausgangsdatenbusse separat vorzusehen, die entsprechend mit den Eingangs- und Ausgangspuffern 11 und 13 verbunden sind. Im Ge gensatz hierzu ermöglicht es eine Anordnung, bei der die Schreibdatenlatenzzeit und die Lesedatenlatenzzeit auf ver schiedene Werte gesetzt sind, die Eingangs- und Ausgangsdaten busse zu vereinen und einen gemeinsamen Datenbus 100 vorzuse hen, der in gemeinsamer Verbindung mit den Eingangs- und Aus gangspuffern 11 und 13 steht, wie dies in Fig. 31 gezeigt ist.

Fig. 32 ist ein Zeitablaufdiagramm der gleichen Se quenz, wie sie in den Fig. 29 und 30 dargestellt ist, bei der die Schreibdatenlatenzzeit gleich 1 und die Lesedatenlatenzzeit gleich 3 ist. Die vorstehenden Einstellungen der Schreib- und Lesedatenlatenzzeiten ermöglicht es, die gleiche Betriebsart, wie sie in den Fig. 29 und 30 dargestellt ist, durch den in Fig. 5 dargestellten FCRAM zu erzielen, der die Adressen- Zwischenspeicher 6 und 7 aufweist.

Bei den in den Fig. 5, 12 und 16 dargestellten Struk turen ist jede der Bänke mit den entsprechenden Schreibdaten puffern 28, 32, 33 und 37 ausgestattet. Alternativ sind die Schreibdatenpuffer 28, 32, 33 und 37 gemeinsam für die Bänke vorgesehen.

Die vorliegende Erfindung ist nicht auf die speziell beschriebenen Ausführungsformen beschränkt, und Abwandlungen und Veränderungen können durchgeführt werden, ohne dass der Schutzbereich der vorliegenden Erfindung verlassen wird.

Claims

1. Halbleiterspeichervorrichtung, die synchron mit einem Takt arbeitet, aufweisend:
einen Adressen-Zwischenspeicher, der ein er stes Adressensignal zwischenspeichert, das einem Schreibbefehl zugeordnet ist, und der das erste Adressensignal mit einem zweiten Adressensignal vergleicht, das einem Lesebefehl zuge ordnet ist; und
einem Schreibdatenpuffer-Teil, das ein Datensignal hält, das dem Schreibbefehl zugeordnet ist,
wobei das in dem Schreibdatenpuffer-Teil gehaltene Datensignal als ein Datensignal gelesen wird, das durch den Lesebefehl angefordert wird, wenn die ersten und zweiten Adres sensignale miteinander übereinstimmen.

2. Halbleiterspeichervorrichtung nach Anspruch 1, bei der ein erstes Intervall zwischen dem Schreibbefehl und einem nächsten Lesebefehl gleich einem zweiten Intervall zwischen dem Schreibbefehl und einem nächsten Schreibbefehl ist.

3. Halbleiterspeichervorrichtung nach Anspruch 1, bei der ein erstes Intervall zwischen dem Schreibbefehl und einem nächsten Schreibbefehl von einer Operation bzw. Betriebsart von einem Leseverstärker abhängt, der in der Halbleiterspeichervor richtung vorgesehen ist.

4. Halbleiterspeichervorrichtung nach Anspruch 1, bei der der Adressen-Zwischenspeicher damit fort fährt, das dem Schreibbefehl zugeordnete Adressensignal zu hal ten, bis ein nächster Schreibbefehl empfangen wird.

5. Halbleiterspeichervorrichtung nach Anspruch 1, bei der der Adressen-Zwischenspeicher damit fort fährt, das dem Schreibbefehl zugeordnete Adressensignal zu hal ten, bis ein Lesebefehl empfangen wird, der an eine Bank adres siert ist, die sich von der durch den Schreibbefehl adressier ten unterscheidet.

6. Halbleiterspeichervorrichtung nach Anspruch 1, bei der, wenn der Adressen-Zwischenspeicher fest stellt, dass die ersten und zweiten Adressensignale miteinander übereinstimmen, das in dem Schreibdatenpuffer gehaltene Daten signal als das Datensignal gelesen wird, das durch den Lesebe fehl angefordert wird.

7. Halbleiterspeichervorrichtung nach Anspruch 1, bei der, wenn das dem Schreibbefehl zugeordnete Datensignal zu mas kierende Daten einschließt, ein Teil des Datensignals, außer den zu maskierenden Daten, von dem Schreibdatenpuffer-Teil ge lesen wird.

8. Halbleiterspeichervorrichtung nach Anspruch 1, bei der der Schreibbefehl ein Seitenmodus-Schreibbefehl und der Lesebefehl ein Seitenmodus-Lesebefehl ist.

9. Halbleiterspeichervorrichtung nach Anspruch 1, bei der der Adressen-Zwischenspeicher damit fort fährt, das Adressensignal zu halten, das dem Schreibbefehl zu geordnet ist, der ein Seitenmodus-Schreibbefehl ist, bis ein nächster Seitenmodus-Schreibbefehl oder ein Seitenmodus- Schließbefehl empfangen wird.

10. Halbleiterspeichervorrichtung nach Anspruch 1, die weiterhin aufweist:
eine Speicherzellenanordnung;
einen Leseverstärker; und
Bitleitungen, die zwischen die Speicherzellenanord nung und den Leseverstärker gekoppelt sind.

11. Halbleiterspeichervorrichtung nach Anspruch 10, bei der das Adressen-Zwischenspeicher damit fortfährt, das Adressensignal zu halten, das dem Schreibbefehl zugeordnet ist, bis ein nächster Schreibbefehl empfangen wird, und bei dem das Datensignal, das in dem Schreibdatenpuffer-Teil gehalten wird, durch das Adressensignal gelesen wird, das in dem Adressen-Zwischenspeicher gehalten wird.

12. Halbleiterspeichervorrichtung nach Anspruch 10, bei dem der Adressen-Zwischenspeicher damit fortfährt, das Adressensignal zu halten, das dem Schreibbefehl zugeordnet ist, bis ein Lesebefehl empfangen wird, der an eine Bank adressiert ist, die sich von der durch den Schreibbefehl adressierten unterscheidet, und bei dem das in dem Schreibda tenpuffer-Teil gehaltene Datensignal durch das Adressensignal gelesen wird, das in dem Adressen-ZwischenspeicherTeil gehalten wird.

13. Halbleiterspeichervorrichtung nach Anspruch 10, bei der der Adressen-Zwischenspeicher damit fortfährt, das Adressensignal zu halten, das dem Schreibbefehl zugeordnet ist, der ein Seitenmodus-Schreibbefehl ist, bis ein nächster Seitenmodus-Schreibbefehl oder ein Seitenmodus- Schließbefehl empfangen wird, und bei dem das in dem Schreibda tenpuffer-Teil gehaltene Datensignal durch das Adressensignal gelesen wird, das in dem Adressen-ZwischenspeicherTeil gehalten wird.

14. Halbleiterspeichervorrichtung nach Anspruch 1, bei dem die Halbleiterspeichervorrichtung eine Schreibdatenla tenzzeit aufweist, die sich von der Lesedatenlatenzzeit unter scheidet.

15. Halbleiterspeichervorrichtung, die synchron mit einem Takt arbeitet, aufweisend:
einen Adressen-Zwischenspeicher, der erste Adressensignale zwischenspeichert, die Schreibbefehlen zugeordnet sind, und der die ersten Adressensignale mit einem zweiten Adressensignal vergleicht, das einem Lesebefehl zuge ordnet ist; und
einen Schreibdatenpuffer-Teil, der Datensignale hält, die den Schreibbefehlen jeweils zugeordnet sind,
wobei eines der in dem Schreibdatenpuffer-Teil gehaltenen Da tensignale als ein Datensignal gelesen wird, das durch den Lesebefehl angefordert wird, wenn das zweite Adressensignal mit einem der ersten Adressensignale übereinstimmt.

16. Halbleiterspeichervorrichtung nach Anspruch 15, bei dem die Schreibbefehle Seitenmodus-Schreibbefehle sind und der Lesebefehl ein Seitenmodus-Lesebefehl ist.

17. Halbleiterspeichervorrichtung nach Anspruch 15, bei der ein erstes Intervall zwischen dem Schreibbefehl und ei nem nächsten Lesebefehl gleich einem zweiten Intervall zwischen dem Schreibbefehl und einem nächsten Schreibbefehl ist.

18. Halbleiterspeichervorrichtung nach Anspruch 15, bei der ein erstes Intervall zwischen dem Schreibbefehl und ei nem nächsten Schreibbefehl von einem Betrieb bzw. einer Be triebsart eines Leseverstärkers abhängt, der in der Halbleiter speichervorrichtung vorgesehen ist.

19. Halbleiterspeichervorrichtung nach Anspruch 15, bei der der Adressen-Zwischenspeicher N erste Teile einschließt, die die ersten Adressensignale der entspre chenden vorher empfangenen Schreibbefehle zwischenspeichert, wobei N eine ganze Zahl ist.

20. Halbleiterspeichervorrichtung nach Anspruch 19, bei der:
der Schreibdatenpuffer-Teil N zweite Teile aufweist, die Datensignale halten, die den entsprechenden Schreibbefehlen zugeordnet sind; und
eines der Datensignale, die jeweils in den N zweiten Teilen gehalten werden, als das Datensignal gelesen wird, das durch den Lesebefehl angefordert wird, wenn das Adressensignal des Lesebefehls mit einem der Adressensignale übereinstimmt, die in den N ersten Teilen des Adressen- Zwischenspeicher gehalten werden.

21. Halbleiterspeichervorrichtung nach Anspruch 15, die weiterhin aufweist:
eine Speicherzellenanordnung;
einen Leseverstärker; und
Bitleitungen, die zwischen die Speicherzellenanord nung und den Leseverstärker gekoppelt sind.

22. Halbleiterspeichervorrichtung nach Anspruch 15, bei der das Datensignal, das einem ältesten der in dem Schreib datenpuffer-Teil gehaltenen Schreibbefehle zugeordnet ist, in eine Speicherzellenanordnung der Halbleiterspeichervorrichtung geschrieben wird, gemäß einem entsprechenden der ersten Adres sensignale, die in dem Adressen-ZwischenspeicherTeil zwischengespeichert sind.

23. Halbleiterspeichervorrichtung nach Anspruch 1, die weiterhin ein Interface bzw. eine Schnittstelle aufweist, die gemeinsam für Dateneingabe- und -ausgabeoperationen vorge sehen ist.

24. Halbleiterspeichervorrichtung nach Anspruch 1, die weiterhin ein getrenntes Interface bzw. eine getrennte Schnittstelle aufweist, die getrennt für Dateneingabe- und -ausgabeoperationen vorgesehen ist.

25. Halbleiterspeichervorrichtung nach Anspruch 15, die weiterhin ein Interface bzw. eine Schnittstelle aufweist, die gemeinsam für Dateneingabe- und -ausgabeoperationen vorge sehen ist.

26. Halbleiterspeichervorrichtung nach Anspruch 15, die weiterhin ein getrenntes Interface bzw. eine getrennte Schnittstelle aufweist, die getrennt für Dateneingabe- und -ausgabeoperationen vorgesehen ist.

27. Halbleiterspeichervorrichtung nach Anspruch 1, die weiterhin eine Vielzahl von Bänken aufweist, von denen jede den entsprechenden Schreibdatenpuffer-Teil einschließt.

28. Halbleiterspeichervorrichtung nach Anspruch 15, die weiterhin eine Vielzahl von Bänken aufweist, von denen jede den entsprechenden Schreibdatenpuffer-Teil einschließt.