DE10109318A1

DE10109318A1 - Halbleiterspeichervorrichtung für schnellen Zugriff

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Publication number: DE10109318A1
Application number: DE10109318A
Authority: DE
Inventors: Masatoshi Ishikawa
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 2000-04-28
Filing date: 2001-02-27
Publication date: 2001-10-31
Anticipated expiration: 2021-02-28
Also published as: TW504710B; KR20010098940A; US20010038567A1; US6314048B1; DE10109318B4; JP2001312885A; KR100419817B1; JP4535563B2

Abstract

Es wird eine Halbleiterspeichervorrichtung geschaffen, in der durch Verringern der Anzahl der Zeilenzugriffe eine schnelle Datenübertragung und eine Verringerung des Leistungsverbrauchs erreicht werden können. DOLLAR A Durch die Wortleitungsbetriebsart-Bestimmung der Wortleitungsbetriebsart-Steuerschaltung (106) wird ein Muster der in der Speicheranordnung (101) auszuwählenden Speichergebiete geändert. In einer Zeilenbetriebsart werden Speicherzellen in der gleichen Zeile ausgewählt, während in einer Kastenbetriebsart Speicherzellen in verschiedenen Zeilen gleichzeitig ausgewählt werden.

Description

Die Erfindung betrifft das Gebiet der Halbleiterspeichervor richtungen unci insbesondere eine dynamische Halbleiterspei chervorrichtung, in der Zeilen- und Spaltenauswahlen zeitmul tiplexiert ausgeführt werden. Genauer betrifft die Erfindung eine dynamische Speichervorrichtung für eine Bildverarbei tungsanwendung.

Fig. 22 ist ein Blockschaltplan des Aufbaus eines Anordnungs abschnitts einer (im folgenden als DRAM abgekürzten) dynami schen Halbleiterspeichervorrichtung. In Fig. 22 sind eine Wortleitung WL und die Bitleitungen BL und ZBL gezeigt. Ent sprechend einem Schnittpunkt der Bitleitung BL und der Wort leitung WL ist eine Speicherzelle MC angeordnet. Die Spei cherzelle MC enthält einen Speicherzellenkondensator MQ zum Speichern von Informationen und einen Zugriffstransistor MT zum Verbinden des Speicherzellenkondensators MQ mit der Bit leitung BL als Reaktion auf ein Signal auf der Wortleitung WL. An einen Zellenplattenknoten des Speicherzellenkondensa tors MT ist eine Zellenplattenspannung Vcp angelegt. An einer an den Zugriffstransistor MT des Speicherzellenkondensators MQ angeschlossenen Elektrode (einem Speicherknoten) werden den gespeicherten Informationen entsprechende elektrische Ladungen angesammelt.

Die Bitleitungen BL und ZBL sind paarweise zum Übertragen komplementärer Datenbitsignale angeordnet. Die Speicherzelle MC ist entsprechend einem Schnittpunkt zwischen einer der Bitleitungen BL und ZBL und einer Wortleitung angeordnet.

Für die Bitleitungen BL und ZBL ist eine Leseverstärkerschal tung SA angeordnet. Wenn die Leseverstärkerschaltung SA akti viert ist, verstärkt sie differentiell eine kleine auf den Bitleitungen BL und ZBL gelesene Spannung und zwischenspei chert sie. Über ein Spaltenauswahlgatter CSG, das als Reak tion auf ein Spaltenauswahlsignal Y auf einer Spaltenauswahl leitung CSL leitend gemacht wird, sind die Bitleitungen BL und ZBL an ein internes Datenleitungspaar IOP angeschlossen. Das interne Datenleitungspaar IOP ist an eine Schreib/Lese- Schaltung WRK angeschlossen, die einen Schreibtreiber und einen Vorverstärker enthält.

Fig. 23 ist ein Diagramm, das Signalformen im Zusammenhang mit einer Datenzugriffsoperation des in Fig. 22 gezeigten DRAMs zeigt. Anhand des in Fig. 23 gezeigten Signalformdia gramms wird nun die Datenzugriffsoperation des in Fig. 22 gezeigten DRAMs beschrieben. In der Datenzugriffsoperation werden hier Daten in eine Speicherzelle geschrieben oder aus einer Speicherzelle gelesen.

Gemäß einem Zeilenzugriffs-Anweisungssignal wird eine Wort leitung WL ausgewählt, wobei deren Spannungspegel steigt. Wenn die Spannung der Wortleitung WL steigt, wird der Zugriffstransistor MT der Speicherzelle MC leitend gemacht, so daß die angesammelten elektrischen Ladungen des entspre chenden Speicherzellenkondensators MQ auf die entsprechende Bitleitung BL (oder ZBL) übertragen werden. Der Spannungspe gel der Bitleitung BL oder ZBL ändert sich gemäß den gespei cherten Daten der Speicherzelle. Fig. 23 zeigt Signalformen, wenn Daten auf einem H-Pegel auf die Bitleitung BL gelesen werden.

Die Speicherzellendaten werden auf eine der Bitleitungen BL und ZBL gelesen, während auf die andere Bitleitung keine Speicherzelledaten gelesen werden. Die andere Bitleitung hält einen Vorladungsspannungspegel (auf einem Zwischenspannungs pegel) aufrecht.

Wenn die auf die Bitleitung BL (oder ZBL) gelesene Spannung (die Lesespannung) ausreichend groß wird, wird die Lesever stärkerschaltung SA aktiviert, um die Differenz der Spannun gen der Bitleitungen BL und ZBL zu verstärken. Bei der Diffe renzverstärkung der Leseverstärkerschaltung SA wird die Span nung der Bitleitung, auf die die Speicherzellendaten gelesen werden, in bezug auf ein Potential der Bitleitung, die auf der Vorladespannung gehalten wird, verstärkt. Nach der Ab tastoperation hält die Leseverstärkerschaltung SA die Span nungen der Bitleitungen BL und ZBL gemäß den Speicherzellen daten auf dem Pegel einer Stromversorgungsspannung und einer Massespannung. Eine Zeitdauer bis zum Abschluß der Abtastope ration der Leseverstärkerschaltung SA und bis zur Definition der Potentiale der Bitleitungen BL und ZBL wird als Spalten sperrzeit bezeichnet, während der die Spaltenauswahloperation verboten ist.

Wenn die Spaltensperrzeit vergangen ist, kann die externe Spaltenauswahl (der Spaltenzugriff) ausgeführt werden. Beim Spaltenzugriff (Spaltenauswahloperation) wird gemäß einem angelegten Spaltenadressensignal das Spaltenauswahlsignal Y aktiviert, wobei das Spaltenauswahlgatter CSG gemäß dem Spal tenauswahlsignal Y auf der Spaltenauswahlleitung CSL leitend gemacht wird und die Bitleitungen BL und ZBL mit dem internen Datenleitungspaar IOP verbunden werden. In diesem Zustand wird die Schreib/Lese-Schaltung WRK aktiviert. Beim Daten schreiben wird ein in der Schreib/Lese-Schaltung WRK enthal tener Schreibtreiber aktiviert, der die Potentiale der durch die Leseverstärkerschaltung SA zwischengespeicherten Signale gemäß den Schreibdaten auf Spannungspegel einstellt. Beim Datenlesen werden die durch die Leseverstärkerschaltung SA zwischengespeicherten Signale über das interne Datenleitungs paar IOP übertragen und durch den in der Schreib/Lese-Schal tung WRK enthaltenen Vorverstärker verstärkt. In Fig. 23 sind Signalformen beim Datenschreiben mit punktierten Linien ge zeigt.

In dem DRAN werden die im Speicherzellenkondensator MQ ange sammelten elektrischen Ladungen auf die entsprechende Bitlei tung BL (oder ZBL) gelesen und durch die Leseverstärkerschal tung SA verstärkt und zwischengespeichert. Da die Lesever stärkerschaltung SA eine kleine Spannungsdifferenz zwischen den Bitleitungen BL und ZBL verstärkt, ist der Spaltenzugriff während der Abtastoperation verboten, um eine Zerstörung von Daten zu verhindern. Somit werden in dem DRAM der Zeilen zugriff zur Auswahl einer Wortleitung und daraufhin zum Aus führen der Abtastoperation durch die Leseverstärkerschaltung SA und der Spaltenzugriff zur Auswahl einer Spalte (eines Bitleitungspaars) gemäß dem Spaltenadressensignal zeitmulti plexiert ausgeführt. Außerdem werden die verstärkten Spannun gen der Bitleitungen BL und ZBL durch die Zwischenspeicher operation der Leseverstärkerschaltung SA in die Speicherzelle MC zurückgeschrieben, so daß die zerstörend gelesenen Spei cherzellendaten wiederhergestellt werden.

Der DRAM wird als Massenablagespeicher umfassend eingesetzt, da die Speicherzelle MT einen Zugrifftransistor MP und einen Speicherzellenkondensator MQ enthält, so daß der Siliciumflä chenbedarf der Speicherzelle klein und die Kosten pro Bit niedrig sind.

Fig. 24 ist ein Diagramm einer Beispieloperationssequenz des DRAMs. Wie in Fig. 24 gezeigt ist, werden ein Zeilenzugriffs- Anweisungssignal RACT und ein Datenlese-Anweisungssignal READ angelegt. Im Fall eines Standard-DRAMs wird das Zeilen zugriffs-Anweisungssignal RACT durch Aktivieren eines Zeilen adressen-Freiaabesignals /RAS angelegt. Im Fall eines syn chronen DRAMs (eines SDRAMs oder dergleichen), der synchron zu einem Taktsignal arbeitet, wird das Zeilenzugriffs-Anwei sungssignal durch einen Aktivbefehl ACT angelegt. Im Fall des Standard-DRANs wird das Leseoperations-Bestimmungssignal READ durch ein Spaltenadressen-Freigabesignal /CAS und durch ein Schreibfreigabesignal /WE (und durch ein Ausgabefreigabesi gnal /OE) angelegt. Im Fall des SDRAMs wird das Leseoperati ons-Bestimmunyssignal READ durch einen Lesebefehl angelegt.

Wenn ein Zeilenzugriffs-Anweisungssignal RACT angelegt wird, wird die Wortleitung WL ausgewählt. Anschließend wird das Leseoperations-Bestimmungssignal READ angelegt und gemäß ei ner gleichzeitig angelegten Spaltenadresse das Spaltenaus wahlsignal Y in einen ausgewählten Zustand angesteuert. Wenn nach dem Ausführen der Spaltenauswahl gemäß dem Leseoperati ons-Bestimmunyssignal READ eine vorgegebene Zeitdauer vergan gen ist, werden die Daten Q von außen gelesen. Die nach Anle gen des Leseoperations-Bestimmungssignals READ und vor der Ausgabe gültiger Daten nach außen erforderliche Zeitdauer wird im Standard-DRAM als CAS-Zugriffszeit tCAC bezeichnet. Andererseits wird die nach Anlegen des Zeilenzugriffs-Anwei sungssignals RACT und vor der Ausgabe gültiger Daten nach außen erforderliche Zeitdauer im Standard-DRAM als RAS- Zugriffszeit tRAC bezeichnet.

Um nach Aktivieren des Zeilenzugriffs-Anweisungssignals RACT gültige Daten nach außen auszugeben, muß dementsprechend nach Ausführen der Zeilenauswahl und nach Aktivieren des Lesever stärkers die Spaltenauswahl ausgeführt werden. Die RAS- Zugriffszeit tRAC ist verhältnismäßig lang. Demgegenüber wird während der CAC-Zugriffszeit tCAC lediglich eine Speicher zelle aus einer Spalte im ausgewählten Zustand zum Datenlesen ausgewählt. Genauer ist die Zugriffszeit tCAC die Zeitdauer, die zur Ausgabe von Daten von der Leseverstärkerschaltung SA über die in der Schreib/Lese-Schaltung WRK enthaltene Lese schaltung aus einem Ausgabepuffer benötigt wird, wobei diese verhältnismäßig kurz ist. Dementsprechend können die Daten mit verhältnismäßig hoher Geschwindigkeit gelesen werden, wenn Speicherzellendaten mit einem aufeinanderfolgend an die gleiche Wortleitung angelegten Leseoperations-Bestimmungssi gnal READ gelesen werden. In dem Standard-DRAM wird eine sol che Betriebsart als Seitenbetriebsart oder statische Spalten betriebsart bezeichnet. Wenn in dem SDRAM die Burst-Operation ausgeführt wird, werden Daten gemäß einer intern erzeugten Spaltenadresse aufeinanderfolgend mit der Burst-Länge gele sen. In dem SDRAM kann die Seitenbetriebsart-Operation eben falls ausgeführt werden.

Wenn jedoch eine weitere Spalte ausgewählt wird, muß die Wortleitung in dem ausgewählten Zustand vorübergehend durch Anlegen des Vorladungsbestimmungssignals PRC in den nicht ausgewählten Zustand angesteuert werden, während das Zeilen zugriffs-Anweisungssignal RACT erneut angelegt werden muß. In dem Standard-DRAM wird das Vorladebestimmungssignal PRC beim Deaktivieren des Zeilenadressen-Freigabesignals /RAS ange legt, während es in dem SDRAM oder dergleichen durch einen Vorladebefehl angelegt wird.

Nach Anlegen des Vorladebestimmungssignals und vor Anlegen des nächsten Zeilenzugriffs-Anweisungssignals wird eine als RAS-Vorladezeit tRP bezeichnete Zeitdauer benötigt. Während der RAS-Vorlagezeit wird eine Zeilenschaltung einmal zurück in einen Standby-Zustand gebracht. Obgleich beim aufeinander folgenden Zugreifen auf die gleiche Zeile (Wortleitung) ein schneller Datenzugriff ausgeführt wird, müssen beim Ändern der Zeilen (Seitenwechsel) somit die Deaktivierung der Wort leitung und die Auswahl einer anderen Wortleitung ausgeführt werden, währenddessen nicht auf die Daten zugegriffen werden kann. Somit kann keine schnelle Datenübertragung erreicht werden.

Um das von einer solchen Zeilenschaltoperation herrührende Problem des Sinkens der Datenübertragungsgeschwindigkeit zu bewältigen, wurde ein Mehrbank-DRAM oder dergleichen vorge schlagen, in dem ein Cache-DRAM mit einem in dem DRAM enthal tenen Cache und eine Speicheranordnung in einem Chip in meh rere Bänke unterteilt sind, wobei eine Zeitmultiplexoperation (Verschachtelungsoperation) für jede Bank ausgeführt wird.

Der Cache-DRAM benötigt intern aber einen als Cache angeord neten SRAM (statischen RAM) und eine Steuerschaltung zur Be stimmung eines Cache-Fehltreffers/Treffers sowie zur Daten übertragung zwischen dem DRAM und dem Cache anhand des Be stimmungsergebnisses. Somit steigt eine Chipfläche.

Im Fall des Mehrbank-DRAMs wird für aufeinanderfolgende Zugriffe auf verschiedene Bänke (da beim Zugreifen auf eine Bank eine Wortleitung in einer anderen Bank ausgewählt wird) kein Organisationsaufwand beim Seitenwechsel wie im Fall des Zeitmultiplexzugriffs auf die Bänke verursacht. Dagegen wird aber beim Seitenwechsel das mit einem Organisationsaufwand verknüpfte Problem beim Zugreifen auf eine andere Zeile in der gleichen Bank verursacht. Um die Wirkung der Mehrbank- Konfiguration zu verbessern und die Anzahl der Bänke zu erhö hen und so das Auftreten aufeinanderfolgender Zugriffe auf die gleiche Bank zu minimieren, muß für jede Bank eine Lese verstärkerschaltungs-Gruppe vorgesehen werden. Somit steigt die Fläche der Speicheranordnung und damit gleichzeitig die der Banksteuerschaltung, was ebenfalls nachteilig ist.

Der Erfindung liegt die Aufgabe zugrunde, eine Halbleiter speichervorrichtung zu schaffen, bei der ein Organisations aufwand beim Seitenwechsel verringert werden kann, um die Datenübertragungsgeschwindigkeit zu erhöhen, ohne eine Schal tungsfläche zu erhöhen.

Diese Aufgabe wird erfindungsgemäß gelöst durch eine Halblei terspeichervorrichtung nach Anspruch 1 oder 10. Weiterbildun gen der Erfindung sind in den abhängigen Ansprüchen angege ben.

Gemäß einem Merkmal der Erfindung wird eine Halbleiterspei chervorrichtung geschaffen, in der Daten gemäß einer Bildda tenverarbeitungs-Anwendung mit hoher Geschwindigkeit übertra gen werden können.

Eine Halbleiterspeichervorrichtung gemäß der Erfindung ent hält: eine Speicheranordnung mit mehreren Speicherzellen, die in einer Matrix aus Zeilen und Spalten angeordnet und in Zei lenrichtung in mehrere Speicherblöcke unterteilt sind; meh rere Hauptwortleitungen, die entsprechend den Speicherzellen in einer vorgeschriebenen Anzahl von Zeilen der Speicheran ordnung angeordnet sind und von den mehreren Speicherblöcken gemeinsam genutzt werden; mehrere Unterwortleitungen, die entsprechend den jeweiligen Speicherzellenzeilen jedes Spei cherblocks angeordnet und jeweils an die Speicherzellen einer entsprechenden Zeile angeschlossen sind; eine Hauptwortlei tungs-Auswahlschaltung zur Auswahl einer der mehreren Haupt wortleitungen entsprechend einer gemäß einem ersten Adressen signalbit adressierten Zeile; und mehrere Unterdecodierungs schaltungen, die entsprechend den Speicherblöcken angeordnet sind und jeweils ein zweites Adressensignalbit decodieren, um ein Unterwortleitungs-Bestimmungssignal zu erzeugen, das ge mäß dem Decodierungsergebnis eine Zeile der vorgeschriebenen Anzahl von Zeilen bestimmt. Jede der Unterdecodierungsschal tungen enthält eine Änderungsschaltung zum Ändern einer Kor respondenzbeziehung zwischen dem Decodierungssignal und dem Unterwortleitungs-Bestimmungssignal gemäß einem Seitengeome trie-Bestimmungssignal.

Ferner enthält die Halbleiterspeichervorrichtung gemäß der Erfindung mehrere Unterwortleitungs-Ansteuerschaltungen, die entsprechend jeweiligen Unterwortleitungen angeordnet sind, um die entsprechenden Unterwortleitungen gemäß dem Unterwort leitungs-Bestimmungssignal und den Signalen auf den entspre chenden Hauptwortleitungen in einen ausgewählten Zustand an zusteuern.

Eine Halbleiterspeichervorrichtung gemäß einem weiteren Aspekt der Erfindung enthält: eine Speicheranordnung mit meh reren Speicherzellen, die in einer Matrix aus Zeilen und Spalten angeordnet und in Zeilenrichtung in mehrere Speicher blöcke unterteilt sind; und mehrere Hauptwortleitungen, die jeweils von den mehreren Speicherblöcken gemeinsam genutzt werden und entsprechend einer vorgeschriebenen Anzahl von Zeilen der Speicheranordnung angeordnet sind. Jede der mehre ren Hauptwortleitungen enthält eine erste und eine zweite Wortleitung zum Übertragen komplementärer Signale.

Eine Halbleiterspeichervorrichtung gemäß einem weiteren Aspekt der Erfindung enthält ferner: mehrere Unterdecodie rungsschaltungen, die entsprechend jedem Speicherblock ange ordnet sind, um ein Unterdecodierungssignal zu erzeugen, das gemäß einem ersten Adressenbit eine Zeile der vorgeschriebe nen Anzahl von Zeilen eines entsprechenden Speicherblocks bestimmt; mehrere Unterwortleitungen, die entsprechend den jeweiligen Zeilen der Speicherblöcke angeordnet und jeweils an die Speicherzellen einer entsprechenden Zeile angeschlos sen sind; und mehrere Unterwortleitungs-Ansteuerschaltungen, die entsprechend den jeweiligen Unterwortleitungen angeordnet sind und gemäß einem entsprechenden Unterdecodierungssignal und den Signalen auf der ersten und zweiten Wortleitung einer entsprechenden Hauptwortleitung jeweils eine entsprechende Unterwortleitung in einen ausgewählten Zustand ansteuern.

Durch Ändern einer Korrespondenzbeziehung zwischen einem Adressenbit (einem Decodierungssignal) und dem Unterwortlei tungs-Auswahlsignal für jeden Speicherblock gemäß einem Sei tengeometrie-Bestimmungssignal kann für jeden Speicherblock eine in den ausgewählten Zustand anzusteuernde Unterwortlei tung geändert werden. Dementsprechend kann nach dem Zugreifen auf eine Zeile auf verschiedene Zeilen aufeinanderfolgend zugegriffen werden, so daß die Anzahl der Zeilenzugriffe ver ringert werden kann, um eine höhere Datenübertragungsge schwindigkeit zu erreichen.

Da ferner das Unterdecodierungssignal an jeden Speicherblock angelegt wird, während die Hauptwortleitung ein komplementä res Wortleitungspaar enthält, kann ohne Vergrößern eines Zwi schenverbindungs-Leitungsgebiets eine Konfiguration geschaf fen werden, mit der ein Muster der für jeden Speicherblock ausgewählten Unterwortleitungen geändert werden kann.

Weitere Merkmale und Zweckmäßigkeiten der Erfindung ergeben sich aus der Beschreibung von Ausführungsformen der Erfindung anhand der Figuren. Von den Figuren zeigen:

Fig. 1 einen Blockschaltplan einer Gesamtanordnung einer Halbleiterspeichervorrichtung gemäß einer ersten Ausführungsform der Erfindung;

Fig. 2 einen Zeitablaufplan einer Operationsfolge der in Fig. 1 gezeigten Halbleiterspeichervorrichtung;

Fig. 3A einen Stromlaufplan einer Anordnung einer in Fig. 1 gezeigten Wortleitungsbetriebsart-Steuer schaltung;

Fig. 3B einen Zeitablaufplan einer Operation der Wortlei tungsbetriebsart-Steuerschaltung;

Fig. 4 ein schematisches Diagramm einer Konfiguration eines Speicheranordnungsabschnitts der in Fig. 1 gezeigten Halbleiterspeichervorrichtung;

Fig. 5A ein Diagramm einer Verteilung von in einer Zeilenbetriebsart aktivierten Unterdecodierungs signalen;

Fig. 5B ein Diagramm der Lagen der in der Zeilenbetriebs art ausgewählten Unterwortleitungen;

Fig. 6A ein Diagramm einer Verteilung der in einer Kastenbetriebsart aktivierten Unterdecodierungs signale;

Fig. 6B ein Diagramm der Lagen der in der Kastenbetriebs art ausgewählten Unterwortleitungen;

Fig. 7 einen Blockschaltplan einer Konfiguration eines Speicherblocks;

Fig. 8 einen Blockschaltplan einer Konfiguration eines in Fig. 4 gezeigten Unterdecodiererbands;

Fig. 9 einen Stromlaufplan einer Anordnung einer in Fig. 8 gezeigten Unterdecodierungssignal-Erzeu gungsschaltung;

Fig. 10 einen Stromlaufplan einer Anordnung einer in Fig. 7 gezeigten Unterwortleitungs-Ansteuerschal tung;

Fig. 11 einen Stromlaufplan einer Anordnung eines in Fig. 7 gezeigten Hauptdecodierers;

Fig. 12 ein Diagramm der Zuordnung der physikalischen Spaltenadressen einer Halbleiterspeichervorrich tung gemäß der Erfindung;

Fig. 13A ein Diagramm der Lagen der ausgewählten Unterwortleitungen in der Zeilenbetriebsart;

Fig. 13B ein Diagramm eines Gebiets einer ausgewählten Speicherzelle in einem Logikadressenraum in der Zeilenbetriebsart;

Fig. 14A ein Diagramm der Lagen der ausgewählten Unterwortleitungen in einer Kastenbetriebsart;

Fig. 14B ein Diagramm eines Gebiets einer ausgewählten Speicherzelle in einem Logikadressenraum in der Kastenbetriebsart;

Fig. 15 einen Blockschaltplan einer Konfiguration eines Hauptabschnitts einer ersten Abwandlung der er sten Ausführungsform der Erfindung;

Fig. 16A ein Diagramm der Lagen der ausgewählten Unterwortleitungen in der ersten Abwandlung;

Fig. 16B ein Diagramm einer Lage des ausgewählten Gebiets in einem Logikadressenraum in einer Kastenbe triebsart gemäß der ersten Abwandlung;

Fig. 17 einen Blockschaltplan einer Anordnung der Wortleitungs-Auswahlschaltung der ersten Abwand lung der ersten Ausführung der Erfindung;

Fig. 18A ein Diagramm der Lagen der ausgewählten Unterwortleitungen in einer ersten Kastenbe triebsart einer zweiten Abwandlung der ersten Ausführungsform der Erfindung;

Fig. 18B ein Diagramm der Lagen der ausgewählten Unterwortleitungen in einer zweiten Kastenbe triebsart der zweiten Abwandlung;

Fig. 19 ein Diagramm der Lagen der ausgewählten Unterwortleitungen in einer Wortleitungsauswahl- Betriebsart in der zweiten Abwandlung;

Fig. 20 ein Stromlaufplan einer Anordnung einer Unterdecodierungssignal-Erzeugungsschaltung gemäß der zweiten Abwandlung;

Fig. 21 einen Blockschaltplan einer Anordnung eines Hauptabschnitts einer dritten Abwandlung der er sten Ausführungsform der Erfindung;

Fig. 22 den bereits erwähnten Blockschaltplan einer Anordnung eines Speicheranordnungsabschnitts ei ner Halbleiterspeichervorrichtung;

Fig. 23 das bereits erwähnte Diagramm von Signalformen bei einer Datenzugriffsoperation der Halbleiter speichervorrichtung; und

Fig. 24 den bereits erwähnten Zeitablaufplan einer bei spielhaften Datenzugriffsfolge der Halbleiter speichervorrichtung.

Fig. 1 ist ein Blockschaltplan einer Gesamtanordnung einer Halbleiterspeichervorrichtung gemäß einer ersten Ausführungs form der Erfindung. Wie in Fig. 1 gezeigt ist, enthält eine Halbleiterspeichervorrichtung 1: eine Speicheranordnung 101 mit mehreren in einer Matrix mit Zeilen und Spalten angeord neten Speicherzellen; und eine Takterzeugungs/Steuer-Schal tung 112, in die synchron zu einem von außen angelegten Takt signal CLK die externen Steuersignale CKE, RAS, CAS und WE eingegeben werden, um gemäß einer Kombination von Logikpegeln der eingegebenen Steuersignale ein internes Operationssteue rungssignal zu erzeugen.

Die Halbleiterspeichervorrichtung 1 ist eine taktsynchrone Halbleiterspeichervorrichtung, die die Daten DATA synchron zu dem von außen angelegten Taktsignal CLK überträgt. Das Steu ersignal CKE ist ein Taktfreigabesignal. Wenn das Steuersi gnal CKE in einem aktiven Zustand ist, erzeugt die Takterzeu gungs/Steuerschaltung 112 synchron zum Taktsignal CLK ver schiedene interne Operationssteuerungssignale. Beispielsweise wird gemäß einer Kombination der Logikpegel der Steuersignale RAS, CAS und WE auf einer steigenden Flanke eines Taktsignals CLK eine Operationsbetriebsart bestimmt. An die Takterzeu gungs/Steuer-Schaltung 112 kann ein spezifisches Adressenbit angelegt werden, während ferner zusammen mit dem Adressenbit eine Operationsbetriebsart bestimmt werden kann.

Die Halbleiterspeichervorrichtung 1 enthält ferner: einen Zeilenadressen-Puffer/Zwischenspeicher 107, in den gemäß der Steuerung der Takterzeugungs/Steuer-Schaltung 112 eine von außen angelegte Adresse eingegeben und zwischengespeichert wird, um ein internes Zeilenadressensignal zu erzeugen; einen Zeilendecodierer 105, der gemäß der Steuerung der Takterzeu gungs/Steuer-Schaltung 112 arbeitet, um das vom Zeilenadres sen-Puffer/Zwischenspeicher 107 empfangene interne Zeilen adressensignal zu decodieren; einen Wortleitungsbetriebsart- Puffer/Zwischenspeicher 108, in dem ein von außen angelegtes Wortleitungsbetriebsart-Bestimmungssignal WLMS zwischenge speichert wird; eine Wortleitungsbetriebsart-Steuerschaltung 106, die gemäß einem Taktsteuersignal von der Takterzeu gungs/Steuer-Schaltung 112 und einem Wortleitungsbetriebsart- Bestimmungssignal WLMS von dem Wortleitungsbetriebsart-Puf fer/Zwischenspeicher 108 ein Wortleitungsbetriebsart-Bestim mungssignal erzeugt; und einen Wortleitungstreiber 104, der gemäß einem Decodierungssignal vom Zeilendecodierer 105 und den Wortleitungsbetriebsart-Bestimmungssignalen LM, BM von der Wortleitungsbetriebsart-Steuerschaltung 106 eine Zeile der Speicheranordnung 101 auswählt.

Wenn eine Zeile einer Seite entspricht, enthält das an den Wortleitungsbetriebsart-Puffer/Zwischenspeicher angelegte Wortleitungsbetriebsart-Bestimmungssignal WLMS ein Zeilenbe triebsart-Bestimmungssignal LM, das eine Zeilenbetriebsart LM bestimmt, die die einer vollen Seite entsprechenden Speicher zellen auswählt, und ein Kastenbetriebsart-Bestimmungssignal BM, das verschiedene Seiten teilweise auswählt und gleichzei tig ein Gebiet auswählt, das einem rechteckigen Gebiet bei spielsweise auf einem Anzeigebildschirm entspricht. Hier be zieht sich die "eine Zeile" beispielsweise auf eine Zeile von Speicherzellen, die entsprechend den Pixeln auf einer gemein samen Abtastzeile auf einem Anzeigebildschirm angeordnet sind. Wenn die Zeilenbetriebsart bestimmt ist, werden die Speicherzellen einer Zeile wie in der Speicheranordnung 101 mit einer durchgehenden Linie gezeigt ausgewählt. Wenn die Kastenbetriebsart BM bestimmt ist, werden wie in der Spei cheranordnung 101 mit punktierten Linien gezeigt verschiedene Zeilen (Wortleitungen) gleichzeitig ausgewählt. Die Anzahl der gleichzeitig ausgewählten Speicherzellen ist in der Ka stenbetriebsart und in der Zeilenbetriebsart gleich. In einer Graphikverarbeitungsanwendung wird die Wortleitungsauswahl- Betriebsart beispielsweise gemäß den Verarbeitungsinhalten bestimmt.

Die Halbleiterspeichervorrichtung 1 enthält ferner: einen Spaltenadressen-Puffer/Zwischenspeicher 109, der gemäß der Steuerung der Takterzeugungs/Steuer-Schaltung 112 arbeitet, um ein von außen angelegtes Adressensignal einzugeben und zwischenzuspeichern und ein internes Spaltenadressensignal zu erzeugen; einen Spaltendecodierer 103, der gemäß der Steue rung der Takterzeugungs/Steuer-Schaltung 112 arbeitet, um das interne Spaltenadressensignal vom Spaltenadressen-Puf fer/Zwischenspeicher 109 zu decodieren und ein Spaltenaus wahlsignal zu erzeugen; und einen Leseverstärker 102, der gemäß der Steuerung der Takterzeugungs/Steuer-Schaltung 112 aktiviert wird, um Daten aus den an eine ausgewählte Zeile der Speicheranordnung 101 angeschlossenen Speicherzellen ab zutasten, zu verstärken und zwischenzuspeichern. Der Lesever stärker 102 enthält sowohl eine entsprechend jeder Spalte der Speicheranordnung 101 angeordnete Leseverstärkerschaltung als auch ein Spaltenauswahlgatter, das gemäß dem Spaltenauswahl signal vom Spaltendecodierer 103 eine ausgewählte Spalte mit einer internen Datenleitung verbindet.

Eine Datenausgabeschaltung 110 und eine Dateneingabeschaltung 111 sind zur Datenübertragung mit einer ausgewählten Spei cherzelle in der Speicheranordnung 101 über ein im Lesever stärker 102 enthaltenes Spaltenauswahlgatter angeordnet. Die Datenausgabeschaltung 110 wird in einer Datenlesebetriebsart, d. h. wenn ein Lesebefehl angelegt wird, aktiviert, um syn chron zum Taktsignal CLK von der Leseverstärkerschaltung des Leseverstärkers 102 zwischengespeicherte Speicherzellendaten auszulesen und Auslesedaten zu erzeugen. Wenn ein Schreibbe fehl angelegt wird, während das Datenschreiben bestimmt ist, gibt die Dateneingabeschaltung 111 von außen angelegte Daten DATA synchron zum Taktsignal CLK ein, um sie über das im Le severstärker 102 enthaltene Spaltenauswahlgatter an eine aus gewählte Speicherzelle in der Speicheranordnung 101 zu über tragen.

Unter Verwendung der Kastenbetriebsart BM werden verschiedene Zeilen gleichzeitig in den ausgewählten Zustand angesteuert, so daß beim Seitenwechsel eine aufeinanderfolgende Spalten adressierung und ein Zugriff auf verschiedene Zeilen ausge führt werden. Somit wird der Organisationsaufwand beim Sei tenwechsel zur schnellen Datenübertragung beseitigt.

Fig. 2 ist ein. Diagramm einer Beispieloperationsfolge der in Fig. 1 gezeigten Halbleiterspeichervorrichtung. Wie in Fig. 2 gezeigt ist, arbeitet die Halbleiterspeichervorrichtung syn chron zum Taktsignal CLK. Obgleich eine Chip-Schnittstelle ähnlich zu der eines SDRAMs (eines synchronen DRAMs) ist, wird ein Wortleitungsbetriebsart-Bestimmungssignal WLMS zur Bestimmung einer Wortleitungsauswahl-Betriebsart verwendet. Das Wortleitungsbetriebsart-Bestimmungssignal WLMS wird durch den Wortleitungsbetriebsart-Puffer/Zwischenspeicher 108 ein gegeben und zwischengespeichert, wenn ein Aktivbefehl ange legt wird, der einen Zeilenzugriff bestimmt.

Wie in Fig. 2 gezeigt ist, wird ein Befehl CMD durch eine Kombination der Logikpegel der in Fig. 1 gezeigten Steuersi gnale RAS, CAS und WE repräsentiert. Der Befehl CMD, die Adresse und die Schreibdaten werden synchron zur steigenden Flanke des Taktsignals CLK eingegeben. In einem Taktzyklus #a wird ein Aktivbefehl ACT angelegt und das Wortleitungsbe triebsart-Bestimmungssignal WLMS zur Bestimmung einer Wort leitungsbetriebsart (L.M.) auf einen L-Pegel eingestellt. Diese Signale werden zu Beginn eines Taktzyklus #b auf der steigenden Flanke des Taktsignals CLK eingegeben, und es wird eine interne Operation ausgeführt. Wenn der Aktivbefehl ACT angelegt wird, wird ein Zeilenzugriff bestimmt. Somit sind die Zeilenschaltungsanordnung mit dem Zeilendecodierer 105, der Wortleitungstreiber 104, der Leseverstärker 102 und der gleichen, die mit der Zeilenauswahl zusammenhängen, in Be trieb. Auf der steigenden Flanke des Taktsignals CLK wird im Taktzyklus #b eine von außen angelegte Adresse als Zeilen adresse R eingegeben und durch den Zeilenadressen-Puf fer/Zwischenspeicher 107 ein internes Zeilenadressensignal erzeugt und an den Zeilendecodierer 105 angelegt.

Nachdem im Taktzyklus #b ein Aktivbefehl ACT angelegt wurde, wird im nächsten Taktzyklus #c ein Schreibbefehl WRITE ange legt, der das Datenschreiben bestimmt. Wenn der Schreibbefehl WRITE angelegt wird, wird durch den Spaltenadressen-Puf fer/Zwischenspeicher 109 eine gleichzeitig angelegte Adresse als Spaltenadresse C eingegeben und ein internes Spalten adressensignal erzeugt. Ferner arbeiten die Dateneingabe schaltung und der Spaltendecodierer 103 gemäß der Steuerung der Takterzeugungs/Steuer-Schaltung 112, wobei auf der stei genden Flanke des Taktsignals CLK Daten eingegeben und an die Dateneingabeschaltung 111 angelegt werden. Die eingegebenen Daten werden in einer vorgeschriebenen Folge in eine ausge wählte Speicherzelle geschrieben.

Wenn das Datenschreiben abgeschlossen ist, wird in einem Taktzyklus #d ein Vorladebefehl PRC angelegt, wobei die Halb leiterspeichervorrichtung 1 in einen Vorladezustand gebracht und die ausgewählte Wortleitung der Speicheranordnung 101 in einen nicht ausgewählten Zustand angesteuert wird.

Wenn eine sogenannte RAS-Vorladezeit vergangen ist, wird in einem Taktzyklus #e der Aktivbefehl ACT erneut angelegt. Gleichzeitig wird das Wortleitungsbetriebsart-Bestimmungssi gnal WLMS zur Bestimmung einer Kastenbetriebsart (B.M.) auf einen H-Pegel eingestellt. Im Taktzyklus #e wird eine Zeilen auswahloperation mit einer gleichzeitig mit dem Aktivbefehl ACT angelegten Zeilenadresse R ausgeführt. In der Kastenbe triebsart werden verschiedene Zeilen in der Speicheranordnung 101 gleichzeitig ausgewählt. Dementsprechend wird in den Taktzyklen #f, #g und #h der Lesebefehl READ angelegt, der das Datenlesen bestimmt, während gleichzeitig die Spalten adresse C angelegt wird, so daß die Daten der Speicherzellen in verschiedenen Zeilen aufeinanderfolgend gelesen werden. Fig. 2 zeigt hier eine Datenlese-Operationsfolge, bei der die Spaltenlatenzzeit CL, d. h. eine nach Anlegen des Lesebefehls READ und vor Ausgabe der Daten erforderliche Zeitdauer, gleich 2 ist.

Durch gleichzeitiges Anlegen des Wortleitungsbetriebsart-Aus wahlsignals WLMS und des Aktivbefehls ACT von außen und Än dern einer Art der Auswahl der Wortleitung kann eine Seiten geometrie leicht gemäß einem Verarbeitungsinhalt geändert werden.

Fig. 3A ist ein Stromlaufplan einer Beispielanordnung der in Fig. 1 gezeigten Wortleitungsbetriebsart-Steuerschaltung 106. Wie in Fig. 3A gezeigt ist, enthält die Wortleitungsbetriebs art-Steuerschaltung 106: einen Inverter 106a, der ein inter nes Wortleitungsbetriebsart-Bestimmungssignal WLMSi von dem Wortleitungsbetriebsart-Puffer/Zwischenspeicher 108 empfängt; eine NOR-Schaltung 106b, die ein Ausgangssignal von dem In verter 106a und ein Taktsteuersignal TMC empfängt, um ein Kastenbetriebsart-Bestimmungssignal BM zu erzeugen; und eine NOR-Schaltung 106c, die das interne Wortleitungsbetriebsart- Bestimmungssignal WLMSi von dem Wortleitungsbetriebsart- Puffer/Zwischenspeicher 108 und das Taktsteuersignal TMC emp fängt und das Zeilenbetriebsart-Bestimmungssignal LM erzeugt. Anhand eines in Fig. 3B gezeigten Zeitablaufplans wird nun der Betrieb der in Fig. 3A gezeigten Wortleitungsbetriebsart- Steuerschaltung 106 beschrieben.

In einer Standby-Betriebsart (einem Vorladezustand) ist das Taktsteuersignal TMC auf dem H-Pegel. Das Kastenbetriebsart- Bestimmungssignal BM und das Zeilenbetriebsart-Bestimmungssi gnal LM, die jeweils von den NOR-Schaltungen 106b und 106c ausgegeben werden, sind beide auf dem L-Pegel.

Wenn der Aktivbefehl ACT angelegt wird, erreicht das Taktsteuersignal TMC den L-Pegel, wobei die NOR-Schaltungen 106b und 106c als Inverter arbeiten. Beim gleichzeitigen An legen des Aktivbefehls ACT wird der Zustand des Wortleitungs betriebsart-Bestimmungssignals WLMS bestimmt und das interne Wortleitungsbetriebsart-Bestimmungssignal WLMSi vom Wortlei tungsbetriebsart-Puffer/Zwischenspeicher 108 auf den H- oder L-Pegel festgesetzt. Gemäß dem Pegel (H oder L) des Wortlei tungsbetriebsart-Bestimmungssignals WLMS (WLMSi) wird entwe der das Kastenbetriebsart-Bestimmungssignal BM oder das Zei lenbetriebsart-Bestimmungssignal LM in den aktiven Zustand auf dem H-Pegel angesteuert. Wenn die Zeilenbetriebsart be stimmt wird, ist das Wortleitungsbetriebsart-Bestimmungssi gnal WLMS auf dem L-Pegel. Dementsprechend ist das Zeilenbe triebsart-Bestimmungssignal LM von der NOR-Schaltung 106c auf dem H-Pegel und das Kastenbetriebsart-Bestimmungssignal BM von der NOR-Schaltung 106b auf dem L-Pegel. Wenn umgekehrt die Kastenbetriebsart bestimmt wird, ist das Zeilenbetriebs art-Bestimmungssignal WLMS auf dem H-Pegel, während das Ka stenbetriebsart-Bestimmungssignal BM auf dem H-Pegel ist und das Zeilenbetriebsart-Bestimmungssignal LM von der NCR-Schal tung 106c auf dem L-Pegel gehalten wird.

Nach dem Aktivieren entweder des Kastenbetriebsart-Bestim mungssignals BM oder des Zeilenbetriebsart-Bestimmungssignals LM wird die Wortleitung bzw. werden die Wortleitungen WL ge mäß der bestimmten Wortleitungsauswahl-Betriebsart in den ausgewählten Zustand angesteuert.

Bis zum Anlegen des Vorladebefehls PRC werden das Taktsteuer signal TMC und die ausgewählte Wortleitung WL in diesem Zu stand gehalten. Wenn der Vorladebefehl PRC angelegt wird, wird das Taktsteuersignal TMC in den inaktiven Zustand auf dem H-Pegel gebracht, während das Zeilenbetriebsart-Bestim mungssignal LM und das Kastenbetriebsart-Bestimmungssignal BM beide den L-Pegel erreichen. Außerdem wird die ausgewählte Wortleitung bzw. werden die ausgewählten Wortleitungen durch den Vorladebefehl PRC in den nicht ausgewählten Zustand ange steuert.

Das Taktsteuersignal TMC kann beispielsweise mit einem Setz/Rücksetz-Flipflop erzeugt werden, das gesetzt wird, wenn als Reaktion auf die Aktivierung des Aktivbefehls ACT eine vorgegebene Zeitdauer vergangen ist, während es als Reaktion auf das Anlegen des Vorladebefehls PRC zurückgesetzt wird. Ferner kann ein Zeilendecodierer-Freigabesignal (RADE) als Taktsteuersignal TMC verwendet werden, um z. B. den Zeilende codierer 106 freizugeben.

Fig. 4 ist ein schematisches Diagramm einer Konfiguration der Speicheranordnung 101. Wie in Fig. 4 gezeigt ist, ist die Speicheranordnung 101 in Zeilenrichtung in 16 Speicherblöcke MB#0-MB#15 unterteilt. Zur Auswahl einer Hauptwortleitung ist ein von den Speicherblöcken MB#0-MB#15 gemeinsam genutzter Hauptdecodierer 153 angeordnet. Über das in Zeilenrichtung angeordnete Hauptwortleitungspaar WLP wird ein Hauptwortlei tungs-Auswahlsignal vom Hauptdecodierer 135 über die Spei cherblöcke MB#0-MB#15 übertragen und dadurch gemeinsam ge nutzt. Das Hauptwortleitungspaar WLP enthält die Hauptwort leitungen MWL und ZMWL. An die Hauptwortleitungen MWL und ZMWL werden komplementäre Hauptwortleitungs-Auswahlsignale gesendet.

In jedem der Speicherblöcke MB#0-MB#15 ist entsprechend einer Speicherzellenzeile eine Unterwortleitung SWL angeordnet und an die Speicherzellen einer entsprechenden Zeile des entspre chenden Speicherblocks angeschlossen. Zum Beispiel decodiert der Hauptdecodierer 153 die 6 Bits-Adressen RA8-RA3 und wählt eines der 64 Hauptwortleitungspaare WLP aus. In jedem der Speicherblöcke MB#0-MB#15 sind 512 Unterwortleitungen SWL angeordnet, wcbei für ein Hauptwortleitungspaar WLP 8 Unter wortleitungen SWL angeordnet sind.

Entsprechend jedem der Speicherblöcke MB#0-MB#15 sind die Unterwortleitungstreiber-Bänder SWDB0-SWDB15 angeordnet. Diese Unterwortleitungstreiber-Bänder SWDB0-SWDB15 entspre chen dem in Fig. 1 gezeigten Wortleitungstreiber 104 und sind entsprechend den jeweiligen Speicherblöcken in der Spei cheranordnung verteilt. In diesen Unterwortleitungstreiber- Bändern SWDB0-SWDB15 sind entsprechend den jeweiligen Unter wortleitungen SWL die Unterwortleitungs-Ansteuerschaltungen angeordnet.

Ferner sind entsprechend den Speicherblöcken MB#0-MB#15 die Leseverstärkerbänder SAB0-SAB15 angeordnet. Jedes der Lese verstärkerbänder SAB0-SAB15 enthält 128 Leseverstärkerschal tungen SA. Genauer enthält jeder der Speicherblöcke MB#0- MB#15 Speicherzellen, die in 512 Zeilen mal 128 Spalten ange ordnet sind. Die Leseverstärkerschaltungen dieser Lesever stärkerbänder SAB0-SAB15 werden gleichzeitig aktiviert. Entsprechend den Schnittpunkten der Leseverstärkerbänder SAB0-SAB15 und der Unterwortleitungstreiber-Bänder SWDB0- SWDB15 sind die Unterdecodiererbänder SDEC0-SDEC15 angeord net. Jedes dar Unterdecodiererbänder SDEC0-SDEC15 enthält 8 Unterdecodiererschaltungen, wobei gemäß den Zeilenadressen bits RA2-RA0 und dem Wortleitungsbetriebsart-Bestimmungssi gnal WLMS eines der an das Unterwortleitungs-Treiberband ei nes zugeordneten Speicherblocks angelegten Unterdecodierungs signale aktiviert wird.

Eines der an das Unterwortleitungs-Treiberband SWDB übertra genen Signale /SD7-/SD0 wird aktiviert, wobei eine der 8 ent sprechend dem Hauptwortleitungspaar WLP angeordneten Unter wortleitungen SWL ausgewählt wird. Da die Hauptwortleitungen jeweils ein komplementäres Signalleitungspaar bilden, können für jedes der Unterwortleitungstreiber-Bänder SWDB0-SWDB15 8 Unterdecodierungssignal-Übertragungsleitungen angeordnet wer den, ohne daß dies zu einer Zunahme der Zwischenverbindungs fläche führt (d. h., es wird kein komplementäres Unterdeco dierungs-Signalpaar verwendet). Für 4 Unterwortleitungen SWL wird eine Hauptwortleitung angeordnet, so daß die Hauptwort leitungen mit einem Spielraum angeordnet werden können. In der Speicheranordnungs-Konfiguration wählt der Hauptdeco dierer 153 über die Zeilenadressenbits RA8-RA3 eines der 64 Hauptwortleitungspaare WLP aus. Andererseits wird in den Un terdecodiererbändern SDEC0-SDEC15 gemäß den Zeilenadressen bits RA2-RA3 und dem Wortleitungsbetriebsart-Bestimmungssi gnal WLMS eine der 8 Unterdecodierungssignal-Übertragungslei tungen in den ausgewählten Zustand angesteuert. Dementspre chend kann über das Wortleitungsbetriebsart-Bestimmungssignal WLMS selbst dann für einen anderen Speicherblock eine andere Unterwortleitung ausgewählt werden, wenn das gleiche Haupt wortleitungspaar ausgewählt ist.

Für den Datenzugriff wird durch die Spaltenadressenbits CA7- CA4 einer der 16 Speicherblöcke MB#0-MB#15 ausgewählt. In dem ausgewählten Speicherblock wird durch die 4 Spaltenadressen bits CA3-CA0 eine Auswahl an den 128 Leseverstärkerschaltun gen SA getroffen. Somit werden durch die Spaltenadressenbits CA3-CA0 8 Leseverstärkerschaltungen SA ausgewählt, wobei die 8 Bits-Daten DQ0-DQ7 geschrieben/gelesen werden können (Da tenzugriff).

Fig. 5A ist eine Tabelle einer Korrespondenzbeziehung zwi schen einem in einer Zeilenbetriebsart aktivierten Unterdeco dierungssignal /SD und den Zeilenadressenbits. Die Zeilen adressenbits X0-X2 sind interne Zeilenadressenbits, die durch Pufferung der externen Zeilenadressenbits RA0-RA2 erzeugt werden. In den Unterdecodiererbändern SDEC0-SDEC15 werden die 8 Unterdecodierungssignale /SD0-/SD7 erzeugt und an die je weiligen Unterworttreiberbänder gesendet. Die Korrespondenz beziehungen zwischen den Zeilenadressenbits X2-X0 und den Unterdecodierungssignalen /SD0-/SD7 in den Unterdecodiererb ändern SDEC0-SDEC15 sind alle gleich. Durch die 3 Bits-Zei lenadresse X2-X0 wird eines der 8 Unterdecodierungssignale /SD0-/SD7 aktiviert. Beispielsweise wird das Unterdecodie rungssignal /SD0 in den Unterdecodiererbändern SDEC0-SDEC15 aktiviert, wenn sämtliche Zeilenadressenbits X2-X0 "0" sind. Es wird angemerkt, daß Fig. 5A zur Vereinfachung nur die Num mern der Unterdecodierungssignale in den Unterdecodiererbän dern SDEC1-SDEC15 zeigt.

Wie in Fig. 5B gezeigt ist, werden somit in den Speicherblöcken MB#0-MB#15 diejenigen Unterwortleitungen SWLa ausgewählt, die in bezug auf das Hauptwortleitungspaar WLP in der gleichen Lagenkorrespondenzbeziehung liegen. In den Speicherblöcken MB#0-MB#15 ist die Korrespondenzbeziehung zwischen den Unterdecodierungssignalen /SD0-/SD7 und den Un terwortleitungen (wie später ausführlich beschrieben wird) eindeutig bestimmt. Dementsprechend können beim Lesen zur Anzeige oder bei der Eingabe zur Pufferung eines in horizon taler Richtung rasterabgetasteten Videosignals durch aufein anderfolgendes Zugreifen mit einem Hauptwortleitungspaar WLP, das eine Seite umfaßt, Pixeldaten mit einer sogenannten hori zontalen Abtastzeile, die mit einer Seite korreliert ist, übertragen und verarbeitet werden.

Fig. 6A ist eine Tabelle einer Korrespondenzbeziehung zwi schen den in der Kastenbetriebsart aktivierten Unterdecodie rungssignalen /SD und den Zeilenadressenbits X0-X2. Fig. 6A zeigt ebenfalls lediglich die Nummern der aktivierten Unter decodierungssignale in den Unterdecodiererbändern SDEC1- SDEC15. Wie in Fig. 6A gezeigt ist, werden in der Kastenbe triebsart nach jeweils zwei Unterdecodiererbändern andere Unterdecodierungssignale aktiviert. Nach jeweils zwei benach barten Unterdecodiererbändern ist die Lage des aktivierten Unterdecodierungssignals zur Lage mit einer um 1 höheren Num mer hin verschoben (zyklisch verschoben). Dementsprechend wird beim Anlegen der Zeilenadressenbits nach jeweils zwei Speicherblöcken eine Unterwortleitung in der nächsten Zeile ausgewählt. Wenn z. B. sämtliche Zeilenadressenbits X0-X2 "0" sind, wird in den Unterdecodiererbändern SDEC0 und SDEC1 das Unterdecodierungssignal /SD0 aktiviert. In den Unterdecodier erbändern SDEC2 und SDEC3 wird das Unterdecodierungssignal /SD1 aktiviert. Ähnlich wird in den Unterdecodiererbändern SDEC4 und SDEC5 das Unterdecodierungssignal /SD2 aktiviert. Somit stiegt die Nummer des zu aktivierenden Unterdecodie rungssignals nacheinander an. In den Unterdecodiererbändern SDEC14 und SDEC15 wird das Unterdecodierungssignal /SD7 akti viert.

Fig. 6B zeigt die ausgewählten Unterwortleitungen, wenn die Zeilenadressenbits X0-X2 "0" sind. Wenn, wie in Fig. 6B ge zeigt ist, das Hauptwortleitungspaar WLP ausgewählt ist, wird in den Speicherblöcken MB#0 und MB#1 die Unterwortleitung SWL0 ausgewählt, während in den Speicherblöcken MB#2 und MB#3 die Unterwortleitung SWL1 ausgewählt wird. In den Speicher blöcken MB#21 und MB#21+1 wird die Unterwortleitung SWL1 aus gewählt. Hierbei ist i = 1 bis 6. Schließlich wird in den Speicherblöcken. MB#14 und MB#15 die Unterwortleitung SWL7 ausgewählt.

Falls die Spaltenadressen der an die Unterwortleitungen SWL0 und SWL1 angeschlossenen Speicherzellen in einem Logikadres senraum gleich sind, werden die Speicherzellen an verschiede nen Zeilenadressen und an der gleichen Spaltenadresse gleich zeitig ausgewählt. Genauer ist dies der gleiche Zustand wie der, bei dem die in einem rechteckigen Gebiet angeordneten Speicherzellen gleichzeitig ausgewählt werden. Die Auswahl der Speicherzellendaten in dem rechteckigen Gebiet wird bei spielsweise in der folgenden Verarbeitung ausgeführt. Zum Beispiel wird bei einer Graphikverarbeitung eine Verarbeitung mit 8 Pixeln mal 8 Pixeln, die in der DCT (diskreten Kosinus transformation) oder dergleichen als Einheit verwendet wer den, ausgeführt. Durch aufeinanderfolgendes Zugreifen auf verschiedene Zeilen werden dementsprechend nacheinander die Pixeldaten von. 8 Zeilen gelesen, wobei die Hauptwortleitung im aktiven Zustand gehalten wird. Somit wird der Organisati onsaufwand beim Seitenwechsel beseitigt, um eine aufeinander folgende schnelle Datenübertragung zu erreichen.

Fig. 7 ist ein Blockschaltplan einer Anordnung des Abschnitts bezüglich eines Speicherblocks MB#i. Die Wortleitungsauswahl signale vom Hauptdecodierer 153 werden über die Speicher blöcke MB#i (i = 0 bis 15) übertragen. Es sind die Hauptwort leitungspaare WLP0-WLP63 angeordnet. Die vom Hauptdecodierer 153 ausgehenden Hauptwortleitungspaare WLP0-WLP63 werden von den Speicherblöcken MB#0-MB#15 gemeinsam genutzt.

Für ein Hauptwortleitungspaar WLP (WLP0-WLP63) sind im Spei cherblock MB#i 8 Unterwortleitungen SWL0-SWL7 angeordnet. Das Bitleitungspaar BLP ist in einer Richtung angeordnet, die die Unterwortleitung SWL kreuzt. Beiderseits des Speicherblocks MB#i sind die Leseverstärkerbänder SABu und SABd angeordnet. In den Leseverstärkerbändern SABu und SABd sind die Lesever stärkerschaltungen SA für jedes zweite Bitleitungspaar BLP angeordnet. Unter Verwendung einer abwechselnd angeordneten Leseverstärkerkonfiguration kann eine Abstandsbedingung der Leseverstärkerschaltungen SA gemildert werden.

Angrenzend an die Leseverstärkerbänder SABu und SABd sind die Unterdecodiererbänder SDECiu und SDECid angeordnet. Jedes dieser Unterdecodiererbänder SDECiu und SDECid erzeugt gemäß den internen Zeilenadressenbits X0-X2 und /X0-/X2 sowie gemäß dem Wortleitungsbetriebsart-Bestimmungssignal WLMS die Unter decodierungssignale /SD0-/SD7. Um aus den 8 Bits-Unterdeco dierungssignalen /SD0-/SD7 unabhängig geradzahlige Unterdeco dierungssignale und ungeradzahlige Unterdecodierungssignale zu erzeugen und die Abstandsbedingung der in den Unterdeco diererbändern enthaltenen Unterdecodierungsschaltungen zu mildern, sind die Unterdecodiererbänder SDECiu und SDECid getrennt angeordnet. Die Unterdecodierungssignale /SD0-/SD7 werden über die in Spaltenrichtung verlaufende 8 Bits-Unter wortauswahlleitung 155 übertragen. Die Unterwortauswahllei tung 155 ist im Unterworttreiberband SWDBi angeordnet.

In dem Unterworttreiberband SWDBi sind entsprechend den je weiligen Unterwortleitungen SWL0-SWL7 die Unterwortansteuer schaltungen SWD0-SWD7 angeordnet. Für diese Unterworttreiber SWD0-SWD7 sind im Speicherblock MB#i 512 Unterwortleitungen SWL angeordnet, so daß 512 Unterwortansteuerschaltungen SWD angeordnet sind. Für ein Hauptwortleitungspaar sind acht Un terworttreiber SWD0-SWD7 angeordnet, wobei die Unterwortlei tungen jeweils gemäß einem Signal auf einem entsprechenden Hauptwortleitungspaar WLP und einem entsprechenden Unterdeco dierungssignal /SD in den ausgewählten Zustand angesteuert werden.

Die von den Speicherblöcken MB#0-MB#15 gemeinsam genutzten lokalen EA-Busse LIOu und LIOd verlaufen in Zeilenrichtung über die Leseverstärkerbänder SABu und SABd sowie über die Unterdecodiererbänder SDECiu und SDECid. Jeder der lokalen EA-Busse LIOu und LIOd hat eine Breite von 4 Bits. Gemäß ei nem Spaltenauswahlsignal auf der Spaltenauswahlleitung CSL werden in jedem der Leseverstärkerbänder SABu und SABd vier Leseverstärkerschaltungen (4 Bitleitungspaare) ausgewählt, wobei insgesamt 8 Bits Speicherzellen ausgewählt werden. Über die Busauswahischaltungen 160u und 160d sind die lokalen EA- Busse LIOu und LIOd an den globalen Datenbus GIO angeschlos sen.

Die BusauswaltLschaltungen 160u und 160d verbinden die jewei ligen lokalen EA-Busse LIOu und LIOd als Reaktion auf das Busauswahlsignal BSG mit dem globalen Datenbus GIO. Die Bus auswahlschaltungen 160u und 160d sind aus folgendem Grund vorgesehen. Die Speicherunteranordnung, die die Speicher blöcke MB#0-MB#15 enthält, hat eine Speicherkapazität von 128.16.512 = 1 MBit, wobei zum Erreichen der geforderten Speicherkapazität mehrere Unteranordnungen angeordnet sind. Beim Zeilen- oder Spaltenzugriff wird eine Speicherunteran ordnung ausgewählt und mit dem globalen Datenbus GIO verbun den. Selbst wenn mehrere Speicherunteranordnungen angeordnet sind, wird die Spaltenauswahlleitung CSL von mehreren Spei cherunteranordnungen gemeinsam genutzt (wobei ein Spaltende codierer von mehreren Speicherunteranordnungen gemeinsam ge nutzt wird).

Wenn die Halbleiterspeichervorrichtung eine Mehrbankstruktur mit mehreren Bänken besitzt, wird beim Spaltenzugriff das Blockauswahlsignal BSG aktiviert. Falls die Halbleiterspei chervorrichtung keine Mehrbankstruktur besitzt und somit nur eine Bank enthält, können die Busauswahlschaltungen 160u und 160d den lokalen EA-Bus LIO gemäß einem Unteranordnungs-Be stimmungssignal, das beim Zeilenzugriff eine Unteranordnung bestimmt, mit dem globalen Datenbus GIO verbinden. Außerdem können sie beim Spaltenzugriff ein Unteranordnungs-Auswahlsi gnal zwischenspeichern und den lokalen EA-Bus LIO mit dem globalen Datenbus GIO verbinden. Dies wird gemäß der Struktur des Speichers geeignet bestimmt. Ferner können die Lesever stärkerbänder SABu und SABd eine gemeinsam genutzte Lesever stärkerstruktur haben, in der das Leseverstärkerband von be nachbarten Speicherunteranordnungen gemeinsam genutzt wird. Um eine ähnliche Wirkung zu erzielen, kann die Erfindung auf die gemeinsam genutzte Leseverstärkerstruktur angewendet wer den.

Fig. 8 ist ein Blockschaltplan einer Konfiguration eines in Fig. 4 gezeigten Unterdecodiererbands SDEC. Fig. 8 zeigt 8 Unterdecodierungsschaltungen 170-0 bis 170-7. Die ungeradzah ligen Unterdecodierungsschaltungen dieser 8 Unterdecodie rungsschaltungen 170-0 bis 170-7 sind in dem einen in Fig. 7 gezeigten Unterdecodiererband SDECiu oder SDECid angeordnet, während die geradzahligen Unterdecodierungsschaltungen in dem anderen Unterdecodiererband angeordnet sind. Die Unterdeco dierungssignale /SD0-/SD7 werden durch die Unterdecodierungs schaltungen 170-0 bis 170-7 erzeugt und auf die Unterwortaus wahlleitung 155 übertragen.

Zum Decodieren der komplementären Adressenbits X2-X0 und /X2- /X0 sind entsprechend den Unterdecodierungsschaltungen 170-0 bis 170-7 die lokalen Decodierungsschaltungen 165-0 bis 165-7 angeordnet. Jede der lokalen Decodierungsschaltungen 165-0 bis 165-7 ist ein 3 Bits-Adressendecodierer, der komplemen täre Decodierungssignale erzeugt. Ein von jeder der lokalen Decodierungsschaltungen 165-0 bis 165-7 ausgegebenes Decodie rungssignal wird grundsätzlich an zwei Unterdecodierungs schaltungen angelegt. Es wird angemerkt, daß die Unterdeco dierungsschaltungen der Unterdecodiererbänder SDEC0 und SDEC1 die Ausgangssignale von der gleichen in Fig. 5A gezeigten lokalen Decodierungsschaltung empfangen. Dies liegt daran, daß in den Speicherblöcken MB#0 und MB#1 sowohl in der Zei len- als auch in der Kastenbetriebsart die gleiche Unterwort leitung ausgewählt wird.

Die Unterdecodierungsschaltungen 170-0 bis 170-7 besitzen die gleiche Struktur, wobei sie jeweils ein Zeilenbetriebsart- Bestimmungssignal LM und ein Kastenbetriebsart-Bestimmungssi gnal BM empfangen und die Eingangsknoten XLM und /XLM enthal ten, die von den entsprechenden lokalen Decodierungsschaltun gen komplementäre Adressenbits empfangen, während sie die Eingangsknoten XB und /XBM enthalten, die vorgegebene Deco dierungssignale der lokalen Decodierungsschaltung empfangen. Wenn die Zeilenbetriebsart bestimmt wird, erreicht das Zei lenbetriebsart-Bestimmungssignal LM den H-Pegel, während ge mäß den an die Eingangsknoten XLM und /XLM angelegten komple mentären Decodierungssignalen das Unterdecodierungssignal /SD1 erzeugt wird. Wenn andererseits die Kastenbetriebsart bestimmt wird, erreicht das Kastenbetriebsart-Bestimmungssi gnal BM den H-Pegel, wobei gemäß den an die Eingangsknoten XBM und /XBM angelegten Decodierungssignalen das Unterdeco dierungssignal /SD1 erzeugt wird.

Da die Decodierungssignale in den Unterdecodierungsschaltun gen 170-0 bis 170-7 gemäß dem Kastenbetriebsart-Bestimmungs signal BM und dem Zeilenbetriebsart-Bestimmungssignal LM aus gewählt werden, kann die Lage der auszuwählenden Unterwort leitung leicht gemäß jeder Wortleitungsauswahl-Betriebsart geändert werden. Die Verbindung der lokalen Decodierungs schaltungen 165-0 bis 165-7 und der Eingangssignale der Un terdecodierungsschaltungen 170-0 bis 170-7 kann gemäß der Lage des Unterdecodiererbands geändert werden. Wie jeweils in den Fig. 5A und 6A gezeigt ist, ermöglicht die Zwischenver bindung eine Unterwortleitungsauswahl in der Zeilen- und in der Kastenbetriebsart.

Fig. 9 ist ein Stromlaufplan einer Anordnung der in Fig. 8 gezeigten Unterdecodierungsschaltungen 170 (170-0 bis 170-7). Wie in Fig. 5 gezeigt ist, enthält die Unterdecodierungs schaltung 170: die zwischen dem Knoten NDA und einem Masse knoten in Serie geschalteten N-Kanal-MOS-Transistoren (Feld effekttransistoren mit isoliertem Gate) TR2 und TR1, deren Gates das Zeilenbetriebsart-Bestimmungssignal LM bzw. ein Adressenbit vam Knoten /XLM empfangen; die zwischen dem Kno ten NDB und dem Masseknoten in Serie geschalteten N-Kanal- MOS-Transistoren TR4 und TR3, deren Gates das Zeilenbetriebs art-Bestimmungssignal LM bzw. ein an den Knoten XLM angeleg tes Decodierungssignal empfangen; die zwischen dem Knoten NDA und dem Masseknoten in Serie geschalteten N-Kanal-MOS-Transi storen TR6 und TR5, deren Gates das Kastenbetriebsart-Bestim mungssignal BM bzw. ein Decodierungssignal vom Knoten /XBM empfangen; und die zwischen dem Knoten NDB und dem Massekno ten in Serie geschalteten N-Kanal-MOS-Transistoren TR8 und TR7, deren Gates das Kastenbetriebsart-Bestimmungssignal BM bzw. ein an den Knoten XBM angelegtes Decodierungssignal emp fangen.

Wenn das Zeilenbetriebsart-Bestimmungssignal LM auf dem H- Pegel ist, sind die MOS-Transistoren TR2 und TR4 eingeschal tet, wobei einer der Knoten NDA und NDB angesteuert wird und durch die MOS-Transistoren TR1 und TR3 gemäß den an den Kno ten /XLM und XLM angelegten Decodierungssignalen einen Masse spannungspegel erreicht. Wenn das Kastenbetriebsart-Bestim mungssignal BM auf dem H-Pegel ist, sind die MOS-Transistoren TR6 und TR8 eingeschaltet, wobei einer der Knoten NDA und NDB entladen wird, um gemäß den an die Eingangsknoten /XBM und XBM angelegten Decodierungssignalen den Massespannungspegel zu erreichen. Durch das Zeilenbetriebsart-Bestimmungssignal LM und durch das Kastenbetriebsart-Bestimmungssignal BM wird ein Paar der an die Eingangsknoten XLM, /XLM und XBM, /XBM angelegten Decodierungssignale ausgewählt.

Ferner enthält die Unterdecodierungsschaltung 170: einen zwi schen den Knoten NDA und einen Knoten mit hoher Spannung ge schalteten P-Kanal-MOS-Transistor TR9, dessen Gate an den Knoten NDB angeschlossen ist; und einen zwischen den Knoten mit hoher Spannung und den Knoten NDB geschalteten P-Kanal- MOS-Transistor TR10, dessen Gate an den Knoten NDA ange schlossen ist. Vom Knoten NDB wird ein Unterdecodierungssi gnal /SD ausgegeben. Die MOS-Transistoren TR9 und TR10 bilden einen Zwischenspeicher-Differenzverstärker, der den Pegel des Decodierungssignals auf einen Pegel der Peripheriestromver sorgungsspannung umsetzt und ein Unterdecodierungssignal /SD mit dem Pegel der hohen Spannung Vpp erzeugt. Genauer ist die Unterdecodierungsschaltung 170 auch mit einer Funktion zum Umsetzen des Decodierungssignals von der lokalen Decodie rungsschaltung 165 mit der Amplitude auf dem Pegel der Peri pheriestromversorgungsspannung auf ein Unterdecodierungssi gnal mit der Amplitude auf dem Pegel Vpp versehen. Wenn der Knoten NDB z. B. den tiefen Pegel erreicht, wird der MOS- Transistor TR9 eingeschaltet, um den Spannungspegel am Knoten NDA zu erhöhen und den MOS-Transistor TR10 in einen ausge schalteten Zustand anzusteuern. Wenn der Spannungspegel am Knoten NDB sinkt, wird dementsprechend der Knoten NDA in der Weise angesteuert, daß er schnell den Pegel der hohen Span nung Vpp erreicht, wobei als Reaktion der MOS-Transistor TR10 ausgeschaltet wird, so daß der Knoten NDB entladen wird, um schnell den Massespannungspegel zu erreichen. Umgekehrt wird der Knoten NDB auf den hohen Spannungspegel Vpp angesteuert, um diesen zu erreichen.

Fig. 10 ist ein Diagramm einer Beispielanordnung der in Fig. 7 gezeigten Unterwortansteuerschaltung SWD. Wie in Fig. 10 gezeigt ist, enthält die Unterwortansteuerschaltung SWD: einen P-Kanal-MOS-Transistor TR11, der gemäß dem Unter decodierungssignal /SD ein Signal auf der Hauptwortleitung MWL an die Unterwortleitung SWL überträgt; einen N-Kanal-MOS- Transistor TRL2, der die Unterwortleitung SWL gemäß dem Un terdecodierungssignal /SD entlädt, so daß sie den Massespan nungspegel erreicht; und einen N-Kanal-MOS-Transistor TR13, der die Unterwortleitung SWL als Reaktion auf das Signal auf der Hauptwortleitung ZMWL entlädt, so daß sie den Massespan nungspegel erreicht. Das Signal auf der Hauptwortleitung MWL hat eine Amplitude Vpp, während ein Signal auf der komplemen tären Wortleitung ZMWL eine Amplitude Vcc hat. Es wird nun kurz der Betrieb der in Fig. 10 gezeigten Unterwortansteuer schaltung SWD beschrieben.

Wenn das Unterdecodierungssignal /SD auf dem Pegel der hohen Spannung Vpp ist, ist der MOS-Transistor TR11 im ausgeschal teten Zustand. Wenn andererseits der MOS-Transistor TR12 ein geschaltet ist, wird die Unterwortleitung SWL entladen, so daß sie den Massespannungspegel erreicht. Gleichzeitig hängen die Signalpotentiale der Hauptwortleitungen MWL und ZMWL nicht direkt mit dem Potential der Unterwortleitung SWL zu sammen.

Wenn das Unterdecodierungssignal /SD auf dem Massespannungs pegel des L-Pegels ist, ist der MOS-Transistor TR12 im ausge schalteten Zustand. Andererseits wird der MOS-Transistor TR11 gemäß dem Signalpotential der Hauptwortleitung MWL ein- oder ausgeschaltet. Wenn die Hauptwortleitung MWL auf dem Masse spannungspegel ist, sind die Gate- und die Source-Spannung des MOS-Transistors TR11 gleich, wobei er im ausgeschalteten Zustand ist. Gleichzeitig ist die komplementäre Hauptwortlei tung ZMWL auf dem H-Pegel (Vcc-Pegel), wobei der MOS-Transi stor TR13 eingeschaltet ist und die Unterwortleitung SWL zu verlässig entladen wird, um den Massespannungspegel zu errei chen. Somit wird verhindert, daß die Unterwortleitung SWL in einen elektrisch schwebenden Zustand gebracht wird, wenn beide MOS-Transistoren TR11 und TR12 ausgeschaltet sind.

Wenn andererseits das Unterdecodierungssignal /SD auf dem L- Pegel ist, wenn die Hauptwortleitung MWL auf den hohen Span nungspegel Vpp angesteuert wird und diesen erreicht, ist der MOS-Transistor TR11 eingeschaltet, wobei die Unterwortleitung SWL auf den hohen Spannungspegel Vpp angesteuert wird und diesen erreicht. Gleichzeitig ist die komplementäre Haupt wortleitung ZMWL auf dem Massespannungspegel, wobei die MOS- Transistoren TR12 und TR13 beide im ausgeschalteten Zustand sind.

Wie in Fig. 10 gezeigt ist, sind in der Unterwortansteuer schaltung SWD in dem Unterworttreiberband wie im Fall der hierarchischen Vierweg-Wortleitungsstruktur unter Verwendung der Signale auf den komplementären Hauptwortleitungen und eines Unterdecodierungssignals (eines Unterwortleitungs-Aus wahlsignals), die im Gleichtakt sind, 8 Unterdecodierungssi gnale vorgesehen. Wenn komplementäre Unterdecodierungssignale verwendet werden, müssen 16 Unterdecodierungs-Signalleitungen angeordnet sein, wodurch die Fläche der Zwischenverbindungs leitungen steigt bzw. die Abstandsbedingung der Zwischenver bindung schwerwiegend wird. Andererseits ist selbst dann, wenn das komplementäre Hauptwortleitungspaar angeordnet ist, für 4 Unterwortleitungen eine Hauptwortleitung angeordnet. Dies entspricht der hierarchischen Vierwege-Wortleitungs struktur, so daß die Hauptwortleitung mit ausreichendem Spielraum angeordnet werden kann.

Fig. 11 ist ein Stromlaufplan einer Anordnung einer Einheits decodierungsschaltung des Hauptdecodierers 153. Wie in Fig. 11 gezeigt ist, enthält der Hauptdecodierer 153: eine NAND-Schaltung 153a, die ein Vordecodierungssignal von den Adressenbits X8-X3 (RA-R3) empfängt; einen Inverter 153b, der ein Ausgangssignal von der NAND-Schaltung 153a invertiert; und eine Pegelumsetzschaltung 153c, die den Spannungspegel des Ausgangssignals vom Inverter 153b zur Übertragung auf die Hauptwortleitung MWL umsetzt, während sie die Ausgangssignale vom Inverter 153b und von der NAND-Schaltung 153a empfängt. Von der NAND-Schaltung 153a wird ein Hauptwortleitungs-Aus wahlsignal zur komplementären Hauptwortleitung ZMWL übertra gen.

Die NAND-Schaltung 153a und die Inverterschaltung 153b emp fangen als Betriebsstromversorgungsspannung eine Peripherie stromversorgungsspannung Vccp. Die Pegelumsetzschaltung 153c empfängt eine hohe Spannung Vpp als Betriebsstromversorgungs spannung, um ein Signal, das zwischen der Massespannung GND und der Peripheriestromversorgungsspannung Vccp wechselt, in ein Signal umzusetzen, das zwischen der hohen Spannung Vpp und 0 V (GND) wechselt. In einem aktiven Zyklus können auf die Hauptwortleitungen MWL und ZMWL komplementäre Hauptwort leitungs-Auswahlsignale mit verschiedenen Amplituden übertra gen werden.

In einem Standby-Zustand wird die Hauptwortleitung MWL auf dem Massespannungspegel gehalten, während die komplementäre Hauptwortleitung ZMWL auf dem Pegel der Peripheriestromver sorgungsspannung Vccp gehalten wird. Die Hauptwortleitungen MWL und ZMWL können aber so beschaffen sein, daß sie im Standby-Zustand beide auf dem Massespannungspegel gehalten werden. Die Einheitsdecodierungsschaltung ist für jedes Hauptwortleitungspaar angeordnet, so daß die komplementären Hauptwortleitungsauswahlsignale leicht erzeugt und an das komplementäre Hauptwortleitungspaar gesendet werden können.

Fig. 12 ist ein Diagramm, das die Zuordnung der physikali schen Adressen in der in Fig. 4 gezeigten Speicheranordnungs konfiguration zeigt. Da es wie in Fig. 12 gezeigt 512 Unter wortleitungen gibt, enthalten die Zeilenadressen RA als phy sikalische Adressen die Adressen 0-511. In bezug auf die Spaltenadressen CA enthält der Speicherblock MB#i 128 Spalten als die physikalischen Adressen. Da es insgesamt 16 Blöcke gibt, gibt es 2048 Spalten. Wenn sich die Spaltenadresse RA um 1 unterscheidet, unterscheidet sich die Lage der physika lischen Spaltenadresse um 256. Wenn die physikalischen Spal tenadressen CA wie in Fig. 12 gezeigt für RA gleich (i-1) auf 0-2047 eingestellt sind, erhöht sich für RA gleich i die physikalische Spaltenadresse CA von 1920 auf 2047. Daraufhin werden nacheinander die Spaltenadressen CA 0 bis 1919 zuge ordnet. Für die Spaltenadresse RA von (i+1) unterscheidet sich die Spaltenadresse nochmals um 256, wobei die Spalten adresse nacheinander von 1792 auf 2047 steigt. Daraufhin wer den den verbleibenden Spalten nacheinander die physikalischen Spaltenadressen 0 bis 1791 zugeordnet.

Die physikalischen Spaltenadressen werden den jeweiligen phy sikalischen Zeilenadressen in der Weise zugeordnet, daß sie sich um 256 unterscheiden. Dies liegt daran, daß angenommen wird, daß in der Kastenbetriebsart in zwei Speicherblöcken die gleiche Unterwortleitung ausgewählt wird. Wenn die in Fig. 12 gezeigte Zuordnung der physikalischen Adressen ver wendet wird, kann die Lage der ausgewählten Speicherzelle im logischen Raum zwischen Zeilen- und Kastenbetriebsart geän dert werden.

Wenn die Hauptwortleitung MWL in der Zeilenbetriebsart ausge wählt ist, werden, wie genauer in Fig. 13A gezeigt ist, die Unterwortleitungen SWL in 16 Speicherblöcken in den gleichen Lagen ausgewählt. Dementsprechend liegen in dem ausgewählten Gebiet SER die Zeilen mit der gleichen Zeilenadresse. In ei nem Speicherblock sind 128 Leseverstärkerschaltungen SA ange ordnet, von denen durch die Spaltenadressenbits von den 128 Leseverstärkerschaltungen SA 8 Bit-Daten gelesen werden. So mit hat der Speicherblock eine Struktur, die 8 Bits.16 Spalten entspricht. Wie in Fig. 13B gezeigt ist, heißt das, daß sich die logische X-Adresse im Bereich von 0 bis 511 än dert, während sich die logische Y-Adresse im Bereich von 16 × 16 = 256 ändert. Es gibt 8 Bits in Tiefenrichtung, so daß 8 Bits-Daten ein- bzw. ausgegeben werden. Das logische Adres sengebiet (X, Y) ermöglicht, daß aufeinanderfolgende Zugriffe auf die durch einen Zeilenzugriff gewählten Wortleitungen im Bereich von (i, 0) bis (i, 255) liegen. Mit Ausnahme der Num mern der Spaltenzugriffe und der Speicherblöcke sind die Zugriffsbereiche nicht anders als in einem herkömmlichen hierarchischen Achtweg-Wortleitungsverfahren.

Wie in Fig. 14A gezeigt ist, werden andererseits in der Ka stenbetriebsart für die Hauptwortleitung MWL die Unterwort leitungen SWL mit einer Breite von 8 Zeilen ausgewählt. In dieser Unterwortleitungsauswahl werden die Unterwortleitungen in der Weise ausgewählt, daß in jedem Paar von Speicherblöcken die Unterwortleitungen in der gleichen Zeile ausgewählt werden, während die Lage der Unterwortleitungen in jedem benachbarten Paar von Speicherblöcken um eine Zeile verschoben ist. Die Spaltenadressen werden den Zeilenadressen in der Weise zugeordnet, daß sie für jede Zeilenadresse um 256 Spalten verschoben sind, wobei die logischen Spalten adressen in den in Fig. 14A gezeigten ausgewählten Unterwort leitungen SWL alle gleich sind.

Die ausgewählten Unterwortleitungen SWL sind gemäß den Unter decodierungssignalen in verschiedenen Mustern verteilt. Die Unterwortleitungen werden aber in der Weise ausgewählt, daß sie sich in Richtung vom Speicherblock MB#0 zum Speicherblock MB#15 in den benachbarten Speicherblockpaaren zyklisch um eine Zeile unterscheiden. Die Spaltenadressen sind zyklisch mit einer Periode von 8 Zeilenadressen in den gleichen Mu stern angeordnet. Unabhängig vom Muster der ausgewählten Un terwortleitungen wird immer die gleiche Spalte ausgewählt. Es werden die logischen Spaltenadressengebiete in bezug auf zwei Speicherblöcke ausgewählt, wobei das ausgewählte Gebiet, wie in Fig. 14B gezeigt ist, 8(X).32(Y).8(DQ) ist. In der Kastenbetriebsart ist das ausgewählte logische Adressengebiet (X, Y) ein rechteckiges Gebiet von (i, j) bis (i + 7, j + 31).

Im herkömmlichen DRAM mit nur einer Zeilenbetriebsart der Erfindung müssen die Wortleitungen zum Schreiben von Daten in das gesamte Gebiet mit 512 Zeilen.256 Spalten 512mal akti viert werden. Außerdem müssen die Wortleitungen zum aufeinan derfolgenden Ausführen von Operationen in den Gebieten mit 8 Zeilen.8 Spalten in jedem Einheitsgebiet Bmal aktiviert werden, wobei das Gebiet mit 512.256 Spalten 64.32 Ge biete jeweils mit 8 Zeilen.8 Spalten enthält. Somit muß 64.32.8 = 16384mal ein Zeilenzugriff ausgeführt werden. Dementsprechend werden beispielsweise bei der Bildverarbei tung die Videoeingangssignale von einer CCD (einer ladungsge koppelten Vorrichtung; Festkörper-Bildsensorvorrichtung) in einer Rasterabtastfolge gespeichert. Zum Lesen von Daten in 8.8 Pixelgebietseinheiten für eine DCT-Transformation muß anschließend 16896mal ein Zeilenzugriff ausgeführt werden. Somit steigt der Organisationsaufwand beim Umschalten der Zeilenadresse signifikant an, so daß keine schnelle Daten übertragung erreicht werden kann.

Gemäß der vorliegenden Ausführungsform wird zunächst das in einer Rasterabtastfolge von einer Eingabevorrichtung wie etwa einer CCD gemäß der Zeilenbetriebsart in dem Gebiet mit 512 Zeilen.256 Spalten angelegte Videosignal gespeichert. In diesem Fall muß 512mal ein Zeilenzugriff ausgeführt werden. Andererseits wird in einer Kastenbetriebsart das Gebiet mit 8 Zeilen.32 Spalten für die DCT-Verarbeitung mit einem Zei lenzugriff ausgewählt, so daß 512.256/(8.32) = 512mal ein Zeilenzugriff ausgeführt wird. In einer sogenannten Rasterab tastfolge wird in einer DCT-Transformationsverarbeitung ein Einheitsblock mit 8 Pixeln.8 Pixeln gelesen. Somit können mit einem Zeilenzugriff 4 Einheitsblöcke aufeinanderfolgend gelesen werden. Wenn die Eingangsvideosignale von einer Ein gabevorrichtung wie etwa einer CCD in dem DRAM gespeichert werden und daraufhin eine Datenübertragung für die DCT-Trans formationsverarbeitung ausgeführt wird, können die Daten dem entsprechend dadurch übertragen werden, daß insgesamt 1024mal ein Zeilenzugriff ausgeführt wird. Im Vergleich zum herkömm lichen Fall kann somit die Häufigkeit der Eingabe des Zeilen zugriffbefehls auf etwa 1/16 verringert werden.

Wenn Daten in der Zeilenbetriebsart geschrieben und in der Kastenbetriebsart gelesen werden, beträgt die Anzahl der für eine Datenübertragung erforderlichen Taktzyklen unter der Voraussetzung, daß der Zeilenzugriff eine 2 Taktzyklen ent sprechende Verzögerung verursacht (die Datenübertragung an gehalten wird) und das Datenschreiben bzw. -lesen immer be ginnend vom nächsten Taktzyklus freigegeben wird, da der Spaltenzugriff sowohl beim Schreiben als auch beim Lesen aus geführt wird, 1024.2 + (512.256).2 = 264192 Zyklen. Wenn andererseits die Datenübertragung wie im herkömmlichen Fall nur in der Zeilenbetriebsart ausgeführt wird, beträgt die Anzahl der benötigten Taktzyklen 16896.2 + (512.256).2 = 295936. Somit können die Pixel daten in der vorliegenden Ausführungsform mit etwa 10% weni ger Taktzyklen als im herkömmlichen Fall übertragen werden. Tatsächlich steigt beim Datenlesen wegen einer Spaltenlatenz zeit eine Verzögerungszeit beim Zeilenzugriff. Somit sinkt die Anzahl der für eine Datenübertragung benötigten Taktzy klen weiter, so daß eine schnelle Datenübertragung erreicht wird. Da außerdem die Anzahl der Zeilenzugriffe auf etwa 1/16 verringert wird, verringert sich die Anzahl der Operationen der Zeilenschaltung dementsprechend, wodurch ein Leistungs verbrauch im Zusammenhang mit der Wortleitungsauswahl und mit der Abtastoperation signifikant verringert werden kann.

Erste Abwandlung

Fig. 15 ist ein Blockschaltplan einer Konfiguration eines Hauptabschnitts einer Abwandlung der ersten Ausführungsform der Erfindung. In der in Fig. 15 gezeigten Konfiguration sind für ein Paar Hauptwortleitungen MWL und ZMWL 16 Unterwortlei tungen SWL0-SWL15 angeordnet. Entsprechend den Unterwortlei tungen SWL0-SWL15 sind die Unterwortansteuerschaltungen SWD0- SWD15 angeordnet. Die Unterwortansteuerschaltungen SWD0-SWD15 steuern gemäß den entsprechenden Unterdecodierungssignalen /SD0-/SD15 und den Signalen auf dem Paar von Hauptwortleitun gen MWL und ZMWL die entsprechenden Unterwortleitungen in einen ausgewählten Zustand an. Die anderen Teile der Konfigu ration sind die gleichen wie jene der obenbeschriebenen er sten Ausführungsform.

Fig. 16A ist ein Diagramm einer Verteilung der ausgewählten Unterwortleitungen in der Kastenbetriebsart in der ersten Abwandlung. Wie in Fig. 16A gezeigt ist, werden in der Ka stenbetriebsart. die Unterwortleitungen SWL in den Speicher blöcken MB#0-MB#15 in verschiedenen Lagen ausgewählt. In die sem Fall ist die physikalische Spaltenadresse für jede Zei lenadresse um 128 verschoben, wobei die physikalischen Spal tenadressen den logischen Adressen zyklisch zugeordnet sind. In jedem der Speicherblöcke MB#0-MB#15 sind 128 Leseverstär kerschaltungen SA angeordnet, wobei 8 Bits-Daten gelesen wer den, so daß eine Unterwortleitung SWL 16 logischen Spalten adressen entspricht. Wie in Fig. 16B gezeigt ist, wird in diesem Fall dementsprechend das Gebiet mit 16 Zeilen . 16 Spalten (Tiefe: 8 Bits) ausgewählt. Bei der Bildverarbeitung und beim Codieren eines sogenannten Motion-Picture-Bilds wird gemäß einem Blockanpassungsverfahren ein Bewegungsvektor er faßt und anhand des Bewegungsvektors eine Voraussagecodierung ausgeführt. Normalerweise wird ein Bewegungsvektor mit einem Makroblock mit 16 Pixeln.16 Pixeln als Einheit gesucht.

Dementsprechend können in diesem Fall die Pixeldaten des Ma kroblocks mit 16.16 Pixeln mit einem Zeilenzugriff aufein anderfolgend übertragen werden.

Fig. 17 ist ein Blockschaltplan einer Anordnung eines Deco diererabschnitts der ersten Abwandlung: Das Hauptwortlei tungspaar WLP enthält die Hauptwortleitungen MWL und ZMWL, wobei es insgesamt 32 Paare von Hauptwortleitungen gibt. Der Hauptdecodierer 153 decodiert die Zeilenadressenbits RA4-PA8 und wählt eines der 32 Paare von Hauptwortleitungen aus. Das Unterdecodiererband SDEC erzeugt gemäß der 4 Bits-Zeilen adresse RA0-RA3 und dem Wortleitungsbetriebsart-Bestimmungs signal WLMS die Unterdeqodierungssignale /SD0-/SD15. Die Kor respondenzbeziehung zwischen dem Decodierungssignal und dem Unterdecodierungssignal in den Unterdecodierungsschaltungen jedes Unterdecodiererbands SDEC wird durch Erweitern der in der bereits erwähnten Fig. 6A gezeigten Zeile bestimmt. Die 16 Bits-Unterdecodierungssignale sind aufeinanderfolgend zy klisch verschoben, wobei jedem Unterdecodiererband das zu aktivierende Unterdecodierungssignal zugeordnet ist.

Wie oben beschrieben wurde, sind gemäß der Konfiguration der ersten Abwandlung für ein Hauptwortleitungspaar 16 Unterwort leitungen angeordnet, wobei die rechteckigen Abschnitte mit 16 Pixeln gleichzeitig ausgewählt werden können, so daß die Daten beim Ausführen einer Bildverarbeitung an Pixeldaten mit hoher Geschwindigkeit übertragen werden können.

Zweite Abwandlung

Die Fig. 18A und 18B sind Diagramme von Konfigurationen der zweiten Abwandlung der ersten Ausführungsform der Erfindung. Sie beziehen auf die erste bzw. auf die zweite Kastenbe triebsart. Wenn die erste Kastenbetriebsart bestimmt ist, werden wie in Fig. 18A gezeigt die Unterwortleitungen in ver schiedenen Lagen der 16 Speicherblöcke gleichzeitig ausge wählt. Wenn andererseits die zweite Kastenbetriebsart be stimmt ist, werden wie in Fig. 18B gezeigt andere Unterwort leitungen ausgewählt, wobei zwei Speicherblöcke eine Einheit bilden. Die zweite Kastenbetriebsart entspricht der Kastenbe triebsart der zuvor beschriebenen ersten Ausführungsform, während die erste Kastenbetriebsart der Kastenbetriebsart der ersten Abwandlung entspricht. In der ersten Kastenbetriebsart wird das Gebiet von 16(X).16(Y) ausgewählt. In der zweiten Kastenbetriebsart wird das Gebiet von 8(X).32(Y) ausge wählt. Somit kann gemäß einer DCT-Verarbeitung ein Speicher zellenblock von optimaler Größe ausgewählt und die Kompensa tion mit dem Bewegungsvektor vorgenommen werden. In der er sten und in der zweiten Kastenbetriebsart wird die Spalten adresse jedesmal, wenn die physikalische Zeilenadresse inkre mentiert/dekrementiert wird, um 128 verschoben. Im Fall von Halbbildern werden die Pixeldaten des oberen und des unteren Halbbilds in den geraden bzw. ungeraden Zeilen gespeichert. Ein Vollbild enthält ein oberes Halbbild und ein unteres Halbbild. In der ersten Kastenbetriebsart wird ein Vollbild verarbeitet, während in der zweiten Kastenbetriebsart das Vollbild oder ein Halbbild verarbeitet wird.

Fig. 19 ist ein Diagramm der Lagen der ausgewählten Unter wortleitungen in jeder Wortleitungsauswahl-Betriebsart der zweiten Abwandlung der ersten Ausführungsform der Erfindung. Wenn das Zeilenbetriebsart-Bestimmungssignal LM aktiviert ist, sind, wie in Fig. 19 gezeigt ist, sämtliche gleichen Unterdecodierungssignale /SDi in den Unterdecodiererbändern SDEC0-SDEC15 aktiviert. Wenn andererseits die erste Kastenbe triebsart bestimmt und das Kastenbetriebsart-Bestimmungssi gnal BM1 aktiviert ist, sind die Unterdecodierungssignale /SDi-/SD(i + 15) in den jeweiligen Unterdecodiererbändern SDEC0-SDEC15 aktiviert. Die Addition bezieht sich hier auf ein System von Resten von 16 (Addition modulo 16). Wenn in der zweiten Kastenbetriebsart das Bestimmungssignal BM2 akti viert ist, unterscheiden sich dagegen die Lagen der zu akti vierenden Unterdecodierungssignale voneinander, wobei zwei Speicherblöcke eine Einheit bilden. Das heißt, wenn in den Unterdecodiererbändern SDEC0 und SDEC1 das Unterdecodierungs signal /SDi aktiviert ist, ist das Unterdecodierungssignal /SD(i + 1) in den Unterdecodiererbändern SDEC2 und SDEC3 ak tiviert. Dementsprechend sind in diesem Fall 8 Unterdecodie rungssignale /SDi-/SDi(i + 7) aktiviert, wobei zwei Speicher blöcke eine Einheit bilden. Obgleich die Zuordnung der logi schen Spaltenadressen zwischen der ersten und der zweiten Kastenbetriebsart geändert werden muß, kann in der zweiten Kastenbetriebsart das Gebiet der 8 Zeilen.32 Spalten eines Vollbilds ausgewählt werden. Falls die Unterwortleitungen in der Weise ausgewählt werden, daß zwei Speicherblöcke abwech selnd eine Einheit bilden, werden die Unterdecodierungssi gnale /SDi, /SDi + 2 . . . /SDi + 14 aktiviert, so daß das Halbbild verarbeitet werden kann. In diesem Fall braucht die Zuordnung der logischen Zeilenadressen zwischen den beiden Kastenbetriebsarten nicht geändert zu werden.

Fig. 20 ist ein Stromlaufplan einer Anordnung einer Unterde codierungssignal-Erzeugungsschaltung. Außer der in Fig. 9 gezeigten Anordnung enthält die in Fig. 20 gezeigte Unterde codierungssignal-Erzeugungsschaltung: die zwischen dem Knoten NDA und einem Masseknoten in Serie geschalteten N-Kanal-MOS- Transistoren TR20 und TR21 zur Auswahl eines Unterdecodie rungssignals gemäß der zweiten Kastenbetriebsart, deren Gates ein an den Eingangsknoten /XBM2 angelegtes Signal bzw. ein Kastenbetriebsart-Bestimmungssignal BM2 empfangen; und die zwischen dem Knoten NDB und dem Masseknoten in Serie geschal teten N-Kanal-MOS-Transistoren TR22 und TR23, deren jeweilige Gates ein an den Knoten /XBM2 angelegtes Signal und ein Ka stenbetriebsart-Bestimmungssignal BM2 empfangen.

In einer Zeilenbetriebsart werden die MOS-Transistoren TR1 und TR3 gemäß den an die Knoten /XLM und XLM angelegten Si gnalen wahlweise leitend gemacht. Wenn das Kastenbetriebsart- Bestimmungssignal BM1 in einem aktiven Zustand ist, werden die MOS-Transistoren TR6 und TR8 leitend gemacht, wobei die MOS-Transistoren TR5 und TR7 gemäß den an die Knoten /XBM1 und XBM1 angelegten Signalen wahlweise eingeschaltet werden. In der zweiten Kastenbetriebsart werden die MOS-Transistoren TR21 und TR23 gemäß dem Kastenbetriebsart-Bestimmungssignal BM2 leitend gemacht, wobei die MOS-Transistoren TR20 und TR22 gemäß den an die Knoten /XBM und XBM2 angelegten Signalen wahlweise leitend gemacht werden. Somit wird das Unterdeco dierungssignal /SD vom Knoten NDB sowohl gemäß dem Zeilenbe triebsart-Bestimmungssignal LM als auch gemäß den Kastenbe triebsart-Bestimmungssignalen BM1 und BM2 eingestellt. Die Korrespondenzbeziehung zwischen dem Decodierungssignal und dem Unterdecodierungssignal wird für jedes Unterdecodierer band mit einer Zwischenverbindung eingestellt.

Wie oben beschrieben wurde, gibt es gemäß der zweiten Abwand lung der ersten Ausführungsform der Erfindung mehrere Kasten betriebsarten, so daß der Verarbeitungsinhalt des Gebiets der ausgewählten Speicherzelle dementsprechend geändert werden kann, wobei die Speicherzelle gemäß einem Verarbeitungsinhalt flexibel ausgewählt werden kann, um eine schnelle Datenüber tragung zu ermöglichen.

Dritte Abwandlung

Fig. 21 ist ein Blockschaltplan einer Anordnung einer dritten Abwandlung der ersten Ausführungsform der Erfindung. Wie in Fig. 21 gezeigt ist, ist ein Unterdecodierer 200 angeordnet, der von den Unterdecodiererbändern SDEC0-SDEC15 zum Decodie ren der Zeilenadressenbits X0-X2 (oder X0-X3) und zum Erzeu gen der Schneilunterdecodierungssignale SDF und ZSDF gemein sam genutzt wird. In den Unterdecodiererbändern SDEC0-SDEC15 ist für jedes Unterdecodierungssignal /SD eine in Fig. 20 oder in Fig. 9 gezeigte Unterdecodierungssignal-Erzeugungs schaltung vorgesehen. In diesem Fall braucht nicht in jedem der Unterdecodiererbänder SDEC0-SDEC15 eine Unterdecodie rungsschaltung vorgesehen zu sein, so daß eine Chipfläche der Schaltungsanordnung verringert wird. Die Pegelumsetzung in den Unterdecodiererbändern SDEC0-SDEC15 wird gemäß den Schnellunterdecodierungssignalen SDF (SDF0-SDF7 oder SDF0- SDF15) und ZSDF (ZSDF0-ZSDF7 oder ZSDF0-ZSDF15) ausgeführt, wobei das Unterdecodierungssignal /SD gemäß einer Wortlei tungsauswahl-Betriebsart in einen ausgewählten Zustand ange steuert wird.

Es wird angemerkt, daß der Unterdecodierer 200 in der in Fig. 21 gezeigten Anordnung so beschaffen sein kann, daß er nur das Schnellunterdecodierungssignal SDF oder ZSDF erzeugt, während in den Unterdecodiererbändern SDEC0-SDEC15 ein kom plementäres Schnellunterdecodierungs-Signalpaar erzeugt wer den kann. In diesem Fall kann die Anzahl der Signalzwischen verbindungsleitungen vom Unterdecodierer 200 verringert wer den. Außerdem kann der Unterdecodierer 200 mit einer Funktion zur Pegelumsetzung versehen sein, um das Schnellunterdecodie rungssignal SD oder ZSDF auf einem Pegel der hohen Spannung Vpp zu erzeugen.

Wie oben beschrieben wurde, wird der Unterdecodierer gemäß der dritten Abwandlung der ersten Ausführungsform der Erfin dung von den Unterdecodiererbändern SDEC0-SDEC15 gemeinsam genutzt, so daß die Chipfläche des Unterdecodierers verrin gert werden kann. Es wird angemerkt, daß in dem Leseverstär kerband eine Signalleitung vom Unterdecodierer 200 angeordnet ist.

Weitere Anordnungen

In der obenbeschriebenen Anordnung gibt es 8 oder 16 Unterde codierungs-Signalleitungen. Die Erfindung ist aber nicht dar auf beschränkt, wobei eine beliebige Anzahl von Signalleitun gen wie etwa 4 Signalleitungen vorgesehen sein können. Außer dem ist die Speicheranordnung in 16 Speicherblöcke unter teilt, während die Wortleitung in 16 Unterwortleitungen un terteilt ist. Die Wortleitung kann aber in eine beliebige Anzahl von Unterwortleitungen unterteilt sein, wobei bei spielsweise eine achtfach unterteilte Wortleitungsanordnung verwendet werden kann. (Es wird angemerkt, daß wenigstens eine sechzehnfach unterteilte Anordnung erforderlich ist, wenn 16 Zeilen gleichzeitig ausgewählt werden sollen.)

Ferner werden die Unterwortleitungen für das Auswahlmuster der Unterwortleitungen beginnend beim Unterdecodiererband SDEC0 ausgewählt und aufeinanderfolgend zyklisch um eine Zeile nach unten verschoben. In einer Menge von Unterwortlei tungen kann jedoch eine Wortleitung (eine Unterwortleitung) in entgegengesetzter Richtung ausgewählt werden. Außerdem können die Unterwortleitungen in einem anderen Muster ausge wählt werden. Ein Auswahlmuster kann geeignet gemäß der An wendung bestimmt werden.

Außerdem wurden die Wortleitungs-Auswahlmuster für die Zei len- und Kastenbetriebsarten oder für die erste und die zweite Kastenbetriebsart beschrieben. Es kann jedoch ein an deres Wortleitungs-Auswahlmuster gemäß dem Operationsbe triebsart-Bestimmungssignal eingestellt werden.

Die Auswahlbetriebsart für die Wortleitungen wird gemäß dem von außen angelegten Wortleitungsbetriebsart-Bestimmungssi gnal bestimmt. In diesem Fall braucht die Wortleitungsaus wahl-Betriebsart nicht bei jedem Anlegen eines Zeilenzugriff- Befehls bestimmt zu werden. Die Wortleitungsauswahl-Betriebs art kann zu Beginn der Bildverarbeitung in einem Befehlsregi ster des DRAMs eingestellt werden, wobei die Wortleitungsaus wahl (die Auswahl der Haupt-/Unterwortleitung) gemäß der in dem Befehlsregister eingestellten Wortleitungsauswahl-Be triebsart ausgeführt werden kann.

In der in Fig. 4 gezeigten Grundanordnung sind die Lesever stärkerbänder nur auf einer Seite des Speicherblocks angeord net. Um eine ähnliche Wirkung zu erzielen, können die Lese verstärkerbänder aber beiderseits der Grundanordnung angeord net sein, wobei eine abwechselnd angeordnete gemeinsam ge nutzt Leseverstärker-Konfiguration geschaffen wird, in der die Leseverstärker beiderseits des Speicherblocks in abwech selnden Spalten angeordnet sind.

Wie oben beschrieben wurde, wird das Wortleitungs-Auswahlmu ster gemäß der Erfindung gemäß der Betriebsart geändert, so daß die Anzahl der Zeilenzugriffe unter Verwendung des Wort leitungs-Auswahlmusters entsprechend der Anwendung verringert werden kann, um eine schnelle Datenübertragung zu erreichen.

Obgleich die Erfindung ausführlich beschrieben und gezeigt wurde, ist selbstverständlich, daß diese lediglich zur Erläu terung und als Beispiel dient und nicht als Beschränkung ver standen werden soll, wobei der Erfindungsgedanke und der Um fang der Erfindung lediglich durch die beigefügten Ansprüche beschränkt ist.

Claims

1. Halbleiterspeichervorrichtung, mit:
einer Speicheranordnung (101) mit mehreren Speicherzel len, die in Zeilen und Spalten angeordnet und in Zeilenrich tung in mehrere Speicherblöcke (MB#0-MB#15) unterteilt sind;
mehreren Hauptwortleitungen (MWL, ZMWL), die jeweils den Speicherzellen in einer vorgeschriebenen Anzahl von Zeilen der Speicheranordnung (101) entsprechen und von den mehreren Speicherblöcken (MB#0-MB#15) gemeinsam genutzt werden;
mehreren Unterwortleitungen (SWL; SWLa; SWL0-SWL15), die entsprechend den Zeilen der Speicherzellen der Speicherblöcke (MB#0-MB#15) angeordnet und jeweils an die Speicherzellen einer entsprechenden Zeile angeschlossen sind;
einer Hauptwortleitungs-Auswahlschaltung (153) zur Aus wahl einer der mehreren Hauptwortleitungen (MWL, ZMWL) ent sprechend einer gemäß einem ersten Adressensignalbit adres sierten Zeile;
mehreren Unterdecodierungsschaltungen (SDEC0-SDEC15; 165-0 bis 165-7, 170-0 bis 170-7; 200), die entsprechend den mehreren Speicherblöcken (MB#0-MB#15) angeordnet sind und jeweils ein zweites Adressensignalbit decodieren und ein Un terwortleitungs-Bestimmungssignal (/SD0-/SD15; /SD) erzeugen, das gemäß einem Decodierungsergebnis aus einer Menge der vor geschriebenen Anzahl von Zeilen eine Zeile bestimmt, wobei jede der Unterdecodierungsschaltungen (SDEC0-SDEC15; 165-0 bis 165-7, 170-0 bis 170-7; 200) eine Änderungsschaltung (170; 170-0 bis 170-7) zum Ändern einer Korrespondenzbezie hung zwischen einem Decodierungssignal, das das Decodierungs ergebnis repräsentiert, und dem Unterwortleitungs-Bestim mungssignal (/SD0-/SD15; /SD) gemäß einem Seitengeometrie- Bestimmungssignal (LM, BM) enthält;
mehreren Unterwortleitungs-Ansteuerschaltungen (SWD0- SWD16; SWD), die entsprechend den jeweiligen Unterwortleitun gen (SWL; SWLa, SWL0-SWL15) angeordnet sind, um diese gemäß dem Unterwortleitungs-Bestimmungssignal (/SD0-/SD15; /SD) und den Signalen auf den entsprechenden Hauptwortleitungen (MWL, ZMWL) in einen ausgewählten Zustand anzusteuern.

2. Halbleiterspeichervorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß
jede der mehreren Unterdecodierungsschaltungen (SDEC0- SDEC15; 165-0 bis 165-7, 170-0 bis 170-7; 200) mehrere Ein heitsdecodierungsschaltungen (165-0 bis 165-7; 165) enthält, die entsprechend der vorgeschriebenen Anzahl von Zeilen zum Decodieren des zweiten Adressensignalbits angeordnet sind, und
die Änderungsschaltung (170-0 bis 170-7; 170) mehrere Einheitsänderungsschaltungen (170) enthält, die jeweils ent sprechend der vorgeschriebenen Anzahl von Zeilen in der Weise angeordnet sind, daß sie gemäß dem Seitengeometrie-Bestim mungssignal (LM, BM) eines der von den vorgegebenen Einheits decodierungs-Schaltungen (165-0 bis 165-7; 165) ausgegebenen Decodierungssignale auswählen und ausgeben, wobei von den mehreren Einheitsänderungsschaltungen (170) eines der Aus gangssignale aktiviert wird, so daß es zu dem Unterwortlei tungs-Bestimmungssignal (/SD0-/SD15; /SD) wird.

3. Halbleiterspeichervorrichtung nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß
die Hauptwortleitung (MWL, ZMWL) ein Paar aus einer er sten und einer zweiten Wortleitung (MWL, ZMWL) zum Übertrageh komplementärer Hauptwortleitungs-Auswahlsignale enthält, und
jede der Unterwortleitungs-Ansteuerschaltungen (SWD0- SWD16; SWD) eine Ansteuerschaltung (TR11, TR13) enthält, um gemäß dem Unterwortleitungs-Bestimmungssignal (/SD) und den Signalen auf dem Paar der ersten und der zweiten Wortleitung eine entsprechende Unterwortleitung (SWL, SWLa, SWL0-SW; 15) anzusteuern.

4. Halbleiterspeichervorrichtung nach Anspruch 2, dadurch gekennzeichnet, daß
jede der Hauptwortleitungen (MWL, ZMWL) ein Paar aus ei ner ersten und einer zweiten Wortleitung (MWL, ZMWL) zum Übertragen komplementärer Hauptwortleitungs-Auswahlsignale enthält, und
jede der Unterwortleitungs-Ansteuerschaltungen (SWD) eine Ansteuerschaltung (TR11-TR13) enthält, um gemäß einem Aus gangssignal von einer entsprechenden Einheitsänderungsschal tung (170) und den Signalen auf einem entsprechenden Paar der ersten und der zweiten Wortleitung eine entsprechende Unter wortleitung (SWL) in einen ausgewählten Zustand anzusteuern.

5. Halbleiterspeichervorrichtung nach einem vorangehenden Anspruch, gekennzeichnet durch eine Spaltenauswahlschaltung (103, 160u, 160d), die anhand des Speicherblocks (MB#0-MB#15) der Speicheranordnung (101) eine Spaltenauswahl vornimmt und aus einem bestimmten Speicherblock (MB#0-MB#15) die Speicher zellen mehrerer Bits für den Datenzugriff auswählt.

6. Halbleiterspeichervorrichtung nach einem vorangehenden Anspruch, dadurch gekennzeichnet, daß die mehreren Unterdeco dierungsschaltungen (SDEC0-SDEC15) entsprechend den mehreren Speicherblöcken (MB#0-MB#15) angeordnet sind, wobei jede das Unterwortleitungs-Bestimmungssignal (/SD0-/SD7; /SD0-/SD15) an einen entsprechenden Speicherblock (MB#0-MB#15) überträgt.

7. Halbleiterspeichervorrichtung nach einem vorangehenden Anspruch, gekennzeichnet durch eine Wortleitungsbetriebsart- Steuerschaltung (106) zum Erzeugen des Seitengeometrie-Be stimmungssignals (LM; BM) gemäß einem von außen angelegten Wortleitungsbetriebsart-Auswahlsignal (WLMS).

8. Halbleiterspeichervorrichtung nach einem der Ansprüche 1 bis 6, gekennzeichnet durch
eine Zwischenspeicherschaltung (108) zum Zwischenspei chern und Ausgeben eines von außen angelegten Wortleitungsbe triebsart-Auswahlsignals (WLMS), und
eine Seitengeometrie-Steuerschaltung (106) zum Erzeugen des Seitengeometrie-Bestimmungssignals (LM, BM) gemäß einem Ausgangssignal von der Zwischenspeicherschaltung (108) und einem Zeilenauswahl-Taktsteuersignal (TMC).

9. Halbleiterspeichervorrichtung nach einem vorangehenden Anspruch, dadurch gekennzeichnet, daß die vorgeschriebene Anzahl (8; 16) eine natürliche Zahl und ein Vielfaches von 8 ist und daß eine Anzahl der Speicherblöcke (MB#0-MB#15) eine mit 8 multiplizierte natürliche Zahl ist.

10. Halbleiterspeichervorrichtung, mit:
einer Speicheranordnung (101) mit mehreren Speicherzel len, die in Zeilen und Spalten angeordnet und in Zeilenrich tung in mehrere Speicherblöcke (MB#0-MB#15) unterteilt sind;
mehreren Hauptwortleitungen (MWL, ZMWL), die jeweils von den mehreren Speicherblöcken (MB#0-MB#15) gemeinsam genutzt werden und entsprechend einer vorgeschriebenen Anzahl von Zeilen der Speicheranordnung (101) angeordnet sind, wobei jede der mehreren Hauptwortleitungen (MWL, ZMWL) ein Paar aus einer ersten und einer zweiten Wortleitung (MWL, ZMWL) zum Übertragen komplementärer Signale enthält;
mehreren Unterdecodierungsschaltungen (SDEC0-SDEC15), die entsprechend den mehreren Speicherblöcken (MB#0-MB#15) ange ordnet sind, um Unterdecodierungssignale (/SD0-/SD15) zu er zeugen, die gemäß einem ersten Adressenbit (RAO-RA2) eine Zeile der vorgeschriebenen Anzahl von Zeilen der entsprechen den Speicherblöcke (MB#0-MB#15) bestimmen; und
mehreren Unterworttreibern (SWD; SWD0-SWD15), die entsprechend den mehreren Unterwortleitungen (SWL; SWLa, SWL0-SWL15) angeordnet sind, um gemäß einem entsprechenden Unterdecodierungssignal (/SD) und den Signalen auf der ersten und zweiten Wortleitung einer entsprechenden Hauptwortleitung jeweils eine entsprechende Unterwortleitung (SWL; SWLa, SWL0- SWL15) in einen ausgewählten Zustand anzusteuern.

11. Halbleiterspeichervorrichtung nach Anspruch 10, dadurch gekennzeichnet, daß jede der mehreren Unterdecodierungsschal tungen (SDEC0-SDEC15) eine Schaltung (170; 170-0 bis 170-7) enthält, um als Antwort auf ein Seitengeometrie-Änderungssi gnal (BM, LM) eine Korrespondenzbeziehung zwischen dem Bit der ersten Adresse (RA0-PA2) und der bestimmten Zeile der vorgeschriebenen Anzahl von Zeilen zu ändern.

12. Halbleiterspeichervorrichtung nach Anspruch 10 oder 11, gekennzeichnet durch eine Spaltenauswahl-Schaltung (103; 160u, 160d), die gemäß einem Spaltenadressenbit aus einem der mehreren Speicherblöcke (MB#0-MB#15) Speicherzellen mit meh reren Bits für den Datenzugriff auswählt.

13. Halbleiterspeichervorrichtung nach einem vorangehenden Anspruch, dadurch gekennzeichnet, daß die physikalischen Adressen der Speicherzellen in der Weise bestimmt werden, daß den Speicherzellen in gleichzeitig ausgewählten Zeilen in den Speicherblöcken (MB#0-MB#15), in denen verschiedene Zeilen bestimmt sind, gemeinsame logische Spaltenadressen zugeordnet sind (Fig. 14, 16).