JP4535563B2 - 半導体記憶装置 - Google Patents

Description

【０００１】
【発明の属する技術分野】
この発明は半導体記憶装置に関し、特に、行選択と列選択とが時分割的に行なわれるダイナミック型半導体記憶装置に関する。より特定的には、この発明は、画像処理用途に用いられるダイナミック型半導体記憶装置に関する。
【０００２】
【従来の技術】
図２２は、従来のダイナミック型半導体記憶装置（以下、ＤＲＡＭと称す）のアレイ部の構成を概略的に示す図である。図２２においては、ワード線ＷＬとビット線ＢＬおよびＺＢＬを示す。ビット線ＢＬとワード線ＷＬの交差部に対応してメモリセルＭＣが配置される。メモリセルＭＣは、情報を記憶するためのメモリセルキャパシタＭＱと、ワード線ＷＬ上の信号に応答してメモリセルキャパシタＭＱをビット線ＢＬに接続するためのアクセストランジスタＭＴを含む。メモリセルキャパシタＭＱのセルプレートノードには、セルプレート電圧Ｖｃｐが与えられる。このメモリセルキャパシタＭＱのアクセストランジスタＭＴに接続する電極（ストレージノード）に、記憶情報に応じた電荷が蓄積される。
【０００３】
ビット線ＢＬおよびＺＢＬは対をなして配設され、互いに相補なデータ信号を伝達する。メモリセルＭＣは、ビット線ＢＬおよびＺＢＬの一方とワード線の交差部に対応して配置される。
【０００４】
ビット線ＢＬおよびＺＢＬに対し、センスアンプ回路ＳＡが設けられる。センスアンプ回路ＳＡは、活性化時、ビット線ＢＬおよびＺＢＬに読出された微小電圧を差動増幅しかつラッチする。ビット線ＢＬおよびＺＢＬは、列選択線ＣＳＬ上の列選択信号Ｙに応答して導通する列選択ゲートＣＳＧを介して内部データ線対ＩＯＰに結合される。内部データ線対ＩＯＰは、ライトドライバおよびプリアンプを含む書込／読出回路ＷＲＫに接続される。
【０００５】
図２３は、この図２２に示すＤＲＡＭのデータアクセス時の動作を示す信号波形図である。以下、図２３に示す信号波形図を参照して、図２２に示すＤＲＡＭのデータアクセス動作について説明する。ここで、データアクセス動作は、メモリセルに対するデータの書込または読出を行なう動作を示す。
【０００６】
ロウアクセス指示信号に従ってワード線ＷＬが選択され、その電圧レベルが上昇する。ワード線ＷＬの電圧が上昇すると、メモリセルＭＣのアクセストランジスタＭＴが導通し、対応のメモリセルキャパシタＭＱの蓄積電荷が、対応のビット線ＢＬ（またはＺＢＬ）に伝達される。ビット線ＢＬまたはＺＢＬは、そのメモリセルの記憶データに応じてその電圧レベルが変化する。図２３においては、Ｈレベルデータがビット線ＢＬに読出された場合の信号波形を示す。
【０００７】
ビット線ＢＬおよびＺＢＬの一方にメモリセルデータが読出され、他方のビット線には、メモリセルデータは読出されない。この他方のビット線は、プリチャージ電圧（中間電圧レベル）を維持する。
【０００８】
ビット線ＢＬ（またはＺＢＬ）に読出された電圧（読出電圧）が十分な大きさになると、センスアンプ回路ＳＡが活性化され、ビット線ＢＬおよびＺＢＬの電圧を差動増幅する。センスアンプ回路ＳＡの差動増幅時においては、プリチャージ電圧に保持されるビット線の電位を基準として、メモリセルデータが読出されたビット線電圧の増幅が行なわれる。センスアンプ回路ＳＡはセンス動作完了後、ビット線ＢＬおよびＺＢＬの電圧をメモリセルデータに応じて電源電圧および接地電圧レベルに維持する。このセンスアンプ回路ＳＡがセンス動作を完了し、ビット線ＢＬおよびＺＢＬの電位が確定するまでの期間は、コラムインターロック期間と呼ばれ、この期間、列選択動作は禁止される。
【０００９】
コラムインターロック期間が完了すると、外部から列選択（列アクセス）を行なうことが可能となる。列アクセス時（列選択動作）においては、与えられた列アドレス信号に従って列選択信号Ｙが活性化され、列選択線ＣＳＬ上の列選択信号に従って列選択ゲートＣＳＧが導通し、ビット線ＢＬおよびＺＢＬが内部データ線対ＩＯＰに結合される。この状態で、書込／読出回路ＷＲＫが活性化される。データ書込時においては、書込／読出回路ＷＲＫに含まれるライトドライバが活性化され、センスアンプ回路ＳＡがラッチする信号電位を書込データに応じた電圧レベルに設定する。データ読出時においては、センスアンプ回路ＳＡにラッチされた信号が内部データ線対ＩＯＰを介して伝達され、書込／読出回路ＷＲＫに含まれるプリアンプにより増幅される。図２３においては、データ書込時の信号波形を破線で示す。
【００１０】
ＤＲＡＭにおいては、メモリセルキャパシタＭＱに格納された電荷を対応のビット線ＢＬ（またはＺＢＬ）に読出してセンスアンプ回路ＳＡで増幅してラッチする。センスアンプ回路ＳＡは、ビット線ＢＬおよびＺＢＬに現われる微小な電圧差を差動増幅しており、このセンス動作の間、データの破壊を防止するため、列アクセス（コラムアクセス）は禁止される。したがって、ＤＲＡＭにおいては、ワード線を選択し、次いで、センスアンプ回路ＳＡによるセンス動作が行なわれるロウアクセスと、列アドレス信号に従って列（ビット線対）を選択するコラムアクセスとが、時分割的に行なわれる。また、センスアンプ回路ＳＡのラッチ動作により、ビット線ＢＬおよびＺＢＬの増幅された電圧が、メモリセルＭＣに再書込され、破壊的に読出されたメモリセルデータが復元される。
【００１１】
ＤＲＡＭは、メモリセルＭＣが、１個のアクセストランジスタＭＴと１個のメモリセルキャパシタＭＱとで構成されており、メモリセルの占有面積は小さくまたビット単価も安く、大記憶容量のメモリとして広い用途において用いられている。
【００１２】
【発明が解決しようとする課題】
図２４は、ＤＲＡＭの動作シーケンスの一例を示す図である。図２４において、ロウアクセス指示信号ＲＡＣＴおよびデータ読出指示信号ＲＥＡＤが与えられる。ロウアクセス指示信号ＲＡＣＴは、標準ＤＲＡＭの場合には、ロウアドレスストローブ信号／ＲＡＳの活性化により与えられる。クロック信号に同期して動作する同期型ＤＲＡＭ（ＳＤＲＡＭ等）の場合には、アクティブコマンドＡＣＴによりロウアクセス指示信号が与えられる。読出動作指示信号ＲＥＡＤは、標準ＤＲＡＭの場合には、コラムアドレスストローブ信号／ＣＡＳおよびライトイネーブル信号／ＷＥ（および出力イネーブル信号／ＯＥ）により与えられる。ＳＤＲＡＭの場合には、この読出動作指示信号ＲＥＡＤは、リードコマンドで与えられる。
【００１３】
ロウアクセス指示信号ＲＡＣＴが与えられると、ワード線ＷＬが選択される。次いで、読出動作指示信号ＲＥＡＤが与えられると、そのときに与えられた列アドレスに従って列選択信号Ｙが選択状態へ駆動される。読出動作指示信号ＲＥＡＤに従って列選択が行なわれて所定期間経過後に、データＱが外部に読出される。この読出動作指示信号ＲＥＡＤが与えられてから外部に有効データが出力されるまでに要する時間は、標準ＤＲＡＭのおいてはＣＡＳアクセス時間ｔＣＡＣと呼ばれる。一方、ロウアクセス指示信号ＲＡＣＴが与えられてから有効データが外部に出力されるのに必要な時間はＲＡＳアクセス時間ｔＲＡＣと呼ばれる。
【００１４】
したがって、ロウアクセス指示信号ＲＡＣＴを活性化してから有効データが外部に出力されるまでには、行選択およびセンスアンプ活性化を行なった後、再び列選択を行なう必要があり、このＲＡＳアクセス時間ｔＲＡＣは比較的長い時間である。一方、ＣＡＳアクセス時間ｔＣＡＣは、選択状態にある行からメモリセルを選択してデータを読出すだけであり、センスアンプ回路ＳＡから書込／読出回路ＷＲＫに含まれる読出回路を通して出力バッファからデータが出力されるのに必要な時間であり、これは比較的短い時間である。したがって、同じワード線に対して連続的に読出動作指示信号ＲＥＡＤを与えてメモリセルデータを読出す場合には、比較的高速でデータを読出すことができる。この動作モードは標準ＤＲＡＭにおいてはページモードまたはスタティックコラムモードなどと呼ばれる。ＳＤＲＡＭにおいても、バースト動作が行なわれる場合には、バースト長データが、内部で生成される列アドレスに従って連続的に読出される。また、ＳＤＲＡＭにおいても、ページモード動作は可能である。
【００１５】
しかしながら、別の行を選択する場合、一旦、選択状態のワード線を、プリチャージ指示信号ＰＲＧを与えて非選択状態へ駆動して、再びロウアクセス指示信号ＲＡＣＴを与える必要がある。このプリチャージ指示信号ＰＲＧは、標準ＤＲＡＭにおいては、ロウアドレスストローブ信号／ＲＡＳの非活性化で与えられ、またＳＤＲＡＭ等においては、プリチャージコマンドにより与えられる。
【００１６】
このプリチャージ指示信号が与えられてから次にロウアクセス指示信号を与えるまでには、ＲＡＳプリチャージ時間ｔＲＰと呼ばれる時間が必要である。このＲＡＳプリチャージ期間の間に、行系回路を一旦スタンバイ状態に復帰させる。したがって、同一行（ワード線）を連続してアクセスする場合には、高速でデータアクセスを行なうことができるものの、行切換時（ページ切換時）においては、ワード線の非活性化、および新たなワード線の選択という動作が必要であり、この間データアクセスを行なうことができず、高速データ転送を行なうことができない。
【００１７】
このような行系回路の動作に起因するデータ転送速度の低下をカバーする手法として、キャッシュをＤＲＡＭに内蔵するキャッシュＤＲＡＭ、チップ内部のメモリアレイを複数のバンクに分割し、バンク単位で時分割動作（インターリーブ動作）させるマルチバンクＤＲＡＭ等が提案されている。
【００１８】
しかしながら、キャッシュＤＲＡＭは、その内部にキャッシュとしてＳＲＡＭ（スタティックＲＡＭ）を配置し、またキャッシュミス／ヒットの判定および判定結果に基づくＤＲＡＭとキャッシュとの間のデータ転送などの制御回路が必要となり、チップ面積が増加する。
【００１９】
また、マルチバンクＤＲＡＭの場合も、バンクを時分割態様でアクセスする場合のように異なるバンクへの連続アクセスについてはページ切換のオーバーヘッドは生じない（１つのバンクアクセス時に別のバンクにおいてワード線を選択するため）。しかしながら、同一バンクの異なる行へアクセスする場合には、ページ切換時のオーバーヘッドの問題が生じる。マルチバンク構成の効果を高め、できるだけ同一バンクへの連続アクセスが生じるのを防止するために、バンク数を増加させた場合、センスアンプ回路群を各バンクごとに設ける必要があり、メモリアレイの面積が増大し、またバンク制御回路の面積も増大するという問題が生じる。
【００２０】
それゆえに、この発明の目的は、回路面積を増加させることなくページ切換時のオーバーヘッドを低減して、データ転送速度を向上させることのできる半導体記憶装置を提供することである。
【００２１】
この発明の他の目的は、画像データ処理用途に応じて高速でデータ転送を行なうことのできる半導体記憶装置を提供することである。
【００２２】
【課題を解決するための手段】
この発明に係る半導体記憶装置は、行列状に配列される複数のメモリセルを有しかつ行方向に沿って複数のメモリブロックに分割されるメモリアレイと、各々がメモリアレイの所定数の行のメモリセルに対応してかつ複数のメモリブロックに共通に設けられる複数のメインワード線と、各メモリブロックのメモリセル行各々に対応して設けられ、各々に対応の行のメモリセルが接続する複数のサブワード線と、第１のアドレス信号ビットに従って複数のメインワード線のうちのアドレス指定された行に対応して配置されるメインワード線を選択するためのメインワード線選択回路と、メモリブロックに対応して配置され、各々が、第２のアドレス信号ビットをデコードしてデコード信号を生成し、該デコード信号に従って所定数の行の組から１行を指定するサブワード線指定信号を生成するための複数のサブデコード回路を備える。サブデコード回路の各々は、ワード線モード指定信号によって第１のモードが指定された場合は、複数のメモリブロック間で共通する１行のメモリセルが選択され、ワード線モード指定信号によって第２のモードが指定された場合は、複数のメモリブロック間で複数行にわたるメモリセルが選択されるように、デコード信号と前記サブワード線指定信号との対応関係を変更するための切換回路を含む。
【００２３】
この発明に係る半導体記憶装置は、さらに、サブワード線各々に対応して設けられ、サブワード線指定信号と対応のメインワード線上の信号とに従って対応のサブワード線を選択状態へ駆動するための複数のサブワード線ドライブ回路を備える。
【００２４】
サブデコード回路は、好ましくは所定数の行の各々に対応して設けられ、与えられたアドレス信号ビットをデコードするための複数の単位デコード回路を含む。切換回路は、好ましくは、この所定数の行に対応して配置され、予め定められた単位デコード回路の出力するデコード信号の１つをワード線モード指定信号に従って選択して出力するための複数の単位切換回路を含む。これら複数の単位切換回路の出力信号の１つが活性化されてサブワード線指定信号となる。
【００２５】
好ましくは、各メインワード線は、互いに相補なメインワード線選択信号を伝達するための第１および第２のワード線の対を含む。サブワード線選択ドライブ回路は、サブワード線指定信号と対応の第１および第２のワード線の対の信号とに従って対応のサブワード線を選択状態へ駆動するためのドライブ回路を含む。
【００２６】
また、好ましくは、メインワード線の各々は、互いに相補なメインワード線選択信号を伝達するための第１および第２のワード線の対を含む。サブワード線選択ドライブ回路の各々は、対応の単位切換回路の出力信号と対応の第１および第２のワード線の対の信号とに従って対応のサブワード線を選択状態へ駆動するためのドライブ回路を備える。
【００２７】
また好ましくはさらに、メモリブロック単位で列選択を行なって、複数ビットのメモリセルをデータアクセスのため選択するための列選択回路が設けられる。
【００２８】
また、好ましくは、複数のサブデコード回路は、複数のメモリブロック各々に対応して設けられ、各々が対応のメモリブロックへサブワード線指定信号を伝達する。
【００２９】
また、好ましくは、外部からのワード線モード選択信号に従ってワード線モード指定信号を生成するワード線モード制御回路が設けられる。
【００３０】
また、好ましくは、外部からのワード線モード選択信号をラッチしかつ出力するためのラッチ回路と、このラッチ回路の出力信号と行選択タイミング制御信号とに従ってワード線モード指定信号を生成するためのワード線モード制御回路が設けられる。
【００３１】
この所定数の行は、８の自然数倍の行であり、またメモリブロックは、８の自然数倍の数設けられる。
【００３６】
また、好ましくは、異なる行が選択されるメモリブロックにおいて、同一の論理列アドレスが指定されるように物理アドレスが設定される。
【００３７】
ページサイズ指定信号に従って、メモリブロック単位で、アドレスビット（デコード信号）とサブワード線選択信号との対応関係を切換えることにより、メモリブロック単位で選択状態へ駆動されるサブワード線を異ならせることができ、応じて、１つのロウアクセス後異なる行へ連続アクセスすることができ、ロウアクセス回数を低減でき、応じてデータ転送速度を増加させることができる。
【００３８】
また、メモリブロックそれぞれにサブデコード信号を配設し、メインワード線を相補ワード線対で構成することにより、配線領域の増加を伴うことなく各メモリブロック単位で選択されるサブワード線のパターンを変更する構成を実現することができる。
【００３９】
【発明の実施の形態】
［実施の形態１］
図１は、この発明の実施の形態に従う半導体記憶装置の全体の構成を概略的に示す図である。図１において、この半導体記憶装置１は、行列状に配列される複数のメモリセルを有するメモリアレイ１０１と、外部から与えられるクロック信号ＣＬＫに同期して、外部からの制御信号ＣＫＥ、ＲＡＳ、ＣＡＳおよびＷＥを取込み、取込んだ制御信号の論理レベルの組合せに応じて内部動作制御信号を生成するタイミング生成／制御回路１１２を含む。
【００４０】
この半導体記憶装置１は、クロック同期型半導体記憶装置であり、外部からのクロック信号ＣＬＫに同期してデータＤＡＴＡの転送を行なう。制御信号ＣＫＥは、クロックイネーブル信号であり、この制御信号ＣＫＥが活性状態のときに、クロック信号ＣＬＫに従ってタイミング生成／制御回路１１２が各種内部動作制御信号を生成する。制御信号ＲＡＳ、ＣＡＳおよびＷＥのクロック信号ＣＬＫのたとえば立上がりエッジにおける論理レベルの組合せに応じて動作モードが指定される。このタイミング生成／制御回路１１２へは、また、特定のアドレスビットが与えられ、このアドレスビットと組合せて、動作モードが指定されてもよい。
【００４１】
半導体記憶装置１は、さらに、タイミング生成／制御回路１１２の制御の下に外部から与えられるアドレスを取込み、かつラッチして内部ロウアドレス信号を生成するロウアドレスバッファ／ラッチ１０７と、タイミング生成／制御回路１１２の制御の下に動作し、ロウアドレスバッファ／ラッチ１０７からの内部ロウアドレス信号をデコードするロウデコーダ１０５と、外部から与えられるワード線モード指定信号ＷＬＭＳをラッチするワード線モードバッファ／ラッチ１０８と、タイミング生成／制御回路１１２からのタイミング制御信号とワード線モードバッファ／ラッチ１０８からのワード線モード指定信号ＷＬＭＳとに従って、ワード線モード指示信号を生成するワード線モード制御回路１０６と、ロウデコーダ１０５からのデコード信号とワード線モード制御回路１０６からのワード線指定モード指示信号ＬＭ，ＢＭに従って、メモリアレイ１０１の行を選択するためのワード線ドライバ１０４を含む。
【００４２】
ワード線モードバッファ／ラッチに与えられるワード線モード指定信号ＷＬＭＳは、１行が１ページに対応する場合、フルページのメモリセルを選択するラインモードＬＭを指定するラインモード指示信号ＬＭと、異なるページを部分的に選択し、たとえば表示画面上での矩形領域に相当する領域を同時に選択するボックスモード指示信号ＢＭを含む。ラインモードが指定されたときには、メモリアレイ１０１において実線で示すように、１行のメモリセルが選択される。ボックスモードＢＭが指定された場合には、メモリアレイ１０１において破線で示すように異なる行（ワード線）が同時に選択される。たとえばグラフィックス処理用途などにおいて、その処理内容に応じてワード線選択モードが指定される。
【００４３】
半導体記憶装置１は、さらに、タイミング生成／制御回路１１２の制御の下に動作し、外部からのアドレス信号を取込みかつラッチして内部コラムアドレス信号を生成するコラムアドレスバッファ／ラッチ１０９と、タイミング生成／制御回路１１２の制御の下に動作し、コラムアドレスバッファ／ラッチ１０９からの内部コラムアドレス信号をデコードして列選択信号を生成するコラムデコーダ１０３と、タイミング生成／制御回路１１２の制御の下に活性化され、メモリアレイ１０１の選択行に接続されるメモリセルデータの検知、増幅およびラッチを行なうセンスアンプ１０２を含む。このセンスアンプ１０２は、メモリアレイ１０１の各列に対応して配置されるセンスアンプ回路と、コラムデコーダ１０３からの列選択信号に従って選択列を内部データ線に接続する列選択ゲート両者を含む。
【００４４】
センスアンプ１０２に含まれる列選択ゲートを介してメモリアレイ１０１の選択メモリセルとデータの転送を行なうデータ出力回路１１０およびデータ入力回路１１１が設けられる。データ出力回路１１０は、データ読出モード時、すなわちリードコマンドが与えられたときに活性化され、センスアンプ１０２のセンスアンプ回路によりラッチされたメモリセルデータをクロック信号ＣＬＫに同期して読出して読出データを生成する。データ入力回路１１１は、ライトコマンドが与えられ、データ書込が指示されたときに、外部からのデータＤＡＴＡをクロック信号ＣＬＫに同期して取込み、センスアンプ１０２に含まれる列選択ゲートを介してメモリアレイ１０１の選択メモリセルに伝達する。
【００４５】
ボックスモードＢＭを利用することにより、異なる行が同時に選択状態に駆動されており、ページ切換時においても、連続的にコラムアドレスを行なって異なる行へアクセスすることができ、ページ切換時のオーバーヘッドをなくすことができ、高速データ転送が実現される。
【００４６】
図２は、図１に示す半導体記憶装置の動作シーケンスの一例を示す図である。図２に示すように、この半導体記憶装置はクロック信号ＣＬＫに同期して動作する。チップインターフェイスは、ＳＤＲＡＭ（シンクロナスＤＲＡＭ）と同様であるが、さらに、ワード線選択モードを指定するためのワード線モード指定信号ＷＬＭＳが用いられる。このワード線選択モード指定信号ＷＬＭＳは、ロウアクセスを指示するアクティブコマンドが与えられるときに、ワード線モードバッファ／ラッチ１０８に取込まれてラッチされる。
【００４７】
図２においてコマンドＣＭＤは、図１に示す制御信号ＲＡＳ、ＣＡＳおよびＷＥの論理レベルの組合せで表わされる。コマンドＣＭＤ、アドレス、および書込データの取込みは、クロック信号ＣＬＫの立上がりに同期して実行される。クロックサイクル♯ａにおいて、アクティブコマンドＡＣＴが与えられ、またラインモード（Ｌ．Ｍ．）を指定するためにワード線モード指定信号ＷＬＭＳがＬレベルに設定される。クロックサイクル♯ｂの開始時、クロック信号ＣＬＫの立上がりエッジでこれらの信号が取込まれ、内部動作が行なわれる。このアクティブコマンドＡＣＴが与えられると、ロウアクセスが指示され、ロウデコーダ１０５、ワード線ドライバ１０４、およびセンスアンプ１０２などの行選択に関連する行系回路が動作する。また、クロックサイクル♯ｂのクロック信号ＣＫの立上がりエッジで、外部からのアドレスがロウアドレスＲとして取込まれ、ロウアドレスバッファ／ラッチ１０７により、内部ロウアドレス信号が生成されてロウデコーダ１０５へ与えられる。
【００４８】
クロックサイクル♯ｂにおいてアクティブコマンドＡＣＴが与えられた後、１クロックサイクル後のクロックサイクル♯ｃにおいてデータ書込を指示するライトコマンドＷＲＩＴＥが与えられる。このライトコマンドＷＲＩＴＥが与えられると、そのときのアドレスがコラムアドレスＣとしてコラムアドレスバッファ／ラッチ１０９により取込まれ内部コラムアドレス信号が生成される。また、タイミング生成／制御回路１１２の制御の下に、データ入力回路およびコラムデコーダ１０３が動作し、このクロック信号ＣＬＫの立上がりで、データが取込まれて、データ入力回路１１１へ与えられる。この取込まれたデータは、所定のシーケンスで、選択メモリセルへ書込まれる。
【００４９】
データ書込が完了すると、クロックサイクル♯ｄにおいてプリチャージコマンドＰＲＧが与えられ、この半導体記憶装置１がプリチャージ状態となり、メモリアレイ１０１の選択ワード線が非選択状態へ駆動される。
【００５０】
いわゆるＲＡＳプリチャージ時間が経過した後、クロックサイクル♯ｅにおいて再びアクティブコマンドＡＣＴが与えられる。この時同時に、ワード線モード指定信号ＷＬＭＳをＨレベルに設定してボックスモード（Ｂ．Ｍ．）を指定する。このクロックサイクル♯ｅにおいて、アクティブコマンドＡＣＴと同時に与えられたアドレスをロウアドレスＲとして、行選択動作が行なわれる。ボックスモードにおいて、メモリアレイ１０１においては、異なる行が同時に選択されている。したがって、クロックサイクル♯ｆ、♯ｇおよび♯ｈにおいてデータ読出を指示するリードコマンドＲＥＡＤを与え、同時にコラムアドレスＣを与えることにより、異なる行のメモリセルのデータを連続的読出すことができる。ここで、リードコマンドＲＥＡＤが与えれてからデータが出力されるまでに必要とされる期間であるコラムレイテンシＣＬが２の場合のデータ読出動作シーケンスを図２において示している。
【００５１】
外部から、ワード線モード指定信号ＷＬＭＳをアクティブコマンドＡＣＴと同時に与えて、ワード線選択態様を変更することにより、各処理内容に応じて、容易にページサイズを変更することができる。
【００５２】
図３（Ａ）は、図１に示すワード線モード制御回路１０６の構成の一例を示す図である。図３（Ａ）においてワード線モード制御回路１０６は、ワード線モードバッファ／ラッチ１０８からの内部ワード線モード指定信号ＷＬＭＳｉを受けるインバータ１０６ａと、インバータ１０６ａの出力信号とタイミング制御信号ＴＭＣを受けてボックスモード指示信号ＢＭを生成するＮＯＲ回路１０６ｂと、ワード線モードバッファ／ラッチ１０８からの内部ワード線モード指定信号ＷＬＭＳｉとタイミング制御信号ＴＭＣとを受けてラインモード指示信号ＬＭを生成するＮＯＲ回路１０６ｃを含む。次に、図３（Ａ）に示すワード線モード制御回路１０６の動作を図３（Ｂ）に示すタイミングチャートを参照して説明する。
【００５３】
スタンバイ状態（プリチャージ状態）においては、タイミング制御信号ＴＭＣはＨレベルであり、ＮＯＲ回路１０６ｂおよび１０６ｃからそれぞれ出力されるボックスモード指示信号ＢＭおよびラインモード指示信号ＬＭはともにＬレベルである。
【００５４】
アクティブコマンドＡＣＴが与えられると、タイミング制御信号ＴＭＣがＬレベルとなり、ＮＯＲ回路１０６ｂおよび１０６ｃがインバータとして動作する。またこのアクティブコマンドＡＣＴが与えられると、同時に、ワード線モード指定信号ＷＬＭＳの状態が確定し、ワード線モードバッファ／ラッチ１０８からの内部ワード線モード指定信号ＷＬＭＳｉは、ＨレベルまたはＬレベルに固定される。このワード線モード指定信号ＷＬＭＳ（ＷＬＭＳｉ）のＨレベル／Ｌレベルに応じて、ボックスモード指示信号ＢＭおよびラインモード指示信号ＬＭの一方がＨレベルの活性状態へ駆動される。ラインモードが指定されるときには、ワード線モード指定信号ＷＬＭＳが、Ｌレベルである。したがって、ＮＯＲ回路１０６ｃからのラインモード指示信号ＬＭがＨレベルとなり、一方、ＮＯＲ回路１６０ｂからのボックスモード指示信号ＢＭはＬレベルである。逆に、ボックスモードが指定されたときには、ワード線モード指定信号ＷＬＭＳは、Ｈレベルであり、ＮＯＲ回路１０６ｂからのボックスモード指示信号ＢＭがＨレベルとなり、一方、ＮＯＲ回路１０６ｃからのラインモード指示信号ＬＭはＬレベルを維持する。
【００５５】
ボックスモード指示信号ＢＭおよびラインモード指示信号ＬＭの一方が活性化された後、指定されたワード線選択モードに従ってワード線ＷＬが選択状態へ駆動される。
【００５６】
タイミング制御信号ＴＭＣおよび選択ワード線ＷＬは、プリチャージコマンドＰＲＧが与えられるまでその状態を維持する。プリチャージコマンドＰＲＧが与えられると、タイミング制御信号ＴＭＣがＨレベルの非活性状態となり、ラインモード指示信号ＬＭおよびボックスモード指示信号ＢＭが、ともにＬレベルとなる。また、このプリチャージコマンドＰＲＧにより選択ワード線が非選択状態へ駆動される。
【００５７】
このタイミング制御信号ＴＭＣは、たとえば、アクティブコマンドＡＣＴの活性化に応答して所定期間経過後セットされかつプリチャージコマンドＰＲＧの印加に応答してリセットされるセット／リセットフリップフロップを用いて生成することができる。また、このタイミング制御信号ＴＭＣとして、たとえばロウデコーダ１０６をイネーブルするためのロウデコーダイネーブル信号（ＲＡＤＥ）が用いられてもよい。
【００５８】
図４は、メモリアレイ１０１の構成を概略的に示す図である。図４において、メモリアレイ１０１は、行方向に沿って１６個のメモリブロックＭＢ♯０−ＭＢ♯１５に分割される。これらのメモリブロックＭＢ♯０−ＭＢ♯１５に共通に、メインワード線を選択するためのメインデコーダ１５３が配置される。このメインデコーダ１３５からのメインワード線選択信号は、メモリブロックＭＢ♯０−ＭＢ♯１５上にわたってこれらに共通に行方向に延在して配置されるメインワード線対ＷＬＰ上を伝達される。メインワード線対ＷＬＰは、メインワード線ＭＷＬおよびＺＭＷＬを含む。これらのメインワード線ＭＷＬおよびＺＭＷＬには互いに相補なメインワード線選択信号が伝達される。
【００５９】
メモリブロックＭＢ♯０−ＭＢ♯１５それぞれにおいては、メモリセル行に対応してサブワード線ＳＷＬが配設され、このサブワード線ＳＷＬには、対応のメモリブロックの対応の行のメモリセルが接続される。一例として、メインデコーダ１５３は、６ビットのアドレスＲＡ８−ＲＡ３をデコードして６４対のメインワード線対ＷＬＰから１つのメインワード線対を選択する。メモリブロックＭＢ♯０−ＭＢ♯１５それぞれにおいては５１２本のサブワード線ＳＷＬが配設され、１つのメインワード線対ＷＬＰに対し８本のサブワード線ＳＷＬが設けられる。
【００６０】
これらのメモリブロックＭＢ♯０−ＭＢ♯１５それぞれに対応して、サブワードドライバ帯ＳＷＤＢ０−ＳＷＤＢ１５が配設される。これらのサブワードドライバ帯ＳＷＤＢ０−ＳＷＤＢ１５は、図１に示すワード線ドライバ１０４に対応し、このワード線ドライバ１０４が、メモリアレイ内において各メモリブロックに対応して分散して配置される。これらのサブワードドライバ帯ＳＷＤＢ０−ＳＷＤＢ１５においては、サブワード線ＳＷＬそれぞれに対応してサブワード線ドライブ回路が配置される。
【００６１】
メモリブロックＭＢ♯０−ＭＢ♯１５それぞれに対応して、また、センスアンプ帯ＳＡＢ０−ＳＡＢ１５が位置される。これらのセンスアンプ帯ＳＡＢ０−ＳＡＢ１５の各々は、１２８個のセンスアンプ回路ＳＡを含む。すなわち、メモリブロックＭＢ♯０−ＭＢ♯１５の各々は、５１２行・１２８列に配列されるメモリセルを有する。これらのセンスアンプ帯ＳＡＢ０−ＳＡＢ１５のセンスアンプ回路は、同時に活性化される。
【００６２】
センスアンプ帯ＳＡＢ０−ＳＡＢ１５とサブワードドライバ帯ＳＷＤＢ０−ＳＷＤＢ１５の交差部に対応してサブデコーダ帯ＳＤＥＣ０−ＳＤＥＣ１５が配設される。サブデコーダ帯ＳＤＥＣ０−ＳＤＥＣ１５の各々は、８個のサブデコード回路を含み、ロウアドレスビットＲＡ２−ＲＡ０およびワード線モード指定信号ＷＬＭＳに従って、対応のメモリブロックのサブワードドライバ帯に与えられるサブデコード信号の１つを活性化する。
【００６３】
サブワードドライバ帯ＳＷＤＢを伝達される信号／ＳＤ７−／ＳＤ０の１つが活性化され、１つのメインワード線対ＷＬＰに対応して設けられる８個のサブワード線ＳＷＬから１つのサブワード線を選択する。メインワード線を相補信号線対とすることにより、サブワードドライバ帯ＳＷＤＢ０−ＳＷＤＢ１５にそれぞれ、８本のサブデコード信号伝達線を配線面積を増加させることなく配設することができる（相補サブデコード信号対は利用しない）。メインワード線は、等価的に、４本のサブワード線ＳＷＬに対し１つのメインワード線を配設する構成であり、余裕を持ってメインワード線を配置することができる。
【００６４】
このメモリアレイ構成においては、ロウアドレスビットＲＡ８−ＲＡ３により、メインデコーダ１５３が６４対のメインワード線対ＷＬＰから１つのメインワード線対を選択する。一方、サブデコーダ帯ＳＤＥＣ０−ＳＤＥＣ１５においては、ロウアドレスビットＲＡ２−ＲＡ３およびワード線モード指定信号ＷＬＭＳに従って、８本のサブデコード信号伝達線のうち１つのサブデコード信号伝達線を選択状態へ駆動する。したがって、共通のメインワード線対が選択された場合でも、このワード線モード指定信号ＷＬＭＳにより、メモリブロック単位で、選択されるサブワード線を異ならすことが可能となる。
【００６５】
データアクセス時においては、コラムアドレスビットＣＡ７−ＣＡ４により、１６個のメモリブロックＭＢ♯０−ＭＢ♯１５のうち１つのメモリブロックが選択される。この選択されたメモリブロックにおいて、４ビットのコラムアドレスビットＣＡ３−ＣＡ０により、１２８個のセンスアンプ回路ＳＡに対する選択を行なう。したがって、８個のセンスアンプ回路ＳＡがこのコラムアドレスビットＣＡ３−ＣＡ０により選択され、８ビットのデータＤＱ０−ＤＱ７の書込／読出（データアクセス）を行なうことができる。
【００６６】
図５（Ａ）は、ラインモード（ＬＩＮＥ ＭＯＤＥ）のときに活性化されるサブデコード信号／ＳＤとロウアドレスビットの対応関係を一覧にして示す図である。ロウアドレスビットＸ０−Ｘ２は、外部ロウアドレスビットＲＡ０−ＲＡ２をバッファ処理して生成される内部ロウアドレスビットである。サブデコーダ帯ＳＤＥＣ０−ＳＤＥＣ１５においては、８個のサブデコード信号／ＳＤ０−／ＳＤ７が生成されて対応のサブワードドライバ帯に伝達される。ロウアドレスビットＸ２−Ｘ０とサブデコーダ帯ＳＤＥＣ０−ＳＤＥＣ１５におけるサブデコード信号／ＳＤ０−／ＳＤ７の対応関係はすべて同じである。３ビットのロウアドレスＸ２−Ｘ０により、８個のサブデコード信号／ＳＤ０−／ＳＤ７のうちの１つが活性化される。たとえば、ロウアドレスビットＸ２−Ｘ０がすべて“０”のときにはサブデコード信号／ＳＤ０が、サブデコーダ帯ＳＤＥＣ０−ＳＤＥＣ１５において活性化される。なお、図５（Ａ）においては、サブデコーダ帯ＳＤＥＣ１−ＳＤＥＣ１５においては、サブデコード信号の番号のみを簡単化のために示す。
【００６７】
したがって、図５（Ｂ）に示すように、メインワード線対ＷＬＰに対して同じ位置関係にあるサブワード線ＳＷＬａが、メモリブロックＭＢ♯０−ＭＢ♯１５において選択される。メモリブロックＭＢ♯０−ＭＢ♯１５において、サブデコード信号／ＳＤ０−／ＳＤ７とサブワード線の対応関係は一意的に定められている（後に詳細に説明する）。したがって、水平方向に走査が行なわれるラスタスキャン走査が実行される映像信号の表示のための読出またはバッファ処理のための入力時などにおいては、メインワード線対ＷＬＰを１ページとして、連続的にアクセスすることにより、いわゆる「水平走査線」を１ページに対応させて画素データの処理転送を行なうことができる。
【００６８】
図６（Ａ）は、ボックスモード（ＢＯＸ ＭＯＤＥ）のときに活性化されるサブデコード信号／ＳＤとロウアドレスビットＸ０−Ｘ２の対応関係を一欄にして示す図である。この図６（Ａ）においてもサブデコーダ帯ＳＤＥＣ１−ＳＤＥＣ１５においては、活性化されるサブデコード信号の番号のみを示す。図６（Ａ）に示すように、ボックスモードにおいては、２つのサブデコーダ帯を単位として、異なるサブデコード信号が活性化される。隣接するサブデコーダ帯単位においては、活性化されるサブデコード信号の位置が１つ番号の大きい方にずれる（サイクリックにずれる）。したがって、ロウアドレスビットが与えられたとき、２つのメモリブロックを単位として、１行ずれてサブワード線が選択される。たとえば、ロウアドレスビットＸ０−Ｘ２がすべて“０”のときには、サブデコーダ帯ＳＤＥＣ０およびＳＤＥＣ１においてサブデコード信号／ＳＤ０が活性化される。サブデコーダ帯ＳＤＥＣ２およびＳＤＥＣ３においては、サブデコード信号／ＳＤ１が活性化される。同様にして、サブデコーダ帯ＳＤＥＣ４およびサブデコーダ帯ＳＤＥＣ５においてサブデコード信号／ＳＤ２が活性化され、順次活性化されるサブデコード信号の番号が増大する。サブデコーダ帯ＳＤＥＣ１４およびＳＤＥＣ１５においては、サブデコード信号／ＳＤ７が活性化される。
【００６９】
図６（Ｂ）は、ロウアドレスビットＸ０−Ｘ２が“０”のときの選択サブワード線を示す図である。図６（Ｂ）に示すように、メインワード線対ＷＬＰが選択されたとき、メモリブロックＭＢ♯０およびＭＢ♯１においてサブワード線ＳＷＬ０が選択され、メモリブロックＭＢ♯２およびＭＢ♯３においてサブワード線ＳＷＬ１が選択される。メモリブロックＭＢ♯２ｉおよびＭＢ♯２ｉ＋１においてはサブワード線ＳＷＬｉが選択される。ここでｉ＝１〜６である。最終的に、メモリブロックＭＢ♯１４およびＭＢ♯１５においてサブワード線ＳＷＬ７が選択される。
【００７０】
サブワード線ＳＷＬ０のメモリセルとサブワード線ＳＷＬ１に接続されるメモリセルの列アドレスを論理アドレス空間上で同一とすれば、論理アドレス空間上で、異なる行でかつ同じ列アドレスのメモリセルが同時に選択される。すなわち、矩形領域に配置されるメモリセルが同時に選択されるのと等価となる。矩形領域のメモリセルデータの選択は、たとえば以下の処理実行時に行なわれる。たとえば、グラフィック処理に置いて、ＤＣＴ（離散コサイン変換）などにおいて８画素・８画素単位で処理が実行される。したがって、異なる行を順次アクセスすることにより、メインワード線を活性状態に維持した状態で８行の画素データを連続して読出すことができる。これにより、ページ切換時のオーバーヘッドをなくし、高速の連続データ転送が可能となる。
【００７１】
図７は、１つのメモリブロックＭＢ♯ｉに関連する部分の構成を概略的に示す図である。メモリブロックＭＢ♯ｉ（ｉ＝０〜１５）上にわたって、メインデコーダ１５３からのメインワード線選択信号を伝達する。メインワード線対ＷＬＰ０−ＷＬＰ６３が配設される。このメインデコーダ１５３から延在するメインワード線対ＷＬＰ０−ＷＬＰ６３は、メモリブロックＭＰ♯０−ＭＢ♯１５に共通に配設される。
【００７２】
このメモリブロックＭＢ♯ｉ内においては、１つのメインワード線対ＷＬＰ（ＷＬＰ０−ＷＬＰ６３）に対し、８本のサブワード線ＳＷＬ０−ＳＷＬ７が配設される。サブワード線ＳＷＬと交差する方向にビット線対ＢＬＰが配設される。メモリブロックＭＢ♯ｉの両側にセンスアンプ帯ＳＡＢｕおよびＳＡＢｄが配設される。センスアンプ帯ＳＡＢｕおよびＳＡＢｄにおいては、１つおきのビット線対ＢＬＰに対してセンスアンプ回路ＳＡが配置される。交互配置型センスアンプ構成を採用することにより、センスアンプ回路ＳＡのピッチ条件を緩和する。
【００７３】
センスアンプ帯ＳＡＢｕおよびＳＡＢｄに隣接して、サブデコーダ帯ＳＤＥＣｉｕおよびＳＤＥＣｉｄが配設される。これらのサブデコーダ帯ＳＤＥＣｉｕおよびＳＤＥＣｉｄの各々は、内部ロウアドレスビットＸ０−Ｘ２および／Ｘ０−／Ｘ２とワード線モード指定信号ＷＬＭＳとに従ってサブデコード信号／ＳＤ０−／ＳＤ７を生成する。サブデコード帯ＳＤＥＣｉｕおよびＳＤＥＣｉｄが別々に設けられているのは、８ビットのサブデコード信号／ＳＤ０−／ＳＤ７のうち、偶数のサブデコード信号および奇数のサブデコード信号をそれぞれ別々に生成し、サブデコーダ帯に含まれるサブデコード回路のピッチ条件を緩和するためである。サブデコード信号／ＳＤ０−／ＳＤ７は、列方向に延在する８ビットのサブワード選択線１５５上を伝達される。サブワード選択線１５５はサブワードドライバ帯ＳＷＤＢｉに配設される。
【００７４】
サブワードドライバ帯ＳＷＤＢｉにおいては、サブワード線ＳＷＬ０−ＳＷＬ７それぞれに対応してサブワードドライブ回路ＳＷＤ０−ＳＷＤ７が配置される。これらのサブワードドライバＳＷＤ０−ＳＷＤ７については、このメモリブロックＭＢ♯ｉにおいてサブワード線ＳＷＬが５１２本設けられるため、５１２個のサブワードドライブ回路ＳＷＤが配置される。１つのメインワード線対に対して８個のサブワードドライバＳＷＤ０−ＳＷＤ７が配置され、対応のメインワード線対ＷＬＰ上の信号と対応のサブデコード信号／ＳＤとに従って対応のサブワード線を選択状態へ駆動する。
【００７５】
センスアンプ帯ＳＡＢｕおよびＳＡＢｄおよびサブデコーダ帯ＳＤＥＣｉｕおよびＳＤＥＣｉｄ内に行方向に延在して、メモリブロックＭＢ♯０−ＭＢ♯１５に共通にローカルＩＯバスＬＩＯｕおよびＬＩＯｄが配設される。これらのローカルＩＯバスＬＩＯｕおよびＬＩＯｄは、それぞれ、４ビットの幅を有する。列選択線ＣＳＬ上の列選択信号に従って、センスアンプ帯ＳＡＢｕおよびＳＡＢｄそれぞれにおいて４つのセンスアンプ回路（４つのビット線対）が選択され、合計８ビットのメモリセルが選択される。これらのローカルＩＯバスＬＩＯｕおよびＬＩＯｄは、バス選択回路１６０ｕおよび１６０ｄを介してグローバルデータバスＧＩＯに接続される。
【００７６】
バス選択回路１６０ｕおよび１６０ｄは、それぞれ、バス選択信号ＢＳＧに応答して、対応のローカルＩＯバスＬＩＯｕおよびＬＩＯｄをグローバルデータバスＧＩＯに接続する。バス選択回路１６０ｕおよび１６０ｄが設けられているのは、以下の理由による。メモリブロックＭＢ♯０−ＭＢ♯１５により構成されるメモリサブアレイが、１２８・１６・５１２＝１Ｍビットの記憶容量を有しており、必要とされる記憶容量に応じて、このサブアレイが複数個配設される。ロウまたはコラムアクセス時に１つのメモリサブアレイを選択してグローバルデータバスＧＩＯに接続する。メモリサブアレイが複数個設けられる場合においても、列選択線ＣＳＬは、複数のメモリサブアレイに対して共通に配設される（コラムデコーダが複数のメモリサブアレイに共通に設けられる）。
【００７７】
この半導体記憶装置が複数バンクのマルチバンク構成の場合には、列アクセス時にブロック選択信号ＢＳＧが活性化される。また、１つのバンクのみを含むノン・マルチバンク構成の場合においては、バス選択回路１６０ｕおよび１６０ｄは、ロウアクセス時のサブアレイを特定するサブアレイ特定信号に従ってローカルＩＯバスＬＩＯとグローバルデータバスＧＩＯの接続を行なってもよく、またサブアレイ選択信号をラッチしてコラムアクセス時に、ローカルＩＯバスＬＩＯとグローバルデータバスＧＩＯの接続を行なってもよい。これはメモリの構成に応じて適当に定められる。また、センスアンプ帯ＳＡＢｕおよびＳＡＢｄも、隣接メモリサブアレイ間で共有されるシェアードセンスアンプ構成を有してもよい。このシェアードセンスアンプ構成でも同様に本発明は適用可能であり、同様の効果を得ることができる。
【００７８】
図８は、図４に示すサブデコーダ帯ＳＤＥＣの１つの構成を概略的に示す図である。図８においては、８個のサブデコード回路１７０−０〜１７０−７を示す。これらの８個のサブデコード回路１７０−０〜１７０−７のうち奇数番号のサブデコード回路が、図７のサブデコーダ帯ＳＤＥＣｉｕまたはＳＤＥＣｉｄに配置され、偶数番号のサブデコード回路が他方のサブデコーダ帯に配置される。これらのサブデコード回路１７０−０〜１７０−７から、サブデコード信号／ＳＤ０−／ＳＤ７が生成されて、サブワード選択線１５５上に伝達される。
【００７９】
これらのサブデコード回路１７０−０〜１７０−７に対応して、相補アドレスビットＸ２−Ｘ０および／Ｘ２−／Ｘ０をデコードするためのローカルデコード回路１６５−０〜１６５−７が配置される。これらのローカルデコード回路１６５−０〜１６５−７の各々は、３ビットアドレスデコーダであり、相補なデコード信号を生成する。これらのローカルデコード回路１６５−０〜１６５−７各々の出力するデコード信号が、基本的に、２つのサブデコード回路へ与えられる。ただし、図５（Ａ）に示すように、サブデコーダ帯ＳＤＥＣ０およびＳＤＥＣ１のサブデコード回路は、同じローカルデコード回路の出力信号を受ける。メモリブロックＭＢ♯０およびＭＢ♯１においては、ラインモードおよびボックスモードいずれにおいても、同じサブワード線が選択されるためである。
【００８０】
サブデコード回路１７０−０〜１７０−７の各々は同一構成を有し、ラインモード指示信号ＬＭとボックスモード指示信号ＢＭとを受け、対応のローカルデコード回路からの相補アドレスビットを受ける入力ノードＸＬＭおよび／ＸＬＭと、予め定められたローカルデコード回路のデコード信号を受ける入力ノードＸＢおよび／ＸＢＭを含む。ラインモードが指定されたときには、ラインモード指示信号ＬＭがＨレベルとなり、入力ノードＸＬＭおよび／ＸＬＭに与えられた相補デコード信号に従ってサブデコード信号／ＳＤｉが生成される。一方、ボックスモードが指定されたときには、ボックスモード指示信号ＢＭがＨレベルとなり、入力ノードＸＢＭおよび／ＸＢＭに与えられたデコード信号に従ってサブデコード信号／ＳＤｉが生成される。
【００８１】
サブデコード回路１７０−０〜１７０−７において、ボックスモード指示信号ＢＭおよびラインモード指示信号ＬＭに従ってデコード信号を選択することにより、容易に各ワード線選択モードに応じて、選択されるサブワード線の位置を変更することができる。ローカルデコード回路１６５−０〜１６５−７とサブデコード回路１７０−０〜１７０−７の入力の接続は、このサブデコーダ帯の配置位置に応じて変更される。配線により、図５（Ａ）および図６（Ａ）に示すラインモードおよびボックスモードにおけるサブワード線選択が実現される。
【００８２】
図９は、図８に示すサブデコード回路１７０（１７０−０〜１７０−７）の構成を示す図である。図９において、サブデコード回路１７０は、ノードＮＤＡと接地ノードの間に直列に接続され、それぞれのゲートに、ラインモード指示信号ＬＭおよびノード／ＸＬＭのアドレスビットを受けるＮチャネルＭＯＳトランジスタ（絶縁ゲート型電界効果トランジスタ）ＴＲ２およびＴＲ１と、ノードＮＤＢと接地ノードの間に直列に接続され、それぞれのゲートにラインモード指示信号ＬＭおよびノードＸＬＭに与えられたデコード信号を受けるＮチャネルＭＯＳトランジスタＴＲ４およびＴＲ３と、ノードＮＤＡと接地ノードの間に直列接続され、それぞれのゲートにボックスモード指示信号ＢＭとノード／ＸＢＭのデコード信号を受けるＮチャネルＭＯＳトランジスタＴＲ６およびＴＲ５と、ノードＮＤＢと接地ノードの間に直列接続され、それぞれのゲートにボックスモード指示信号ＢＭおよびノードＸＢＭに与えられるデコード信号を受けるＮチャネルＭＯＳトランジスタＴＲ８およびＴＲ７を含む。
【００８３】
ラインモード指示信号ＬＭがＨレベルのときには、ＭＯＳトランジスタＴＲ２およびＴＲ４がオン状態となり、ノード／ＸＬＭおよびＸＬＭに与えられたデコード信号に従ってＭＯＳトランジスタＴＲ１およびＴＲ３により、ノードＮＤＡおよびＮＤＢの一方が接地電圧レベルに駆動される。ボックスモード指示信号ＢＭがＨレベルのときには、ＭＯＳトランジスタＴＲ６およびＴＲ８がオン状態となり、入力ノード／ＸＢＭおよびＸＢＭに与えられたデコード信号に従ってノードＮＤＡおよびＮＤＢの一方が接地電圧レベルに放電される。これらのラインモード指示信号ＬＭおよびボックスモード指示信号ＢＭにより、入力ノードＸＬＭ，／ＸＬＭおよびＸＢＭ，／ＸＢＭに与えられるデコード信号の一方を選択することができる。
【００８４】
サブデコード回路１７０は、さらに、ノードＮＤＡと高電圧ノードの間に接続されかつそのゲートがノードＮＤＢに接続されるＰチャネルＭＯＳトランジスタＴＲ９と、高電圧ノードとノードＮＤＢの間に接続されかつそのゲートがノードＮＤＡに接続されるＰチャネルＭＯＳトランジスタＴＲ１０を含む。このノードＮＤＢからサブデコード信号／ＳＤが出力される。ＭＯＳトランジスタＴＲ９およびＴＲ１０は、ラッチ型の差動増幅器を構成し、周辺電源電圧レベルのデコード信号のレベル変換を行なって高電圧Ｖｐｐレベルのサブデコード信号／ＳＤを生成する。すなわち、このサブデコード回路１７０は、振幅周辺電源電圧レベルのローカルデコード回路１６５からのデコード信号を、振幅Ｖｐｐのサブデコード信号に変換する機能も備える。たとえばノードＮＤＢがローレベルとなれば、ＭＯＳトランジスタＴＲ９がオン状態となり、ノードＮＤＡの電圧レベルを上昇させ、ＭＯＳトランジスタＴＲ１０をオフ状態へ駆動する。したがって、ノードＮＤＢの電圧レベルが低下した場合、ノードＮＤＡを高速で高電圧Ｖｐｐレベルまで駆動し、応じてＭＯＳトランジスタＴＲ１０をオフ状態として、ノードＮＤＢを高速で接地電圧レベルへ放電する。逆の場合には、ノードＮＤＢは高電圧Ｖｐｐレベルに駆動される。
【００８５】
図１０は、図７に示すサブワードドライブ回路ＳＷＤの構成の一例を示す図である。図１０において、サブワードドライブ回路ＳＷＤは、サブデコード信号／ＳＤに従ってメインワード線ＭＷＬ上の信号をサブワード線ＳＷＬへ伝達するためのＰチャネルＭＯＳトランジスタＴＲ１１と、サブデコード信号／ＳＤに従って、サブワード線ＳＷＬを接地電圧レベルに放電するためのＮチャネルＭＯＳトランジスタＴＲ１２と、メインワード線ＺＭＷＬ上の信号に応答してサブワード線ＳＷＬを接地電圧レベルに放電するためのＮチャネルＭＯＳトランジスタＴＲ１３を含む。メインワード線ＭＷＬ上の信号は、振幅Ｖｐｐを有し、補のメインワード線ＺＭＷＬ上の信号は、振幅Ｖｃｃを有する。次に、この図１０に示すサブワードドライブ回路ＳＷＤの動作について簡単に説明する。
【００８６】
サブデコード信号／ＳＤが高電圧Ｖｐｐレベルのときには、ＭＯＳトランジスタＴＲ１１がオフ状態、一方、ＭＯＳトランジスタＴＲ１２がオン状態となり、サブワード線ＳＷＬは接地電圧レベルに放電される。このときには、メインワード線ＭＷＬおよびＺＭＷＬの信号電位は、サブワード線ＳＷＬの電位には直接関係しない。
【００８７】
サブデコード信号／ＳＤが接地電圧レベルのＬレベルのときには、ＭＯＳトランジスタＴＲ１２がオフ状態となる。一方、ＭＯＳトランジスタＴＲ１１は、メインワード線ＭＷＬ上の信号電位に応じてオンまたはオフ状態となる。メインワード線ＭＷＬが接地電圧レベルのときには、ＭＯＳトランジスタＴＲ１１はゲートおよびソースが同一電圧となり、オフ状態となる。このときには、補のメインワード線ＺＭＷＬはＨレベル（Ｖｃｃレベル）であり、ＭＯＳトランジスタＴＲ１３がオン状態となり、サブワード線ＳＷＬは接地電圧レベルに確実に放電される。これにより、ＭＯＳトランジスタＴＲ１１およびＴＲ１２がともにオフ状態となったときに、サブワード線ＳＷＬがフローティング状態となるのを防止する。
【００８８】
一方、サブデコード信号／ＳＤがＬレベルのときに、メインワード線ＭＷＬが高電圧Ｖｐｐレベルに駆動されたときには、ＭＯＳトランジスタＴＲ１１がオン状態となり、サブワード線ＳＷＬが高電圧Ｖｐｐレベルに駆動される。このときには、補のメインワード線ＺＭＷＬは接地電圧レベルでありＭＯＳトランジスタＴＲ１２およびＴＲ１３はともにオフ状態である。
【００８９】
この図１０に示すように、サブワードドライブ回路ＳＷＤにおいて、相補なメインワード線上の信号とシングルエンドのサブデコード信号（サブワード線選択信号）を利用することにより、４ウェイ階層ワード線構成と同様、サブワードドライバ帯に、８本のサブデコード信号を配設する。相補サブデコード信号を用いた場合１６本のサブデコード信号を配設する必要があり、配線面積が増大するまたは配線ピッチ条件が厳しくなる。一方、メインワード線は、相補メインワード線対を配設しても、４本のサブワード線に１つのメインワード線を配設する構成であり、これは４ウェイ階層ワード線構成と等価であり、十分余裕を持ってメインワード線を配設することができる。
【００９０】
図１１は、メインデコーダ１５３の単位デコード回路の構成を概略的に示す図である。図１１において、メインデコーダ１５３は、アドレスビットＸ８−Ｘ３（ＲＡ−Ｒ３）のプリデコード信号を受けるＮＡＮＤ回路１５３ａと、ＮＡＮＤ回路１５３ａの出力信号を反転するインバータ１５３ｂと、インバータ１５３ｂの出力信号とＮＡＮＤ回路１５３ａの出力信号とを利用して、このインバータ１５３ｂの出力信号の電圧レベルを変換した信号を生成してメインワード線ＭＷＬに伝達するレベル変換回路１５３ｃを含む。ＮＡＮＤ回路１５３ａから補のメインワード線ＺＭＷＬへメインワード線選択信号が伝達される。
【００９１】
ＮＡＮＤ回路１５３ａおよびインバータ回路１５３ｂは、周辺電源電圧Ｖｃｃｐを動作電源電圧として受ける。レベル変換回路１５３ｃは、高電圧Ｖｐｐを動作電源電圧として受け、接地電圧ＧＮＤと周辺電源電圧Ｖｃｃｐの間で変化する信号を、高電圧Ｖｐｐと０Ｖ（ＧＮＤ）の間で変化する信号に変換する。アクティブサイクル時、振幅の異なる相補なメインワード線選択信号をメインワード線ＭＷＬおよびＺＭＷＬ上に伝達することができる。
【００９２】
スタンバイ状態時においては、メインワード線ＭＷＬが接地電圧レベルに保持され、補のメインワード線ＺＭＷＬが電源電圧Ｖｃｃレベルに保持される。しかしながら、スタンバイ状態時においては、メインワード線ＭＷＬおよびＺＭＷＬがともに、接地電圧レベルに保持されてもよい。単位デコード回路を各メインワード線対に対して設けることにより、容易に、互いに相補なメインワード線選択信号を生成して、相補メインワード線対に伝達することができる。
【００９３】
図１２は、この図４に示すメモリアレイ構成における物理アドレスの割当を示す図である。図１２において、物理アドレスにおいて、ロウアドレスＲＡとしては、５１２本のサブワード線が存在するため、アドレス０−５１１が存在する。物理アドレスの列アドレスＣＡにおいては、メモリブロックＭＢ♯ｉが１２８列を有しており、合計１６個のブロックが存在するため、２０４８列が存在する。このとき、ロウアドレスＲＡが１異なるごとに、物理列アドレスＣＡの位置を、２５６ずらせる。すなわち、図１２に示すように、ロウアドレスＲＡが（ｉ−１）において、物理列アドレスＣＡが０−２０４７に設定されている場合、ロウアドレスＲＡがｉにおいては、物理列アドレスＣＡは１９２０から２０４７にまで増加し、次いで、列アドレス０から１９１９までを順次割当てる。ロウアドレスＲＡが（ｉ＋１）のときには、さらに列アドレスを２５６ずらせ、列アドレス１７９２から２０４７へ順次増加し、次いで、物理列アドレス０から１７９１までを残りの各列に順次割当てる。
【００９４】
この物理列アドレスを２５６ずつずらせて各物理ロウアドレスに割当てるのは、２つのメモリブロックにおいて、ボックスモード時、同じサブワード線が選択されることを想定しているためである。図１２に示すような物理アドレス割当を用いた場合、ラインモードおよびボックスモードにおいて、論理空間における選択メモリセル位置を変更できる。
【００９５】
すなわち、図１３（Ａ）において、ラインモード時において、メインワード線ＭＷＬが選択された場合、１６個のメモリブロックにおいて同じ位置のサブワード線ＳＷＬが選択される。したがって、この選択領域ＳＥＲにおいては、同一ロウアドレスを有する行が配置される。１つのメモリブロックにおいては１２８個のセンスアンプ回路ＳＡが配置されており、これらの１２８個のセンスアンプ回路ＳＡのうち、コラムアドレスビットにより、８ビットのデータが読出される。したがって、このメモリブロックは、８ビット・１６列の構成と同じである。すなわち図１３（Ｂ）に示すように論理Ｘアドレスが０から５１１の範囲で変化し、一方、論理Ｙアドレスは、１６×１６＝２５６の範囲で変化する。深さ方向が８ビットであり、８ビットデータの入出力が行なわれる。１回のロウアクセスにより選択されたワード線に対し、連続してアクセスすることのできる論理アドレス領域（Ｘ，Ｙ）は（ｉ，０）〜（ｉ，２５５）の範囲となる。このアクセス範囲は、従来の８ウェイ階層ワード線方式の列アクセスとメモリブロックの数を除けば異ならない。
【００９６】
一方、ボックスモード時においては、図１４（Ａ）に示すように、メインワード線ＭＷＬに対し８行幅のサブワード線ＳＷＬが選択される。このとき隣接する２つのメモリブロックにおいて同じ行でかつ隣接メモリブロック対間で１行ずれた位置のサブワード線ＳＷＬが選択される。ロウアドレスについて、２５６ずつずらせてコラムアドレスを割当てているため、図１４（Ａ）に示す選択サブワード線ＳＷＬの論理列アドレスはすべて同じとなる。
【００９７】
選択サブワード線ＳＷＬの分布としては、サブデコード信号により、種々のパターンがある。しかしながら、隣接メモリブロック対においてメモリブロックＭＢ♯０からＭＢ♯１５に向かってサイクリックに１行ずつずれるようにサブワード線が選択される。列アドレスは、８ロウアドレスを周期として繰返し同一パターンで配置されており、いずれのパターンでサブワード線が選択されても常に同一列が選択される。２つのメモリブロックに対する論理列アドレス領域が選択されており、図１４（Ｂ）に示すように、選択された領域は、８（Ｘ）・３２（Ｙ）・８（ＤＱ）の領域となる。ボックスモードにおいては、選択される論理アドレス領域は、（Ｘ，Ｙ）は、（ｉ，ｊ）〜（ｉ＋７，ｊ＋３１）の矩形領域となる。
【００９８】
本発明のラインモードのみを有する従来のＤＲＡＭにおいては、５１２行・２５６列の領域全体にデータを書込むためには、５１２回ワード線を活性化する必要がある。また、８行・８列の領域を次々に演算するためには、この５１２行・２５６列の領域に８行・８列の領域が６４・３２個存在し、各単位領域において８回ワード線を活性化する必要があるため、ロウアクセスを６４・３２・８＝１６３８４回行なう必要がある。したがって、たとえば、画像処理用途において、ラスタスキャン順序でＣＣＤ（固体撮像素子）からの入力映像信号を格納し、次いで、ＤＣＴ変換を行なうために、８・８画素領域単位でデータの読出を行なうためには、１６８９６回ロウアクセスを行なう必要があり、ロウアドレス切換時のオーバヘッドがかなり大きくなり、高速データ転送を行なうことができない。
【００９９】
本実施の形態に従えば、まず、ＣＣＤなどの撮像素子からラスタスキャン順序で与えられた映像信号を、ラインモードに従って５１２行・２５６列の領域に格納する。この場合には、５１２回のロウアクセスが必要である。一方、ＤＣＴ処理のために、ボックスモードを用いた場合、１回のロウアクセスで、８行・３２列の領域が選択されるため、ロウアクセス回数は、５１２・２５６／（８・３２）＝５１２となる。ＤＣＴ変換処理においては、８画素・８画素の単位ブロックがいわゆるラスタスキャン順序で読出される。したがって、１回のロウアクセスで、４個の単位ブロックを連続的に読出すことができる。したがって、ＣＣＤなどの撮像素子からの入力映像信号をＤＲＡＭに格納し、次いでＤＣＴ変換処理のためにデータ転送を行なう場合、合計１０２４回のロウアクセスでデータ転送を完了することができる。したがって、従来方式に比べて、ロウアクセスコマンドの入力回数を約１／１６倍に低減することがができる。
【０１００】
ラインモードでのデータの書込、ボックスモードでのデータの読出を行なう場合、ロウアクセスのために、２クロックサイクル遅延が生じ（データ転送が停止する）、次のクロックサイクルからデータの書込／読出が常に可能であると仮定すると、書込および読出時にそれぞれコラムアクセスをするため、データ転送に必要とされるクロックサイクル数は、１０２４・２＋（５１２・２５６）・２＝２６４１９２サイクルとなる。一方、従来のようにラインモードのみでデータの転送を行なう場合、必要なクロックサイクル数は、１６８９６・２＋（５１２・２５６）・２＝２９５９３６サイクルとなる。したがって、本実施の形態の場合、約１割少ないクロックサイクルで画素データの転送を行なうことができる。実際には、データ読出時においては、、コラムレイテンシが存在するため、ロウアクセス時の遅延時間が増加する。したがってデータ転送に必要とされるクロックサイクル数の割合はさらに低下し、高速のデータ転送が実現される。また、ロウアクセス回数が約１／１６倍に低減されるため、ロウ系回路の動作回数が応じて低減され、ワード線選択およびセンス動作に伴う消費電力を大幅に低減することができる。
【０１０１】
［変更例１］
図１５は、この発明の実施の形態１の変更例の要部の構成を概略的に示す図である。この図１５に示す構成においては、メインワード線ＭＷＬおよびＺＭＷＬの対に対し１６本のサブワード線ＳＷＬ０−ＳＷＬ１５が配設される。これらのサブワード線ＳＷＬ０−ＳＷＬ１５に対応して、サブワードドライブ回路ＳＷＤ０−ＳＷＤ１５が設けられる。これらのサブワードドライブ回路ＳＷＤ０−ＳＷＤ１５は、対応のサブデコード信号／ＳＤ０−／ＳＤ１５とメインワード線対ＭＷＬおよびＺＭＷＬ上の信号に従って対応のサブワード線を選択状態へ駆動する。他の構成は、先の実施の形態１において示したものと同じである。
【０１０２】
図１６（Ａ）は、この変更例１におけるボックスモード時の選択サブワード線の分布を示す図である。図１６（Ａ）に示すように、ボックスモードにおいては、メモリブロックＭＢ♯０−ＭＢ♯１５において異なる位置のサブワード線ＳＷＬを選択する。この場合においては、ロウアドレスごとに、物理列アドレスを１２８ずつシフトさせて巡回的に物理アドレスを論理アドレスに割当てる。メモリブロックＭＢ♯０−ＭＢ♯１５においては１２８個のセンスアンプ回路ＳＡが設けられ、８ビットデータが読出されるため、１つのサブワード線ＳＷＬが、１６個の論理列アドレスに相当する。したがって図１６（Ｂ）に示すようにこの場合、１６行・１６列（深さ８ビット）の領域が選択されたことになる。画像処理、いわゆる動画像の符号化時においては、ブロックマッチング法に従って動きベクトルが検出され、この動きベクトルに基づいて予測符号化が行なわれる。通常、１６画素・１６画素のマクロブロックを単位として動きベクトル探索が行なわれる。したがって、この場合、１回のロウアクセスで１６・１６画素のマクロブロックの画素データを順次転送することができる。
【０１０３】
図１７は、この変更例１のデコーダ部の構成を概略的に示す図である。メインワード線対ＷＬＰは、メインワード線ＭＷＬおよびＺＭＷＬを含み、合計３２対設けられる。メインデコーダ１５３はロウアドレスビットＲＡ４−ＲＡ８をデコードして、３２対のメインワード線から１つのメインワード線対を選択する。サブデコーダ帯ＳＤＥＣは、４ビットロウアドレスＲＡ０−ＲＡ３とワード線モード指定信号ＷＬＭＳに従って、サブデコード信号／ＳＤ０−／ＳＤ１５を生成する。各サブデコーダ帯ＳＤＥＣのサブデコード回路におけるデコード信号とサブデコード信号との対応関係は、先の図６（Ａ）に示す行を拡張して実現される。１６ビットのサブデコード信号を順次サイクリックにシフトさせて、活性化されるサブデコード信号を各サブデコーダ帯に割当てる。
【０１０４】
以上のように、この変更例１の構成に従えば、メインワード線対に対し１６個のサブワード線を設けており、１６画素の矩形領域を同時に選択でき、画素データの画像処理時のデータ転送を高速で行なうことができる。
【０１０５】
［変更例２］
図１８（Ａ）および（Ｂ）は、この発明の実施の形態１の変更例２の構成を示す図である。図１８（Ａ）および（Ｂ）においては、ボックスモードとしてボックスモード１およびボックスモード２が設けられる。ボックスモード１が指定されたときには図１８（Ａ）に示すように、１６個のメモリブロックにおいて異なる位置のサブワード線が同時に選択される。一方ボックスモード２が指定された場合には図１８（Ｂ）に示すように、２つのメモリブロックを単位として異なるサブワード線が選択される。このボックスモード２は、先の実施の形態１におけるボックスモードに対応し、ボックスモード１は、先の変更例１のボックスモードに対応する。ボックスモード１においては、１６（Ｘ）・１６（Ｙ）の領域が選択され、またボックスモード２においては、８（Ｘ）・３２（Ｙ）の領域が選択される。したがってＤＣＴおよび動きベクトルの補償などの処理用途に応じて、最適なサイズのメモリセルブロックを選択することができる。このボックスモード１およびボックスモード２においては、物理行アドレスが１更新されることにより、列アドレスを１２８ずつずらせる。フィールド画像のとき偶数行にトップフィールド、奇数行にボトムフィールドの画素データを格納する。フレーム画像は１つのトップフィールドと１つのボトムフィールドで構成される。ボックスモード１でフレーム画像の処理を行ない、ボックスモード２でフレーム画像またはフィールド画像の処理を行なう。
【０１０６】
図１９は、この発明の実施の形態１の変更例２の各ワード線選択モードにおける選択サブワード線の位置を示す図である。図１９においてラインモード指示信号ＬＭが活性化された場合には、サブデコーダ帯ＳＤＥＣ０−ＳＤＥＣ１５において、同じサブデコード信号／ＳＤｉがすべて活性化される。一方、ボックスモード１が指定されてボックスモード指示信号ＢＭ１が活性化されたときには、サブデコーダ帯ＳＤＥＣ０−ＳＤＥＣ１５において、サブデコード信号／ＳＤｉ−／ＳＤ（ｉ＋１５）がそれぞれ活性化される。ここで、加算は、１６の剰余系の加算（ｍｏｄ．１６の加算）である。一方、ボックスモード２が指示信号ＢＭ２が活性化された場合には、２つのメモリブロックを単位として、サブデコード信号の活性化位置が異なる。すなわちサブデコーダ帯ＳＤＥＣ０およびＳＤＥＣ１においてサブデコード信号／ＳＤｉが活性化されると、サブデコーダ帯ＳＤＥＣ２およびＳＤＥＣ３においてサブデコード信号／ＳＤ（ｉ＋１）が活性化される。したがって、この場合には、サブデコード信号／ＳＤｉ−／ＳＤ（ｉ＋７）の８個のサブデコード信号が２つのメモリブロックを単位として活性化される。ボックスモード１および２で論理列アドレスの割当を変更する必要があるが、ボックスモード２によりフレーム画像の８行・３２列の領域を選択できる。一方、２つのメモリブロックを単位として１行おきにサブワード線を選択した場合、サブデコード信号／ＳＤｉ，／ＳＤｉ＋２…／ＳＤｉ＋１４が活性化され、フィールド画像の処理を行なえる。この場合、ボックスモード１および２で論理列アドレスの割当を変更する必要はない。
【０１０７】
図２０はサブデコード信号発生回路の構成を示す図である。この図２０に示すサブデコード信号発生回路においては、図９に示す構成に加えて、さらにボックスモード２に従ってサブデコード信号を選択するために、ノードＮＤＡと接地ノードの間に直列に接続され、かつゲートにそれぞれ入力ノード／ＸＢＭ２に与えられる信号およびボックスモード指示信号ＢＭ２を受けるＮチャネルＭＯＳトランジスタＴＲ２０およびＴＲ２１と、ノードＮＤＢと接地ノードの間に直列に接続され、かつそのゲートにそれぞれノード／ＸＢＭ２に与えられる信号、およびボックスモード指示信号ＢＭ２を受けるＮチャネルＭＯＳトランジスタＴＲ２３が設けられる。ラインモード動作時には、ノード／ＸＬＭおよびＸＬＭに与えられた信号に従って、ＭＯＳトランジスタＴＲ１およびＴＲ３が選択的に導通する。ボックスモード指示信号ＢＭ１が活性状態のときには、ＭＯＳトランジスタＴＲ６およびＴＲ８が導通し、ノード／ＸＢＭ１およびＸＢＭ１に与えられる信号に従ってＭＯＳトランジスタＴＲ５およびＴＲ７が選択的にオン状態となる。ボックスモード２の場合には、ボックスモード指示信号ＢＭ２に従ってＭＯＳトランジスタＴＲ２１およびＴＲ２３が導通し、ノード／ＸＢＭおよびＸＢＭ２に与えられる信号に従ってＭＯＳトランジスタＴＲ２０およびＴＲ２２が選択的に導通する。これにより、ノードＮＤＢからのサブデコード信号／ＳＤは、ラインモード指示信号ＬＭ、ボックスモード指示信号ＢＭ１おびＢＭ２に従って、設定される。デコード信号とサブデコード信号との対応は、配線により各サブデコーダ帯毎に設定される。
【０１０８】
以上のように、この発明の実施の形態１の変更例２に従えば、ボックスモードを複数個設けており、処理内容に応じて、選択されるメモリセルの領域を処理内容に応じて変更することができ、処理内容に柔軟に対応してメモリセルを選択して、高速のデータ転送を行なうことができる。
【０１０９】
［変更例３］
図２１は、この発明の実施の形態１の変更例３の構成を概略的に示す図である。図２１において、サブデコーダ帯ＳＤＥＣ０−ＳＤＥＣ１５に対し共通に、ロウアドレスビットＸ０−Ｘ２（またはＸ０−Ｘ３）をデコードして、サブデコードファースト信号ＳＤＦおよびＺＳＤＦを生成するサブデコーダ２００が設けられる。サブデコーダ帯ＳＤＥＣ０−ＳＤＥＣ１５においては、各サブデコード信号／ＳＤに対し、図２０または図９に示すサブデコード信号発生回路が設けられている。この場合、サブデコーダ帯ＳＤＥＣ０−ＳＤＥＣ１５それぞれにおいて、サブデコード回路を設ける必要がなく、回路占有面積が低減される。サブデコードファースト信号ＳＤＦ（ＳＤＦ０−ＳＤＦ７またはＳＤＦ０−ＳＤＦ１５）およびＺＳＤＦ（ＺＳＤＦ０−ＺＳＤＦ７またはＺＳＤＦ０−ＺＳＤＦ１５）に従って、サブデコーダ帯ＳＤＥＣ０−ＳＤＥＣ１５においてレベル変換を行ない、かつワード線選択モードに応じて、サブデコード信号／ＳＤを選択状態へ駆動する。
【０１１０】
なお、図２１に示す構成において、サブデコーダ２００は、サブデコードファースト信号ＳＤＦまたはＺＳＤＦのみを生成し、サブデコーダ帯ＳＤＥＣ０−ＳＤＥＣ１５において相補サブデコードファースト信号対が生成されるように構成されてもよい。この場合、サブデコーダ２００からの信号配線数を低減できる。また、サブデコーダ２００がレベル変換機能を有し、高電圧Ｖｐｐレベルのサブデコードファースト信号ＳＤＦまたはＺＳＤＦを生成してもよい。
【０１１１】
以上のように、この発明の実施の形態１の変更例３に従えば、サブデコーダを、サブデコーダ帯ＳＤＥＣ０−ＳＤＥＣ１５に共通に設けており、サブデコーダの占有面積を低減することができる。なお、サブデコーダ２００からの信号線はセンスアンプ帯に設けられる。
【０１１２】
［他の構成］
上述の構成において、サブデコード信号は８本および１６本としているが、これに限定されず、４本などの他の数であってもよい。また、メモリブロックが１６分割されワード線が１６のサブワード線に分割されている。しかしながら、この分割されるワード線の数は、他の数であってもよく、たとえば８分割構成が用いられてもよい（ただし１６行を同時に選択する場合には、１６分割構成が少なくとも必要となる）。
【０１１３】
また、サブワード線の選択パターンとしては、サブデコーダ帯ＳＤＥＣＯから始まって、下方向にサイクリックに順次１行ずつずれてサブワード線が選択されている。しかしながら、サブワード線の組において、逆方向にシフトするようにワード線（サブワード線）が選択されてもよく、また、他のパターンでサブワード線が選択されてもよい。適用用途に応じて選択パターンが適当に定められればよい。
【０１１４】
また、ラインモードとボックスモードまたはボックスモード１およびボックスモード２のワード線選択パターンを示している。しかしながら、さらに他のワード線選択パターンが動作モード指示信号に応じて設定されてもよい。
【０１１５】
また、外部からのワード線モード指定信号に従ってワード線の選択モードが指定されている。この場合、ロウアクセスコマンドが与えられるごとにワード線選択モードが指定されず、ＤＲＡＭにおけるコマンドレジスタなどに、画像処理開始時にワード線選択モードを設定し、以降、このコマンドレジスタに設定されたワード線選択モードに従ってワード線（メイン／サブワード線）選択が実行されてもよい。
【０１１６】
また、図４に示す構成では、基本アレイ構成は、メモリブロックの一方側にのみセンスアンプ帯が配置されている構成を持っている。しかしながら、メモリブロックの両側に一列置きにセンスアンプが配置される交互配置型シェアードセンスアンプ構成を取るようにセンスアンプ帯が基本アレイの両側に配置される構成であっても、同様の効果を得ることができる。
【０１１７】
【発明の効果】
以上のように、この発明に従えば、ワード線の選択パターンを、動作モードに応じて異ならせるようにしているため、処理用途に応じてワード線選択パターンを選択することにより、ロウアクセス回数を低減でき、高速データ転送を実現することができる。
【０１１８】
すなわち、メモリブロックにメモリアレイを分割し、メモリブロック単位でサブワード線の選択態様をサブデコード信号とサブワード線指定信号との対応関係をワード線モード指定信号に応じて切換えて変更するように構成しており、容易に処理用途に応じてサブワード線の選択態様を変更することができ、画像処理用途などにおいて、矩形または三角形領域の画像処理時においてロウアクセス回数を低減することができ、高速のデータ転送および消費電力の低減を実現することができる。
【０１１９】
また、サブデコード信号に対応して設けられるサブデコード回路からのデコード信号とサブワード線選択信号との対応関係をワード線モード指定信号に従って切換えるように構成しており、簡易な回路構成で容易に、選択されるサブワード線のパターンをメモリブロック単位で設定することができる。
【０１２０】
また、メインワード線を相補なメインワード線対で構成することにより、サブワード線選択信号の数が増大しても、相補サブワード線選択信号対を生成することなく、相補メインワード線対上の信号とシングルエンドのサブワード線選択信号とで確実に非選択サブワード線をフローティング状態へ駆動することなく選択サブワード線を選択状態へ駆動できる。また、配線占有面積を増加させることもない。
【０１２１】
また、サブワード線ドライブ回路を、相補な第１および第２のワード線の信号とサブワード線選択信号とに従ってサブワード線を駆動するように構成しており、従来のサブワードドライバと同一の構成を利用して、サブワード線選択を行なうためのサブワード線ドライブ回路を形成することができる。これにより、選択サブワード線パターン変更のためのサブワード線ドライバの構成を複雑化することはなく、サブワードドライバ帯の占有面積の増加を抑制することができる。
【０１２２】
また、メモリブロック単位で列選択を行なって複数ビットのデータのアクセスを行なうように構成しており、各メモリブロック単位で矩形領域選択時においても、正確に、矩形領域内のアドレスを連続的にアクセスすることができる。またメモリブロック単位で列アクセスを行なうことにより、容易に、矩形領域を選択する構成を実現することができる（アクセスの単位がメモリブロック単位となり、ブロック単位ごとに選択行を異ならせても、容易に、各メモリブロックにおいて、同一列アドレスを割当てることができるため）。
【０１２３】
また、外部からのワード線モード選択信号でワード線モード指定信号を生成するように構成しており、従来の半導体記憶装置のチップインターフェイスを大幅に変更することなく、ワード線選択パターンの変更を実現することができる。
【０１２４】
また、この外部からのワード線モード選択信号をラッチし、このラッチ回路の出力信号と行選択タイミング制御信号とに従ってワード線モード指定信号を生成しており、この半導体記憶装置がクロック同期型半導体記憶装置の場合においても、クロック信号に同期してワード線モード選択指示信号をラッチして、ワード線モード指定信号を生成することができ、ワード線モード選択信号を、他の制御信号と同じタイミングで生成することができる。またワード線モード選択信号のタイミング制御が容易となる。
【０１２５】
また、８行を同時に選択するように構成しており、画像処理用途において通常用いられる８画素・８画素単位の処理時において、高速データ転送を実現することができる。
【０１２９】
また、各メモリブロックにおいて同一の論理列アドレスが指定されるように物理アドレスを設定することにより、容易に、領域選択時同一論理列アドレスの矩形領域のメモリセルを選択することができる（異なる行上であり、かつ同一論理列アドレス）。これにより、列アクセスが容易となる。
【図面の簡単な説明】
【図１】 この発明の実施の形態１に従う半導体記憶装置の全体の構成を概略的に示す図である。
【図２】 図１に示す半導体記憶装置の動作シーケンスを示すタイミングチャート図である。
【図３】 （Ａ）は、図１に示すワード線モード制御回路の構成を示し、（Ｂ）は、ワード線モード制御回路の動作を示すタイミング図である。
【図４】 図１に示す半導体記憶装置のメモリアレイ部の構成を概略的に示す図である。
【図５】 （Ａ）はラインモード時に活性化されるサブデコード信号の分布を示し、（Ｂ）は、ラインモード時に選択されるサブワード線の位置を示す図である。
【図６】 （Ａ）はボックスモード時に活性化されるサブデコード信号の分布を示し、（Ｂ）は、ボックスモード時の選択サブワード線の位置を示す図である。
【図７】 メモリブロックの構成を概略的に示す図である。
【図８】 図４に示すサブデコーダ帯の構成を概略的に示す図である。
【図９】 図８に示すサブデコード信号発生回路の構成を示す図である。
【図１０】 図７に示すサブワードドライブ回路の構成を示す図である。
【図１１】 図７に示すメインデコーダの構成を概略的に示す図である。
【図１２】 この発明に従う半導体記憶装置の物理列アドレスの割当を示す図である。
【図１３】 （Ａ）は、ラインモード時の選択サブワード線の位置を示し、（Ｂ）はラインモード時の論理アドレス空間での選択メモリセルの領域を示す図ある。
【図１４】 （Ａ）はボックスモード時における選択サブワード線の位置を示し、（Ｂ）はボックスモード時の論理アドレス上での選択メモリセル領域を示す図である。
【図１５】 この発明の実施の形態１の変更例１の要部の構成を概略的に示す図である。
【図１６】 （Ａ）は、変更例１における選択サブワード線の位置を示し、（Ｂ）は、変更例１におけるボックスモード時の選択領域の論理アドレス空間上での位置を示す図である。
【図１７】 この発明の実施の形態１の変更例１のワード線選択回路の構成を概略的に示す図である。
【図１８】 （Ａ）は、この発明の実施の形態１の変更例２のボックスモード１の選択サブワード線の位置を示し、（Ｂ）は、変更例２におけるボックスモード２の選択サブワード線の位置を示す図である。
【図１９】 変更例２におけるワード線選択モードにおける選択サブワード線の位置を示す図である。
【図２０】 変更例２におけるサブデコード信号発生回路の構成を示す図である。
【図２１】 この発明の実施の形態１の変更例３の要部の構成を概略的に示す図である。
【図２２】 従来の半導体記憶装置のメモリアレイ部の構成を概略的に示す図である。
【図２３】 従来の半導体記憶装置のデータアクセス時の動作を示す信号波形図である。
【図２４】 従来の半導体記憶装置におけるデータアクセスシーケンスの一例を示すタイミングチャート図である。
【符号の説明】
１ 半導体記憶装置、１０１ メモリアレイ、１０２ センスアンプ、１０３コラムデコーダ、１０４ ワード線ドライバ、１０５ ロウデコーダ、１０６ワード線モード制御回路、１０７ ロウアドレスバッファ／ラッチ、１０８ ワード線モードバッファ／ラッチ、１０９ コラムアドレスバッファ／ラッチ、ＭＢ♯０−ＭＢ♯１５ メモリブロック、ＳＡＢ０−ＳＡＢ１５ センスアンプ帯、ＳＤＥＣ０−ＳＤＥＣ１５ サブデコーダ帯、ＳＷＤＢ０−ＳＷＤＢ１５ サブワードドライバ帯、ＭＷＬ，ＺＭＷＬ メインワード線、ＷＬＢ メインワード線対、ＳＷＬ１５ ワード線、ＳＷＤ０−ＳＷＤ１５ サブワード線ドライブ回路、１６５−０−１６５−７ サブデコード回路、１７０−０〜１７０−７サブデコード信号発生回路、１５３ メインデコーダ。

Claims (10)

1. 行列状に配列される複数のメモリセルを有しかつ行方向に沿って複数のメモリブロックに分割されるメモリアレイ、
   各々が前記メモリアレイの所定数の行のメモリセルに対応してかつ前記複数のメモリブロックに共通に設けられる複数のメインワード線、
   各前記メモリブロックのメモリセル行各々に対応して設けられ、各々に対応の行のメモリセルが接続される複数のサブワード線、
   第１のアドレス信号ビットに従って前記複数のメインワード線のうちのアドレス指定された行に対応して配置されるメインワード線を選択するためのメインワード線選択回路、および
   前記複数のメモリブロックに対応して配置され、各々が第２のアドレス信号ビットをデコードしてデコード信号を生成し、該デコード信号に従って前記所定数の行の組から１つの行を指定するサブワード線指定信号を生成するための複数のサブデコード回路を備え、前記サブデコード回路の各々は、ワード線モード指定信号によって第１のモードが指定された場合は、前記複数のメモリブロック間で共通する１行のメモリセルが選択され、前記ワード線モード指定信号によって第２のモードが指定された場合は、前記複数のメモリブロック間で複数行にわたるメモリセルが選択されるように、前記デコード信号と前記サブワード線指定信号との対応関係を変更するための切換回路を含み、さらに
   前記サブワード線各々に対応して設けられ、前記サブワード線指定信号と対応のメインワード線上の信号とに従って対応のサブワード線を選択状態へ駆動するための複数のサブワード線ドライブ回路を備える、半導体記憶装置。
2. 各前記サブデコード回路は、前記所定数の行の各々に対応して設けられ、与えられたアドレス信号ビットをデコードする複数の単位デコード回路を含み、
   前記切換回路は、前記所定数の行に対応して配置され、予め定められた単位デコード回路の出力するデコード信号の１つを前記ワード線モード指定信号に従って選択して出力する複数の単位切換回路を含み、前記複数の単位切換回路の出力信号の１つが活性化されると前記サブワード線指定信号となる、請求項１記載の半導体記憶装置。
3. 各前記メインワード線は互いに相補なメインワード線選択信号を伝達するための第１および第２のワード線の対を含み、
   各前記サブワード線ドライブ回路は、前記サブワード線指定信号と対応の第１および第２のワード線の対の信号とに従って対応のサブワード線を選択状態へ駆動するためのドライブ回路を備える、請求項１記載の半導体記憶装置。
4. 各前記メインワード線は互いに相補なメインワード線選択信号を伝達する第１および第２のワード線の対を含み、
   各前記サブワード線ドライブ回路は、対応の単位切換回路の出力信号と対応の第１および第２のワード線の対の信号とに従って対応のサブワード線を選択状態へ駆動するためのドライブ回路を備える、請求項２記載の半導体記憶装置。
5. 前記メモリアレイからメモリブロック単位で列選択を行ない、複数ビットのメモリセルを指定されたメモリブロックからデータアクセスのために選択する列選択回路をさらに備える、請求項１記載の半導体記憶装置。
6. 前記複数のサブデコード回路は、前記複数のメモリブロック各々に対応して設けられ、各々が対応のメモリブロックへ前記サブワード線指定信号を伝達する、請求項１記載の半導体記憶装置。
7. 外部からのワード線モード選択信号に従って前記ワード線モード指定信号を生成するためのワード線モード制御回路をさらに備える、請求項１記載の半導体記憶装置。
8. 外部からのワード線モード選択信号をラッチしかつ出力するためのラッチ回路と、
   前記ラッチ回路の出力信号と行選択タイミング制御信号とに従って前記ワード線モード指定信号を生成するためのワード線モード制御回路をさらに備える、請求項１記載の半導体記憶装置。
9. 前記所定数の行は、８の自然数倍の行であり、前記メモリブロックの数は、８の自然数倍の数である、請求項１記載の半導体記憶装置。
10. 異なる行が指定されるメモリブロックにおいて、指定される行上のメモリセルは、同一の論理列アドレスが指定されるように物理アドレスが設定される、請求項１記載の半導体記憶装置。

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