JPH11317507A - 半導体メモリ - Google Patents
半導体メモリInfo
- Publication number
- JPH11317507A JPH11317507A JP10361246A JP36124698A JPH11317507A JP H11317507 A JPH11317507 A JP H11317507A JP 10361246 A JP10361246 A JP 10361246A JP 36124698 A JP36124698 A JP 36124698A JP H11317507 A JPH11317507 A JP H11317507A
- Authority
- JP
- Japan
- Prior art keywords
- bit line
- sense amplifier
- master
- switch
- local bit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/409—Read-write [R-W] circuits
- G11C11/4097—Bit-line organisation, e.g. bit-line layout, folded bit lines
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/18—Bit line organisation; Bit line lay-out
Abstract
(57)【要約】
【課題】 広幅の階層ビット線ピッチ及び小さいビット
線キャパシタンスを可能にする階層ビット線アーキテク
チャを使用する半導体メモリを提供する。 【解決手段】 各列は少なくとも１つのセンスアンプ
と、センスアンプに作動的に結合されている少なくとも
１つの対のマスタビット線と、メモリセルに結合され選
択的にセンスアンプに結合されている少なくとも２つの
対のローカルビット線とを有し、マスタビット線の長さ
が列長より短い。
線キャパシタンスを可能にする階層ビット線アーキテク
チャを使用する半導体メモリを提供する。 【解決手段】 各列は少なくとも１つのセンスアンプ
と、センスアンプに作動的に結合されている少なくとも
１つの対のマスタビット線と、メモリセルに結合され選
択的にセンスアンプに結合されている少なくとも２つの
対のローカルビット線とを有し、マスタビット線の長さ
が列長より短い。
Description
【０００１】
【発明の属する技術分野】本発明は、ダイナミックラン
ダムアクセスメモリ（ＤＲＡＭ）などの半導体メモリに
関する。より詳細には、本発明は、インターリーブマス
タビット線を有する改善された階層ビット線アーキテク
チャを有する半導体メモリに関する。
ダムアクセスメモリ（ＤＲＡＭ）などの半導体メモリに
関する。より詳細には、本発明は、インターリーブマス
タビット線を有する改善された階層ビット線アーキテク
チャを有する半導体メモリに関する。
【０００２】
【従来の技術】現在の半導体メモリの集積密度の改善が
進行しているので、過度に複雑でなく性能を損なわず高
い歩留りをあげられる設計の必要性が存在する。高密度
設計における１つのクリティカルなパラメータはビット
線キャパシタンスである。メモリが小さくなるにつれて
アーキテクチャは、減少された数のセンスアンプバンク
として設計しなければならず、その際、ビット線キャパ
シタンス及びビット線間キャパシタンスが許容されない
ほどに大きくなることを阻止しなければならない。ビッ
ト線キャパシタンスが記憶セルに対して大きければ大き
い程、関連するセンスアンプへの入力側に印加される記
憶セル信号のレベルは低く、データエラーの危険は大き
い。
進行しているので、過度に複雑でなく性能を損なわず高
い歩留りをあげられる設計の必要性が存在する。高密度
設計における１つのクリティカルなパラメータはビット
線キャパシタンスである。メモリが小さくなるにつれて
アーキテクチャは、減少された数のセンスアンプバンク
として設計しなければならず、その際、ビット線キャパ
シタンス及びビット線間キャパシタンスが許容されない
ほどに大きくなることを阻止しなければならない。ビッ
ト線キャパシタンスが記憶セルに対して大きければ大き
い程、関連するセンスアンプへの入力側に印加される記
憶セル信号のレベルは低く、データエラーの危険は大き
い。
【０００３】図１はフルの長さのビット線アーキテクチ
ャと称される従来の技術のＤＲＡＭアーキテクチャを示
す。各センスアンプ（ＳＡ）は、典型的にはタングステ
ンから成る１つ又は２つの対の比較的長いビット線に接
続されている。各ビット線は、そのビット線に沿って分
布されている多数のメモリセルＭＣに接続されている。
例えば列（ｉ＋１）の中のセンスアンプＳＡi+1は、一
方の側では真のビット線ＢＬ(i+1)a及びその相補ビット
線ＢＬ￣(i+1)aに接続され、他方の側では真のビット線
ＢＬ(i+1)b及び相補ビット線ＢＬ￣(i+1)bに接続されて
いる。これは”折返しビット線アーキテクチャ”と称さ
れる。本明細書において適用されているように列は時々
ビット線対のことである。いくつかの場合には列は２つ
の隣同士のビット線のことである。
ャと称される従来の技術のＤＲＡＭアーキテクチャを示
す。各センスアンプ（ＳＡ）は、典型的にはタングステ
ンから成る１つ又は２つの対の比較的長いビット線に接
続されている。各ビット線は、そのビット線に沿って分
布されている多数のメモリセルＭＣに接続されている。
例えば列（ｉ＋１）の中のセンスアンプＳＡi+1は、一
方の側では真のビット線ＢＬ(i+1)a及びその相補ビット
線ＢＬ￣(i+1)aに接続され、他方の側では真のビット線
ＢＬ(i+1)b及び相補ビット線ＢＬ￣(i+1)bに接続されて
いる。これは”折返しビット線アーキテクチャ”と称さ
れる。本明細書において適用されているように列は時々
ビット線対のことである。いくつかの場合には列は２つ
の隣同士のビット線のことである。
【０００４】各センスアンプの両側のアイソレーション
スイッチ（図示せず）は、いずれのビット線群に書込ま
れる又はそれから読出されるかを選択するために制御さ
れる。ビット線に対して垂直に走行するＷＬj，ＷＬj+1
として示されているワード線は１つの共通の行のセルに
接続され、選択的にデータ転送のためのセルＭＣをアク
ティブにする及びオペレーションをリフレッシュする。
スイッチ（図示せず）は、いずれのビット線群に書込ま
れる又はそれから読出されるかを選択するために制御さ
れる。ビット線に対して垂直に走行するＷＬj，ＷＬj+1
として示されているワード線は１つの共通の行のセルに
接続され、選択的にデータ転送のためのセルＭＣをアク
ティブにする及びオペレーションをリフレッシュする。
【０００５】図２に示されているように各メモリセルＭ
Ｃは電界効果形トランジスタ１２と記憶コンデンサＣと
から成る。公知のように読出しオペレーションの間にワ
ード線は、１つの共通の行の中のトランジスタ１２をタ
ーンオンするためにアクティブにされ、これにより、コ
ンデンサＣに蓄積されている電荷がビット線に転送さ
れ、またビット線からコンデンサＣに電荷が蓄積され
る。ビット線は、読出しの前に所定の基準電圧にプリチ
ャージされる（イコライゼーション電圧）。ワード線が
アクティブにされるとコンデンサと相応のビット線との
間で電荷の転送が行われて、そのビット線の電位が変化
する。真のビット線に結合されているセルから読出され
る場合には相補ビット線は、プリチャージ基準電圧をセ
ンスアンプに供給するために機能し、逆も行われる。こ
のようにして差電圧が、セルがアクセスされると真のビ
ット線と相補ビット線との間に発生される。この差電圧
は列のセンスアンプにより増幅され、これによりデータ
読出しのための固体論理レベルが形成される。
Ｃは電界効果形トランジスタ１２と記憶コンデンサＣと
から成る。公知のように読出しオペレーションの間にワ
ード線は、１つの共通の行の中のトランジスタ１２をタ
ーンオンするためにアクティブにされ、これにより、コ
ンデンサＣに蓄積されている電荷がビット線に転送さ
れ、またビット線からコンデンサＣに電荷が蓄積され
る。ビット線は、読出しの前に所定の基準電圧にプリチ
ャージされる（イコライゼーション電圧）。ワード線が
アクティブにされるとコンデンサと相応のビット線との
間で電荷の転送が行われて、そのビット線の電位が変化
する。真のビット線に結合されているセルから読出され
る場合には相補ビット線は、プリチャージ基準電圧をセ
ンスアンプに供給するために機能し、逆も行われる。こ
のようにして差電圧が、セルがアクセスされると真のビ
ット線と相補ビット線との間に発生される。この差電圧
は列のセンスアンプにより増幅され、これによりデータ
読出しのための固体論理レベルが形成される。
【０００６】ビット線キャパシタンスはビット線長さに
比例する。それ自体としてビット線長は、許容可能な最
大ビット線キャパシタンスにより制限される。最大キャ
パシタンスは一般的に、許容可能なセンシングマージン
及び電力消費により定められる。このようにして、１つ
のアレイの中のメモリセルの数を増加することによりメ
モリ容量を増加するために多くのセンスアンプがそのア
レイのために必要となる。しかしセンスアンプは比較的
大きいのでチップサイズも相応して大きくなる。
比例する。それ自体としてビット線長は、許容可能な最
大ビット線キャパシタンスにより制限される。最大キャ
パシタンスは一般的に、許容可能なセンシングマージン
及び電力消費により定められる。このようにして、１つ
のアレイの中のメモリセルの数を増加することによりメ
モリ容量を増加するために多くのセンスアンプがそのア
レイのために必要となる。しかしセンスアンプは比較的
大きいのでチップサイズも相応して大きくなる。
【０００７】図３は概略的に、階層ビット線アーキテク
チャと称される別の１つの従来の技術のＤＲＡＭアーキ
テクチャを示し、このアーキテクチャは前述のフルの長
さのビット線レイアウトの欠陥のいくつかを扱ってい
る。このアーキテクチャは”セグメント化されたビット
線を有するダイナミックメモリアレイ”との名称の米国
特許第３３６９４号明細書に開示されている円形構造に
類似である。ＳＡi等の各センスアンプは一対のマスタ
ビット線ＭＢＬ及びＭＢＬ￣（それぞれ真及び補足）に
接続されている。マスタビット線はアルミニウム又はタ
ングステン等の金属から成る。
チャと称される別の１つの従来の技術のＤＲＡＭアーキ
テクチャを示し、このアーキテクチャは前述のフルの長
さのビット線レイアウトの欠陥のいくつかを扱ってい
る。このアーキテクチャは”セグメント化されたビット
線を有するダイナミックメモリアレイ”との名称の米国
特許第３３６９４号明細書に開示されている円形構造に
類似である。ＳＡi等の各センスアンプは一対のマスタ
ビット線ＭＢＬ及びＭＢＬ￣（それぞれ真及び補足）に
接続されている。マスタビット線はアルミニウム又はタ
ングステン等の金属から成る。
【０００８】Ｋ個の数のスイッチＳＷが各マスタビット
線と、タングステンから成るＫ本の数の相応のローカル
ビット線ＬＢＬ1〜ＬＢＬKとの間に接続されている。制
御線１７1〜１７KはスイッチＳＷのスイッチ状態を制御
し、各制御線は１つの共通の行のスイッチをアクティブ
又はデアクティブにする。マスタビット線はローカルビ
ット線とは異なる垂直層で形成されている。典型的には
数百までである数のメモリセルＭＣは各ローカルビット
線に接続されている。特定のメモリセルＭＣにアクセス
する場合には、そのセルに相応するローカルビット線例
えばビット線ＬＢＬKに接続されているスイッチＳＷ
は、制御線１７Kに印加される論理ハイを介してスイッ
チオンされる。
線と、タングステンから成るＫ本の数の相応のローカル
ビット線ＬＢＬ1〜ＬＢＬKとの間に接続されている。制
御線１７1〜１７KはスイッチＳＷのスイッチ状態を制御
し、各制御線は１つの共通の行のスイッチをアクティブ
又はデアクティブにする。マスタビット線はローカルビ
ット線とは異なる垂直層で形成されている。典型的には
数百までである数のメモリセルＭＣは各ローカルビット
線に接続されている。特定のメモリセルＭＣにアクセス
する場合には、そのセルに相応するローカルビット線例
えばビット線ＬＢＬKに接続されているスイッチＳＷ
は、制御線１７Kに印加される論理ハイを介してスイッ
チオンされる。
【０００９】それ自体としてただ１つのローカルビット
線対ＬＢＬ，ＬＢＬ￣は、読出し／書込みオペレーショ
ンの間にわたりその列のマスタビット線に接続され、関
連するセンスアンプに接続されている。各ローカルビッ
ト線はフルの長さのアーキテクチャにおけるより短いの
で、そのキャパシタンスはより小さい。ビット線の全キ
ャパシタンスはローカルビット線キャパシタンスとマス
タビット線キャパシタンスとの和である。しかし単位長
当りのマスタビット線キャパシタンスは単位長当りのロ
ーカルビット線キャパシタンスより小さい、何故ならば
ローカルビット線は、ローカルビット線キャパシタンス
に著しく寄与する多数のメモリセルに直接に結合され、
これに対してマスタビット線はセルに直接に結合されて
いないからである。
線対ＬＢＬ，ＬＢＬ￣は、読出し／書込みオペレーショ
ンの間にわたりその列のマスタビット線に接続され、関
連するセンスアンプに接続されている。各ローカルビッ
ト線はフルの長さのアーキテクチャにおけるより短いの
で、そのキャパシタンスはより小さい。ビット線の全キ
ャパシタンスはローカルビット線キャパシタンスとマス
タビット線キャパシタンスとの和である。しかし単位長
当りのマスタビット線キャパシタンスは単位長当りのロ
ーカルビット線キャパシタンスより小さい、何故ならば
ローカルビット線は、ローカルビット線キャパシタンス
に著しく寄与する多数のメモリセルに直接に結合され、
これに対してマスタビット線はセルに直接に結合されて
いないからである。
【００１０】このようにして所与の列長に対して全キャ
パシタンスはフルの長さのレイアウトにおけるより大幅
に小さいこともある。従って小スペースのセンスアンプ
が、特定の数のメモリセルを有するチップに対して必要
である。すなわちこのアーキテクチャにより各センスア
ンプは、ローカルビット線及び１つの長いマスタビット
線に結合された多くのセルに使用でき、これにより１つ
のチップ当りのセンスアンプの数が減少する。スイッチ
ＳＷ及び付加的な制御回路装置に割当てられているエリ
アが、センスアンプの数を減少することにより節約され
たエリアを上回らないかぎりこのようにしてより小さい
チップサイズが可能である。
パシタンスはフルの長さのレイアウトにおけるより大幅
に小さいこともある。従って小スペースのセンスアンプ
が、特定の数のメモリセルを有するチップに対して必要
である。すなわちこのアーキテクチャにより各センスア
ンプは、ローカルビット線及び１つの長いマスタビット
線に結合された多くのセルに使用でき、これにより１つ
のチップ当りのセンスアンプの数が減少する。スイッチ
ＳＷ及び付加的な制御回路装置に割当てられているエリ
アが、センスアンプの数を減少することにより節約され
たエリアを上回らないかぎりこのようにしてより小さい
チップサイズが可能である。
【００１１】図３のレイアウトの１つの欠点は各列にお
いてマスタビット線が列のフルの長さにわたり走行し、
その際、Ｃi，Ｃi+1等の隣同士のマスタビット線は並ん
で走行していることにある。従って隣接するマスタビッ
ト線とマスタビット線との間のセンタラインとセンタラ
インとの間の周期的間隔はローカルビット線ピッチと実
質的に同一である。高密度メモリの場合にはＭＢＬピッ
チはこのようにして相応して短い。これによりメモリの
歩留りが制限される、何故ならば密に間隔を置いて位置
するＭＢＬとＭＢＬとの間の短絡の危険が大きいからで
ある。ＭＢＬの幅も、隣同士のＭＢＬとＭＢＬとの間の
適切な間隔を提供するために狭幅に保持されなければな
らず、これにより製作プロセスはより困難になる。更
に、隣同士のＭＢＬとＭＢＬとの間の密な間隔によりビ
ット線間キャパシタンスが大きくなり、ひいてはＭＢＬ
の全キャパシタンスも大きくなる。
いてマスタビット線が列のフルの長さにわたり走行し、
その際、Ｃi，Ｃi+1等の隣同士のマスタビット線は並ん
で走行していることにある。従って隣接するマスタビッ
ト線とマスタビット線との間のセンタラインとセンタラ
インとの間の周期的間隔はローカルビット線ピッチと実
質的に同一である。高密度メモリの場合にはＭＢＬピッ
チはこのようにして相応して短い。これによりメモリの
歩留りが制限される、何故ならば密に間隔を置いて位置
するＭＢＬとＭＢＬとの間の短絡の危険が大きいからで
ある。ＭＢＬの幅も、隣同士のＭＢＬとＭＢＬとの間の
適切な間隔を提供するために狭幅に保持されなければな
らず、これにより製作プロセスはより困難になる。更
に、隣同士のＭＢＬとＭＢＬとの間の密な間隔によりビ
ット線間キャパシタンスが大きくなり、ひいてはＭＢＬ
の全キャパシタンスも大きくなる。
【００１２】図３のアーキテクチャの別の１つの欠陥
は、各マスタビット線に相応する多数のビット線スイッ
チのレイアウトをより複雑にすることにある。スイッチ
及びそれらの相応の制御線は大きいチップスペースを占
め、製作プロセスをより困難にする。更に、選択的に多
数のスイッチをアクティブ及びデアクティブにするため
に必要な付随の制御及び復号化回路装置は複雑であり、
大きなスペースを必要とする。従って、ビット線キャパ
シタンスが、付随の過度に複雑なレイアウト無しに小さ
く保持され、歩留りが大きい半導体メモリアーキテクチ
ャの必要性が存在する。
は、各マスタビット線に相応する多数のビット線スイッ
チのレイアウトをより複雑にすることにある。スイッチ
及びそれらの相応の制御線は大きいチップスペースを占
め、製作プロセスをより困難にする。更に、選択的に多
数のスイッチをアクティブ及びデアクティブにするため
に必要な付随の制御及び復号化回路装置は複雑であり、
大きなスペースを必要とする。従って、ビット線キャパ
シタンスが、付随の過度に複雑なレイアウト無しに小さ
く保持され、歩留りが大きい半導体メモリアーキテクチ
ャの必要性が存在する。
【００１３】
【発明が解決しようとする課題】本発明の課題は、広幅
のマスタビット線ピッチ及び小さいビット線キャパシタ
ンスを可能にする階層ビット線アーキテクチャを使用す
る半導体メモリを提供することにある。
のマスタビット線ピッチ及び小さいビット線キャパシタ
ンスを可能にする階層ビット線アーキテクチャを使用す
る半導体メモリを提供することにある。
【００１４】
【課題を解決するための手段】上記課題は本発明によ
り、データを記憶するために行及び列に配置されている
複数のメモリセルを有し、各列は少なくとも１つのセン
スアンプと、センスアンプに作動的に結合されている少
なくとも１つのマスタビット線対と、メモリセルに結合
され選択的にセンスアンプに結合されている少なくとも
２つのローカルビット線対とを有し、ローカルビット線
対の少なくとも１つが選択的にセンスアンプにマスタビ
ット線対を介して結合され、各マスタビット線が列長よ
り短い長さを有し、メモリセルにわたるマスタビット線
の少なくともいくつかの少なくとも一部のピッチが前記
ローカルビット線のピッチより大きいことにより解決さ
れる。
り、データを記憶するために行及び列に配置されている
複数のメモリセルを有し、各列は少なくとも１つのセン
スアンプと、センスアンプに作動的に結合されている少
なくとも１つのマスタビット線対と、メモリセルに結合
され選択的にセンスアンプに結合されている少なくとも
２つのローカルビット線対とを有し、ローカルビット線
対の少なくとも１つが選択的にセンスアンプにマスタビ
ット線対を介して結合され、各マスタビット線が列長よ
り短い長さを有し、メモリセルにわたるマスタビット線
の少なくともいくつかの少なくとも一部のピッチが前記
ローカルビット線のピッチより大きいことにより解決さ
れる。
【００１５】マスタビット線はインターリーブ構成で配
置されている。ビット線は開放形構造又は折返し構造で
配置できる。
置されている。ビット線は開放形構造又は折返し構造で
配置できる。
【００１６】有利には、マスタビット線ピッチはローカ
ルビット線ピッチに比して広幅である、すなわち約２倍
であるのでマスタビット線の処理はより容易であり、こ
れにより製品歩留りを増加する。更に各マスタビット線
の長さはローカルビット線の長さとほぼ同一であり、こ
れによりマスタビット線キャパシタンスは大幅に小さく
なる。広幅のマスタビット線によりビット線間キャパシ
タンスも小さくなり、これによりマスタビット線の全キ
ャパシタンスも小さくなる。更に有利にはただ２つのビ
ット線選択スイッチしか各マスタビット線のために必要
でなく、従って、付加的な回路の複雑性及び所要の制御
／復号化回路装置は許容できないものではない。
ルビット線ピッチに比して広幅である、すなわち約２倍
であるのでマスタビット線の処理はより容易であり、こ
れにより製品歩留りを増加する。更に各マスタビット線
の長さはローカルビット線の長さとほぼ同一であり、こ
れによりマスタビット線キャパシタンスは大幅に小さく
なる。広幅のマスタビット線によりビット線間キャパシ
タンスも小さくなり、これによりマスタビット線の全キ
ャパシタンスも小さくなる。更に有利にはただ２つのビ
ット線選択スイッチしか各マスタビット線のために必要
でなく、従って、付加的な回路の複雑性及び所要の制御
／復号化回路装置は許容できないものではない。
【００１７】フラッシュＲＡＭ及びその他の用途に有益
な別の１つの実施の形態では、相補マスタビット線とロ
ーカルビット線とが、各センスアンプを有する基準セル
を使用することにより除去される。インターリーブされ
たマスタビット線は選択的に２つのローカルビット線に
結合され、各メモリブロックの中の列長の約１／２であ
る。マスタビット線ピッチは、この実施の形態において
もローカルビット線ピッチより広幅である。
な別の１つの実施の形態では、相補マスタビット線とロ
ーカルビット線とが、各センスアンプを有する基準セル
を使用することにより除去される。インターリーブされ
たマスタビット線は選択的に２つのローカルビット線に
結合され、各メモリブロックの中の列長の約１／２であ
る。マスタビット線ピッチは、この実施の形態において
もローカルビット線ピッチより広幅である。
【００１８】
【発明の実施の形態】次に本発明の有利な実施の形態を
図面を参照しながら説明する。同一の参照番号は図面全
体を通じて類似又は同一の特徴を示す。
図面を参照しながら説明する。同一の参照番号は図面全
体を通じて類似又は同一の特徴を示す。
【００１９】本発明は、半導体メモリのための改善され
た階層ビット線アーキテクチャに関する。本発明は、不
当に回路を複雑にせずに従来の技術に比して広幅のビッ
ト線ピッチと低いマスタビット線キャパシタンスを提供
する。説明のために本発明の例としての１つの実施の形
態をＤＲＡＭチップと関連して説明する。しかし本発明
はより広い用途を有する。例としてのみ本発明は例えば
ＥＤＯ−ＤＲＡＭ，ＳＤＲＡＭ， ＲＡＭＢＵＳ−ＤＲ
ＡＭ， ＳＬＤＲＡＭ， ＭＤＲＡＭ， ＳＲＡＭ，
フラッシュＲＡＭ， ＥＰＲＯＭ， ＥＥＰＲＯＭ，
マスクＲＯＭ， 又はマージドＤＲＡＭ−ロジック（エ
ンベッデドＤＲＡＭ）等のその他のメモリデバイスでの
用途を有する。
た階層ビット線アーキテクチャに関する。本発明は、不
当に回路を複雑にせずに従来の技術に比して広幅のビッ
ト線ピッチと低いマスタビット線キャパシタンスを提供
する。説明のために本発明の例としての１つの実施の形
態をＤＲＡＭチップと関連して説明する。しかし本発明
はより広い用途を有する。例としてのみ本発明は例えば
ＥＤＯ−ＤＲＡＭ，ＳＤＲＡＭ， ＲＡＭＢＵＳ−ＤＲ
ＡＭ， ＳＬＤＲＡＭ， ＭＤＲＡＭ， ＳＲＡＭ，
フラッシュＲＡＭ， ＥＰＲＯＭ， ＥＥＰＲＯＭ，
マスクＲＯＭ， 又はマージドＤＲＡＭ−ロジック（エ
ンベッデドＤＲＡＭ）等のその他のメモリデバイスでの
用途を有する。
【００２０】図４は概略的に本発明の第１の実施の形態
のＤＲＡＭメモリセルアレイ３０の一部を示す。アレイ
３０の４つの列Ｃi〜Ｃi+3のみが説明の目的のために示
されているにもかかわらず、アレイは典型的には数百又
は数千の列を有する。典型的には多数のアレイ３０が各
ＤＲＡＭチップのために使用される。各列は例えばＳＡ
i等のセンスアンプを含み、センスアンプは一対のマス
タビット線ＭＢＬli，ＭＢＬ￣liに折返しビット線構造
で結合されている、すなわち折返しビット線構造におい
てはビット線対はセンスアンプの同一の側に接続されて
いる。マスタビット線（ＭＢＬ）対は本質的にインター
リーブされている、すなわちマスタビット線は各順次の
列に対して左から右へ交番している。各列のマスタビッ
ト線はローカルビット線ＬＢＬi，ＬＢＬ￣iとほぼ同一
の長さを有する。
のＤＲＡＭメモリセルアレイ３０の一部を示す。アレイ
３０の４つの列Ｃi〜Ｃi+3のみが説明の目的のために示
されているにもかかわらず、アレイは典型的には数百又
は数千の列を有する。典型的には多数のアレイ３０が各
ＤＲＡＭチップのために使用される。各列は例えばＳＡ
i等のセンスアンプを含み、センスアンプは一対のマス
タビット線ＭＢＬli，ＭＢＬ￣liに折返しビット線構造
で結合されている、すなわち折返しビット線構造におい
てはビット線対はセンスアンプの同一の側に接続されて
いる。マスタビット線（ＭＢＬ）対は本質的にインター
リーブされている、すなわちマスタビット線は各順次の
列に対して左から右へ交番している。各列のマスタビッ
ト線はローカルビット線ＬＢＬi，ＬＢＬ￣iとほぼ同一
の長さを有する。
【００２１】以下に更に詳細に説明するようにこのよう
にしてマスタビット線をインターリーブし、マスタビッ
ト線の長さを列の１／２以下に短縮することによりマス
タビット線ピッチは、従来の技術のアーキテクチャに比
して広くできる。マスタビット線の全キャパシタンス
は、マスタビット線長が短縮されたことと、隣同士のＭ
ＢＬの間の間隔が増加されたこととに起因して小さくな
る。間隔が増加されたことにより、隣同士のＭＢＬの間
のビット線相互間キャパシタンスが減少し、全ＭＢＬキ
ャパシタンスが小さくなる。ＭＢＬピッチはＬＢＬピッ
チの２倍のピッチとして設計できる。ＭＢＬを広幅のピ
ッチにするとＤＲＡＭの歩留りが改善される、すなわち
隣同士のマスタビット線の間に発生する電気的短絡の危
険が低減される。ＭＢＬピッチを広くすることによりマ
スタビット線幅を増加でき、これによりＭＢＬの製造に
対する要求を緩和でき、線の中の開回路（ｏｐｅｎ ｃ
ｉｒｃｕｉｔ）の発生を低減できる。
にしてマスタビット線をインターリーブし、マスタビッ
ト線の長さを列の１／２以下に短縮することによりマス
タビット線ピッチは、従来の技術のアーキテクチャに比
して広くできる。マスタビット線の全キャパシタンス
は、マスタビット線長が短縮されたことと、隣同士のＭ
ＢＬの間の間隔が増加されたこととに起因して小さくな
る。間隔が増加されたことにより、隣同士のＭＢＬの間
のビット線相互間キャパシタンスが減少し、全ＭＢＬキ
ャパシタンスが小さくなる。ＭＢＬピッチはＬＢＬピッ
チの２倍のピッチとして設計できる。ＭＢＬを広幅のピ
ッチにするとＤＲＡＭの歩留りが改善される、すなわち
隣同士のマスタビット線の間に発生する電気的短絡の危
険が低減される。ＭＢＬピッチを広くすることによりマ
スタビット線幅を増加でき、これによりＭＢＬの製造に
対する要求を緩和でき、線の中の開回路（ｏｐｅｎ ｃ
ｉｒｃｕｉｔ）の発生を低減できる。
【００２２】列Ｃi等のアレイ３０の各列は１つのセン
スアンプＳＡiを含み、センスアンプＳＡiはいずれの側
の列と列との間で共用されることも共用されないことも
ある。共用の形態が、所与のメモリ容量に対してセンス
アンプの数を減少するために有利である。図４に示され
ている共用されない場合には、１つのマスタビット線対
ＭＢＬi，ＭＢＬ￣iはセンスアンプＳＡiに結合されて
いる。ＭＢＬiとして示されている各真のマスタビット
線は選択的に、典型的にはＮＦＥＴである２つのビット
線選択スイッチ２３及び２５のうちの１つを介して２つ
の真のローカルビット線ＬＢＬ1i又はＬＢＬ2iのうちの
１つに接続されている。同様にＭＢＬ￣iとして示され
ている各相補マスタビット線は選択的に、２つの相補ロ
ーカルビット線ＬＢＬ￣1i又はＬＢＬ￣2iのうちの１つ
に、これらに結合されている２つのビット線選択スイッ
チ２３及び２５を介して接続されている。
スアンプＳＡiを含み、センスアンプＳＡiはいずれの側
の列と列との間で共用されることも共用されないことも
ある。共用の形態が、所与のメモリ容量に対してセンス
アンプの数を減少するために有利である。図４に示され
ている共用されない場合には、１つのマスタビット線対
ＭＢＬi，ＭＢＬ￣iはセンスアンプＳＡiに結合されて
いる。ＭＢＬiとして示されている各真のマスタビット
線は選択的に、典型的にはＮＦＥＴである２つのビット
線選択スイッチ２３及び２５のうちの１つを介して２つ
の真のローカルビット線ＬＢＬ1i又はＬＢＬ2iのうちの
１つに接続されている。同様にＭＢＬ￣iとして示され
ている各相補マスタビット線は選択的に、２つの相補ロ
ーカルビット線ＬＢＬ￣1i又はＬＢＬ￣2iのうちの１つ
に、これらに結合されている２つのビット線選択スイッ
チ２３及び２５を介して接続されている。
【００２３】マスタビット線はローカルビット線とは異
なる垂直レイヤに形成される。ＭＢＬは例えばアルミニ
ウム又はタングステン等から成り、ＬＢＬは典型的には
タングステンから成る。各ローカルビット線は、通常は
数百のメモリセルＭＣ例えば２５６又は５１２ ８Ｆ2
セルに接続する。ただしＦは最小フィーチャサイズであ
る。
なる垂直レイヤに形成される。ＭＢＬは例えばアルミニ
ウム又はタングステン等から成り、ＬＢＬは典型的には
タングステンから成る。各ローカルビット線は、通常は
数百のメモリセルＭＣ例えば２５６又は５１２ ８Ｆ2
セルに接続する。ただしＦは最小フィーチャサイズであ
る。
【００２４】図４の実施の形態ではメモリセルの１つの
列（例えば列Ｃi）は、例えばＬＢＬli等の真のローカ
ルビット線とＬＢＬ￣liとして示す隣接の対応する相補
ビット線との双方に結合されているメモリセルとして定
義されている。しかし本明細書で使用される場合に用
語”列”はそのように制限されていない。その他の実施
の形態ではメモリセルの１つの列を、図４の概略的レイ
アウトの中のＬＢＬ1i及びＬＢＬ2iに結合されているメ
モリセル等の真又は相補ローカルビット線に結合されて
いるメモリセルとみなすことも可能である。
列（例えば列Ｃi）は、例えばＬＢＬli等の真のローカ
ルビット線とＬＢＬ￣liとして示す隣接の対応する相補
ビット線との双方に結合されているメモリセルとして定
義されている。しかし本明細書で使用される場合に用
語”列”はそのように制限されていない。その他の実施
の形態ではメモリセルの１つの列を、図４の概略的レイ
アウトの中のＬＢＬ1i及びＬＢＬ2iに結合されているメ
モリセル等の真又は相補ローカルビット線に結合されて
いるメモリセルとみなすことも可能である。
【００２５】本明細書で使用される用語”列長”は一般
的に、互いに間隔を置いて位置するセンスアンプバンク
の間の長さを意味する。例えば図４における列長はＤ３
ａ＋Ｄ３ｂである。用語”インターリーブ”も、図４に
示されているように単独的に交番する列においてメモリ
セルサブアレイの中で左側から右側へ交番するマスタビ
ット線の場合を含み、マスタビット線が、２つ以上の隣
接の列のサブアレイの左側で並んで走行し、次いで２つ
以上の隣接の列のサブアレイの右側で並んで走行する場
合も含む。更にローカルビット線長は一般的に、ローカ
ルビット線の一端に結合されている第１のメモリセル
と、そのローカルビット線の他端に結合されている最後
のメモリセルとを離間している距離を意味する（説明を
簡単化するためにダミーセルは無視する）。
的に、互いに間隔を置いて位置するセンスアンプバンク
の間の長さを意味する。例えば図４における列長はＤ３
ａ＋Ｄ３ｂである。用語”インターリーブ”も、図４に
示されているように単独的に交番する列においてメモリ
セルサブアレイの中で左側から右側へ交番するマスタビ
ット線の場合を含み、マスタビット線が、２つ以上の隣
接の列のサブアレイの左側で並んで走行し、次いで２つ
以上の隣接の列のサブアレイの右側で並んで走行する場
合も含む。更にローカルビット線長は一般的に、ローカ
ルビット線の一端に結合されている第１のメモリセル
と、そのローカルビット線の他端に結合されている最後
のメモリセルとを離間している距離を意味する（説明を
簡単化するためにダミーセルは無視する）。
【００２６】アレイ３０の各列において一方のビット線
選択スイッチ２３は真のマスタビット線とセンスアンプ
に最も近いローカルビット線（例えばＬＢＬ1i）との間
に結合され、他方のスイッチ２３は、センスアンプに最
も近い相補ローカルビット線（例えばＬＢＬ1i）と相補
マスタビット線ＭＢＬ￣iとの間に結合されている。同
様に一方のスイッチ２５は、センスアンプから最も遠い
真のローカルビット線と真のマスタビット線との間に結
合され、他方のスイッチ２５は、センスアンプから最も
遠い相補ローカルビット線（例えばＬＢＬ2i）と相補マ
スタビット線との間に結合されている。同一の列のＦＥ
Ｔスイッチ２３，２５のソースは回路ノード２２に接続
され、回路ノード２２は、孔を介して相互接続すること
によって対応ＭＢＬに接続されている。各ＭＢＬは僅か
なテーパ３６を有し、これにより、隣接の列のインター
リーブされたＭＢＬの間の間隔が増加する。
選択スイッチ２３は真のマスタビット線とセンスアンプ
に最も近いローカルビット線（例えばＬＢＬ1i）との間
に結合され、他方のスイッチ２３は、センスアンプに最
も近い相補ローカルビット線（例えばＬＢＬ1i）と相補
マスタビット線ＭＢＬ￣iとの間に結合されている。同
様に一方のスイッチ２５は、センスアンプから最も遠い
真のローカルビット線と真のマスタビット線との間に結
合され、他方のスイッチ２５は、センスアンプから最も
遠い相補ローカルビット線（例えばＬＢＬ2i）と相補マ
スタビット線との間に結合されている。同一の列のＦＥ
Ｔスイッチ２３，２５のソースは回路ノード２２に接続
され、回路ノード２２は、孔を介して相互接続すること
によって対応ＭＢＬに接続されている。各ＭＢＬは僅か
なテーパ３６を有し、これにより、隣接の列のインター
リーブされたＭＢＬの間の間隔が増加する。
【００２７】スイッチ制御線２７1及び２７2はワード線
に並列に走行し、一行に配置されているＦＥＴスイッチ
２３及び２５のゲートに接続されている。制御線２７1
及び２７2はそれぞれ、公知のアドレスデコーダと制御
回路とから出ている。このようにして例えば、ＬＢＬ1i
に結合されているメモリセルにアクセスするすなわち書
込み又は読出す場合にアドレスデコーダ及び制御回路
（図示せず）は制御線２７1をハイに駆動し、これによ
り、制御線２７1に接続されているすべてのＦＥＴスイ
ッチ２３及び２５がターンオンされる。
に並列に走行し、一行に配置されているＦＥＴスイッチ
２３及び２５のゲートに接続されている。制御線２７1
及び２７2はそれぞれ、公知のアドレスデコーダと制御
回路とから出ている。このようにして例えば、ＬＢＬ1i
に結合されているメモリセルにアクセスするすなわち書
込み又は読出す場合にアドレスデコーダ及び制御回路
（図示せず）は制御線２７1をハイに駆動し、これによ
り、制御線２７1に接続されているすべてのＦＥＴスイ
ッチ２３及び２５がターンオンされる。
【００２８】アクセスすべきメモリセルのためのワード
線例えばＷＬj又はＷＬj+1がアクティブにされ、ターゲ
ットとするセルの列の中のセンスアンプに結合されてい
る列選択線（図示せず）もアクティブにされる。制御線
２７1はハイである場合には制御線２７2はローであり、
制御線２７2がハイであるときは制御線２７1はローであ
る。これにより任意の列の中のビット線スイッチ２３又
は２５のみが任意の所与の時間にオンである。従ってマ
スタビット線ＭＢＬiはローカルビット線ＬＢＬ1i又は
ＬＢＬ2iに電気的に接続されている。同様にマスタビッ
ト線ＭＢＬiの電気的接続はＬＢＬ￣1i又はＬＢＬ￣2i
に対してである。
線例えばＷＬj又はＷＬj+1がアクティブにされ、ターゲ
ットとするセルの列の中のセンスアンプに結合されてい
る列選択線（図示せず）もアクティブにされる。制御線
２７1はハイである場合には制御線２７2はローであり、
制御線２７2がハイであるときは制御線２７1はローであ
る。これにより任意の列の中のビット線スイッチ２３又
は２５のみが任意の所与の時間にオンである。従ってマ
スタビット線ＭＢＬiはローカルビット線ＬＢＬ1i又は
ＬＢＬ2iに電気的に接続されている。同様にマスタビッ
ト線ＭＢＬiの電気的接続はＬＢＬ￣1i又はＬＢＬ￣2i
に対してである。
【００２９】有利にはマスタビット線はローカルビット
線と近似的に同一の長さを有する。距離Ｄ３ａは、マス
タビット線長さと、図の左側の例えばＬＢＬ1iなどのロ
ーカルビット線の長さを表す。距離Ｄ３ｂは、右側のビ
ット線における相応の距離である。距離Ｄ３ａは有利に
はＤ３ｂに等しく、マスタビット線長は列長の約１／２
となる。（１つの列長はＤ３ａ＋Ｄ３ｂすなわち隣同士
のセンスアンプバンクの間の間隔にほぼ等しい）。
線と近似的に同一の長さを有する。距離Ｄ３ａは、マス
タビット線長さと、図の左側の例えばＬＢＬ1iなどのロ
ーカルビット線の長さを表す。距離Ｄ３ｂは、右側のビ
ット線における相応の距離である。距離Ｄ３ａは有利に
はＤ３ｂに等しく、マスタビット線長は列長の約１／２
となる。（１つの列長はＤ３ａ＋Ｄ３ｂすなわち隣同士
のセンスアンプバンクの間の間隔にほぼ等しい）。
【００３０】このようにして、マスタビット線が列の長
さとほぼ同一である図２の従来の技術の構造に比してマ
スタビット線長は１／２となる。それ故、長さに比例す
るマスタビット線キャパシタンスは大幅に減少される。
図１の従来の技術のフルの長さのアーキテクチャに比し
てローカルビット線は１／２の長さである（ただし、双
方の場合においてセンスアンプとセンスアンプとを分離
する距離は同一と仮定する）。ＬＢＬキャパシタンスと
ＭＢＬキャパシタンスとの和である全キャパシタンスは
フルの長さのアーキテクチャにおけるより短い、何故な
らば単位長当りのＭＢＬキャパシタンスは、前述のよう
に単位長当りのＬＢＬキャパシタンスより小さいからで
ある。
さとほぼ同一である図２の従来の技術の構造に比してマ
スタビット線長は１／２となる。それ故、長さに比例す
るマスタビット線キャパシタンスは大幅に減少される。
図１の従来の技術のフルの長さのアーキテクチャに比し
てローカルビット線は１／２の長さである（ただし、双
方の場合においてセンスアンプとセンスアンプとを分離
する距離は同一と仮定する）。ＬＢＬキャパシタンスと
ＭＢＬキャパシタンスとの和である全キャパシタンスは
フルの長さのアーキテクチャにおけるより短い、何故な
らば単位長当りのＭＢＬキャパシタンスは、前述のよう
に単位長当りのＬＢＬキャパシタンスより小さいからで
ある。
【００３１】前述のように、ＭＢＬ長は１／２に短くな
り、マスタビット線は、インターリーブされた構造で配
置されているので、隣同士のマスタビット線は並んで走
行しない。従ってマスタビット線ピッチすなわちマスタ
ビット線のセンタラインとセンタラインとの間の周期的
間隔は拡げることができる。図４で距離Ｄ２は１つの共
通の列の真のマスタビット線のセンタラインと相補マス
タビット線のセンタラインとの間の距離を表す。距離Ｄ
４は、２つの列だけ離れて隣同士のマスタビット線の間
の距離を表す。有利にはＤ４はＤ２にほぼ等しく設計さ
れ、これにより行方向でマスタビット線とマスタビット
線との間の間隔は均一になる。
り、マスタビット線は、インターリーブされた構造で配
置されているので、隣同士のマスタビット線は並んで走
行しない。従ってマスタビット線ピッチすなわちマスタ
ビット線のセンタラインとセンタラインとの間の周期的
間隔は拡げることができる。図４で距離Ｄ２は１つの共
通の列の真のマスタビット線のセンタラインと相補マス
タビット線のセンタラインとの間の距離を表す。距離Ｄ
４は、２つの列だけ離れて隣同士のマスタビット線の間
の距離を表す。有利にはＤ４はＤ２にほぼ等しく設計さ
れ、これにより行方向でマスタビット線とマスタビット
線との間の間隔は均一になる。
【００３２】均一に間隔を置いて位置するマスタビット
線により、任意の２つの隣同士のマスタビット線の間の
間隔は（所与のビット線幅において）実質的に最大とな
る。マスタビット線とマスタビット線との間の間隔が大
きければ大きい程、短絡の危険は低くなる。更に、隣同
士のマスタビット線対の間の距離を増加することにより
異なる対のマスタビット線とマスタビット線との間のカ
ップリングひいてはノイズを低減できる。マスタビット
線キャパシタンスも、間隔が増加したことにより小さく
なる。
線により、任意の２つの隣同士のマスタビット線の間の
間隔は（所与のビット線幅において）実質的に最大とな
る。マスタビット線とマスタビット線との間の間隔が大
きければ大きい程、短絡の危険は低くなる。更に、隣同
士のマスタビット線対の間の距離を増加することにより
異なる対のマスタビット線とマスタビット線との間のカ
ップリングひいてはノイズを低減できる。マスタビット
線キャパシタンスも、間隔が増加したことにより小さく
なる。
【００３３】本発明の別の利点は、マスタビット線幅の
設計に融通性を持たせることができることにある。ピッ
チを増加することにより幅を広げて、数千の非常に薄肉
の金属線の製作における製造に対する要求を緩和でき
る。幅広のマスタビット線により線における開回路の危
険がなくなる。
設計に融通性を持たせることができることにある。ピッ
チを増加することにより幅を広げて、数千の非常に薄肉
の金属線の製作における製造に対する要求を緩和でき
る。幅広のマスタビット線により線における開回路の危
険がなくなる。
【００３４】図５の平面図は例としてメモリアレイ３０
の中の又は以下に説明する本発明のその他の実施の形態
の中のマスタビット線とローカルビット線との部分を示
す。前述のように例えばＣiとＣi+2との間等の２列離れ
たＭＢＬとＭＢＬとの間の間隔Ｄ４は有利にはＭＢＬピ
ッチＤ２に等しく、その際、ＭＢＬは等しい間隔で配置
されている。マスタビット線幅ＷMは、ＭＢＬピッチＤ
２の約１／２に設計できる。ローカルビット線ピッチＤ
１はＭＢＬピッチに比して大幅に狭幅であり、これによ
り隣接の行のメモリセルへの接続が容易になる。均一に
間隔を置いて位置するＬＢＬ、すなわち互いに隣接する
列のＬＢＬとＬＢＬとの間の距離Ｄ６がＤ１／２（距離
Ｄ１の１／２）の場合にはＬＢＬピッチはＭＢＬピッチ
の１／２であることもある。
の中の又は以下に説明する本発明のその他の実施の形態
の中のマスタビット線とローカルビット線との部分を示
す。前述のように例えばＣiとＣi+2との間等の２列離れ
たＭＢＬとＭＢＬとの間の間隔Ｄ４は有利にはＭＢＬピ
ッチＤ２に等しく、その際、ＭＢＬは等しい間隔で配置
されている。マスタビット線幅ＷMは、ＭＢＬピッチＤ
２の約１／２に設計できる。ローカルビット線ピッチＤ
１はＭＢＬピッチに比して大幅に狭幅であり、これによ
り隣接の行のメモリセルへの接続が容易になる。均一に
間隔を置いて位置するＬＢＬ、すなわち互いに隣接する
列のＬＢＬとＬＢＬとの間の距離Ｄ６がＤ１／２（距離
Ｄ１の１／２）の場合にはＬＢＬピッチはＭＢＬピッチ
の１／２であることもある。
【００３５】本明細書に開示されている実施の形態にお
いてワード線、列選択線、ビット線スイッチ２３，２
５、ローカルビット線に結合されている等化回路等の適
切なタイミング及び制御回路装置は公知であり、本明細
書では説明しない。ＤＲＡＭへの到来アドレスを基礎に
しているメモリセルへのデータの書込み及び読出しの従
来の技術が本発明に関連して使用される。各センスアン
プの回路構成も従来のものでよい。
いてワード線、列選択線、ビット線スイッチ２３，２
５、ローカルビット線に結合されている等化回路等の適
切なタイミング及び制御回路装置は公知であり、本明細
書では説明しない。ＤＲＡＭへの到来アドレスを基礎に
しているメモリセルへのデータの書込み及び読出しの従
来の技術が本発明に関連して使用される。各センスアン
プの回路構成も従来のものでよい。
【００３６】ローカルビット線及びマスタビット線に対
するビット線スイッチ２３，２５の物理的構造は、米国
再発行特許第３３６９４号明細書に記載されているのと
類似の従来のものと同じとすることができる。
するビット線スイッチ２３，２５の物理的構造は、米国
再発行特許第３３６９４号明細書に記載されているのと
類似の従来のものと同じとすることができる。
【００３７】図６に示す本発明の実施例において３０′
は図４のメモリアレイと実質的に同一であるが、１つの
例外は１つの共用のセンスアンプが使用されていること
にある。このようにして例えばＳＡi等の図６の各セン
スアンプはいずれかの側にアイソレーション又は多重化
スイッチ（図示せず）を含み、これにより例えば３１又
は３２等のいずれのサブアレイにアクセスするかを選択
する。ＳＡiなどの各センスアンプはこのようにして２
つのマスタビット線対ＭＢＬa，ＭＢＬ￣a及びＭＢ
Ｌb，ＭＢＬ￣bに結合されている。マスタビット線ＭＢ
Ｌbは選択的にローカルビット線ＬＢＬ1b又はＬＢＬ2b
に結合されている。マスタビット線ＭＢＬaは選択的ロ
ーカルビット線ＬＢＬ1a又はＬＢＬ2aに結合されてい
る。相補マスタビット線ＭＢＬ￣a及びＭＢＬ￣bも同様
に選択的に相補ローカルビット線に結合されている。
は図４のメモリアレイと実質的に同一であるが、１つの
例外は１つの共用のセンスアンプが使用されていること
にある。このようにして例えばＳＡi等の図６の各セン
スアンプはいずれかの側にアイソレーション又は多重化
スイッチ（図示せず）を含み、これにより例えば３１又
は３２等のいずれのサブアレイにアクセスするかを選択
する。ＳＡiなどの各センスアンプはこのようにして２
つのマスタビット線対ＭＢＬa，ＭＢＬ￣a及びＭＢ
Ｌb，ＭＢＬ￣bに結合されている。マスタビット線ＭＢ
Ｌbは選択的にローカルビット線ＬＢＬ1b又はＬＢＬ2b
に結合されている。マスタビット線ＭＢＬaは選択的ロ
ーカルビット線ＬＢＬ1a又はＬＢＬ2aに結合されてい
る。相補マスタビット線ＭＢＬ￣a及びＭＢＬ￣bも同様
に選択的に相補ローカルビット線に結合されている。
【００３８】サブアレイ３２のメモリセルにアクセスす
るためには制御線２７1又は２７2をアクティブにする。
サブアレイ３１の中のセルにアクセスするためには制御
線２７3又は２７4をアクティブにする。センスアンプＳ
Ａi+1は選択的にサブアレイ３２のメモリセルからの信
号又は（図に部分的にしか示されていない）他方の側の
サブアレイ３３からの信号を増幅する。通常はＤＲＡＭ
チップの中に３１〜３３のような多数のサブアレイが存
在し、各サブアレイのセンスアンプは１つの共通の列デ
コーダからの列選択線に結合されている。いずれにせ
よ、ＭＢＬピッチが広幅にされ、ＭＢＬキャパシタンス
が低減される等の面でのメモリアレイ３０の前述の利点
は、共用のセンスアンプ形態を有するメモリアレイ３
０′にも当てはまる。共用のセンスアンプ形態が有利で
ある、何故ならばこの構成はセンスアンプの数を１／２
に低減し、これにより、所与のチップ容量例えば現在の
プロトタイプ６４Ｍｂ，１２８Ｍｂ又は１Ｇｂ等の容量
に対するチップサイズを小さくできる。
るためには制御線２７1又は２７2をアクティブにする。
サブアレイ３１の中のセルにアクセスするためには制御
線２７3又は２７4をアクティブにする。センスアンプＳ
Ａi+1は選択的にサブアレイ３２のメモリセルからの信
号又は（図に部分的にしか示されていない）他方の側の
サブアレイ３３からの信号を増幅する。通常はＤＲＡＭ
チップの中に３１〜３３のような多数のサブアレイが存
在し、各サブアレイのセンスアンプは１つの共通の列デ
コーダからの列選択線に結合されている。いずれにせ
よ、ＭＢＬピッチが広幅にされ、ＭＢＬキャパシタンス
が低減される等の面でのメモリアレイ３０の前述の利点
は、共用のセンスアンプ形態を有するメモリアレイ３
０′にも当てはまる。共用のセンスアンプ形態が有利で
ある、何故ならばこの構成はセンスアンプの数を１／２
に低減し、これにより、所与のチップ容量例えば現在の
プロトタイプ６４Ｍｂ，１２８Ｍｂ又は１Ｇｂ等の容量
に対するチップサイズを小さくできる。
【００３９】図７において本発明の別の実施の形態が、
メモリアレイ４０として示されている。この実施の形態
ではＳＡiとしての各センスアンプは選択的にマスタビ
ット線対ＭＢＬi，ＭＢＬ￣i又はローカルビット線対Ｌ
ＢＬ1i，ＬＢＬ￣1iに接続されている。ビット線ＭＢＬ
i及びＬＢＬ1iはセンスアンプＳＡiの中の１つの共通の
回路点（図示せず）に接続されている。同様に、ビット
線ＭＢＬ￣i及びＬＢＬ￣1iはセンスアンプＳＡiの中の
他方の共通の回路点に接続されている。このようにして
ビット線ＭＢＬi及びＬＢＬ1iは第１のセンスアンプ入
力側に接続され、ビット線ＭＢＬ￣i及びＬＢＬ￣1iは
第２のセンスアンプ入力側に接続されている。（前述の
差電圧は第１のセンスアンプ入力側と第２のセンスアン
プ入力側との間に印加されている）。
メモリアレイ４０として示されている。この実施の形態
ではＳＡiとしての各センスアンプは選択的にマスタビ
ット線対ＭＢＬi，ＭＢＬ￣i又はローカルビット線対Ｌ
ＢＬ1i，ＬＢＬ￣1iに接続されている。ビット線ＭＢＬ
i及びＬＢＬ1iはセンスアンプＳＡiの中の１つの共通の
回路点（図示せず）に接続されている。同様に、ビット
線ＭＢＬ￣i及びＬＢＬ￣1iはセンスアンプＳＡiの中の
他方の共通の回路点に接続されている。このようにして
ビット線ＭＢＬi及びＬＢＬ1iは第１のセンスアンプ入
力側に接続され、ビット線ＭＢＬ￣i及びＬＢＬ￣1iは
第２のセンスアンプ入力側に接続されている。（前述の
差電圧は第１のセンスアンプ入力側と第２のセンスアン
プ入力側との間に印加されている）。
【００４０】センスアンプ形態は、前述の実施の形態に
おいて説明したように共用であることも共用しないこと
も可能であり、共用の場合が非常に有利である。ローカ
ルビット線ＬＢＬ1i及びＬＢＬ2iは、”ｇ”として示さ
れている中央領域内では電気的に接続されていない。マ
スタビット線ＭＢＬi及びＭＢＬ￣iはインターレイヤコ
ネクションを介してローカルビット線ＬＢＬ2i及びＬＢ
Ｌ￣2iにそれぞれ相応の回路ノード６６で接続されてい
る。制御線４８，４９，５０及び５１はすべての列のそ
れぞれのスイッチ５７，５８，５９及び６１のオン／オ
フを制御する。
おいて説明したように共用であることも共用しないこと
も可能であり、共用の場合が非常に有利である。ローカ
ルビット線ＬＢＬ1i及びＬＢＬ2iは、”ｇ”として示さ
れている中央領域内では電気的に接続されていない。マ
スタビット線ＭＢＬi及びＭＢＬ￣iはインターレイヤコ
ネクションを介してローカルビット線ＬＢＬ2i及びＬＢ
Ｌ￣2iにそれぞれ相応の回路ノード６６で接続されてい
る。制御線４８，４９，５０及び５１はすべての列のそ
れぞれのスイッチ５７，５８，５９及び６１のオン／オ
フを制御する。
【００４１】図７の”偶数”の列すなわちＣi，
Ｃi+2，．．．ＣNにおいて、近側のビット線ＬＢＬ1i又
はその相補ＬＢＬ￣1iに接続されているメモリセルＭＣ
にアクセスするためには制御線４８はハイに駆動され、
これによりスイッチ５７がターンオンされ、制御線４９
はローに保持され、これによりスイッチ５３はターンオ
フされる。遠側のビット線ＬＢＬ2i又はＬＢＬ￣2iに接
続されているメモリセルにアクセスするためには制御線
４９がハイに駆動され、制御線４８はローに保持され
る。同様に奇数の列Ｃi+1，Ｃi+3，．．ＣN-1におい
て、近側のローカルビット線ＬＢＬ1(i+1)又はその相補
に接続されているメモリセルにアクセスするためには制
御線５１及び５０がそれぞれハイ又はローに駆動され、
逆のことが、遠側のローカルビット線ＬＢＬ2(i+1)及び
ＬＢＬ￣2(i+1)に接続されているセルにアクセスするた
めに行われる。
Ｃi+2，．．．ＣNにおいて、近側のビット線ＬＢＬ1i又
はその相補ＬＢＬ￣1iに接続されているメモリセルＭＣ
にアクセスするためには制御線４８はハイに駆動され、
これによりスイッチ５７がターンオンされ、制御線４９
はローに保持され、これによりスイッチ５３はターンオ
フされる。遠側のビット線ＬＢＬ2i又はＬＢＬ￣2iに接
続されているメモリセルにアクセスするためには制御線
４９がハイに駆動され、制御線４８はローに保持され
る。同様に奇数の列Ｃi+1，Ｃi+3，．．ＣN-1におい
て、近側のローカルビット線ＬＢＬ1(i+1)又はその相補
に接続されているメモリセルにアクセスするためには制
御線５１及び５０がそれぞれハイ又はローに駆動され、
逆のことが、遠側のローカルビット線ＬＢＬ2(i+1)及び
ＬＢＬ￣2(i+1)に接続されているセルにアクセスするた
めに行われる。
【００４２】共用のセンスアンプ形態が使用される場合
にはＳＡiとしての各”奇数”のセンスアンプが選択的
に、前述のように一方の側でマスタビット線対ＭＢ
Ｌi，ＭＢＬ￣i又はローカルビット線対ＬＢＬ1i，ＬＢ
Ｌ￣1iに結合され、他方の側でＭＢＬ対ＭＢＬ′i，Ｍ
ＢＬ￣′i又はＬＢＬ対ＬＢＬ′1i，ＬＢＬ￣′1iに結
合される。制御線４８′及び４９′は、スイッチ５３′
及び５７′の状態を制御するために４８，４９に類似に
動作する。アイソレーション（多重化）スイッチは、い
ずれのサブアレイ例えばサブアレイ３１又は３２にアク
セスするかを選択するために従来のように各センスアン
プの中で使用できる。有利にはしかしスイッチ５３，５
３′，５７及び５７′はＬＢＬ選択スイッチとして及び
アイソレーションスイッチとしての二重の機能を有す
る。このアプローチは、さもないと利用されるアイソレ
ーションスイッチのためのスペースを保存する。
にはＳＡiとしての各”奇数”のセンスアンプが選択的
に、前述のように一方の側でマスタビット線対ＭＢ
Ｌi，ＭＢＬ￣i又はローカルビット線対ＬＢＬ1i，ＬＢ
Ｌ￣1iに結合され、他方の側でＭＢＬ対ＭＢＬ′i，Ｍ
ＢＬ￣′i又はＬＢＬ対ＬＢＬ′1i，ＬＢＬ￣′1iに結
合される。制御線４８′及び４９′は、スイッチ５３′
及び５７′の状態を制御するために４８，４９に類似に
動作する。アイソレーション（多重化）スイッチは、い
ずれのサブアレイ例えばサブアレイ３１又は３２にアク
セスするかを選択するために従来のように各センスアン
プの中で使用できる。有利にはしかしスイッチ５３，５
３′，５７及び５７′はＬＢＬ選択スイッチとして及び
アイソレーションスイッチとしての二重の機能を有す
る。このアプローチは、さもないと利用されるアイソレ
ーションスイッチのためのスペースを保存する。
【００４３】このようにして例えばサブアレイ３２にア
クセスするためには制御線４８′及び４９′はローに保
持され、これによりサブアレイ３１は偶数のセンスアン
プからアイソレーションされ、これに対して制御線４８
又は４９のうちの１つの制御線はハイに駆動され、これ
によりサブアレイ３２の目標ローカルビット線がアクセ
スされる。同様に、ＳＡi+1として示す奇数のセンスア
ンプの反対側の１つの共有のサブアレイ（図示せず）
を、制御線５０，５１，５０′及び５１′の制御下で類
似にアイソレーション又はアクセスすることが可能であ
る。
クセスするためには制御線４８′及び４９′はローに保
持され、これによりサブアレイ３１は偶数のセンスアン
プからアイソレーションされ、これに対して制御線４８
又は４９のうちの１つの制御線はハイに駆動され、これ
によりサブアレイ３２の目標ローカルビット線がアクセ
スされる。同様に、ＳＡi+1として示す奇数のセンスア
ンプの反対側の１つの共有のサブアレイ（図示せず）
を、制御線５０，５１，５０′及び５１′の制御下で類
似にアイソレーション又はアクセスすることが可能であ
る。
【００４４】メモリアレイ３０の前述の利点すなわちよ
り広幅のマスタビット線ピッチ、小さいキャパシタンス
等は同様に図７に４０で示す実施の形態も有している。
距離Ｄ１，Ｄ２，Ｄ３ａ，Ｄ３ｂ，Ｄ４はメモリアレイ
３０の中の距離と同一又は類似である。１つの相違点は
メモリアレイ４０は各サブアレイに対して４本の制御線
４８〜５１を使用し、これに対してアレイ３０は２本の
制御線しか使用していないことにある。アレイ４０の１
つの利点は、ＬＢＬ1iと示す近側のローカルビット線に
結合されているメモリセルＭＣがいかなるマスタビット
線キャパシタンスにも遭遇せず、これによりこれらのメ
モリセルからのセル信号は、アレイ３０の中のセル信号
に比してよりハイであることにある。
り広幅のマスタビット線ピッチ、小さいキャパシタンス
等は同様に図７に４０で示す実施の形態も有している。
距離Ｄ１，Ｄ２，Ｄ３ａ，Ｄ３ｂ，Ｄ４はメモリアレイ
３０の中の距離と同一又は類似である。１つの相違点は
メモリアレイ４０は各サブアレイに対して４本の制御線
４８〜５１を使用し、これに対してアレイ３０は２本の
制御線しか使用していないことにある。アレイ４０の１
つの利点は、ＬＢＬ1iと示す近側のローカルビット線に
結合されているメモリセルＭＣがいかなるマスタビット
線キャパシタンスにも遭遇せず、これによりこれらのメ
モリセルからのセル信号は、アレイ３０の中のセル信号
に比してよりハイであることにある。
【００４５】本発明の更に別の１つの実施の形態は図８
に概略的に示されている。メモリアレイ４０′は図７の
メモリアレイ４０と実質的に同一であり、１つの例外は
近側のローカルビット線がセンスアンプに直接に結合さ
れず、その代わりに選択的にスイッチ６７又は７３を介
してセンスアンプ入力側で相応のマスタビット線に結合
されていることにある。例えば、ＬＢＬ1i又はＬＢＬ￣
1iに接続されているセルにアクセスするためには制御線
４８はハイに駆動され、これによりスイッチ６７はター
ンオンされ、制御線４９はローに保持され、これにより
スイッチ５３はターンオフされ、ＬＢＬ2i又はＬＢＬ￣
2iに接続されているセルにアクセスするためには逆のこ
とが行われる。
に概略的に示されている。メモリアレイ４０′は図７の
メモリアレイ４０と実質的に同一であり、１つの例外は
近側のローカルビット線がセンスアンプに直接に結合さ
れず、その代わりに選択的にスイッチ６７又は７３を介
してセンスアンプ入力側で相応のマスタビット線に結合
されていることにある。例えば、ＬＢＬ1i又はＬＢＬ￣
1iに接続されているセルにアクセスするためには制御線
４８はハイに駆動され、これによりスイッチ６７はター
ンオンされ、制御線４９はローに保持され、これにより
スイッチ５３はターンオフされ、ＬＢＬ2i又はＬＢＬ￣
2iに接続されているセルにアクセスするためには逆のこ
とが行われる。
【００４６】制御線５０及び５１は類似に、奇数の列の
中のメモリセルに選択的にアクセスするためにハイ又は
ローに駆動される。その他の面ではアレイ４０′は前述
のメモリアレイ４０の利点と同一の利点を有する。共用
のセンスアンプ形態が使用される場合にはローカルビッ
ト線スイッチは、前述のように制御線４８〜５１及び４
８′〜５１′の制御下でアイソレーションスイッチとし
ても機能できる。
中のメモリセルに選択的にアクセスするためにハイ又は
ローに駆動される。その他の面ではアレイ４０′は前述
のメモリアレイ４０の利点と同一の利点を有する。共用
のセンスアンプ形態が使用される場合にはローカルビッ
ト線スイッチは、前述のように制御線４８〜５１及び４
８′〜５１′の制御下でアイソレーションスイッチとし
ても機能できる。
【００４７】図９において本発明の別の１つの実施の形
態が、メモリアレイ８０として示されている。この実施
の形態は開放形ビット線アーキテクチャを使用し、この
場合、隣接する列の中のマスタビット線はインターリー
ブされ、２つのローカルビット線は選択的に各センスア
ンプに結合されている。ＳＡiとして示す各センスアン
プにはマスタビット線対ＭＢＬ，ＭＢＬ￣が結合され、
ＭＢＬはセンスアンプの一方の側で延在し、ＭＢＬ￣は
他方の側で延在する。各真のマスタビット線ＬＢＬ及び
各相補マスタビット線ＭＢＬ￣は第１のビット線選択ス
イッチ２３と第２のビット線選択スイッチ２５との間の
１つの異なる回路ノード８２に接続されている。
態が、メモリアレイ８０として示されている。この実施
の形態は開放形ビット線アーキテクチャを使用し、この
場合、隣接する列の中のマスタビット線はインターリー
ブされ、２つのローカルビット線は選択的に各センスア
ンプに結合されている。ＳＡiとして示す各センスアン
プにはマスタビット線対ＭＢＬ，ＭＢＬ￣が結合され、
ＭＢＬはセンスアンプの一方の側で延在し、ＭＢＬ￣は
他方の側で延在する。各真のマスタビット線ＬＢＬ及び
各相補マスタビット線ＭＢＬ￣は第１のビット線選択ス
イッチ２３と第２のビット線選択スイッチ２５との間の
１つの異なる回路ノード８２に接続されている。
【００４８】各スイッチ２３はローカルビット線ＬＢＬ
1又は関連するセンスアンプに最も近いＬＢＬ1と各マス
タビット線ＭＢＬ又はＭＢＬ￣との間に結合されてい
る。各スイッチ２５は、関連するセンスアンプから最も
遠いローカルビット線と相応のマスタビット線との間に
結合されている。制御線８７1〜８７4は交互に交番する
列の各スイッチ２３及び２５に接続されている。ＬＢＬ
1又はＬＢＬ￣1に結合されているセルにアクセスするた
めには制御線８７1及び８７3がハイに駆動され、これに
対して制御線８７2及び８７4はローに保持され、ＬＢＬ
2又はＬＢＬ￣2に結合されているセルにアクセスするた
めには逆のことが行われる。
1又は関連するセンスアンプに最も近いＬＢＬ1と各マス
タビット線ＭＢＬ又はＭＢＬ￣との間に結合されてい
る。各スイッチ２５は、関連するセンスアンプから最も
遠いローカルビット線と相応のマスタビット線との間に
結合されている。制御線８７1〜８７4は交互に交番する
列の各スイッチ２３及び２５に接続されている。ＬＢＬ
1又はＬＢＬ￣1に結合されているセルにアクセスするた
めには制御線８７1及び８７3がハイに駆動され、これに
対して制御線８７2及び８７4はローに保持され、ＬＢＬ
2又はＬＢＬ￣2に結合されているセルにアクセスするた
めには逆のことが行われる。
【００４９】メモリアレイ８０において各マスタビット
線は前記ローカルビット線とほぼ同一の長さであり、列
長ＬCの約１／２以下である。交番する列の中でマスタ
ビット線をインターリーブすることにより、そしてそれ
らの長さが列長の約１／２であることによりマスタビッ
ト線ピッチは、折返しビット線を使用する図４〜８の実
施の形態において説明したのと類似にローカルビット線
ピッチの約２倍に選択できる。図４〜８の実施の形態に
おける前述の利点、例えばより小さいＭＢＬキャパシタ
ンス、より広幅のＭＢＬピッチ、緩和された製造プロセ
スでの製作等が、図９の開放形ビット線構造にも当ては
まる。
線は前記ローカルビット線とほぼ同一の長さであり、列
長ＬCの約１／２以下である。交番する列の中でマスタ
ビット線をインターリーブすることにより、そしてそれ
らの長さが列長の約１／２であることによりマスタビッ
ト線ピッチは、折返しビット線を使用する図４〜８の実
施の形態において説明したのと類似にローカルビット線
ピッチの約２倍に選択できる。図４〜８の実施の形態に
おける前述の利点、例えばより小さいＭＢＬキャパシタ
ンス、より広幅のＭＢＬピッチ、緩和された製造プロセ
スでの製作等が、図９の開放形ビット線構造にも当ては
まる。
【００５０】図９の構造は、図４のメモリアレイ、図７
のメモリアレイ４０、又は図８のメモリアレイ４０′の
変更に類似にスイッチ２３及び２５の位置を変化するこ
とにより変形できる。すなわち各ローカルビット線ＬＢ
Ｌ1及びＬＢＬ￣1は選択的に、ＬＢＬ1として示すロー
カルビット線とセンスアンプ入力側との間にスイッチ２
３を動かすことにより直接に関連するセンスアンプに接
続できる。この場合には各スイッチ２５も有利には、セ
ンスアンプの近くに、図７に示されているようにマスタ
ビット線と各センスアンプとの間に又は図８に示されて
いるように近側のローカルビット線とマスタビット線と
の間に動かされる。いずれの場合にも遠側のローカルビ
ット線ＬＢＬ2又はＬＢＬ￣2は、図７及び８に示されて
いるように各マスタビット線に直接に接続されている。
２倍の数の制御線が、これらの変形された実施の形態の
いずれの場合にも必要である。
のメモリアレイ４０、又は図８のメモリアレイ４０′の
変更に類似にスイッチ２３及び２５の位置を変化するこ
とにより変形できる。すなわち各ローカルビット線ＬＢ
Ｌ1及びＬＢＬ￣1は選択的に、ＬＢＬ1として示すロー
カルビット線とセンスアンプ入力側との間にスイッチ２
３を動かすことにより直接に関連するセンスアンプに接
続できる。この場合には各スイッチ２５も有利には、セ
ンスアンプの近くに、図７に示されているようにマスタ
ビット線と各センスアンプとの間に又は図８に示されて
いるように近側のローカルビット線とマスタビット線と
の間に動かされる。いずれの場合にも遠側のローカルビ
ット線ＬＢＬ2又はＬＢＬ￣2は、図７及び８に示されて
いるように各マスタビット線に直接に接続されている。
２倍の数の制御線が、これらの変形された実施の形態の
いずれの場合にも必要である。
【００５１】図１０は本発明の別の１つの実施の形態
を、メモリアレイ１００として示している。この実施の
形態は、例えばＳＡi等の各センスアンプの中の基準セ
ルＲＣを使用することにより相補マスタビット線及び相
補ローカルビット線を回避する。基準セルＲＣは基準電
圧をセンスアンプに供給し、この基準電圧は前述の実施
の形態では、真のＭＢＬに結合されているセルがアクセ
スされる場合には相補ＭＢＬにより供給されるか、又は
相補ＭＢＬ￣がアクセスされる場合には真のＭＢＬによ
り供給される。メモリセルアレイ１００は例えばフラッ
シュＲＡＭチップの中での使用に適している。
を、メモリアレイ１００として示している。この実施の
形態は、例えばＳＡi等の各センスアンプの中の基準セ
ルＲＣを使用することにより相補マスタビット線及び相
補ローカルビット線を回避する。基準セルＲＣは基準電
圧をセンスアンプに供給し、この基準電圧は前述の実施
の形態では、真のＭＢＬに結合されているセルがアクセ
スされる場合には相補ＭＢＬにより供給されるか、又は
相補ＭＢＬ￣がアクセスされる場合には真のＭＢＬによ
り供給される。メモリセルアレイ１００は例えばフラッ
シュＲＡＭチップの中での使用に適している。
【００５２】メモリアレイ１００においてＳＡiとして
の各センスアンプは一方の側で第１のマスタビット線Ｍ
ＢＬ1に結合され、他方の側で第２のマスタビット線Ｍ
ＢＬ2に結合されている。その列のローカルビット線Ｌ
ＢＬ11に結合されている列Ｃiの中のセルにアクセスす
るためには制御線８７3がハイに駆動され、これによ
り、これに接続されているスイッチ２３がターンオンさ
れ、これに対して制御線８７1，８７2及び８７4はロー
に保持される。同様に、ＬＢＬ12に結合されている列Ｃ
iの中のセルにアクセスするためには制御線８７1〜８７
3がローに保持され，これに対して制御線８７4はハイに
される、以下同様。（前述の折返しビット線の実施の形
態においてメモリセルの１つの列は、真のローカルビッ
ト線及び相補ローカルビット線の双方に結合されている
メモリセル、すなわち各メモリブロックの４つのローカ
ルビット線に結合されているメモリセルを含む。図１０
のアレイにおいて列は、メモリブロック１３１の列Ｃi
の中のＬＢＬ21及びＬＢＬ22又はメモリブロック１３２
の中の列Ｃiの中のＬＢＬ11及びＬＢＬ22等のただ２つ
のローカルビット線のみに結合されているメモリセルと
して定められている。）メモリセルアレイ１００のレイ
アウトにおいて各ＭＢＬは隣の列のＭＢＬとインターリ
ーブされ、各ＭＢＬはただ２つのローカルビット線のみ
に結合され、各ローカルビット線は列長ＬCの約１／２
以下の長さを有する。メモリアレイ１００は前述の実施
の形態の利点と同一の利点を有する、すなわち広幅なＭ
ＢＬピッチ、小さいＭＢＬキャパシタンス、緩和された
プロセスでの製作などである。ＭＢＬピッチは有利には
ローカルビット線ピッチの２倍である。
の各センスアンプは一方の側で第１のマスタビット線Ｍ
ＢＬ1に結合され、他方の側で第２のマスタビット線Ｍ
ＢＬ2に結合されている。その列のローカルビット線Ｌ
ＢＬ11に結合されている列Ｃiの中のセルにアクセスす
るためには制御線８７3がハイに駆動され、これによ
り、これに接続されているスイッチ２３がターンオンさ
れ、これに対して制御線８７1，８７2及び８７4はロー
に保持される。同様に、ＬＢＬ12に結合されている列Ｃ
iの中のセルにアクセスするためには制御線８７1〜８７
3がローに保持され，これに対して制御線８７4はハイに
される、以下同様。（前述の折返しビット線の実施の形
態においてメモリセルの１つの列は、真のローカルビッ
ト線及び相補ローカルビット線の双方に結合されている
メモリセル、すなわち各メモリブロックの４つのローカ
ルビット線に結合されているメモリセルを含む。図１０
のアレイにおいて列は、メモリブロック１３１の列Ｃi
の中のＬＢＬ21及びＬＢＬ22又はメモリブロック１３２
の中の列Ｃiの中のＬＢＬ11及びＬＢＬ22等のただ２つ
のローカルビット線のみに結合されているメモリセルと
して定められている。）メモリセルアレイ１００のレイ
アウトにおいて各ＭＢＬは隣の列のＭＢＬとインターリ
ーブされ、各ＭＢＬはただ２つのローカルビット線のみ
に結合され、各ローカルビット線は列長ＬCの約１／２
以下の長さを有する。メモリアレイ１００は前述の実施
の形態の利点と同一の利点を有する、すなわち広幅なＭ
ＢＬピッチ、小さいＭＢＬキャパシタンス、緩和された
プロセスでの製作などである。ＭＢＬピッチは有利には
ローカルビット線ピッチの２倍である。
【００５３】図９の実施の形態においてそうであったよ
うにメモリセルアレイ１００は、図４のメモリアレイ３
０を図７のメモリアレイ４０又は図８のメモリアレイ４
０′に変更したのに類似にスイッチ２３及び２５の位置
を変化することにより変形できる。すなわち各近側のロ
ーカルビット線ＬＢＬ11及びＬＢＬ21は選択的に、スイ
ッチ２３をＬＢＬ11等の近側のローカルビット線とセン
スアンプ入力側との間に動かすことにより関連するセン
スアンプに直接に接続できる。この場合には各スイッチ
２５も有利にはセンスアンプの近傍に動かされるか又は
マスタビット線とそれぞれのセンスアンプ入力側との間
か近側のローカルビット線とマスタビット線との間のい
ずれかに動かされる。いずれの場合にも遠側のローカル
ビット線ＬＢＬ12又はＬＢＬ22は、図７及び８に示され
ているように各マスタビット線に直接に接続される。２
倍の数の制御線が、これらの変形実施の形態のいずれの
場合にも必要である。
うにメモリセルアレイ１００は、図４のメモリアレイ３
０を図７のメモリアレイ４０又は図８のメモリアレイ４
０′に変更したのに類似にスイッチ２３及び２５の位置
を変化することにより変形できる。すなわち各近側のロ
ーカルビット線ＬＢＬ11及びＬＢＬ21は選択的に、スイ
ッチ２３をＬＢＬ11等の近側のローカルビット線とセン
スアンプ入力側との間に動かすことにより関連するセン
スアンプに直接に接続できる。この場合には各スイッチ
２５も有利にはセンスアンプの近傍に動かされるか又は
マスタビット線とそれぞれのセンスアンプ入力側との間
か近側のローカルビット線とマスタビット線との間のい
ずれかに動かされる。いずれの場合にも遠側のローカル
ビット線ＬＢＬ12又はＬＢＬ22は、図７及び８に示され
ているように各マスタビット線に直接に接続される。２
倍の数の制御線が、これらの変形実施の形態のいずれの
場合にも必要である。
【００５４】図１１は、本発明の別の１つの実施の形態
のメモリセル２００を示す。図１０のメモリセルアレイ
の場合にそうであったようにアレイ２００は、ＳＡiと
して示す各センスアンプに組合せて基準セルＲＣを使用
する。アレイ２００の各センスアンプは、いくつか列の
セル信号レベルを増幅するために使用され、これは、各
センスアンプのいずれかの側でマルチプレクサＭ1及び
Ｍ2を介して可能にされる。図１１の実施の形態におい
て各センスアンプは共用形態でＭＵＸ Ｍ1を介して一
方の側でマスタビット線ＭＢＬ1〜ＭＢＬ4に結合され、
ＭＵＸ Ｍ2を介して他方の側でＭＢＬ5〜ＭＢＬ8に結
合されている。ＭＢＬ1は選択的にローカルビット線Ｌ
ＢＬ11又はＬＢＬ12に結合されている。ＭＢＬ8は選択
的にＬＢＬ8 1又はＬＢＬ82に結合されている。以下同
様。
のメモリセル２００を示す。図１０のメモリセルアレイ
の場合にそうであったようにアレイ２００は、ＳＡiと
して示す各センスアンプに組合せて基準セルＲＣを使用
する。アレイ２００の各センスアンプは、いくつか列の
セル信号レベルを増幅するために使用され、これは、各
センスアンプのいずれかの側でマルチプレクサＭ1及び
Ｍ2を介して可能にされる。図１１の実施の形態におい
て各センスアンプは共用形態でＭＵＸ Ｍ1を介して一
方の側でマスタビット線ＭＢＬ1〜ＭＢＬ4に結合され、
ＭＵＸ Ｍ2を介して他方の側でＭＢＬ5〜ＭＢＬ8に結
合されている。ＭＢＬ1は選択的にローカルビット線Ｌ
ＢＬ11又はＬＢＬ12に結合されている。ＭＢＬ8は選択
的にＬＢＬ8 1又はＬＢＬ82に結合されている。以下同
様。
【００５５】センスアンプＳＡiは選択的に、列Ｃj，Ｃ
j+1，Ｃj+4及びＣj+5の中のメモリセルブロック２３１
及び２３２の中のメモリセルからのセル信号を増幅す
る。センスアンプＳＡi+1は列Ｃj+2，Ｃj+3，Ｃj+6及び
Ｃj+7の中のメモリブロック２３２及び２３３の中のメ
モリセルのセル信号を増幅する。そのようにこの実施の
形態では、各センスアンプは選択的に各側で４つの列か
らの信号を増幅する。勿論、より多く又はより少ない数
の列を各センスアンプに割当てることもできる。前述の
実施の形態におけるようにマスタビット線はインターリ
ーブされ、各メモリブロックの中の列長の約１／２であ
る。ＭＢＬピッチはＬＢＬピッチの約２倍である。
j+1，Ｃj+4及びＣj+5の中のメモリセルブロック２３１
及び２３２の中のメモリセルからのセル信号を増幅す
る。センスアンプＳＡi+1は列Ｃj+2，Ｃj+3，Ｃj+6及び
Ｃj+7の中のメモリブロック２３２及び２３３の中のメ
モリセルのセル信号を増幅する。そのようにこの実施の
形態では、各センスアンプは選択的に各側で４つの列か
らの信号を増幅する。勿論、より多く又はより少ない数
の列を各センスアンプに割当てることもできる。前述の
実施の形態におけるようにマスタビット線はインターリ
ーブされ、各メモリブロックの中の列長の約１／２であ
る。ＭＢＬピッチはＬＢＬピッチの約２倍である。
【００５６】図１２は、本発明の別の１つの実施の形態
のメモリアレイ３００を示す。このメモリアレイは２つ
以上のローカルビット線が各マスタビット線に組合せて
使用される場合の本発明の有用性を示す。この場合には
マスタビット線ピッチは、前述の実施の形態において可
能なようにメモリセル全体においてではなくメモリセル
アレイの一部の中のローカルビット線ピッチより広幅で
ある。
のメモリアレイ３００を示す。このメモリアレイは２つ
以上のローカルビット線が各マスタビット線に組合せて
使用される場合の本発明の有用性を示す。この場合には
マスタビット線ピッチは、前述の実施の形態において可
能なようにメモリセル全体においてではなくメモリセル
アレイの一部の中のローカルビット線ピッチより広幅で
ある。
【００５７】図１２の実施の形態においてＬＢＬ1i〜Ｌ
ＢＬ4iとしての４本のローカルビット線が選択的に、ビ
ットスイッチ２３及び２５のスイッチング状態を制御す
る制御線２７１〜２７４によりＭＢＬiとして示す各相
応のマスタビット線に接続されている。中央の領域３０
４の中のローカルビット線は間隙”ｇ”で電気的に接続
が切断されている。この実施の形態ではすべてのローカ
ルビット線は同一の長さを有すると仮定されている。メ
モリブロック領域３０２及び３０６においてマスタビッ
ト線ピッチＤ２はローカルビット線ピッチＤ１に比して
広幅であり、有利にはローカルビット線ピッチの約２倍
である。中央領域３０４においてＭＢＬピッチＤ５はＬ
ＢＬピッチＤ１とほぼ同一である。従ってこの実施の形
態ではＭＢＬピッチは、メモリセルアレイ領域の約１／
２においてＬＢＬピッチの約２倍である。このようにし
てメモリセルアレイ領域のいくつかの部分の中のＭＢＬ
がより広幅であるので短絡又は開回路が発生する危険は
これらの部分において低減され、これによりメモリ全体
の信頼性が高められる。
ＢＬ4iとしての４本のローカルビット線が選択的に、ビ
ットスイッチ２３及び２５のスイッチング状態を制御す
る制御線２７１〜２７４によりＭＢＬiとして示す各相
応のマスタビット線に接続されている。中央の領域３０
４の中のローカルビット線は間隙”ｇ”で電気的に接続
が切断されている。この実施の形態ではすべてのローカ
ルビット線は同一の長さを有すると仮定されている。メ
モリブロック領域３０２及び３０６においてマスタビッ
ト線ピッチＤ２はローカルビット線ピッチＤ１に比して
広幅であり、有利にはローカルビット線ピッチの約２倍
である。中央領域３０４においてＭＢＬピッチＤ５はＬ
ＢＬピッチＤ１とほぼ同一である。従ってこの実施の形
態ではＭＢＬピッチは、メモリセルアレイ領域の約１／
２においてＬＢＬピッチの約２倍である。このようにし
てメモリセルアレイ領域のいくつかの部分の中のＭＢＬ
がより広幅であるので短絡又は開回路が発生する危険は
これらの部分において低減され、これによりメモリ全体
の信頼性が高められる。
【００５８】図示されている前述の実施の形態ではマス
タビット線は、交番する列又は交番する列対の中の間隔
を置いて位置するセンスアンプバンクとセンスアンプバ
ンクとの間にインターリーブされているとして説明した
が、その他の実施の形態ではマスタビット線は、間隔を
置いて位置するセンスアンプバンクとセンスアンプバン
クとの間でメモリセルサブアレイ（又はメモリブロッ
ク）の左側の２つ以上の列において並んで走行し、次い
でサブアレイの右側で２つ以上の列において並んで走行
するように設計できる。更にマスタビット線は互いに均
一に間隔を置いて配置する必要はなく、従って例えば列
ＣiからＣi+1までのピッチは、列Ｃi+1からＣi+2までの
ピッチと異なるように設計できる。これらの場合のいず
れの場合にも、メモリセルアレイ全体の少なくとも一部
にわたりローカルビット線ピッチより広幅のマスタビッ
ト線ピッチを達成することが可能である。
タビット線は、交番する列又は交番する列対の中の間隔
を置いて位置するセンスアンプバンクとセンスアンプバ
ンクとの間にインターリーブされているとして説明した
が、その他の実施の形態ではマスタビット線は、間隔を
置いて位置するセンスアンプバンクとセンスアンプバン
クとの間でメモリセルサブアレイ（又はメモリブロッ
ク）の左側の２つ以上の列において並んで走行し、次い
でサブアレイの右側で２つ以上の列において並んで走行
するように設計できる。更にマスタビット線は互いに均
一に間隔を置いて配置する必要はなく、従って例えば列
ＣiからＣi+1までのピッチは、列Ｃi+1からＣi+2までの
ピッチと異なるように設計できる。これらの場合のいず
れの場合にも、メモリセルアレイ全体の少なくとも一部
にわたりローカルビット線ピッチより広幅のマスタビッ
ト線ピッチを達成することが可能である。
【００５９】前述の説明からこのようにして、過度に複
雑な構造とすることなく広幅のマスタビット線ピッチ及
び小さいマスタビット線キャパシタンスを有する半導体
メモリのための新規の階層ビット線アーキテクチャが開
示された。前述の説明は多数の特定的表現を含むが、こ
れらの特定的表現は、本発明の範囲に対する制限ではな
く、本発明の有利な実施の形態の例にすぎないと解釈さ
れたい。当業者は、添付請求の範囲により定義される本
発明の範囲及び精神を逸脱することなく多数のその他の
変形を行うことが可能である。
雑な構造とすることなく広幅のマスタビット線ピッチ及
び小さいマスタビット線キャパシタンスを有する半導体
メモリのための新規の階層ビット線アーキテクチャが開
示された。前述の説明は多数の特定的表現を含むが、こ
れらの特定的表現は、本発明の範囲に対する制限ではな
く、本発明の有利な実施の形態の例にすぎないと解釈さ
れたい。当業者は、添付請求の範囲により定義される本
発明の範囲及び精神を逸脱することなく多数のその他の
変形を行うことが可能である。
【００６０】
【外１】
【図１】従来の技術のフルの長さのＤＲＡＭアーキテク
チャを示す概略図である。
チャを示す概略図である。
【図２】メモリセルの概略図である。
【図３】階層ビット線アーキテクチャを有する従来の技
術のＤＲＡＭの概略図である。
術のＤＲＡＭの概略図である。
【図４】折返しビット線構造を使用する本発明による半
導体メモリのＤ１の実施の形態の概略図である。
導体メモリのＤ１の実施の形態の概略図である。
【図５】本発明のメモリの中のビット線レイアウトの一
部を示す概略図である。
部を示す概略図である。
【図６】共用のセンスアンプを使用する本発明の１つの
実施の形態を示す概略図である。
実施の形態を示す概略図である。
【図７】本発明の折返しビット線の１つの別の実施の形
態の概略図である。
態の概略図である。
【図８】本発明の折返しビット線のさらに別の実施の形
態の概略図である。
態の概略図である。
【図９】開放形ビット線構造を使用する本発明の１つの
実施の形態の概略図である。
実施の形態の概略図である。
【図１０】各センスアンプを有する基準セルを使用する
本発明の実施の形態を示す概略図である。
本発明の実施の形態を示す概略図である。
【図１１】各センスアンプに対して基準セルを使用する
本発明の別の１つの実施の形態を示す概略図である。
本発明の別の１つの実施の形態を示す概略図である。
【図１２】各マスタビット線において３本以上のローカ
ルビット線を使用する本発明の実施の形態の概略図であ
る。
ルビット線を使用する本発明の実施の形態の概略図であ
る。
２２ 回路ノード ２３，２５ スイッチ ２７i 制御線 ３０ ＤＲＡＭメモリセルアレイ ３１，３２，３３ サブアレイ ３６ テーパ ４０ メモリアレイ ４８，４９，５０，５１ 制御線 ５３，５７，５９，６１ スイッチ ６６，８２ 回路ノード ８７ 制御線 １００ メモリアレイ １３１，１３２ メモリブロック ２００ アレイ Ｍi マルチプレクサ Ｃi 列 ＲＣ 基準セル ＳＡi センスアンプ Ｄi 距離
───────────────────────────────────────────────────── フロントページの続き (72)発明者 桐畑 外志昭 アメリカ合衆国 ニューヨーク ポウキー プスィー ミスティー リッジ サークル 10 (72)発明者 ゲルハルト ミュラー アメリカ合衆国 ニューヨーク ワッピン ガーズ フォールズ タウン ヴュー ド ライヴ 168
Claims (28)
- 【請求項１】 データを記憶するために行及び列に配置
されている複数のメモリセルを有し、 前記各列は少なくとも１つのセンスアンプと、前記セン
スアンプに作動的に結合されている少なくとも１つのマ
スタビット線対と、前記メモリセルに結合され選択的に
前記センスアンプに結合されている少なくとも２つのロ
ーカルビット線対とを有し、前記ローカルビット線対の
少なくとも１つが選択的に前記センスアンプに前記マス
タビット線対を介して結合され、 前記各マスタビット線が列長より短い長さを有し、前記
メモリセルにわたる前記マスタビット線の少なくともい
くつかの少なくとも一部のピッチが前記ローカルビット
線のピッチより大きいことを特徴とする半導体メモリ。 - 【請求項２】 マスタビット線が、インターリーブされ
た形態で配置されていることを特徴とする請求項１に記
載の半導体メモリ。 - 【請求項３】 前記マスタビット線のピッチが前記ロー
カルビット線のピッチの約２倍であることを特徴とする
請求項１に記載の半導体メモリ。 - 【請求項４】 各マスタビット線の幅がマスタビット線
のピッチの約１／２であることを特徴とする請求項１に
記載の半導体メモリｌ。 - 【請求項５】 各マスタビット線が各ローカルビット線
とほぼ同一の長さであり、間隔を置いて位置するセンス
アンプとセンスアンプとの間の列長の約１／２であり、
マスタビット線が交番する列においてインターリーブさ
れていることを特徴とする請求項１に記載の半導体メモ
リ。 - 【請求項６】 センスアンプの少なくともいくつかが１
つの共用の形態で配置されていることを特徴とする請求
項１に記載の半導体メモリ。 - 【請求項７】 更に、各共用のセンスアンプの第１の側
に４つのスイッチを有し、各共用のセンスアンプの第２
の側に４つのスイッチを有し、前記各スイッチは、前記
ローカルビット線に結合されているメモリセルへのアク
セスのためおよび、メモリセルの選択されなかったサブ
アレイを前記共用のセンスアンプからアイソレーション
するために、相応のローカルビット線を前記共用のセン
スアンプに選択的に結合するために動作可能であり、前
記第１の側の前記４つのスイッチは、第１の側の第１の
サブアレイを前記センスアンプからアイソレーションす
るためにオフにされ、前記第２の側の前記４つのスイッ
チが、前記第２の側の第２のサブアレイを前記センスア
ンプからアイソレーションするためにオフにされている
ことを特徴とする請求項６に記載の半導体メモリ。 - 【請求項８】 各センスアンプが前記各センスアンプの
一方の側で、真のマスタビット線及び相補マスタビット
線とから成るマスタビット線対に作動的に結合され、各
センスアンプは選択的に前記一方の側で第１のローカル
ビット線対及び第２のローカルビット線対に結合され、
前記第１のローカルビット線対は第１の真のローカルビ
ット線と第１の相補ローカルビット線とから成り、前記
第２のローカルビット線は第２の真のローカルビット線
と第２の相補ローカルビット線とから成り、前記メモリ
は、 前記第１の真のローカルビット線と前記真のマスタビッ
ト線との間に結合されている第１のスイッチと、 前記第２の真のローカルビット線と前記真のマスタビッ
ト線との間に結合されている第２のスイッチと、 前記第１の相補ローカルビット線と前記相補マスタビッ
ト線との間に結合されている第３のスイッチと、 前記第２の相補ローカルビット線と前記相補マスタビッ
ト線との間に結合されている第４のスイッチとを有し、 前記第１のスイッチ及び前記第２のスイッチは、前記第
１の真のローカルビット線に結合されているメモリセル
にアクセスするために、それぞれオン及びオフにされ、
前記第１のスイッチ及び前記第２のスイッチが、前記第
２の真のローカルビット線に結合されているメモリセル
にアクセスするために、それぞれオフ及びオンにされ、
前記第３のスイッチ及び前記第４のスイッチが、前記第
１の相補ローカルビット線に結合されているメモリセル
にアクセスするために、それぞれオン及びオフにされ、
前記第３のスイッチ及び前記第４のスイッチが、前記第
２の相補ローカルビット線に結合されているメモリセル
にアクセスするために、それぞれオフ及びオンにされる
ことを特徴とする請求項１に記載の半導体メモリ。 - 【請求項９】 センスアンプのうちの少なくともいくつ
かが１つの共用の形態で配置され、各共用のセンスアン
プは前記共用のセンスアンプの他方の側で１つのマスタ
ビット線対に結合され、更に選択的に２つのローカルビ
ット線対に結合されていることを特徴とする請求項８に
記載の半導体メモリ。 - 【請求項１０】 第１のスイッチ及び第３のスイッチが
第１の共通の制御線により制御され、第２のスイッチ及
び第４のスイッチが第２の共通の制御線により制御され
ることを特徴とする請求項８に記載の半導体メモリ。 - 【請求項１１】 各センスアンプが一方の側で、真のマ
スタビット線及び相補マスタビット線とから成るマスタ
ビット線対に作動的に結合され、前記各センスアンプは
選択的に前記一方の側で第１のローカルビット線対及び
第２のビット線対に結合され、前記第１のローカルビッ
ト線対は第１の真のローカルビット線と第１の相補ロー
カルビット線とから成り、前記第２のローカルビット線
は第２の真のローカルビット線と第２の相補ローカルビ
ット線とから成り、 前記メモリは、 前記第１の真のローカルビット線と第１のセンスアンプ
入力側との間に結合されている第１のスイッチと、 前記第２の真のローカルビット線を前記第１のセンスア
ンプ入力側に選択的に結合する第２のスイッチと、 前記第１の相補ローカルビット線と第２センスアンプ入
力側との間に結合されている第３のスイッチと、 前記第２の相補ローカルビット線を前記第２のセンスア
ンプに選択的に結合する第４のスイッチとを有し、 前記第１のスイッチ及び前記第２のスイッチは、前記第
１の真のローカルビット線に結合されているメモリセル
にアクセスするために、それぞれオン及びオフにされ、
前記第１のスイッチ及び前記第２のスイッチは、前記第
２の真のローカルビット線に結合されているメモリセル
にアクセスするために、それぞれオフ及びオンにされ、
前記第３のスイッチ及び前記第４のスイッチは、前記第
１の相補ローカルビット線に結合されているメモリセル
にアクセスするため、それぞれオン及びオフにされ、前
記第３のスイッチ及び前記第４のスイッチが、前記第２
の相補ローカルビット線に結合されているメモリセルに
アクセスするために、それぞれオフ及びオンにされるこ
とを特徴とする請求項１に記載の半導体メモリ。 - 【請求項１２】 真のマスタビット線が第２の真のロー
カルビット線に接続され、相補マスタビット線が第２の
相補ローカルビット線に接続されていることを特徴とす
る請求項１１に記載の半導体メモリ。 - 【請求項１３】 センスアンプのうちの少なくともいく
つかが１つの共用の形態で配置され、前記各共用のセン
スアンプは前記共用のセンスアンプの他方の側で１つの
マスタビット線対に作動的に結合され、選択的に２つの
ローカルビット線対に結合されていることを特徴とする
請求項１１に記載の半導体メモリ。 - 【請求項１４】 第１のスイッチ及び第３のスイッチが
第１の共通の制御線により制御され、第２のスイッチ及
び第４のスイッチが第２の共通の制御線により制御され
ることを特徴とする請求項１１に記載の半導体メモリ。 - 【請求項１５】 各センスアンプが一方の側で、真のマ
スタビット線及び相補マスタビット線とから成るマスタ
ビット線対に作動的に結合され、前記各センスアンプは
選択的に前記一方の側で第１のローカルビット線対及び
第２のローカルビット線対に結合され、前記第１のロー
カルビット線対は第１の真のローカルビット線と第１の
相補ローカルビット線とから成り、前記第２のローカル
ビット線対は第２の真のローカルビット線と第２の相補
ローカルビット線とから成り、前記真のマスタビット線
は前記第２の真のローカルビット線に接続され、前記相
補マスタビット線は前記第２の相補ローカルビット線に
接続され、前記メモリは、 前記第１の真のローカルビット線と前記真のマスタビッ
ト線との間に、第１のセンスアンプ入力側の近傍で結合
されている第１のスイッチと、 前記真のマスタビット線を前記第１のセンスアンプ入力
側に選択的に結合する第２のスイッチと、 前記相補ローカルビット線と前記相補マスタビット線と
の間に、第２のセンスアンプ入力側の近傍で結合されて
いる第３のスイッチと、 前記相補マスタビット線を前記第２のセンスアンプ入力
側に選択的に結合する第４のスイッチとを有し、 前記第１のスイッチ及び前記第２のスイッチが、前記第
１の真のローカルビット線に結合されているメモリセル
にアクセスするために、それぞれオン及びオフにされ、
前記第１のスイッチ及び前記第２のスイッチは、前記第
２の真のローカルビット線に結合されているメモリセル
にアクセスするために、それぞれオフ及びオンにされ、
前記第３のスイッチ及び前記第４のスイッチは、前記第
１の相補ローカルビット線に結合されているメモリセル
にアクセスするために、それぞれオン及びオフにされ、
前記第３のスイッチ及び前記第４のスイッチは、前記第
２の相補ローカルビット線に結合されているメモリセル
にアクセスするために、それぞれオフ及びオンにされる
ことを特徴とする請求項１に記載の半導体メモリ。 - 【請求項１６】 センスアンプの少なくともいくつかが
１つの共用の形態で配置され、各共用のセンスアンプが
前記各共用のセンスアンプの他方の側で１つのマスタビ
ット線対に作動的に結合され、２つのローカルビット線
対に選択的に結合されていることを特徴とする請求項１
４に記載の半導体メモリ。 - 【請求項１７】 第１のスイッチ及び第３のスイッチが
第１の共通の制御線により制御され、第２のスイッチ及
び第４のスイッチが第２の共通の制御線により制御され
ることを特徴とする請求項１５に記載の半導体メモリ。 - 【請求項１８】 半導体メモリがダイナミックランダム
アクセスメモリから成ることを特徴とする請求項１に記
載の半導体メモリ。 - 【請求項１９】 マスタビット線の各対が、折返しビッ
ト線構造において関連するセンスアンプの一方の側で延
在し、マスタビット線対が交番する列においてインター
リーブされていることを特徴とする請求項１に記載の半
導体メモリ。 - 【請求項２０】 マスタビット線が開放形ビット線構造
で配置され、各マスタビット線対が、関連するセンスア
ンプの一方の側で延在する真のマスタビット線と、前記
関連するセンスアンプの反対側で延在する相補マスタビ
ット線とから成ることを特徴とする請求項１に記載の半
導体メモリ。 - 【請求項２１】 データを記憶するために行又は列で配
置されている複数のメモリセルを有し、 前記各列が、 （ｉ） 少なくとも１つのセンスアンプを有し、 （ｉｉ） 折返しビット線構造で配置され、列の中の前
記各センスアンプの少なくとも１つの側に作動的に結合
されているマスタビット線対を有し、 （ｉｉｉ） 前記センスアンプの前記１つの側でメモリ
セルに結合されているローカルビット線の２つの対を有
し、各ローカルビット線対は選択的に前記センスアンプ
に結合され、２つのローカルビット線対のうちの少なく
とも１つの対が選択的に前記マスタビット線対を介して
前記センスアンプに結合され、 前記各マスタビット線対の長さが前記各ローカルビット
線対の長さにほぼ等しく、マスタビット線ピッチがロー
カルビット線ピッチの約２倍であり、マスタビット線対
がインターリーブの形態で配置されていることを特徴と
する請求項１に記載の半導体メモリ。 - 【請求項２２】 データを記憶するために行及び列に配
置されている複数のメモリセルを有し、 前記各列が、 （ｉ） 少なくとも１つのセンスアンプを有し、 （ｉｉ） 開放形ビット線構造での一対のマスタビット
線を有し、前記マスタビット線対は関連する前記センス
アンプに作動的に結合され、前記各対は、前記関連する
センスアンプの一方の側で延在する真のマスタビット線
と、前記関連するセンスアンプの反対側で延在する相補
マスタビット線とから成り、 （ｉｉｉ） 前記センスアンプの各側でメモリセルに結
合されている２つのローカルビット線を有し、前記各ロ
ーカルビット線は選択的に前記関連するセンスアンプに
結合され、前記２つのローカルビット線のうちの少なく
とも１つが選択的に前記関連するセンスアンプにマスタ
ビット線を介して結合され、 各マスタビット線の長さが列長より短く、マスタビット
線ピッチがローカルビット線ピッチの約２倍であり、マ
スタビット線がインターリーブ形態で配置されているこ
とを特徴とする半導体メモリ。 - 【請求項２３】 データを記憶するために行及び列で配
置されている複数のメモリセルを有し、 前記各列が基準セルを有する少なくとも１つのセンスア
ンプを有し、前記基準セルは前記少なくとも１つのセン
スアンプと共働して基準電圧を供給し、前記各列が更に
マスタビット線を有し、前記マスタビット線は前記セン
スアンプの第１の側で前記センスアンプに作動的に結合
され、前記各列が、メモリセルに結合され且つ選択的に
前記センスアンプに結合されるメモリセルに結合されて
いる前記センスアンプの前記第１の側に２つのローカル
ビット線を有し、前記ローカルビット線のうちの少なく
とも１つが選択的に前記マスタビット線を介して前記セ
ンスアンプに結合され、 前記各マスタビット線が列長より短い長さを有し、マス
タビット線ピッチがローカルビット線ピッチより広幅で
あり、前記マスタビット線はインターリーブ形態で配置
されていることを特徴とする半導体メモリ。 - 【請求項２４】 各マスタビット線がセンスアンプの一
方の側でメモリセル列の列長の約１／２であり、マスタ
ビット線が交番する列でインターリーブされていること
を特徴とする請求項２３に記載の半導体メモリ。 - 【請求項２５】 マスタビット線がローカルビット線ピ
ッチの約２倍であることを特徴とする請求項２３に記載
の半導体メモリ。 - 【請求項２６】 センスアンプが１つの共用の形態で配
置され、第１のマスタビット線は前記センスアンプの第
１の側に作動的に結合され、第２のマスタビット線が前
記センスアンプの第２の側に作動的に結合されているこ
とを特徴とする請求項２３に記載の半導体メモリ。 - 【請求項２７】 複数のマスタビット線がマルチプレク
サを介して複数のセンスアンプの各センスアンプの一方
の側に作動的に結合されていることを特徴とする請求項
２３に記載の半導体メモリ。 - 【請求項２８】 複数のセンスアンプが共用の形態で配
置され、第１のマルチプレクサが各センスアンプの第１
の側に配置され、第２のマルチプレクサが前記各センス
アンプの第２の側に配置されていることを特徴とする請
求項２７に記載の半導体メモリ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/993537 | 1997-12-18 | ||
| US08/993,537 US5917744A (en) | 1997-12-18 | 1997-12-18 | Semiconductor memory having hierarchical bit line architecture with interleaved master bitlines |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11317507A true JPH11317507A (ja) | 1999-11-16 |
Family
ID=25539652
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10361246A Pending JPH11317507A (ja) | 1997-12-18 | 1998-12-18 | 半導体メモリ |
Country Status (7)
| Country | Link |
|---|---|
| US (1) | US5917744A (ja) |
| EP (1) | EP0924709B1 (ja) |
| JP (1) | JPH11317507A (ja) |
| KR (1) | KR100570555B1 (ja) |
| CN (1) | CN1224974C (ja) |
| DE (1) | DE69822280T2 (ja) |
| TW (1) | TW434565B (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001185700A (ja) * | 1999-12-27 | 2001-07-06 | Mitsubishi Electric Corp | 半導体記憶装置 |
Families Citing this family (74)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6044481A (en) * | 1997-05-09 | 2000-03-28 | Artisan Components, Inc. | Programmable universal test interface for testing memories with different test methodologies |
| AU1119799A (en) * | 1997-10-25 | 1999-05-17 | Artisan Components, Inc. | Low power differential signal transition techniques for use in memory devices |
| US6182189B1 (en) | 1998-01-05 | 2001-01-30 | Intel Corporation | Method and apparatus for placing a memory in a read-while-write mode |
| US6088264A (en) * | 1998-01-05 | 2000-07-11 | Intel Corporation | Flash memory partitioning for read-while-write operation |
| US6260103B1 (en) * | 1998-01-05 | 2001-07-10 | Intel Corporation | Read-while-write memory including fewer verify sense amplifiers than read sense amplifiers |
| US6016390A (en) * | 1998-01-29 | 2000-01-18 | Artisan Components, Inc. | Method and apparatus for eliminating bitline voltage offsets in memory devices |
| US6098145A (en) * | 1998-02-18 | 2000-08-01 | Winbond Electronics Corporation | Pulsed Y-decoders for improving bitline precharging in memories |
| US6154864A (en) * | 1998-05-19 | 2000-11-28 | Micron Technology, Inc. | Read only memory embedded in a dynamic random access memory |
| US6031784A (en) * | 1998-09-04 | 2000-02-29 | G-Link Technology | Hierarchical decoding of a memory device |
| US6448631B2 (en) | 1998-09-23 | 2002-09-10 | Artisan Components, Inc. | Cell architecture with local interconnect and method for making same |
| US6367059B1 (en) | 1999-03-23 | 2002-04-02 | Artisan Components, Inc. | Carry chain standard cell with charge sharing reduction architecture |
| KR100339428B1 (ko) * | 1999-09-07 | 2002-05-31 | 박종섭 | 불휘발성 강유전체 메모리의 셀 블록 구조 |
| JP2001110181A (ja) * | 1999-10-13 | 2001-04-20 | Oki Electric Ind Co Ltd | 半導体記憶装置 |
| US6327181B1 (en) * | 1999-10-19 | 2001-12-04 | Advanced Micro Devices Inc. | Reference cell bitline path architecture for a simultaneous operation flash memory device |
| JP4427847B2 (ja) * | 1999-11-04 | 2010-03-10 | エルピーダメモリ株式会社 | ダイナミック型ｒａｍと半導体装置 |
| US6570781B1 (en) * | 2000-06-28 | 2003-05-27 | Marvell International Ltd. | Logic process DRAM |
| US7184290B1 (en) * | 2000-06-28 | 2007-02-27 | Marvell International Ltd. | Logic process DRAM |
| US6947324B1 (en) | 2000-06-28 | 2005-09-20 | Marvell International Ltd. | Logic process DRAM |
| US6418044B1 (en) * | 2000-12-28 | 2002-07-09 | Stmicroelectronics, Inc. | Method and circuit for determining sense amplifier sensitivity |
| DE10121837C1 (de) * | 2001-05-04 | 2002-12-05 | Infineon Technologies Ag | Speicherschaltung mit mehreren Speicherbereichen |
| US6552932B1 (en) * | 2001-09-21 | 2003-04-22 | Sandisk Corporation | Segmented metal bitlines |
| KR100410988B1 (ko) * | 2001-11-15 | 2003-12-18 | 삼성전자주식회사 | 반도체 메모리 장치 및 이 장치의 비트 라인 센싱 방법 |
| US6545899B1 (en) * | 2001-12-12 | 2003-04-08 | Micron Technology, Inc. | ROM embedded DRAM with bias sensing |
| US6603693B2 (en) | 2001-12-12 | 2003-08-05 | Micron Technology, Inc. | DRAM with bias sensing |
| US6747889B2 (en) * | 2001-12-12 | 2004-06-08 | Micron Technology, Inc. | Half density ROM embedded DRAM |
| US20030115538A1 (en) * | 2001-12-13 | 2003-06-19 | Micron Technology, Inc. | Error correction in ROM embedded DRAM |
| US20030185062A1 (en) * | 2002-03-28 | 2003-10-02 | Micron Technology, Inc. | Proximity lookup for large arrays |
| EP1359588A3 (en) * | 2002-04-30 | 2005-11-30 | STMicroelectronics Pvt. Ltd | Memory architecture for increased speed and reduced power consumption |
| US6785167B2 (en) * | 2002-06-18 | 2004-08-31 | Micron Technology, Inc. | ROM embedded DRAM with programming |
| US6781867B2 (en) * | 2002-07-11 | 2004-08-24 | Micron Technology, Inc. | Embedded ROM device using substrate leakage |
| JP2004055617A (ja) * | 2002-07-16 | 2004-02-19 | Toshiba Corp | 半導体記憶装置 |
| US6865100B2 (en) * | 2002-08-12 | 2005-03-08 | Micron Technology, Inc. | 6F2 architecture ROM embedded DRAM |
| US7174477B2 (en) * | 2003-02-04 | 2007-02-06 | Micron Technology, Inc. | ROM redundancy in ROM embedded DRAM |
| US20050185465A1 (en) * | 2003-03-11 | 2005-08-25 | Fujitsu Limited | Memory device |
| US7233024B2 (en) | 2003-03-31 | 2007-06-19 | Sandisk 3D Llc | Three-dimensional memory device incorporating segmented bit line memory array |
| US6879505B2 (en) | 2003-03-31 | 2005-04-12 | Matrix Semiconductor, Inc. | Word line arrangement having multi-layer word line segments for three-dimensional memory array |
| US6839267B1 (en) * | 2003-07-11 | 2005-01-04 | Infineon Technologies Ag | Structure and method of multiplexing bitline signals within a memory array |
| KR100527539B1 (ko) * | 2003-12-26 | 2005-11-09 | 주식회사 하이닉스반도체 | 고속 센싱을 위한 불휘발성 강유전체 메모리 장치 |
| KR100612953B1 (ko) * | 2004-03-31 | 2006-08-14 | 주식회사 하이닉스반도체 | 비트라인의 고속 센싱을 위한 반도체 메모리 소자 |
| KR100568544B1 (ko) * | 2004-09-20 | 2006-04-07 | 삼성전자주식회사 | 계층적 비트 라인 구조를 가지는 반도체 메모리 장치 및반도체 메모리 장치의 동작 방법 |
| US7054219B1 (en) | 2005-03-31 | 2006-05-30 | Matrix Semiconductor, Inc. | Transistor layout configuration for tight-pitched memory array lines |
| US7142471B2 (en) | 2005-03-31 | 2006-11-28 | Sandisk 3D Llc | Method and apparatus for incorporating block redundancy in a memory array |
| US7359279B2 (en) | 2005-03-31 | 2008-04-15 | Sandisk 3D Llc | Integrated circuit memory array configuration including decoding compatibility with partial implementation of multiple memory layers |
| US7272052B2 (en) | 2005-03-31 | 2007-09-18 | Sandisk 3D Llc | Decoding circuit for non-binary groups of memory line drivers |
| JP5063912B2 (ja) * | 2006-03-31 | 2012-10-31 | パナソニック株式会社 | 半導体記憶装置 |
| JP4909619B2 (ja) * | 2006-04-13 | 2012-04-04 | パナソニック株式会社 | 半導体記憶装置 |
| US7460387B2 (en) | 2007-01-05 | 2008-12-02 | International Business Machines Corporation | eDRAM hierarchical differential sense amp |
| US7460423B2 (en) * | 2007-01-05 | 2008-12-02 | International Business Machines Corporation | Hierarchical 2T-DRAM with self-timed sensing |
| US7471546B2 (en) * | 2007-01-05 | 2008-12-30 | International Business Machines Corporation | Hierarchical six-transistor SRAM |
| US7499312B2 (en) * | 2007-01-05 | 2009-03-03 | International Business Machines Corporation | Fast, stable, SRAM cell using seven devices and hierarchical bit/sense line |
| DE102007048306B4 (de) * | 2007-10-09 | 2010-09-16 | Qimonda Ag | Integrierter Schaltkreis mit Schalteinheit zur Speicherzellen-Kopplung und Verfahren zur Herstellung eines integrierten Schaltkreises zur Speicherzellen-Kopplung |
| KR101461632B1 (ko) * | 2008-11-17 | 2014-11-13 | 삼성전자주식회사 | 계층적 비트 라인 구조를 가지는 반도체 메모리 장치 |
| US8050127B2 (en) * | 2009-02-06 | 2011-11-01 | Hynix Semiconductor Inc. | Semiconductor memory device |
| WO2011028343A2 (en) * | 2009-09-01 | 2011-03-10 | Rambus Inc. | Semiconductor memory device with hierarchical bitlines |
| US8437174B2 (en) | 2010-02-15 | 2013-05-07 | Micron Technology, Inc. | Memcapacitor devices, field effect transistor devices, non-volatile memory arrays, and methods of programming |
| US8416609B2 (en) | 2010-02-15 | 2013-04-09 | Micron Technology, Inc. | Cross-point memory cells, non-volatile memory arrays, methods of reading a memory cell, methods of programming a memory cell, methods of writing to and reading from a memory cell, and computer systems |
| US8509013B1 (en) * | 2010-04-30 | 2013-08-13 | Micron Technology, Inc. | Partitioned bitline for memory |
| US8634224B2 (en) * | 2010-08-12 | 2014-01-21 | Micron Technology, Inc. | Memory cells, non-volatile memory arrays, methods of operating memory cells, methods of writing to and reading from a memory cell, and methods of programming a memory cell |
| JP2013171602A (ja) | 2012-02-20 | 2013-09-02 | Elpida Memory Inc | 半導体装置 |
| US8861284B2 (en) | 2012-09-18 | 2014-10-14 | International Business Machines Corporation | Increasing memory operating frequency |
| KR20170066698A (ko) * | 2012-12-27 | 2017-06-14 | 인텔 코포레이션 | 동적 전력 및 피크 전류를 낮추기 위한 sram 비트라인과 기입 보조 장치 및 방법과, 듀얼 입력 레벨-쉬프터 |
| CN103187090A (zh) * | 2013-03-19 | 2013-07-03 | 西安华芯半导体有限公司 | 一种存储阵列及存储器 |
| US20150138864A1 (en) * | 2013-11-15 | 2015-05-21 | Lsi Corporation | Memory architecture with alternating segments and multiple bitlines |
| US20150138863A1 (en) * | 2013-11-15 | 2015-05-21 | Lsi Corporation | Interleaved write assist for hierarchical bitline sram architectures |
| KR102393976B1 (ko) | 2015-05-20 | 2022-05-04 | 삼성전자주식회사 | 반도체 메모리 소자 |
| US9542980B1 (en) * | 2016-03-29 | 2017-01-10 | Nanya Technology Corp. | Sense amplifier with mini-gap architecture and parallel interconnect |
| US10854619B2 (en) | 2018-12-07 | 2020-12-01 | Sandisk Technologies Llc | Three-dimensional memory device containing bit line switches |
| US10734080B2 (en) | 2018-12-07 | 2020-08-04 | Sandisk Technologies Llc | Three-dimensional memory device containing bit line switches |
| US10741535B1 (en) | 2019-02-14 | 2020-08-11 | Sandisk Technologies Llc | Bonded assembly containing multiple memory dies sharing peripheral circuitry on a support die and methods for making the same |
| US10879260B2 (en) | 2019-02-28 | 2020-12-29 | Sandisk Technologies Llc | Bonded assembly of a support die and plural memory dies containing laterally shifted vertical interconnections and methods for making the same |
| CN115039176A (zh) * | 2020-02-21 | 2022-09-09 | 华为技术有限公司 | 读/写数据的方法、存储器、存储装置和终端 |
| CN115836347A (zh) * | 2020-10-23 | 2023-03-21 | 华为技术有限公司 | 一种存储器及数据迁移方法 |
| US11631690B2 (en) | 2020-12-15 | 2023-04-18 | Sandisk Technologies Llc | Three-dimensional memory device including trench-isolated memory planes and method of making the same |
| CN113629013B (zh) * | 2021-07-01 | 2024-03-15 | 芯盟科技有限公司 | 一种存储器件的制造方法及存储器 |
Citations (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60234296A (ja) * | 1984-05-07 | 1985-11-20 | Hitachi Ltd | 半導体記憶装置 |
| JPH02263387A (ja) * | 1989-03-31 | 1990-10-26 | Toshiba Corp | ダイナミック型半導体記憶装置 |
| JPH05166365A (ja) * | 1991-12-12 | 1993-07-02 | Toshiba Corp | ダイナミック型半導体記憶装置 |
| JPH06349267A (ja) * | 1993-04-13 | 1994-12-22 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JPH08221974A (ja) * | 1995-02-09 | 1996-08-30 | Lg Semicon Co Ltd | ビット線構造及び半導体メモリ装置 |
| WO1997023875A1 (en) * | 1995-12-22 | 1997-07-03 | Micron Technology, Inc. | Dram with array edge reference sensing |
| JPH09223390A (ja) * | 1996-02-15 | 1997-08-26 | Fujitsu Ltd | 半導体記憶装置 |
| JPH09246482A (ja) * | 1996-03-04 | 1997-09-19 | Fujitsu Ltd | 半導体記憶装置 |
| JPH09293841A (ja) * | 1996-04-24 | 1997-11-11 | Texas Instr Japan Ltd | 半導体メモリ装置 |
Family Cites Families (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US33694A (en) * | 1861-11-12 | Improved fan-blower | ||
| US5214601A (en) * | 1986-12-11 | 1993-05-25 | Mitsubishi Denki Kabushiki Kaisha | Bit line structure for semiconductor memory device including cross-points and multiple interconnect layers |
| JPS63183691A (ja) * | 1987-01-26 | 1988-07-29 | Mitsubishi Electric Corp | 半導体記憶装置 |
| US5732010A (en) * | 1992-09-22 | 1998-03-24 | Kabushiki Kaisha Toshiba | Dynamic random access memory device with the combined open/folded bit-line pair arrangement |
| JP3302796B2 (ja) * | 1992-09-22 | 2002-07-15 | 株式会社東芝 | 半導体記憶装置 |
| US5715189A (en) * | 1993-04-13 | 1998-02-03 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device having hierarchical bit line arrangement |
| JPH07111083A (ja) * | 1993-08-20 | 1995-04-25 | Mitsubishi Electric Corp | 半導体記憶装置 |
| KR100215595B1 (ko) * | 1993-09-21 | 1999-08-16 | 니시무로 타이죠 | 다이나믹형 반도체 기억장치 |
| JP3672946B2 (ja) * | 1993-11-30 | 2005-07-20 | 株式会社ルネサステクノロジ | 半導体記憶装置 |
| US5555203A (en) * | 1993-12-28 | 1996-09-10 | Kabushiki Kaisha Toshiba | Dynamic semiconductor memory device |
| US5701269A (en) * | 1994-11-28 | 1997-12-23 | Fujitsu Limited | Semiconductor memory with hierarchical bit lines |
| US5499205A (en) * | 1995-01-31 | 1996-03-12 | Goldstar Electron Co., Ltd. | Bit line structure |
| JP3281215B2 (ja) * | 1995-03-16 | 2002-05-13 | 株式会社東芝 | ダイナミック型半導体記憶装置 |
| KR0166046B1 (ko) * | 1995-10-06 | 1999-02-01 | 김주용 | 계층적 비트라인 구조를 갖는 반도체 메모리 장치 |
| US5825683A (en) * | 1997-10-29 | 1998-10-20 | Utron Technology Inc. | Folded read-only memory |
-
1997
- 1997-12-18 US US08/993,537 patent/US5917744A/en not_active Expired - Lifetime
-
1998
- 1998-10-27 TW TW087117795A patent/TW434565B/zh not_active IP Right Cessation
- 1998-11-17 CN CNB981224067A patent/CN1224974C/zh not_active Expired - Lifetime
- 1998-12-18 JP JP10361246A patent/JPH11317507A/ja active Pending
- 1998-12-18 DE DE69822280T patent/DE69822280T2/de not_active Expired - Lifetime
- 1998-12-18 EP EP98310436A patent/EP0924709B1/en not_active Expired - Lifetime
- 1998-12-18 KR KR1019980055975A patent/KR100570555B1/ko not_active IP Right Cessation
Patent Citations (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60234296A (ja) * | 1984-05-07 | 1985-11-20 | Hitachi Ltd | 半導体記憶装置 |
| JPH02263387A (ja) * | 1989-03-31 | 1990-10-26 | Toshiba Corp | ダイナミック型半導体記憶装置 |
| JPH05166365A (ja) * | 1991-12-12 | 1993-07-02 | Toshiba Corp | ダイナミック型半導体記憶装置 |
| JPH06349267A (ja) * | 1993-04-13 | 1994-12-22 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JPH08221974A (ja) * | 1995-02-09 | 1996-08-30 | Lg Semicon Co Ltd | ビット線構造及び半導体メモリ装置 |
| WO1997023875A1 (en) * | 1995-12-22 | 1997-07-03 | Micron Technology, Inc. | Dram with array edge reference sensing |
| JPH09223390A (ja) * | 1996-02-15 | 1997-08-26 | Fujitsu Ltd | 半導体記憶装置 |
| JPH09246482A (ja) * | 1996-03-04 | 1997-09-19 | Fujitsu Ltd | 半導体記憶装置 |
| JPH09293841A (ja) * | 1996-04-24 | 1997-11-11 | Texas Instr Japan Ltd | 半導体メモリ装置 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001185700A (ja) * | 1999-12-27 | 2001-07-06 | Mitsubishi Electric Corp | 半導体記憶装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5917744A (en) | 1999-06-29 |
| CN1224974C (zh) | 2005-10-26 |
| KR100570555B1 (ko) | 2006-06-21 |
| TW434565B (en) | 2001-05-16 |
| DE69822280D1 (de) | 2004-04-15 |
| DE69822280T2 (de) | 2005-02-24 |
| EP0924709A2 (en) | 1999-06-23 |
| EP0924709B1 (en) | 2004-03-10 |
| CN1220464A (zh) | 1999-06-23 |
| EP0924709A3 (en) | 1999-09-29 |
| KR19990063188A (ko) | 1999-07-26 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5917744A (en) | Semiconductor memory having hierarchical bit line architecture with interleaved master bitlines | |
| US5923605A (en) | Space-efficient semiconductor memory having hierarchical column select line architecture | |
| US6314042B1 (en) | Fast accessible semiconductor memory device | |
| KR100575044B1 (ko) | 로컬비트라인이균일하지않은계층적비트라인구조를가진반도체메모리 | |
| KR100337767B1 (ko) | 고속 사이클 클럭 동기 메모리 | |
| US8218386B2 (en) | Embedded memory databus architecture | |
| US7292497B2 (en) | Multi-bank memory | |
| JP3202580B2 (ja) | 半導体メモリ装置 | |
| EP0503504B1 (en) | Memory cell array divided type multi-port semiconductor memory device | |
| US4888732A (en) | Dynamic random access memory having open bit line architecture | |
| US6125070A (en) | Semiconductor memory device having multiple global I/O line pairs | |
| US5978302A (en) | Multi-bank architecture for a wide I/O DRAM | |
| US6759280B2 (en) | Memory device with divided bit-line architecture | |
| JPH10302472A (ja) | 半導体メモリ装置 | |
| JP2000048558A (ja) | 半導体記憶装置 | |
| JPH06223559A (ja) | 半導体記憶装置 | |
| US20050111275A1 (en) | Cost efficient row cache for DRAMs | |
| JP3229267B2 (ja) | マルチバンクｄｒａｍ用の階層カラム選択ライン・アーキテクチャ | |
| US6345011B2 (en) | Input/output line structure of a semiconductor memory device | |
| US20040156254A1 (en) | Integrated memory | |
| JP2001266569A (ja) | 半導体記憶装置 | |
| JPH09293841A (ja) | 半導体メモリ装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20051125 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20080327 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20090911 |
|
| A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20091209 |
|
| A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20091214 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20100310 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20100624 |