KR101461632B1 - 계층적 비트 라인 구조를 가지는 반도체 메모리 장치 - Google Patents

계층적 비트 라인 구조를 가지는 반도체 메모리 장치 Download PDF

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Abstract

본 발명은 계층적 비트 라인 구조를 가지는 반도체 메모리 장치를 공개한다. 이 장치는 워드 라인들과 제1 로컬 비트 라인들 각각의 사이에 연결된 복수개의 제1 메모리 셀들 및 상기 워드 라인들과 제2 로컬 비트 라인들 각각의 사이에 연결된 복수개의 제2 메모리 셀들을 구비하는 메모리 셀 어레이, 리드 동작시 제1 센싱 기간에 상기 제1 로컬 비트 라인들 각각을 제1 글로벌 비트 라인들 각각과 연결하고, 제2 센싱 기간에 상기 제2 로컬 비트 라인들 각각을 제2 글로벌 비트 라인들 각각과 연결하는 스위칭 블록, 및 상기 리드 동작시 상기 제1 센싱 기간에 상기 제1 글로벌 비트 라인들 각각의 데이터를 감지하여 증폭하고, 상기 제2 센싱 기간에 상기 제2 글로벌 비트 라인들 각각의 데이터를 감지하여 증폭하는 센싱 블록을 구비하는 것을 특징으로 한다.

Description

계층적 비트 라인 구조를 가지는 반도체 메모리 장치{Semiconductor memory device having hierarchical bit-line structure}
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 계층적 비트 라인 구조를 가지는 반도체 메모리 장치에 관한 것이다.
반도체 메모리 장치는 비트 라인을 통해 메모리 셀의 데이터를 읽거나, 메모리 셀로 데이터를 저장하는 동작을 수행한다. 이러한 반도체 메모리 장치의 집적도는 점점 증가하는 추세이다. 따라서, 단위 면적당 메모리 셀의 수도 증가하며, 하나 또는 한 쌍의 비트 라인에 연결되는 메모리 셀의 수도 증가하고 있다. 각각의 비트 라인에 연결되는 메모리 셀의 수의 증가는 비트 라인의 기생 커패시턴스의 증가를 유발하여 반도체 메모리 장치의 동작 속도를 저하시키게 된다. 따라서, 비트 라인의 기생 커패시턴스를 최소화하고, 집적도의 증가에 따른 칩 사이즈의 증가를 최소화할 수 있는 계층적 비트 라인 구조를 가지는 반도체 메모리 장치가 필요하다. 그런데, 계층적 비트 라인 구조를 가지는 반도체 메모리 장치의 경우, 인접한 글로벌 비트 라인 사이의 커플링 커패시턴스에 의한 커플링 노이즈에 취약하다는 문제점이 있다.
본 발명의 목적은 인접한 글로벌 비트 라인들의 데이터를 순차적으로 감지하고 증폭하는 계층적 비트 라인 구조를 가지는 반도체 메모리 장치를 제공하는데 있다.
상기 목적을 달성하기 위한 본 발명의 계층적 비트 라인 구조를 가지는 반도체 메모리 장치는 워드 라인들과 제1 로컬 비트 라인들 각각의 사이에 연결된 복수개의 제1 메모리 셀들 및 상기 워드 라인들과 제2 로컬 비트 라인들 각각의 사이에 연결된 복수개의 제2 메모리 셀들을 구비하는 메모리 셀 어레이, 리드 동작시 제1 센싱 기간에 상기 제1 로컬 비트 라인들 각각을 제1 글로벌 비트 라인들 각각과 연결하고, 제2 센싱 기간에 상기 제2 로컬 비트 라인들 각각을 제2 글로벌 비트 라인들 각각과 연결하는 스위칭 블록, 및 상기 리드 동작시 상기 제1 센싱 기간에 상기 제1 글로벌 비트 라인들 각각의 데이터를 감지하여 증폭하고, 상기 제2 센싱 기간에 상기 제2 글로벌 비트 라인들 각각의 데이터를 감지하여 증폭하는 센싱 블록을 구비하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 상기 센싱 블록은 상기 제1 센싱 기간 동안에는 상기 제2 글로벌 비트 라인들 각각의 전압을 일정한 레벨로 유지하고, 상기 제2 센싱 기간 동안에는 상기 제1 글로벌 비트 라인들 각각의 전압을 일정한 레벨로 유지하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 상기 센싱 블록은 상기 제1 센싱 기간에 상기 제1 글로벌 비트 라인들 각각의 데이터를 감지하고 증폭하고, 상기 제2 센싱 기간 동안 상기 제1 글로벌 비트 라인들 각각의 전압을 증폭된 전압으로 유지하는 제1 센스 증폭기들, 상기 제2 센싱 기간에 상기 제2 글로벌 비트 라인들 각각의 데이터를 감지하고 증폭하는 제2 센스 증폭기들, 상기 리드 동작을 종료한 후 상기 제1 글로벌 비트 라인들 각각을 소정의 프리차지 전압으로 프리차지하는 제1 이퀄라이저들, 및 상기 제1 센싱 기간동안 및 상기 리드 동작을 종료한 후 상기 제2 글로벌 비트 라인들 각각을 상기 프리차지 전압으로 프리차지하는 제2 이퀄라이저들을 구비하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 제1 형태는 상기 제2 센싱 기간에 상기 제1 글로벌 비트 라인들 중 해당하는 제1 글로벌 비트 라인을 대응하는 데이터 입출력 라인과 연결하는 제1 컬럼 선택 블록, 및 상기 제2 센싱 기간에 상기 제2 글로벌 비트 라인들 중 해당하는 제2 글로벌 비트 라인을 대응하는 데이터 입출력 라인과 연결하는 제2 컬럼 선택 블록을 추가적으로 구비하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 제1 형태의 상기 스위칭 블록은 상기 제1 센싱 기간의 제1 기간 및 상기 제2 센싱 기간의 제3 기간 동안 상기 제1 로컬 비트 라인들 각각과 상기 제1 글로벌 비트 라인들 각각을 연결하고, 상기 제2 센싱 기간 동안 상기 제2 로컬 비트 라인들 각각과 상기 제2 글로벌 비트 라인들 각각을 연결하고, 상기 제1 센스 증폭기들 각각은 상기 제1 센 싱 기간의 제2 기간 및 상기 제2 센싱 기간 동안 인에이블되어 상기 제1 글로벌 비트 라인들 각각의 데이터를 감지하여 증폭하고, 상기 제2 센스 증폭기들 각각은 상기 제2 센싱 기간의 제2 기간 및 제3 기간동안 인에이블되어 상기 제2 글로벌 비트 라인들 각각의 데이터를 감지하여 증폭하고, 상기 제1 컬럼 선택 블록은 상기 제2 센싱 기간의 제3 기간동안 상기 제1 글로벌 비트 라인들 중 해당하는 제1 글로벌 비트 라인을 상기 데이터 입출력 라인들 중 해당하는 데이터 입출력 라인과 연결하고, 상기 제2 컬럼 선택 블록은 상기 제2 센싱 기간의 제3 기간동안 상기 제2 글로벌 비트 라인들 중 해당하는 제2 글로벌 비트 라인을 상기 데이터 입출력 라인들 중 해당하는 데이터 입출력 라인과 연결하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 제2 형태는 상기 제1 리드 기간에 상기 제1 글로벌 비트 라인들 중 해당하는 제1 글로벌 비트 라인들 각각을 제1 데이터 입출력 라인들 각각과 연결하는 제1 컬럼 선택 블록, 및 상기 제2 리드 기간에 상기 제2 글로벌 비트 라인들 중 해당하는 제2 글로벌 비트 라인들 각각을 제2 데이터 입출력 라인들 각각과 연결하는 제2 컬럼 선택 블록을 추가적으로 구비하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 제2 형태의 상기 스위칭 블록은 상기 제1 센싱 기간의 제1 기간 및 상기 제2 센싱 기간의 제3 기간 동안 상기 제1 로컬 비트 라인들 각각과 상기 제1 글로벌 비트 라인들 각각을 연결하고, 상기 제2 센싱 기간 동안 상기 제2 로컬 비트 라인들 각각과 상기 제2 글로벌 비트 라인들 각각을 연결하고, 상기 제1 센스 증폭기들 각각은 상기 제1 센 싱 기간의 제2 기간 및 상기 제2 센싱 기간 동안 인에이블되어 상기 제1 글로벌 비트 라인들 각각의 데이터를 감지하여 증폭하고, 상기 제2 센스 증폭기들 각각은 상기 제2 센싱 기간의 제2 기간 및 제3 기간동안 인에이블되어 상기 제2 글로벌 비트 라인들 각각의 데이터를 감지하여 증폭하고, 상기 제1 컬럼 선택 블록은 상기 제1 센싱 기간의 제3 기간동안 상기 제1 글로벌 비트 라인들 중 해당하는 제1 글로벌 비트 라인들 각각을 상기 제1 데이터 입출력 라인들 각각과 연결하고, 상기 제2 컬럼 선택 블록은 상기 제2 센싱 기간의 제3 기간동안 상기 제2 글로벌 비트 라인들 중 해당하는 제2 글로벌 비트 라인들 각각을 상기 제2 데이터 입출력 라인들 각각과 연결하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 상기 제1 로컬 비트 라인들 및 상기 제2 로컬 비트 라인들은 비트 라인 폴리로 형성되고, 상기 제1 글로벌 비트 라인들 및 상기 제2 글로벌 비트 라인들은 메탈로 형성되는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 상기 제1 글로벌 비트 라인들과 상기 제2 글로벌 비트 라인들 각각은 서로 교차로 배치되는 것을 특징으로 한다.
따라서, 본 발명의 계층적 비트 라인 구조를 가지는 반도체 메모리 장치는 인접한 글로벌 비트 라인들로 데이터가 순차적으로 전송하고, 인접한 글로벌 비트라인들의 데이터를 순차적으로 감지하고 증폭함으로써 인접한 글로벌 비트 라인들 사이의 커플링 커패시턴스에 의한 커플링 노이즈의 영향을 최소화할 수 있다. 따라서, 리드 동작시 글로벌 비트 라인쌍 사이의 전압차가 증가하는 등의 효과를 얻음으로써 반도체 메모리 장치의 동작 특성을 개선할 수 있다.
이하, 첨부된 도면을 참고로 하여 본 발명의 계층적 비트 라인 구조를 가지는 반도체 메모리 장치를 설명하면 다음과 같다.
도 1은 본 발명의 계층적 비트 라인 구조를 가지는 반도체 메모리 장치의 일실시예의 구성을 계략적으로 나타내는 것으로서, 반도체 메모리 장치는 복수개의 메모리 셀 어레이 블록들(10), 복수개의 스위칭 블록들(20), 복수개의 센싱 블록들(30), 및 복수개의 컬럼 선택 블록들(40)로 구성되어 있다. 도 1에서 WL은 워드 라인들을, LBL은 로컬 비트 라인들을, GBL은 글로벌 비트 라인들을, IO는 데이터 입출력 라인들을 각각 나타내며, S는 선택 신호를, con은 제어 신호를, CSL은 컬럼 선택 신호를 각각 나타낸다. 또한, 로컬 비트 라인(LBL)은 비트 라인 폴리로 형성될 수 있으며, 글로벌 비트 라인(GBL)은 메탈로 형성될 수 있다.
도 1에 나타낸 블록들 각각의 기능을 설명하면 다음과 같다.
메모리 셀 어레이 블록들(10)은 로컬 비트 라인들(LBL)과 워드 라인들(WL) 각각의 사이에 연결된 복수개의 메모리 셀들(미도시)을 구비하여 데이터를 리드 하고 라이트 한다.
스위칭 블록들(20) 각각은 입력되는 선택 신호(S)에 응답하여 로컬 비트 라인들(LBL) 각각과 글로벌 비트 라인들(GBL) 각각을 연결하여 로컬 비트 라인(LBL) 과 글로벌 비트 라인(GBL) 사이에 데이터를 전송한다. 이 때, 스위칭 블록들(20) 각각은 리드 동작시 글로벌 비트 라인들 중 인접한 글로벌 비트 라인에 대하여 순차적으로 데이터를 전송한다. 예를 들면, 스위칭 블록들(20) 각각은 리드 동작시 먼저 로컬 비트 라인들 중 짝수번째 로컬 비트 라인들과 글로벌 비트 라인들 중 짝수번째 글로벌 비트 라인들 각각을 연결하여 데이터를 전송하고, 센싱 블록(30)에서 짝수번째 글로벌 비트 라인들에 대한 감지 및 증폭 동작이 종료된 후에 로컬 비트 라인들 중 홀수번째 로컬 비트 라인들과 글로벌 비트 라인들 중 홀수번째 글로벌 비트 라인들 각각을 연결하여 데이터를 전송하도록 구성될 수 있다.
센싱 블록들(30) 각각은 입력되는 제어 신호(con)(예를 들면, 센스 인에이블 신호, 이퀄라이저 신호 등)에 응답하여 글로벌 비트 라인(GBL)으로 전송되는 데이터를 감지하고 증폭한다. 이 때, 센싱 블록들(30) 각각은 글로벌 비트 라인들(GBL) 중 인접한 글로벌 비트 라인에 대하여는 순차적으로 감지 및 증폭 동작을 수행한다. 예를 들면, 센싱 블록들(30) 각각은 스위칭 블록(20)이 로컬 비트 라인들 중 짝수번째 로컬 비트 라인과 글로벌 비트 라인들 중 짝수번째 글로벌 비트 라인들을 연결한 후, 먼저 짝수번째 글로벌 비트 라인들로 전송되는 데이터를 감지하고 증폭하고, 다음으로 스위칭 블록(20)이 로컬 비트 라인들 중 홀수번째 로컬 비트 라인과 글로벌 비트 라인들 중 홀수번째 글로벌 비트 라인들을 연결한 후, 홀수번째 글로벌 비트 라인들로 전송되는 데이터를 감지하고 증폭하도록 구성될 수 있다.
컬럼 선택 블록들(40) 각각은 입력되는 컬럼 선택 신호(CSL)에 응답하여 글로벌 비트 라인들(GBL) 각각과 데이터 입출력 라인(IO) 각각을 연결하여 글로벌 비 트 라인(GBL)과 데이터 입출력 라인(IO) 사이에 데이터를 전송한다.
도 2는 도 1에 나타낸 본 발명의 반도체 메모리 장치의 일실시예의 구성을 보다 상세하게 나타낸 것으로서, 메모리 셀 어레이 블록(10), 스위칭 블록(20), 및 센싱 블록(30)을 보다 상세하게 나타낸 것이다. 도 2에서, MC는 메모리 셀을, SAe는 제1 센스 증폭기를, EQe는 제1 이퀄라이저를, SAo는 제2 센스 증폭기를, EQo는 제2 이퀄라이저를 각각 나타내고, WL은 메모리 셀 어레이의 하나의 대표적인 워드 라인을, LBLAe는 제1 로컬 비트 라인을, LBLAo는 제2 로컬 비트 라인을, GBLe는 제1 글로벌 비트 라인을, GBLBe는 제1 반전 글로벌 비트 라인을, GBLo는 제2 글로벌 비트 라인을, GBLBo는 제2 반전 글로벌 비트 라인을, S_1Ae는 제1 선택 신호를, S_1Ao는 제2 선택 신호를, SE_e는 제1 센스 인에이블 신호를, SE_o는 제2 센스 인에이블 신호를, EQ_e는 제1 이퀄라이저 신호를, EQ_o는 제2 이퀄라이저 신호를 각각 나타낸다. 또한, 제1 글로벌 비트 라인(GBLe)과 제2 글로벌 비트 라인(GBLo)은 교차로 배치된다.
도 2에 나타낸 본 발명의 반도체 메모리 장치의 기능 및 데이터 리드 동작을 설명하면 다음과 같다.
메모리 셀 어레이 블록(10)은 로컬 비트 라인들(LBLAe, LALAo)과 메모리 셀들(MC) 사이의 전하 공유 동작에 의해 데이터를 리드하고 라이트 한다. 즉, 데이터 리드 동작시, 워드 라인(WL)이 활성화되면 워드 라인(WL)과 연결된 메모리 셀(MC)들과 제1 로컬 비트 라인(LBLAe) 및 제2 로컬 비트 라인(LBLAo) 사이에 전하 공유 동작이 수행된다.
리드 동작시, 스위칭 블록(20)은 제1 및 제2 로컬 비트 라인(LBLAe, LBLAo)과 제1 및 제2 글로벌 비트 라인(GBLe, GBLo) 각각을 순차적으로 연결하여 제1 및 제2 로컬 비트 라인(LBLAe, LBLAo)과 제1 및 제2 글로벌 비트 라인(GBLe, GBLo) 사이의 데이터 전송이 순차적으로 이루어지도록 한다. 즉, 스위칭 블록(20)을 구성하는 스위칭 트랜지스터들(ST1Ae, ST1Ao, ST1Be, ST1Bo) 각각은 해당하는 로컬 비트 라인과 글로벌 비트 라인 사이에 연결되고, 해당하는 선택 신호(S_1Ae, S_1Ao, S_1Be, S_1Bo)에 응답하여 온 오프 되어 해당하는 로컬 비트 라인(LBLAe, LBLAo)과 글로벌 비트 라인(GBLe, GBLo)을 연결하여 데이터를 전송한다. 따라서, 선택 신호가 순차적으로 활성화되면 로컬 비트 라인들과 글로벌 비트 라인들은 순차적으로 연결되고, 따라서 로컬 비트 라인들과 글로벌 비트 라인들 사이의 데이터 전송은 순차적으로 이루어지게 된다. 예를 들면, 워드 라인(WL)이 활성화되고 난 후, 먼저 제1 선택 신호(S_1Ae)가 활성화되고 스위칭 트랜지스터(ST1Ae)가 온 되어 제1 로컬 비트 라인(LBLAe)과 제1 글로벌 비트 라인(GBLe)이 연결되어 제1 로컬 비트 라인(LBLAe)과 제1 글로벌 비트 라인(GBLe) 사이에 데이터가 전송되고, 다음으로 제2 선택 신호(S_1Ao)가 활성화되고, 스위칭 트랜지스터(ST1Ao)가 온 되어 제2 로컬 비트 라인(LBLAo)과 제2 글로벌 비트 라인(GBLo) 사이에 데이터가 전송된다.
리드 동작시, 센싱 블록(30)은 제1 및 제2 글로벌 비트 라인(GBLe, GBLo)으로 전송되는 데이터를 순차적으로 감지하고 증폭한다. 또한, 센싱 블록(30)은 제1 글로벌 비트 라인(GBLe)으로 전송되는 데이터를 감지하고 증폭하는 동안에는 제2 글로벌 비트 라인(GBLo)의 전압을 일정한 레벨(예를 들면, 프리차지 레벨)로 유지 하고, 제2 글로벌 비트 라인(GBLo)으로 전송되는 데이터를 감지하고 증폭하는 동안에는 제1 글로벌 비트 라인(GBLe)의 전압을 일정한 레벨(예를 들면, 하이 레벨 또는 로우 레벨)로 유지한다.
센싱 블록(30)의 제1 센스 증폭기(SAe)는 제1 센스 인에이블 신호(SE_e)에 응답하여 인에이블 되어 제1 글로벌 비트 라인(GBLe)으로 전송되는 데이터를 감지하고 증폭한다. 즉, 제1 센스 증폭기(SAe)는 제1 센스 인에이블 신호(SE_e)가 활성화되면 인에이블 되어 제1 글로벌 비트 라인(GBLe)과 제1 반전 글로벌 비트 라인(GBLBe) 사이의 전압차를 감지하고 증폭하도록 구성될 수 있다. 제2 센스 증폭기(SAo)는 제2 센스 인에이블 신호(SE_o)에 응답하여 인에이블 되어 제2 글로벌 비트 라인(GBLo)으로 전송되는 데이터를 감지하고 증폭한다. 즉, 제2 센스 증폭기는 제2 센스 인에이블 신호(SE_o)가 활성화되면 인에이블 되어 제2 글로벌 비트 라인(GBLo)과 제2 반전 글로벌 비트 라인(GBLBo) 사이의 전압차를 감지하고 증폭하도록 구성될 수 있다. 이 때, 제1 센스 증폭기(SAe)와 제2 센스 증폭기(SAo)는 순차적으로 인에이블 된다.
제1 이퀄라이저(EQe)는 제1 이퀄라이저 신호(EQ_e)에 응답하여 인에이블 되어 제1 글로벌 비트 라인(GBLe)을 소정의 프리차지 전압으로 프리차지한다. 제2 이퀄라이저(EQo)는 제2 이퀄라이저 신호(EQ_o)에 응답하여 인에이블 되어 제2 글로벌 비트 라인(GBLe)을 소정의 프리차지 전압으로 프리차지한다.
도 2에 나타낸 본 발명의 반도체 메모리 장치의 일실시예에서, 데이터 재저장 동작은 동시에 이루어지도록 구성될 수 있다. 즉, 제1 센스 증폭기(SAe)를 통해 제1 글로벌 비트 라인(GBLe)에서 전송된 데이터를 감지하여 증폭하고, 제2 센스 증폭기(SAo)를 통해 제2 글로벌 비트 라인(GBLo)에서 전송된 데이터를 감지하여 증폭한 후 제1 선택 신호(S_1Ae) 및 제2 선택 신호(S_1Ao)를 모두 활성화시켜 제1 글로벌 비트 라인(GBLe)과 제1 로컬 비트 라인(LBLe) 사이 및 제2 글로벌 비트 라인(GBLo)과 제2 로컬 비트 라인(LBLo) 사이의 데이터 전송이 동시에 이루어지도록 구성함으로써 활성화된 워드 라인(WL)과 연결된 메모리 셀들(MC)에 데이터 재저장 동작이 동시에 이루어지도록 구성될 수 있다.
도 3은 본 발명의 계층적 비트 라인 구조를 가지는 반도체 메모리 장치의 제1 실시예를 나타내는 것으로서, 스위칭 블록(20), 센싱 블록(30), 및 컬럼 선택 블록(41-1, 41-2)을 상세하게 나타낸 것이다. 도 3에서, SAe는 제1 센스 증폭기를, EQe는 제1 이퀄라이저를, SAo는 제2 센스 증폭기를, EQo는 제2 이퀄라이저를 각각 나타내고, LBL0Ae~LBL3Ae는 제1 로컬 비트 라인들을, LBL0Ao~LBL3Ao는 제2 로컬 비트 라인들을, GBL0e~GBL3e는 제1 글로벌 비트 라인들을, GBL0o~GBL3o는 제2 글로벌 비트 라인들을, IO0~IO3은 데이터 입출력 라인들을, S_1Ae는 제1 선택 신호 라인을, S_1Ao는 제2 선택 신호 라인을, CSL1은 제1 컬럼 선택 신호를, CSL2는 제2 컬럼 선택 신호를 각각 나타낸다. 제1 글로벌 비트 라인들(GBL0e~GBL3e) 각각과 제2 글로벌 비트 라인들(GBL0e~GBL3e) 각각은 서로 교차로 배치된다.
도 3에 나타낸 블록들 각각의 기능을 설명하면 다음과 같다.
스위칭 블록(20), 센싱 블록(30) 및 센싱 블록의 제1 및 제2 센스 증폭기(SAe, SAo)와 제1 및 제2 이퀄라이저(EQe, EQo)의 기능은 도 1 및 도 2에서 설명 한 것과 동일하다. 제1 컬럼 선택 블록(41-1)은 제1 컬럼 선택 신호(CSL1)에 응답하여 제1 글로벌 비트 라인들(GBL0e, GBL1e)을 데이터 입출력 라인들(IO0, IO1)과 연결하고, 제2 컬럼 선택 신호(CSL2)에 응답하여 제1 글로벌 비트 라인들(GBL2e, GBL3e)을 데이터 입출력 라인들(IO0, IO1)과 연결한다. 제2 컬럼 선택 블록(41-2)은 제2 컬럼 선택 신호(CSL1)에 응답하여 제2 글로벌 비트 라인들(GBLo, GBL1o)을 데이터 입출력 라인들(IO2, IO3)과 연결하고, 제2 컬럼 선택 신호(CSL2)에 응답하여 제2 글로벌 비트 라인들(GBL2o, GBL3o)을 데이터 입출력 라인들(IO2, IO3)과 연결한다. 제1 컬럼 선택 블록(41-1)과 제2 컬럼 선택 블록(41-2)은 동시에 해당하는 글로벌 비트 라인과 데이터 입출력 라인을 연결한다. 즉, 제1 컬럼 선택 블록(41-1) 및 제2 컬럼 선택 블록(41-2)은 제1 글로벌 비트 라인들(GBL0e~GBL3e) 및 제2 글로벌 비트 라인들(GBL0o~GBL3o) 각각에 대하여 데이터 감지 및 증폭 동작이 종료된 후 동시에 해당하는 제1 글로벌 비트 라인 또는 제2 글로벌 비트 라인과 데이터 입출력 라인을 연결한다.
또한, 도 4는 도 3에 나타낸 본 발명의 계층적 비트 라인 구조를 가지는 반도체 메모리 장치의 제1 실시예의 동작을 설명하기 위한 동작 타이밍도로서, WL은 하나의 대표적인 워드 라인을, S_1Ae는 제1 선택 신호를, S_1Ao는 제2 선택 신호를, SE_e는 제1 센스 인에이블 신호를, SE_o는 제2 센스 인에이블 신호를, EQ_e는 제1 이퀄라이저 신호를, EQ_o는 제2 이퀄라이저 신호를, CSL1은 제1 컬럼 선택 신호를, GBL0e, GBL1e, GBLB0e, 및 GBLB1e는 각각 해당하는 제1 글로벌 비트 라인 및 제1 반전 글로벌 비트 라인의 신호를, GBL0o, GBL1o, GBLB0o, 및 GBLB1o는 각각 해 당하는 제2 글로벌 비트 라인 및 제2 반전 글로벌 비트 라인의 신호를 각각 나타낸다.
도 3 및 도 4를 참고하여 본 발명의 계층적 비트 라인 구조를 가지는 반도체 메모리 장치의 제1 실시예의 리드 동작을 설명하면 다음과 같다.
리드 동작시 제1 센싱 기간(ST1)에서는 제1 글로벌 비트 라인들(GBL0e~GBL3e)로 데이터가 전송되고, 제1 글로벌 비트 라인들(GBL0e~GBL3e)의 데이터가 감지되고 증폭된다. 이 때, 제2 글로벌 비트 라인들(GBL0o~GBL3o)의 전압은 프리차지 전압 레벨로 유지된다.
리드 동작시, 제2 센싱 기간(ST2)에서는 제2 글로벌 비트 라인들(GBL0o~GBL3o)로 데이터가 전송되고, 제2 글로벌 비트 라인들(GBL0o~GBL3o)의 데이터가 감지되고 증폭된다. 이 때, 제1 글로벌 비트 라인들(GBL0e~GBL3e)의 전압은 하이 레벨 또는 로우 레벨로 유지된다. 또한 제1 글로벌 비트 라인들(GBL0e, GBL1e) 및 제2 글로벌 비트 라인들(GBL0o, GBL1o) 각각과 데이터 입출력 라인들(IO0~IO3) 각각이 연결되어 제1 글로벌 비트 라인들(GBL0e, GBL1e) 및 제2 글로벌 비트 라인들(GBL0o, GBL1o)과 데이터 입출력 라인들(IO0~IO3) 사이에 데이터가 전송된다. 또한, 활성화된 워드 라인과 제1 로컬 비트 라인들(LBL0Ae~LBL3Ae) 및 제2 로컬 비트 라인들(LBL0Ao~LBL3Ao) 각각과 연결된 메모리 셀에 데이터 재저장 동작이 이루어진다.
먼저, 제1 센싱 기간(ST1)의 동작을 구체적으로 설명하면 다음과 같다.
제1 센싱 기간(ST1)의 제1 기간(T11)에서, 워드 라인(WL)이 활성화되고, 제1 선택 신호(S_1Ae)가 활성화되고, 제1 이퀄라이저 신호(EQ_e)가 비활성화된다. 따라서, 워드 라인(WL)이 활성화 되어 있기 때문에, 워드 라인(WL)과 연결된 메모리 셀들과 제1 로컬 비트 라인들(LBL0Ae~LBL3Ae) 및 제2 로컬 비트 라인들(LBL0Ao~LBL3Ao) 사이에 전하 공유 동작이 수행된다. 또한, 제1 선택 신호(S_1Ae)가 활성화 되어 있기 때문에 제1 로컬 비트 라인들(LBL0Ae~LBL3Ae) 각각과 제1 글로벌 비트 라인들(GBL0e~GBL3e) 각각의 사이의 전하 공유 동작에 의해 제1 로컬 비트 라인들(LBL0Ae~LBL3Ae)로부터 제1 글로벌 비트 라인들(GBL0e~GBL3e)로 데이터가 전송된다. 제1 센싱 기간(ST1)의 제1 기간(T11)에서, 제2 선택 신호(S_1Ao)는 비활성화 되어 있기 때문에 제2 로컬 비트 라인들(LBL0Ao~LBL3Ao) 각각과 제2 글로벌 비트 라인들(GBL0o~GBL3o) 각각의 사이에는 전하 공유 동작이 수행되지 않고, 따라서, 제2 로컬 비트 라인들(LBL0Ao~LBL3Ao)로부터 제2 글로벌 비트 라인들(GBL0o~GBL3o)로는 데이터가 전송되지 않는다. 또한, 제2 이퀄라이저 신호(EQ_o)는 활성화되어 있기 때문에 제2 이퀄라이저(EQo)가 인에이블된 상태를 유지하고, 따라서, 제2 글로벌 비트 라인들(GBL0o~GBL3o)의 전압은 소정의 프리차지 전압 레벨을 유지한다.
제1 센싱 기간(ST1)의 제2 기간(T12)에서, 제1 센스 인에이블 신호(SE_e)가 활성화된다. 따라서, 제1 센스 증폭기들(SAe)이 인에이블되어 제1 글로벌 비트 라인들(GBL0e~GBL3e)로부터 전송된 데이터가 감지되고 증폭되어 제1 글로벌 비트 라인들(GBL0e~GBL3e) 및 제1 반전 글로벌 비트 라인들(GBLB0e~GBLB3e)의 전압은 하이 레벨 또는 로우 레벨이 된다. 또한, 제1 센싱 기간(ST1)의 제1 기간(T11)에서 제1 로컬 비트 라인들(LBL0Ae~LBL3Ae)과 제1 글로벌 비트 라인들(GBL0e~GBL3e) 사이의 데이터 전송이 이루어졌기 때문에, 제1 센싱 기간(ST1)의 제2 기간(T12)에서는 제1 선택 신호(S_1Ae)는 비활성화 되어도 상관없다. 제1 센싱 기간(ST1)의 제2 기간(T12)에서, 제2 글로벌 비트 라인들(GBL0o~GBL3o)의 전압은 제1 센싱 기간(ST1)의 제1 기간(T11)에서와 동일하게 소정의 프리차지 전압 레벨을 유지한다.
다음으로, 제2 센싱 기간(ST2)의 동작을 구체적으로 설명하면 다음과 같다.
제2 센싱 기간(ST2)의 제1 기간(T21)에서, 제2 선택 신호(S_1Ao)가 활성화 되고, 제2 이퀄라이저 신호(EQ_o)가 비활성화 된다. 따라서, 제2 로컬 비트 라인들(LBL0Ao~LBL3Ao) 각각과 제2 글로벌 비트 라인들(GBL0o~GBL3o) 각각의 사이의 전하 공유 동작에 의해 제2 로컬 비트 라인들(LBL0Ao~LBL3Ao)로부터 제2 글로벌 비트 라인들(GBL0o~GBL3o)로 데이터 전송이 이루어진다. 제2 센싱 기간(ST2)의 제1 기간(T21)에서, 제1 글로벌 비트 라인들(GBL0e~GBL3e)의 전압은 제1 센싱 기간(ST1)의 제2 기간(T12)에서의 증폭에 의해, 또한, 제1 센스 증폭기(SEe)가 계속 인에이블 되어 있음으로 인해 하이 레벨 또는 로우 레벨을 유지한다.
제2 센싱 기간(ST2)의 제2 기간(T22)에서, 제2 센스 인에이블 신호(SE_o)가 활성화된다. 따라서, 제2 센스 증폭기(SAo)가 인에이블되어 제2 글로벌 비트 라인들(GBL0o~GBL3o)로부터 전송된 데이터가 감지되고 증폭되어 제2 글로벌 비트 라인들(GBL0o~GBL3o) 및 제2 반전 글로벌 비트 라인들(GBLB0o~GBLB3o)의 전압은 하이 레벨 또는 로우 레벨이 된다. 제2 센싱 기간(ST2)의 제2 기간(T22)에서, 제1 글로벌 비트 라인들(GBL0e~GBL3e)의 전압은 제2 센싱 기간(ST2)의 제1 기간(T21)에서와 유사하게 하이 레벨 또는 로우 레벨을 유지한다.
제2 센싱 기간(ST2)의 제3 기간(T23)에서, 제1 컬럼 선택 신호(CSL1)가 활성화되고, 따라서, 해당하는 제1 글로벌 비트 라인들(GBL0e, GBL1e)로부터 데이터 입출력 라인(IO0, IO1)으로 데이터가 전송되고, 해당하는 제2 글로벌 비트 라인들(GBL0o, GBL1o)로부터 데이터 입출력 라인(IO2, IO3)으로 데이터가 전송된다. 또한, 제1 선택 신호(S_1Ae) 및 제2 선택 신호(S_1Ao)가 모두 활성화되어 제1 글로벌 비트 라인들(GBL0e~GBL3e)로부터 제1 로컬 비트 라인들(LBL0Ae~LBL3Ae)로 데이터가 전송되고, 제2 글로벌 비트 라인들(GBL0o~GBL3o)로부터 제2 로컬 비트 라인들(LBL0Ao~LBL3Ao)로 데이터가 전송되어, 활성화 되어 있는 워드 라인(WL)과 연결된 메모리 셀에 데이터 재저장 동작이 이루어진다.
제1 센싱 기간(ST1) 및 제2 센싱 기간(ST2)이 종료된 후 제3 기간(T3)에서, 워드 라인(WL), 제1 센스 인에이블 신호(SE_e), 및 제2 센스 인에이블 신호(SE_o)가 비활성화되고, 제1 이퀄라이저 신호(EQ_e) 및 제2 이퀄라이저 신호(EQ_o)가 활성화되어 제1 글로벌 비트 라인들(GBL0e~GBL3e), 제1 반전 글로벌 비트 라인들(GBLB0e~GBLB3o), 제2 글로벌 비트 라인들(GBL0o~GBL3o), 및 제2 반전 글로벌 비트 라인들(GBLB0o~GBLB3o)의 전압은 소정의 프리차지 전압 레벨이 된다.
즉, 도 3 및 도 4에 나타낸 본 발명의 계층적 비트 라인 구조를 가지는 반도체 메모리 장치의 제1 실시예의 경우, 리드 동작시, 먼저 제1 글로벌 비트 라인들(GBL0e~GBL3e)로 데이터를 전송하고, 제1 글로벌 비트 라인들(GBL0e~GBL3e)의 데이터를 감지하여 증폭하고, 다음으로 제1 글로벌 비트 라인들(GBL0e~GBL3e) 각각과 인접하여 배치된 제2 글로벌 비트 라인들(GBL0o~GBL3o)로 데이터를 전송하고, 제2 글로벌 비트 라인들(GBL0o~GBL3o)의 데이터를 감지하여 증폭하고, 다음으로 제1 글로벌 비트 라인들(GBL0e, GBL1e) 및 제2 글로벌 비트 라인들(GBL0o, GBL1o)의 데이터를 데이터 입출력 라인들(IO0~IO3)을 통해 출력한다.
도 5는 본 발명의 계층적 비트 라인 구조를 가지는 반도체 메모리 장치의 제2 실시예를 나타내는 것으로서, 스위칭 블록(20), 센싱 블록(30), 및 컬럼 선택 블록(42-1, 42-2)을 상세하게 나타낸 것이다. 도 5에서, SAe는 제1 센스 증폭기를, EQe는 제1 이퀄라이저를, SAo는 제2 센스 증폭기를, EQo는 제2 이퀄라이저를 각각 나타내고, LBL0Ae~LBL3Ae는 제1 로컬 비트 라인들을, LBL0Ao~LBL3Ao는 제2 로컬 비트 라인들을, GBL0e~GBL3e는 제1 글로벌 비트 라인들을, GBL0o~GBL3o는 제2 글로벌 비트 라인들을, IO0e~IO3e은 제1 데이터 입출력 라인들을, IO0o~IO3o은 제2 데이터 입출력 라인들을, S_1Ae는 제1 선택 신호 라인을, S_1Ao는 제2 선택 신호 라인을, CSL1은 제1 컬럼 선택 신호를, CSL2는 제2 컬럼 선택 신호를 각각 나타낸다.
도 5에 나타낸 블록들 각각의 기능을 설명하면 다음과 같다.
스위칭 블록(20), 센싱 블록(30) 및 센싱 블록(30)의 제1 및 제2 센스 증폭기(SAe, SAo)와 제1 및 제2 이퀄라이저(EQe, EQo)의 기능은 도 1 내지 도 3에서 설명한 것과 동일하다.
제1 컬럼 선택 블록(42-1)은 제1 컬럼 선택 신호(CSL1)에 응답하여 제1 글로벌 비트 라인들(GBL0e~GBL3e) 각각을 해당하는 제1 데이터 입출력 라인(IO0e~IO3e)과 연결한다. 제2 컬럼 선택 블록(42-2)은 제2 컬럼 선택 신호에 응답하여 제2 글 로벌 비트 라인들(GBL0o~GBL3o) 각각을 해당하는 제2 데이터 입출력 라인(IO0o~IO3o)과 연결한다. 제1 컬럼 선택 블록(42-1)과 제2 컬럼 선택 블록(42-2)은 순차적으로 해당하는 글로벌 비트 라인과 데이터 입출력 라인을 연결한다. 즉, 제1 컬럼 선택 블록(42-1)은 제1 글로벌 비트 라인들(GBL0e~GBL3e) 각각에 대하여 데이터 감지 및 증폭 동작이 종료되면 제1 글로벌 비트 라인들(GBL0e~GBL3e)을 제1 데이터 입출력 라인(IO0e~IO3e)과 연결하고, 제2 컬럼 선택 블록(42-2)은 제2 글로벌 비트 라인들(GBL0o~GBL3o) 각각에 대하여 데이터 감지 및 증폭 동작이 종료되면 제2 글로벌 비트 라인들(GBL0o~GBL3o)을 제2 데이터 입출력 라인(IO0o~IO3o)과 연결한다.
또한, 도 6은 도 5에 나타낸 본 발명의 계층적 비트 라인 구조를 가지는 반도체 메모리 장치의 제2 실시예의 동작을 설명하기 위한 동작 타이밍도로서, WL은 하나의 대표적인 워드 라인을, S_1Ae는 제1 선택 신호를, S_1Ao는 제2 선택 신호를, SE_e는 제1 센스 인에이블 신호를, SE_o는 제2 센스 인에이블 신호를, EQ_e는 제1 이퀄라이저 신호를, EQ_o는 제2 이퀄라이저 신호를, CSL1은 제1 컬럼 선택 신호를, CSL2는 제2 컬럼 선택 신호를, GBL0e~GBL3e 및 GBLB0e~GBLB3e는 각각 해당하는 제1 글로벌 비트 라인 및 제1 반전 글로벌 비트 라인의 신호를, GBL0o~GBL3o 및 GBLB0o~GBLB3o는 각각 해당하는 제2 글로벌 비트 라인 및 제2 반전 글로벌 비트 라인의 신호를 각각 나타낸다.
도 5 및 도 6을 참고하여 본 발명의 계층적 비트 라인 구조를 가지는 반도체 메모리 장치의 제2 실시예의 리드 동작을 설명하면 다음과 같다.
리드 동작시 제1 센싱 기간(ST1)에서는 제1 글로벌 비트 라인들(GBL0e~GBL3e)로 데이터가 전송되고, 제1 글로벌 비트 라인들(GBL0e~GBL3e)의 데이터가 감지되고 증폭되고, 제1 글로벌 비트 라인들(GBL0e~GBL3e)로부터 제1 데이터 입출력 라인들(IO0e~IO3e)로 데이터가 전송된다. 또한, 제1 센싱 기간(ST1) 동안에는 제2 글로벌 비트 라인들(GBL0o~GBL3o)의 전압은 일정한 레벨(예를 들면, 프리차지 전압 레벨)로 유지된다.
리드 동작시 제2 센싱 기간(ST2)에서는 제2 글로벌 비트 라인들(GBL0o~GBL3o)로 데이터가 전송되고, 제2 글로벌 비트 라인들(GBL0o~GBL3o)의 데이터가 감지되고 증폭되며, 제2 글로벌 비트 라인들(GBL0o~GBL3o)로부터 제2 데이터 입출력 라인들(IO0o~IO3o)로 데이터가 전송된다. 또한, 제2 센싱 기간(ST2) 동안에는 제1 글로벌 비트 라인들(GBL0e~GBL3e) 각각의 전압은 일정한 레벨(예를 들면, 하이 레벨 또는 로우 레벨)로 유지된다. 또한, 활성화된 워드 라인과 제1 로컬 비트 라인들(LBL0Ae~LBL3Ae) 및 제2 로컬 비트 라인들(LBL0Ao~LBL3Ao) 각각과 연결된 메모리 셀에 데이터 재저장 동작이 이루어진다.
먼저, 제1 센싱 기간(ST1)의 동작을 구체적으로 설명하면 다음과 같다.
제1 센싱 기간(ST1)의 제1 기간(T11)의 동작은 도 4에서 설명한 제1 센싱 기간(ST1)의 제1 기간(T11)의 동작과 동일하다. 즉, 워드 라인(WL)과 연결된 메모리 셀과 제1 로컬 비트 라인들(LBL0Ae~LBL3Ae) 및 제2 로컬 비트 라인들(LBL0Ao~LBL3Ao) 사이에 전하 공유 동작이 이루어지고, 제1 로컬 비트 라인들(LBL0Ae~LBL3Ae)로부터 제1 글로벌 비트 라인들(GBL0e~GBL3e)로 데이터가 전송된 다. 또한, 제2 글로벌 비트 라인들(GBL0o~GBL3o)의 전압은 프리차지 전압 레벨로 유지된다.
제1 센싱 기간(ST1)의 제2 기간(T12)의 동작은 도 4에서 설명한 제1 센싱 기간(ST1)의 제2 기간(T12)의 동작과 동일하다. 즉, 제1 센스 증폭기들(SAe)가 인에이블되어 제1 글로벌 비트 라인들(GBL0e~GBL3e)로부터 전송된 데이터가 감지되고 증폭되어 제1 글로벌 비트 라인들(GBL0e~GBL3e) 및 제1 반전 글로벌 비트 라인들(GBLB0e~GBLB3e)의 전압은 하이 레벨 또는 로우 레벨이 된다. 또한, 제1 센싱 기간(ST1)의 제2 기간(T12)에서, 제2 글로벌 비트 라인들(GBL0o~GBL3o)의 전압은 제1 센싱 기간(ST1)의 제1 기간(T11)에서와 동일하게 소정의 프리차지 전압 레벨을 유지한다.
제1 센싱 기간(ST1)의 제3 기간(T13)에서, 제1 컬럼 선택 신호(CSL1)가 활성화되고, 제1 글로벌 비트 라인들(GBL0e~GBL3e)의 데이터는 각각 해당하는 제1 데이터 입출력 라인(IO1e~IO3e)으로 전송된다.
다음으로, 제2 센싱 기간(ST2)의 동작을 구체적으로 설명하면 다음과 같다.
제2 센싱 기간(ST2)의 제1 기간(T21)의 동작은 도 4에서 설명한 제2 센싱 기간(ST2)의 제1 기간(T21)의 동작과 동일하다. 즉, 제2 선택 신호(S_1Ao)가 활성화 되고, 제2 이퀄라이저 신호(EQ_o)가 비활성화 된다. 따라서, 제2 로컬 비트 라인들(LBL0Ao~LBL3Ao)로부터 제2 글로벌 비트 라인들(GBL0o~GBL3o)로 데이터 전송이 이루어진다. 제2 센싱 기간(ST2)의 제1 기간(T21)에서, 제1 글로벌 비트 라인들(GBL0e~GBL3e)의 전압은 제1 센싱 기간의 제2 기간(T12)에서의 증폭에 의해, 또 는 제1 센스 증폭기들(SAe)이 인에이블 상태를 유지함에 의해 하이 레벨 또는 로우 레벨을 유지한다.
제2 센싱 기간(ST2)의 제2 기간(T22)에서의 동작은 도 4에서 설명한 제2 센싱 기간(ST2)의 제2 기간(T22)에서의 동작과 동일하다. 즉, 제2 센스 인에이블 신호(SE_o)가 활성화되고, 제2 센스 증폭기(SAo)가 인에이블되어 제2 글로벌 비트 라인들(GBL0o~GBL3o)로부터 전송된 데이터가 감지되고 증폭되어 제2 글로벌 비트 라인들(GBL0o~GBL3o) 및 제2 반전 글로벌 비트 라인들(GBLB0o~GBLB3o)의 전압은 하이 레벨 또는 로우 레벨이 된다. 제2 센싱 기간(ST2)의 제2 기간(T22)에서, 제1 글로벌 비트 라인들(GBL0e~GBL3e)의 전압은 제2 센싱 기간(ST2)의 제1 기간(T21)에서와 동일하게 하이 레벨 또는 로우 레벨을 유지한다.
제2 센싱 기간(ST2)의 제3 기간(T23)에서, 제2 컬럼 선택 신호(CSL2)가 활성화되고, 따라서, 해당하는 제2 글로벌 비트 라인들(GBL0o~GBL3o)로부터 제2 데이터 입출력 라인(IO0o~IO3o)으로 데이터가 전송된다. 또한, 제1 선택 신호(S_1Ae) 및 제2 선택 신호(S_1Ao)가 모두 활성화되어 제1 글로벌 비트 라인들(GBL0e~GBL3e)로부터 제1 로컬 비트 라인들(LBL0Ae~LBL3Ae)로 데이터가 전송되고, 제2 글로벌 비트 라인들(GBL0o~GBL3o)로부터 제2 로컬 비트 라인들(LBL0Ao~LBL3Ao)로 데이터가 전송되어, 활성화 되어 있는 워드 라인(WL)과 연결된 메모리 셀에 데이터 재저장 동작이 이루어진다.
제1 센싱 기간(ST1) 및 제2 센싱 기간(ST2)이 종료된 후 제3 기간(T3)에서, 워드 라인(WL), 제1 센스 인에이블 신호(SE_e), 및 제2 센스 인에이블 신호(SE_o) 가 비활성화되고, 제1 이퀄라이저 신호(EQ_e) 및 제2 이퀄라이저 신호(EQ_o)가 활성화되어 제1 글로벌 비트 라인들(GBL0e~GBL3e), 제1 반전 글로벌 비트 라인들(GBLB0e~GBLB3o), 제2 글로벌 비트 라인들(GBL0o~GBL3o), 및 제2 반전 글로벌 비트 라인들(GBLB0o~GBLB3o)의 전압은 소정의 프리차지 전압 레벨이 된다.
즉, 도 5 및 도 6에 나타낸 본 발명의 계층적 비트 라인 구조를 가지는 반도체 메모리 장치의 제2 실시예의 경우, 리드 동작시, 먼저 제1 글로벌 비트 라인들(GBL0e~GBL3e)로 데이터를 전송하고, 제1 글로벌 비트 라인들(GBL0e~GBL3e)의 데이터를 감지하여 증폭하고, 제1 글로벌 비트 라인들(GBL0e~GBL3e)의 데이터를 제1 데이터 입출력 라인들(IO0e~IO3e)을 통해 출력하고, 다음으로 제1 글로벌 비트 라인들(GBL0e~GBL3e) 각각과 인접하여 배치된 제2 글로벌 비트 라인들(GBL0o~GBL3o)로 데이터를 전송하고, 제2 글로벌 비트 라인들(GBL0o~GBL3o)의 데이터를 감지하여 증폭하고, 제2 글로벌 비트 라인들(GBL0o~GBL3o)의 데이터를 제2 데이터 입출력 라인들(IO0o~IO3o)을 통해 출력한다.
상술한 실시예들의 계층적 비트 라인 구조를 가지는 반도체 메모리 장치는 메모리 셀이 셀 트랜지스터와 셀 커패시터로 구성되는 동적 메모리 셀인 경우를 예시하였지만, 메모리 셀이 플로팅 바디 트랜지스터를 구비하는 동적 메모리 셀로 구성되거나, 동적 메모리 셀이 아닌 상변화 메모리(PRAM; Phase Change Random Access Memory) 셀 또는 마그네틱 메모리(MRAM; Magnetic Random Access Memory) 셀 등으로 구성된 반도체 메모리 장치들에도 본 발명이 적용가능하다.
상기에서는 본 발명의 실시예를 참조하여 설명하였지만, 해당 기술분야의 숙 련된 당업자는 하기의 특허 청구 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
도 1은 본 발명의 계층적 비트 라인 구조를 가지는 반도체 메모리 장치의 일실시예를 개략적으로 나타낸 도면이다.
도 2는 도 1에 나타낸 본 발명의 계층적 비트 라인 구조를 가지는 반도체 메모리 장치의 일실시예의 메모리 셀 어레이, 스위칭 블록, 및 센싱 블록을 보다 상세하게 나타낸 도면이다.
도 3은 본 발명의 계층적 비트 라인 구조를 가지는 반도체 메모리 장치의 제1 실시예를 나타내는 것으로서, 스위칭 블록, 센싱 블록, 및 컬럼 선택 블록을 나타낸 도면이다.
도 4는 도 3에 나타낸 본 발명의 계층적 비트 라인 구조를 가지는 반도체 메모리 장치의 동작을 설명하기 위한 동작 타이밍도이다.
도 5는 본 발명의 계층적 비트 라인 구조를 가지는 반도체 메모리 장치의 제2 실시예를 나타내는 것으로서, 스위칭 블록, 센싱 블록, 및 컬럼 선택 블록을 나타낸 도면이다.
도 6은 도 5에 나타낸 본 발명의 계층적 비트 라인 구조를 가지는 반도체 메모리 장치의 동작을 설명하기 위한 동작 타이밍도이다.

Claims (9)

  1. 워드 라인들과 제1 로컬 비트 라인들 각각의 사이에 연결된 복수개의 제1 메모리 셀들 및 상기 워드 라인들과 제2 로컬 비트 라인들 각각의 사이에 연결된 복수개의 제2 메모리 셀들을 구비하는 메모리 셀 어레이;
    리드 동작시 제1 센싱 기간에 상기 제1 로컬 비트 라인들 각각을 제1 글로벌 비트 라인들 각각과 연결하고, 제2 센싱 기간에 상기 제2 로컬 비트 라인들 각각을 제2 글로벌 비트 라인들 각각과 연결하는 스위칭 블록; 및
    상기 리드 동작시 상기 제1 센싱 기간에 상기 제1 글로벌 비트 라인들 각각의 데이터를 감지하여 증폭하고, 상기 제2 센싱 기간에 상기 제2 글로벌 비트 라인들 각각의 데이터를 감지하여 증폭하는 센싱 블록을 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  2. 제1항에 있어서, 상기 센싱 블록은
    상기 제1 센싱 기간 동안에는 상기 제2 글로벌 비트 라인들 각각의 전압을 일정한 레벨로 유지하고, 상기 제2 센싱 기간 동안에는 상기 제1 글로벌 비트 라인들 각각의 전압을 일정한 레벨로 유지하는 것을 특징으로 하는 반도체 메모리 장치.
  3. 제2항에 있어서, 상기 센싱 블록은
    상기 제1 센싱 기간에 상기 제1 글로벌 비트 라인들 각각의 데이터를 감지하고 증폭하고, 상기 제2 센싱 기간 동안 상기 제1 글로벌 비트 라인들 각각의 전압을 증폭된 전압으로 유지하는 제1 센스 증폭기들;
    상기 제2 센싱 기간에 상기 제2 글로벌 비트 라인들 각각의 데이터를 감지하고 증폭하는 제2 센스 증폭기들;
    상기 리드 동작을 종료한 후 상기 제1 글로벌 비트 라인들 각각을 소정의 프리차지 전압으로 프리차지하는 제1 이퀄라이저들; 및
    상기 제1 센싱 기간동안 및 상기 리드 동작을 종료한 후 상기 제2 글로벌 비트 라인들 각각을 상기 프리차지 전압으로 프리차지하는 제2 이퀄라이저들을 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  4. 제3항에 있어서, 상기 반도체 메모리 장치는
    상기 제2 센싱 기간의 일부 기간 동안에, 상기 제1 글로벌 비트 라인들 중 해당하는 제1 글로벌 비트 라인을 대응하는 데이터 입출력 라인과 연결하는 제1 컬럼 선택 블록; 및
    상기 제2 센싱 기간에 상기 제2 글로벌 비트 라인들 중 해당하는 제2 글로벌 비트 라인을 대응하는 데이터 입출력 라인과 연결하는 제2 컬럼 선택 블록을 추가적으로 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  5. 제4항에 있어서,
    상기 스위칭 블록은 상기 제1 센싱 기간의 제1 기간 및 상기 제2 센싱 기간 의 제3 기간 동안 상기 제1 로컬 비트 라인들 각각과 상기 제1 글로벌 비트 라인들 각각을 연결하고, 상기 제2 센싱 기간 동안 상기 제2 로컬 비트 라인들 각각과 상기 제2 글로벌 비트 라인들 각각을 연결하고,
    상기 제1 센스 증폭기들 각각은 상기 제1 센싱 기간의 제2 기간 및 상기 제2 센싱 기간 동안 인에이블되어 상기 제1 글로벌 비트 라인들 각각의 데이터를 감지하여 증폭하고,
    상기 제2 센스 증폭기들 각각은 상기 제2 센싱 기간의 제2 기간 및 제3 기간동안 인에이블되어 상기 제2 글로벌 비트 라인들 각각의 데이터를 감지하여 증폭하고,
    상기 제1 컬럼 선택 블록은 상기 제2 센싱 기간의 제3 기간동안 상기 제1 글로벌 비트 라인들 중 해당하는 제1 글로벌 비트 라인을 상기 데이터 입출력 라인들 중 해당하는 데이터 입출력 라인과 연결하고,
    상기 제2 컬럼 선택 블록은 상기 제2 센싱 기간의 제3 기간동안 상기 제2 글로벌 비트 라인들 중 해당하는 제2 글로벌 비트 라인을 상기 데이터 입출력 라인들 중 해당하는 데이터 입출력 라인과 연결하는 것을 특징으로 하는 반도체 메모리 장치.
  6. 제3항에 있어서, 상기 반도체 메모리 장치는
    상기 제1 센싱 기간에 상기 제1 글로벌 비트 라인들 중 해당하는 제1 글로벌 비트 라인들 각각을 제1 데이터 입출력 라인들 각각과 연결하는 제1 컬럼 선택 블록; 및
    상기 제2 센싱 기간에 상기 제2 글로벌 비트 라인들 중 해당하는 제2 글로벌 비트 라인들 각각을 제2 데이터 입출력 라인들 각각과 연결하는 제2 컬럼 선택 블록을 추가적으로 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  7. 제6항에 있어서,
    상기 스위칭 블록은 상기 제1 센싱 기간의 제1 기간 및 상기 제2 센싱 기간의 제3 기간 동안 상기 제1 로컬 비트 라인들 각각과 상기 제1 글로벌 비트 라인들 각각을 연결하고, 상기 제2 센싱 기간 동안 상기 제2 로컬 비트 라인들 각각과 상기 제2 글로벌 비트 라인들 각각을 연결하고,
    상기 제1 센스 증폭기들 각각은 상기 제1 센싱 기간의 제2 기간 및 상기 제2 센싱 기간 동안 인에이블되어 상기 제1 글로벌 비트 라인들 각각의 데이터를 감지하여 증폭하고,
    상기 제2 센스 증폭기들 각각은 상기 제2 센싱 기간의 제2 기간 및 제3 기간동안 인에이블되어 상기 제2 글로벌 비트 라인들 각각의 데이터를 감지하여 증폭하고,
    상기 제1 컬럼 선택 블록은 상기 제1 센싱 기간의 제3 기간동안 상기 제1 글로벌 비트 라인들 중 해당하는 제1 글로벌 비트 라인들 각각을 상기 제1 데이터 입출력 라인들 각각과 연결하고,
    상기 제2 컬럼 선택 블록은 상기 제2 센싱 기간의 제3 기간동안 상기 제2 글 로벌 비트 라인들 중 해당하는 제2 글로벌 비트 라인들 각각을 상기 제2 데이터 입출력 라인들 각각과 연결하는 것을 특징으로 하는 반도체 메모리 장치.
  8. 제1항에 있어서,
    상기 제1 로컬 비트 라인들 및 상기 제2 로컬 비트 라인들은 비트 라인 폴리로 형성되고, 상기 제1 글로벌 비트 라인들 및 상기 제2 글로벌 비트 라인들은 메탈로 형성되는 것을 특징으로 하는 반도체 메모리 장치.
  9. 제1항에 있어서,
    상기 제1 글로벌 비트 라인들과 상기 제2 글로벌 비트 라인들 각각은 서로 교차로 배치되는 것을 특징으로 하는 반도체 메모리 장치.
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