CN101206917A - 半导体集成电路及其操作方法 - Google Patents

半导体集成电路及其操作方法 Download PDF

Info

Publication number
CN101206917A
CN101206917A CNA2007101998458A CN200710199845A CN101206917A CN 101206917 A CN101206917 A CN 101206917A CN A2007101998458 A CNA2007101998458 A CN A2007101998458A CN 200710199845 A CN200710199845 A CN 200710199845A CN 101206917 A CN101206917 A CN 101206917A
Authority
CN
China
Prior art keywords
sensor amplifier
bit
line
switch
sic
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CNA2007101998458A
Other languages
English (en)
Inventor
金真怜
宋基焕
朴德夏
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of CN101206917A publication Critical patent/CN101206917A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4094—Bit-line management or control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4091—Sense or sense/refresh amplifiers, or associated sense circuitry, e.g. for coupled bit-line precharging, equalising or isolating
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4096—Input/output [I/O] data management or control circuits, e.g. reading or writing circuits, I/O drivers or bit-line switches 
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
    • G11C2207/002—Isolation gates, i.e. gates coupling bit lines to the sense amplifier
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
    • G11C2207/005—Transfer gates, i.e. gates coupling the sense amplifier output to data lines, I/O lines or global bit lines
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2211/00—Indexing scheme relating to digital stores characterized by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C2211/401—Indexing scheme relating to cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C2211/4016—Memory devices with silicon-on-insulator cells

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Databases & Information Systems (AREA)
  • Dram (AREA)
  • Semiconductor Memories (AREA)

Abstract

一种半导体集成电路包括：多个字线；与该多个字线交叉的多个位线；在该多个字线和多个位线的交叉处形成并连接到该多个字线和多个位线的多个存储器单元。该多个存储器单元的每一个可以是浮置体单元。位线选择电路可以被配置为选择性地将该多个位线的每一个连接到输出位线。该实施例还可以包括多个读出放大器，其中该多个读出放大器的数目大于1且小于该多个位线的数目。读出放大器开关结构可以被配置为选择性地将该多个读出放大器的每一个连接到该输出位线。

Description

半导体集成电路及其操作方法
技术领域
本发明涉及一种半导体集成电路，具体地，涉及一种半导体集成电路存储器以及在半导体集成电路存储器中的读出放大的方法。
背景技术
图1示出了现有技术的集成半导体存储器电路。如图所示，该存储器电路包括存储器阵列和读出结构100，将在下面参照图2-图4对其进行更详细的描述。命令译码器102接收命令CMD(如，读、写等等)，并将该命令译码成控制信号，用于控制行译码器104和列译码器106。行译码器104和列译码器106接收控制信号和地址信息，并基于该控制信号和地址信息产生驱动信号。例如，行译码器104产生字线驱动信号，以驱动存储器阵列和读出结构100的字线WL。列译码器106产生位线选择信号BLS，以驱动存储器阵列和读出结构100的位线选择器。在输出(I/O)线上输出从存储器阵列和读出结构100输出的数据，并且该输出的数据由I/O读出放大器108所读出。
图2示出了在存储器阵列和读出结构100中的单元阵列1和连接于其上的数据读出电路3的构造。DRAM单元MC由一个MISFET组成，该MISFET具有处于浮置状态的沟道体(channel body)。这种类型的存储器单元更普遍地被称为浮置体单元(floating body cell)。在图3中示出了使用一个n沟道MISFET的DRAM单元MC的结构。如图3所示，DRAM单元MC具有硅衬底10、通过诸如硅氧化膜的绝缘薄膜11而与硅衬底10绝缘的p型硅层12、和其间的栅极绝缘薄膜13一起形成的栅极电极14、以及分别为源极和漏极的n型扩散区15和16。在n型扩散区15和16之间的p型硅层12充当沟道体。
存储器单元阵列1的结构如图4所示。详细地，每一个DRAM单元MC具有彼此绝缘的浮置沟道体，DRAM单元MC的源极固定于参考电压(地电势)上，在一个方向上排列的DRAM单元的栅极连接到字线WL上，在与字线WL交叉的方向上排列的DRAM单元的漏极连接到位线BL上。
DRAM单元MC动态地存储第一数据状态和第二数据状态，其中，在第一数据状态中，作为沟道体的p型硅层12被设置为第一电势，而在第二数据状态中，p型硅层12被设置为第二电势。更详细地，以这样的方式来写第一数据状态：将较高的正电平电压施加于所选择的字线WL和所选择的位线BL，以使得所选择的DRAM单元执行五极管(pentode)操作，并且将通过发生在漏极结点附近的碰撞电离而产生的多数载流子(如果是n沟道，则是空穴)保持在沟道体中。即，例如，数据“1”。以这样的方式来写第二数据状态：将高电平电压施加于所选择的字线WL，以通过电容耦合来提高沟道体的电势，而将所选择的位线BL的电势设置为低电平，并且将正向偏置电流发送到沟道体的结点和所选择的DRAM单元的漏极，从而将在沟道体中的多数载流子发射到漏极。即，例如，数据“0”。也可以通过栅极感应漏极泄露电流(GIDL)来将DRAM单元MC写为第一数据状态。这里，将负电势施加于字线，而将正电势施加于位线。同样，源极保持固定在作为参考的地电压。这引起栅极/漏极区中的高电场发生交叠，并且发生从价电子带到传导带的电子隧道效应。发生隧道效应的电子产生电子-空穴对，并且电子向漏极移动，而空穴向本体移动。因而，晶体管的体电势随着碰撞电离而升高；但是，由GIDL产生的电流却远不随着碰撞电离而增加。
作为通过沟道体电势来偏置衬底的结果，在数据“1”的情况下的阈值电压Vth1低于在数据“0”的情况下的阈值电压Vth0。因而，在数据读操作的时候，能够通过检测由阈值电压差引起的单元电流差来判断数据。
应当理解，这种特性的DRAM单元消除了对于存储数据的电容器的需要，并进一步减少了集成半导体存储器电路的尺寸。
通过将单元电流与参考电流做比较来判断数据存储状态。当源极用作参考电流时，如图2所示地准备哑单元DMC。一般可以将哑单元DMC设计为：所产生的参考电流是DRAM单元为数据“1”时的单元电流Icell1和DRAM单元为数据“0”时的单元电流Icell0之间的中间值。但是，在图2中，哑单元DMC由两个MISFET组成，该两个MISFET与DRAM单元MC具有相同的结构，并且它们的漏极并行连接到为每多个位线提供的哑位线DBL上。
数据“0”被写到一个MISFET-MC0中，而数据“1”被写到另一个MISFET-MC1中。MISFET-MC0和MISFET-MC1的栅极分别连接到哑字线DWL1和DWL2。在数据读出操作的时候，与所选择的字线WL同时选择性地驱动哑字线DWL1和DWL2。因而，由Iref＝Icell0+Icell1推导出流过哑位线DBL的参考电流Iref。相应地，在数据读出电路3中，产生两倍于所检测的单元电流Icell的单元电流2.times.Icell，以便于和前述的参考电流Iref做比较。
如图2所示，数据读出电路3经由位线选择电路2a连接到单元阵列1的位线BL上。位线选择电路2a是多路器，该多路器的每一个从多个位线中选择出一个位线。在图1的示例中，位线选择电路2a中的每一个响应于列译码器106的选择信号BSL0到BSL3，从四个位线BL0到BL3中选择出一个位线。该多个数据读出电路3共享连接到为每多个位线提供的哑位线DBL的参考电压产生电路6。参考电压产生电路6在参考节点RSN中产生与前述参考电流Iref对应的参考电压，该参考电流Iref流过哑位线DBL和哑位线选择电路2b。第一电流读出放大器4a的每一个包括电流镜电路，其产生前述的两倍单元电流2.times.Icell，将该电流与参考电流Iref作比较，并在读出节点SN中产生根据该数据的电势。接着，提供第二读出放大器4b，其每一个检测读出节点SN和参考节点RSN之间的电势差。
此外，在读出放大器4a与数据线DL(其经由位线选择电路2a连接到位线BL)之间、以及参考电压产生电路6与参考数据线RDL(其通过控制信号DBSL、经由哑位线选择电路2b连接到哑位线DBL)之间提供有钳位(clamping)电路5，用于在数据读出操作的时候分别抑制位线BL和哑位线DBL中的电压的升高。钳位电路5防止在数据读操作的时候在DRAM单元MC和哑单元DMC中的错误写入，更详细地，钳位电路5将位线BL和哑位线DBL的电压抑制在低电平，以使得所选择的存储器单元和哑单元在数据读出操作的时候执行三极管操作。
返回图2，通过采用位线选择器2a，与一个数据读出电路专用一个位线相反，多个位线可以共享同一个数据读出电路3。这节省了半导体材料。但是，由于位线选择器2a每次仅选择出一个位线，所以存取时间发生了显著增加。为了改善存取时间，可以采用一种叫做页面模式操作的技术。在页面模式操作中，对于单个字线存取，依次执行多个列存取。但是，在选择了每个位线后，仍然必须执行读出操作和预充电操作。因而，仍然存在存取时间的显著增加。
发明内容
本发明涉及一种半导体集成电路，并且实施例涉及一种半导体集成存储器电路。
一个实施例包括：多个字线；与该多个字线交叉的多个位线；在该多个字线和多个位线的交叉处形成并连接到该多个字线和多个位线的多个存储器单元。该多个存储器单元的每一个可以是浮置体单元。位线选择电路可以被配置为选择性地将该多个位线的每一个连接到输出位线。该实施例还可以包括多个读出放大器，其中该多个读出放大器的数目大于1且小于该多个位线的数目。读出放大器开关结构可以被配置为选择性地将该多个读出放大器的每一个连接到所述输出位线。
在一个实施例中，控制器可以被配置为控制所述读出放大器开关结构的操作。例如，该控制器可以被配置为控制所述读出放大器开关结构，以使得在所述多个存储器单元的连续存取期间，所述多个读出放大器交替连接到所述输出位线。作为另一个例子，该控制器可以被配置为控制所述读出放大器开关结构，以使得同一个读出放大器不用于所述多个存储器单元的两个连续的存取操作。
另一实施例包括：多个字线；与该多个字线交叉的多个位线；在该多个字线和多个位线的交叉处形成并连接到该多个字线和多个位线的多个存储器单元。该多个存储器单元的每一个是浮置体单元。位线选择电路可以被配置为选择性地将该多个位线的每一个连接到输出位线。该实施例还可以包括多个读出放大器，其中该多个读出放大器的数目大于1且小于该多个位线的数目。读出放大器开关结构可以被配置为选择性地将该多个读出放大器的每一个连接到输出位线。使能结构可以被配置为：基于该半导体集成电路的操作模式，除所述多个读出放大器中的一个之外，禁止其他所有的读出放大器。
另一个实施例包括：多个字线；与该多个字线交叉的多个位线；在该多个字线和多个位线的交叉处形成并连接到该多个字线和多个位线的多个存储器单元。该多个存储器单元的每一个是浮置体单元。位线选择电路可以被配置为选择性地在该多个位线上输出数据。该实施例还可以包括多个读出放大器，其中该多个读出放大器的数目大于1且小于该多个位线的数目。选择器可以选择性地将来自位线选择电路的所述输出数据提供给所述多个读出放大器中的一个。
另一实施例还包括多个存储器单元块。可以根据这些实施例中的任意一个来配置每个存储器单元块。
本发明也涉及一种在半导体集成电路存储器中的读出放大的方法。例如，该半导体集成电路存储器可以包括在多个字线和多个位线的交叉处形成并连接到该多个字线和多个位线的多个存储器单元。该多个存储器单元的每一个可以是浮置体单元。所述方法包括选择性地将该多个位线中的一个连接到输出位线，并选择性地将该多个读出放大器中的一个连接到该输出位线。
在另一实施例中，该方法包括选择性地从该多个位线输出数据，并读出放大该输出数据，以使得同一个读出放大器不用于两个连续的读出操作。
该方法的另一实施例包括选择性地从该多个位线输出数据，并控制多个读出放大器中读出所选择的输出数据的那一个读出放大器。该读出放大器中的每一个在读出操作之后进行均衡操作，并且所述控制步骤控制多个读出放大器中读出所选择的输出数据的那一个读出放大器，以使得选择该读出放大器中的一个，而该读出放大器中的另一个则进行均衡操作。
附图说明
通过下面给出的详细描述和仅为示例而给出的附图，将会更加完整地理解本发明，其中在各个图中，相似的参考数字指代相应的部分，其中：
图1示出了现有技术的集成半导体存储器电路。
图2示出了在图1的存储器阵列和读出结构中的单元阵列和连接到该单元阵列的数据读出电路的构造。
图3示出了在图2中的使用n沟道MISFET的DRAM单元MC的结构。
图4示出了图2所示的存储器单元阵列的结构。
图5示出了根据本发明的一个实施例的集成半导体存储器电路。
图6示出了在图5的存储器阵列和数据读出结构中的块的示范性实施例。
图7更详细地示出了根据一个实施例的图6的数据读出电路。
图8示出了例如在图6-图7中所示的存储器阵列和数据读出结构的页面模式操作期间，由图5的行译码器和列译码器输出的控制信号。
图9示出了在图5的存储器阵列和数据读出结构中的块的另一个示范性实施例。
图10示出了例如在图9中所示的存储器阵列和数据读出结构的页面模式操作期间，由图5的行译码器和列译码器输出的控制信号。
图11更详细地示出了根据另一个实施例的图6的数据读出电路。
图12示出了在图5的存储器阵列和数据读出结构中的块的另一个示范性实施例。
图13示出了在图5的存储器阵列和数据读出结构中的块的另一个示范性实施例。
图14示出了采用半导体存储器的另外的示范性实施例。
具体实施方式
下面将参照附图更完整地描述示范性实施例。但是，可以以多种不同的形式来实施这些示范性实施例，并且这些示范性实施例不应当被理解为局限于这里所描述的示范性实施例。提供这些示范性实施例以使得本公开对本领域技术人员来说清楚完整，并完全覆盖本发明的范围。在一些示范性实施例中，将不再详细描述公知的过程、公知的设备结构、以及公知的技术，以免对这些示范性实施例引起不清楚的说明。在整个说明书中，附图中相似的参考数字指代相似的元件。
应当理解，当称一个元件或层“在...上”、“连接到”、“耦接到”另一个元件或层时，其能够直接在另一元件或层上、直接连接到或耦接到另一个元件或层，或者也可以存在插入元件或层。相反，当称一个元件“直接在...上”、“直接连接到”、或“直接耦接到”另一元件或层时，则不存在插入元件或层。如这里所用的，术语“和/或”包括相关列出条目的一个或多个的任意和所有组合。
应当理解，尽管这里可能使用术语第一、第二、第三等来描述各种元件、组件、区域、层和/或区段，但是这些元件、组件、区域、层和/或区段不应当被这些术语所限制。这些术语可以仅用于将一个元件、组件、区域、层和区段和另一个元件、组件、区域、层或区段区分开来。因此，在不脱离这些示范性实施例的教导的情况下，下面讨论的第一元件、组件、区域、层或区段可以被称为第二元件、组件、区域、层或区段。
这里可能使用空间相对术语，如“在...之下”、“在...下面”、“下方”、“在...之上”、“在...上面”等等来简化描述，以描述图中所示的一个元件或特征对另一个元件或特征的关系。应当理解，空间相对术语可以意欲包括使用中的或操作中的设备的除了图中描述的方位之外的不同的方位。例如，如果在图中的设备被翻转，则被描述为在其它元件或特征“之下”或“下面”的元件将被位于其它元件或特征“之上”的方向上。因此，示范性术语“在...之下”能够包括“在...之上”和“在...之下”两种方位。设备可以以其它方式定位(旋转90度或在其它方位)，并因此而相应地翻译这里所用的空间相对描述语。
这里所用的术语仅仅是为了描述具体的示范性实施例的目的，不意欲是限制性的。正如这里所用的，单数形式“一个”、“一”和“这个”可以意欲也包括复数形式，除非上下文清楚地指明是单数。还应当理解，用于本说明书中的术语“包括”和/或“包含”指定了所记载的特征、整数、步骤、操作、元件和/或组件的存在，但是不排除一个或更多的其它特征、整数、步骤、操作、元件、组件、和/或它们的分组的存在或附加。
除非另有定义，这里所用的所有术语(包括技术和科学术语)具有和本领域技术人员通常理解的相同的意思。还应当理解，诸如在通常使用的词典中定义的那些术语应当被理解为具有和在相关技术的内容中的意思一致的意思，并且不应当被解释为理想化的或过于形式化，除非这里做了特别的定义。
图5示出了根据本发明的一个实施例的集成半导体存储器电路。如图所示，该存储器电路包括存储器阵列和读出结构200，其将在下面参照图6-图7被更详细地描述。命令译码器202接收命令CMD(如，读、写等等)，并将该命令译码成控制信号，用于控制行译码器204和列译码器206。行译码器204和列译码器206接收控制信号和地址信息，并基于该控制信号和地址信息产生驱动信号。例如，行译码器204产生字线驱动信号，以驱动存储器阵列和读出结构200的字线WL。列译码器206产生位线选择信号BLS，以控制存储器阵列和读出结构200中的位线选择器、读出放大器和开关结构，其将在下面参照图6-图7被详细描述。
存储器阵列和读出结构200可以被分成多个块。每一块可以具有相同的结构，图6示出了该多个块中的一个块201的示范性实施例。如图所示，块201包括存储器阵列部分203。在该实施例中，存储器阵列部分203包括与多个位线BL、互补位线BLB和源极线SL交叉的多个字线WL。该多个位线BL、互补位线BLB和源极线SL是并行的。在字线WL和位线BL的交叉处、以及字线WL和互补位线BLB的交叉处形成存储器单元。存储器阵列采用无电容器(capacitor-less)存储器单元FN、FNB，它们具有如前面参照图3描述的相同的结构；即，可以采用浮置体单元或MISFET。具体地，该存储器阵列采用双单元(twin cell，TC)结构来存储数据。每个双单元TC包括真实单元FN和互补单元FNB。真实单元FN是浮置体单元，其栅极连接到字线WL、源极连接到源极线SL、漏极连接到位线BL。互补单元FNB是浮置体单元，其栅极连接到和真实单元FN的栅极连接到的相同的字线WL、源极连接到源极线SL、漏极连接到互补位线BLB。存储器阵列部分203包括以列和行排列的双单元TC，该列和行的每一个的数目是由设计选择来决定的。每行双单元TC和字线WL0、WL1、等相关。每列双单元TC和位线BL、互补位线BLB和源极线SL相关。位线BL0、BL1等和互补位线BL0B、BL1B等通向位线选择器208。源极线SL通向提供源极电压的源极电源线SLP。
位线选择器208基于来自列译码器206的位线选择信号BLS来选择一个位线对。将在所选择的位线上的电压提供给第一和第二读出放大器选择器210和212。第一读出放大器选择器210基于来自列译码器206的控制信号SEL0选择性地将电压提供给第一读出放大器214，而第二读出放大器选择器212基于来自列译码器206的控制信号SEL1选择性地将电压提供给第二读出放大器216。第一和第二读出放大器214和216基于来自列译码器206的控制信号而操作，下面参照图7对其详细描述。
第三选择器218基于来自列译码器206的控制信号IO_SEL0选择性地将来自第一读出放大器214的输出提供给输出线IO和IOB。第四选择器220基于来自列译码器206的控制信号IO_SEL1选择性地将来自第二读出放大器216的输出提供给输出线IO和IOB。在输出线IO和IOB上的输出数据被I/O读出放大器222读出。
图7更详细地示出了根据一个实施例的图6的数据读出电路。即，图7更详细地示出了位线选择器208、第一选择器210、第二选择器212、第一读出放大器214、第二读出放大器216、第三选择器218和第四选择器220。如图所示，位线选择器208包括与每个位线BL相关的NMOS晶体管T0和与每个互补位线BLB相关的NMOS晶体管T1。每个晶体管T0将相关的位线BL连接到中间位线IBL，每个晶体管T1将相关的互补位线BLB连接到互补中间位线IBLB。对于每一对位线BL和互补位线BLB来说，相关的晶体管T0和T1在其栅极接收相同的位线选择信号BLS。即，对于位线和互补位线BLi和BLBi的晶体管T0和T1在它们的栅极都接收来自列译码器206的位线选择信号BLSi。通过控制位线选择信号BLS，列译码器206控制哪一对位线和互补位线BL和BLB连接到中间位线IBL和互补中间位线IBLB。
均衡电路EQ连接到中间位线IBL和互补中间位线IBLB，并且响应于均衡信号BLEQ选择性地对中间位线IBL和互补中间位线IBLB上的电压进行均衡。即，均衡电路EQ选择性地使中间位线IBL和互补中间位线IBLB携带相同的电压。例如，均衡电路EQ可以是连接在中间位线IBL和互补中间位线IBLB之间的NMOS晶体管，并在其栅极接收均衡信号BLEQ。
如图7所示，第一选择器210包括第一和第二NMOS晶体管N1和N2。第一NMOS晶体管N1连接在中间位线IBL和第一读出放大器214的读出位线SBL0之间。第二NMOS晶体管N2连接在互补中间位线IBLB和第一读出放大器214的互补读出位线SBLB0之间。第一和第二NMOS晶体管N1和N2都在它们的栅极接收选择信号SEL0。因而，第一和第二NMOS晶体管N1和N2响应于选择信号SEL0，选择性地分别将中间位线IBL和互补中间位线IBLB与读出位线SBL0和互补读出位线SBLB0相连。
第二选择器212包括第三和第四NMOS晶体管N3和N4。第三NMOS晶体管N3连接在中间位线IBL和第二读出放大器216的读出位线SBL1之间。第四NMOS晶体管N4连接在互补中间位线IBLB和第二读出放大器216的互补读出位线SBLB1之间。第三和第四NMOS晶体管N3和N4都在它们的栅极接收选择信号SEL1。因而，第三和第四NMOS晶体管N3和N4响应于选择信号SEL1，选择性地分别将中间位线IBL和互补中间位线IBLB与读出位线SBL1和互补读出位线SBLB1相连。
第一和第二读出放大器214和216可以是如图7所示的公知的电压读出放大器。因而，将不再详细描述该电压读出放大器的结构和操作。如所公知的，第一电压读出放大器214从列译码器206接收使能信号SA_EN0和与使能信号SA_EN0相反的互补使能信号SA_EN0B。如果被使能信号SA_EN0和互补使能信号SA_EN0B所使能，则第一电压读出放大器214读出并放大在读出位线SBL0和互补读出位线SBLB0上的电压之间的电压差。如果第一电压读出放大器214未被使能，则第一电压读出放大器214的均衡电路224可以被来自列译码器206的均衡信号PEQ0所使能。使能该电路，使在读出位线SBL0和互补读出位线SBLB0上的电压等于施加于均衡电路224的电压BIAS。
第三选择器218包括第五和第六NMOS晶体管N5和N6。第五NMOS晶体管N5连接在第一电压读出放大器214的读出位线SBL0和输出线IO之间，而第六NMOS晶体管N6连接在第一电压读出放大器214的互补读出位线SBLB0和互补输出线IOB之间。第五和第六NMOS晶体管N5和N6都在它们的栅极接收相同的来自列译码器206的选择信号IO_SEL0。因而，第五和第六NMOS晶体管N5和N6响应于选择信号IO_SEL0，选择性地分别将读出位线SBL0和互补读出位线SBLB0与输出线IO和互补输出线IOB相连。
与第一电压读出放大器214相似，第二电压读出放大器216从列译码器206接收使能信号SA_EN1和与使能信号SA_EN1相反的互补使能信号SA_EN1B。如果被使能信号SA_EN1和互补使能信号SA_EN1B所使能，则第二电压读出放大器216读出并放大在读出位线SBL1和互补读出位线SBLB1上的电压之间的电压差。如果第二电压读出放大器216未被使能，则第二电压读出放大器216的均衡电路226可以被来自列译码器206的均衡信号PEQ1所使能。使能该电路，使在读出位线SBL1和互补读出位线SBLB1上的电压等于施加于均衡电路226的电压BIAS。
第四选择器220包括第七和第八NMOS晶体管N7和N8。第七NMOS晶体管N7连接在第二电压读出放大器216的读出位线SBL1和输出线IO之间，而第八NMOS晶体管N8连接在第二电压读出放大器216的互补读出位线SBLB1和互补输出线IOB之间。第七和第八NMOS晶体管N7和N8都在它们的栅极接收相同的来自列译码器206的选择信号IO_SEL1。因而，第七和第八NMOS晶体管N7和N8响应于选择信号IO_SEL1，选择性地分别将读出位线SBL1和互补读出位线SBLB1与输出线IO和互补输出线IOB相连。
在操作期间，列译码器206作为控制器而工作，并控制第一、第二、第三和第四选择器210、212、218和220以及第一和第二读出放大器214和216的操作，以使得：i)在所选择的位线和互补位线上，仅连接有一个读出放大器，并且该读出放大器执行且的确执行读出放大操作；而ii)另一个读出放大器则进行均衡操作。这样，对一个读出放大器进行预充电操作(这里称为均衡操作)，而另一个读出放大器则执行读出操作。这有效地消除了预充电或均衡操作时间，并减少了存取时间。
图8示出了在例如页面模式操作期间，由行译码器204和列译码器206输出的控制信号。如图所示，激活字线WL，并通过位线选择信号BLS0、BLS1、BLS2等依次选择相应的每个位线BL0、BL1等。在此示例中，在通过激活位线选择信号BLS0而选择了位线BL0和互补位线BL0B之后，激活选择信号SEL0，以经由中间位线IBL和互补中间位线IBLB分别将位线BL0和互补位线BLB0与第一读出放大器214的读出位线SBL0和互补读出位线SBLB0相连。
列译码器206也通过激活读出使能信号SA_EN0一个使能周期tSA来使能第一读出放大器214，列译码器206通过激活选择信号IO_SEL0来将第一读出放大器214的输出连接到输出线IO和IOB。
在该时间段期间，没有其它的位线被选择，第二读出放大器216被无效，且第二读出放大器216既未连接到中间位线或互补中间位线IBL和IBLB，又未连接到输出线IO和IOB。
在将选择信号SEL0无效以及将第一读出放大器214与中间位线和互补中间位线IBL和IBLB断开连接之后，通过列译码器206激活均衡信号BLEQ来均衡中间位线和互补中间位线IBL和IBLB。并且，在第一读出放大器214被禁止且不再连接到输出线IO和IOB之后，读出位线SBL0和互补读出位线SBLB0进行均衡操作。即，列译码器206激活均衡信号PEQ0一个时间段tEQ，以完成读出位线SBL0和互补读出位线SBLB0的均衡(或预充电)。
如图8所示，当第一读出放大器214进行均衡操作时，第二读出放大器216被用于下一位线(即位线BL1)的读出操作。如图所示，通过激活位线选择信号BLS1来完成位线BL1和互补位线BL1B的选择。列译码器206接着激活选择信号SEL1，以经由中间位线IBL和互补中间位线IBLB分别将位线BL1和互补位线BL1B与第二读出放大器216的读出位线SBL1和互补读出位线SBLB1相连。
列译码器206也通过激活读出使能信号SA_EN1一个使能周期tSA来使能第二读出放大器216，且列译码器206通过激活选择信号IO_SEL1来将第二读出放大器216的输出连接到输出线IO和IOB。
在将选择信号SEL1无效以及将第二读出放大器216与中间位线和互补中间位线IBL和IBLB断开连接之后，通过列译码器206激活均衡信号BLEQ来均衡中间位线和互补中间位线IBL和IBLB。并且，在第二读出放大器216被禁止且不再连接到输出线IO和IOB之后，读出位线SBL1和互补读出位线SBLB1进行均衡操作。即，列译码器206激活均衡信号PEQ1一个时间段tEQ，以完成读出位线SBL1和互补读出位线SBLB1的均衡(或预充电)。
大约在这时，第一读出放大器214的均衡操作已完成，并且如图8所示，第一读出放大器214可以被用于下一位线的读出操作。对位线BL3等重复上述操作。因而，列译码器206控制第一和第二选择器210和212，以使得在存储器单元经由位线的连续存取期间，两个读出放大器214和216交替连接到中间位线IBL和互补中间位线IBLB。具体地，列译码器206通过控制选择器和读出放大器以使得同一个读出放大器不用于存储器单元的两个连续的存取操作而消除了均衡操作。
通过使用两个读出放大器，可以减少在例如页面模式操作期间的存取时间。但是，因为读出放大器的数目小于位线的数目，所以可以节省半导体材料。此外，应当理解，用在块201中的读出放大器的数目不限于两个读出放大器。相反，读出放大器的数目可以是两个或多个，但是小于位线的数目。对于每一个附加的读出放大器，数据读出电路也包括：i)附加选择器，用于选择性地将该读出放大器连接到中间位线和互补中间位线IBL和IBLB；以及ii)附加选择器，用于选择性地将读出放大器连接到输出线IO和IOB。下面的图9示出了使用四个读出放大器的块的数据读出电路的另一个示例，而图10示出了所施加的用于控制哪个读出放大器被使能以进行读出操作而哪个读出放大器进行均衡操作的控制信号。由于从上面图5-图8的描述中可以容易地清楚理解图9和10，因此为了简便，将不再详细描述图9和10。
图11更详细地示出了根据另一个实施例的图6的数据读出电路。除了附加有NAND(与非)门230、反相器231和AND(与)门232之外，此实施例与图7的实施例相同。因此，为了简便，仅详细描述这些不同之处。如图所示，反相器231对选择信号SEL0进行反相。NAND门230接收反相的选择信号INV_SEL0和使能信号EN_P作为输入。NAND门230的输出提供给第一和第二NMOS晶体管N1和N2的栅极。因此，NAND门230的输出控制选择器210的操作。
仍然如图所示，AND门232接收选择信号SEL1和使能信号EN_P作为输入。AND门232的输出提供给第三和第四NMOS晶体管N3和N4的栅极。因此，AND门232的输出控制选择器212的操作。
使能信号EN_P指示是否使能如上参照图7所述的消除均衡操作。如果已使能，则使能信号EN_P是逻辑高电压，且NAND门230和AND门232分别输出选择信号SEL0和选择信号SEL1。因而，图11的实施例以与上面参照图7所述的相同的方式操作。
但是，如果使能信号EN_P是逻辑低，则禁止如上参照图7所述的消除均衡操作。结果，不管选择信号SEL1如何，选择器212不能将中间位线IBL和互补中间位线IBLB连接到第二读出放大器216。还有一个结果是，不管选择信号SEL0如何，选择器210都将中间位线IBL和互补中间位线IBLB连接到第一读出放大器214。
不管是否允许将均衡操作消除，此实施例均允许控制。可以由用户输入、外部提供的信号或诸如模式寄存器设置或熔断方法等的可编程信号来确定是使能还是禁止。例如，使能信号可以是指示是否使能页面模式操作的页面模式使能信号。应当理解，图11的实施例可以应用于这里公开的其它实施例及其修改/改变。
图12示出了图5中所示的存储器阵列和读出结构200的块的另一个实施例。如图所示，在此实施例中，块的存储器阵列部分701具有开放位线结构，并且两个相邻的块700共同连接到第一和第二读出放大器214和216。位线选择器702置于每个存储器阵列部分701的每一边，第一和第二读出放大器214和216置于相邻的位线选择器702之间。
存储器阵列部分701包括与多个位线BL和源极线SL交叉的多个字线WL。该多个位线BL和源极线SL是并行的。在字线WL和位线BL的交叉处形成存储器单元MC。存储器阵列部分701采用无电容存储器单元MC，它们具有与前面参照图3描述的相同的结构；即，可以采用浮置体单元。具体地，存储器阵列部分701采用位线开路结构来存储数据。即，与图6-图7的实施例不同，此实施例没有互补单元FNB、互补位线和互补源极线。每一个存储器单元MC是浮置体单元或MISFET，其栅极连接到字线WL、源极连接到源极线SL、漏极连接到位线BL。
存储器阵列部分701包括以列和行排列的存储器单元MC，这些列和行的每一个的数目是由设计选择来决定的。每行存储器单元与字线WL0、WL1、等相关。每列存储器单元MC与位线BL和源极线SL相关。
此外，每个存储器阵列部分701包括一行连接到哑字线DWL的哑单元DMC。哑字线DWL由行译码器204所控制。连接到偶数号位线BL0、BL2等的哑存储器单元DMC存储“1”，而连接到奇数号位线BL1、BL3等的哑存储器单元DMC存储“0”。应当理解，也可以采用相反的配置。此外，均衡晶体管EQT将每个奇数号的位线(如BL1)与它的前一个偶数号的位线(如BL0)相连，并且处于一行的均衡晶体管EQT中的每一个均衡晶体管EQT连接到同一个均衡控制信号线PVEQ。行译码器204控制均衡控制信号线PVEQ。
位线选择器702包括与每个位线BL相关的晶体管T0。如前面的实施例，晶体管T0基于来自列译码器206的各个位线选择信号BLS，选择性地将相关的位线BL与中间位线IBL连接。
在此实施例中，第一选择器710包括第一和第二NMOS晶体管NN1和NN2。第一NMOS晶体管NN1连接在下述二者之间：i)第一存储器阵列部分701-1的右边的位线选择器702-R的中间位线IBL；以及ii)第一读出放大器214的读出位线SBL0。第二NMOS晶体管NN2连接在下述二者之间：i)第二存储器阵列部分701-2的左边的位线选择器702-L的中间位线IBL；以及ii)第一读出放大器214的互补读出位线SBLB0。第一和第二NMOS晶体管NN1和NN2都在它们的栅极接收选择信号SEL0。因而，第一和第二NMOS晶体管NN1和NN2响应于选择信号SEL0，选择性地分别将位线选择器702-R和702-L的中间位线IBL连接到读出位线SBL0和互补读出位线SBLB0。
第二选择器712包括第三和第四NMOS晶体管NN3和NN4。第三NMOS晶体管NN3连接在下述二者之间：i)第一存储器阵列部分701-1的右边的位线选择器702-R的中间位线IBL；以及ii)第二读出放大器216的读出位线SBL1。第四NMOS晶体管NN4连接在下述二者之间：i)第二存储器阵列部分701-2的左边的位线选择器702-L的中间位线IBL；以及ii)第二读出放大器216的互补读出位线SBLB1。第三和第四NMOS晶体管NN3和NN4都在它们的栅极接收选择信号SEL1。因而，第三和第四NMOS晶体管NN3和NN4响应于选择信号SEL1，选择性地分别将位线选择器702-R和702-L的中间位线IBL连接到读出位线SBL1和互补读出位线SBLB1。
第一和第二读出放大器214和216可以是如图7所示的公知的电压读出放大器。因而，为了简便，将不再详细描述电压读出放大器的结构和操作。同样，选择器218和220与上面参照图7所描述的相同，为了简便，将不再描述。
在从例如第一存储器阵列部分701-1的读操作期间，第一存储器阵列部分701-1的哑字线DWL和均衡控制信号线PVEQ未被使能，而字线WL中的一个被使能。如前面参照其它实施例所述，基于位线选择信号BLS控制位线选择器702-R以将携带有所读数据的位线BL与中间位线IBL连接。
但是，可以使能相邻的第二存储器阵列部分701-2的哑字线DWL和均衡控制信号线PVEQ。结果，由哑存储器单元DMC所存储的“1”和“0”被平均，并且在第二存储器阵列部分701-2的位线BL0、BL1等上输出作为参考电压。位线选择器702-L可以接收与位线选择器702-R接收的相同的位线选择信号BLS，并将位线BL与中间位线IBL相连。但是，位线BL正携带有参考电压，所以参考电压出现在位线选择器702-R的中间位线IBL上。
此实施例的控制信号可以与图8所示的相同。因而，由第一和第二读出放大器214和216中的一个来读出和放大在所读数据的电压和参考电压之间的差。即，向第一和第二读出放大器214和216中的一个的读出位线SBL提供所读数据的电压，而向第一和第二读出放大器214和216中的一个的互补读出位线SBLB提供参考电压。
因而，本发明构思可以被应用于位线开路结构，并且仍然获得诸如减少存取时间、节省半导体材料和/或其它的优点。
和图6-图7的实施例一样，此实施例不限于使用两个读出放大器。读出放大器的数目可以是两个或多个，但是少于由相连的位线选择器选择的位线的数目。
图13示出了根据另一个实施例的图5的存储器阵列和读出结构200的块。在此实施例中，存储器阵列具有位线开路结构。如图所示，该块包括存储器阵列部分801。存储器阵列部分801包括与多个位线BL和源极线SL交叉的多个字线WL。该多个位线BL和源极线SL是并行的。在字线WL和位线BL的交叉处形成存储器单元MC。存储器阵列部分801采用无电容器存储器单元MC，它们可以具有与前面参照图3描述的相同的结构；即，可以采用浮置体单元。具体地，存储器阵列部分801采用位线开路结构来存储数据。即，与图6的实施例不同，此实施例没有互补单元FNB、互补位线和互补源极线。每一个存储器单元MC是浮置体单元或MISFET，其栅极连接到字线WL、源极连接到源极线SL、漏极连接到位线BL。
存储器阵列部分801包括以列和行排列的存储器单元MC，这些列和行的每一个的数目是由设计选择来决定的。每行存储器单元与字线WL0、WL1、等相关。每列存储器单元MC与位线BL和源极线SL相关。
此外，每个存储器阵列部分801包括在字线与哑位线DBL0和DBL1的交叉处形成的两列哑单元DMC。哑存储器单元DMC以与存储器单元MC相同的方式连接到哑位线DBL0和DBL1、字线、和哑源极线DSL0和DSL1。哑源极线DSL0和DSL1连接到源电源线(source power line)。连接到偶数号哑位线DBL0等的哑存储器单元DMC存储“1”，而连接到奇数号哑位线DBL1的哑存储器单元DMC存储“0”。应当理解，也可以采用相反的配置。此外，均衡晶体管EQT′将奇数号的位线DBL1与偶数号的位线DBL0相连，均衡晶体管EQT′连接到各个均衡控制信号线PVEQ′。行译码器204控制均衡控制信号线PVEQ′。
在写操作期间，均衡控制信号线PVEQ′被禁止；例如，将逻辑低电压(如，地)施加于这些线。在从例如存储器阵列部分801的读操作期间，使能包括正在被读取的存储器单元MC的字线WL。结果，存储在与字线WL相关的哑存储器单元DMC中的数据也被读取。并且，与存储器阵列部分801-1相关的均衡晶体管EQT′被使能。结果，由哑存储器单元DMC存储的“1”和“0”被平均，并且在存储器阵列部分801的哑位线DBL0和DBL1上输出作为参考电压。
图13也详细示出了数据读出电路。如图所示，位线选择器802包括与每个位线BL相关的晶体管T0。每个晶体管T0基于来自列译码器206的各个位线选择信号BLS，选择性地将相关的位线BL连接到中间位线IBL。位线选择器802也包括与偶数号哑位线DBL0相关的晶体管DT0。但是，应当理解，作为替代，晶体管DT0也可以与奇数号哑位线DBL1相关。晶体管DT0响应于来自列译码器206的哑位线选择信号DBLS，选择性地将哑位线DBL0连接到互补中间位线IBLB。因而，在读操作期间，所读数据出现在中间位线IBL上，而参考电压出现在互补中间位线IBLB上。位线选择器802也包括均衡电路EQ，该均衡电路EQ响应于均衡信号BLEQ对中间位线和互补中间位线IBL和IBLB上的电压进行均衡，如上面参照图7的位线选择器208所述。
此外如图所示，选择器210和212以与上面参照图7所述的相同的方式连接到中间位线IBL和互补中间位线IBLB。此外，选择器210和212、读出放大器214和216、以及选择器218和220以与上面参照图7所述的相同的方式连接。
此外，可以以与上面参照图7所述的相同的方式来操作选择器210、212、218和220以及读出放大器214和216。即，可以将与图8所示的相同的控制信号施加于图13的实施例中。并且，如参照上面的描述所认识到的，除了图8的控制信号外，均衡信号PVEQ′将和字线WL一起被使能。因而，分别将所读数据和参考电压施加于读出放大器214和216中的一个的读出位线SBL和互补读出位线SBLB。由于以上原因，将不再重复对于读操作的详细描述。此外，应当理解，可应用于图7的实施例的优点、替换实施例、和/或对实施例的修改同样可应用于图13的实施例。
图14示出了另一个实施例。如图所示，此实施例包括连接到存储器控制器1520的存储器1510。存储器1510可以是上述半导体存储器设备的任意一种。存储器控制器1520提供用于控制存储器1510的操作的输入信号。例如，在图5的半导体存储器设备的情况下，存储器控制器1520提供命令CMD和地址信号。应当理解，存储器控制器1520可以基于接收的控制信号(未示出)来控制存储器1510。
尽管这样描述了本发明，但是很显然可以对本发明进行各种方式的改变。不应当认为这样的改变脱离了本发明，并且所有这样的改变都意欲被包括在本发明的范围之内。

Claims (31)

1.一种半导体集成电路，包括：
多个字线；
与该多个字线交叉的多个位线；
在该多个字线和多个位线的交叉处形成并连接到该多个字线和多个位线的多个存储器单元，该多个存储器单元的每一个是浮置体单元；
位线选择电路，其被配置为选择性地将该多个位线的每一个连接到输出位线；
多个读出放大器，该多个读出放大器的数目大于1且小于该多个位线的数目；以及
读出放大器开关结构，其被配置为选择性地将该多个读出放大器的每一个连接到所述输出位线。
2.如权利要求1所述的半导体集成电路，其中，该多个读出放大器的数目是2。
3.如权利要求2所述的半导体集成电路，其中，该读出放大器开关结构包括与该多个读出放大器的每一个相关的开关，并且每个开关选择性地将所相关的读出放大器与所述输出位线相连。
4.如权利要求3所述的半导体集成电路，还包括：
输出开关结构，其包括与每个读出放大器相关的输出开关，每个开关选择性地将所相关的读出放大器的输出连接到输出线。
5.如权利要求2所述的半导体集成电路，还包括：
控制器，其被配置为控制所述读出放大器开关结构的操作。
6.如权利要求5所述的半导体集成电路，其中，该控制器被配置为控制所述读出放大器开关结构，以使得在所述多个存储器单元的连续存取期间，所述两个读出放大器交替连接到所述输出位线。
7.如权利要求5所述的半导体集成电路，其中，该控制器被配置为控制所述读出放大器开关结构，以使得同一个读出放大器不用于所述多个存储器单元的两个连续的存取操作。
8.如权利要求5所述的半导体集成电路，其中
在读出操作后，该多个读出放大器的每一个进行均衡操作；并且
所述控制器控制所述读出放大器开关结构，以使得选择该读出放大器中的一个，而该读出放大器中的另一个则进行均衡操作。
9.如权利要求1所述的半导体集成电路，其中，该多个读出放大器的数目是4。
10.如权利要求9所述的半导体集成电路，其中，该读出放大器开关结构包括与该多个读出放大器的每一个相关的开关，并且每个开关选择性地将所相关的读出放大器与所述输出位线相连。
11.如权利要求10所述的半导体集成电路，还包括：
输出开关结构，其包括与每个读出放大器相关的输出开关，每个开关选择性地将所相关的读出放大器的输出连接到输出线。
12.如权利要求9所述的半导体集成电路，还包括：
控制器，其控制所述读出放大器开关结构的操作。
13.如权利要求12所述的半导体集成电路，其中，该控制器被配置为控制所述读出放大器开关结构，以使得在所述多个存储器单元的连续存取期间，所述4个读出放大器交替连接到所述输出位线。
14.如权利要求12所述的半导体集成电路，其中，该控制器被配置为控制所述读出放大器开关结构，以使得同一个读出放大器不用于所述多个存储器单元的两个连续的存取操作。
15.如权利要求12所述的半导体集成电路，其中
在读出操作后，该多个读出放大器的每一个进行均衡操作；并且
所述控制器控制所述读出放大器开关结构，以使得选择该读出放大器中的一个，而该读出放大器中的另一个则进行均衡操作。
16.如权利要求1所述的半导体集成电路，其中，该读出放大器开关结构包括与该多个读出放大器的每一个相关的开关，并且每个开关选择性地将所相关的读出放大器与所述输出位线相连。
17.如权利要求1所述的半导体集成电路，还包括：
输出开关结构，其包括与每个读出放大器相关的输出开关，每个开关选择性地将所相关的读出放大器的输出连接到输出线。
18.如权利要求1所述的半导体集成电路，还包括：
控制器，其控制所述读出放大器开关结构的操作。
19.如权利要求18所述的半导体集成电路，其中，该控制器被配置为控制所述读出放大器开关结构，以使得在所述多个存储器单元的连续存取期间，所述多个读出放大器交替连接到所述输出位线。
20.如权利要求18所述的半导体集成电路，其中，该控制器被配置为控制所述读出放大器开关结构，以使得同一个读出放大器不用于所述多个存储器单元的两个连续的存取操作。
21.如权利要求18所述的半导体集成电路，其中
在读出操作后，该多个读出放大器的每一个进行均衡操作；并且
所述控制器控制所述读出放大器开关结构，以使得选择该读出放大器中的一个，而该读出放大器中的另一个则进行均衡操作。
22.如权利要求1所述的半导体集成电路，其中，该多个位线、多个字线和多个存储器单元形成双单元存储器结构。
23.如权利要求1所述的半导体集成电路，其中，该多个位线、多个字线和多个存储器单元形成位线开路结构。
24.一种半导体集成电路，包括：
多个字线；
与该多个字线交叉的多个位线；
在该多个字线和多个位线的交叉处形成并连接到该多个字线和多个位线的多个存储器单元，该多个存储器单元的每一个是浮置体单元；
位线选择电路，其被配置为选择性地将该多个位线的每一个连接到输出位线；
多个读出放大器，该多个读出放大器的数目大于1且小于该多个位线的数目；
读出放大器开关结构，其被配置为选择性地将该多个读出放大器的每一个连接到所述输出位线；以及
使能结构，其被配置为基于该半导体集成电路的操作模式，除了所述多个读出放大器中的一个之外，禁止其余所有的读出放大器。
25.如权利要求24所述的半导体集成电路，其中，如果不支持页面模式操作，则除了所述多个读出放大器中的一个之外，该使能结构禁止其余所有的读出放大器。
26.如权利要求25所述的半导体集成电路，其中，该使能结构包括控制结构，其接收用于该读出放大器开关结构的选择控制信号、以及使能信号，并基于所接收的选择控制信号和使能信号来控制该读出放大器开关结构。
27.一种半导体集成电路，包括：
多个字线；
与该多个字线交叉的多个位线；
在该多个字线和多个位线的交叉处形成并连接到该多个字线和多个位线的多个存储器单元，该多个存储器单元的每一个是浮置体单元；
位线选择电路，其被配置为选择性地输出该多个位线上的数据；
多个读出放大器，该多个读出放大器的数目大于1且小于该多个位线的数目；以及
选择器，其选择性地将来自该位线选择电路的所述输出数据提供给所述多个读出放大器中的一个。
28.一种半导体集成电路，包括：
多个存储器单元块，每个存储器单元块包括：
多个字线；
与该多个字线交叉的多个位线；
在该多个字线和多个位线的交叉处形成并连接到该多个字线和多个位线的多个存储器单元，该多个存储器单元的每一个是浮置体单元；
与每个存储器单元块相关的至少一个位线选择电路，每个位线选择电路被配置为选择性地将在所相关的存储器单元块中的一组多个位线中的一个连接到与该存储器单元块相关的输出位线；
与该存储器单元块相关的多个读出放大器，该多个读出放大器的数目大于1且小于在所相关的存储器单元块中的多个位线的数目；以及
与该存储器单元块相关的读出放大器开关结构，该读出放大器开关结构被配置为选择性地且独立地将与该存储器单元块相关的多个读出放大器的每一个连接到所述输出位线。
29.一种在半导体集成电路存储器中读出放大的方法，该半导体集成电路存储器包括在多个字线和多个位线的交叉处形成并连接到该多个字线和多个位线的多个存储器单元，该多个存储器单元的每一个是浮置体单元，所述方法包括：
选择性地将该多个位线中的一个连接到输出位线；以及
选择性地将该多个读出放大器中的一个连接到该输出位线。
30.一种在半导体集成电路存储器中读出放大的方法，该半导体集成电路存储器包括在多个字线和多个位线的交叉处形成并连接到该多个字线和多个位线的多个存储器单元，该多个存储器单元的每一个是浮置体单元，所述方法包括：
选择性地从该多个位线输出数据；以及
读出放大该输出数据，以使得同一个读出放大器不用于两个连续的读出操作。
31.一种在半导体集成电路存储器中读出放大的方法，该半导体集成电路存储器包括在多个字线和多个位线的交叉处形成并连接到该多个字线和多个位线的多个存储器单元，该多个存储器单元的每一个是浮置体单元，所述方法包括：
选择性地从该多个位线输出数据；以及
控制多个读出放大器中的哪一个来读出所选择的输出数据，该读出放大器中的每一个在读出操作之后进行均衡操作，并且所述控制步骤控制多个读出放大器中的哪一个来读出所选择的输出数据，以使得选择该读出放大器中的一个，而该读出放大器中的另一个则进行均衡操作。
CNA2007101998458A 2006-12-22 2007-12-14 半导体集成电路及其操作方法 Pending CN101206917A (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
KR132902/06 2006-12-22
KR1020060132902A KR20080058798A (ko) 2006-12-22 2006-12-22 커패시터리스 동적 반도체 메모리 장치 및 이 장치의 동작방법
US11/882,931 2007-08-07

Publications (1)

Publication Number Publication Date
CN101206917A true CN101206917A (zh) 2008-06-25

Family

ID=39542559

Family Applications (1)

Application Number Title Priority Date Filing Date
CNA2007101998458A Pending CN101206917A (zh) 2006-12-22 2007-12-14 半导体集成电路及其操作方法

Country Status (4)

Country Link
US (1) US7701793B2 (zh)
KR (1) KR20080058798A (zh)
CN (1) CN101206917A (zh)
TW (1) TW200839763A (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102664040A (zh) * 2012-04-01 2012-09-12 无锡来燕微电子有限公司 一种高速和低功耗快闪存储器架构及操作方法
CN112509618A (zh) * 2016-05-18 2021-03-16 爱思开海力士有限公司 半导体存储器装置及操作方法

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7675771B2 (en) * 2006-11-24 2010-03-09 Samsung Electronics Co., Ltd. Capacitor-less DRAM circuit and method of operating the same
US8675434B1 (en) * 2012-02-23 2014-03-18 Cypress Semiconductor Corporation High speed time interleaved sense amplifier circuits, methods and memory devices incorporating the same
JP2019053796A (ja) * 2017-09-14 2019-04-04 東芝メモリ株式会社 半導体記憶装置

Family Cites Families (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR0122507B1 (en) 1994-06-30 1997-12-05 Hyundai Electronics Ind Memory unit with 3bit-lines sharing a sensor-amp.
TWI230392B (en) * 2001-06-18 2005-04-01 Innovative Silicon Sa Semiconductor device
EP1288955A3 (en) * 2001-08-17 2004-09-22 Kabushiki Kaisha Toshiba Semiconductor memory device
JP2003242793A (ja) * 2002-02-15 2003-08-29 Matsushita Electric Ind Co Ltd 不揮発性半導体記憶装置及びそのデータ読み出し方法
JP2004022093A (ja) * 2002-06-18 2004-01-22 Toshiba Corp 半導体記憶装置
JP4044401B2 (ja) 2002-09-11 2008-02-06 株式会社東芝 半導体記憶装置
JP3913709B2 (ja) 2003-05-09 2007-05-09 株式会社東芝 半導体記憶装置
US7085153B2 (en) * 2003-05-13 2006-08-01 Innovative Silicon S.A. Semiconductor memory cell, array, architecture and device, and method of operating same
US7184298B2 (en) * 2003-09-24 2007-02-27 Innovative Silicon S.A. Low power programming technique for a floating body memory transistor, memory cell, and memory array
JP4443886B2 (ja) * 2003-09-30 2010-03-31 株式会社東芝 半導体記憶装置
JP4044510B2 (ja) * 2003-10-30 2008-02-06 株式会社東芝 半導体集積回路装置
JP4002900B2 (ja) 2004-03-02 2007-11-07 東芝マイクロエレクトロニクス株式会社 半導体記憶装置
US20050256489A1 (en) * 2004-04-29 2005-11-17 Kimberly-Clark Worldwide, Inc. Absorbent garments with form-fitting properties
JP4149961B2 (ja) 2004-05-20 2008-09-17 株式会社東芝 半導体記憶装置
JP4358056B2 (ja) 2004-07-28 2009-11-04 東芝メモリシステムズ株式会社 半導体メモリ
EP1624462A1 (en) * 2004-08-02 2006-02-08 STMicroelectronics S.r.l. An improved sensing circuit for a semiconductor memory
JP4008907B2 (ja) 2004-08-24 2007-11-14 株式会社東芝 半導体記憶装置
JP2006073055A (ja) 2004-08-31 2006-03-16 Toshiba Corp 半導体記憶装置
JP4568084B2 (ja) 2004-10-28 2010-10-27 株式会社東芝 半導体記憶装置
JP2006164447A (ja) * 2004-12-09 2006-06-22 Toshiba Corp 半導体記憶装置
US7400547B2 (en) * 2005-04-28 2008-07-15 Kabushiki Kaisha Toshiba Semiconductor integrated circuit with power-reducing standby state
JP2007157296A (ja) * 2005-12-08 2007-06-21 Toshiba Corp 半導体記憶装置
KR100675300B1 (ko) * 2006-01-06 2007-01-29 삼성전자주식회사 캐패시터가 없는 동적 메모리 셀을 구비한 반도체 메모리장치 및 이 장치의 데이터 라이트 및 리드 방법
US7675771B2 (en) * 2006-11-24 2010-03-09 Samsung Electronics Co., Ltd. Capacitor-less DRAM circuit and method of operating the same

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102664040A (zh) * 2012-04-01 2012-09-12 无锡来燕微电子有限公司 一种高速和低功耗快闪存储器架构及操作方法
CN102664040B (zh) * 2012-04-01 2014-08-13 无锡来燕微电子有限公司 一种高速和低功耗快闪存储器架构及操作方法
CN112509618A (zh) * 2016-05-18 2021-03-16 爱思开海力士有限公司 半导体存储器装置及操作方法

Also Published As

Publication number Publication date
KR20080058798A (ko) 2008-06-26
US7701793B2 (en) 2010-04-20
TW200839763A (en) 2008-10-01
US20080151665A1 (en) 2008-06-26

Similar Documents

Publication Publication Date Title
KR100819552B1 (ko) 반도체 메모리 장치 및 이 장치의 동작 방법
KR101172460B1 (ko) 메모리 회로, 시스템 및 그 인터리빙 액세스 방법
US5923605A (en) Space-efficient semiconductor memory having hierarchical column select line architecture
US7417911B2 (en) Semiconductor memory device having hierarchically structured data lines and precharging means
US7907439B2 (en) Semiconductor memory device
CN1983445A (zh) 包括浮体晶体管无电容器存储单元的存储器件及相关方法
CN101174467B (zh) 自参考读出放大器电路和读出方法
US7675771B2 (en) Capacitor-less DRAM circuit and method of operating the same
KR101295775B1 (ko) 커패시터리스 동적 반도체 메모리 장치 및 그 동작 방법
KR100242998B1 (ko) 잡음특성을 개선한 셀 어레이 및 센스앰프의 구조
US7619928B2 (en) Semiconductor memory device including floating body memory cells and method of operating the same
CN101206917A (zh) 半导体集成电路及其操作方法
US8472272B2 (en) Semiconductor device having hierarchical bit line structure
CN101276638B (zh) 具有铁电器件的半导体存储器器件及其更新方法
US7619939B2 (en) Semiconductor storage apparatus
US8406073B1 (en) Hierarchical DRAM sensing
US6480434B1 (en) Memory device with precharge reinforcement circuit
US8054697B2 (en) Semiconductor storage device including a lever shift unit that shifts level of potential of bit line pair
TWI569283B (zh) 具有雙閘極預充電及解碼電晶體之感測放大器
KR100843706B1 (ko) 반도체 메모리 장치 및 이 장치의 동작 방법
US8331162B2 (en) Semiconductor memory device having hierarchical bit line structure and method of driving the semiconductor memory device
JP2003100079A (ja) 半導体記憶装置
KR980011446A (ko) 메모리 셀의 양방향성 글로벌 비트라인 센싱회로
JPH0291884A (ja) 半導体記憶装置
JP2007157322A (ja) 半導体メモリ装置

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C02 Deemed withdrawal of patent application after publication (patent law 2001)
WD01 Invention patent application deemed withdrawn after publication

Open date: 20080625