JP4149961B2 - 半導体記憶装置 - Google Patents

Description

本発明は半導体記憶装置に関し、特に、電界効果トランジスタ（ＦＥＴ）におけるフローティング状態のボディに多数キャリアを蓄積することで情報を記憶するＦＢＣ（Floating Body Cell）を有する半導体記憶装置に関する。

トレンチキャパシタ（trench capacitor）やスタックットキャパシタ（stacked capacitor）を有する従来のone transistor及びone capacitorからなるDRAMセルは微細化に伴ってその作製が困難になることが懸念されている。しかし、それに替わり得るメモリセルとしてSilicon on Insulator（ＳＯＩ）の上などに形成されたＦＥＴ（Field Effect Transistor）におけるフローティング状態のボディに多数キャリアを蓄積することで情報を記憶する新しいメモリセルＦＢＣが提案されている（例えば、特開2003-68877号公報、特開2002-246571号公報参照）。

このメモリセルは１ビットの情報を記憶する素子単位が１個のＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）のみからなるため、１ビット分の占有面積が小さく、限られたシリコン面積上に大容量の記憶素子を形成することができ、記憶容量の増大に寄与できると考えられている。

このようなＭＩＳＦＥＴのデータの読み出しは、電流読み出しにより行われる（非特許文献１参照）。すなわち、ＭＩＳＦＥＴのゲートに接続するワード線を例えば１．５Ｖ、ドレインに接続するビット線を例えば０．２Ｖに低く設定し、トランジスタを線形領域で動作させ、ボディに蓄えられている正孔の数の違いによりトランジスタのしきい値電圧Ｖｔｈが異なる効果（ボディ効果）を利用して電流差を検知して“１”データと“０”データを識別する。なお、読み出し時に、ビット線の電圧をこの例では０．２Ｖと低く設定する理由は、ビット線の電圧を高くして飽和状態にバイアスしてしまうと、“０”データを読み出す場合にインパクトイオン化によりデータが“１”データに化けてしまい、“０”データを正しく検知できなくなる恐れがあるためである。

従来のＦＢＣを用いた半導体記憶装置においては、複数のビット線に対して１つのセンスアンプを配置する構成になっており、センスアンプをビット線に接続する場合には、複数のビット線の中から１本を選択して接続する。そして、これによりセンスアンプの数を減らし、チップ面積の縮小化を図っている。このような構成を取ることが可能な理由は、ＦＢＣが非破壊読み出しが可能であるという前提に立っていた為である。言い換えると、ワード線が立っても読み出しを行わないメモリセルのデータは破壊されることがなく、再びワード線が保持レベルに戻れば、データは元のままに保持されつづけるという特徴がＦＢＣにはあると考えられていた為である。

しかしながら、その後のＦＢＣの特性評価において、ＦＢＣは完全には、非破壊読み出しセルとは言えない事が判明してきた。それは、チャージポンピング現象がメモリセルの特性に影響を及ぼすことが分かってきたからである。このチャージポンピング現象は、トランジスタのゲートを複数回ポンピングして、シリコン表面を交互に反転状態と蓄積状態とにする操作を繰り返すと、シリコン表面とゲート絶縁膜（例えばＳｉＯ_２）との界面で、正孔が徐々に消滅してゆく現象である。

１回の反転・蓄積の状態変化で消滅する正孔の数はＳｉ−ＳｉＯ_２界面の界面準位の密度Ｎｉｔに依存する。例えば、Ｎｉｔ＝１×１０^１０ｃｍ^−２と仮定すると、セルトランジスタのＷ／Ｌ＝０．１μｍ／０．１μｍの場合、Ｓｉ−ＳｉＯ_２界面の面積は１個のセル当たり１．０×１０^−１０ｃｍ^２になるので、１回の状態変化で消滅する正孔は、１セルあたり平均して１個程度になる。ｌつのＦＢＣにおける“１”データと“０”データとの間の正孔の数の差は、約１０００個程度であるので、約１０００回、ワード線をポンピングすると“１”データが完全に“０”データに変わってしまうことを意味する。実際には５００回程度で“１”のデータの読み出し余裕がなくなり、不良を起こす危険性が高まることになる。従って、ＦＢＣは破壊読み出しセル（destructive read-out cell）ではないが、完全な非破壊読出しセル（non-destructive read-out cell）でもない、言わば‘準非破壊’読出しセル（quasi non-destructive read-out cell）であることが判明した。

そのような場合に、従来方式のセンスアンプを適用すれば、ワード線が立ってもデータを書き戻すことが無いので、リフレッシュ動作が行われるまでに、５００回程度ワード線が立ち上がった場合、“１”データが“０”データに変化してしまう不良を起こすことになる。したがって、そのメモリセルが読み出し／書き込みのために選択されたかどうかは別として、ワード線が活性化された“１”データを保持するメモリセルすべてに対して、何らかのチャージポンピング現象に対する対策を施したセンスアンプの設計が必要になる。

また、従来方式のセンスアンプではリフレッシュ動作の効率が悪いという問題もある。つまり、１回のリフレッシュサイクルでリフレッシュできるメモリセル数が通常のＤＲＡＭに比べて減少してしまう問題もあった。例えば、非特許文献１に開示されているセンスアンプではリフレッシュの効率が１／８に減少してしまう。したがって、リフレッシュ時間が同じ場合には、８倍頻繁にリフレッシュサイクルを入れる必要があり、その分通常の動作が出来ない割合が増えてしまう。

さらに、非特許文献１における半導体記憶装置の構成では、高速なカラムアクセスを行う場合にアクセスできるメモリセル数が限られてしまうという問題もある。つまり、ワード線を立ち上げてメモリセルのデータを読み出し、センスアンプにラッチしておき、そのデータにカラムアドレスの切り替えのみで高速に連続的にアクセスすることでデータの転送レートをあげる使い方（Fast Page Modeとも呼ばれている）をする場合に、アクセスできるデータ数が通常のＤＲＡＭの場合と比べて１／８に減ってしまう。

一方で、各ビット線に対応して、センスアンプを独立に設けた場合、書き込み時には各センスアンプからメモリセルのソースに向かってセル電流が流れてしまうことから、その消費電流の量が大きくなってしまうという問題が生じる。すなわち、書き込みサイクルでは、実際に書き込みが行われるメモリセルであるかどうかに拘わらず、各センスアンプとビット線との間の接続が開かれて、各センスアンプからメモリセルにセル電流が流れてしまう。しかも、このセル電流は、１つの書き込みサイクルが終了するまで、継続して流れることになる。
特開2003-68877号公報 特開2002-246571号公報 2002 IEEE International Solid-State Circuits Conference, "Memory Design Using One-Transistor Gain Cell on SOI", p152, p153, p454,

そこで本発明は、消費電流を抑制しつつ、カラムアドレスを連続的に切り替えて書き込みを行うことのできるセンスアンプを有する半導体記憶装置を提供する。

上記課題を解決するため、本発明に係る半導体記憶装置は、
セル電流を流すことにより書き込みの行われるメモリセルがマトリックス状に配置された、メモリセルアレーと、
前記メモリセルアレー内で、ロー方向に沿って並列に設けられたワード線と、
前記メモリセルアレー内で、前記ロー方向と交差する方向であるカラム方向に沿って、並列に設けられたビット線と、
前記ビット線のそれぞれに接続されて、保持しているデータを前記メモリセルに書き込む、センスアンプと、
前記センスアンプに書き込むべきデータを供給する、データ線と、
カラムを選択するカラムアドレスを連続的に切り替えて書き込みを行う連続書き込み動作時には、前記センスアンプと前記ビット線との間の接続を遮断し、カラムアドレスを連続的に切り替えて、書き込むべきデータを前記センスアンプのそれぞれに保持させた後に、前記センスアンプとビット線との間の接続を開いて、前記センスアンプが保持しているデータを一斉に前記メモリセルに書き込むようにする、制御回路と、
を備えることを特徴とする。

本発明によれば、消費電流を抑制しつつ、カラムアドレスを連続的に切り替えて書き込みを行うことのできるセンスアンプを有する半導体記憶装置を提供することができる。

〔第１実施形態〕
本実施形態に係る半導体記憶装置においては、すべのビット線をセンスアンプに接続し、センスアンプが保持したデータをメモリセルへ書き戻すパスを、ロー方向に制御するとともに、カラム方向でも制御するようにしたものである。より詳しくを、以下に説明する。

まず、本実施形態に係るＦＢＣの書き込み及び読み出し原理を説明する。本実施形態に係るＦＢＣは、ＰＤ（Partially Depleted）−ＳＯＩ上に形成されたＮ型のＭＩＳＦＥＴにより構成されている。以下では、ＭＩＳＦＥＴのボディに正孔が多い状態を“１”データと定義し、逆に正孔が少ない状態を“０”データと定義する。

図１にＦＢＣのトランジスタを表す。シリコン基板１０と、このシリコン基板１０上に形成された絶縁膜１２により、ＳＯＩ基板が構成されている。そして、このＳＯＩ基板上に形成されたＮ型のＭＩＳＦＥＴから、ＦＢＣが構成されている。具体的には、ＳＯＩ基板上に半導体層１４が形成されており、この半導体層１４に、ソースＳと、ドレインＤとが形成されている。ソースＳとドレインＤとの間の半導体層１４が、上述したボディとなる。半導体層１４上には、ゲート絶縁膜１６を介してゲートＧが形成されている。ここでは、ソースＳはグランドＧＮＤ（０Ｖ）であり、ドレインＤはビット線ＢＬに接続され、ゲートＧはワード線ＷＬになっている。ボディは電気的にフローティングである。

“１”データを書き込むためにはトランジスタを飽和状態で動作させる。例えばワード線ＷＬを１．５Ｖ、ビット線ＢＬを１．５Ｖにバイスする。このような状態ではインパクトイオン化によりドレインＤの近傍において電子・正孔対が大量に発生する。これらの内、電子はドレイン端子に吸い込まれて行くが、正孔はポテンシャルが低いボディに蓄えられる。インパクトイオン化で正孔が発生する電流と、ボディとソースＳとの間のｐｎ接合のフォワード電流が釣り合った状態でボディ電圧は平衡状態に達する。大体、０．７Ｖ程度である。

これに対して、“０”データを書き込むためには、ビット線ＢＬを負の電圧に引き下げる。例えば、−１．５Ｖに下げる。この動作により、ボディのｐ領域とビット線ＢＬにつながったｎ領域が大きくフォワードにバイアスされるので、ボディに蓄えられていた正孔の多くはｎ領域に吐き出される。これにより正孔の数が減り、“０”データの状態が得られる。

図２は、本実施形態に係る半導体記憶装置のメモリセルアレーの構成の一部を示す図である。この図２に示すように、本実施形態に係るメモリセルアレーは、オープンビット線方式で構成されている。

具体的には、センスアンプＳ／Ａ_０〜Ｓ／Ａ_１０２３の右側には、２５６本のワード線ＲＷＬ_０〜ＲＷＬ_２５５がロー方向に沿って並列に設けられており、その左側には、２５６本のワード線ＬＷＬ_０〜ＬＷＬ_２５５がロー方向に沿って並列に設けられている。また、センスアンプＳ／Ａ_０〜Ｓ／Ａ_１０２３の右側には、カラム方向に沿って並列に設けられた１０２４本のビット線ＲＢＬ_０〜ＲＢＬ_１０２３が接続されており、その左側には、カラム方向に沿って並列に設けられた１０２４本のビット線ＬＢＬ_０〜ＬＢＬ_１０２３が接続されている。すなわち、左右一対のビット線ＲＢＬ、ＬＢＬに対応して、１つのセンスアンプＳ／Ａが設けられていることになる。これら各ワード線ＲＷＬ_０〜ＲＷＬ_２５５と各ビット線ＲＢＬ_０〜ＲＢＬ_１０２３の交点の位置、及び、各ワード線ＬＷＬ_０〜ＬＷＬ_２５５と各ビット線ＬＢＬ_０〜ＬＢＬ_１０２３との交点の位置に、ＦＢＣにより構成されたメモリセルＭＣが設けられている。メモリセルＭＣの構成は、図１と同様である。

また、センスアンプＳ／Ａ_０〜Ｓ／Ａ_１０２３の右側には、ワード線ＲＷＬ_０〜ＲＷＬ_２５５と並列にダミーワード線ＲＤＷＬが設けられており、センスアンプＳ／Ａ_０〜Ｓ／Ａ_１０２３の左側には、ワード線ＬＷＬ_０〜ＬＷＬ_２５５と並列にダミーワード線ＬＤＷＬが設けられている。これらダミーワード線ＲＤＷＬと各ビット線ＲＢＬ_０〜ＲＢＬ_１０２３との交点の位置、及び、ダミーワード線ＬＤＷＬと各ビット線ＬＢＬ_０〜ＬＢＬ_１０２３との交点の位置に、メモリセルＭＣと同一構造のダミーセルＤＭＣが設けられている。

また、本実施形態に係る半導体記憶装置には、制御回路ＣＴＬが設けられており、この制御回路ＣＴＬは、この半導体記憶装置を動作させるのに必要な信号及び電圧を適宜生成し、供給する。

このように構成されたメモリセルアレーの基本的な読み出し動作は、次のように行うことができる。まず、このメモリセルアレーの左右セルアレーのうち、データを読み出すセルアレーが選択され、選択された方のセルアレーに属するワード線ＷＬ（ＲＷＬ又はＬＷＬ）が１本立ち上がるとともに、反対側のセルアレーに属するダミーワード線ＤＷＬ（ＬＤＷＬ又はＲＤＷＬ）が立ち上がる。ダミーワード線ＤＷＬに接続されているダミーセルＤＭＣには、“０”データと“１”データとの中間レベル（１／２レベル）のデータが保持されている。但し、１個おきのダミーセルＤＭＣに、“０”データと“１”データとを交互に書き込んでおき、読み出し動作時に、図示しない回路でこれらの対毎に平均化して、１／２レベルのデータが書き込まれた状態を作り出すようにしてもよい。さらには、複数の対毎に、或いは、すべての対で平均化して、１／２レベルのデータが書き込まれた状態を作り出すようにしてもよい。

そして本実施形態においては、データを読み出そうとしているメモリセルＭＣに流れるセル電流と、１／２レベルのダミーセルＤＭＣに流れる基準電流とを比較して、セル電流と基準電流の大小関係を判断することにより、メモリセルＭＣに保持されているデータが、“０”データであるか、“１”データであるかを判断することができる。

図３は、センスアンプＳ／Ａとカラム選択回路ＣＳＣの回路構成の一例を示す図である。この図３では、２つのセンスアンプＳ／Ａ_０、Ｓ／Ａ_１とこれに対応する１つのカラム選択回路ＣＳＣ_０を示しているが、他のセンスアンプＳ／Ａでも同様の構成である。すなわち、本実施形態においては、２つのセンスアンプＳ／Ａに対して、１つのカラム選択回路ＣＳＣが設けられている。

センスアンプＳ／Ａ_０、Ｓ／Ａ_１は、トランスファーゲートＴＧ１００、ＴＧ１０１と、Ｎ型のＦＥＴ Ｎ１００〜Ｎ１０５と、Ｐ型のＦＥＴ Ｐ１００〜Ｐ１０５とを備えて構成されている。さらに、トランスファーゲートＴＧ１００は、Ｎ型のＦＥＴ ＴＧＮ１００とＰ型のＦＥＴ ＴＧＰ１００とを備えて構成されている。トランスファーゲートＴＧ１０１は、Ｎ型のＦＥＴ ＴＧＮ１０１とＰ型のＦＥＴ ＴＧＰ１０１とを備えて構成されている。

また、配線としては、信号線ＦＩＴＬと、データ線ＤＱ０と、データ線ＢＤＱ０と、データ線ＤＱ１と、データ線ＢＤＱ１と、信号線ＦＢと、電圧供給線ＳＡＰと、電圧供給線ＶＢＬＨと、信号線ＢＬＯＡＤＯＮと、電圧供給線ＢＳＡＮと、信号線ＦＩＴＲと、信号線ＣＳＬ_０と、信号線ＷＣＳＬ_０とが、設けられている。電圧供給線ＶＢＬＨのラインには定常的に正の電圧（例えば、１．５Ｖ）が印加されている。電圧供給線ＢＳＡＮのラインには０Ｖ又は負の電圧（例えば、−１．５Ｖ）が選択的に印加され、電圧供給線ＳＡＰのラインには定常的に０Ｖ又は正の電圧（例えば、１．５Ｖ）が選択的に印加される。

また、カラム選択回路ＣＳＣ_０は、インバータ回路ＩＮ１００、ＩＮ１０１と、ＡＮＤ回路ＡＮ１００〜ＡＮ１０３と、ＮＯＲ回路ＮＲ１００、ＮＲ１０１とを備えて構成されている。さらに、カラム選択回路ＣＳＣ_０には、信号Ａ_９Ｒと、信号ＢＡ_９Ｒとが入力される。本実施形態においては、１つのカラム選択回路ＣＳＣに対応して、１本の信号線ＣＳＬと１本の信号線ＷＣＳＬとが設けられている。

これら信号線ＦＩＴＬの信号と、データ線ＤＱ０のデータと、データ線ＢＤＱ０のデータと、データ線ＤＱ１のデータと、データ線ＢＤＱ１のデータと、信号線ＦＢの信号と、電圧供給線ＳＡＰの電圧と、電圧供給線ＶＢＬＨの電圧と、信号線ＢＬＯＡＤＯＮの信号と、電圧供給線ＢＳＡＮの電圧と、信号線ＦＩＴＲの信号と、信号線ＣＳＬ_０の信号と、信号線ＷＣＳＬ_０の信号と、信号Ａ_９Ｒと、信号ＢＡ_９Ｒとは、制御回路ＣＴＬから供給される。

なお、トランスファーゲートＴＧ１００、ＴＧ１０１が、センスアンプＳ／Ａとビット線ＲＢＬ、ＬＢＬとの接続をオン／オフする第１スイッチ回路を構成し、ＦＥＴ Ｎ１０３、Ｎ１０４が、センスアンプＳ／Ａと、データ線ＤＱ０、ＢＤＱ０、ＤＱ１、ＢＤＱ１との接続をオン／オフする第２スイッチ回路を構成する。また、信号線ＣＳＬ_０が第１制御信号線を構成し、信号線ＦＢが第２制御信号線を構成し、信号線ＷＣＳＬ_０が第３制御信号線を構成する。

図４は、リフレッシュ時の動作波形を示す図である。時刻Ｔ１０で、１本のワード線ＷＬが立ち上がるとともに、反対側のセルアレーにあるダミーワード線ＤＷＬが立ち上がる。この図４では、センスアンプＳ／Ａ_０〜Ｓ／Ａ_１０２３の右側にあるワード線ＲＷＬが１本立ち上がり、センスアンプＳ／Ａ_０〜Ｓ／Ａ_１０２３の左側にあるダミーワード線ＬＤＷＬが１本立ち上がった場合を例示している。つまり、ここでは、図中右側のセルアレーにあるメモリセルＭＣをリフレッシュする場合を想定している。

また、この時刻Ｔ１０では、信号線ＢＬＯＡＤＯＮがローレベルになり、ＦＥＴ Ｐ１００、Ｐ１０４がオン状態になる。信号線ＦＩＴＬ、ＦＩＴＲがハイレベルであるので、ＦＥＴ Ｎ１０２とＮ１０５は、オン状態である。ビット線ＲＢＬ_０〜ＲＢＬ_１０２３はローレベルであるので、ＦＥＴ Ｐ１０１、Ｐ１０５は、オン状態である。このため、正の電圧が供給されている電圧供給線ＶＢＬＨから、ビット線ＬＢＬ_０〜ＬＢＬ_１０２３及びＲＢＬ_０〜ＲＢＬ_１０２３に向かって、電流が流れる。

これにより、リフレッシュの対象となっている右側のセルアレーにあるビット線ＲＢＬ_０〜ＲＢＬ_１０２３には、読み出し対象のメモリセルＭＣが保持しているデータに応じた電流（セル電流）が流れ、リフレッシュの対象となっていない左側のセルアレーにあるビット線ＬＢＬ_０〜ＬＢＬ_１０２３には、ダミーセルＤＭＣが保持している１／２レベルの電流（基準電流）が流れる。これにより、メモリセルＭＣに接続されたノードＲＳＮ_０〜ＲＳＮ_１０２３は、メモリセルＭＣが保持する“０”データ又は“１”データに応じた電圧となり、ダミーセルＤＭＣに接続されたノードＬＳＮ_０〜ＬＳＮ_１０２３は、“０”データと“１”データとの中間の電圧となる。

次に、時刻Ｔ１１で、信号線ＢＬＯＡＤＯＮがハイレベルになり、ＦＥＴ Ｐ１００、Ｐ１０４がオフ状態になる。このため、電圧供給線ＶＢＬＨからの電圧の供給は停止する。これと同時に、電圧供給線ＳＡＰがハイレベルになり、電圧供給線ＢＳＡＮがローレベルになる。これにより、ノードＬＳＮ_０〜ＬＳＮ_１０２３、ＲＳＮ_０〜ＬＳＮ_１０２３は、それぞれ、高い方の電圧のノードが正の電圧（例えば、１．５Ｖ）になり、低い方の電圧のノードが負の電圧（例えば、−１．５Ｖ）になる。

例えば、ＲＢＬ_０に接続されているメモリセルＭＣに“０”データが保持されていた場合、メモリセルＭＣのしきい値は高くなっているので、ノードＲＳＮ_０の電圧の方が、ノードＬＳＮ_０の電圧よりも高くなる。このため、ＦＥＴ Ｐ１０３はオン状態になり、ＦＥＴ Ｐ１０２はオフ状態になる。これにより、電圧供給線ＳＡＰの正の電圧（例えば、１．５Ｖ）がノードＲＳＮ_０に伝達される。一方、ＦＥＴ Ｎ１００はオン状態になり、ＦＥＴ Ｎ１０１はオフ状態になる。このため、電圧供給線ＢＳＡＮの負の電圧（例えば、−１．５Ｖ）がノードＬＳＮ_０に伝達される。

次に、時刻Ｔ１２で、信号線ＦＩＴＬ、ＦＩＴＲがローレベルになる。このため、ＦＥＴ Ｎ１０２、Ｎ１０５がオフ状態になる。また、信号線ＦＢがハイレベルになるとともに、信号Ａ_９Ｒと信号ＢＡ_９Ｒのうち、リフレッシュの対象となっているセルアレー側の信号がハイレベルになり、トランスファーゲートＴＧ１００又はＴＧ１０１がオン状態になる。

上述の例では、図中右側のセルアレーがリフレッシュ対象であるので、信号Ａ_９Ｒがハイレベルになる。これにより、ＡＮＤ回路ＡＮ１００の出力がハイレベルになり、ＮＯＲ１００の出力がローレベルになり、トランスファーゲートＴＧ１００がオン状態となる。このため、負の電圧（例えば、−１．５Ｖ）がビット線ＲＢＬ_０に印加され、ワード線ＷＬで選択されているメモリセルＭＣのドレインＤに印加される。このため、メモリセルＭＣに“０”データの書き込みが行われ、リフレッシュされる。

このことから分かるように、リフレッシュ動作では、信号線ＣＳＬ０〜ＣＳＬ_５１１、ＷＣＳＬ０〜ＷＣＳＬ_５１１は立ち上がらないので、メモリセルＭＣへの書き戻しは、信号線ＦＢがハイレベルである期間に、リフレッシュ対象となっているセルアレー側で、ワード線ＲＷＬ又はＬＷＬがハイレベルになっているメモリセルＭＣのすべて（ビット線ＲＢＬ_０〜ＲＢＬ_１０２３又はＬＢＬ_０〜ＬＢＬ_１０２３のすべて）に対して行われることとなる。

図５は、カラムを選択するカラムアドレスを切り替えて、連続的に書き込みを行った場合の動作波形を示す図である。

この図５から分かるように、時刻Ｔ２０から時刻Ｔ２３までは、上述したリフレッシュ動作と同様の動作をする。すなわち、センスアンプＳ／Ａ_０〜Ｓ／Ａ_１０２３の右側のセルアレイに対して連続書き込みを行う場合を想定すると、センスアンプＳ／Ａ_０〜Ｓ／Ａ_１０２３の右側にある１本のワード線ＲＷＬが立ち上がり、センスアンプＳ／Ａ_０〜Ｓ／Ａ_１０２３の左側にある１本のダミーワード線ＬＤＷＬが立ち上がる。そして、信号線ＦＢがハイレベルになり、リフレッシュ動作がなされる。これにより、チャージポンピング現象によりなくなった正孔が、補給される。

次に、時刻Ｔ２４から時刻Ｔ２５の間で、３１番目の信号線ＣＳＬ_３１と３１番目の信号線ＷＣＳＬ_３１がハイレベルになる。これにより、センスアンプＳ／Ａ_６２のＦＥＴ Ｎ１０３とＦＥＴ Ｎ１０４がオン状態になる。ここで、書き込むべきデータを“１”とすると、データ線ＤＱ０には正の電圧（例えば、１．５Ｖ）が供給されており、データ線ＢＤＱ０には負の電圧（例えば、−１．５Ｖ）が供給されている。このため、ノードＬＳＮ_６２はハイレベルになり、ノードＲＳＮ_６２はローレベルになる。

信号Ａ_９Ｒもハイレベルであるので、ＮＯＲ回路１００の出力はローレベルになり、センスアンプＳ／Ａ_６２のトランスファーゲートＴＧ１００はオン状態になる。このため、ビット線ＲＢＬ６２はハイレベル（例えば、１．５Ｖ）になり、メモリセルＭＣに対して、“１”データの書き込みが行われる。

なお、本実施形態においては、センスアンプＳ／Ａ_６２の信号線ＣＳＬ_３１と信号線ＷＣＳＬ_３１は、センスアンプＳ／Ａ_６３と共通である。このため、ビット線ＲＢＬ_６３に接続されているメモリセルＭＣに対しても、データ線ＤＱ１、ＢＤＱ１から入力されるデータがそのまま書き込まれることとなる。

次に、この図５の例では、時刻Ｔ２５から時刻Ｔ２６の間で、１０番目の信号線ＣＳＬ_１０と１０番目の信号線ＷＣＳＬ_１０がハイレベルになり、ビット線ＲＢＬ_２０に接続されているメモリセルＭＣに対して、“０”データの書き込みが行われる。続いて、時刻Ｔ２６から時刻Ｔ２７の間で、１１２番目の信号線ＣＳＬ_１１２と１１２番目の信号線ＷＣＳＬ_１１２がハイレベルになり、ビット線ＲＢＬ_２２４に接続されているメモリセルＭＣに対して、“０”データの書き込みが行われる。

最後に、時刻Ｔ２８で、立ち上げていたワード線ＲＷＬをローレベルにし、同じく立ち上げていたダミーワード線ＬＤＷＬをローレベルにして、１本のワード線ＲＷＬに接続されたメモリセルＭＣに関する連続書き込みの動作が終了する。

この図５から分かるように、ロウ方向に沿って設けられた信号線ＦＢの信号は、最初の時刻Ｔ２２から時刻Ｔ２３の間に一度立ち上がるのみで、その後は、非活性となる。書き込みに際しては、立ち上がった信号線ＷＣＳＬに対応するトランスファーゲートＴＧ１００、ＴＧ１０１のみがオン状態になり、順番にメモリセルＭＣにデータが書き込まれて行く。選択されてないカラムは、信号線ＷＣＳＬがローレベルのままであり、トランスファーゲートＴＧ１００、ＴＧ１０１がオフ状態であるので、ビット線ＬＢＬ、ＲＢＬはフローティング状態であり、このためセル電流は流れず、消費電流を抑制できる。

図６は、カラムアドレスを切り替えて、連続的に読み出しを行った場合の動作波形を示す図である。この図６から分かるように、上述した書き込み動作と同様に、時刻Ｔ３０から時刻Ｔ３３の間に、リフレッシュ動作を行う。このリフレッシュ動作の際に、メモリセルＭＣから読み出したデータが、センスアンプＳ／Ａ_０〜Ｓ／Ａ_１０２３に保持され、ノードＬＳＮ_０〜ＬＳＮ_１０２３、ＲＳＮ_０〜ＲＳＮ_１０２３がデータに応じた電圧となる。

ここでは、センスアンプＳ／Ａ_０〜Ｓ／Ａ_１０２３の右側にあるメモリセルＭＣからデータを読み出すとすると、メモリセルＭＣが“０”データを保持している場合は、対応するノードＲＳＮがハイレベルになり、対応するノードＬＳＮがローレベルになる。メモリセルＭＣが“１”データを保持している場合は、対応するノードＲＳＮがローレベルになり、対応するノードＬＳＮがハイレベルになる。

次に、時刻Ｔ３４から時刻Ｔ３５で、信号ＣＳＬ_３１をハイレベルにすることにより、ＦＥＴ Ｎ１０３、Ｎ１０４がオン状態になり、ノードＬＳＮ_６２、ＲＳＮ_６２にラッチされているデータが、データ線ＤＱ０及びデータ線ＢＤＱ０に読み出される。具体的には、データ線ＤＱ０、ＢＤＱ０は、ともにハイレベルにプリチャージされている。そして、ノードＲＳＮ_６２がハイレベルであるので、データ線ＢＤＱ０はハイレベルを維持し、ノードＬＳＮ_６２がローレベルであるので、データ線ＤＱ０の電圧はハイレベルから低下する。このデータ線ＤＱ０、ＢＤＱ０の変化を検出回路で検出することにより、メモリセルＭＣのデータが読み出される。この間、信号ＷＣＳＬ_３１はローレベルを維持する。このため、トランスファーゲートＴＧ１００、ＴＧ１０１はオフ状態になり、ノードＬＳＮ_６２はビット線ＲＢＬ_６２から切り離され、ノードノードＲＳＮ_６２はビット線ＬＢＬ_６２から切り離される。

なお、本実施形態においては、センスアンプＳ／Ａ_６２の信号線ＣＳＬ_３１は、センスアンプＳ／Ａ_６３と共通である。このため、センスアンプＳ／Ａ_６３に保持されているデータは、データ線ＤＱ１、ＢＤＱ１から同時に読み出されてしまうが、不要なデータであれば破棄すれば足りる。

同様にして、図６の例では、次に、時刻Ｔ３５から時刻Ｔ３６で、信号線ＣＳＬ_１０をハイレベルにすることにより、センスアンプＳ／Ａ_２０のノードＬＳＮ_２０、ＲＳＮ_２０に保持されているデータが読み出される。続いて、時刻Ｔ３６から時刻Ｔ３７で、信号線ＣＳＬ_１１２をハイレベルにすることにより、センスアンプＳ／Ａ_２２４のノードＬＳＮ_２２４、ＲＳＮ_２２４に保持されているデータが読み出される。

最後に、時刻Ｔ３８で、立ち上げていたワード線ＲＷＬをローレベルにし、同じく立ち上げていたダミーワード線ＬＤＷＬをローレベルにして、１本のワード線ＲＷＬに接続されたメモリセルＭＣに関する連続読み出しの動作が終了する。

なお、本実施形態においては、図７に示すように、信号線ＣＳＬ_０〜ＣＳＬ_５１１（データ線ＤＱ０、ＢＤＱ０、ＤＱ１、ＢＤＱ１とセンスノードＲＳＮ、ＬＳＮの接続を制御する信号線）の入力単位と、信号線ＷＣＳＬ_０〜ＷＣＳＬ_５１１（ビット線ＲＢＬ、ＬＢＬとセンスノードＲＳＮ、ＬＳＮの接続を制御する信号線）の入力単位とは、ともに２つのセンスアンプＳ／Ａを制御対象にしている点で、同一であった。しかし、本発明は、この態様に限られるものではない。例えば、図８に示すように、１本の信号線ＣＳＬが２つのセンスアンプＳ／Ａを制御対象にし、１本の信号線ＷＣＳＬが４つのセンスアンプＳ／Ａを制御対象にするように、設けられてもよい。換言すれば、２対のビット線に対して１本の信号線ＣＳＬを設け、４対のビット線に対して１本の信号線ＷＣＳＬを設けるようにしてもよい。同様に、１本の信号線ＷＣＳＬが、８対、１６対…のビット線に対して設けられるようにすることができる。

この図８において、連続書き込み動作では、例えば、データの書き込みが行われるメモリセルＭＣの接続されているセンスアンプがＳ／Ａ_３である場合、センスアンプＳ／Ａ_３がデータ線ＤＱ１、ＢＤＱ１のデータをメモリセルＭＣに書き込むだけではなく、センスアンプＳ／Ａ_０〜Ｓ／Ａ_２も活性化され、ラッチしているデータの再書き込みが行われる。このため、消費電流が増えることとなる。しかし、カラム選択回路ＣＳＣの数を減らすことができるので、その分、チップ面積を小さくすることができる。つまり、チップ面積と消費電流の大きさのトレードオフを考えて、信号線ＷＣＳＬが制御する範囲を決定すればよい。

〔第２実施形態〕
上述した第１実施形態では、連続書き込み動作の際に、書き込むべきデータをセンスアンプＳ／Ａに保持させた都度、そのデータをメモリセルＭＣに書き込むようにしたが、第２実施形態では、書き込むべきすべてのデータをセンスアンプＳ／Ａ_０〜Ｓ／Ａ_１０２３に保持させた後に、センスアンプＳ／Ａ_０〜Ｓ／Ａ_１０２３にラッチしているデータを一括してメモリセルＭＣに書き込むようにしたものである。

図９は、本実施形態に係るセンスアンプＳ／Ａ_０、Ｓ／Ａ_１の構成の一例を示す図であり、図１０はセンスアンプＳ／Ａ_０〜Ｓ／Ａ_１０２３と信号線ＣＳＬ_０〜ＣＳＬ_５１１のレイアウトを示す図である。なお、本実施形態に係る半導体記憶装置におけるワード線ＲＷＬ０〜ＲＷＬ２５５、ＬＷＬ０〜ＬＷＬ２５５と、ビット線ＲＢＬ０〜ＲＢＬ１０２３、ＬＢＬ０〜ＬＢＬ１０２３と、ダミーワード線ＲＤＷＬ、ＬＤＷＬと、メモリセルＭＣの配置は、上述した図２と同様である。

これらの図から分かるように、本実施形態に係るセンスアンプＳ／Ａの基本的な構成は、上述した第１実施形態と同様である。但し、カラム選択回路ＣＳＣが省かれており、信号線ＦＢＲと信号線ＢＦＢＲと信号線ＦＢＬと信号線ＢＦＢＬが追加で設けられている。

信号線ＦＢＲは、トランスファーゲートＴＧ１００におけるＮ型のＦＥＴ ＴＧＮ１００のゲートに接続されており、信号線ＢＦＢＲは、同じくトランスファーゲートＴＧ１００におけるＰ型のＦＥＴ ＴＧＰ１００のゲートに接続されている。信号線ＦＢＬは、トランスファーゲートＴＧ１０１におけるＮ型のＦＥＴ ＴＧＮ１０１のゲートに接続されており、信号線ＢＦＢＬは、同じくトランスファーゲートＴＧ１０１におけるＰ型のＦＥＴ ＴＧＰ１０１のゲートに接続されている。

図１０から分かるように、本実施形態においては、信号線ＣＳＬ_０〜ＣＳＬ_５１１は、それぞれ、２つのセンスアンプＳ／Ａに対して設けられているが、第１実施形態と異なり、カラム選択回路ＣＳＣや信号線ＷＣＳＬはそもそも設けられていない。

本実施形態に係る半導体記憶装置におけるリフレッシュ動作は第１実施形態における図４と同様であり、連続読み出し動作も第１実施形態における図６と同様である。但し、連続書き込み動作が、上述した第１実施形態と異なる。

図１１は、カラムを選択するカラムアドレスを切り替えて、連続的に書き込みを行う場合の動作波形の一例を示す図である。ここでは、センスアンプＳ／Ａ_０〜Ｓ／Ａ_１０２３の右側にあるメモリセルに対して連続書き込みを行う場合を想定している。

この図１１に示すように、時刻Ｔ４０から時刻Ｔ４３までは、上述した第１実施形態と同様に、チャージポンピング現象によりなくなった正孔を補給するためのリフレッシュ動作である。但し、本実施形態においては、信号線ＦＢの代わりに、メモリセルＭＣにデータを書き戻す際に、時刻Ｔ４２から時刻Ｔ４３の間に信号線ＦＢＲがハイレベルになり、信号線ＢＲＦＲがローレベルになることにより、トランスファーゲートＴＧ１００がオン状態になる点が、上述した第１実施形態と相違する。

次に、時刻Ｔ４４から時刻Ｔ４５の間で、３１番目の信号線ＣＳＬ_３１がハイレベルになる。これにより、センスアンプＳ／Ａ_６２のＦＥＴ Ｎ１０３とＦＥＴ Ｎ１０４がオン状態になる。ここで、書き込むべきデータを“１”とすると、データ線ＤＱ０には正の電圧（例えば、１．５Ｖ）が供給されており、データ線ＢＤＱ０には負の電圧（例えば、−１．５Ｖ）が供給されている。このため、ノードＬＳＮ_６２はハイレベルになり、ノードＲＳＮ_６２はローレベルになる。これにより、“１”データがセンスアンプＳ／Ａ_６２に保持される。

なお、本実施形態においては、センスアンプＳ／Ａ_６２の信号線ＣＳＬ_３１は、センスアンプＳ／Ａ_６３と共通であるため、センスアンプＳ／Ａ_６３のＦＥＴ Ｎ１０３、Ｎ１０４もオン状態になり、データ線ＤＱ１、ＢＤＱ１の書き込み電圧が同時にセンスアンプＳ／Ａ_６３に書き込まれることとなる。

次に、この図１１の例では、時刻Ｔ４５から時刻Ｔ４６の間で、１０番目の信号線ＣＳＬ_１０がハイレベルになり、センスアンプＳ／Ａ_２０に“０”データが保持される。続いて、時刻Ｔ４６から時刻Ｔ４７の間で、１１２番目の信号線ＣＳＬ_１１２がハイレベルになり、センスアンプＳ／Ａ_２０に“０”データが保持される。

最後に、時刻Ｔ４８から時刻Ｔ４９の間で、信号線ＦＢＲがハイレベルになり、信号線ＢＲＦＲがローレベルになることにより、トランスファーゲートＴＧ１００がオン状態になる。これにより、各センスアンプＳ／Ａ_０〜Ｓ／Ａ_１０２３に保持されていたデータが、一括して、各メモリセルＭＣに書き込まれることとなる。

なお、データ線ＤＱ０のデータと、データ線ＢＤＱ０のデータと、データ線ＤＱ１のデータと、データ線ＢＤＱ１のデータと、信号線ＦＢＬの信号と、信号線ＢＦＢＬの信号と、信号線ＦＩＴＬの信号と、信号線ＢＬＯＡＤＯＮの信号と、信号線ＦＩＴＲの信号と、信号線ＢＦＢＲの信号と、信号線ＦＢＲの信号と、信号線ＣＳＬの信号と、電圧供給線ＳＡＰの電圧と、電圧供給線ＶＢＬＨの電圧と、電圧供給線ＢＳＡＮの電圧は、図２に示した制御回路ＣＴＬから供給される。

また、信号線ＦＢＬ、ＢＦＢＬ、ＦＢＲ、ＢＦＢＲは、本実施形態における第１スイッチ回路であるトランスファーゲートＴＧ１００、ＴＧ１０１のオン／オフを制御する第１制御信号線を構成し、信号線ＣＳＬは、本実施形態における第２スイッチ回路であるＦＥＴ Ｎ１０３、Ｎ１０４のオン／オフを制御する第２制御信号線を構成する。

この図１１から分かるように、各センスアンプＳ／Ａ_０〜Ｓ／Ａ_１０２３に書き込むべきデータを保持させていくために必要な比較的長い時間は、ビット線ＲＢＬ_０〜ＲＢＬ_１０２３、ＬＢＬ_０〜ＬＢＬ_１０２３は０Ｖであり、セル電流は流れていない。このため、消費電流を大幅に削減することができる。各メモリセルＭＣに書き込みをする期間（時刻Ｔ４８から時刻Ｔ４９）には、各ビット線ＲＢＬ_０〜ＲＢＬ_１０２３にセル電流が流れるが、その時間は短いため、大きな消費電流の増加に繋がることはない。

本実施形態においては、上述した第１実施形態と比べて、カラム選択回路ＣＳＣが省かれているので、センスアンプ領域の面積を小さくすることができる。しかし、連続書き込み動作の最後において、メモリセルＭＣへの一斉書き込みの動作が入るので、ロー方向のサイクル時間が長くなる。さらに、すべてのメモリセルＭＣに書き込みを行うため、実際に書き換えが行われていないメモリセルＭＣに対しても、書き込み動作が行われ、消費電流は増えることとなる。また、１本のワード線ＷＬに接続されているメモリセルＭＣに一斉に書き込みを行うため、電流のピークが大きくなり、半導体チップ内のノイズが大きくなることも考えられる。したがって、実際の製品に課せられる境界条件（チップサイズを小さくすることが重要なのか、ロー方向のサイクルを短くすることが重要なのか、それとも、ノイズを極力抑えた設計にすることが重要なのか）を勘案して、第１実施形態を採用するか、第２実施形態を採用するのかを決定すればよい。

なお、本発明は上記実施形態に限定されず種々に変形可能である。例えば、本発明の適用はＦＢＣメモリに限るものではなく、書き込み動作の際に電流（通常はＤＣ電流）を流すメモリセルを持った半導体記憶装置に適用することができる。例えば、ＭＲＡＭ（Magnetic Random Access Memory）に適用することができる。

高速なカラム方向のアクセスを可能にするためには、ＭＲＡＭにおいても、ワード線に沿ったメモリセルのデータをセンスアンプに増幅して保持しておく必要がある。これは、いわゆるセンスアップキャッシュという考え方である。ローアドレス入力を必要とするページへのアクセスは比較的遅いが、一端ページを開いてしまえば、そのページ内のデータへのアクセスはカラムアドレスの切り替えだけで高速に行うことができる。

この場合、センスアンプとメモリセルとの間が、ページを開いている間、接続されたままの状態にすると、メモリセルに電流が流れ続けることとなる。したがって、ページを開きデータをセンスアンプに転送した後は、メモリセルとセンスアンプとの間のパスは遮断する方が、消費電流を削減することができる。

読み出しの場合は、このパスが遮断されたままでも構わないが、書き込みの場合はやはり２通りの考え方がある。すなわち、１つは、第１実施形態と同様に、各書き込みサイクルで、その都度、対応するセンスアンプとメモリセルとの間のパスを開いてやり、メモリセルにデータを書き込む方式である。もう１つは、第２実施形態と同様に、連続書き込み時には単にセンスアンプが保持するデータを書き替えるのみに留めておき、連続書き込みサイクルが終了した後に、すべてのセンスアンプとメモリセルとの間のパスを開いて、メモリセルにデータを書き込む方式である。

また、上述したＦＥＴ、トランスファーゲートは、スイッチ回路の一例であり、他の構成のスイッチ回路を用いるようにしてもよい。

第１実施形態に係るＦＢＣの構造を説明する図。 第１実施形態に係る半導体記憶装置におけるメモリセルアレーのレイアウトを説明する図。 第１実施形態に係るセンスアンプとカラム選択回路の構成を示す図。 第１実施形態に係る半導体記憶装置のリフレッシュ動作を説明するタイミングチャートを示す図。 第１実施形態に係る半導体記憶装置の連続書き込み動作を説明するタイミングチャートを示す図。 第１実施形態に係る半導体記憶装置の連続読み出し動作を説明するタイミングチャートを示す図。 第１実施形態に係る半導体記憶装置におけるセンスアンプとカラム選択回路のレイアウトを説明する図。 第１実施形態の変形例を説明する図。 第２実施形態に係るセンスアンプの構成を説明する図。 第１実施形態に係るセンスアンプのレイアウトを説明する図。 第２実施形態に係る半導体記憶装置の連続書き込み動作を説明するタイミングチャートを示す図。

符号の説明

ＲＷＬ、ＬＷＬ、ＷＬ ワード線
ＲＤＷＬ、ＬＤＷＬ ダミーワード線
ＲＢＬ、ＬＢＬ、ＢＬ ビット線
Ｓ／Ａ_０〜Ｓ／Ａ_１０２３ センスアンプ
ＭＣ メモリセル
ＣＳＣ カラム選択回路
ＣＴＬ 制御回路
Ｎ１００〜Ｎ１０５、ＴＧＮ１００、ＴＧＮ１０１ Ｎ型のＦＥＴ
Ｐ１００〜Ｐ１０５、ＴＧＰ１００、ＴＧＰ１０１ Ｐ型のＦＥＴ
ＴＧ１００、ＴＧ１０１ トランスファーゲート
ＩＮ１００、ＩＮ１０１ インバータ回路
ＡＮ１００〜ＡＮ１０３ ＡＮＤ回路
ＮＲ１００、ＮＲ１０１ ＮＯＲ回路

Claims (2)

1. セル電流を流すことにより書き込みの行われるメモリセルがマトリックス状に配置された、メモリセルアレーと、
   前記メモリセルアレー内で、ロー方向に沿って並列に設けられたワード線と、
   前記メモリセルアレー内で、前記ロー方向と交差する方向であるカラム方向に沿って、並列に設けられたビット線と、
   前記ビット線のそれぞれに接続されて、保持しているデータを前記メモリセルに書き込む、センスアンプと、
   前記センスアンプに書き込むべきデータを供給する、データ線と、
   カラムを選択するカラムアドレスを連続的に切り替えて書き込みを行う連続書き込み動作時には、前記センスアンプと前記ビット線との間の接続を遮断し、カラムアドレスを連続的に切り替えて、書き込むべきデータを前記センスアンプのそれぞれに保持させた後に、前記センスアンプとビット線との間の接続を開いて、前記センスアンプが保持しているデータを一斉に前記メモリセルに書き込むようにする、制御回路と、
   を備えることを特徴とする半導体記憶装置。
2. 前記メモリセルのそれぞれは、前記ワード線に接続されるゲートと、前記ビット線に接続されるドレインと、ソース線に接続されるソースとを有し、前記ドレインと前記ソースとの間のボディは電気的にフローティング状態であるＭＩＳＦＥＴにより、構成されていることを特徴とする請求項１に記載の半導体記憶装置。

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