JP3201335B2 - メモリアドレス発生回路及び半導体記憶装置 - Google Patents
メモリアドレス発生回路及び半導体記憶装置Info
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- JP3201335B2 JP3201335B2 JP06711998A JP6711998A JP3201335B2 JP 3201335 B2 JP3201335 B2 JP 3201335B2 JP 06711998 A JP06711998 A JP 06711998A JP 6711998 A JP6711998 A JP 6711998A JP 3201335 B2 JP3201335 B2 JP 3201335B2
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- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
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- G11C—STATIC STORES
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- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1006—Data managing, e.g. manipulating data before writing or reading out, data bus switches or control circuits therefor
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- Computer Hardware Design (AREA)
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Description
【０００１】
【発明の属する技術分野】この発明は、バースト的に読
み出し，書き込みを行うための、メモリアドレス発生回
路及び半導体記憶装置に関する。
み出し，書き込みを行うための、メモリアドレス発生回
路及び半導体記憶装置に関する。
【０００２】
【従来の技術】シンクロナスＤＲＡＭ（Dynamic Random
Access Memorry ）においては、ロウ（行）アドレスに
よって指定された行のワード線を選択し、アドレスカウ
ンタから出力されたカラム（列）アドレスによって指定
された列のビット線を選択して、選択されたワード線と
ビット線の交点におけるメモリセルに対して、データを
入力して書き込み、又はメモリセルから読み出されたデ
ータを出力する。
Access Memorry ）においては、ロウ（行）アドレスに
よって指定された行のワード線を選択し、アドレスカウ
ンタから出力されたカラム（列）アドレスによって指定
された列のビット線を選択して、選択されたワード線と
ビット線の交点におけるメモリセルに対して、データを
入力して書き込み、又はメモリセルから読み出されたデ
ータを出力する。
【０００３】このように、シンクロナスＤＲＡＭでは、
カラムアドレスの選択を、アドレスカウンタを介して行
なっている。これは、データの入出力は、通常、連続的
に行なわれることが多いため、読み書きを行なう開始ア
ドレスのみを外部から与え、その後のアドレスは、アド
レスカウンタによって発生するようにした方が便利なた
めである。このような連続的読み出しはバーストリード
と呼ばれ、連続的書き込みは、バーストライトと呼ばれ
ている。また、連続して読み書きするデータの個数を、
バースト長と呼んでいる。バースト長は、プログラム的
に設定することができ、２個，４個又は８個のデータの
連続読み書きを行なうようにするのが標準的である。こ
の場合、アドレスカウンタは、通常、バースト長に応じ
て、例えば、バースト長が４の場合であって、スタート
アドレスが３の場合には、カラムデコーダに対してアド
レスを３，０，１，２の順に出力する。これは、バース
ト長が４の場合、４つのアドレスを指定することは、２
本のアドレス線で可能なため、アドレス信号の下位２ビ
ットのみをカウンタによってカウントアップしてアドレ
スを指定するとともに、下位３ビット目より上位は、そ
のまま使用してアドレスを指定するという、シンクロナ
スＤＲＡＭの仕様に基づいている。
カラムアドレスの選択を、アドレスカウンタを介して行
なっている。これは、データの入出力は、通常、連続的
に行なわれることが多いため、読み書きを行なう開始ア
ドレスのみを外部から与え、その後のアドレスは、アド
レスカウンタによって発生するようにした方が便利なた
めである。このような連続的読み出しはバーストリード
と呼ばれ、連続的書き込みは、バーストライトと呼ばれ
ている。また、連続して読み書きするデータの個数を、
バースト長と呼んでいる。バースト長は、プログラム的
に設定することができ、２個，４個又は８個のデータの
連続読み書きを行なうようにするのが標準的である。こ
の場合、アドレスカウンタは、通常、バースト長に応じ
て、例えば、バースト長が４の場合であって、スタート
アドレスが３の場合には、カラムデコーダに対してアド
レスを３，０，１，２の順に出力する。これは、バース
ト長が４の場合、４つのアドレスを指定することは、２
本のアドレス線で可能なため、アドレス信号の下位２ビ
ットのみをカウンタによってカウントアップしてアドレ
スを指定するとともに、下位３ビット目より上位は、そ
のまま使用してアドレスを指定するという、シンクロナ
スＤＲＡＭの仕様に基づいている。
【０００４】従来、このような、バースト的に読み出
し，書き込みを行うためのメモリアドレス発生回路とし
て、カラムアドレスを発生するアドレスカウンタと、バ
ースト長をカウントするバーストカウンタとを備えた、
図１２に示すようなものが知られている。図１２に示さ
れたメモリアドレス発生回路においては、外部から入力
されたアドレスはアドレスラッチ１０１においてラッチ
され、開始アドレスとしてアドレスカウンタ１０２に入
力される。アドレスカウンタ１０２は、開始アドレスが
セットされた後、クロック（ＣＬＫ）の入力ごとに１加
算され、その出力は図示されないアドレスデコーダに入
力されてカラム選択信号として使用される。一方、バー
ストカウンタ１０３は、リード又はライトのコマンドが
入力されるごとにリセットされ、クロックごとにインク
リメント（１加算）される。バースト長は２n （ｎ＝
１，２，３）であり、バーストカウンタ１０３の下位ｎ
ビットの出力がすべて１になったとき、バースト終了信
号（ＢＳＴＥＮＤ）が出力されて、バーストリードまた
はバーストライト動作が終了する。
し，書き込みを行うためのメモリアドレス発生回路とし
て、カラムアドレスを発生するアドレスカウンタと、バ
ースト長をカウントするバーストカウンタとを備えた、
図１２に示すようなものが知られている。図１２に示さ
れたメモリアドレス発生回路においては、外部から入力
されたアドレスはアドレスラッチ１０１においてラッチ
され、開始アドレスとしてアドレスカウンタ１０２に入
力される。アドレスカウンタ１０２は、開始アドレスが
セットされた後、クロック（ＣＬＫ）の入力ごとに１加
算され、その出力は図示されないアドレスデコーダに入
力されてカラム選択信号として使用される。一方、バー
ストカウンタ１０３は、リード又はライトのコマンドが
入力されるごとにリセットされ、クロックごとにインク
リメント（１加算）される。バースト長は２n （ｎ＝
１，２，３）であり、バーストカウンタ１０３の下位ｎ
ビットの出力がすべて１になったとき、バースト終了信
号（ＢＳＴＥＮＤ）が出力されて、バーストリードまた
はバーストライト動作が終了する。
【０００５】図１２に示されたメモリアドレス発生回路
においては、アドレスカウンタとバーストカウンタとを
必要とするため、回路規模が大きい。これに対して、ア
ドレス発生用として１個のカウンタのみを備えたメモリ
アドレス発生回路を有するものとして、例えば、特開平
８−３３９６８６号公報に開示された半導体記憶装置が
知られている。
においては、アドレスカウンタとバーストカウンタとを
必要とするため、回路規模が大きい。これに対して、ア
ドレス発生用として１個のカウンタのみを備えたメモリ
アドレス発生回路を有するものとして、例えば、特開平
８−３３９６８６号公報に開示された半導体記憶装置が
知られている。
【０００６】図１３は、上記公報に記載された従来の半
導体記憶装置の電気的構成例を示すブロック図である。
図１３に示された半導体記憶装置において、メモリセル
２００は、データを格納する。メモリブロック２０１
ａ，２０１ｂは、複数のメモリセル２００からなってい
る。行デコーダ２０２は、行アドレス情報を解読する。
サブデコーダ２０３は、主ワード線ＭＷＬとメモリブロ
ック選択信号に接続され、選択されたメモリブロックの
サブワード線のみを活性化する。アクセス制御回路２０
４は、行デコーダ，プリチャージ回路を制御する。フラ
グレジスタ２０５は、連続して読み出すデータの数（最
大カラム数）を示す連続読み出しフラグを格納する。サ
イクルカウンタ２０６は、フラグレジスタ２０５の値を
参照し、クロックに同期してカウントアップ（又はカウ
ントダウン）する。出力制御回路２０７は、アクセスす
るカラムアドレス情報を解読して、カラムセレクタ回路
２０９，サブデコーダ２０３を制御する。プリチャージ
回路２０８は、ビット線を所定のプリチャージレベルに
充電する。カラムセレクタ回路２０９は、アクセスすべ
きビット線を選択する。出力回路２１０は、読み出され
たデータを外部へ出力する。
導体記憶装置の電気的構成例を示すブロック図である。
図１３に示された半導体記憶装置において、メモリセル
２００は、データを格納する。メモリブロック２０１
ａ，２０１ｂは、複数のメモリセル２００からなってい
る。行デコーダ２０２は、行アドレス情報を解読する。
サブデコーダ２０３は、主ワード線ＭＷＬとメモリブロ
ック選択信号に接続され、選択されたメモリブロックの
サブワード線のみを活性化する。アクセス制御回路２０
４は、行デコーダ，プリチャージ回路を制御する。フラ
グレジスタ２０５は、連続して読み出すデータの数（最
大カラム数）を示す連続読み出しフラグを格納する。サ
イクルカウンタ２０６は、フラグレジスタ２０５の値を
参照し、クロックに同期してカウントアップ（又はカウ
ントダウン）する。出力制御回路２０７は、アクセスす
るカラムアドレス情報を解読して、カラムセレクタ回路
２０９，サブデコーダ２０３を制御する。プリチャージ
回路２０８は、ビット線を所定のプリチャージレベルに
充電する。カラムセレクタ回路２０９は、アクセスすべ
きビット線を選択する。出力回路２１０は、読み出され
たデータを外部へ出力する。
【０００７】以下、図１３を参照して、従来の半導体記
憶装置におけるバースト動作を説明する。アクセス開始
アドレスがカラムアドレス０を示している場合、アクセ
ス命令に応じて、開始アドレス情報に従って、主ワード
制御線ＭＷＬ１が活性化されたとする。最初のメモリア
クセスサイクルで、連続読み出し回数２がフラグレジス
タ２０５に書き込まれるとともに、サイクルカウンタ２
０６がクリアされて０になる。出力制御回路２０７から
メモリブロック選択信号によって、活性化された主ワー
ド線ＭＷＬ１に接続されているサブデコーダ２０３のう
ち、開始アドレス情報とサイクルカウンタ値とによって
選択されたメモリブロック２０１ａのサブワード線ＳＷ
Ｌ１が活性化される。これによって、メモリブロック２
０１ａのメモリセル２００のデータが読み出され、ビッ
ト線ＢＬ１，ＢＬ２からカラムセレクタ回路２０９及び
出力回路２１０を経て出力される。次のメモリアクセス
サイクルで、サイクルカウンタ２０６の値が１になり、
この値と開始アドレス情報とによって、出力制御回路２
０７によって、サブワード線ＳＷＬ２が活性化される。
これによって、メモリブロック２０１ｂのメモリセルの
データが読み出され、ビット線ＢＬ３，ＢＬ４からカラ
ムセレクタ回路２０９及び出力回路２１０を経て出力さ
れる。このように、連続するメモリ読み出し回数の間
は、フラグレジスタの値は保持され、この状態は、サイ
クルカウンタの値が（連続読み出し数−１）になるまで
クリアされない。
憶装置におけるバースト動作を説明する。アクセス開始
アドレスがカラムアドレス０を示している場合、アクセ
ス命令に応じて、開始アドレス情報に従って、主ワード
制御線ＭＷＬ１が活性化されたとする。最初のメモリア
クセスサイクルで、連続読み出し回数２がフラグレジス
タ２０５に書き込まれるとともに、サイクルカウンタ２
０６がクリアされて０になる。出力制御回路２０７から
メモリブロック選択信号によって、活性化された主ワー
ド線ＭＷＬ１に接続されているサブデコーダ２０３のう
ち、開始アドレス情報とサイクルカウンタ値とによって
選択されたメモリブロック２０１ａのサブワード線ＳＷ
Ｌ１が活性化される。これによって、メモリブロック２
０１ａのメモリセル２００のデータが読み出され、ビッ
ト線ＢＬ１，ＢＬ２からカラムセレクタ回路２０９及び
出力回路２１０を経て出力される。次のメモリアクセス
サイクルで、サイクルカウンタ２０６の値が１になり、
この値と開始アドレス情報とによって、出力制御回路２
０７によって、サブワード線ＳＷＬ２が活性化される。
これによって、メモリブロック２０１ｂのメモリセルの
データが読み出され、ビット線ＢＬ３，ＢＬ４からカラ
ムセレクタ回路２０９及び出力回路２１０を経て出力さ
れる。このように、連続するメモリ読み出し回数の間
は、フラグレジスタの値は保持され、この状態は、サイ
クルカウンタの値が（連続読み出し数−１）になるまで
クリアされない。
【０００８】
【発明が解決しようとする課題】しかしながら、上記半
導体記憶装置にあっては、外部から与えられる開始アド
レスと、０からカウントアップ（又はカウントダウン）
されるサイクルカウンタ値とによって、カラムアドレス
の選択を行なうようにし、バースト長に応じて、サイク
ルカウンタの動作を停止させるようにしているので、開
始アドレスのみを外部から与えることによって、バース
ト長ごとのデータの読み出しを行なうことができるが、
カラムアドレスを発生するためには、開始アドレスとサ
イクルカウンタ値との加算を行わなければならない。一
般に加算回路は、桁上げの処理を伴うため回路規模が大
きくなるとともに、動作速度が低く、特にその桁数が大
きい場合に著しい。そのため、図１３に示された従来装
置では、アドレスの桁数が大きい場合、アドレス発生回
路の規模が大きくなり、メモリ動作速度が低下するとと
もに消費電力が増加することが避けられないという問題
があった。
導体記憶装置にあっては、外部から与えられる開始アド
レスと、０からカウントアップ（又はカウントダウン）
されるサイクルカウンタ値とによって、カラムアドレス
の選択を行なうようにし、バースト長に応じて、サイク
ルカウンタの動作を停止させるようにしているので、開
始アドレスのみを外部から与えることによって、バース
ト長ごとのデータの読み出しを行なうことができるが、
カラムアドレスを発生するためには、開始アドレスとサ
イクルカウンタ値との加算を行わなければならない。一
般に加算回路は、桁上げの処理を伴うため回路規模が大
きくなるとともに、動作速度が低く、特にその桁数が大
きい場合に著しい。そのため、図１３に示された従来装
置では、アドレスの桁数が大きい場合、アドレス発生回
路の規模が大きくなり、メモリ動作速度が低下するとと
もに消費電力が増加することが避けられないという問題
があった。
【０００９】この発明は、上述の事情に鑑みてなされた
ものであって、バースト的に読み出し，書き込みを行う
ためのメモリアドレス発生回路及び半導体記憶装置にお
いて、回路規模の増大を防止し、動作速度を向上すると
ともに、消費電力を削減できるようにすることを目的と
している。
ものであって、バースト的に読み出し，書き込みを行う
ためのメモリアドレス発生回路及び半導体記憶装置にお
いて、回路規模の増大を防止し、動作速度を向上すると
ともに、消費電力を削減できるようにすることを目的と
している。
【００１０】
【課題を解決するための手段】上記課題を解決するため
に、請求項１記載の発明に係るメモリアドレス発生回路
は、ｍ（ｍは任意の正の整数）ビットの開始アドレスの
下位ｎ（ｎは正の整数：ｍ＞ｎ）ビットをラッチしてク
ロックに応じてカウントアップしてスタートアドレスか
ら順次出力するカウンタ手段と、該開始アドレスの上位
（ｍ−ｎ）ビットをラッチするラッチ手段と、上記下位
ｎビットのアドレスの個数から１を減算した数を算出す
る演算手段と、上記カウンタ手段の出力値と、上記演算
手段の出力値とが一致したときバースト終了信号を発生
する比較手段とを備え、上記ラッチ手段にラッチされた
アドレスを上位とし、上記カウンタ手段の出力値を下位
としてメモリに対するリード／ライトアドレスを生成す
るとともに、上記バースト終了信号発生時、上記カウン
タ手段のカウントを停止してメモリに対するリード／ラ
イトを終了することを特徴としている。
に、請求項１記載の発明に係るメモリアドレス発生回路
は、ｍ（ｍは任意の正の整数）ビットの開始アドレスの
下位ｎ（ｎは正の整数：ｍ＞ｎ）ビットをラッチしてク
ロックに応じてカウントアップしてスタートアドレスか
ら順次出力するカウンタ手段と、該開始アドレスの上位
（ｍ−ｎ）ビットをラッチするラッチ手段と、上記下位
ｎビットのアドレスの個数から１を減算した数を算出す
る演算手段と、上記カウンタ手段の出力値と、上記演算
手段の出力値とが一致したときバースト終了信号を発生
する比較手段とを備え、上記ラッチ手段にラッチされた
アドレスを上位とし、上記カウンタ手段の出力値を下位
としてメモリに対するリード／ライトアドレスを生成す
るとともに、上記バースト終了信号発生時、上記カウン
タ手段のカウントを停止してメモリに対するリード／ラ
イトを終了することを特徴としている。
【００１１】また、請求項２記載の発明は、請求項１記
載の発明に係るメモリアドレス発生回路であって、上記
カウンタ手段が、アドレスラッチ信号に応じて開始アド
レスの最下位ビットをラッチして、第１のバースト長指
定信号がハイレベルのとき、該ラッチした最下位ビット
を１カウントアップして出力し、該第１のバースト長指
定信号がローレベルのとき、該ラッチした最下位ビット
を２カウントアップする動作を次のアドレスラッチ信号
の入力まで繰り返して最下位アドレスを出力する第１段
のカウンタ回路と、上記アドレスラッチ信号に応じて上
記開始アドレスの下２位ビットをラッチして、第２のバ
ースト長指定信号がハイレベルのとき、該ラッチした開
始アドレスの下２位に上記第１段のカウンタ回路の桁上
げ信号を加算して４カウントアップする動作を次のアド
レスラッチ信号の入力まで繰り返して下２位のアドレス
を出力する第２段のカウンタ回路と、上記アドレスラッ
チ信号に応じて上記開始アドレスの下３位ビットをラッ
チして、第３のバースト長指定信号がハイレベルのと
き、該ラッチした開始アドレスの下３位に上記第１段の
カウンタ回路の桁上げ信号及び第２段のカウンタ回路の
桁上げ信号を加算して８カウントアップする動作を次の
アドレスラッチ信号の入力まで行って下３位のアドレス
を出力する第３段のカウンタ回路とからなることを特徴
としている。
載の発明に係るメモリアドレス発生回路であって、上記
カウンタ手段が、アドレスラッチ信号に応じて開始アド
レスの最下位ビットをラッチして、第１のバースト長指
定信号がハイレベルのとき、該ラッチした最下位ビット
を１カウントアップして出力し、該第１のバースト長指
定信号がローレベルのとき、該ラッチした最下位ビット
を２カウントアップする動作を次のアドレスラッチ信号
の入力まで繰り返して最下位アドレスを出力する第１段
のカウンタ回路と、上記アドレスラッチ信号に応じて上
記開始アドレスの下２位ビットをラッチして、第２のバ
ースト長指定信号がハイレベルのとき、該ラッチした開
始アドレスの下２位に上記第１段のカウンタ回路の桁上
げ信号を加算して４カウントアップする動作を次のアド
レスラッチ信号の入力まで繰り返して下２位のアドレス
を出力する第２段のカウンタ回路と、上記アドレスラッ
チ信号に応じて上記開始アドレスの下３位ビットをラッ
チして、第３のバースト長指定信号がハイレベルのと
き、該ラッチした開始アドレスの下３位に上記第１段の
カウンタ回路の桁上げ信号及び第２段のカウンタ回路の
桁上げ信号を加算して８カウントアップする動作を次の
アドレスラッチ信号の入力まで行って下３位のアドレス
を出力する第３段のカウンタ回路とからなることを特徴
としている。
【００１２】また、請求項３記載の発明は、請求項１又
は２記載の発明に係るメモリアドレス発生回路であっ
て、上記ラッチ手段が、上記アドレスラッチ信号に応じ
て、上記開始アドレスの上位（ｍ−ｎ）ビットの各桁の
値をそれぞれラッチする（ｍ−ｎ）個のラッチ回路から
なることを特徴としている。
は２記載の発明に係るメモリアドレス発生回路であっ
て、上記ラッチ手段が、上記アドレスラッチ信号に応じ
て、上記開始アドレスの上位（ｍ−ｎ）ビットの各桁の
値をそれぞれラッチする（ｍ−ｎ）個のラッチ回路から
なることを特徴としている。
【００１３】また、請求項４記載の発明は、請求項１，
２又は３記載の発明に係るメモリアドレス発生回路であ
って、上記演算手段が、上記開始アドレスの最下位ビッ
トをラッチして、該ラッチした値を反転して出力を発生
する第１段の減算回路と、上記開始アドレスの下２位ビ
ットをラッチして、該ラッチした値から上記第１段の減
算回路における借りを減算して、上記第２のバースト長
指定信号がハイレベルのとき出力を発生する第２段の減
算回路と、上記開始アドレスの下３位ビットをラッチし
て、該ラッチした値から上記第１段の減算回路における
借りと上記第２段の減算回路における借りとを減算し
て、上記第３のバースト長信号がハイレベルのとき出力
を発生する第３段の減算回路とからなることを特徴とし
ている。
２又は３記載の発明に係るメモリアドレス発生回路であ
って、上記演算手段が、上記開始アドレスの最下位ビッ
トをラッチして、該ラッチした値を反転して出力を発生
する第１段の減算回路と、上記開始アドレスの下２位ビ
ットをラッチして、該ラッチした値から上記第１段の減
算回路における借りを減算して、上記第２のバースト長
指定信号がハイレベルのとき出力を発生する第２段の減
算回路と、上記開始アドレスの下３位ビットをラッチし
て、該ラッチした値から上記第１段の減算回路における
借りと上記第２段の減算回路における借りとを減算し
て、上記第３のバースト長信号がハイレベルのとき出力
を発生する第３段の減算回路とからなることを特徴とし
ている。
【００１４】また、請求項５記載の発明は、請求項４記
載の発明に係るメモリアドレス発生回路であって、上記
比較手段が、上記第１段のカウンタ回路の桁上げ信号と
上記第１段の減算回路の出力との一致を検出して出力を
発生する第１段の一致検出回路と、上記第２のバースト
長指定信号又は第３のバースト長指定信号がハイレベル
のとき、上記第２段のカウンタ回路の桁上げ信号と上記
第２段の減算回路の出力との一致を検出して出力を発生
する第２段の一致検出回路と、上記第３のバースト長指
定信号がハイレベルのとき、上記第３段のカウンタ回路
の桁上げ信号と上記第３段の減算回路の出力との一致を
検出して出力を発生する第３段の一致検出回路とを備
え、該第１段の一致検出回路と第２段の一致検出回路と
第３段の一致検出回路との出力の一致に応じて上記バー
スト終了信号を発生することを特徴としている。
載の発明に係るメモリアドレス発生回路であって、上記
比較手段が、上記第１段のカウンタ回路の桁上げ信号と
上記第１段の減算回路の出力との一致を検出して出力を
発生する第１段の一致検出回路と、上記第２のバースト
長指定信号又は第３のバースト長指定信号がハイレベル
のとき、上記第２段のカウンタ回路の桁上げ信号と上記
第２段の減算回路の出力との一致を検出して出力を発生
する第２段の一致検出回路と、上記第３のバースト長指
定信号がハイレベルのとき、上記第３段のカウンタ回路
の桁上げ信号と上記第３段の減算回路の出力との一致を
検出して出力を発生する第３段の一致検出回路とを備
え、該第１段の一致検出回路と第２段の一致検出回路と
第３段の一致検出回路との出力の一致に応じて上記バー
スト終了信号を発生することを特徴としている。
【００１５】さらに、請求項６記載の発明に係る半導体
記憶装置は、マトリクス状にメモリ素子を配列してなる
メモリに対して、ロウアドレスによって指定されるワー
ド線をロウデコーダによって選択し、カラムアドレスに
よって指定されるビット線をカラムデコーダによって選
択して、該ワード線とビット線によって定まるメモリ素
子のデータをセンスアンプを介して入出力する半導体記
憶装置において、請求項１，２，３，４又は５記載のメ
モリアドレス発生回路を備え、開始アドレスごとにバー
スト長指定信号によって指定されるバースト長のカラム
アドレスを発生して上記カラムデコーダに与えることに
よって、指定バースト長ごとにデータの読み出し又は書
き込みを行うように構成されていることを特徴としてい
る。
記憶装置は、マトリクス状にメモリ素子を配列してなる
メモリに対して、ロウアドレスによって指定されるワー
ド線をロウデコーダによって選択し、カラムアドレスに
よって指定されるビット線をカラムデコーダによって選
択して、該ワード線とビット線によって定まるメモリ素
子のデータをセンスアンプを介して入出力する半導体記
憶装置において、請求項１，２，３，４又は５記載のメ
モリアドレス発生回路を備え、開始アドレスごとにバー
スト長指定信号によって指定されるバースト長のカラム
アドレスを発生して上記カラムデコーダに与えることに
よって、指定バースト長ごとにデータの読み出し又は書
き込みを行うように構成されていることを特徴としてい
る。
【００１６】
【作用】この発明の構成では、ラッチ手段にｍビットか
らなる開始アドレスの上位（ｍ−ｎ）ビットをラッチ
し、カウンタ手段に開始アドレスの下位ｎビットをラッ
チしてクロックに応じてカウンタアップして、ラッチ手
段にラッチされたアドレスを上位とし、カウンタ手段の
カウント値を下位としてメモリに対するリード／ライト
アドレスを生成するとともに、演算手段で下位ｎビット
のアドレスの個数から１を減算した数を算出し、比較手
段でカウンタ手段でカウントした数と演算手段で算出し
た数の一致が検出したとき、バースト終了信号を発生し
てカウンタ手段のカウントを停止して、メモリに対する
リード／ライト動作を停止するようにしている。従っ
て、バースト的に読み出し，書き込みを行う際のアドレ
ス発生のために、開始アドレスと、０からカウントアッ
プするバーストアドレス発生用カウンタのカウント値と
を加算する加算回路を必要としないので、加算演算のた
めの時間遅れがなく、動作速度を向上するとともに、回
路規模を縮小することができ、同時に消費電力を削減す
ることができる。
らなる開始アドレスの上位（ｍ−ｎ）ビットをラッチ
し、カウンタ手段に開始アドレスの下位ｎビットをラッ
チしてクロックに応じてカウンタアップして、ラッチ手
段にラッチされたアドレスを上位とし、カウンタ手段の
カウント値を下位としてメモリに対するリード／ライト
アドレスを生成するとともに、演算手段で下位ｎビット
のアドレスの個数から１を減算した数を算出し、比較手
段でカウンタ手段でカウントした数と演算手段で算出し
た数の一致が検出したとき、バースト終了信号を発生し
てカウンタ手段のカウントを停止して、メモリに対する
リード／ライト動作を停止するようにしている。従っ
て、バースト的に読み出し，書き込みを行う際のアドレ
ス発生のために、開始アドレスと、０からカウントアッ
プするバーストアドレス発生用カウンタのカウント値と
を加算する加算回路を必要としないので、加算演算のた
めの時間遅れがなく、動作速度を向上するとともに、回
路規模を縮小することができ、同時に消費電力を削減す
ることができる。
【００１７】
【発明の実施の形態】以下、図面を参照して、この発明
の実施の形態について説明する。説明は、実施例を用い
て具体的に行なう。 ◇第１実施例 図１は、この発明の第１実施例であるメモリアドレス発
生回路の電気的構成を示すブロック図、図２は、同回路
におけるアドレスカウンタの回路構成例を示す図、図３
は、同回路における第１段のカウンタ回路の回路構成例
を示す図、図４は、同回路における第２段のカウンタ回
路の回路構成例を示す図、図５は、同回路における第３
段のカウンタ回路の回路構成例を示す図、図６は、同回
路におけるアドレスラッチの回路構成例を示す図、図７
は、同回路における終了アドレス演算回路の回路構成例
を示す図、図８は、同回路における比較回路の回路構成
例を示す図、図９は、図２乃至図８に示された回路にお
けるバースト長＝２の場合の動作を説明するタイミング
チャート、図１０は、図２乃至図８に示された回路にお
けるバースト長＝４の場合の動作を説明するタイミング
チャートである。この例のメモリアドレス発生回路は、
図１に示すように、アドレスカウンタ１と、アドレスラ
ッチ２と、終了アドレス演算回路３と、比較回路４と、
バースト長設定回路４Ａとから概略構成されている。
の実施の形態について説明する。説明は、実施例を用い
て具体的に行なう。 ◇第１実施例 図１は、この発明の第１実施例であるメモリアドレス発
生回路の電気的構成を示すブロック図、図２は、同回路
におけるアドレスカウンタの回路構成例を示す図、図３
は、同回路における第１段のカウンタ回路の回路構成例
を示す図、図４は、同回路における第２段のカウンタ回
路の回路構成例を示す図、図５は、同回路における第３
段のカウンタ回路の回路構成例を示す図、図６は、同回
路におけるアドレスラッチの回路構成例を示す図、図７
は、同回路における終了アドレス演算回路の回路構成例
を示す図、図８は、同回路における比較回路の回路構成
例を示す図、図９は、図２乃至図８に示された回路にお
けるバースト長＝２の場合の動作を説明するタイミング
チャート、図１０は、図２乃至図８に示された回路にお
けるバースト長＝４の場合の動作を説明するタイミング
チャートである。この例のメモリアドレス発生回路は、
図１に示すように、アドレスカウンタ１と、アドレスラ
ッチ２と、終了アドレス演算回路３と、比較回路４と、
バースト長設定回路４Ａとから概略構成されている。
【００１８】アドレスカウンタ１は、外部から与えられ
たｍビットからなるアドレス入力Ａｊ（Ｊ＝ｍ−１，
…，０）の、例えば下位３ビットをスタートアドレスと
してラッチし、カウントアップして、カラムアドレス信
号の下位３ビットＹＡ２〜０を出力するとともに、キャ
リー信号ＢＣＩＮ２〜０を出力する。アドレスラッチ２
は、外部から与えられたアドレス入力Ａｊの下位３ビッ
トを除く（ｍ−３）ビットを保持して、カラムアドレス
信号の上位（ｍ−３）ビットとして出力する。終了アド
レス演算回路３は、外部から与えられたアドレス入力Ａ
ｊの下位３ビットから１を引いた値を演算して３ビット
からなる終了アドレスＹＢ２〜０として出力する。ま
た、比較回路４は、アドレスカウンタ１の出力値ＢＣＩ
Ｎ２〜０と、終了アドレス演算回路４の出力値ＹＢ２〜
０とを比較して一致したとき、バースト終了信号ＢＳＴ
ＥＮＤを出力する。バースト長設定回路４Ａは、コマン
ド入力に応じてバースト長を指定する信号ＭＤＷＬ１，
ＭＤＷＬ４，ＭＤＷＬ８を発生する。
たｍビットからなるアドレス入力Ａｊ（Ｊ＝ｍ−１，
…，０）の、例えば下位３ビットをスタートアドレスと
してラッチし、カウントアップして、カラムアドレス信
号の下位３ビットＹＡ２〜０を出力するとともに、キャ
リー信号ＢＣＩＮ２〜０を出力する。アドレスラッチ２
は、外部から与えられたアドレス入力Ａｊの下位３ビッ
トを除く（ｍ−３）ビットを保持して、カラムアドレス
信号の上位（ｍ−３）ビットとして出力する。終了アド
レス演算回路３は、外部から与えられたアドレス入力Ａ
ｊの下位３ビットから１を引いた値を演算して３ビット
からなる終了アドレスＹＢ２〜０として出力する。ま
た、比較回路４は、アドレスカウンタ１の出力値ＢＣＩ
Ｎ２〜０と、終了アドレス演算回路４の出力値ＹＢ２〜
０とを比較して一致したとき、バースト終了信号ＢＳＴ
ＥＮＤを出力する。バースト長設定回路４Ａは、コマン
ド入力に応じてバースト長を指定する信号ＭＤＷＬ１，
ＭＤＷＬ４，ＭＤＷＬ８を発生する。
【００１９】この例のアドレスカウンタ１は、図２に示
すように、第１段のカウンタ回路１１と、第２段のカウ
ンタ回路１２と、第３段のカウンタ回路１３とからなっ
ている。カウンタ回路１１，１２，１３は、インバータ
と、ノア回路と、ナンド回路と、Ｐチャンネルトランジ
スタとＮチャンネルトランジスタとからなるゲートと、
２個のインバータを互いに逆方向に接続してなるラッチ
とを組み合わせて構成されている。
すように、第１段のカウンタ回路１１と、第２段のカウ
ンタ回路１２と、第３段のカウンタ回路１３とからなっ
ている。カウンタ回路１１，１２，１３は、インバータ
と、ノア回路と、ナンド回路と、Ｐチャンネルトランジ
スタとＮチャンネルトランジスタとからなるゲートと、
２個のインバータを互いに逆方向に接続してなるラッチ
とを組み合わせて構成されている。
【００２０】第１段のカウンタ回路１１は、図３に例示
するように、ノア回路ＮＲ11と、ナンド回路ＮＡ11と、
インバータＩ111 〜Ｉ117 と、ゲートＧ111 〜Ｇ116
と、ラッチＬ111 〜Ｌ113 とからなる回路構成を有し、
カラムアドレスラッチ信号ＹＡＬの立ち下がりに同期し
て、外部から与えられたアドレス入力の最下位Ａ０をラ
ッチし、次のカラムアドレスラッチ信号ＮＹＡＬの立ち
上がりごとに、ラッチした値からカウントアップして、
最下位のカラムアドレス信号ＹＡ０を出力するととも
に、キャリー信号ＢＣＩＮ０を出力する。
するように、ノア回路ＮＲ11と、ナンド回路ＮＡ11と、
インバータＩ111 〜Ｉ117 と、ゲートＧ111 〜Ｇ116
と、ラッチＬ111 〜Ｌ113 とからなる回路構成を有し、
カラムアドレスラッチ信号ＹＡＬの立ち下がりに同期し
て、外部から与えられたアドレス入力の最下位Ａ０をラ
ッチし、次のカラムアドレスラッチ信号ＮＹＡＬの立ち
上がりごとに、ラッチした値からカウントアップして、
最下位のカラムアドレス信号ＹＡ０を出力するととも
に、キャリー信号ＢＣＩＮ０を出力する。
【００２１】第２段のカウンタ回路１２は、図４に例示
するように、ノア回路ＮＲ121,ＮＲ122 と、ナンド回路
ＮＡ12と、インバータＩ121 〜Ｉ1210と、ゲートＧ121
〜Ｇ128 と、ラッチＬ121 〜Ｌ123 とからなる回路構成
を有し、カラムアドレスラッチ信号ＹＡＬの立ち下がり
に同期して、外部から与えられたアドレス入力の下２位
Ａ１をラッチし、次のカラムアドレスラッチ信号ＮＹＡ
Ｌの立ち上がりごとに、ラッチした値と、第１段のカウ
ンタ回路１１のキャリー信号ＢＣＩＮ０とからカウント
アップして、下２位のカラムアドレス信号ＹＡ１を出力
するとともに、キャリー信号ＢＣＩＮ１を出力する。
するように、ノア回路ＮＲ121,ＮＲ122 と、ナンド回路
ＮＡ12と、インバータＩ121 〜Ｉ1210と、ゲートＧ121
〜Ｇ128 と、ラッチＬ121 〜Ｌ123 とからなる回路構成
を有し、カラムアドレスラッチ信号ＹＡＬの立ち下がり
に同期して、外部から与えられたアドレス入力の下２位
Ａ１をラッチし、次のカラムアドレスラッチ信号ＮＹＡ
Ｌの立ち上がりごとに、ラッチした値と、第１段のカウ
ンタ回路１１のキャリー信号ＢＣＩＮ０とからカウント
アップして、下２位のカラムアドレス信号ＹＡ１を出力
するとともに、キャリー信号ＢＣＩＮ１を出力する。
【００２２】第３段のカウンタ回路１３は、図５に例示
するように、ノア回路ＮＲ13と、ナンド回路ＮＡ131,Ｎ
Ａ132 と、インバータＩ131 〜Ｉ1310と、ゲートＧ131
〜Ｇ138 と、ラッチＬ131 〜Ｌ133 とからなる回路構成
を有し、カラムアドレスラッチ信号ＹＡＬの立ち下がり
に同期して、外部から与えられたアドレス入力の下３位
Ａ２をラッチし、次のカラムアドレスラッチ信号ＮＹＡ
Ｌの立ち上がりごとに、ラッチした値と、第１段のカウ
ンタ回路１１のキャリー信号ＢＣＩＮ０と、第２段のカ
ウンタ回路１２のキャリー信号ＢＣＩＮ１とからカウン
トアップして、下３位のカラムアドレス信号ＹＡ２を出
力するともに、キャリー信号ＢＣＩＮ２を出力する。
するように、ノア回路ＮＲ13と、ナンド回路ＮＡ131,Ｎ
Ａ132 と、インバータＩ131 〜Ｉ1310と、ゲートＧ131
〜Ｇ138 と、ラッチＬ131 〜Ｌ133 とからなる回路構成
を有し、カラムアドレスラッチ信号ＹＡＬの立ち下がり
に同期して、外部から与えられたアドレス入力の下３位
Ａ２をラッチし、次のカラムアドレスラッチ信号ＮＹＡ
Ｌの立ち上がりごとに、ラッチした値と、第１段のカウ
ンタ回路１１のキャリー信号ＢＣＩＮ０と、第２段のカ
ウンタ回路１２のキャリー信号ＢＣＩＮ１とからカウン
トアップして、下３位のカラムアドレス信号ＹＡ２を出
力するともに、キャリー信号ＢＣＩＮ２を出力する。
【００２３】この際、信号ＭＤＷＬ１は、バースト長＝
１の指定のときハイレベルとなり、信号ＭＤＷＬ４は、
バースト長＝４の指定のときハイレベルとなり、信号Ｍ
ＤＷＬ８は、バースト長＝８の指定のときハイレベルと
なり、ＭＤＷＬ１，ＭＤＷＬ４，ＭＤＷＬ８がすべてロ
ーレベルのときは、バースト長＝２の指定となる。これ
によって、バースト長＝１の指定のときは、第１段のカ
ウンタ回路１１は、外部から与えられたアドレス情報の
最下位Ａ０をそのままカラムアドレス信号の最下位桁Ｙ
Ａ０として出力し、バースト長＝２の指定のときは、外
部から与えられたアドレス情報の最下位Ａ０から１ビッ
トのカウントアップを繰り返して行って、カラムアドレ
ス信号ＹＡ０の最下位として出力する。また、バースト
長＝４の指定のときは、第１段のカウンタ回路１１と、
第２段のカウンタ回路１２とによって、外部から与えら
れたアドレス情報の下２桁Ａ１〜０から、２ビットのカ
ウントアップを行って、カラムアドレス信号の下２桁Ｙ
Ａ１〜０として出力する。さらに、バースト長＝８の指
定のときは、第１段のカウンタ回路１１と、第２段のカ
ウンタ回路１２と、第３段のカウンタ回路１３とによっ
て、外部から与えられたアドレス入力の下３桁Ａ２〜０
から、３ビットのカウントアップを行って、カラムアド
レス信号の下３桁ＹＡ２〜０として出力する。
１の指定のときハイレベルとなり、信号ＭＤＷＬ４は、
バースト長＝４の指定のときハイレベルとなり、信号Ｍ
ＤＷＬ８は、バースト長＝８の指定のときハイレベルと
なり、ＭＤＷＬ１，ＭＤＷＬ４，ＭＤＷＬ８がすべてロ
ーレベルのときは、バースト長＝２の指定となる。これ
によって、バースト長＝１の指定のときは、第１段のカ
ウンタ回路１１は、外部から与えられたアドレス情報の
最下位Ａ０をそのままカラムアドレス信号の最下位桁Ｙ
Ａ０として出力し、バースト長＝２の指定のときは、外
部から与えられたアドレス情報の最下位Ａ０から１ビッ
トのカウントアップを繰り返して行って、カラムアドレ
ス信号ＹＡ０の最下位として出力する。また、バースト
長＝４の指定のときは、第１段のカウンタ回路１１と、
第２段のカウンタ回路１２とによって、外部から与えら
れたアドレス情報の下２桁Ａ１〜０から、２ビットのカ
ウントアップを行って、カラムアドレス信号の下２桁Ｙ
Ａ１〜０として出力する。さらに、バースト長＝８の指
定のときは、第１段のカウンタ回路１１と、第２段のカ
ウンタ回路１２と、第３段のカウンタ回路１３とによっ
て、外部から与えられたアドレス入力の下３桁Ａ２〜０
から、３ビットのカウントアップを行って、カラムアド
レス信号の下３桁ＹＡ２〜０として出力する。
【００２４】この例のアドレスラッチ２は、図６に例示
されるような、インバータＩ211 ，Ｉ212 と、ゲートＧ
21と、ラッチＬ21とからなる回路構成を有する、各段の
アドレスラッチ回路２１からなり、各段のアドレスラッ
チ回路２１は、実際には、アドレスカウンタ１におけ
る、各カウンタ回路１１，１２，１３にそれぞれ組み込
まれて構成されている。アドレスラッチ回路２１は、カ
ラムアドレスラッチ信号ＹＡＬがローレベルのときオン
になるゲートＧ21を介して、外部から入力されるアドレ
ス信号ＡｊをラッチＬ21に取り込み、カラムアドレスラ
ッチ信号ＹＡＬがハイレベルになったとき、アドレス入
力Ａｊの状態をラッチＬ21に保持して、カラムアドレス
信号ＹＡｊ（ｊ＝ｍ−１〜３）として、図示されないカ
ラムアドレスデータに出力する。
されるような、インバータＩ211 ，Ｉ212 と、ゲートＧ
21と、ラッチＬ21とからなる回路構成を有する、各段の
アドレスラッチ回路２１からなり、各段のアドレスラッ
チ回路２１は、実際には、アドレスカウンタ１におけ
る、各カウンタ回路１１，１２，１３にそれぞれ組み込
まれて構成されている。アドレスラッチ回路２１は、カ
ラムアドレスラッチ信号ＹＡＬがローレベルのときオン
になるゲートＧ21を介して、外部から入力されるアドレ
ス信号ＡｊをラッチＬ21に取り込み、カラムアドレスラ
ッチ信号ＹＡＬがハイレベルになったとき、アドレス入
力Ａｊの状態をラッチＬ21に保持して、カラムアドレス
信号ＹＡｊ（ｊ＝ｍ−１〜３）として、図示されないカ
ラムアドレスデータに出力する。
【００２５】この例の終了アドレス演算回路３は、図７
に例示するように、アドレスラッチ３１〜３３と、ノア
回路ＮＲ31と、ノア回路ＮＡ31〜ＮＡ39と、インバータ
Ｉ31〜Ｉ35とからなる回路構成を有し、外部から入力さ
れる最下位のアドレス信号Ａ０を図６と同様な構成を有
するアドレスラッチ３１に保持して、その出力信号ＹＡ
０ＬをインバータＩ31を介して反転することによって、
最下位の終了アドレスＹＢ０を出力し、下２位のアドレ
ス信号Ａ１をアドレスラッチ３２に保持して、その出力
信号ＹＡ１Ｌから、インバータＩ32, Ｉ33及びナンド回
路ＮＡ31〜ＮＡ33からなる減算回路において、前段の出
力信号ＹＡ０Ｌを減算したのち、信号ＭＤＷＬ４及び信
号ＭＤＷＬ８がハイレベルのときオンになるナンド回路
ＮＡ34からなるゲートを経て、下２位の終了アドレスＹ
Ｂ１を出力し、下３位のアドレス信号Ａをアドレスラッ
チ３３に保持して、その出力信号ＹＡ２Ｌから、インバ
ータＩ34及びナンド回路ＮＡ35〜ＮＡ38からなる減算回
路において、前段の出力信号ＹＡ０Ｌ，ＹＡ１Ｌを減算
したのち、信号ＭＤＷＬ８がハイレベルのときオンにな
るナンド回路ＮＡ39からなるゲートを経て、下３位の終
了アドレスＹＢ２を出力することによって、開始アドレ
スから−１したアドレスＹＢ２〜０を終了アドレスとし
て出力する。
に例示するように、アドレスラッチ３１〜３３と、ノア
回路ＮＲ31と、ノア回路ＮＡ31〜ＮＡ39と、インバータ
Ｉ31〜Ｉ35とからなる回路構成を有し、外部から入力さ
れる最下位のアドレス信号Ａ０を図６と同様な構成を有
するアドレスラッチ３１に保持して、その出力信号ＹＡ
０ＬをインバータＩ31を介して反転することによって、
最下位の終了アドレスＹＢ０を出力し、下２位のアドレ
ス信号Ａ１をアドレスラッチ３２に保持して、その出力
信号ＹＡ１Ｌから、インバータＩ32, Ｉ33及びナンド回
路ＮＡ31〜ＮＡ33からなる減算回路において、前段の出
力信号ＹＡ０Ｌを減算したのち、信号ＭＤＷＬ４及び信
号ＭＤＷＬ８がハイレベルのときオンになるナンド回路
ＮＡ34からなるゲートを経て、下２位の終了アドレスＹ
Ｂ１を出力し、下３位のアドレス信号Ａをアドレスラッ
チ３３に保持して、その出力信号ＹＡ２Ｌから、インバ
ータＩ34及びナンド回路ＮＡ35〜ＮＡ38からなる減算回
路において、前段の出力信号ＹＡ０Ｌ，ＹＡ１Ｌを減算
したのち、信号ＭＤＷＬ８がハイレベルのときオンにな
るナンド回路ＮＡ39からなるゲートを経て、下３位の終
了アドレスＹＢ２を出力することによって、開始アドレ
スから−１したアドレスＹＢ２〜０を終了アドレスとし
て出力する。
【００２６】この例の比較回路４は、図８に例示される
ように、ノア回路ＮＲ41と、ナンド回路ＮＡ41, ＮＡ42
と、インバータＩ41〜Ｉ48と、ゲートＧ41〜Ｇ48 とか
らなる回路構成を有し、カウンタ回路１１からのキャリ
ー信号ＢＣＩＮ０と終了アドレスＹＢ０とを、インバー
タＩ41〜Ｉ43, ゲートＧ41, Ｇ42からなる一致検出回路
において比較して一致したとき出力される一致信号Ｋ０
と、信号ＭＤＷＬ４及び信号ＭＤＷＬ８がハイレベルの
とき、カウンタ回路１２からのキャリー信号ＢＣＩＮ１
と終了アドレスＹＢ１とを、ナンド回路ＮＡ41, インバ
ータＩ44, Ｉ45 , ゲートＧ43, Ｇ44からなる一致検出回
路において比較して一致したとき出力される一致信号Ｋ
１と、信号ＭＤＷＬ８がハイレベルのとき、カウンタ回
路１３からのキャリー信号ＢＣＩＮ２と終了アドレスＹ
Ｂ２とを、ナンド回路ＮＡ42, インバータＩ46, Ｉ47,
ゲートＧ45, Ｇ46からなる一致検出回路において比較し
て一致したとき出力される一致信号Ｋ２とがともにハイ
レベルになったとき、ゲートＮＡ43, インバータＩ48を
経て、ハイレベルのバースト終了信号ＢＳＴＥＮＤを出
力する。
ように、ノア回路ＮＲ41と、ナンド回路ＮＡ41, ＮＡ42
と、インバータＩ41〜Ｉ48と、ゲートＧ41〜Ｇ48 とか
らなる回路構成を有し、カウンタ回路１１からのキャリ
ー信号ＢＣＩＮ０と終了アドレスＹＢ０とを、インバー
タＩ41〜Ｉ43, ゲートＧ41, Ｇ42からなる一致検出回路
において比較して一致したとき出力される一致信号Ｋ０
と、信号ＭＤＷＬ４及び信号ＭＤＷＬ８がハイレベルの
とき、カウンタ回路１２からのキャリー信号ＢＣＩＮ１
と終了アドレスＹＢ１とを、ナンド回路ＮＡ41, インバ
ータＩ44, Ｉ45 , ゲートＧ43, Ｇ44からなる一致検出回
路において比較して一致したとき出力される一致信号Ｋ
１と、信号ＭＤＷＬ８がハイレベルのとき、カウンタ回
路１３からのキャリー信号ＢＣＩＮ２と終了アドレスＹ
Ｂ２とを、ナンド回路ＮＡ42, インバータＩ46, Ｉ47,
ゲートＧ45, Ｇ46からなる一致検出回路において比較し
て一致したとき出力される一致信号Ｋ２とがともにハイ
レベルになったとき、ゲートＮＡ43, インバータＩ48を
経て、ハイレベルのバースト終了信号ＢＳＴＥＮＤを出
力する。
【００２７】次に、図１乃至図９を参照して、バースト
長＝２（ＭＤＷＬ１＝０，ＭＤＷＬ４＝０，ＭＤＷＬ８
＝０）のときの、この例のメモリアドレス発生回路のバ
ースト動作を説明する。この場合、ＭＤＷＬ４＝０，Ｍ
ＤＷＬ８＝０なので、一致信号は始めからＫ１＝１，Ｋ
２＝１となり、アドレス信号Ａ１とＡ２の値には依存し
ない。このため、一致信号Ｋ０の値のみによって、すな
わちＢＣＩＮ０とＹＢ０の値によってバースト終了信号
ＢＳＴＥＮＤがきまる。いま、スタートアドレスが１
（１０進数）であって、これがリード又はライトのコマ
ンドと同時に入力されたものとする。このとき制御回路
からカラムアドレスラッチ信号ＹＡＬがアドレスカウン
タ１に出力されるので、カウンタ回路１１においてゲー
トＧ11がオンになって、アドレスＡ０＝１がラッチＬ
112 にラッチされて、カラムアドレス信号ＹＡ０＝１が
出力される。このときカウンタ回路１２では、アドレス
Ａ１＝０なので、カラムアドレス信号ＹＡ１＝０であ
る。また、カウンタ回路１１のキャリー信号ＢＣＩＮ０
＝１であり、カウンタ回路１２のキャリー信号ＢＣＩＮ
１＝０である。カウンタ回路１３のキャリー信号ＢＣＩ
Ｎ２は、このとき無関係である。さらに、終了アドレス
演算回路３において、アドレスラッチ３１，３２，３３
からラッチされたアドレス信号ＹＡ０Ｌ＝１，ＹＡ１Ｌ
＝０，ＹＡ２Ｌ＝０が出力され、終了アドレス信号とし
て、ＹＢ０＝０，ＹＢ１＝１，ＹＢ２＝１が出力され
る。比較回路４では、各一致検出回路において、それぞ
れキャリー信号ＢＣＩＮ０，ＢＣＩＮ１，ＢＣＩＮ２
と、終了アドレス信号ＹＢ０，ＹＢ１，ＹＢ２とを比較
して、一致信号Ｋ０＝０，Ｋ１＝１，Ｋ２＝１なので、
バースト終了信号として、ＢＳＴＥＮＤ＝０が出力さ
れ、バースト動作は終了しない。
長＝２（ＭＤＷＬ１＝０，ＭＤＷＬ４＝０，ＭＤＷＬ８
＝０）のときの、この例のメモリアドレス発生回路のバ
ースト動作を説明する。この場合、ＭＤＷＬ４＝０，Ｍ
ＤＷＬ８＝０なので、一致信号は始めからＫ１＝１，Ｋ
２＝１となり、アドレス信号Ａ１とＡ２の値には依存し
ない。このため、一致信号Ｋ０の値のみによって、すな
わちＢＣＩＮ０とＹＢ０の値によってバースト終了信号
ＢＳＴＥＮＤがきまる。いま、スタートアドレスが１
（１０進数）であって、これがリード又はライトのコマ
ンドと同時に入力されたものとする。このとき制御回路
からカラムアドレスラッチ信号ＹＡＬがアドレスカウン
タ１に出力されるので、カウンタ回路１１においてゲー
トＧ11がオンになって、アドレスＡ０＝１がラッチＬ
112 にラッチされて、カラムアドレス信号ＹＡ０＝１が
出力される。このときカウンタ回路１２では、アドレス
Ａ１＝０なので、カラムアドレス信号ＹＡ１＝０であ
る。また、カウンタ回路１１のキャリー信号ＢＣＩＮ０
＝１であり、カウンタ回路１２のキャリー信号ＢＣＩＮ
１＝０である。カウンタ回路１３のキャリー信号ＢＣＩ
Ｎ２は、このとき無関係である。さらに、終了アドレス
演算回路３において、アドレスラッチ３１，３２，３３
からラッチされたアドレス信号ＹＡ０Ｌ＝１，ＹＡ１Ｌ
＝０，ＹＡ２Ｌ＝０が出力され、終了アドレス信号とし
て、ＹＢ０＝０，ＹＢ１＝１，ＹＢ２＝１が出力され
る。比較回路４では、各一致検出回路において、それぞ
れキャリー信号ＢＣＩＮ０，ＢＣＩＮ１，ＢＣＩＮ２
と、終了アドレス信号ＹＢ０，ＹＢ１，ＹＢ２とを比較
して、一致信号Ｋ０＝０，Ｋ１＝１，Ｋ２＝１なので、
バースト終了信号として、ＢＳＴＥＮＤ＝０が出力さ
れ、バースト動作は終了しない。
【００２８】次のクロックで、次のカラムアドレスラッ
チ信号ＮＹＡＬが入力されると、アドレスカウンタ１に
おいて、カウンタ回路１１はカウントアップして、カラ
ムアドレス信号ＹＡ０＝０となる。一方、カウンタ回路
１２のカラムアドレス信号ＹＡ１＝０であって変化しな
い。また、カウンタ回路１１のキャリー信号ＢＣＩＮ０
＝０となり、カウンタ回路１２のキャリー信号ＢＣＩＮ
１＝０のままである。これによって、終了アドレス演算
回路３におけるラッチされたアドレス信号ＹＡ０Ｌ＝
１，ＹＡ１Ｌ＝０，ＹＡ２Ｌ＝０の状態は変わらず、終
了アドレス信号ＹＢ０＝０，ＹＢ１＝１，ＹＢ２＝１の
状態も変化しない。比較回路４では、各一致検出回路に
おいて、それぞれキャリー信号ＢＣＩＮ０，ＢＣＩＮ
１，ＢＣＩＮ２と、終了アドレス信号ＹＢ０，ＹＢ１，
ＹＢ２とを比較して、一致信号Ｋ０＝１，Ｋ１＝１，Ｋ
２＝１となるので、バースト終了信号として、ＢＳＴＥ
ＮＤ＝１が出力されて、バースト動作が終了する。
チ信号ＮＹＡＬが入力されると、アドレスカウンタ１に
おいて、カウンタ回路１１はカウントアップして、カラ
ムアドレス信号ＹＡ０＝０となる。一方、カウンタ回路
１２のカラムアドレス信号ＹＡ１＝０であって変化しな
い。また、カウンタ回路１１のキャリー信号ＢＣＩＮ０
＝０となり、カウンタ回路１２のキャリー信号ＢＣＩＮ
１＝０のままである。これによって、終了アドレス演算
回路３におけるラッチされたアドレス信号ＹＡ０Ｌ＝
１，ＹＡ１Ｌ＝０，ＹＡ２Ｌ＝０の状態は変わらず、終
了アドレス信号ＹＢ０＝０，ＹＢ１＝１，ＹＢ２＝１の
状態も変化しない。比較回路４では、各一致検出回路に
おいて、それぞれキャリー信号ＢＣＩＮ０，ＢＣＩＮ
１，ＢＣＩＮ２と、終了アドレス信号ＹＢ０，ＹＢ１，
ＹＢ２とを比較して、一致信号Ｋ０＝１，Ｋ１＝１，Ｋ
２＝１となるので、バースト終了信号として、ＢＳＴＥ
ＮＤ＝１が出力されて、バースト動作が終了する。
【００２９】次に、図１乃至図８及び図１０を参照し
て、バースト長＝４（ＭＤＷＬ１＝０，ＭＤＷＬ４＝
１，ＭＤＷＬ８＝０）のときの、この例のメモリアドレ
ス発生回路のバースト動作を説明する。この場合は、Ｍ
ＤＷＬ８＝０なので、一致信号は始めからＫ２＝１とな
り、アドレス信号ＹＡ２Ｌの値には依存しない。このた
め、一致信号Ｋ０，Ｋ１の値によって、バースト終了信
号ＢＳＴＥＮＤがきまる。いま、スタートアドレスが１
（１０進数）であって、これがリード又はライトのコマ
ンドと同時に入力されたものとする。このとき制御回路
からカラムアドレスラッチ信号ＹＡＬがアドレスカウン
タ１に出力されるので、アドレスＡ０＝１がラッチＬ
112 にラッチされて、カラムアドレス信号ＹＡ０＝１が
出力される。このときカウンタ回路１２では、アドレス
Ａ１＝０なので、カラムアドレス信号ＹＡ１＝０であ
る。また、カウンタ回路１１のキャリー信号ＢＣＩＮ０
＝１であり、カウンタ回路１２のキャリー信号ＢＣＩＮ
１＝０である。カウンタ回路１３のキャリー信号ＢＣＩ
Ｎ２は、このとき無関係である。さらに、終了アドレス
演算回路３において、アドレスラッチ３１，３２，３３
からラッチされたアドレス信号ＹＡ０Ｌ＝１，ＹＡ１Ｌ
＝０，ＹＡ２Ｌ＝０が出力され、終了アドレス信号とし
て、ＹＢ０＝０，ＹＢ１＝０，ＹＢ２＝１が出力され
る。比較回路４では、各一致検出回路において、それぞ
れキャリー信号ＢＣＩＮ０，ＢＣＩＮ１，ＢＣＩＮ２
と、終了アドレス信号ＹＢ０，ＹＢ１，ＹＢ２とを比較
して、一致信号Ｋ０＝０，Ｋ１＝１，Ｋ２＝１なので、
バースト終了信号として、ＢＳＴＥＮＤ＝０が出力さ
れ、バースト動作は終了しない。
て、バースト長＝４（ＭＤＷＬ１＝０，ＭＤＷＬ４＝
１，ＭＤＷＬ８＝０）のときの、この例のメモリアドレ
ス発生回路のバースト動作を説明する。この場合は、Ｍ
ＤＷＬ８＝０なので、一致信号は始めからＫ２＝１とな
り、アドレス信号ＹＡ２Ｌの値には依存しない。このた
め、一致信号Ｋ０，Ｋ１の値によって、バースト終了信
号ＢＳＴＥＮＤがきまる。いま、スタートアドレスが１
（１０進数）であって、これがリード又はライトのコマ
ンドと同時に入力されたものとする。このとき制御回路
からカラムアドレスラッチ信号ＹＡＬがアドレスカウン
タ１に出力されるので、アドレスＡ０＝１がラッチＬ
112 にラッチされて、カラムアドレス信号ＹＡ０＝１が
出力される。このときカウンタ回路１２では、アドレス
Ａ１＝０なので、カラムアドレス信号ＹＡ１＝０であ
る。また、カウンタ回路１１のキャリー信号ＢＣＩＮ０
＝１であり、カウンタ回路１２のキャリー信号ＢＣＩＮ
１＝０である。カウンタ回路１３のキャリー信号ＢＣＩ
Ｎ２は、このとき無関係である。さらに、終了アドレス
演算回路３において、アドレスラッチ３１，３２，３３
からラッチされたアドレス信号ＹＡ０Ｌ＝１，ＹＡ１Ｌ
＝０，ＹＡ２Ｌ＝０が出力され、終了アドレス信号とし
て、ＹＢ０＝０，ＹＢ１＝０，ＹＢ２＝１が出力され
る。比較回路４では、各一致検出回路において、それぞ
れキャリー信号ＢＣＩＮ０，ＢＣＩＮ１，ＢＣＩＮ２
と、終了アドレス信号ＹＢ０，ＹＢ１，ＹＢ２とを比較
して、一致信号Ｋ０＝０，Ｋ１＝１，Ｋ２＝１なので、
バースト終了信号として、ＢＳＴＥＮＤ＝０が出力さ
れ、バースト動作は終了しない。
【００３０】次のクロックで、次のカラムアドレスラッ
チ信号ＮＹＡＬが入力されると、アドレスカウンタ１に
おいて、カウンタ回路１１はカウントアップして、カラ
ムアドレス信号ＹＡ０＝０となり、一方、カウンタ回路
１２もカウントアップしてカラムアドレス信号ＹＡ１＝
１となる。また、カウンタ回路１１のキャリー信号ＢＣ
ＩＮ０＝０となり、カウンタ回路１２のキャリー信号Ｂ
ＣＩＮ１＝１となる。これによって、終了アドレス演算
回路３における、ラッチされたアドレス信号ＹＡ０Ｌ＝
１，ＹＡ１Ｌ＝０，ＹＡ２Ｌ＝０の状態は変わず、終了
アドレス信号ＹＢ０＝０，ＹＢ１＝０，ＹＢ２＝１とな
る。比較回路４では、各一致検出回路において、それぞ
れキャリー信号ＢＣＩＮ０，ＢＣＩＮ１，ＢＣＩＮ２
と、終了アドレス信号ＹＢ０，ＹＢ１，ＹＢ２とを比較
して、一致信号Ｋ０＝１，Ｋ１＝０，Ｋ２＝１となるの
で、バースト終了信号として、ＢＳＴＥＮＤ＝０が出力
され、バースト動作は終了しない。
チ信号ＮＹＡＬが入力されると、アドレスカウンタ１に
おいて、カウンタ回路１１はカウントアップして、カラ
ムアドレス信号ＹＡ０＝０となり、一方、カウンタ回路
１２もカウントアップしてカラムアドレス信号ＹＡ１＝
１となる。また、カウンタ回路１１のキャリー信号ＢＣ
ＩＮ０＝０となり、カウンタ回路１２のキャリー信号Ｂ
ＣＩＮ１＝１となる。これによって、終了アドレス演算
回路３における、ラッチされたアドレス信号ＹＡ０Ｌ＝
１，ＹＡ１Ｌ＝０，ＹＡ２Ｌ＝０の状態は変わず、終了
アドレス信号ＹＢ０＝０，ＹＢ１＝０，ＹＢ２＝１とな
る。比較回路４では、各一致検出回路において、それぞ
れキャリー信号ＢＣＩＮ０，ＢＣＩＮ１，ＢＣＩＮ２
と、終了アドレス信号ＹＢ０，ＹＢ１，ＹＢ２とを比較
して、一致信号Ｋ０＝１，Ｋ１＝０，Ｋ２＝１となるの
で、バースト終了信号として、ＢＳＴＥＮＤ＝０が出力
され、バースト動作は終了しない。
【００３１】さらに、次のクロックで、次のカラムアド
レスラッチ信号ＮＹＡＬが入力されるとともに、アドレ
スカウンタ１において、カウンタ回路１１はカウントア
ップして、カラムアドレス信号ＹＡ０＝１となるが、カ
ウンタ回路１２のカラムアドレス信号ＹＡ１＝１であっ
て変化しない。また、カウンタ回路１１のキャリー信号
ＢＣＩＮ０＝０となり、カウンタ回路１２のキャリー信
号ＢＣＩＮ１＝１となる。これによって、終了アドレス
演算回路３における、ラッチされたアドレス信号ＹＡ０
Ｌ＝１，ＹＡ１Ｌ＝０，ＹＡ２Ｌ＝０の状態と、終了ア
ドレス信号ＹＢ０＝０，ＹＢ１＝０，ＹＢ２＝１の状態
は変わらない。比較回路４では、各一致検出回路におい
て、それぞれキャリー信号ＢＣＩＮ０，ＢＣＩＮ１，Ｂ
ＣＩＮ２と、終了アドレス信号ＹＢ０，ＹＢ１，ＹＢ２
とを比較して、一致信号Ｋ０＝１，Ｋ１＝０，Ｋ２＝１
となるので、バースト終了信号として、ＢＳＴＥＮＤ＝
０が出力され、バースト動作は終了しない。
レスラッチ信号ＮＹＡＬが入力されるとともに、アドレ
スカウンタ１において、カウンタ回路１１はカウントア
ップして、カラムアドレス信号ＹＡ０＝１となるが、カ
ウンタ回路１２のカラムアドレス信号ＹＡ１＝１であっ
て変化しない。また、カウンタ回路１１のキャリー信号
ＢＣＩＮ０＝０となり、カウンタ回路１２のキャリー信
号ＢＣＩＮ１＝１となる。これによって、終了アドレス
演算回路３における、ラッチされたアドレス信号ＹＡ０
Ｌ＝１，ＹＡ１Ｌ＝０，ＹＡ２Ｌ＝０の状態と、終了ア
ドレス信号ＹＢ０＝０，ＹＢ１＝０，ＹＢ２＝１の状態
は変わらない。比較回路４では、各一致検出回路におい
て、それぞれキャリー信号ＢＣＩＮ０，ＢＣＩＮ１，Ｂ
ＣＩＮ２と、終了アドレス信号ＹＢ０，ＹＢ１，ＹＢ２
とを比較して、一致信号Ｋ０＝１，Ｋ１＝０，Ｋ２＝１
となるので、バースト終了信号として、ＢＳＴＥＮＤ＝
０が出力され、バースト動作は終了しない。
【００３２】さらに次のクロックで、次のカラムアドレ
スラッチ信号ＮＹＡＬが入力されるとともに、アドレス
カウンタ１において、カウンタ回路１１はカウントアッ
プして、カラムアドレス信号ＹＡ０＝０となり、カウン
タ回路１２もカウントアップして、カラムアドレス信号
ＹＡ１＝０となる。このとき、カウンタ回路１１のキャ
リー信号ＢＣＩＮ０＝０となり、カウンタ回路１２のキ
ャリー信号ＢＣＩＮ１＝０となる。これによって、終了
アドレス演算回路３における、ラッチされたアドレス信
号ＹＡ０Ｌ＝０，ＹＡ１Ｌ＝０，ＹＡ２Ｌ＝０の状態
と、終了アドレス信号ＹＢ０＝０，ＹＢ１＝０，ＹＢ２
＝１の状態は変わらない。比較回路４では、各一致検出
回路において、それぞれキャリー信号ＢＣＩＮ０，ＢＣ
ＩＮ１，ＢＣＩＮ２と、終了アドレス信号ＹＢ０，ＹＢ
１，ＹＢ２とを比較して、一致信号Ｋ０＝１，Ｋ１＝
１，Ｋ２＝１となるので、バースト終了信号として、Ｂ
ＳＴＥＮＤ＝１が出力され、バースト動作が終了する。
スラッチ信号ＮＹＡＬが入力されるとともに、アドレス
カウンタ１において、カウンタ回路１１はカウントアッ
プして、カラムアドレス信号ＹＡ０＝０となり、カウン
タ回路１２もカウントアップして、カラムアドレス信号
ＹＡ１＝０となる。このとき、カウンタ回路１１のキャ
リー信号ＢＣＩＮ０＝０となり、カウンタ回路１２のキ
ャリー信号ＢＣＩＮ１＝０となる。これによって、終了
アドレス演算回路３における、ラッチされたアドレス信
号ＹＡ０Ｌ＝０，ＹＡ１Ｌ＝０，ＹＡ２Ｌ＝０の状態
と、終了アドレス信号ＹＢ０＝０，ＹＢ１＝０，ＹＢ２
＝１の状態は変わらない。比較回路４では、各一致検出
回路において、それぞれキャリー信号ＢＣＩＮ０，ＢＣ
ＩＮ１，ＢＣＩＮ２と、終了アドレス信号ＹＢ０，ＹＢ
１，ＹＢ２とを比較して、一致信号Ｋ０＝１，Ｋ１＝
１，Ｋ２＝１となるので、バースト終了信号として、Ｂ
ＳＴＥＮＤ＝１が出力され、バースト動作が終了する。
【００３３】このように、この例の構成によれば、メモ
リアドレス発生回路において、指定されたバースト長に
よって読み出し，書き込みを行うことができるととも
に、カラムアドレスを発生するために、開始アドレス
と、０からカウントアップするアドレスカウンタ値との
加算を行う必要がないので、回路構成が簡単になるとと
もに、演算速度を向上させることができる。
リアドレス発生回路において、指定されたバースト長に
よって読み出し，書き込みを行うことができるととも
に、カラムアドレスを発生するために、開始アドレス
と、０からカウントアップするアドレスカウンタ値との
加算を行う必要がないので、回路構成が簡単になるとと
もに、演算速度を向上させることができる。
【００３４】◇第２実施例 図１１は、この発明の第２実施例である半導体記憶装置
の電気的構成を示すブロック図であって、第１実施例の
メモリアドレス発生回路を適用した半導体記憶装置を例
示している。この例の半導体記憶装置は、図１１に示す
ように、メモリ５と、ロウデコーダ６と、メモリアドレ
ス発生回路７と、カラムデコーダ８と、センスアンプ９
から概略構成されている。メモリ５は、行方向の複数の
ワード線ＷＬと、列方向の複数のビット線ＢＬの交点ご
とに、メモリ素子５１をマトリクス状に配置されてい
る。ロウデコーダ６は、メモリ５における、ロウ（行）
アドレスによって指定された行のワード線ＷＬを選択す
る。メモリアドレス発生回路７は、第１実施例に示され
たような構成，機能を有し、メモリ５におけるカラム
（列）アドレスを発生する。カラムデコーダ８は、カラ
ムアドレスによって指定された列のビット線ＢＬを選択
する。センスアンプ９は、選択されたワード線ＷＬとビ
ット線ＢＬとによって定まるメモリ素子に対してデータ
を書き込み、またはメモリ素子から読み出されたデータ
を増幅して出力する。
の電気的構成を示すブロック図であって、第１実施例の
メモリアドレス発生回路を適用した半導体記憶装置を例
示している。この例の半導体記憶装置は、図１１に示す
ように、メモリ５と、ロウデコーダ６と、メモリアドレ
ス発生回路７と、カラムデコーダ８と、センスアンプ９
から概略構成されている。メモリ５は、行方向の複数の
ワード線ＷＬと、列方向の複数のビット線ＢＬの交点ご
とに、メモリ素子５１をマトリクス状に配置されてい
る。ロウデコーダ６は、メモリ５における、ロウ（行）
アドレスによって指定された行のワード線ＷＬを選択す
る。メモリアドレス発生回路７は、第１実施例に示され
たような構成，機能を有し、メモリ５におけるカラム
（列）アドレスを発生する。カラムデコーダ８は、カラ
ムアドレスによって指定された列のビット線ＢＬを選択
する。センスアンプ９は、選択されたワード線ＷＬとビ
ット線ＢＬとによって定まるメモリ素子に対してデータ
を書き込み、またはメモリ素子から読み出されたデータ
を増幅して出力する。
【００３５】次に、図１１を参照して、この例の半導体
記憶装置の動作を説明する。メモリ５におていは、ロウ
アドレスによって指定された行のワード線ＷＬを、ロウ
デコーダ６によって指定し、カラムアドレスによって指
定された列のビット線ＢＬを、カラムデコーダ８によっ
て指定することによって、選択されたメモリ素子５１に
対して、センスアンプ９を介してセンスされたデータを
読み書きして、データを入出力する。この際、メモリア
ドレス発生回路７は、アドレスカウンタ１にｍビットの
開始アドレスの下位ｎビットをラッチしてカウントアッ
プし、アドレスラッチ３に開始アドレスの上位（ｍ−
ｎ）ビットをラッチして、アドレスラッチ２にラッチし
たアドレス（ｍ−ｎ）ビットを上位とし、アドレスカウ
ンタ１のカウント値ｎビットを下位として、メモリ５の
リード／ライトアドレスを生成する。そして、終了アド
レス演算回路３において、下位ｎビットのアドレスから
１を減算した数を算出し、比較回路４で、アドレスカウ
ンタ１のカウント値と終了アドレス演算回路３の算出値
とを比較して一致したとき、バースト終了信号ＢＳＴＥ
ＮＤを発生して、アドレスカウンタ１のカウントを停止
してメモリ５に対するリード／ライトを終了する。
記憶装置の動作を説明する。メモリ５におていは、ロウ
アドレスによって指定された行のワード線ＷＬを、ロウ
デコーダ６によって指定し、カラムアドレスによって指
定された列のビット線ＢＬを、カラムデコーダ８によっ
て指定することによって、選択されたメモリ素子５１に
対して、センスアンプ９を介してセンスされたデータを
読み書きして、データを入出力する。この際、メモリア
ドレス発生回路７は、アドレスカウンタ１にｍビットの
開始アドレスの下位ｎビットをラッチしてカウントアッ
プし、アドレスラッチ３に開始アドレスの上位（ｍ−
ｎ）ビットをラッチして、アドレスラッチ２にラッチし
たアドレス（ｍ−ｎ）ビットを上位とし、アドレスカウ
ンタ１のカウント値ｎビットを下位として、メモリ５の
リード／ライトアドレスを生成する。そして、終了アド
レス演算回路３において、下位ｎビットのアドレスから
１を減算した数を算出し、比較回路４で、アドレスカウ
ンタ１のカウント値と終了アドレス演算回路３の算出値
とを比較して一致したとき、バースト終了信号ＢＳＴＥ
ＮＤを発生して、アドレスカウンタ１のカウントを停止
してメモリ５に対するリード／ライトを終了する。
【００３６】このようにこの例によれば、半導体記憶装
置において、指定されたバースト長によって読み出し，
書き込みを行うことができる。さらにこの際、カラムア
ドレスを発生するために、開始アドレスと、０からカウ
ントアップするアドレスカウンタ値との加算を行う必要
がないので、回路構成が簡単になるとともに、演算速度
を向上させることができ、また、消費電力を低減するこ
とができる。
置において、指定されたバースト長によって読み出し，
書き込みを行うことができる。さらにこの際、カラムア
ドレスを発生するために、開始アドレスと、０からカウ
ントアップするアドレスカウンタ値との加算を行う必要
がないので、回路構成が簡単になるとともに、演算速度
を向上させることができ、また、消費電力を低減するこ
とができる。
【００３７】以上、この発明の実施例を図面により詳述
してきたが、具体的な構成はこの実施例に限られたもの
ではなく、この発明の要旨を逸脱しない範囲の設計の変
更等があってもこの発明に含まれる。例えば、アドレス
カウンタとアドレスラッチとは、分離して設けるように
してもよい。また、アドレスカウンタ，アドレスラッ
チ，終了アドレス演算回路，比較回路は、それぞれ図示
の構成に限らず、任意の論理素子を用いて、所要の機
能，動作を実現するように構成してもよい。
してきたが、具体的な構成はこの実施例に限られたもの
ではなく、この発明の要旨を逸脱しない範囲の設計の変
更等があってもこの発明に含まれる。例えば、アドレス
カウンタとアドレスラッチとは、分離して設けるように
してもよい。また、アドレスカウンタ，アドレスラッ
チ，終了アドレス演算回路，比較回路は、それぞれ図示
の構成に限らず、任意の論理素子を用いて、所要の機
能，動作を実現するように構成してもよい。
【００３８】
【発明の効果】以上説明したように、この発明によれ
ば、バーストリード／ライト機能を持つメモリアドレス
発生回路及び半導体記憶装置を実現できるとともに、こ
の際、メモリアドレス発生回路においてカラムアドレス
を発生するために、開始アドレスとアドレスカウンタ値
との加算を行う必要がないので、回路規模を縮小できる
とともに、アドレス生成の速度を向上することができ
る。さらにこれによって、このようなメモリアドレス発
生回路を有する半導体記憶装置の動作速度を向上するこ
とが可能となり、またその消費電力を低減することがで
きる。
ば、バーストリード／ライト機能を持つメモリアドレス
発生回路及び半導体記憶装置を実現できるとともに、こ
の際、メモリアドレス発生回路においてカラムアドレス
を発生するために、開始アドレスとアドレスカウンタ値
との加算を行う必要がないので、回路規模を縮小できる
とともに、アドレス生成の速度を向上することができ
る。さらにこれによって、このようなメモリアドレス発
生回路を有する半導体記憶装置の動作速度を向上するこ
とが可能となり、またその消費電力を低減することがで
きる。
【図１】この発明の第１実施例であるメモリアドレス発
生回路の電気的構成を示すブロック図である。
生回路の電気的構成を示すブロック図である。
【図２】同回路におけるアドレスカウンタの回路構成例
を示す図である。
を示す図である。
【図３】同回路における第１段のカウンタ回路の回路構
成例を示す図である。
成例を示す図である。
【図４】同回路における第２段のカウンタ回路の回路構
成例を示す図である。
成例を示す図である。
【図５】同回路における第３段のカウンタ回路の回路構
成例を示す図である。
成例を示す図である。
【図６】同回路におけるアドレスラッチの回路構成例を
示す図である。
示す図である。
【図７】同回路における終了アドレス演算回路の回路構
成例を示す図である。
成例を示す図である。
【図８】同回路における比較回路の回路構成例を示す図
である。
である。
【図９】図２乃至図８に示された回路におけるバースト
長＝２の場合の動作を説明するタイミングチャートであ
る。
長＝２の場合の動作を説明するタイミングチャートであ
る。
【図１０】図２乃至図８に示された回路におけるバース
ト長＝４の場合の動作を説明するタイミングチャートで
ある。
ト長＝４の場合の動作を説明するタイミングチャートで
ある。
【図１１】この発明の第２実施例である半導体記憶装置
の電気的構成を示すブロック図である。
の電気的構成を示すブロック図である。
【図１２】従来のメモリアドレス発生回路の電気的構成
を示すブロック図である。
を示すブロック図である。
【図１３】従来の半導体記憶装置の電気的構成例を示す
ブロック図である。
ブロック図である。
１ アドレスカウンタ（カウンタ手段） ２ アドレスラッチ（ラッチ手段） ３ 終了アドレス演算回路（演算手段） ４ 比較回路（比較手段） ５ メモリ ６ ロウデコーダ ７ メモリアドレス発生回路 ８ カラムデコーダ ９ センスアンプ １１，１２，１３ カウンタ回路 ２１ アドレスラッチ回路 ３１，３２，３３ アドレスラッチ
フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) G11C 7/00 G11C 8/04 G11C 11/401 - 11/4099
Claims (6)
- 【請求項１】 ｍ（ｍは任意の正の整数）ビットの開始
アドレスの下位ｎ（ｎは正の整数：ｍ＞ｎ）ビットをラ
ッチしてクロックに応じてカウントアップしてスタート
アドレスから順次出力するカウンタ手段と、 該開始アドレスの上位（ｍ−ｎ）ビットをラッチするラ
ッチ手段と、 前記下位ｎビットのアドレスの個数から１を減算した数
を算出する演算手段と、 前記カウンタ手段の出力値と、前記演算手段の出力値と
が一致したときバースト終了信号を発生する比較手段と
を備え、 前記ラッチ手段にラッチされたアドレスを上位とし、前
記カウンタ手段の出力値を下位としてメモリに対するリ
ード／ライトアドレスを生成するとともに、前記バース
ト終了信号発生時、前記カウンタ手段のカウントを停止
してメモリに対するリード／ライトを終了することを特
徴とするメモリアドレス発生回路。 - 【請求項２】 前記カウンタ手段が、 アドレスラッチ信号に応じて開始アドレスの最下位ビッ
トをラッチして、第１のバースト長指定信号がハイレベ
ルのとき、該ラッチした最下位ビットを１カウントアッ
プして出力し、該第１のバースト長指定信号がローレベ
ルのとき、該ラッチした最下位ビットを２カウントアッ
プする動作を次のアドレスラッチ信号の入力まで繰り返
して最下位アドレスを出力する第１段のカウンタ回路
と、 前記アドレスラッチ信号に応じて前記開始アドレスの下
２位ビットをラッチして、第２のバースト長指定信号が
ハイレベルのとき、該ラッチした開始アドレスの下２位
に前記第１段のカウンタ回路の桁上げ信号を加算して４
カウントアップする動作を次のアドレスラッチ信号の入
力まで繰り返して下２位のアドレスを出力する第２段の
カウンタ回路と、 前記アドレスラッチ信号に応じて前記開始アドレスの下
３位ビットをラッチして、第３のバースト長指定信号が
ハイレベルのとき、該ラッチした開始アドレスの下３位
に前記第１段のカウンタ回路の桁上げ信号及び第２段の
カウンタ回路の桁上げ信号を加算して８カウントアップ
する動作を次のアドレスラッチ信号の入力まで行って下
３位のアドレスを出力する第３段のカウンタ回路とから
なることを特徴とする請求項１記載のメモリアドレス発
生回路。 - 【請求項３】 前記ラッチ手段が、前記アドレスラッチ
信号に応じて、前記開始アドレスの上位（ｍ−ｎ）ビッ
トの各桁の値をそれぞれラッチする（ｍ−ｎ）個のラッ
チ回路からなることを特徴とする請求項１又は２記載の
メモリアドレス発生回路。 - 【請求項４】 前記演算手段が、 前記開始アドレスの最下位ビットをラッチして、該ラッ
チした値を反転して出力を発生する第１段の減算回路
と、 前記開始アドレスの下２位ビットをラッチして、該ラッ
チした値から前記第１段の減算回路における借りを減算
して、前記第２のバースト長指定信号がハイレベルのと
き出力を発生する第２段の減算回路と、 前記開始アドレスの下３位ビットをラッチして、該ラッ
チした値から前記第１段の減算回路における借りと前記
第２段の減算回路における借りとを減算して、前記第３
のバースト長信号が、ハイレベルのとき出力を発生する
第３段の減算回路とからなることを特徴とする請求項
１，２又は３記載のメモリアドレス発生回路。 - 【請求項５】 前記比較手段が、 前記第１段のカウンタ回路の桁上げ信号と前記第１段の
減算回路の出力との一致を検出して出力を発生する第１
段の一致検出回路と、 前記第２のバースト長指定信号又は第３のバースト長指
定信号がハイレベルのとき、前記第２段のカウンタ回路
の桁上げ信号と前記第２段の減算回路の出力との一致を
検出して出力を発生する第２段の一致検出回路と、 前記第３のバースト長指定信号がハイレベルのとき、前
記第３段のカウンタ回路の桁上げ信号と前記第３段の減
算回路の出力との一致を検出して出力を発生する第３段
の一致検出回路とを備え、 該第１段の一致検出回路と第２段の一致検出回路と第３
段の一致検出回路との出力の一致に応じて前記バースト
終了信号を発生することを特徴とする請求項４記載のメ
モリアドレス発生回路。 - 【請求項６】 マトリクス状にメモリ素子を配列してな
るメモリに対して、ロウアドレスによって指定されるワ
ード線をロウデコーダによって選択し、カラムアドレス
によって指定されるビット線をカラムデコーダによって
選択して、該ワード線とビット線によって定まるメモリ
素子のデータをセンスアンプを介して入出力する半導体
記憶装置において、 請求項１，２，３，４又は５記載のメモリアドレス発生
回路を備え、開始アドレスごとにバースト長指定信号に
よって指定されるバースト長のカラムアドレスを発生し
て前記カラムデコーダに与えることによって、指定バー
スト長ごとにデータの読み出し又は書き込みを行うよう
に構成されていることを特徴とする半導体記憶装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP06711998A JP3201335B2 (ja) | 1998-03-17 | 1998-03-17 | メモリアドレス発生回路及び半導体記憶装置 |
| US09/268,943 US6104664A (en) | 1998-03-17 | 1999-03-16 | Memory address generator circuit and semiconductor memory device |
| KR1019990008816A KR100324150B1 (ko) | 1998-03-17 | 1999-03-16 | 메모리 어드레스 생성회로 및 반도체 메모리장치 |
| CNB991033906A CN1214395C (zh) | 1998-03-17 | 1999-03-17 | 存储器地址发生电路和半导体存储器件 |
| TW088104196A TW446957B (en) | 1998-03-17 | 1999-03-17 | Memory address generator circuit and semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP06711998A JP3201335B2 (ja) | 1998-03-17 | 1998-03-17 | メモリアドレス発生回路及び半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11265569A JPH11265569A (ja) | 1999-09-28 |
| JP3201335B2 true JP3201335B2 (ja) | 2001-08-20 |
Family
ID=13335704
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP06711998A Expired - Fee Related JP3201335B2 (ja) | 1998-03-17 | 1998-03-17 | メモリアドレス発生回路及び半導体記憶装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US6104664A (ja) |
| JP (1) | JP3201335B2 (ja) |
| KR (1) | KR100324150B1 (ja) |
| CN (1) | CN1214395C (ja) |
| TW (1) | TW446957B (ja) |
Families Citing this family (15)
| Publication number | Priority date | Publication date | Assignee | Title |
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