CN113611340A - 伪双端口存储器及其控制方法 - Google Patents

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Abstract

本发明提供了伪双端口存储器。伪双端口存储器包括单端口存储器，多工器，时序控制电路和输出电路。多工器被配置为将第一地址和第二地址顺序地输出至单端口存储器。输出电路被配置为从单端口存储器接收输出数据，以生成对应于第一地址的第一读取结果和对应于第二地址的第二读取结果。输出电路包括第一读出放大器和第二读出放大器，其中，第一读出放大器根据第一控制信号接收输出数据以生成用作第一读取结果的第一数据，第二读出放大器根据第二控制信号接收输出数据以生成用作第二读取结果的第二数据。

Description

伪双端口存储器及其控制方法
技术领域
本公开实施例通常涉及双端口存储器，以及更具体地，涉及一种伪双端口存储器及其控制方法。
背景技术
双端口存储器(dual-port memory)在单个时钟周期内处理两项操作，例如，两项读取操作。双端口存储器通常包括与存储单元阵列(array of memory cells)一起操作的两个端口，可以从这两个端口同时访问该存储单元数组。为了减小存储器占用的面积，伪(pseudo)双端口存储器被使用。伪双端口存储器被设计为在单个时钟周期内利用时间交织机制对单端口存储器(single-port memory)执行两项操作。例如，在时钟周期中，伪双端口存储器可以执行第一读取操作，然后执行第二读取操作。
以传统的伪双端口的两项读取操作为例，读出放大器(sense amplifier)在单个时钟信号内被使能两次，以输出两个读取结果，以及，这两个读取结果被分别临时存储在两个锁存器(latch)中。每个锁存器由相应的控制信号控制，以在适当的时间输出该读取结果。但是，读出放大器和两个锁存器的控制信号可能会出现竞速问题(racing issue)。
发明内容
因此，本发明的目的是提供一种更稳定(robust)和更有效的伪双端口存储器，以解决上述问题。
根据本发明一实施例，公开了一种伪双端口存储器。伪双端口存储器包括单端口存储器，多工器，时序控制器和输出电路。多工器被配置为接收第一地址和第二地址，并且将第一地址和第二地址输出到单端口存储器。时序控制电路被配置为产生多工器控制信号，以控制多工器将第一地址和第二地址顺序地输出到单端口存储器。输出电路被配置为从单端口存储器接收输出数据，以生成对应于第一地址的第一读取结果和对应于第二地址的第二读取结果。另外，输出电路包括读出放大器和解多工器。读出放大器被配置为从单端口存储器接收输出数据，以根据控制信号生成数据，其中，该控制信号是根据时序控制电路生成的第一控制信号和第二控制信号生成的。解多工器被配置为当第一控制信号具有使能状态时将数据输出至第一锁存器，以及，当第二控制信号具有使能状态时将数据输出至第二锁存器，其中，存储在第一锁存器中的数据用作第一读取结果，以及，存储在第二锁存器中的数据用作第二读取结果。
根据本发明的另一实施例，公开了一种伪双端口存储器。伪双端口存储器包括单端口存储器，多工器，时序控制器和输出电路。多工器被配置为接收第一地址和第二地址，并且将第一地址和第二地址输出到单端口存储器。时序控制电路被配置为产生多工器控制信号，以控制多工器将第一地址和第二地址顺序地输出到单端口存储器。输出电路被配置为从单端口存储器接收输出数据以生成对应于第一地址的第一读取结果和对应于第二地址的第二读取结果。另外，输出电路包括第一读出放大器和第二读出放大器。第一读出放大器被配置为根据第一控制信号从单端口存储器接收输出数据以生成第一数据至第一锁存器，其中，存储在第一锁存器中的第一数据用作第一读取结果。第二读出放大器被配置为根据第二控制信号从单端口存储器接收输出数据以生成第二数据到第二锁存器，其中，存储在第二锁存器中的第二数据用作第二读取结果。
根据本发明的另一实施例，公开了一种伪双端口存储器的控制方法，其中，伪双端口存储器包括单端口存储器，多工器和输出电路。该多工器被配置为：接收第一地址和第二地址，并将第一地址和第二地址输出至单端口存储器。输出电路包括第一读出放大器和第二读出放大器。该控制方法包括以下步骤：在伪双端口存储器的时钟周期的前半部分中：控制多工器将第一地址输入到单端口存储器中；以及，使能第一读出放大器接收单端口存储器的输出数据，以产生第一数据，其中，该第一数据用作与第一地址相对应的第一读取结果；在伪双端口存储器的时钟周期的后半部分中：控制多工器将第二地址输入到单端口存储器；以及，使能第二读出放大器接收单端口存储器的输出数据，以产生第二数据，其中，该第二数据用作与第一地址相对应的第二读取结果。
本领域技术人员在阅读附图所示优选实施例的下述详细描述之后，可以毫无疑义地理解本发明的这些目的及其它目的。详细的描述将参考附图在下面的实施例中给出。
附图说明
图1是根据本发明一实施例示出的伪双端口存储器的示意图。
图2根据本发明一实施例示出了在单端口存储器的一部分内的电路和在输出电路的一部分内的电路。
图3根据本发明一实施例示出了读出放大器的示意图。
图4根据本发明一实施例示出了图2和图3所示的一些信号的时序示意图。
图5根据本发明另一实施例示出了在单端口存储器的一部分内的电路和在输出电路的一部分内的电路。
图6根据本发明一实施例示出了图5和图3所示的一些信号的时序示意图。
在下面的详细描述中，为了说明的目的，阐述了许多具体细节，以便本领域技术人员能够更透彻地理解本发明实施例。然而，显而易见的是，可以在没有这些具体细节的情况下实施一个或多个实施例，不同的实施例可根据需求相结合，而并不应当仅限于附图所列举的实施例。
具体实施方式
以下描述为本发明实施的较佳实施例，其仅用来例举阐释本发明的技术特征，而并非用来限制本发明的范畴。在通篇说明书及权利要求书当中使用了某些词汇来指称特定的元件，所属领域技术人员应当理解，制造商可能会使用不同的名称来称呼同样的元件。因此，本说明书及权利要求书并不以名称的差异作为区别元件的方式，而是以元件在功能上的差异作为区别的基准。本发明中使用的术语“元件”、“系统”和“装置”可以是与计算机相关的实体，其中，该计算机可以是硬件、软件、或硬件和软件的结合。在以下描述和权利要求书当中所提及的术语“包含”和“包括”为开放式用语，故应解释成“包含，但不限定于…”的意思。此外，术语“耦接”意指间接或直接的电气连接。因此，若文中描述一个装置耦接于另一装置，则代表该装置可直接电气连接于该另一装置，或者透过其它装置或连接手段间接地电气连接至该另一装置。
其中，除非另有指示，各附图的不同附图中对应的数字和符号通常涉及相应的部分。所绘制的附图清楚地说明了实施例的相关部分且并不一定是按比例绘制。
文中所用术语“基本”或“大致”是指在可接受的范围内，本领域技术人员能够解决所要解决的技术问题，基本达到所要达到的技术效果。举例而言，“大致等于”是指在不影响结果正确性时，技术人员能够接受的与“完全等于”有一定误差的方式。
本发明针对伪双端口存储器提供一种时间交织式读出方案(time-interleavingsensing scheme)。图1是根据本发明一实施例示出的伪双端口存储器(pseudo dual-portmemory)100的示意图。如图1所示，伪双端口存储器100包括单端口存储器(single-portmemory)110，多工器(multiplexer)120(图中标示为“Mux”)，时序控制电路(timingcontrol circuit)130和输出电路(output circuit)140。伪双端口存储器100被设计为在单个时钟周期内使用时间交织(time-interleaving)机制对单端口存储器110执行两项操作。例如，图1示出了在时钟信号CK的一个周期(例如，图中标示为“1T”)内执行了两项读取操作。在该实施例中，伪双端口存储器100是伪双端口静态随机存取存储器(static randomaccess memory，SRAM)，即，单端口存储器110包括多个SRAM单元(cell)。
在伪双端口存储器100的操作中，多工器120可以接收两个地址A_adr和B_adr。在时钟周期的前半部分(first half)中，时序控制器130产生多工器控制信号(multiplexercontrol signal)去控制多工器120输出地址A_adr至单端口存储器110，供单端口存储器110选择与地址A_adr相对应的一个存储单元(one memory cell)，以产生输出数据至输出电路140，然后输出电路140根据输出数据输出读取结果ADO。然后，在时钟周期的后半部分中，时序控制器130产生该多工器控制信号去控制多工器120输出地址B_adr至单端口存储器110，供单端口存储器110选择与地址B_adr相对应的一个存储单元，以产生输出数据至输出电路140，然后，输出电路140根据该输出数据输出读取结果BDO。通过利用这种时间交织机制，伪双端口存储器100能够在单个时钟周期内顺序地执行两项读取操作(图中以“Read”进行示例说明)，以输出两个读取结果ADO(例如，在单个时钟周期内对应于地址A_adr的读取结果“Result(A_adr)”)和BDO(例如，在单个时钟周期内对应于地址B_adr的读取结果“Result(B_adr)”)。
图2根据本发明一实施例示出了在单端口存储器110的一部分内的电路210和在输出电路140的一部分内的电路220。如图2所示，单端口存储器110包括存储单元阵列(memorycell array)，每个存储单元用于存储一个位(one bit)。电路210示出了一些属于互补位线对(complementary bit line pair)的存储单元，例如，互补位线对包括位线BL和BLB，垂直于该位线的是字线(word line)，诸如WLi，WLi+1。输出电路140内的电路220耦接其中一个互补位线对，诸如BL和BLB，以及，电路220被配置为从位线BL/BLB获取数据，以生成(generate)两个读取结果ADO和BDO。
具体地，电路220包括读出放大器(sense amplifier，SA)222，解多工器(demultiplexer)226(图中示出为“Demux”)，或门(OR gate)以及两个锁存器(latch)228和229。图3根据本发明一实施例示出了读出放大器222，其中，读出放大器222包括晶体管M1-M13，其中，晶体管M1由控制信号SAE控制，晶体管M4和M11由信号DLEQ控制，晶体管M5和M10由信号PBG控制，该信号PBG在被设置为逻辑低时指示读取操作，晶体管M6和M9由预充电信号(pre-charge signal)PRE控制。读出放大器222被配置为从位线BL和BLB接收信号以产生信号DL和DLB并基于信号DL和DLB产生信号GBL至后续电路(如图3所示)。例如，初始状态下，信号DL和DLB均为逻辑高(high)，从而，信号GBL保持前一状态，在操作期间，若信号DL为逻辑低(low)，则信号GBL为逻辑低，而若信号DLB为逻辑低，则信号GBL为逻辑高。由于读出放大器222的操作是本领域技术人员熟知的，所以这里省略关于晶体管M1-M13的详细描述。图4根据本发明一实施例示出了电路210和电路220内的一些信号的时序示意图。一起参照图1至图4，关于电路210和电路220的操作，时序控制电路130向电路220生成第一控制信号A_SAE和第二控制信号B_SAE，其中，第一控制信号A_SAE用于控制电路220产生对应于第一读取操作的读取结果ADO，第二控制信号B_SAE用于控制电路220产生对应于第二读取操作的读取结果BDO。例如，在时钟周期的前半部分中，时序控制器130生成多工器控制信号去控制多工器120输出地址A_adr至单端口存储器110，以及，单端口存储器110选择对应于地址A_adr的一个存储单元，以在位线BL和BLB处产生输出数据。然后，时序控制电路130产生具有使能状态(enable state)的第一控制信号A_SAE，以及，或门224接收第一控制信号A_SAE，以产生具有使能状态的控制信号SAE去控制读出放大器222产生信号DL和DLB，以基于信号DL和DLB产生并输出信号GBL。这时，解多工器226被具有使能状态的第一控制信号A_SAE控制为输出数据A_GBL(例如，信号GBL的一部分)至锁存器228，其中，存储在锁存器228中的数据用作(serves as)读取结果ADO。然后，在时钟周期的后半部分中，时序控制器130产生多工器控制信号去控制多工器120输出地址B_adr至单端口存储器110，以及，单端口存储器110选择对应于地址B_adr的一个存储单元，以在位线BL和BLB处产生输出数据。然后，时序控制电路130产生具有使能状态的第二控制信号B_SAE，以及，或门224接收第二控制信号B_SAE，以产生具有使能状态的控制信号SAE去控制读出放大器222产生信号DL和DLB，以输出信号GBL。此时，解多工器226被具有使能状态的第二控制信号B_SAE控制为输出数据B_GBL(例如，信号GBL的一部分)至锁存器229，其中，存储在锁存器229中的数据用作读取结果BDO。
从上述描述可以获知，由于只有(only)第一控制信号A_SAE和第二控制信号B_SAE被用来控制读出放大器222和解多工器226，因此，电路220的这种新设计不会存在先前设计中出现的竞速问题(racing issue)。
然而，在图2所示的实施例中，时序由信号DL/DLB的预充电(pre-charging)主导(dominated)或控制，因此效率可能会受到影响。具体而言，B端口(B-port)是在信号DLB处于预充电状态后被触发的，因此从A端口(A-port)切换到B端口需要更长的建立(setup)时间(即，图4所示的“ST”)，其中，A端口指示与时钟周期的前半部分相对应的读取操作，而B端口指示与时钟周期的后半部分相对应的读取操作。为了克服此问题，图5根据本发明另一实施例示出了在单端口存储器110的一部分内的电路510和在输出电路140的一部分内的电路520。如图5所示，单端口存储器110包括存储单元阵列，每个存储单元用于存储一个位。电路510示出了一些属于互补位线对的存储单元，例如，该互补位线对包括位线BL和BLB，垂直于该位线的是字线，诸如WLi，WLi+1。输出电路140内的电路520耦接到诸如BL和BLB的一个互补位线对，以及，电路520被配置为从位线BL/BLB获得数据，以生成两个读取结果ADO和BDO。
具体地，电路520包括两个读出放大器522和524以及两个锁存器526和528，其中，每个读出放大器522和524可以具有图3所示的结构。图6示出了电路510和电路520内的一些信号的时序示意图。请一起参照图1，图5和图6，关于电路510和电路520的操作，在时钟周期的前半部分中，时序控制器130生成多工器控制信号去控制多工器120将地址A_adr输出至单端口存储器110，以及，单端口存储器110选择与地址A_adr相对应的一个存储单元，以在位线BL和BLB处生成输出数据。然后，时序控制电路130产生具有使能状态的第一控制信号A_SAE去控制读出放大器522产生数据A_GBL(例如，图6所示的“A_DLB”)至锁存器526，其中，存储在锁存器526中的数据用作读取结果ADO；与此同时，第二控制信号B_SAE不具有使能状态，从而，当读出放大器522被使能时，读出放大器524不输出任何的有效数据。然后，在时钟周期的后半部分中，时序控制器130产生多工器控制信号去控制多工器120将地址B_adr输出到单端口存储器110，以及，单端口存储器110选择对应于地址B_adr的一个存储单元，以在位线BL和BLB处产生输出数据。然后，时序控制电路130产生具有使能状态的第二控制信号B_SAE去控制读出放大器524产生数据B_GBL(例如，图6所示的“B_DLB”)至锁存器528，其中，存储在锁存器528中的数据作为读取结果BDO；与此同时，第一控制信号A_SAE不具有使能状态，从而，当读出放大器524被使能时，读出放大器522不输出任何的有效数据。
在图5所示的实施例中，时序由位线BL/BLB的预充电决定，因此，如图6所示，B端口的信号和A端口的信号可以部分重叠。因此，从A端口切换到B端口的建立时间(即图6所示的“ST”)是小的，以及，电路520能够以更快的速度操作，以具有更好的效率。
简要地总结，在本发明的伪双端口存储器中，输出电路仅由两个控制信号A_SAE和B_SAE控制，以在单个时钟周期内接收来自单端口存储器的输出数据并输出两个读取结果。因此，本发明不存在许多控制信号之间的竞速问题。在一实施例中，两个读出放大器被分开地(separately)设计为在一个时钟周期内输出两个读取结果，以提高伪双端口存储器的效率。
虽然本发明已经通过示例的方式以及依据优选实施例进行了描述，但是，应当理解的是，本发明并不限于公开的实施例。相反，它旨在覆盖各种变型和类似的结构(如对于本领域技术人员将是显而易见的)，例如，不同实施例中的不同特征的组合或替换。因此，所附权利要求的范围应被赋予最宽的解释，以涵盖所有的这些变型和类似的结构。

Claims (10)

1.一种伪双端口存储器，其特征在于，包括：
单端口存储器；
多工器，被配置为接收第一地址和第二地址，并将该第一地址和该第二地址输出至该单端口存储器；
时序控制电路，被配置为产生多工器控制信号，以控制该多工器将该第一地址和该第二地址顺序地输出至该单端口存储器；以及，
输出电路，被配置为从该单端口存储器接收输出数据，以生成对应于该第一地址的第一读取结果和对应于该第二地址的第二读取结果；
其中，该输出电路包括：
读出放大器，被配置为从该单端口存储器接收该输出数据，以根据第三控制信号产生数据，其中，该第三控制信号是根据该时序控制电路产生的第一控制信号和第二控制信号产生的；以及，
解多工器，耦接该读出放大器，被配置为在该第一控制信号具有使能状态时将该读出放大器产生的数据输出至第一锁存器，以及，在该第二控制信号具有使能状态时将该读出放大器产生的数据输出至第二锁存器，其中，存储在该第一锁存器中的数据用作该第一读取结果，存储在该第二锁存器中的数据用作该第二读取结果。
2.如权利要求1所述的伪双端口存储器，其特征在于，该时序控制器产生该多工器控制信号，以控制该多工器在一个时钟周期内顺序地输出该第一地址和该第二地址至该单端口存储器，以及，该时序控制电路还产生第一控制信号和第二控制信号，以顺序地使能该读出放大器输出该第一读取结果和该第二读取结果的数据。
3.如权利要求1所述的伪双端口存储器，其特征在于，该输出电路还包括或门，以及，该或门接收该第一控制信号和该第二控制信号，以生成用于控制该读出放大器的该第三控制信号。
4.如权利要求1所述的伪双端口存储器，其特征在于，该第三控制信号是仅利用该第一控制信号和该第二控制信号产生的。
5.一种伪双端口存储器，其特征在于，包括：
单端口存储器；
多工器，被配置为接收第一地址和第二地址，并将该第一地址和该第二地址输出至该单端口存储器；
时序控制电路，被配置为产生多工器控制信号，以控制该多工器将该第一地址和该第二地址顺序地输出至该单端口存储器；以及，
输出电路，被配置为从该单端口存储器接收输出数据，以生成对应于该第一地址的第一读取结果和对应于该第二地址的第二读取结果；
其中，该输出电路包括：
第一读出放大器，被配置为接收来自该单端口存储器的该输出数据，以根据第一控制信号产生第一数据至第一锁存器，其中，存储在该第一锁存器中的该第一数据用作该第一读取结果；以及，
第二读出放大器，被配置为接收来自该单端口存储器的输出数据，以根据第二控制信号产生第二数据至第二锁存器，其中，存储在该第二锁存器中的第二数据用作该第二读取结果。
6.如权利要求5所述的伪双端口存储器，其特征在于，该时序控制器产生该多工器控制信号，以控制该多工器在单个时钟周期内顺序地输出该第一地址和该第二地址至该单端口存储器，以及，该时序控制电路还产生该第一控制信号和该第二控制信号，以顺序地使能该第一读出放大器和该第二读出放大器。
7.如权利要求6所述的伪双端口存储器，其特征在于，当该第一控制信号具有使能状态时，该第一读出放大器产生该第一数据至该第一锁存器；当该第二控制信号具有使能状态时，该第二读出放大器产生该第二数据至该第二锁存器；以及，该第一控制信号的使能状态和该第二控制信号的使能状态位于该单个时钟周期内。
8.如权利要求5所述的伪双端口存储器，其特征在于，产生该第二数据的时序与产生该第一数据的时序部分重叠。
9.一种伪双端口存储器的控制方法，其特征在于，该伪双端口存储器包括：
单端口存储器；
多工器，被配置为接收第一地址和第二地址，并将该第一地址和该第二地址输出至该单端口存储器；以及，
输出电路，包括第一读出放大器和第二读出放大器；
其中，该控制方法包括以下步骤：
在该伪双端口存储器的单个时钟周期的前半部分中：
控制该多工器将该第一地址输入至该单端口存储器；
使能该第一读出放大器接收该单端口存储器的输出数据，以产生第一数据，其中，该第一数据用作与该第一地址相对应的第一读取结果；以及，
在该伪双端口存储器的该单个时钟周期的后半部分中：
控制该多工器将该第二地址输入至该单端口存储器；
使能该第二读出放大器接收该单端口存储器的输出数据，以产生第二数据，其中，该第二数据用作对应于该第二地址的第二读取结果。
10.如权利要求9所述的控制方法，其特征在于，产生该第二数据的时序与产生该第一数据的时序部分重叠。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11024347B2 (en) * 2019-10-17 2021-06-01 Marvell Asia Pte, Ltd. Multiple sense amplifier and data path-based pseudo dual port SRAM

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6272067B1 (en) * 2000-07-11 2001-08-07 Rosun Technologies, Inc. SRAM synchronized with an optimized clock signal based on a delay and an external clock
KR100410988B1 (ko) * 2001-11-15 2003-12-18 삼성전자주식회사 반도체 메모리 장치 및 이 장치의 비트 라인 센싱 방법
JP2004022070A (ja) * 2002-06-17 2004-01-22 Renesas Technology Corp 半導体記憶装置
JP4673008B2 (ja) 2004-06-11 2011-04-20 株式会社リコー 半導体記憶装置
US7251193B2 (en) 2005-11-17 2007-07-31 Qualcomm Incorporated Pseudo-dual port memory where ratio of first to second memory access is clock duty cycle independent
US20080155172A1 (en) * 2006-12-22 2008-06-26 Mediatek Inc. Microcode patching system and method
US7529139B2 (en) 2007-01-26 2009-05-05 Mediatek, Inc. N-port memory circuits allowing M memory addresses to be accessed concurrently and signal processing methods thereof
US7656731B2 (en) * 2007-03-30 2010-02-02 Qualcomm, Incorporated Semi-shared sense amplifier and global read line architecture
JP2009123298A (ja) 2007-11-16 2009-06-04 Renesas Technology Corp 半導体集積回路装置
US8379466B2 (en) * 2009-03-31 2013-02-19 Freescale Semiconductor, Inc. Integrated circuit having an embedded memory and method for testing the memory
US8437215B2 (en) * 2011-01-20 2013-05-07 Taiwan Semiconductor Manufacturing Co., Ltd. Memory with word-line segment access
US8514652B2 (en) 2011-03-02 2013-08-20 Lsi Corporation Multiple-port memory device comprising single-port memory device with supporting control circuitry
US9047981B2 (en) * 2012-12-21 2015-06-02 Advanced Micro Devices, Inc. Bit-flipping in memories
US8830766B2 (en) * 2013-01-23 2014-09-09 Lsi Corporation Margin free PVT tolerant fast self-timed sense amplifier reset circuit
TWI675372B (zh) * 2014-06-05 2019-10-21 美商積佳半導體股份有限公司 涉及多排組雙管道記憶體電路之系統及方法
US9520165B1 (en) * 2015-06-19 2016-12-13 Qualcomm Incorporated High-speed pseudo-dual-port memory with separate precharge controls
JP6637872B2 (ja) 2016-10-28 2020-01-29 ルネサスエレクトロニクス株式会社 マルチポートメモリおよび半導体装置
US10978139B2 (en) * 2019-06-04 2021-04-13 Qualcomm Incorporated Dual-mode high-bandwidth SRAM with self-timed clock circuit

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