JP4477456B2 - 半導体メモリ - Google Patents

Description

本発明は、スタティックメモリ等の半導体メモリに関し、特に、センスアンプの駆動タイミングを最適に設定する技術に関する。

一般に、スタティックメモリ等の半導体メモリでは、ワード線信号によりメモリセルが選択され、選択されたメモリセルからビット線にデータが読み出される。そして、ビット線上の読み出し電圧をセンスアンプにより増幅することで、メモリセルに保持されているデータが読み出される。センスアンプが増幅動作を開始するタイミングを設定するセンスアンプ起動信号は、ビット線上の読み出し電圧がセンスアンプで増幅可能な値になったときに活性化されることが望ましい。センスアンプ起動信号の活性化タイミングが早い場合、正しいデータを読み出すことができない。一方、センスアンプ起動信号の活性化タイミングが遅い場合、アクセス時間が長くなってしまう。

センスアンプ起動信号を最適なタイミングで活性化するために、タイミング調整用の複数個のダミーメモリセルとビット線の負荷用の複数個のダミーメモリセルとを有するスタティックメモリが提案されている（例えば、特許文献１）。このスタティックメモリでは、タイミング調整用のダミーメモリセルは、ダミーワード線に接続されている。負荷用のダミーメモリセルのトランスファトランジスタのゲートは、接地線に接続されている。タイミング調整用のダミーメモリセルと負荷用のダミーメモリセルとは、互いに逆の論理を保持し、共通の相補のビット線に接続されている。タイミング調整用のダミーメモリセルがダミーワード線により駆動されるときに、ビット線の電圧は、負荷用ダミーメモリセルからビット線へのリーク電流に影響されることなく変化する。したがって、センスアンプ起動信号は、タイミング調整用のダミーメモリセルの接続数に応じた所望のタイミングで活性化される。一方、半導体メモリの製造条件の変動によりトランジスタの閾値電圧が低くなるとき、タイミング調整用のダミーメモリセルの駆動能力が上がる。このため、センスアンプ起動信号の活性化タイミングは、早くなる。反対に、トランジスタの閾値電圧が高くなるとき、センスアンプ起動信号の活性化タイミングは、遅くなる。
特開２０００−３６６７８号公報

本発明は、次の課題を解決するためになされた。半導体メモリの製造条件の変動によりトランジスタの閾値電圧が低くなるとき、あるいは、半導体メモリの動作温度が高いとき、書き込みデータを保持するメモリセル（リアルメモリセル）からビット線（リアルビット線）へのリーク電流は増加する。このリーク電流により、ビット線対の電圧差が開き難くなる。したがって、メモリセルからビット線へのリーク電流が大きいときには、センスアンプ起動信号の生成タイミングを遅くし、ビット線対の電圧差が十分に開いてからセンスアンプの動作を開始する必要がある。

本発明の目的は、半導体メモリの製造条件の変動等により、メモリセルからビット線へのリーク電流が変化する場合にも、センスアンプの動作開始タイミングを最適に設定することにある。

本発明の半導体メモリの第１の形態では、複数のリアルメモリセルは、リアルビット線に接続されている。各リアルメモリセルは、書き込みデータを保持するリアルラッチと、
リアルラッチの記憶ノードに接続されたトランスファトランジスタとを有する。各第１ダミーメモリセルは、第１論理を記憶する第１ラッチと、第１ラッチの記憶ノードに接続されたトランスファトランジスタとを有する。各第２ダミーメモリセルは、第１論理と反対の論理である第２論理を記憶する第２ラッチと、第２ラッチの記憶ノードに接続されたトランスファトランジスタとを有する。ダミービット線は、トランスファトランジスタを介して第１および第２ダミーメモリセルの記憶ノードに接続されている。ダミーワード線は、第１および第２ダミーメモリセルのトランスファトランジスタのゲートに接続されている。ダミーワード線の活性化により、第１ダミーメモリセルからダミービット線に第１論理に対応する第１レベルが出力される。この際、第２ダミーメモリセルからダミービット線に第２論理に対応する第２レベルが出力される。

半導体メモリの製造条件が変動し、トランスファトランジスタの閾値電圧（絶対値）が下がった場合、アクセスしないリアルメモリセルからリアルビット線へのリーク電流は増える。このとき、アクセスするリアルメモリセルによるリアルビット線の電圧は、変化し難くなるため、リアルセンスアンプの活性化タイミングを遅くする必要がある。本発明では、トランスファトランジスタの閾値電圧が下がるとき、第２ダミーメモリセルからダミービット線への第２レベルの供給が増える。第１レベルと第２レベルは逆レベルのため、ダミーワード線の活性化によるダミービット線の第１レベルへの変化速度は、閾値電圧が下がるほど遅くなる。したがって、ダミービット線の電圧が所定値に達するまでの時間を長くでき、ダミーセンスアンプから出力されるセンスアンプ起動信号の活性化タイミングを遅らせることができる。半導体メモリの動作温度が高くメモリセルからビット線へのリーク電流が増える場合にも、上述と同様にセンスアンプ起動信号の活性化タイミングを遅らせることができる。すなわち、リアルセンスアンプの動作タイミングを製造条件の変動および温度変化に追従して最適に設定でき、半導体メモリの誤動作を防止できる。リアルセンスアンプのタイミングマージンが増えるため、回路設計を容易にできる。タイミングマージンを従来と同程度にする場合には、アクセス時間を短縮できる。すなわち、高速で動作する半導体メモリを設計できる。

本発明の半導体メモリの第１の形態における好ましい例では、ダミープリチャージ回路は、ダミービット線を高レベルにプリチャージする。第１ダミーメモリセルの記憶ノードは、低レベルに保持されている。第２ダミーメモリセルの記憶ノードは、高レベルに保持されている。この例では、ダミービット線は、リアルメモリセルのアクセス時に高レベルから低レベルに変化する。トランスファトランジスタの閾値電圧が低いときに、第２ダミーメモリセルから出力される高レベルにより、ダミービット線の低レベルへの変化時間が長くなる。一般に、リアルビット線およびダミービット線のプリチャージ電圧は、高レベルである。このため、従来のプリチャージ回路を流用でき、半導体メモリの設計時間を短縮できる。

本発明の半導体メモリの第２の形態では、ダミーワード線は、第１ダミーメモリセルのトランスファトランジスタのゲートのみに接続され、第２ダミーメモリセルには接続されていない。第２ダミーメモリセルのトランスファトランジスタは常時オンしている。その他の構成は、第１の形態と同じである。第２ダミーメモリセルの第２ラッチに記憶される第２論理に対応する電圧がプリチャージ電圧と同じ場合、第２ラッチの記憶ノードは、ダミービット線に常時接続されていても上述した第１の形態と同じ動作を実行できる。第２ダミーメモリセルにダミービット線をプリチャージする機能があるため、従来のプリチャージ回路を簡易にできる。さらに、ダミーワード線の接続先の数が減るため、ダミーワード線の電圧変化を急峻にできる。したがって、回路のタイミング設計を容易にできる。

本発明の半導体メモリの第２の形態における好ましい例では、第１ダミーメモリセルの記憶ノードは、低レベルに保持されている。第２ダミーメモリセルの記憶ノードは、高レ
ベルに保持されている。一般に、リアルビット線およびダミービット線のプリチャージ電圧は、高レベルである。このため、本発明を、従来のプリチャージ動作の基本論理を変更せずに半導体メモリに適用でき、その設計時間を短縮できる。

本発明の半導体メモリの第１および第２の形態における好ましい例では、各第３ダミーメモリセルは、第２論理を記憶する第３ラッチと、第３ラッチの記憶ノードに接続されたトランスファトランジスタとを有する。記憶ノードは、常時オフされたトランスファトランジスタを介してダミービット線に接続されている。センスアンプ起動信号の生成に関与しない第３ダミーメモリセルが、第１ダミーメモリセルと逆の第２論理を記憶することで、センスアンプ起動信号の活性化タイミングが、第３ダミーメモリセルからダミービット線へのリーク電流により早くなることを防止できる。

本発明の半導体メモリの第３の形態では、各リアルメモリセルは、相補のリアルビット線に接続されている。第１論理を記憶する第１ダミーメモリセルの相補の記憶ノードは、トランスファトランジスタを介して相補のダミービット線それぞれ接続されている。第２論理を記憶する第２ダミーメモリセルの相補の記憶ノードの一方は、トランスファトランジスタの一方を介して相補のダミービット線の一方に接続されている。第２ダミーメモリセルの相補の記憶ノードの他方は、相補のダミービット線の他方に非接続である。ダミーワード線は、第１および第２ダミーメモリセルのトランスファトランジスタのゲートに接続されている。ダミーセンスアンプは、ダミーワード線の活性化により相補のダミービット線の電圧差が所定値に達したときにセンスアンプ起動信号を活性化する。第１ダミーメモリセルと逆の論理を記憶する第２ダミーメモリセルの相補の記憶ノードを、相補のダミービット線にそれぞれ接続する場合、第１ダミーメモリセルによりダミービット線対に生じる電圧差は、小さくなりすぎ、センスアンプ起動信号を所望のタイミングで生成できない。差動型のダミーセンスアンプを用いる場合、第２ダミーメモリセルの相補の記憶ノードの他方を、ダミービット線の他方に非接続にすることで、ダミービット線の他方が、第２ダミーメモリセルの記憶値の影響を受けることを防止できる。この結果、センスアンプ起動信号を所望のタイミングで生成できる。

本発明の半導体メモリの第３の形態における好ましい例では、ダミープリチャージ回路は、相補のダミービット線を高レベルにプリチャージする。第１ダミーメモリセルにおいて相補のダミービット線の一方および他方に対応する記憶ノードの一方および他方は、低レベルおよび高レベルにそれぞれ保持されている。第２ダミーメモリセルにおいて相補のダミービット線の一方および他方に対応する記憶ノードの一方および他方は、高レベルおよび低レベルにそれぞれ保持されている。この例においても、上述した第１の形態と同様に、従来のプリチャージ回路を流用でき、半導体メモリの設計時間を短縮できる。

本発明の半導体メモリの第４の形態では、ダミーワード線は、第１ダミーメモリセルのトランスファトランジスタのゲートのみに接続され、第２ダミーメモリセルには接続されていない。第２ダミーメモリセルのトランスファトランジスタは常時オンしている。その他の構成は、第３の形態と同じである。この形態においても、上述した第３の形態と同様に、ダミービット線の他方が、第２ダミーメモリセルの記憶値の影響を受けることを防止できる。この結果、センスアンプ起動信号を所望のタイミングで生成できる。

本発明の半導体メモリの第４の形態における好ましい例では、第１ダミーメモリセルにおいて相補のダミービット線の一方および他方に対応する記憶ノードの一方および他方は、低レベルおよび高レベルにそれぞれ保持されている。第２ダミーメモリセルにおいて相補のダミービット線の一方および他方に対応する記憶ノードの一方および他方は、高レベルおよび低レベルにそれぞれ保持されている。この例においても、上述した第２の形態と同様に、本発明を、従来のプリチャージ動作の基本論理を変更せずに半導体メモリに適用
でき、半導体メモリの設計時間を短縮できる。

本発明の半導体メモリの第３および第４の形態における好ましい例では、各第３ダミーメモリセルは、第２論理を記憶する第３ラッチと、第３ラッチの相補の記憶ノードにそれぞれ接続された一対のトランスファトランジスタとを有する。相補の記憶ノードは、常時オフされたトランスファトランジスタを介して相補のダミービット線にそれぞれ接続されている。この例においても、上述した第１および第２の形態と同様に、センスアンプ起動信号の活性化タイミングが、第３ダミーメモリセルからダミービット線へのリーク電流により早くなることを防止できる。

本発明では、リアルセンスアンプの動作タイミングを製造条件の変動および温度変化に追従して最適に設定でき、半導体メモリの誤動作を防止できる。

以下、本発明の実施形態を図面を用いて説明する。図中の二重丸は、外部端子を示している。図中、太線で示した信号線は、複数本で構成されている。また、太線が接続されているブロックの一部は、複数の回路で構成されている。外部端子を介して供給される信号には、端子名と同じ符号を使用する。また、信号が伝達される信号線には、信号名と同じ符号を使用する。

図１は、本発明の半導体メモリの第１の実施形態を示している。この半導体メモリは、シリコン基板上にＣＭＯＳプロセスを使用してクロック同期式のスタティックランダムアクセスメモリ（以下、ＳＲＡＭと称する）として形成されている。ＳＲＡＭは、例えば、システムＬＳＩ等に搭載するためにマクロとして設計されている。ＳＲＡＭは、タイミング制御回路１２、アドレス入力回路１４、ワードデコーダ１６、コラムデコーダ１８、データ入力回路２０、データ出力回路２２、ワードドライバＷＤ、メモリセルアレイＡＲＹ、ダミー領域ＤＭＹ、コラムスイッチＣＳＷ、ライトアンプＷＡ、センスアンプＳＡおよびダミーセンスアンプＤＳＡを有している。クロック端子ＣＫで受けるクロック信号は、ＳＲＡＭ内の各回路に供給される。

タイミング制御回路１２は、コマンド端子ＣＭＤを介して受信するコマンド信号ＣＭＤを解読する。例えば、コマンド信号ＣＭＤとして、チップセレクト信号、ライトイネーブル信号、アウトプットイネーブル信号等がある。タイミング制御回路１２は、解読したコマンドに応じて、ＳＲＡＭを動作させるための複数のタイミング信号を生成する。タイミング信号は、ワードドライバＷＤ、コラムスイッチＣＳＷの他、動作タイミングを必要とする回路にそれぞれ出力される。

アドレス入力回路１４は、アドレス端子ＡＤを介してアドレス信号ＡＤを受信し、受信した信号をロウアドレス信号ＲＡＤおよびコラムアドレス信号ＣＡＤとしてワードデコーダ１６およびコラムデコーダ１８にそれぞれ出力する。ロウアドレス信号ＲＡＤは、後述するワード線ＷＬを選択するために使用される。コラムアドレス信号ＣＡＤは、後述するコラムスイッチＣＳＷを選択するために使用される。ワードデコーダ１６は、ロウアドレス信号ＲＡＤをデコードしたデコード信号をワードドライバＷＤに出力する。コラムデコーダ１８は、コラムアドレス信号ＣＡＤをデコードしたデコード信号をコラムスイッチＣＳＷに出力する。

データ入力回路２０は、書き込みデータをデータ端子ＤＱを介して受信し、受信したデータを書き込みデータバスＷＤＢに出力する。データ出力回路２２は、メモリセルＭＣからの読み出しデータを読み出しデータバスＲＤＢを介して受信し、受信したデータをデー
タ端子ＤＱに出力する。データ端子ＤＱは、例えば、１６ビットで構成されている。

ワードドライバＷＤは、タイミング信号に同期して動作し、ワードデコーダ１６から受けるデコード信号に応じて、ワード線ＷＬのいずれかを所定の期間高レベルに活性化する。また、ワードドライバＷＤは、タイミング信号に同期してダミーワード線ＤＷＬを所定の期間高レベルに活性化する。この例では、ダミーワード線ＤＷＬの活性化タイミングは、ワード線ＷＬの活性化タイミングと同じである。

メモリセルアレイＡＲＹは、マトリックス状に配置される複数のスタティックメモリセルＭＣ（リアルメモリセル）とプリチャージ回路ＰＲＥとを有している。各メモリセルＭＣは、一対のインバータからなり書き込みデータを保持するラッチ（リアルラッチ）と、ラッチの相補の記憶ノード（各インバータの出力ノード）にそれぞれ一端が接続された一対のトランスファトランジスタ（ｎＭＯＳトランジスタ）とを有している。トランスファトランジスタの他端は、相補のビット線ＢＬ、ＸＢＬ（リアルビット線）のいずれかに接続されている。図の横方向に配列されるメモリセルＭＣの列は、共通のワード線ＷＬに接続されている。図の縦方向に配列されるメモリセルＭＣの列は、共通のビット線ＢＬ、ＸＢＬに接続されており、プリチャージ回路とともに図の横方向に配列されている。プリチャージ回路ＰＲＥは、メモリセルＭＣの非アクセス中に、相補のビット線ＢＬ、ＸＢＬを高レベル（例えば、電源電圧ＶＤＤ）にプリチャージする。

ダミー領域ＤＭＹは、メモリセルアレイＡＲＹに隣接して形成されている。ダミー領域ＤＭＹは、ダミーメモリセルＤＭＣおよびダミープリチャージ回路ＤＰＲＥを有している。ダミーメモリセルＤＭＣは、図の縦方向に一列に配置されており、共通の相補のダミービット線ＤＢＬ、ＸＤＢＬに接続されている。ダミーメモリセルＤＭＣは、メモリセルＭＣと同じ構造を有している。ダミーメモリセルＤＭＣおよびダミービット線ＤＢＬ、ＸＤＢＬは、メモリセルＭＣおよびビット線ＢＬ、ＸＢＬのレイアウトピッチと同じピッチで配置されている。このため、ダミーメモリセルＤＭＣおよびダミービット線ＤＢＬ、ＸＤＢＬは、ＳＲＡＭの製造時にメモリセルアレイＡＲＹの端に位置するメモリセルＭＣを正しい形状に形成するための形状ダミーとしても機能する。ダミープリチャージ回路ＤＰＲＥは、メモリセルＭＣの非アクセス中に、相補のダミービット線ＤＢＬ、ＸＤＢＬを高レベル（例えば、電源電圧ＶＤＤ）にプリチャージする。ダミー領域ＤＭＹの詳細は、後述する図２で説明する。

コラムスイッチＣＳＷは、各ビット線ＢＬ、ＸＢＬ毎に形成されている。コラムスイッチＣＳＷは、例えば、ｎＭＯＳトランジスタおよびｐＭＯＳトランジスタを使用して構成されており、ゲートで受けるコラムデコーダ１８からのデコード信号に応じて、ビット線ＢＬ、ＸＢＬのいずれか１６本（ＤＱのビット数に対応）を相補のデータバス線ＤＢ、ＸＤＢに接続する。ライトアンプＷＡは、書き込み動作時に書き込みデータバスＷＤＢ上の書き込みデータの信号量を増幅し、データバスＤＢ、ＸＤＢに出力する。センスアンプＳＡ（リアルセンスアンプ）は、読み出し動作時において、センスアンプイネーブル信号ＳＡＥＮの活性化中に動作し、相補のデータバス線ＤＢ、ＸＤＢに接続されたビット線ＢＬ、ＸＢＬ上の電圧を増幅する。より詳細には、センスアンプＳＡは、ビット線対ＢＬ、ＸＢＬの電圧差を増幅し、増幅した信号を読み出しデータバスＲＤＢに出力する。ダミーセンスアンプＤＳＡは、ダミービット線ＸＤＢＬ上の電圧に応じてセンスアンプイネーブル信号ＳＡＥＮ（センスアンプ起動信号）を生成する。ダミー領域ＤＭＹの詳細は、後述する図２で説明する。なお、センスアンプイネーブル信号ＳＡＥＮをタイミング制御回路１２に供給し、タイミング制御回路１２内で、センスアンプＳＡを増幅動作するためのタイミング信号を生成してもよい。

図２は、第１の実施形態のダミー領域ＤＭＹの詳細を示している。ダミー領域ＤＭＹは
、低レベル（第１論理）を保持する４つのダミーメモリセルＤＭＣ１（第１ダミーメモリセル）、高レベル（第２論理）を保持する２つのダミーメモリセルＤＭＣ２（第２ダミーメモリセル）、および高レベル（第２論理）を保持する複数のダミーメモリセルＤＭＣ２（第３ダミーメモリセル）を有している。この例では、ダミービット線ＸＤＢＬ側の記憶ノードＳＮの論理レベルを、ダミーメモリセルＤＭＣ１−３が保持する論理レベルとしている。ダミーメモリセルＤＭＣ１−３の数は、この例に限定されるもでなく、センスアンプイネーブル信号ＳＡＥＮを最適なタイミングで活性化できる数に設定される。

各ダミーメモリセルＤＭＣ１−３は、一対のインバータからなるラッチと、ラッチの相補の記憶ノードＳＮ、ＸＳＮ（各インバータの出力ノード）にそれぞれ一端が接続された一対のトランスファトランジスタ（ｎＭＯＳトランジスタ）とを有している。ダミーメモリセルＤＭＣ１−３のラッチは、第１ラッチ、第２ラッチ、第３ラッチにそれぞれ対応する。各ダミーメモリセルＤＭＣ１−３において、トランスファトランジスタの一端は、ラッチの記憶ノードＳＮまたはＸＳＮに接続され、トランスファトランジスタの他端は、相補のダミービット線ＤＢＬ、ＸＤＢＬのいずれかに接続されている。ダミーメモリセルＤＭＣ１−３の総数は、一対のビット線ＢＬ、ＸＢＬに接続されたメモリセルＭＣの数に等しい。

ダミーメモリセルＤＭＣ１は、ダミービット線ＤＢＬ側の記憶ノードＸＳＮが電源線ＶＤＤに接続されている。ダミーメモリセルＤＭＣ２、３は、ダミービット線ＸＤＢＬ側の記憶ノードＳＮが電源線ＶＤＤに接続されている。ダミーメモリセルＤＭＣ１、２のトランスファトランジスタのゲートは、ダミーワード線ＤＷＬに接続されている。したがって、ダミーメモリセルＤＭＣ１、２の記憶ノードＳＮ、ＸＳＮは、ダミーワード線ＤＷＬが活性化されている期間に相補のダミービット線ＤＢＬ、ＸＤＢＬのいずれかに接続される。ダミーメモリセルＤＭＣ３のトランスファトランジスタのゲートは、接地線ＶＳＳに接続されている。したがって、ダミーメモリセルＤＭＣ３の記憶ノードＳＮ、ＸＳＮは、常にダミービット線ＤＢＬ、ＸＤＢＬと非接続である。

ダミーセンスアンプＤＳＡは、入力がダミービット線ＸＤＢＬに接続されたＣＭＯＳインバータを有している。ダミーセンスアンプＤＳＡは、ダミーワード線ＤＷＬの活性化に応答して所定時間後にセンスアンプイネーブル信号ＳＡＥＮを高レベルに活性化する。より詳細には、ダミーワード線ＤＷＬの活性化により、ダミーメモリセルＤＭＣ１、２の記憶ノードＳＮが、予め高レベルにプリチャージされているダミービット線ＸＤＢＬに接続される。ダミービット線ＸＤＢＬ上の電荷は、ダミーメモリセルＤＭＣ１により引き抜かれる。同時にダミーメモリセルＤＭＣ２によりダミービット線ＸＤＢＬに電荷が供給される。ダミービット線ＸＤＢＬの電圧は徐々に低下し、ダミーセンスアンプＤＳＡのインバータの閾値電圧より低くなったときに、センスアンプイネーブル信号ＳＡＥＮが活性化する。ダミーメモリセルＤＭＣ１、２の個数は、標準状態（トランスファトランジスタの閾値電圧が標準、動作温度が標準）において、センスアンプイネーブル信号ＳＡＥＮが所望のタイミングで活性化される数に設計されている。ここで、所望のタイミングは、ビット線対ＢＬ、ＸＢＬの電圧差が、メモリセルＭＣに保持されたデータを正しく読める値まで開いたときのタイミングである。

ＳＲＡＭの製造条件が変動し、ｎＭＯＳトランジスタの閾値電圧が低くなった場合、アクセスするメモリセルＭＣ（リアルメモリセル）のトランスファトランジスタのオン電流は増え、同時に、アクセスしないメモリセルＭＣのトランスファトランジスタのリーク電流も増える。ビット線ＢＬ、ＸＢＬ（リアルビット線）の電圧は、両方の影響を受けて変化する。製造条件とは、イオンの打ち込み量、露光条件、膜厚等である。本発明では、オン電流の増加をダミーメモリセルＤＭＣ１で補償し、リーク電流の増加をダミーメモリセルＤＭＣ２で補償できる。したがって、センスアンプＳＡの増幅を開始するタイミングを
、トランジスタの閾値電圧の変化に追従して自動的に最適に設定できる。ＳＲＡＭの動作温度が高い場合も同様である。この結果、製造条件の変動および動作温度の変動によるセンスアンプＳＡの誤操作を防止できる。換言すれば、ＳＲＡＭの製造歩留まりを向上できる。

図３は、第１の実施形態の動作を示している。この例では、ＳＲＡＭの読み出し動作においてセンスアンプＳＡが増幅動作を開始するまでを示している。まず、読み出し動作前に、ビット線ＢＬ、ＸＢＬおよびダミービット線ＤＢＬ、ＸＤＢＬは、電源電圧ＶＤＤにプリチャージされている。次に、コマンド端子ＣＭＤに読み出しコマンドが供給され、アドレス信号ＡＤに応じてワード線ＷＬが活性化され、同時にダミーワード線ＤＷＬが活性化される。ダミーワード線ＤＷＬの活性化により、ダミーメモリセルＤＭＣ１、２がダミービット線ＸＤＢＬに接続され、ダミービット線ＸＤＢＬの電圧は、低下する。そして、ダミービット線ＸＤＢＬの電圧が所定値になったとき、センスアンプイネーブル信号ＳＡＥＮが活性化される。センスアンプイネーブル信号ＳＡＥＮの活性化によりセンスアンプＳＡが増幅動作を開始し、ビット線ＢＬ、ＸＢＬの電圧差を増幅する。すなわち、読み出し動作が実行される。

この際、上述したように、ｎＭＯＳトランジスタの閾値電圧が低い場合、あるいは動作温度が高い場合、ダミービット線ＸＤＢＬの電圧の低下速度は遅くなる。図中の実線は、閾値電圧が低いとき、あるいは動作温度が高いときを示している。図中の破線は、閾値電圧が標準のとき、あるいは動作温度が標準のときを示している。閾値電圧が低い場合、あるいは動作温度が高い場合、アクセスしないメモリセルＭＣからビット線ＢＬ、ＸＢＬへのリーク量が増えるため、電源電圧ＶＤＤにプリチャージされているビット線（例えば、ＢＬ）の電圧が低下し、ビット線ＢＬ、ＸＢＬの電圧が所定の電圧差に変化するまでの時間が掛かる。本発明の適用により、ビット線ＢＬ、ＸＢＬの電圧差が所定値まで開いてから、センスアンプイネーブル信号ＳＡＥＮを活性化できる。これに対して、従来のＳＲＡＭでは、閾値電圧が低くてもダミービット線ＸＤＢＬの低下速度は遅くならず、センスアンプイネーブル信号ＳＡＥＮの活性化タイミングも遅くならない。

以上、第１の実施形態では、センスアンプイネーブル信号ＳＡＥＮの活性化タイミングを、トランジスタの閾値電圧の変動および動作温度の変動に合わせて常に最適に設定できる。したがって、センスアンプＳＡの誤動作を防止でき、ＳＲＡＭの誤動作を防止できる。センスアンプＳＡのタイミングマージンが増えるため、回路設計を容易にできる。タイミングマージンを従来と同程度にする場合には、アクセス時間を短縮できる。すなわち、高速で動作する半導体メモリを設計できる。

ダミーメモリセルＤＭＣ１は、低レベルを保持する。このため、ダミービット線ＸＤＢＬは、ダミーワード線ＤＷＬの活性化時に、高レベル（＝ＶＤＤ）から低レベルに変化する。したがって、読み出し動作前にダミービット線ＸＤＢＬを電源電圧ＶＤＤにプリチャージする従来のダミープリチャージ回路ＤＰＲＥを流用でき、ＳＲＡＭの設計時間を短縮できる。

センスアンプイネーブル信号ＳＡＥＮの生成に関与しないダミーメモリセルＤＭＣ３は、ダミーメモリセルＤＭＣ１に保持するレベルと逆のレベルを保持する。換言すれば、ダミーメモリセルＤＭＣ３は、プリチャージ電圧と同じ高レベル電圧（＝ＶＤＤ）を保持する。このため、ダミービット線ＸＤＢＬからダミーメモリセルＤＭＣ３へのリーク電流を防止でき、センスアンプイネーブル信号ＳＡＥＮの活性化タイミングが、リーク電流により早くなることを防止できる。

図４は、本発明の半導体メモリの第２の実施形態を示している。第１の実施形態で説明
した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態では、ダミー領域ＤＭＹが、第１の実施形態と相違している。その他の構成は、第１の実施形態と同じである。すなわち、この半導体メモリは、シリコン基板上にＣＭＯＳプロセスを使用してＳＲＡＭとして形成されている。ＳＲＡＭは、例えば、システムＬＳＩ等に搭載するためにマクロとして設計されている。

図５は、第２の実施形態のダミー領域ＤＭＹの詳細を示している。ダミー領域ＤＭＹは、ダミーメモリセルＤＭＣ２のトランスファトランジスタのゲートが電源線ＶＤＤに接続されていることを除き、第１の実施形態と同じである。ダミーメモリセルＤＭＣ２の記憶ノードＳＮは、電源電圧ＶＤＤに保持されている。ダミービット線ＸＤＢＬのプリチャージ電圧は電源電圧ＶＤＤである。このため、ダミーメモリセルＤＭＣ２をダミービット線ＸＤＢＬに常時接続してもＳＲＡＭの動作に影響しない。ダミービット線ＤＢＬは、センスアンプイネーブル信号ＳＡＥＮの生成に使用していない。このため、ダミーメモリセルＤＭＣ２をダミービット線ＤＢＬに常時接続しても問題ない。ダミーメモリセルＤＭＣ２により、ダミービット線ＸＤＢＬを電源電圧ＶＤＤにプリチャージできるため、第１の実施形態のダミープリチャージ回路ＤＰＲＥを簡易にできる。具体的には、ダミープリチャージ回路ＤＰＲＥを構成するトランジスタを小さくできる。ＳＲＡＭの読み出し動作は、第１の実施形態（図３）と同じである。

以上、第２の実施形態においても、上述した第１の実施形態と同様の効果を得ることができる。さらに、この実施形態では、ダミーメモリセルＤＭＣ２のトランスファトランジスタのゲートを電源線ＶＤＤに接続することで、ダミーメモリセルＤＭＣ２をダミービット線ＸＤＢＬのプリチャージ回路として機能させることができる。したがって、第１の実施形態のダミープリチャージ回路ＤＰＲＥを簡易にできる。さらに、ダミーワード線ＤＷＬの接続先の数が減るため、ダミーワード線ＤＷＬの電圧変化を急峻にできる。したがって、回路のタイミング設計を容易にできる。ダミーメモリセルＤＭＣ２は、高レベルを記憶する。このため、本発明を、従来のプリチャージ動作の基本論理を変更せずに適用でき、ＳＲＡＭの設計時間を短縮できる。

図６は、本発明の半導体メモリの第３の実施形態を示している。第１の実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態では、ダミー領域ＤＭＹが、第１の実施形態と相違している。また、ダミーセンスアンプＤＳＡは、差動増幅型であり、相補のダミービット線ＤＢＬ、ＸＤＢＬの電圧差を増幅することで、センスアンプイネーブル信号ＳＡＥＮを生成する。その他の構成は、第１の実施形態と同じである。すなわち、この半導体メモリは、シリコン基板上にＣＭＯＳプロセスを使用してＳＲＡＭとして形成されている。ＳＲＡＭは、例えば、システムＬＳＩ等に搭載するためにマクロとして設計されている。

図７は、第３の実施形態のダミー領域ＤＭＹの詳細を示している。ダミー領域ＤＭＹは、ダミーメモリセルＤＭＣ２において、記憶ノードＸＳＮに接続されているトランスファトランジスタの他端が、ダミービット線ＤＢＬに接続されることなくオープンになっている（図の破線の円）。ダミー領域ＤＭＹのその他の構成は、相補のダミービット線ＤＢＬ、ＸＤＢＬがダミーセンスアンプＤＳＡに接続されていることを除き、第１の実施形態（図２）と同じである。ダミーメモリセルＤＭＣ２をダミービット線ＤＢＬと切り離すことで、電源電圧ＶＤＤにプリチャージされているダミービット線ＤＢＬの電圧が、ダミーワード線ＤＷＬの活性化によって下がることを防止できる。

図８は、第３の実施形態の動作を示している。この例では、ＳＲＡＭの読み出し動作においてセンスアンプＳＡが増幅動作を開始するまでを示している。この実施形態では、ダミーセンスアンプＤＳＡは、相補のダミービット線ＤＢＬ、ＸＤＢＬの電圧差ＤＩＦが所
定値を超えたときにセンスアンプイネーブル信号ＳＡＥＮを活性化する。その他の動作は、第１の実施形態（図３）と同じである。すなわち、図中の実線は、閾値電圧が低いとき、あるいは動作温度が高いときを示している。図中の破線は、閾値電圧が標準のとき、あるいは動作温度が標準のときを示している。この実施形態では、ダミーメモリセルＤＭＣ２がダミービット線ＤＢＬと切り離されているため、ダミービット線ＤＢＬの電圧は、ダミーワード線ＤＷＬが活性化された後も電源電圧ＶＤＤに保持される。したがって、電圧差ＤＩＦを確実に発生させることができる。

以上、第３の実施形態においても、上述した第１の実施形態と同様の効果を得ることができる。さらに、本発明は、相補のダミービット線ＤＢＬ、ＸＤＢＬの電圧差を利用してセンスアンプイネーブル信号ＳＡＥＮを生成するＳＲＡＭにも容易に適用できる。この際、ダミーメモリセルＤＭＣ２をダミービット線ＤＢＬと切り離すことで、ダミービット線ＤＢＬがダミーメモリセルＤＭＣ２の記憶値の影響を受けることを防止できる。この結果、センスアンプイネーブル信号ＳＡＥＮを正しいタイミングで活性化できる。

図９は、本発明の半導体メモリの第４の実施形態を示している。第１−第３の実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態では、ダミー領域ＤＭＹが、第２の実施形態と相違している。また、ダミーセンスアンプＤＳＡは、第３の実施形態と同じ差動増幅型である。その他の構成は、第２の実施形態と同じである。すなわち、この半導体メモリは、シリコン基板上にＣＭＯＳプロセスを使用してＳＲＡＭとして形成されている。ＳＲＡＭは、例えば、システムＬＳＩ等に搭載するためにマクロとして設計されている。

図１０は、第４の実施形態のダミー領域ＤＭＹの詳細を示している。ダミー領域ＤＭＹは、ダミーメモリセルＤＭＣ２において、記憶ノードＸＳＮに接続されているトランスファトランジスタの他端が、ダミービット線ＤＢＬに接続されることなくオープンになっている（図の破線の円）。ダミー領域ＤＭＹのその他の構成は、相補のダミービット線ＤＢＬ、ＸＤＢＬがダミーセンスアンプＤＳＡに接続されていることを除き、第２の実施形態（図５）と同じである。ＳＲＡＭの読み出し動作は、第３の実施形態（図８）と同じである。

以上、第４の実施形態においても、上述した第１−第３の実施形態と同様の効果を得ることができる。

なお、本発明を、クロック同期式のＳＲＡＭに適用しても同様の効果を得ることができる。また、本発明を、データを保持するラッチと、ラッチをビット線に接続するトランスファトランジスタとで構成されるメモリセルを有する他の半導体メモリに適用しても同様の効果を得ることができる。例えば、この種の半導体メモリとして、ＳＲＡＭのメモリセルの記憶ノードに強誘電体キャパシタが接続された不揮発ＳＲＡＭがある。

第１の実施形態を適用したＳＲＡＭマクロと第２の実施形態を適用したＳＲＡＭマクロとを両方準備しておき、製品仕様および電気的特性に応じて、いずれかのＳＲＡＭマクロを選択してもよい。あるいは、第２ダミーメモリセルＤＭＣ２をダミーワード線ＤＷＬに接続するか電源線ＶＤＤに接続するかの機能を、システムＬＳＩの開発ツールに持たせ、製品仕様等に応じてこれらの接続仕様のいずれかを選択することで、第１または第２の実施形態のＳＲＡＭをシステムＬＳＩに搭載してもよい。第３および第４の実施形態についても同様である。

上述した実施形態では、本発明をクロック同期式のＳＲＡＭに適用する例について述べたが、クロック非同期式のＳＲＡＭに適用しても同様の効果を得ることができる。

以上、本発明について詳細に説明してきたが、上記の実施形態およびその変形例は発明の一例に過ぎず、本発明はこれに限定されるものではない。本発明を逸脱しない範囲で変形可能であることは明らかである。

本発明の半導体メモリの第１の実施形態を示すブロック図である。 第１の実施形態のダミー領域の詳細を示す回路図である。 第１の実施形態の動作を示すタイミング図である。 本発明の半導体メモリの第２の実施形態を示すブロック図である。 第２の実施形態のダミー領域の詳細を示す回路図である。 本発明の半導体メモリの第３の実施形態を示すブロック図である。 第３の実施形態のダミー領域の詳細を示す回路図である。 第３の実施形態の動作を示すタイミング図である。 本発明の半導体メモリの第４の実施形態を示すブロック図である。 第４の実施形態のダミー領域の詳細を示す回路図である。

符号の説明

１２ タイミング制御回路
１４ アドレス入力回路
１６ ワードデコーダ
１８ コラムデコーダ
２０ データ入力回路
２２ データ出力回路
ＡＲＹ メモリセルアレイ
ＢＬ、ＸＢＬ ビット線
ＣＳＷ コラムスイッチ
ＤＢＬ、ＸＤＢＬ ダミービット線
ＤＭＹ ダミー領域
ＤＭＣ ダミーメモリセル
ＤＰＲＥ ダミープリチャージ回路
ＤＳＡ ダミーセンスアンプ
ＤＷＬ ダミーワード線
ＭＣ メモリセル
ＰＲＥ プリチャージ回路
ＳＡ センスアンプ
ＳＡＥＮ センスアンプイネーブル信号
ＷＡ ライトアンプ
ＷＤ ワードドライバ
ＷＬ ワード線

Claims (10)

1. 書き込みデータを保持するリアルラッチと、リアルラッチの記憶ノードに接続されたトランスファトランジスタとを有する複数のリアルメモリセルと、
   前記リアルメモリセルに接続されたリアルビット線と、
   第１論理を記憶する第１ラッチと、第１ラッチの記憶ノードに接続されたトランスファトランジスタとを有する複数の第１ダミーメモリセルと、
   前記第１論理と反対の論理である第２論理を記憶する第２ラッチと、第２ラッチの記憶ノードに接続されたトランスファトランジスタとを有する複数の第２ダミーメモリセルと、
   前記第１および第２ダミーメモリセルのトランスファトランジスタのゲートに接続されたダミーワード線と、
   前記トランスファトランジスタを介して前記第１および第２ダミーメモリセルの前記記憶ノードに接続されたダミービット線と、
   前記ダミーワード線の活性化により前記ダミービット線の電圧が所定値に達したときにセンスアンプ起動信号を活性化するダミーセンスアンプと、
   前記リアルビット線上の電圧を、前記センスアンプ起動信号の活性化に応答して増幅するリアルセンスアンプとを備えていることを特徴とする半導体メモリ。
2. 請求項１記載の半導体メモリにおいて、
   前記ダミービット線を高レベルにプリチャージするダミープリチャージ回路を備え、
   前記第１ダミーメモリセルの前記記憶ノードは、低レベルに保持され、
   前記第２ダミーメモリセルの前記記憶ノードは、高レベルに保持されていることを特徴とする半導体メモリ。
3. 書き込みデータを保持するリアルラッチと、リアルラッチの記憶ノードに接続されたトランスファトランジスタとを有する複数のリアルメモリセルと、
   前記リアルメモリセルに接続されたリアルビット線と、
   第１論理を記憶する第１ラッチと、第１ラッチの記憶ノードに接続されたトランスファトランジスタとを有する複数の第１ダミーメモリセルと、
   前記第１論理と反対の論理である第２論理を記憶する第２ラッチと、第２ラッチの記憶ノードに接続されたトランスファトランジスタとを有し、トランスファトランジスタが常時オンされた複数の第２ダミーメモリセルと、
   前記第１ダミーメモリセルのトランスファトランジスタのゲートに接続されたダミーワード線と、
   前記トランスファトランジスタを介して前記第１および第２ダミーメモリセルの前記記憶ノードに接続されたダミービット線と、
   前記ダミーワード線の活性化により前記ダミービット線の電圧が所定値に達したときにセンスアンプ起動信号を活性化するダミーセンスアンプと、
   前記リアルビット線上の電圧を、前記センスアンプ起動信号の活性化に応答して増幅するリアルセンスアンプとを備えていることを特徴とする半導体メモリ。
4. 請求項３記載の半導体メモリにおいて、
   前記第１ダミーメモリセルの前記記憶ノードは、低レベルに保持され、
   前記第２ダミーメモリセルの前記記憶ノードは、高レベルに保持されていることを特徴とする半導体メモリ。
5. 請求項１または請求項３記載の半導体メモリにおいて、
   前記第２論理を記憶する第３ラッチと、第３ラッチの記憶ノードに接続されたトランスファトランジスタとを有し、記憶ノードがトランスファトランジスタを介して前記ダミー
   ビット線に接続され、トランスファトランジスタが常時オフされた複数の第３ダミーメモリセルを備えていることを特徴とする半導体メモリ。
6. 書き込みデータを保持するリアルラッチと、リアルラッチの相補の記憶ノードに接続された一対のトランスファトランジスタとを有する複数のリアルメモリセルと、
   前記リアルメモリセルに接続された相補のリアルビット線と、
   第１論理を記憶する第１ラッチと、第１ラッチの相補の記憶ノードに接続された一対のトランスファトランジスタとを有する複数の第１ダミーメモリセルと、
   前記第１論理と反対の論理である第２論理を記憶する第２ラッチと、第２ラッチの相補の記憶ノードに接続された一対のトランスファトランジスタとを有する複数の第２ダミーメモリセルと、
   前記第１および第２ダミーメモリセルのトランスファトランジスタのゲートに接続されたダミーワード線と、
   前記第１ダミーメモリセルの相補の記憶ノードに前記トランスファトランジスタを介してそれぞれ接続された相補のダミービット線と、
   前記ダミーワード線の活性化により前記相補のダミービット線の電圧差が所定値に達したときにセンスアンプ起動信号を活性化するダミーセンスアンプと、
   前記リアルビット線上の電圧差を、前記センスアンプ起動信号の活性化に応答して差動増幅するリアルセンスアンプとを備え、
   前記相補のダミービット線の一方は、前記第２ダミーメモリセルの相補の記憶ノードの一方にトランスファトランジスタの一方を介して接続され、
   前記相補のダミービット線の他方は、前記第２ダミーメモリセルに非接続であることを特徴とする半導体メモリ。
7. 請求項６記載の半導体メモリにおいて、
   前記相補のダミービット線を高レベルにプリチャージするダミープリチャージ回路を備え、
   前記第１ダミーメモリセルにおいて前記相補のダミービット線の一方および他方に対応する前記記憶ノードの一方および他方は、低レベルおよび高レベルにそれぞれ保持され、
   前記第２ダミーメモリセルにおいて前記相補のダミービット線の一方および他方に対応する前記記憶ノードの一方および他方は、高レベルおよび低レベルにそれぞれ保持されていることを特徴とする半導体メモリ。
8. 書き込みデータを保持するリアルラッチと、リアルラッチの相補の記憶ノードに接続された一対のトランスファトランジスタとを有する複数のリアルメモリセルと、
   前記リアルメモリセルに接続された相補のリアルビット線と、
   第１論理を記憶する第１ラッチと、第１ラッチの相補の記憶ノードに接続された一対のトランスファトランジスタとを有する複数の第１ダミーメモリセルと、
   前記第１論理と反対の論理である第２論理を記憶する第２ラッチと、第２ラッチの相補の記憶ノードに接続された一対のトランスファトランジスタとを有し、トランスファトランジスタが常時オンされた複数の第２ダミーメモリセルと、
   前記第１ダミーメモリセルのトランスファトランジスタのゲートに接続されたダミーワード線と、
   前記第１ダミーメモリセルの相補の記憶ノードに前記トランスファトランジスタを介してそれぞれ接続された相補のダミービット線と、
   前記ダミーワード線の活性化により前記相補のダミービット線の電圧差が所定値に達したときにセンスアンプ起動信号を活性化するダミーセンスアンプと、
   前記リアルビット線上の電圧差を、前記センスアンプ起動信号の活性化に応答して差動増幅するリアルセンスアンプとを備え、
   前記相補のダミービット線の一方は、前記第２ダミーメモリセルの相補の記憶ノードの
   一方にトランスファトランジスタの一方を介して接続され、
   前記相補のダミービット線の他方は、前記第２ダミーメモリセルに非接続であることを特徴とする半導体メモリ。
9. 請求項８記載の半導体メモリにおいて、
   前記第１ダミーメモリセルにおいて前記相補のダミービット線の一方および他方に対応する前記記憶ノードの一方および他方は、低レベルおよび高レベルにそれぞれ保持され、
   前記第２ダミーメモリセルにおいて前記相補のダミービット線の一方および他方に対応する前記記憶ノードの一方および他方は、高レベルおよび低レベルにそれぞれ保持されていることを特徴とする半導体メモリ。
10. 請求項６または請求項８記載の半導体メモリにおいて、
    前記相補のダミービット線に接続され、前記第２論理を記憶する第３ラッチと、第３ラッチの相補の記憶ノードにそれぞれ接続された一対のトランスファトランジスタとを有し、トランスファトランジスタが常時オフされた複数の第３ダミーメモリセルを備えていることを特徴とする半導体メモリ。

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