DE102008011091A1 - Verfahren und Vorrichtung zur Steuerung eines Speicherzugriffs sowie entsprechend ausgestalteter Halbleiterspeicher - Google Patents

Verfahren und Vorrichtung zur Steuerung eines Speicherzugriffs sowie entsprechend ausgestalteter Halbleiterspeicher Download PDF

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Abstract

Ein Verfahren und eine Vorrichtung (7) zur Steuerung eines Speicherzugriffs eines Speicherzellen (1) umfassenden Speichers (10) werden beschrieben. Dabei wird mittels mindestens einer Pseudobitleitung (11, 12) ein Abschluss des Speicherzugriffs ermittelt. Die mindestens eine Pseudobitleitung (11, 12) ist mit mindestens einer Speicherzelle (1) der Speicherzellen des Speichers (10) derart verbunden, dass ein Inhalt der mindestens einen Speicherzelle (1) über die mindestens eine Pseudobitleitung (11, 12) ausgelesen werden kann. Dabei kann die mindestens eine Speicherzelle (1) auf ein vorbestimmtes Potenzial gesetzt werden.

Description

  • Die vorliegende Erfindung betrifft ein Verfahren und eine Vorrichtung zur Steuerung sowohl eines lesenden als auch eines schreibenden Speicherzugriffs sowie einen entsprechend ausgestalteten Halbleiterspeicher.
  • Bei den heutigen hoch entwickelten Technologien hängt die Herstellung von Halbleiterspeichern stark von einigen besonders wichtigen Entwurfstechniken ab. Eine dieser besonders wichtigen Entwurfstechniken ist die Realisierung des so genannten Bitleitungs-Dummy-Konzepts oder Pseudobitleitungskonzepts.
  • Dieses Konzept umfasst eine einzelne oder mehrere Dummy-Bitleitungen bzw. Pseudobitleitungen, welche als Teil eines sich selbst (zeitlich) synchronisierenden Blocks in einem Speichermakro verwendet werden. Dabei ist es der Zweck der Pseudobitleitung als Teil einer Synchronisierungsschaltung, für den ungünstigsten Fall hinsichtlich Kapazität, Widerstand und Leckstrom im Bezug auf eine aktive echte Bitleitung während eines Lese- und Schreibvorgang zu sorgen. Mit anderen Worten soll die Pseudobitleitung dieselben Eigenschaften und Abhängigkeiten im Bezug auf den Herstellungsprozess des entsprechenden Halbleiterspeichers und der dafür verwendeten Technologie widerspiegeln wie die Bitleitungen des entsprechenden Halbleiterspeichers.
  • Mit Hilfe der 1 wird nun die Funktionsweise einer Bitleitung anhand einer aus sechs Transistoren bestehenden SPSRAM-Speicherzelle („Single Port Static Random Access Memory”-Speicherzelle) erläutert. Die SPSRAM-Speicherzelle besteht aus zwei über Kreuz gekoppelten Invertern (dabei besteht jeder Inverter bei der Speicherzelle der 1 aus einem NMOS-Transistor (unten) und einem PMOS-Transistor (oben)) und aus zwei Zugangstransistoren 2 (rechts und links). Die Speicherzelle 1 ist in der 1 links mit der Bitleitung 11 und rechts mit der so genannten Bitleitung-Quer 12 verbunden. Während die Bitleitung 11 beim Schreiben die in die Speicherzelle 11 zu schreibende Information und beim Lesen die aus der Speicherzelle 1 gelesene Informationen bzw. das entsprechende Potenzial (in der Regel VDD für eine logische 1 bzw. einen logischen HIGH-Pegel und VSS für eine logische 0 bzw. einen logischen LOW-Pegel) aufweist, weist die Bitleitung-Quer 12 (bis auf die später detailliert beschriebene Vorladephase) jeweils das entsprechende Komplement zum Potenzial bzw. logischen Pegel der Bitleitung 11 auf. Wenn also die Bitleitung 11 nach dem Lesevorgang einen logischen LOW-Pegel (HIGH-Pegel) oder beim Schreibvorgang einen logischen LOW-Pegel (HIGH-Pegel) aufweist, weist die Bitleitung-Quer 12 zur gleichen Zeit den logischen HIGH-Pegel (LOW-Pegel) auf.
  • Bei einem Schreibvorgang wird also die Bitleitung 11 und/oder die Bitleitung-Quer 12 auf ein Potenzial geladen, welches der in die Speicherzelle 1 zu schreibenden Information entspricht. Indem die Wortleitung 13 aktiviert wird, wird dann das Potenzial der Bitleitung 11 bzw. der entsprechende logische Pegel in die Speicherzelle 1 geschrieben. Genauer gesagt wird bei einer Aktivierung der Wortleitung 13 bei einem Schreibvorgang das Potenzial eines linken internen Speicherknotens 3 auf das Potenzial der Bitleitung 11 gesetzt. Bei der Speicherzelle 1 in 1 gibt das Potenzial des linken internen Speicherknotens 3 die Information der Speicherzelle selbst wieder, während ein rechter interner Speicherknoten 4 der Speicherzelle 1 jeweils das Komplement der in der Speicherzelle 1 abgespeicherten Information wiedergibt. Genauso gut ist es möglich, die Wortleitung 14 zu aktivieren und somit das Potenzial des rechten internen Speicherknotens 4 auf das Potenzial der Bitleitung-Quer 12 zu setzen, wobei in diesem Fall der invertierte logische Pegel (das Komplement des logischen Pegels, welcher über die Bitleitung 11 eingeschrieben würde) in den rechten internen Speicherknoten 4 geschrieben wird, so dass sich dann durch den Aufbau der Speicherzelle der logische Pegel in dem linken internen Speicherknoten 3 ergibt. Mit anderen Worten kann eine Information entweder über die Bitleitung 11 mittels der linken Wortleitung 13 oder mittels der Bitleitung-Quer 12 mittels der Wortleitung 14 in die Speicherzelle 1 geschrieben werden.
  • In der Regel wird bevorzugt, mit einem logischen LOW-Pegel auf den Bitleitungen zu arbeiten, um die Speicherzelle 1 zu schreiben. Das bedeutet, dass über die Bitleitung-Quer 12 mittels der rechten Wortleitung 14 eine logische 0 in den rechten internen Speicherknoten 4 geschrieben wird, wenn eine logische 1 in die Speicherzelle 1 zu schreiben ist. Wenn dagegen eine logische 0 in die Speicherzelle 1 zu schreiben ist, wird ein logischer LOW-Pegel über die Bitleitung 11 mit Hilfe der Wortleitung 13 in den linken internen Knoten 3 und damit in die Speicherzelle 1 geschrieben. Darüber hinaus ist es möglich, beim Schreiben die Wortleitungen 13, 14 gemeinsam zu aktivieren und an den beiden komplementären Bitleitungen 11, 12 zueinander inverse Daten bzw. Pegel anzulegen.
  • Bei einem Lesevorgang wird die in der Speicherzelle 1 gespeicherte Information auf die Bitleitung 11 und/oder auf die Bitleitung-Quer 12 ausgelesen. Dazu werden während der Vorladephase sowohl die Bitleitung 11 als auch die Bitleitung-Quer 12 auf ein vorbestimmtes Potenzial (in der Regel jeweils VDD (logisch 1 bzw. logischer HIGH-Pegel)) vorgeladen, wobei die Wortleitung(en) 13 bzw. 14 deaktiviert ist/sind. Indem anschließend die Wortleitung 13 und/oder die Wortleitung 14 aktiviert wird/werden, nimmt die Bitleitung 11 das Potenzial bzw. den logischen Pegel des linken internen Speicherknotens 3 und/oder die Bitleitung-Quer 12 das Potenzial bzw. den logischen Pegel des rechten internen Speicherknotens 4 an.
  • Da die Bitleitung 11 sowohl beim Schreibvorgang als auch beim Lesevorgang auf ein Potenzial geladen bzw. vorgeladen wird, ist es für den internen Ablauf eines Halbleiterspeichers, welcher die Speicherzelle 1 beinhaltet, von entscheidender Bedeutung, den Zeitpunkt zu bestimmen, zu welchem mittels der Bitleitung 11 das Potenzial des internen Knotens 3 der zu lesenden Speicherzelle 1 ermittelt werden kann. Dabei ist zu berücksichtigen, dass die Bitleitung 11 und die Bitleitung-Quer 12 bei heutigen Halbleiterspeichern mit z. B. 512 Speicherzellen 1 verbunden sind. Obwohl bei einem Lesevorgang als auch bei einem Schreibvorgang jeweils nur eine dieser Speicherzellen 1 mittels der entsprechenden Wortleitung 13 bzw. 14 aktiviert (geschrieben oder gelesen) wird (die Wortleitungen laufen üblicherweise senkrecht zu den Bitleitungen, also anders als in der 1 dargestellt), beeinflusst der Speicherinhalt der anderen nicht aktivierten Speicherzellen dennoch das Verhalten der Bitleitung 11 und der Bitleitung-Quer 12.
  • Nach dem Stand der Technik existieren zur Lösung dieses Problems folgende Vorschläge.
  • Bei einem ersten Vorschlag wird der rechte interne Speicherknoten 4 von einer oder mehreren Speicherzellen 1, welche mit der Pseudobitleitung verbunden sind, mit Masse (VSS/GND) verbunden. Dies zwingt aufgrund der Kreuzkopplung der Inverter der Speicherzelle 1 den linken internen Speicherknoten 3 permanent auf einen logischen HIGH-Pegel.
  • Dieser Vorschlag weist allerdings den Nachteil auf, dass dadurch Entwurfsregeln zum Schutz vor ESD („Electrostatic Discharge”) bzw. Latch-up verletzt werden, da es eine nicht blockierte MOS-Vorrichtung zwischen VDD und VSS gibt. Bei der Speicherzelle in der 1 ist diese nicht blockierte MOS- Vorrichtung der PMOS-Transistor oben rechts, welcher zum einen mit VDD und zum anderen aufgrund des kurzgeschlossenen internen Speicherknotens 4 mit VSS verbunden ist.
  • Bei einem zweiten Vorschlag sind die rechten Zugangstransistoren 2 der Speicherzellen 1 mit der Pseudobitleitung-Quer nicht verbunden. Dabei wird davon ausgegangen, dass sich das Potential am internen Speicherknoten 3 aufgrund der noch verbundenen Pseudobitleitung 11, welche eine große Kapazität darstellt, auf VDD bzw. den logischen HIGH-Pegel einstellt. Das Risiko bei diesem Vorschlag ist allerdings, dass eine unbekannte Zahl von Speicherzellen, welche mit der Pseudobitleitung 11 verbunden sind, einen anderen logischen Wert als 1 annehmen, so dass in diesem Fall das Pseudobitleitungs-Konzept nicht den ungünstigsten Fall repräsentiert. Eigentlich ist es bei diesem zweiten Vorschlag völlig unklar, inwieweit der jeweils individuelle Aufbau der Pseudobitleitung mit den angeschlossenen Speicherzellen den ungünstigsten Fall repräsentiert, da es für den individuellen Halbleiterspeicher unbekannt ist, wie groß der Anteil der mit der Pseudobitleitung verbundenen Speicherzellen ist, in denen sich eine logische 1 oder eine logische 0 eingestellt hat. Darüber hinaus hängt der Anteil der Speicherzellen, welche den logischen Wert 0 bzw. 1 annehmen, maßgeblich von Technologieschwankungen ab, so dass schließlich auch die zeitliche Synchronisierung beim Speicherzugriff von den Technologieschwankungen abhängt. Mit anderen Worten funktioniert der Halbleiterspeicher in dem einen Fall, während er im anderen Fall versagt, da sich in zu vielen der Speicherzellen nicht der logische Wert 1 eingestellt hat.
  • Daher ist die Aufgabe der vorliegenden Erfindung, ein Verfahren und eine Vorrichtung zur Steuerung eines Speicherzugriffs bereitzustellen, wobei alle Entwurfsregeln eingehalten werden und wobei jeweils klar bestimmt werden kann, inwieweit die Steuerung den ungünstigsten Fall berücksichtigt.
  • Erfindungsgemäß wird diese Aufgabe durch ein Verfahren zur Steuerung eines Speicherzugriffs nach Anspruch 1 und eine Vorrichtung zur Steuerung eines Speicherzugriffs nach Anspruch 13 gelöst. Die abhängigen Ansprüche definieren bevorzugte und vorteilhafte Ausführungsformen der Erfindung.
  • Im Rahmen der vorliegenden Erfindung wird ein Verfahren zur Steuerung eines Speicherzugriffs eines Speicherzellen umfassenden Speichers bereitgestellt. Dabei wird unter dem Speicherzugriff sowohl ein Lesevorgang als auch ein Schreibvorgang bezüglich einer oder mehrerer Speicherzellen des Speichers verstanden. Zur Steuerung des Speicherzugriffs, genauer zur Bestimmung, wann ein Speicherzugriff beendet ist, wird das nach dem Stand der Technik bekannte Pseudobitleitungs-Konzept, welches auch als Bitleitungs-Dummy-Konzept bekannt ist, eingesetzt. Dazu werden eine oder mehrere Speicherzellen des Speichers mit mindestens einer Pseudobitleitung verbunden, so dass ein Speicherinhalt dieser einen oder mehreren Speicherzellen bzw. Pseudospeicherzellen über die mindestens eine Pseudobitleitung ausgelesen werden kann. Darüber hinaus wird die eine oder die mehreren Speicherzellen bzw. die mindestens eine Speicherzelle derart verschaltet, dass sie während des erfindungsgemäßen Verfahrens auf ein vorbestimmtes Potenzial gesetzt werden kann, also während des erfindungsgemäßen Verfahrens auf das vorbestimmte Potenzial setzbar ist. Anders ausgedrückt ist die mindestens eine Speicherzelle erfindungsgemäß derart verschaltet, dass es möglich ist, einen jeweils in der mindestens einen Speicherzelle gespeicherten Wert zu verändern.
  • Indem für das Pseudobitleitungs-Konzept normale Speicherzellen eingesetzt werden, welche sich in keiner Weise im Aufbau von denjenigen Speicherzellen unterscheiden, welche mit einer normalen Bitleitung (anstelle der Pseudobitleitung) verbunden sind, repräsentiert das Verhalten der mindestens einen Pseudobitleitung auch das Verhalten einer normalen Bitleitung, so dass eine Nachbildung des ungünstigsten Falls auch exakt dem ungünstigsten Fall entspricht, welcher bei einer normalen Bitleitung auftreten kann.
  • Da andererseits der Aufbau der mindestens einen Speicherzelle, welche mit der mindestens einen Pseudobitleitung verbunden ist, exakt dem Aufbau einer normalen Speicherzelle, welche von dem Halbleiterspeicher zur Speicherung von Informationen eingesetzt wird, entspricht, und da weiterhin die mindestens eine Pseudobitleitung genauso mit der mindestens einen Speicherzelle verbunden ist, wie eine normale Bitleitung mit normalen Speicherzellen, werden auch keine Entwurfsregeln verletzt.
  • Indem weiterhin die Speicherzellen, welche mit der mindestens einen Pseudobitleitung verbunden sind, auf einen beliebiges vorbestimmtes Potenzial gesetzt werden können, ist es möglich, den ungünstigsten Fall exakt nachzubilden, indem die Anzahl der Speicherzellen, welche mit einer Pseudobitleitung verbunden werden, gleich derjenigen Anzahl (oder 1 weniger) gewählt wird, welche in dem entsprechenden Speicher mit einer normalen Bitleitung verbunden sind und indem gleichzeitig jeweils eine logische 1 bzw. das entsprechende Potenzial in die mit der Pseudobitleitung verbundenen Speicherzellen geschrieben wird.
  • Da Technologieschwankungen alle Speicherzellen eines Halbleiterspeichers gleich betreffen, verhalten sich die Pseudospeicherzellen auch bei einer Technologieschwankung wie die normalen Speicherzellen, so dass die zeitliche Synchronisation von Speicherzugriffen, welche auf dem erfindungsgemäßen Pseudobitleitungskonzept basiert, unabhängig von Technologieschwankungen ist bzw. ein Technologieeinfluss keine Rolle spielt.
  • Darüber hinaus ist die Implementierung des erfindungsgemäßen Verfahrens flächenneutral, da der Aufbau der Pseudospeicherzellen genau so viel Fläche kostet, wie der Aufbau der gleichen Anzahl von normalen Speicherzellen, da keinerlei Modifikationen oder Ergänzungen an den Pseudospeicherzellen vorgenommen werden müssen.
  • Dabei kann jede der mit der mindestens einen Pseudobitleitung verbundenen Speicherzellen derart mit mindestens einer Pseudowortleitung verbunden werden, dass jede dieser Speicherzellen über die mindestens eine Pseudobitleitung und über die mindestens eine Pseudowortleitung auf ein beliebiges Potenzial gesetzt werden kann.
  • Z. B. ist es möglich, 512 Speicherzellen mit einer Pseudobitleitung und einer Pseudobitleitung-Quer zu verbinden, wobei eine Kopplung derselben Pseudobitleitung mit jeder dieser Speicherzellen über eine selbe erste Pseudowortleitung und eine Kopplung derselben Pseudobitleitung-Quer mit jeder dieser Speicherzellen über eine selbe zweite Pseudowortleitung vorgenommen wird. Da alle Speicherzellen in diesem Fall mit derselben ersten Pseudowortleitung und derselben zweiten Pseudowortleitung verbunden sind, kann der Speicherinhalt aller Speicherzellen mit nur einem Schreibvorgang beispielsweise auf eine logische 1 gesetzt werden.
  • Bei einer bevorzugten Ausführungsform umfasst die mindestens eine Pseudobitleitung eine erste und eine zweite Pseudobitleitung, und die mindestens eine Pseudowortleitung umfasst eine erste und eine zweite Pseudowortleitung. Dabei kann ein Wert der ersten Pseudobitleitung mit Hilfe der ersten Pseudowortleitung in die mindestens eine Speicherzelle geschrieben werden, und in ähnlicher Weise kann ein Wert der zweiten Pseudobitleitung mit Hilfe der zweiten Pseudowortleitung in die mindestens eine Speicherzelle geschrieben werden.
  • Wenn die zweite Pseudowortleitung nun ständig auf einem vorbestimmten Potenzial einer ersten Versorgungsspannung (z. B. VDD) gehalten wird und wenn weiterhin die zweite Pseudobitleitung ständig auf einem vorbestimmten Potenzial einer zweiten Versorgungsspannung (z. B. VSS) gehalten wird, wird ständig der Wert der zweiten Pseudobitleitung in die mindestens eine Speicherzelle geschrieben, so dass die mindestens eine Speicherzelle ständig den entsprechenden logischen Wert (z. B. 1) aufweist. Bei dieser Ausführungsform wird die erste Pseudowortleitung ständig auf dem vorbestimmten Potenzial der zweiten Versorgungsspannung erhalten, so dass eine Verbindung zwischen der mindestens einen Speicherzelle und der ersten Pseudobitleitung, welche mit Hilfe der ersten Pseudowortleitung geschaltet werden kann, durch die erste Pseudowortleitung im Wesentlichen gesperrt ist. Der Abschluss des Speicherzugriffs wird bei dieser Ausführungsform dann mit Hilfe der ersten Pseudobitleitung ermittelt.
  • Da die erste Pseudowortleitung, die zweite Pseudowortleitung und die zweite Pseudobitleitung ständig bzw. konstant auf einem entsprechenden Potenzial gehalten werden, ist die Verschaltung dieser drei Leitungen vorteilhafterweise sehr einfach und damit Platz sparend und benötigt keine aufwändige Ansteuerung, um die entsprechende Leitung (erste oder zweite Pseudowortleitung oder zweite Pseudobitleitung) mit sich verändernden Potenzialen zu versorgen.
  • Bei dieser Ausführungsform wird also der Wert der zweiten Pseudobitleitung ständig in die mindestens eine Speicherzelle geschrieben, indem die zweite Pseudowortleitung ständig ein Potential aufweist, so dass der Wert der zweiten Pseudobitleitung ständig in die mindestens eine Speicherzelle geschrieben wird. Des Weiteren weist die erste Pseudowortleitung ständig ein Potential auf, so dass eine schaltbare Verbindung zwischen der ersten Pseudobitleitung und der mindestens einen Speicherzelle ständig (im Wesentlichen) gesperrt ist. Welches Potential die erste und zweite Pseudowortleitung und die zweite Pseudobitleitung dann tatsächlich aufweisen bzw. mit welcher Versorgungsspannung sie verbunden sind, hängt dann von folgenden Bedingungen ab:
    • • Vom Lesekonzept des Halbleiterspeichers (wird später genauer erläutert). Von diesem Lesekonzept hängt es ab, auf welches Potential (z. B. VSS oder VDD) die Pseudobitleitung vorgeladen wird, und davon hängt wieder ab, welcher logische Wert in die mindestens eine Pseudospeicherzelle geschrieben wird.
    • • Vom internen Aufbau der Speicherzelle. Wird der Wert der zweiten Pseudobitleitung direkt (nicht invertiert) in die einzelne Speicherzelle eingeschrieben und entspricht somit dem Wert, welchen die erste Pseudobitleitung „sieht” (welcher auf die erste Pseudobitleitung ausgelesen werden könnte) oder wird der Wert der zweiten Pseudobitleitung invertiert in die einzelne Speicherzelle eingeschrieben.
    • • Vom Aufbau der schaltbaren Verbindung (z. B. dem Zugangstransistor) zwischen der ersten bzw. zweiten Pseudobitleitung und der mindestens einen Speicherzelle. Je nachdem wird die entsprechende schaltbare Verbindung gesperrt, indem die erste bzw. zweite Pseudowortleitung das Potential der ersten (zweiten) Versorgungsspannung aufweist, oder durchgeschaltet, indem die erste bzw. zweite Pseudowortleitung das Potential der zweiten (ersten) Versorgungsspannung aufweist.
  • Der oben verwendete Begriff "im Wesentlichen gesperrt" bedeutet, dass die schaltbare Verbindung zwischen der mindestens einen Speicherzelle und der ersten Pseudobitleitung, welche mittels der ersten Pseudowortleitung gesteuert wird, mehr oder weniger gesperrt ist, so dass ein Leckstrom, welcher bei der Ermittlung des Abschlusses des Speicherzugriffs von der mindestens einen Speicherzelle zu der ersten Pseudobitleitung strömt, über das auf der ersten Pseudowortleitung befindliche Potenzial gesteuert wird. Wie bereits vorab ausgeführt worden ist, stört gerade dieser Leckstrom die Auswertung eines Speicherzugriffs über eine Bitleitung bei dem echten Speicher, wenn z. B. eine auf dem logischen LOW-Pegel liegende Speicherzelle gelesen wird und somit diese gelesene Speicherzelle die Bitleitung gegen den Leckstrom ihrer Schwester-Speicherzellen, welche mit derselben Bitleitung verbunden sind, auf VSS zieht. Je nachdem, welches Potenzial in diesem Fall diejenigen Wortleitungen dieser Schwester-Speicherzellen aufweisen, die nicht gelesen werden, wird die Verbindung zwischen diesen Schwester-Speicherzellen und der Bitleitung mehr oder weniger gesperrt. Genau dieses Verhalten dieser Wortleitungen im Zusammenspiel mit den Schwester-Speicherzellen und der Bitleitung wird nun mittels des Potenzials, auf welchem die erste Pseudowortleitung bei diesem Ausführungsbeispiel ständig liegt, mittels der ersten Pseudowortleitung, der mindestens einen Speicherzelle und der ersten Pseudobitleitung nachgebildet. Mit anderen Worten umfasst diese Ausführungsform auch den Fall, dass die erste oder zweite Pseudowortleitung oder die zweite Pseudobitleitung konstant ein Potential aufweist, welches nicht dem einer der Hauptversorgungsspannungen (z. B. VSS oder VDD) entspricht, sondern insbesondere im Fall der ersten Pseudowortleitung leicht von einem Potential dieser Hauptversorgungsspannungen abweicht.
  • Wenn die zweite Pseudowortleitung ständig auf einem derartigen Potenzial gehalten wird, so dass über eine schaltbare Verbindung (z. B. über jeweilige Transistoren zwischen der zweiten Pseudobitleitung und den Speicherzellen) ständig der Wert der zweiten Pseudobitleitung in die mindestens eine Speicherzelle geschrieben wird, kann dies langfristig einen negativen Effekt auf diese schaltbare Verbindung (die jeweiligen Transistoren) aufweisen. Daher wird erfindungsgemäß bei einer weiterentwickelten Ausführungsform vorgeschlagen, die zweite Pseudowortleitung nicht ständig auf dem vorbestimmten Potenzial zu halten, sondern die zweite Pseudowortleitung nur zumindest einmal mit diesem Potenzial zu beaufschlagen, um dadurch den Wert der zweiten Pseudobitleitung in die mindestens eine Speicherzelle zu programmieren.
  • Dadurch wird die schaltbare Verbindung zwischen der zweiten Pseudobitleitung und der mindestens einen Speicherzelle wesentlich weniger belastet, so dass ihre Haltbarkeit gegenüber der vorherigen erfindungsgemäßen Ausführungsform verbessert ist. Da es sich bei den Pseudospeicherzellen, wie der Begriff bereits aussagt, um einen in sie jeweils eingeschriebenen Wert speichernde Zellen handelt, reicht es aus, den entsprechenden Wert (z. B. die logische 1) nur einmal in die mindestens eine Speicherzelle einzuspeichern, wobei dieser Wert im Betrieb dann solange in der jeweiligen Speicherzelle gespeichert bleibt, bis er wieder von außen mittels der Pseudobitleitungen und Pseudowortleitungen verändert wird.
  • Bei einer anderen erfindungsgemäßen Ausführungsform wird der Wert der zweiten Pseudobitleitung derart in die mindestens eine Speicherzelle geschrieben, dass die erste und die zweite Pseudowortleitung mindestens einmal auf dasselbe vorbestimmte Potenzial (z. B. VDD) geschaltet werden, z. B. da die erste und die zweite Pseudowortleitung miteinander verbunden sind. Auch bei dieser Ausführungsform wird die zweite Pseudobitleitung ständig auf dem weiteren vorbestimmten Potenzial (z. B. VSS) gehalten. Um nun den Abschluss des Speicherzugriffs mittels der ersten Pseudobitleitung zu ermitteln, wird dazu sowohl die erste als auch die zweite Pseudowortleitung auf ein Potential gesetzt, so dass die schaltbare Verbindung zwischen der mindestens einen Speicherzelle und der ersten Pseudobitleitung im Wesentlichen gesperrt bleibt.
  • Diese Ausführungsform bietet folgende Vorteile. Erstens werden bei mit zwei Wortleitungen arbeitenden Speicherzellen diese beiden Wortleitungen in der Regel jeweils mit demselben Potenzial angesteuert, so dass die Ansteuerung bei dieser Ausführungsform dem Verhalten bei einer normalen Speicherzelle entspricht. Darüber hinaus gibt es zweitens Speicherzellen, wobei innerhalb der einzelnen Speicherzelle bereits eine ständige Verbindung zwischen einem Anschluss für die erste Wortleitung und einem Anschluss für die zweite Wortleitung existiert, so dass nach einer Verbindung der ersten und der zweiten Wortleitung (oder der ersten oder zweiten Pseudowortleitung) die beiden Wortleitungen (oder Pseudowortleitungen) elektrisch miteinander verbunden sind, so dass die erste und die zweite Pseudowortleitung nur dasselbe Potential aufweisen können bzw. gleichartig angesteuert werden können. Im Bezug auf diese beiden Fälle ist es also vorteilhaft, wenn die beiden Pseudowortleitungen bei der vorab geschilderten Ausführungsform jeweils gleichartig (d. h. mit demselben Potenzial) angesteuert werden, um die Ansteuerung der mit den Pseudobitleitungen und Pseudowortleitungen verbundenen mindestens einen Speicherzelle möglichst genauso durchzuführen, wie es bei der Ansteuerung derjenigen Speicherzellen des Speichers ist, bei welchen der Abschluss des Speicherzugriffs mit Hilfe der Pseudobitleitungen zu ermitteln ist.
  • Es ist auch möglich, die schaltbare Verbindung zwischen der mindestens einen Speicherzelle und der mindestens einen Pseudobitleitung im Wesentlichen zu sperren, wenn mittels der mindestens einen Pseudobitleitung der Abschluss des Speicherzugriffs ermittelt wird. Zu dieser Sperrung wird die mindestens eine Pseudowortleitung auf ein vorbestimmtes Potenzial gesetzt. Dieses vorbestimmte Potenzial kann dabei derart eingestellt werden, dass dadurch ein Leckstrom zwischen der mindestens einen Speicherzelle und der mindestens einen Pseudobitleitung auf einen vorbestimmten Wert für den Leckstrom eingestellt wird.
  • Wie bereits im vorab Stehenden ausgeführt worden ist, wird durch die Einstellung des Leckstroms zwischen der mindestens einen Speicherzelle und der mindestens einen Pseudobitleitung derjenige Leckstrom nachgebildet, welcher zwischen denjenigen Speicherzellen, bei welchen der Abschluss des Speicherzugriffs ermittelt werden soll, und der Bitleitung oder den Bitleitungen, welche mit diesen Speicherzellen verbunden sind, auftritt. Da sich dieser Leckstrom über den Lebenszyklus eines Halbleiterspeichers, z. B. aufgrund von Alterungserscheinungen, ändern kann, ist es von Vorteil, auch den nachgebildeten Leckstrom zwischen der mindestens einen Speicherzelle und der mindestens einen Pseudobitleitung entsprechend einzustellen zu können. Dies ist vorteilhafterweise erfindungsgemäß über die entsprechende Einstellung des vorbestimmten Potenzials der mindestens einen Pseudowortleitung möglich.
  • Da mit Hilfe der mindestens einen Pseudobitleitung ein beliebiges Potenzial in die jeweilige mindestens eine Speicherzelle geschrieben werden kann, ist es erfindungsgemäß auch möglich, ein Potenzial in die mindestens eine Speicherzelle zu schreiben, welches zwischen einer ersten Versorgungsspannung (z. B. VSS) und einer zweiten Versorgungsspannung (z. B. VDD) liegt. Dieses Potenzial entspricht insbesondere einem Mittelwert aus der ersten Versorgungsspannung (z. B. VSS) und der zweiten Versorgungsspannung (z. B. VDD). Über die Einstellung eines solchen Zwischenpotentials können Charakterisierungsdaten (d. h. charakterisierende Eigenschaften (z. B. Leckstrom)) der entsprechenden Speicherzelle ermittelt werden.
  • Damit kann vorteilhafterweise ein metastabiler Zustand (d. h. ein Potenzial, welches zwischen der ersten Versorgungsspannung und der zweiten Versorgungsspannung liegt) in der jeweiligen mindestens einen Speicherzelle eingestellt werden. Ein solcher metastabiler Zustand kann nur zwangsweise aufrechterhalten werden, indem mindestens eine Pseudowortleitung aktiv bleibt.
  • Darüber hinaus ist es möglich, die mindestens eine Speicherzelle derart auf das vorbestimmte Potenzial zu setzen, indem eine von der mindestens einen Pseudowortleitung auf ein Potenzial gesetzt wird, welches höher als die zweite Versorgungsspannung (also bei NMOS-Zugriffstransistoren höher als z. B. VDD) ist.
  • Indem das Potenzial derjenigen Pseudowortleitung über VDD angehoben wird, mittels welcher das Potenzial in die Speicherzelle geschrieben wird, kann vorteilhafterweise auch einen logischen HIGH-Pegel direkt in die Speicherzelle eingeschrieben werden. Aufgrund der Schwellenspannung(en) des/der Zugangstransistors/en wird es nämlich bevorzugt, nur einen logischen LOW-Pegel direkt in die jeweilige Speicherzelle einzuschreiben, wobei ein logischer HIGH-Pegel dadurch in die Speicherzelle eingeschrieben wird, dass ein logischer LOW-Pegel über die komplementäre (Pseudo)Bitleitung eingeschrieben wird, welche mittels des entsprechenden Zugangstransistors mit demjenigen internen Knoten der Speicherzelle verbunden ist, welcher einen zu dem in der Speicherzelle abgespeicherten Wert invertierten Wert aufweist, wie es später mit Hilfe der Figuren noch genauer erläutert wird. Indem nun das Potenzial der entsprechenden Pseudowortleitung über VDD hinaus, insbesondere auf einen Wert von mindestens (VDD + Vth), angehoben wird, wird die störende Schwellenspannung (Vth) quasi ausgeglichen, so dass auch ein logischer HIGH-Pegel mittels der Pseudowortleitung auf den internen Knoten der Speicherzelle eingeschrieben werden kann, welcher über den Zugangtransistor mit der entsprechenden Pseudobitleitung verbunden ist, welche über die Pseudowortleitung aktiviert wird. Dieses Vorgehen ist bei normalen Speicherzellen auch als „Boosting-Konzept” bekannt. Das direkte Einschreiben eines logischen LOW-Pegels und eines logischen HIGH-Pegels ist natürlich bei Speicherzellen, bei denen ausschließlich direkt eingeschrieben werden kann, welche also entweder nur mit einer (Pseudo)Bitleitung zu schreiben sind oder bei welchen intern keine Invertierung des eingeschriebenen Werts stattfindet, vorteilhaft.
  • Bei einem bevorzugten Ausführungsbeispiel wird dasselbe vorbestimmte Potenzial in jede Speicherzelle geschrieben, welche mit der mindestens einen Pseudobitleitung verbunden ist.
  • Bei einem Lesevorgang, bei welchem sowohl die normale Bitleitung als auch die normale Bitleitung-Quer mit VDD vorgeladen wird, ist es der ungünstigste Fall, wenn alle Speicherzellen, welche mit der Bitleitung und der Bitleitung-Quer verbunden sind, bis auf die zu lesende Speicherzelle eine logische 1 als Speicherinhalt aufweisen. In diesem Fall sorgen die Leckströme von den nicht gelesenen (nicht aktivierten) Speicherzellen dafür, dass das Potenzial der Bitleitung auf VDD gezogen wird, so dass die gelesene (aktivierte) Speicherzelle nicht nur das vorgeladene Potenzial der Bitleitung von VDD in Richtung VSS abzusenken hat, sondern zusätzlich gegen die Leckströme der anderen Speicherzellen anzukämpfen hat. Daher wird zur Simulation des ungünstigsten Falls, jeweils eine logische 1 in alle mit der Pseudobitleitung verbundenen Speicherzellen geschrieben.
  • Es ist allerdings auch möglich, die mit der mindestens einen Pseudobitleitung verbundenen Speicherzellen in zwei Mengen, eine erste und eine zweite Menge zu teilen, wobei die Speicherzellen der ersten Menge auf eine logische 0 und die Speicherzellen der zweiten Menge auf eine logische 1 gesetzt werden.
  • Untersuchungen haben gezeigt, dass der oben beschriebene ungünstigste Fall, dass alle Speicherzellen bis auf die gelesene Speicherzelle eine logische 1 beinhalten, in der Realität quasi nicht auftritt. Wenn also die Zeitsteuerung eines Speichers derart ausgelegt ist, dass sie sich an diesem ungünstigsten Fall ausrichtet, arbeitet sie daher langsamer als es in der Realität notwendig wäre. Daher ist es sinnvoll, zumindest einen geringen Anteil der mit der mindestens einen Pseudobitleitung verbundenen Speicherzellen auf eine logische 0 zu setzen, wodurch die Leckströme der entsprechenden Speicherzellen das Potenzial der Pseudobitleitung nicht mehr auf VDD ziehen, wenn mittels der Pseudobitleitung ein Lesevorgang simuliert wird. Dadurch wird die Zeitsteuerung besser an in der Realität auftretende ungünstige Fälle angepasst.
  • Andererseits sei darauf hingewiesen, dass die heutigen Halbleiterspeicher in der Regel mit Fehler erkennenden oder sogar Fehler verbessernden Codes arbeiten, so dass in einem Ausnahmefall, wenn tatsächlich ein singulärer Lesefehler bei einem einzelnen Bit auftritt, dieser Lesefehler z. B. innerhalb eines Speicherworts von insgesamt 64 Bit entweder erkannt oder sogar behoben werden kann.
  • Wenn die mit der mindestens einen Pseudobitleitung verbundenen Speicherzellen in zwei Mengen aufgeteilt werden, kann es sinnvoll sein, die Speicherzellen der ersten Menge mit derselben ersten Pseudowortleitung und die Speicherzellen der zweiten Menge mit derselben zweiten Pseudowortleitung zu verbinden. Dadurch können die Speicherzellen der ersten Menge unabhängig von den Speicherzellen der zweiten Menge auf ein vorbestimmtes Potenzial gesetzt werden, so dass es beispielsweise möglich ist, die Speicherzellen der ersten Menge auf den logischen Wert 1 und die Speicherzellen der zweiten Menge auf den logischen Wert 0 zu setzen.
  • Genauso gut ist es möglich, die Speicherzellen der ersten Menge mit derselben ersten Pseudobitleitung-Quer und die Speicherzellen der zweiten Menge mit derselben zweiten Pseudobitleitung-Quer zu verbinden, so dass die Speicherzellen der ersten Menge nicht mit der zweiten Pseudobitleitung-Quer und die Speicherzellen der zweiten Menge nicht mit der ersten Pseudobitleitung-Quer verbunden sind. Dadurch können die Speicherzellen der ersten Menge über die erste Pseudobitleitung-Quer auf ein vorbestimmtes Potenzial gesetzt werden, und gleichzeitig können die Speicherzellen der zweiten Menge über die zweite Pseudobitleitung-Quer auf ein anderes vorbestimmtes Potenzial gesetzt werden.
  • Bei einer erfindungsgemäßen Ausführungsform existiert nur genau eine Pseudobitleitung. In diesem Fall wird der Abschluss des Speicherzugriffs bzw. der Zeitpunkt, zu welchem die normalen Bitleitungen bei einem Lesevorgang (über einen Leseverstärker) ausgewertet werden können, oder der Zeitpunkt, zu welchem ein Schreibvorgang mit normalen Bitleitungen verbundenen Speicherzellen als abgeschlossen gilt, mittels dieser einen Pseudobitleitung bestimmt. Der Abschluss des Speicherzugriffs liegt nämlich dann vor, wenn das Potenzial der Pseudobitleitung ein vorbestimmtes Potenzial annimmt bzw. oberhalb oder unterhalb einer vorbestimmten Potenzial-Schwelle liegt.
  • Zur Bestimmung des Abschlusses des Speicherzugriffs kann in diesem Fall die Pseudobitleitung in einem ersten Schritt auf ein erstes Potenzial bzw. Ausgangspotenzial vorgeladen werden und anschließend in einem zweiten Schritt (z. B. über mindestens einen Transistor) zu einem zweiten von dem ersten Potenzial unterschiedlichen Potenzial bzw. Zielpotenzial gezogen werden. Das vorbestimmte Potenzial, bei dessen Erreichen der Abschluss des Speicherzugriffs erfasst wird, liegt demnach zwischen dem ersten und dem zweiten Potenzial. Somit wird der Zeitpunkt, zu welchem die Pseudobitleitung das vorbestimmte Potenzial erreicht in der Praxis derart bestimmt, indem überprüft wird, wann das Potenzial der Pseudobitleitung oberhalb des vorbestimmten Potenzials liegt, wenn das erste Potenzial unterhalb des zweiten Potenzials liegt, oder wann das Potenzial der Pseudobitleitung unterhalb des vorbestimmten Potenzials liegt, wenn das erste Potenzial oberhalb des zweiten Potenzials liegt. Das vorbestimmte Potenzial, dessen Erreichen den Zeitpunkt des Abschlusses des Speicherzugriffs bestimmt, liegt dabei insbesondere um einen Wert von 25% bis 50% der betragsmäßigen Differenz aus dem ersten Potenzial und dem zweiten Potenzial unterhalb des ersten Potenzials, sofern das erste Potenzial oberhalb des zweiten Potenzials liegt, bzw. oberhalb des ersten Potenzials, sofern das erste Potenzial unterhalb des zweiten Potenzials liegt.
  • Bei einer anderen bevorzugten erfindungsgemäßen Ausführungsform existieren eine erste und eine zweite Pseudobitleitung. Bei dieser Ausführungsform ist jede Speicherzelle, welche mit der ersten Pseudobitleitung verbunden ist, auch mit der zweiten Pseudobitleitung verbunden. Der Abschluss des Speicherzugriffs wird erfasst, wenn eine Differenz zwischen einem Potenzial der ersten Pseudobitleitung und einem Potenzial der zweiten Pseudobitleitung größer als ein vorbestimmter Schwellenwert ist.
  • Wenn die normalen Speicherzellen jeweils mit einer Bitleitung und einer Bitleitung-Quer verbunden sind, wird bei einem Lesevorgang der aus einer Speicherzelle ausgelesene Wert über die Potentialdifferenz zwischen dem Potenzial der Bitleitung und dem Potenzial der Bitleitung-Quer ermittelt. Um den Zeitpunkt zu bestimmen, zu welchem diese Potentialdifferenz zwischen der Bitleitung und der Bitleitung-Quer auszuwerten ist, um den Zeitpunkt des Abschlusses des Lesevorgangs bzw. Speicherzugriffs zu ermitteln, wird dieses differenzielle Lesen mit der ersten und der zweiten Pseudobitleitung (Pseudobitleitung und Pseudobitleitung-Quer) nachgebildet. Dabei ist der Zeitpunkt des Abschlusses des Speicherzugriffs dann gekommen ist, wenn sich das Potenzial der ersten Pseudobitleitung weit genug von dem Potenzial der zweiten Pseudobitleitung entfernt hat oder wenn sich das Potenzial der zweiten Pseudobitleitung weit genug von dem Potenzial der ersten Pseudobitleitung entfernt hat, wobei vorausgesetzt wird, dass die beiden Pseudobitleitungen zum Beginn des Lesevorgangs (Speicherzugriffs) auf dasselbe Potenzial vorgeladen worden sind.
  • Zur Ermittlung des Zeitpunkts des Abschlusses des Speicherzugriffs mittels der ersten und der zweiten Pseudobitleitung werden die beiden Pseudobitleitungen in einem ersten Schritt auf dasselbe vorbestimmte erste Potenzial bzw. Ausgangspotenzial vorgeladen. Anschließend wird in einem zweiten Schritt die erste Pseudobitleitung über mindestens einen Transistor auf ein zweites Potenzial bzw. Zielpotenzial gezogen. Der Abschluss des Speicherzugriffs liegt dann vor, wenn ein Betrag einer Differenz zwischen dem Potenzial der ersten Pseudobitleitung und dem Potenzial der zweiten Pseudobitleitung einen vorbestimmten Betrag erreicht hat bzw. den vorbestimmten Betrag überschritten hat. Typischerweise wird der vorbestimmte Betrag in einem Bereich von 25% bis 50% des Betrages der Potentialdifferenz zwischen dem ersten und dem zweiten Potenzial festgelegt.
  • Im Rahmen der vorliegenden Erfindung wird auch eine Vorrichtung zur Steuerung eines Speicherzugriffs eines Speichers beschrieben, welcher Speicherzellen umfasst. Dabei besitzt die Vorrichtung mindestens eine Pseudobitleitung und eine Erfassungsvorrichtung, welche mit Hilfe der mindestens einen Pseudobitleitung den Zeitpunkt des Abschlusses des Speicherzugriffs ermittelt. Die Vorrichtung ist dabei derart ausgestaltet, dass die mindestens eine Pseudobitleitung mit einer oder mit mehreren der Speicherzellen des Speichers derart verbunden ist, dass ein Inhalt dieser mit der mindestens einen Pseudobitleitung verbundenen Speicherzelle oder Speicherzellen über die mindestens eine Pseudobitleitung ausgelesen werden kann. Darüber hinaus kann die mindestens eine Speicherzelle, welche mit der mindestens einen Pseudobitleitung verbunden ist, über die Vorrichtung auf ein vorbestimmtes Potenzial, d. h. auf einen vorbestimmten logischen Pegel, gesetzt werden. Auch wenn die mindestens eine Speicherzelle, welche mit der mindestens einen Pseudobitleitung verbunden ist, derart aufgebaut ist, dass sie auf ein vorbestimmtes Potenzial setzbar ist (d. h. es ist möglich das Potenzial der mindestens einen Speicherzelle zu verändern), soll der Umfang der vorliegenden Erfindung auch den Fall umfassen, dass die mindestens eine Speicherzelle derart von der Vorrichtung angesteuert wird, dass ständig derselbe Wert in die mindestens eine Speicherzelle geschrieben wird.
  • Die Vorteile der erfindungsgemäßen Vorrichtung entsprechen im Wesentlichen den Vorteilen des erfindungsgemäßen Verfahrens, welche vorab ausführlich diskutiert worden sind, so dass hier auf eine Wiederholung verzichtet wird.
  • Gemäß einer erfindungsgemäßen Ausführungsform kann die Vorrichtung zusätzlich eine Ansteuerung und mindestens eine Pseudowortleitung umfassen. Dabei ist jede Speicherzelle, welche mit der mindestens einen Pseudobitleitung verbunden ist, auch mit der mindestens einen Pseudowortleitung verbunden. Die Ansteuerung ist nun in der Lage, die mindestens eine Pseudowortleitung und bei gewissen Ausführungsformen auch die mindestens eine Pseudobitleitung derart anzusteuern, dass jede Speicherzelle, welche mit der mindestens einen Pseudobitleitung verbunden ist, auf ein vorbestimmtes Potenzial gesetzt wird. Dabei kann das vorbestimmte Potenzial einer dieser Speicherzellen durchaus ein anderes Potenzial aufweisen als das Potenzial einer anderen dieser Speicherzellen, welche mit der Pseudobitleitung verbunden sind.
  • Obwohl die Ansteuerung vorhanden ist, um die mindestens eine Pseudowortleitung und die mindestens eine Pseudobitleitung auf ein bestimmtes Potential einzustellen, umfasst die vorliegende Erfindung natürlich auch diejenigen Varianten, bei welchen das Potential der mindestens einen Pseudowortleitung und/oder das Potential der mindestens einen Pseudobitleitung über eine weitere Einrichtung oder über die Vorrichtung selbst eingestellt wird oder anderweitig bereitgestellt wird. Auch Mischformen sind erfindungsgemäß möglich, bei welchen das Potential einer der mindestens einen Pseudowortleitung oder der mindestens einen Pseudobitleitung über die Ansteuerung oder Vorrichtung eingestellt oder bereitgestellt wird und bei welchen das Potential einer anderen der mindestens einen Pseudowortleitung oder der mindestens einen Pseudobitleitung dann anderweitig eingestellt oder bereitgestellt wird.
  • Bei einer bevorzugten erfindungsgemäßen Ausführungsform entspricht die Anzahl derjenigen Speicherzellen, welche mit der mindestens einen Pseudobitleitung verbunden sind, der Anzahl von Speicherzellen des Speichers, welche mit einer selben Bitleitung dieses Speichers verbunden sind, oder entspricht 1 weniger als diese Anzahl.
  • Bei einer erfindungsgemäßen Ausführungsform umfasst die Vorrichtung drei Pseudobitleitungen und zwei Pseudowortleitungen. Bei dieser Ausführungsform besteht die mindestens eine Speicherzelle aus mehreren Speicherzellen, welche sich in eine erste Menge dieser Speicherzellen und in eine zweite Menge dieser Speicherzellen teilen. Dabei ist jede dieser Speicherzellen mit der ersten Pseudobitleitung, eine erste Menge dieser Speicherzellen mit der zweiten Pseudobitleitung und eine zweite Menge dieser Speicherzellen mit der dritten Pseudobitleitung verbunden. Darüber hinaus ist jede dieser Speicherzellen sowohl mit der ersten als auch mit der zweiten Pseudowortleitung verbunden. Die Ansteuerung ist nun derart ausgestaltet, dass die Ansteuerung über die zweite Pseudowortleitung das Potenzial, auf welchem die zweite Pseudobitleitung liegt, in die erste Menge der Speicherzellen schreibt, und das Potenzial, auf welchem die dritte Pseudobitleitung liegt, in die zweite Menge der Speicherzellen schreibt.
  • Dadurch ist es vorteilhafterweise möglich, beispielsweise eine logische 0 in die erste Menge der Speicherzellen und eine logische 1 in die zweite Menge der Speicherzellen zu schreiben, um dadurch eine Belastung, welcher die erste Pseudobitleitung unterliegt, einer Belastung anzugleichen, welcher eine Bitleitung, welche mit denjenigen Speicherzellen verbunden ist, für die der Abschluss des Speicherzugriffs ermittelt werden soll, in der Praxis maximal unterworfen. Dieses Thema wurde vorab detailliert ausgeführt.
  • Im Rahmen der vorliegenden Erfindung wird auch ein Halbleiterspeicher bereitgestellt, welcher eine erfindungsgemäße Vorrichtung umfasst, so dass dieser erfindungsgemäße Halbleiterspeicher mit dem hier vorgestellten erfindungsgemäßen Bitleitungs-Dummy-Konzept seinen Speicherzugriff steuert.
  • Bei einer erfindungsgemäßen Ausführungsform ist der Halbleiter in der Lage wenigstens eines der folgenden Steuersignale zu verarbeiten:
    • • Write-Enable Durch diesen Befehl bzw. durch dieses Signal wird ein Schreibzugriff auf den Halbleiterspeicher vorbereitet.
    • • Read-Enable Durch diesen Befehl bzw. durch dieses Signal wird ein Lesezugriff auf den Halbleiterspeicher vorbereitet.
    • • Block-Select Durch diesen Befehl bzw. durch dieses Signal wird einer von verschiedenen Blöcken innerhalb des Halbleiterspeichers ausgewählt.
  • Bei dieser Ausführungsform ist die erfindungsgemäße Vorrichtung derart ausgestaltet, dass sie zumindest bei einem dieser Steuersignale (also zumindest immer dann, wenn dieses eine Steuersignal auftritt) jeweils die mindestens eine Speicherzelle mit dem vorbestimmten Potenzial beschreibt. Prinzipiell sind als Steuersignale neben einem globalen Signal, wie z. B. RESET, alle Signale nutzbar, welche einen Zugriff auf den Halbleiterspeicher signalisieren.
  • Die vorliegende Erfindung kann bei Speichern eingesetzt werden, welche bei ihrem Speicherzugriff mit mindestens einer vorgeladenen Bitleitung („precharged bitline”) arbeiten. Damit kann die Erfindung insbesondere bei RAMs eingesetzt werden, welche als Speicherzellen (aus sechs Transistoren bestehende) SPSRAM-Speicherzellen, (aus acht Transistoren bestehende) DPSRAM-Speicherzellen („Dual Port Static Random Access Memory”-Speicherzelle), 8T-SPSRAM-Speicherzellen mit gesonderter pull-down Leseleitung oder 3T- oder 4T-Speicherzellen einsetzen. Selbstverständlich ist die vorliegende Erfindung nicht auf diesen bevorzugten Anwendungsbereich beschränkt, sondern kann prinzipiell für jeden Speicher eingesetzt werden, bei welchem Daten mit Hilfe einer Bitleitung geschrieben oder auch nur gelesen werden, so dass die vorliegende Erfindung auch bei einem ROM (z. B. bei einem dynamischen ROM) eingesetzt werden kann.
  • Die DPSRAM-Speicherzellen weisen zwei zusätzliche Zugangstransistoren auf, so dass es möglich ist, zweimal jeweils eine Bitleitung und eine Bitleitung-Quer (insgesamt vier Bitleitungen) mit einer DPSRAM-Speicherzelle zu verbinden, wobei dann vier Wortleitungen (für jeden Zugangstransistor eine) verwendet werden. Dadurch können bei den DPSRAM-Speicherzellen, welche über dieselben Bitleitungen verbunden sind, zwei Lesezugriffe oder zwei Schreibzugriffe oder ein Lese- und ein Schreibzugriff (letzteres natürlich nicht für eine einzelne DPSRAM-Speicherzelle) gleichzeitig erfolgen. Wenn die zwei zusätzlichen Zugangstransistoren der DPSRAM-Speicherzelle mittels entsprechender Pseudowortleitungen gesperrt werden, verhält sich die DPSRAM-Speicherzelle wie eine SPSRAM-Speicherzelle, so dass die oben beschriebenen Überlegungen und Ausführungsformen auch für die DPSRAM-Speicherzellen gelten. Dasselbe gilt für Speicherzellen, welche noch weitere Zugangstransistoren aufweisen.
  • Die vorliegende Erfindung ist aber natürlich auch bei weiteren Speicherzellen-Typen, wie z. B. einer 8T-SPSRAM-Speicherzelle mit gesonderter pull-down Lese-Bitleitung, einer 4T Speicherzelle und einer 3T-Speicherzelle, einsetzbar, wie es später noch diskutiert wird.
  • Die vorliegende Erfindung wird nachfolgend näher unter Bezugnahme auf die folgende Zeichnung erläutert.
  • 1 stellt eine gewöhnliche SPSRAM-Speicherzelle, welche aus sechs Transistoren besteht, dar.
  • 2 stellt zwei Pseudospeicherzellen zusammen mit einer erfindungsgemäßen Ansteuerung dar.
  • 3 stellt eine erste erfindungsgemäße Ausführungsform einer Vorrichtung zur Steuerung eines Speicherzugriffs dar, bei welcher zwei Pseudowortleitungen und eine Pseudobitleitung ständig auf einem vorbestimmten Potenzial liegen.
  • 4 stellt eine weitere erfindungsgemäße Ausführungsform einer Vorrichtung zur Steuerung eines Speicherzugriffs dar, bei welcher eine Pseudowortleitung über eine Ansteuerung getriggert wird.
  • 5 stellt noch eine andere erfindungsgemäße Ausführungsform dar, bei welcher eine erste Menge der Speicherzellen mit einer anderen Pseudobitleitung als eine zweite Menge der Speicherzellen verbunden ist.
  • 6 stellt eine andere erfindungsgemäße Ausführungsform einer Vorrichtung zur Steuerung eines Speicherzugriffs dar, bei welcher zwei Pseudowortleitungen über eine Ansteuerung gemeinsam getriggert werden.
  • 7 stellt eine weitere erfindungsgemäße Ausführungsform dar, bei welcher eine Pseudowortleitung mit einer Ansteuerung getriggert wird und das Potenzial einer anderen Pseudowortleitung über eine Einrichtung vorgegeben wird.
  • 8 stellt noch eine weitere erfindungsgemäße Ausführungsform dar.
  • 9 stellt eine erfindungsgemäße Ausführungsform dar, bei welcher die erfindungsgemäße Vorrichtung nur eine Pseudobitleitung und nur eine Pseudowortleitung umfasst.
  • 10 stellt eine erfindungsgemäße Ausführungsform dar, bei welcher die Pseudospeicherzellen aus SPSRAM-Speicherzellen mit einer gesonderten pull-down Lesebitleitung bestehen.
  • 11 stellt eine erfindungsgemäße Ausführungsform dar, bei welcher die Pseudospeicherzellen aus 3T-Speicherzellen bestehen.
  • In 1 ist eine gewöhnliche SPSRAM-Speicherzelle 1 dargestellt, welche bereits oben beschrieben worden ist. Eine solche Speicherzelle 1 kann zum einen als normale Speicherzelle zum Speichern eines Bits eingesetzt werden. Zum anderen kann eine solche Speicherzelle 1 auch erfindungsgemäß mit einer Pseudobitleitung 11 und einer Pseudobitleitung-Quer 12 als Pseudospeicherzelle 1 eingesetzt werden, um dadurch das so genannte Bitleitungs-Dummy-Konzept auszubilden, bei welchem das Zeitverhalten einer normalen Bitleitung und einer normalen Bitleitung-Quer im ungünstigsten Fall mittels der Pseudobitleitung und der Pseudobitleitung-Quer zusammen mit mehreren der in 1 dargestellten Pseudospeicherzellen 1 nachgebildet wird. Aufgrund ihres Aufbaus kann die Speicherzelle der 1 sowohl beim Schreiben als auch beim Lesen „dual rail” bzw. komplementär betrieben werden.
  • In 2 sind zwei von mehreren Pseudospeicherzellen 1 dargestellt, welche jeweils mit der Pseudobitleitung 11, der Pseudobitleitung-Quer 12, einer ersten Pseudowortleitung 13 und einer zweiten Pseudowortleitung 14 verbunden sind. Dabei werden die Pseudobitleitung 11, die Pseudobitleitung-Quer 12, die erste Pseudowortleitung 13 und die zweite Pseudowortleitung 14 von einer Ansteuerung 5 einer Vorrichtung 7 eines in 3 dargestellten Halbleiterspeichers 10 angesteuert.
  • Die in 3 dargestellte erfindungsgemäße Vorrichtung 7 umfasst keine funktionelle Ansteuerung 5, da die erste Pseudowortleitung 13 ständig auf einem LOW-Pegel (VSS) und die zweite Pseudowortleitung 14 ständig auf einem HIGH-Pegel (VDD) gehalten wird. Darüber hinaus liegt die zweite Pseudobitleitung 12 ständig auf VSS. Durch diese ständige Belegung der zweiten Pseudobitleitung 12 und der zweiten Pseudowortleitung 14 wird ständig ein logischer HIGH-Pegel in die Speicherzellen 1 geschrieben.
  • Es sei angemerkt, dass die Pseudowortleitungen 13, 14 meistens nicht direkt mit einer Versorgungsspannung (VDD bzw. VSS) verbunden sind, sondern das Potenzial der entsprechenden Versorgungsspannung quasi auf die entsprechende Pseudowortleitung 13, 14 gespiegelt wird oder anders ausgedrückt das Potenzial der entsprechenden Pseudowortleitung 13, 14 eine Replik der entsprechenden Versorgungsspannung ist. Diese galvanische Isolation der Pseudowortleitungen gegenüber der entsprechenden Versorgungsspannung vermeidet vorteilhafterweise ESD-Ausfälle. Die entsprechenden Potenziale oder Pegel der Pseudowortleitungen 13, 14 können beispielsweise durch Tie-Zellen („tie-cells”) generiert werden (siehe z. B. Patentschriften US 7,221,183 oder US 6,396,306 ).
  • Dieses Erzeugen des Potenzials einer Pseudowortleitung über eine Replik der entsprechenden Versorgungsspannung kann natürlich bei allen hier dargestellten und diskutierten Ausführungsformen eingesetzt werden. Dazu ist an allen Pseudowortleitungen in den Figuren, in denen VDD bzw. VSS eingezeichnet ist, beispielsweise eine entsprechende Tie-Zelle zu realisieren, welche dann das Potenzial der entsprechenden Pseudowortleitung einstellt.
  • Bei einem Lesevorgang des Halbleiterspeichers 10 wird nun in einem ersten Schritt die Pseudobitleitung 11 auf den logischen HIGH-Pegel (VDD) vorgeladen. In einem weiteren Schritt wird die Pseudobitleitung 11 über einen oder mehrere Transistoren in der Erfassungsvorrichtung 6 auf einen zum logischen HIGH-Pegel komplementären logischen Pegel (VSS) gezogen. Dieser eine oder diese mehreren Transistoren entsprechen dabei hinsichtlich ihrer Treiberfähigkeit einer normalen Speicherzelle, welche bei einem Lesevorgang eine Bitleitung auf den logischen LOW-Pegel (VSS) zieht (falls eine logisch 0 in der Speicherzelle gespeichert ist), um dadurch die Treiberfähigkeit dieser normalen Speicherzelle in der Erfassungsvorrichtung 6 so gut wie möglich nachzubilden. Dabei misst die Erfassungsvorrichtung 6 das Potential auf der Pseudobitleitung 11. Wenn dieses Potenzial kleiner als ein vorbestimmter Schwellenwert ist, werden die Leseverstärker (nicht dargestellt) des Halbleiterspeichers 10 angesteuert, um die an ihnen angeschlossenen normalen Bitleitungen (und eventuell Bitleitungen-Quer) auszuwerten, wodurch der eigentliche Lesevorgang abgeschlossen ist. Der dabei verwendete vorbestimmte Schwellenwert ist dabei konstant und wird je nach Ausgestaltung des Halbleiterspeichers 10 bei zeitkritischen Halbleiterspeichern in einem Bereich 50% bis 80% von VDD (0,5·VDD bis 0,8·VDD) – besser 60% bis 70% von VDD (0,6·VDD bis 0,7·VDD) – oder bei zeitunkritischen Halbleiterspeichern bzw. bei Halbleiterspeichern mit hohen Sicherheitsanforderungen in einem Bereich 20% bis 50% von VDD (0,2·VDD bis 0,5·VDD) – besser 30% bis 40% von VDD (0,3·VDD bis 0,4·VDD) – gewählt.
  • Die Wahl dieses vorbestimmten Schwellenwerts ist dabei eine Abwägung zwischen einem minimalen Hub (d. h. einem möglichst kleinen aber ausreichend großen Unterschied zwischen einem den logischen Wert 0 repräsentierenden Potential und einem den logischen Wert 1 repräsentierenden Potential) gegenüber einer maximalen Störsicherheit. Je größer der Hub ist, desto größer ist auch die Störsicherheit, aber desto länger dauert auch der Speicherzugriff. Diese Abwägung gilt auch für eine differentielle Erfassung des Abschlusses eines Lesevorgangs, wobei der Abschluss mittels der Pseudobitleitung 11 und der Pseudobitleitung-Quer 12 erfasst wird.
  • Bei einer weiteren in 4 dargestellten Ausführungsform der Vorrichtung 7 oder des Halbleiterspeichers 10 liegt die zweite Pseudowortleitung 14 nicht ständig auf einem vorbestimmten Potenzial, sondern wird von einer Ansteuerung 5 „getriggert”. Dadurch werden die Zugangstransistoren 2 nicht ständig durchgeschaltet, was hinsichtlich ihrer Haltbarkeit vorteilhaft ist. Die Ansteuerung 5 ist dabei derart ausgestaltet, dass sie dafür sorgt, dass das Potenzial (VSS), auf welchem die Pseudobitleitung-Quer 12 liegt, in den zweiten internen Knoten 4 jeder Speicherzelle 1 und somit ein logischer HIGH-Pegel in jede Speicherzelle 1 geschrieben wird. Zum Beispiel könnte die Ansteuerung 5 derart ausgestaltet sein, dass dies bei jedem Speicherzugriff, welcher beispielsweise durch Write-Enable, Read-Enable, Block-select gekennzeichnet ist, geschieht.
  • Bezüglich des weiteren Aufbaus und bezüglich des weiteren Betriebs entsprechen die Vorrichtung 7 und damit der Halbleiterspeicher 10 der in 3 dargestellten Ausführungsform.
  • Unter dem Begriff „triggern” wird dabei verstanden, dass die Ansteuerung 5 einen Puls auf der zweiten Pseudowortleitung 14 erzeugt, mit welchem der Wert der Pseudobitleitung-Quer 12 in die Speicherzellen 1 geschrieben wird. Zu Zeiten, in welchen der Puls nicht erzeugt wird bzw. nicht getriggert wird, hält die Ansteuerung die zweite Pseudowortleitung auf einem Wert, so dass die davon gesteuerten Zugangstransistoren 2 (rechts in 2) gesperrt werden.
  • Im Vergleich zu der in 4 dargestellten Ausführungsform sind bei der Ausführungsform der 5 die Pseudobitleitung-Quer in eine erste Pseudobitleitung-Quer 12' und in eine zweite Pseudobitleitung-Quer 12'' aufgeteilt. Dabei ist die erste Pseudobitleitung-Quer 12' ständig mit einem LOW-Pegel (Versorgungsspannung VSS) und die zweite Pseudobitleitung-Quer 12'' ständig mit einem weiteren Potenzial (hier: Versorgungsspannung VDD) verbunden. Wenn die Pseudowortleitung 14 getriggert (d. h. pulsartig mit einem HIGH-Pegel beaufschlagt) wird, wird somit ein logischer HIGH-Pegel in die mit der ersten Pseudobitleitung-Quer 12' verbundenen Speicherzellen 1 und eine logischer LOW-Pegel in die mit der zweiten Pseudobitleitung-Quer 12'' verbundenen Speicherzellen 1 eingeschrieben.
  • Da gerade bei den heutigen Halbleiterspeichern, bei welchen z. B. 512 Speicherzellen mit einer selben Bitleitung verbunden sind, schon aus statistischen Gründen der Fall, dass alle mit derselben Bitleitung verbundenen Speicherzellen bis auf eine Speicherzelle eine logische 1 aufweisen (die Wahrscheinlich keit liegt bei 1/2511) nahezu nie auftritt, kann durch die in der 5 dargestellte Ausführungsform der in der Praxis relevante Fall bzw. der in der Praxis relevante Leckstrom, welcher durch die einen logischen HIGH-Pegel abspeichernden Speicherzellen hervorgerufen wird, besser nachgebildet werden.
  • Bezüglich des weiteren Aufbaus und bezüglich des weiteren Betriebs entsprechen die Vorrichtung 7 und damit der Halbleiterspeicher 10 der in 4 dargestellten Ausführungsform.
  • Im Vergleich zu der in 4 dargestellten Ausführungsform sind die erste und die zweite Pseudowortleitung 13, 14 bei der in 6 dargestellten Ausführungsform miteinander verbunden und werden daher gemeinsam von der Ansteuerung 5 getriggert. Daher hat die Ansteuerung 5 bei dieser Ausführungsform zum einen die Aufgabe, zu vorbestimmten Zeitpunkten einen Triggerpuls bereitzustellen, um mittels der zeitgleich auf der Pseudobitleitung 11 und der Pseudobitleitung-Quer 12 vorhandenen Potenziale, hier VDD und VSS, einen logischen HIGH-Pegel in die Speicherzelle zu schreiben. Ferner wird in dieser Betriebsphase die Erfassungsvorrichtung 6 durch die Ansteuerung 5 derart angesteuert, dass diese den Programmiervorgang (d. h. das Einstellen eines logischen Pegels in den Speicherzellen) nicht beeinflusst.
  • Es ist auch möglich, dass beim Programmieren der Speicherzellen 1 die Pseudobitleitung 11 über die Erfassungsvorrichtung 6 auf den entsprechenden logischen Pegel (hier VDD) eingestellt wird. Somit würde man die Funktion der Erfassungsvorrichtung 6, die Pseudobitleitung 11 vorzuladen, ebenfalls zur Programmierung der Speicherzellen 1 verwenden. Bei der in 6 dargestellten Ausführungsform würde die Erfassungsvorrichtung 6 zur Programmierung der Speicherzellen 1 über die Ansteuerung 5 angesteuert.
  • Dieser Einsatz der Erfassungsvorrichtung 6 zur Programmierung der Speicherzellen 1 ist bei allen hier dargestellten oder diskutierten Ausführungsformen möglich.
  • Generell ist es bei allen Ausführungsformen, welche eine Ansteuerung 5 aufweisen, möglich, dass die Erfassungsvorrichtung 6 über die Ansteuerung 5 angesteuert wird. Natürlich ist es aber auch bei jeder Ausführungsform möglich, dass die Steuerung der Ansteuerung 5 und der Erfassungsvorrichtung 6 durch einen in den Figuren nicht explizit dargestellten Teil der Vorrichtung 7 erfolgt.
  • Die Ansteuerung 5 hat bei der in 6 dargestellten Ausführungsform die Aufgabe, die schaltbare Verbindung zwischen den Speicherzellen 1 und der Pseudobitleitung 11 bzw. den Zugangtransistor 2 auf der linken Seite (in 2) im Wesentlichen zu sperren während die Erfassungsvorrichtung 6 in einer weiteren Betriebsphase über das Potenzial der Pseudobitleitung 11 den Abschluss eines Speicherzugriffs ermittelt.
  • Bezüglich des weiteren Aufbaus und bezüglich des weiteren Betriebs entsprechen die Vorrichtung 7 und damit der Halbleiterspeicher 10 der in 4 dargestellten Ausführungsform.
  • Im Vergleich zu der in 4 dargestellten Ausführungsform wird bei der in 7 dargestellten Ausführungsform das Potenzial der ersten Pseudowortleitung 13 über eine Einrichtung 8 der Vorrichtung 7 eingestellt. Bezüglich des weiteren Aufbaus und bezüglich des weiteren Betriebs entsprechen die Vorrichtung 7 und damit der Halbleiterspeicher 10 der in 4 dargestellten Ausführungsform. Im Vergleich zu der in 5 oder 6 dargestellten Ausführungsform kann die Vorrichtung 7 der 7 die zweite Pseudowortleitung 14 triggern, ohne dass dadurch auch die erste Pseudobitleitung 11 über den Zugangtransistor 2 (links in 2) mit den Speicherzellen 1 verbunden wird. Die direkte Ansteuerung der Pseudowortleitung 13 ermöglicht die Abbildung weiterer parasitärer Effekte. Wenn beispielsweise über irgendwelche Mechanismen verursacht wird, dass die bei einem Lesevorgang des Halbleiterspeichers 10 störenden Leckströme größer sind, als die von den Pseudospeicherzellen 1 nachgebildeten Leckströme, kann für das Potenzial der ersten Wortleitung 13 mittels der Einrichtung 8 ein erhöhtes Potenzial eingestellt werden, um dadurch die von jeder Speicherzelle 1 über den Zugangtransistor links (siehe 2) verursachten Leckströme derart zu erhöhen, dass sie diesen störenden Leckströmen besser entsprechen. Entsprechend lassen sich die Leckströme reduzieren, wenn das Potenzial auf der ersten Pseudowortleitung 13 gegenüber dem Normalfall reduziert wird (gegebenenfalls auch unter 0 V).
  • Der in 8 dargestellte Halbleiterspeicher 10 umfasst (wie auch die 3–7) neben normalen Speicherzellen (nicht dargestellt) mehrere Pseudospeicherzellen 1, welche mit der Pseudobitleitung 11, der Pseudobitleitung-Quer 12, der ersten Pseudowortleitung 13 und der zweiten Pseudowortleitung 14 verbunden sind. Neben der bereits in 2 dargestellten Ansteuerung 5 umfasst der Halbleiterspeicher 10 eine Erfassungsvorrichtung 6, wobei die Ansteuerung 5, die Erfassungsvorrichtung 6 und die Pseudobitleitung 11, die Pseudobitleitung-Quer 12, die erste Pseudowortleitung 13 und die zweite Pseudowortleitung 14 Bestandteil einer erfindungsgemäßen Vorrichtung 7 des Halbleiterspeichers 10 sind. Im Gegensatz zur Ausführungsform der 2 ist die Erfassungsvorrichtung 6 bei dieser Ausführungsform mit beiden Pseudobitleitungen 11, 12 verbunden, wodurch die Erfassungsvorrichtung 6 auch in der Lage ist eine Potenzialdifferenz zwischen den Potenzialen der Pseudobitleitung 11 und der Pseudobitleitung-Quer 12 auszuwerten, um abhängig davon den Abschluss eines Speicherzugriffs zu ermitteln.
  • Eine Anzahl P der Pseudospeicherzellen 1, welche mit der Pseudobitleitung 11 und der Pseudobitleitung-Quer 12 verbunden sind entspricht im Wesentlichen der Anzahl M von Speicherzellen (nicht dargestellt), welche mit einer normalen Bitleitung und mit einer normalen Bitleitung-Quer in dem Halbleiterspeicher 10 verbunden sind. Sofern für die Pseudospeicherzellen 1 das gleiche Zell-Layout wie für die funktionalen Speicherzellen verwendet wird, weisen die Speicherzellen 1 an den Pseudobitleitungen 11 und 12 vergleichbare Lasten zum tatsächlichen Speicherfeld auf. Es sollte daher stets gelten, dass P ungefähr gleich M ist. Berücksichtigt man, dass die Erfassungsvorrichtung 6 ebenfalls eine Last entsprechend einer Pseudospeicherzelle 1 darstellt, gilt für den Idealfall P = M – 1. Selbstverständlich gehören auch Ausführungsformen, bei welchen diese Anzahl der Pseudospeicherzellen 1 etwas größer oder etwas kleiner als die Anzahl M der mit derselben Bitleitung verbundenen Speicherzellen ist, unter den Schutzumfang dieser Anmeldung. Daher liegt P erfindungsgemäß insbesondere in einem durch folgende Gleichung (1) definierten Bereich. 0,9·M ≤ P ≤ 1,1·M. (1)
  • Die aus Pseudospeicherzellen 1, Pseudobitleitungen 11, 12 und Pseudowortleitungen 13, 14 aufgebaute Anordnung in 2 bis 8 unterscheidet sich bezüglich der Pseudowortleitungen 13, 14 und deren Ansteuerung wesentlich von einer normalen Anordnung von Speicherzellen zum Abspeichern von Informationen in dem Halbleiterspeicher 10. Während nämlich die Wortleitungen bei einer normalen Anordnung von Speicherzellen senkrecht zu den Bitleitungen (also bei den dargestellten Figuren horizontal) verlaufen, verlaufen die Pseudowortleitungen 13, 14 in 2 bis 8 parallel zu den Pseudobitleitungen 11, 12.
  • Die Funktionsweise der in 8 dargestellten Vorrichtung 7 ist wie folgt.
  • Beim Auftreten von Steuersignalen wie Write-Enable, Read-Enable, Block-select usw. schreibt die Vorrichtung 7 zur Initialisierung entweder einen logischen LOW-Pegel oder einen logischen HIGH-Pegel in alle Pseudospeicherzellen 1. Dies geschieht in analoger Weise wie bei einer Speicherzelle, wie es im Bezug zur 1 vorn beschrieben ist. Um beispielsweise einen logischen LOW-Pegel in die Pseudospeicherzelle 1 zu schreiben, wird die Pseudobitleitung 11 von der Ansteuerung 5 auf das Potenzial VSS gezogen und die erste Pseudowortleitung 13 auf das Potenzial VDD gezogen, um den linken internen Speicherknoten 3 (siehe 2) auf einen logischen LOW-Pegel einzustellen, wodurch ein logischer LOW-Pegel in alle Pseudospeicherzellen 1 geschrieben wird. Falls ein logischer HIGH-Pegel in alle Pseudospeicherzellen 1 zu schreiben ist, zieht die Ansteuerung die Pseudobitleitung-Quer 12 auf das Potenzial VSS und die zweite Pseudowortleitung 14 auf das Potenzial VDD, wodurch ein logischer LOW-Pegel in dem rechten internen Speicherknoten 4 (siehe 2) eingestellt wird. Aufgrund der oben beschriebenen Funktionsweise einer SPSRAM-Speicherzelle 1 stellt sich dann der linke interne Speicherknoten 3 auf den logischen HIGH-Pegel bzw. VDD ein, wenn der rechte interne Speicherknoten 3 den logischen LOW-Pegel bzw. das Potenzial VSS aufweist, da in diesem Fall der PMOS-Transistor oben links (siehe 1) durchschaltet und somit den linken internen Speicherknoten 3 mit VDD kurzschließt bzw. auf VDD zieht.
  • Bei einem Lesevorgang wird nun in einem ersten Schritt sowohl die Pseudobitleitung 11 als auch die Pseudobitleitung-Quer 12 auf VDD vorgeladen. Die betragsmäßig großen Pseudobitleitungskapazitäten speichern dieses Potenzial für einen gewissen Zeitraum. In einem weiteren anschließenden Schritt – noch während die Pseudobitleitungen vorgeladen sind – wird die Pseudobitleitung 11 über einen oder mehrere Transistoren in der Erfassungsvorrichtung 6 auf VSS entladen. Dabei misst die Erfassungsvorrichtung 6 die Potentialdifferenz zwischen dem Potenzial der Pseudobitleitung-Quer 12 und der Pseudobitleitung 11. Wenn diese Differenz größer als ein vorbestimmter Schwellenwert ist, werden die Leseverstärker (nicht dargestellt) des Halbleiterspeichers 10 angesteuert, um die an ihnen angeschlossenen normalen Bitleitungen und Bitleitungen-Quer auszuwerten, wodurch der Lesevorgang abgeschlossen ist.
  • Da sich die einzelne Pseudospeicherzelle 1 bezüglich ihrer Dimensionierung nicht von einer normalen Speicherzelle unterscheidet, weist die einzelne Pseudospeicherzelle 1 dasselbe elektrische Verhalten, insbesondere bezüglich ihrem Leckstrom, wie eine normale Speicherzelle auf, so dass das Zeitverhalten einer normalen Bitleitung mittels der Pseudobitleitung 11 optimal nachgebildet werden kann, da an der Pseudobitleitung (zumindest ungefähr) genau so viele Speicherzellen desselben Typs hängen, wie an der normalen Bitleitung.
  • Darüber hinaus ist es möglich, entweder einen logischen LOW-Pegel oder einen logischen HIGH-Pegel in wirklich alle Pseudospeicherzellen 1 zu schreiben, wie es oben beispielhaft erläutert ist. Daher kann die in 8 dargestellte Vorrichtung 7 zur Steuerung eines Speicherzugriffs einen Lesevorgang, bei welchem sowohl die normale Bitleitung als auch die normale Bitleitung-Quer auf VDD vorgeladen wird, wobei zuvor von der Vorrichtung 7 in alle Pseudospeicherzellen 1 ein logischer HIGH-Pegel programmiert wurde, steuern. Mit der Vorrichtung 7 ist aber auch eine Steuerung eines komplementären Betriebs mit einem Lesevorgang, bei welchem sowohl die normale Bitleitung als auch die normale Bitleitung-Quer auf VSS vorgeladen wird, ohne Probleme möglich, indem die Vorrichtung 7 in diesem Fall in alle Pseudospeicherzellen 1 einen logischen LOW-Pegel schreibt. Für den komplementären Betrieb empfiehlt sich auch ein alternativer Aufbau (nicht dargestellt) der Pseudospeicherzellen derart, dass die Zugriffstransistoren 2 als PMOS-Transistoren ausgeführt werden.
  • Da die Programmierung der logischen LOW-Pegel bzw. HIGH-Pegel durch explizites Schreiben komplementärer Daten über beide Pseudobitleitungen 11, 12 erfolgen kann, besteht bei der in 8 dargestellten Ausführungsform auch nicht die Möglichkeit, dass ein gewisser Anteil der Pseudospeicherzellen 1 nicht den gewünschten logischen Wert bzw. Pegel aufweist.
  • Bei der in 9 dargestellten Ausführungsform umfasst die erfindungsgemäße Vorrichtung 7 neben der Ansteuerung 5 und der Erfassungsvorrichtung 6 nur eine Pseudobitleitung 11 und eine Pseudowortleitung 13, wobei sowohl die Pseudobitleitung 11 als auch die Pseudowortleitung 13 mit allen Pseudospeicherzellen 1 verbunden ist. Unter einer Pseudospeicherzelle 1 wird hier eine Speicherzelle verstanden, welche mit mindestens einer Pseudobitleitung 11, 12 (bei der in 9 dargestellten Ausführungsform nur die Pseudobitleitung 11) verbunden ist, wobei mittels der Pseudospeicherzelle 1 und der mindestens einen Pseudobitleitung 11 ein Abschluss eines Speicherzugriffs des Halbleiterspeicher 1 ermittelt wird. Die Pseudospeicherzellen 1 können Speicherzellen sein, welche nur einen Zugangtransistor 2 aufweisen. Es ist aber auch möglich, dass es sich bei den Pseudospeicherzellen 1 um Speicherzellen mit zwei Zugangstransistoren 2 (wie z. B. die in 1 dargestellte SPSRAM-Speicherzelle) handelt, wobei bei der in 9 dargestellten Ausführungsform nur die Pseudobitleitung 11 und die erste Pseudowortleitung 13 angesteuert werden bzw. zugreifbar sind. Mit anderen Worten arbeitet die in 9 dargestellte Pseudospeicherzelle 1 sowohl beim Schreiben als auch beim Lesen „single rail”.
  • Die Funktionsweise der in 9 dargestellten Vorrichtung 7 ist wie folgt.
  • Zu gewissen Zeitpunkten schreibt die Vorrichtung 7 entweder einen logischen LOW-Pegel oder einen logischen HIGH-Pegel in alle Pseudospeicherzellen 1. Dazu wird der entsprechende logische Pegel mittels der Pseudobitleitung 11 über die Ansteuerung 5 eingestellt und die Pseudowortleitung 13 über die Ansteuerung 5 getriggert, um so den logischen Pegel der Pseudobitleitung 11 in die Pseudospeicherzellen 1 zu schreiben. Dazu kann das Potenzial der Pseudowortleitung 11 auch auf einen Pegel oberhalb von VDD (z. B. auf VDD + Vth) eingestellt werden, um das Programmieren eines logischen HIGH-Pegels in die Pseudospeicherzellen 1 zu erleichtern.
  • Bei einem Lesevorgang wird in einem ersten Schritt die Pseudobitleitung 11, je nachdem welches Lesekonzept verwendet wird, entweder auf VDD oder auf VSS vorgeladen. In einem weiteren Schritt wird die Pseudobitleitung 11 mittels der Erfassungsvorrichtung 6 auf das komplementäre Potenzial, je nachdem welches Lesekonzept verwendet wird, also entweder auf VSS oder auf VDD, gezogen, wobei das Lesen eines logischen LOW-Pegels oder eines logischen HIGH-Pegels (je nach Lesekonzept) aus einer normalen Speicherzelle nachgebildet wird. Dabei überwacht die Erfassungsvorrichtung das Potenzial auf der Pseudobitleitung 11. Wenn das Potenzial unterhalb einen ersten Schwellenwert fällt oder über einen zweiten Schwellenwert steigt (je nach Lesekonzept), werden die Leseverstärker (nicht dargestellt) des Halbleiterspeichers 10 angesteuert, um die an ihnen angeschlossenen normalen Bitleitungen (und eventuell Bitleitungen-Quer) auszuwerten, wodurch der Lesevorgang abgeschlossen wird.
  • Wie der konstante erste bzw. zweite Schwellenwert eingestellt wird, hängt von den Anforderungen an den Halbleiterspeicher 10 ab. Bei einem zeitkritischen Halbleiterspeicher wird der erste Schwellenwert in einem Bereich von 20% bis 50% (besser 30% bis 40%) der betragsmäßigen Differenz aus dem ersten Potenzial und dem zweiten Potenzial unterhalb des ersten Potenzials gewählt, sofern das erste Potenzial oberhalb des zweiten Potenzials liegt. Sofern das erste Potenzial unterhalb des zweiten Potenzials liegt, liegt der zweite Schwellenwert dann in einem Bereich von 20% bis 50% (besser 30% bis 40%) der betragsmäßigen Differenz aus dem ersten Potenzial und dem zweiten Potenzial oberhalb des ersten Potenzials.
  • Handelt es sich hingegen bei dem Halbleiterspeicher 10 um keinen zeitkritischen Halbleiterspeicher, kann der erste bzw. zweite Schwellenwert in einem Bereich von 50% bis sogar 80% (besser 60% bis 70%) unterhalb bzw. oberhalb des ersten Potenzials gewählt werden.
  • Mit anderen Worten reicht bei einem zeitkritischen Halbleiterspeicher eine Potenzialänderung von 20% bis 50% (besser 30% bis 40%) der betragsmäßigen Differenz aus dem ersten Potenzial und dem zweiten Potenzial ausgehend von dem Potenzial, auf welches die Pseudobitleitung 11 vorgeladen wurde, aus, um die Leseverstärker des Halbleiterspeichers 10 anzusteuern, während diese Potenzialänderung bei zeitunkritischen Halbleiterspeichern 50% bis sogar 80% (besser 60% bis 70%) betragen kann, bis die Leseverstärker des Halbleiterspeichers 10 angesteuert werden.
  • Es sei darauf hingewiesen, dass bei zeitkritischen Halbleiterspeichern auch die Detektoren, welche ein Über-/Unterschreiten des jeweiligen Schwellenwerts erfassen, Qualitäts-Detektoren sind, welche genauer arbeiten und meist einen höheren Stromverbrauch aufweisen, als diejenigen Detektoren, welche bei zeitunkritischen Halbleiterspeichern verwendet werden.
  • Dem Fachmann ist bekannt, dass viele Merkmale, welche explizit für eine der in den 2 bis 9 dargestellten Ausführungsformen, erläutert worden sind, auch bei anderen der in den 2 bis 9 dargestellten Ausführungsformen eingesetzt werden können, obwohl sie bei der entsprechenden Ausführungsform nicht explizit erwähnt worden sind.
  • Zum Beispiel kann die Aufteilung der Pseudobitleitung in die erste Pseudobitleitung-Quer 12' und die zweite Pseudobitleitung-Quer 12'' bei allen Ausführungsformen eingesetzt werden, welche eine Pseudobitleitung-Quer 12 aufweisen. Bei denjenigen Ausführungsformen, bei welchen die Pseudobitleitung-Quer 12 über die Ansteuerung 5 eingestellt wird, würden dann auch die erste Pseudobitleitung-Quer 12' und die zweite Pseudobitleitung-Quer 12'' durch die Ansteuerung 5 eingestellt werden.
  • Natürlich ist zu beachten, dass eine Aufteilung der Pseudobitleitung-Quer in eine Pseudobitleitung-Quer' und eine Pseudobitleitung-Quer'' nur dann sinnvoll ist, wenn die beiden Wortleitungen 13, 14 nicht miteinander verbunden sind bzw. nicht immer dasselbe Potenzial aufweisen, da die erste Pseudowortleitung 13 im Wesentlichen ausgeschaltet bzw. nur leicht leitend eingestellt werden darf, um einen Kurzschluss über die Pseudobitleitung 11 zu vermeiden.
  • Darüber hinaus kann bei den dargestellten Ausführungsformen anstelle des bevorzugten logischen HIGH-Pegels, je nachdem welches Lesekonzept verwendet wird, auch der logische LOW-Pegel in die Pseudospeicherzellen 1 eingeschrieben werden. Dazu würde beispielsweise bei den in 3, 4, 6 und 7 dargestellten Ausführungsformen die Pseudobitleitung-Quer 12 anstelle von VSS jeweils mit VDD beaufschlagt werden. Ergänzend kann dann auch ein alternativer Aufbau (nicht dargestellt) der Pseudospeicherzellen 1 Einsatz finden, bei welchem die Zugriffstransistoren 2 als PMOS-Transistoren ausgeführt sind.
  • Wenn sowohl die Pseudobitleitung 11 als auch die Pseudobitleitung-Quer 12 von der Ansteuerung 5 eingestellt werden können und außerdem beide Zugangstransistoren 2 mittels der ersten und der zweiten Pseudowortleitung 13, 14 aktivierbar sind, wie es bei den in 2 und 8 dargestellten Ausführungsformen der Fall ist, kann der logische Pegel in die Pseudospeicherzellen 1 entweder mittels der Pseudobitleitung 11 und der ersten Pseudowortleitung 13 oder mittels der Pseudobitleitung-Quer 12 und der zweiten Pseudowortleitung 14 oder gleichzeitig mittels sowohl der Pseudobitleitung 11 und der Pseudobitleitung-Quer 12 und der ersten und der zweiten Pseudowortleitung 13, 14 eingeschrieben werden.
  • Das Merkmal, einen logischen HIGH-Pegel direkt in die Pseudospeicherzellen 2 einzuschreiben, indem eine Pseudowortleitung 13 bzw. 14 auf ein Potenzial oberhalb (mind. VDD + Vth) eingestellt wird, ist prinzipiell bei allen dargestellten Ausführungsformen, bei welchen eine Pseudobitleitung 13 bzw. 14 (insbesondere auch bei der Ausführungsform der 5 für das Potenzial der zweiten Pseudowortleitung 14) bislang auf ein Potenzial VDD eingestellt wird, möglich.
  • In 10 ist eine 8T-SPSRAM-Speicherzelle 1 mit einer pulldown Lesebitleitung 11a als eine der Pseudospeicherzellen 1 dargestellt. Diese Pseudospeicherzelle 1 ist bis auf die beiden Transistoren rechts mittig in 10 wie eine 6T-SPSRAM-Speicherzelle in 1 aufgebaut. Im Unterschied zu der 6T-SPSRAM-Speicherzelle weist die Pseudospeicherzelle 1 der 10 allerdings einen Anschluss für eine gesonderte Lesebitleitung bzw. Pseudolesebitleitung 11a auf, welche mittels des Zugangstransistors 2a mit der Pseudospeicherzelle 1 verbunden ist. Auch diese Pseudolesebitleitung 11a ist wiederum vor dem Auslesen geeignet vorzuladen; bei der in 10 dargestellten Ausführungsform auf den logischen HIGH-Pegel. Wenn dann während des Lesevorgangs eine erste Pseudowortleitung 13a aktiviert wird, wird der in der Pseudospeicherzelle 1 gespeicherte logische Pegel invers auf die Pseudolesebitleitung 11a transferiert. Die beiden Pseudoschreibbitleitungen 12a und 12b werden lediglich zum Beschreiben der Pseudospeicherzelle 1 verwendet, weshalb auch die Zugangstransistoren 2, welche mit den beiden Pseudoschreibbitleitungen 12a und 12b verbunden sind, stets von nur einer (der gleichen) Pseudowortleitung 14a angesteuert werden. Es sei darauf hingewiesen, dass die in 10 dargestellte Pseudospeicherzelle 1 auch über die Pseudobitleitungen 12a, 12b mittels der Pseudowortleitung 14a in der zuvor beschriebenen Weise gelesen werden könnte. Dazu müsste allerdings eine der Pseudobitleitungen 12a, 12b mit der Erfassungsvorrichtung 6 verbunden werden. Im normalen Betrieb arbeitet eine Speicherzelle vom Typ 8T-SPSRAM-Speicherzelle 1 mit einer pull-down Lesebitleitung beim Schreiben differenziell („dual rail”) und beim Lesen „single rail”.
  • Im Unterschied zu den vorher diskutierten Ausführungsformen besitzt die in 10 dargestellte Ausführungsform drei Pseudobitleitungen 11a, 12a, 12b, wobei zwei Pseudobitleitungen 12a, 12b zum Beschreiben der Pseudospeicherzelle 1 und eine Pseudobitleitung 11a zum Lesen der Pseudospeicherzelle 1 ausgelegt ist. Demnach sind alle erfindungsgemäßen Ausführungsformen bzw. Merkmale, welche mit zwei Bitleitungen 11, 12 arbeiten, auch entsprechend mit der in 10 dargestellten Ausführungsform realisierbar.
  • Bei der in 10 dargestellten Pseudospeicherzelle 1 können die beiden Pseudoschreibbitleitungen 12a, 12b konstante komplementäre Potenziale (z. B. VDD und VSS) aufweisen, um bei einer Aktivierung der Pseudowortleitung 14a einen logischen HIGH-Pegel in die Pseudospeicherzelle 1 zu schreiben, anstatt dass nur die Pseudobitleitung-Quer 12 ein konstantes Potenzial aufweist, wie es bei den Ausführungsformen der 3 bis 6 der Fall ist. Darüber hinaus ist es bei der in 10 dargestellten Pseudospeicherzelle 1 möglich, sowohl die Pseudoschreibbitleitung 12a als auch die Pseudoschreibbitleitung-Quer 12b aufzuteilen, so dass eine erste Pseudoschreibbitleitung 12a' und eine erste Pseudoschreibbitleitung-Quer 12b' mit einer ersten Menge der Pseudospeicherzellen 1 und eine zweite Pseudoschreibbitleitung 12a'' und eine zweite Pseudoschreibbitleitung-Quer 12b'' mit einer zweiten Menge der Pseudospeicherzellen 1 verbunden ist, anstatt dass die Pseudobitleitung 12 aufgeteilt wird, wie es bei der Ausführungsform der 5 der Fall ist. Die Bezugszeichen 12a', 12a'', 12b', 12b'' sind nicht in der Zeichnung dargestellt; sie sollen nur für einen entsprechenden Bezug auf 5 und dort die Bezugszeichen 12' und 12'' dienen.
  • In 11 ist eine 3T-Speicherzelle 1 als eine der Pseudospeicherzellen 1 dargestellt. In diese Pseudospeicherzelle 1 wird über die zweite Pseudobitleitung 12 und die zweite Pseudowortleitung 14 ein logischer Pegel in die Pseudospeicherzelle 1 eingeschrieben. Die Invertierung dieses logischen Pegels kann dann mittels der ersten Pseudowortleitung 13 auf die erste Pseudobitleitung 11 ausgegeben werden. Mit anderen Worten ist die in 11 dargestellte Pseudospeicherzelle 1 zwar mit einer ersten und einer zweiten Pseudobitleitung 11, 12 und einer ersten und einer zweiten Pseudowortleitung 13, 14 verbunden, wobei allerdings die Pseudospeicherzelle 1 über die erste Pseudobitleitung 11 und die erste Pseudowortleitung 13 gelesen und über die zweite Pseudobitleitung 12 und die zweite Pseudowortleitung 14 geschrieben wird. Daher ist auch die erste Pseudobitleitung 11 mit der Erfassungsvorrichtung 6 verbunden. Die 3T-Speicherzelle arbeitet demnach sowohl beim Schreiben als auch beim Lesen im „single rail”-Modus, wobei im Unterschied zu der in 9 dargestellten Ausführungsform die Pseudobitleitungen 11, 12 bei der 3T-Speicherzelle für das Schreiben und Lesen unterschiedlich sind.
  • Wie bei der in 5 dargestellten Ausführungsform ist es auch bei einem Halbleiterspeicher 10, welcher mit 3T-Speicherzellen arbeitet, möglich, dass die zweite Pseudobitleitung 12 in eine erste und eine zweite Pseudobitleitung 12', 12'' aufgeteilt ist, wobei die erste Pseudobitleitung 12' mit einer ersten Menge der Pseudospeicherzelle 1 und die zweite Pseudobitleitung 12'' mit einer zweiten Menge der Pseudospeicherzellen 1 verbunden ist.
  • Wie bei den in 3, 4, 6 und 7 dargestellten Ausführungsformen ist es bei der in 11 dargestellten Ausführungsform auch möglich, dass die zweite Pseudobitleitung 12 ständig ein Potenzial (z. B. VSS) aufweist, welches dann in die Pseudospeicherzelle 1 geschrieben wird, wenn die zweite Pseudowortleitung 14 aktiviert wird.
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
  • Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
  • Zitierte Patentliteratur
    • - US 7221183 [0078]
    • - US 6396306 [0078]

Claims (41)

  1. Verfahren zur Steuerung eines Speicherzugriffs eines Speicherzellen umfassenden Speichers, wobei der Speicherzugriff ein Lesevorgang oder ein Schreibvorgang des Speichers (10) ist, wobei mittels mindestens einer Pseudobitleitung (11, 12) ein Abschluss des Speicherzugriffs ermittelt wird, dadurch gekennzeichnet, dass die mindestens eine Pseudobitleitung (11, 12) mit mindestens einer Speicherzelle (1) der Speicherzellen derart verbunden wird, dass ein Inhalt der mindestens einen Speicherzelle (1) über die mindestens eine Pseudobitleitung (11, 12) auslesbar ist, und dass die mindestens eine Speicherzelle (1) derart verschaltet ist, dass sie während des Verfahrens auf ein vorbestimmtes Potential setzbar ist.
  2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass jede der mindestens einen Speicherzelle (1) derart mit der mindestens einen Pseudobitleitung (11, 12) und mit mindestens einer Pseudowortleitung (13, 14) verbunden wird, dass jede der mindestens einen Speicherzelle (1) mittels der mindestens einen Pseudobitleitung (11, 12) und mittels der mindestens einen Pseudowortleitung (13, 14) auf das vorbestimmte Potential setzbar ist.
  3. Verfahren nach Anspruch 2, dadurch gekennzeichnet, dass die mindestens eine Pseudobitleitung eine erste Pseudobitleitung (11) und eine zweite Pseudobitleitung (12) umfasst, dass jede der mindestens einen Speicherzelle (1) mittels der ersten Pseudobitleitung (11) und mittels der mindestens einen Pseudowortleitung (13, 14) auf das vorbestimmte Potential setzbar ist, und/oder dass jede der mindestens einen Speicherzelle (1) mittels der zweiten Pseudobitleitung (12) und mittels der mindestens einen Pseudowortleitung (13, 14) auf das vorbestimmte Potential setzbar ist.
  4. Verfahren nach Anspruch 3, dadurch gekennzeichnet, dass die mindestens eine Pseudowortleitung eine erste Pseudowortleitung (13) und eine zweite Pseudowortleitung (14) umfasst, dass ein Wert der ersten Pseudobitleitung (11) mittels der ersten Pseudowortleitung (13) in die mindestens eine Speicherzelle (1) schreibbar ist, und/oder dass ein Wert der zweiten Pseudobitleitung (12) mittels der zweiten Pseudowortleitung (14) in die mindestens eine Speicherzelle (1) schreibbar ist.
  5. Verfahren nach Anspruch 4, dadurch gekennzeichnet, dass die zweite Pseudowortleitung (14) ständig auf einem vorbestimmten Potential (VDD) gehalten wird, so dass ständig ein Wert der zweiten Pseudobitleitung (12) in die mindestens eine Speicherzelle (1) geschrieben wird, dass die zweite Pseudobitleitung (12) ständig auf einem weiteren vorbestimmten Potential (VSS) gehalten wird, dass die erste Pseudowortleitung (13; 13a) ständig auf einem vorbestimmten Potential (VSS) gehalten wird, so dass dadurch eine schaltbare Verbindung zwischen der mindestens einen Speicherzelle (1) und der ersten Pseudobitleitung (11) im Wesentlichen gesperrt ist, und dass der Abschluss des Speicherzugriffs mittels der ersten Pseudobitleitung (11; 11a) ermittelt wird.
  6. Verfahren nach Anspruch 4, dadurch gekennzeichnet, dass die zweite Pseudowortleitung (14) mindestens einmal auf ein vorbestimmtes Potential (VDD) geschaltet wird, so dass ein Wert der zweiten Pseudobitleitung (12) in die mindestens eine Speicherzelle (1) geschrieben wird, dass die zweite Pseudobitleitung (12) ständig auf einem vorbestimmten Potential (VSS) gehalten wird, dass die erste Pseudowortleitung (13) ständig auf einem vorbestimmten Potential (VSS) gehalten wird, so dass dadurch eine schaltbare Verbindung zwischen der mindestens einen Speicherzelle (1) und der ersten Pseudobitleitung (11) im Wesentlichen gesperrt ist, und dass der Abschluss des Speicherzugriffs mittels der ersten Pseudobitleitung (11) ermittelt wird.
  7. Verfahren nach Anspruch 4, dadurch gekennzeichnet, dass die erste Pseudowortleitung (13) und die zweite Pseudowortleitung (14) mindestens einmal auf ein selbes vorbestimmtes Potential (VDD) geschaltet werden, so dass ein Wert der zweiten Pseudobitleitung (12) in die mindestens eine Speicherzelle (1) geschrieben wird, dass die zweite Pseudobitleitung (12) ständig auf einem weiteren vorbestimmten Potential (VSS) gehalten wird, dass die erste Pseudowortleitung (13) und die zweite Pseudowortleitung zur Ermittlung des Abschlusses des Speicherzugriffs auf einem vorbestimmten Potential (VSS) gehalten werden, so dass dadurch eine schaltbare Verbindung zwischen der mindestens einen Speicherzelle (1) und der ersten Pseudobitleitung (11) im Wesentlichen gesperrt ist, und dass der Abschluss des Speicherzugriffs mittels der ersten Pseudobitleitung (11) ermittelt wird.
  8. Verfahren nach einem der Ansprüche 2–7, dadurch gekennzeichnet, dass eine schaltbare Verbindung (2) zwischen der mindestens einen Speicherzelle (1) und der mindestens einen Pseudobitleitung (11, 12) in einer Zeitspanne, in welcher anhand eines Potenzialverlaufs der mindestens einen Pseudobitleitung (11, 12) der Abschluss des Speicherzugriffs ermittelt wird, im Wesentlichen gesperrt wird, indem zumindest eine der mindestens einen Pseudowortleitung (13, 14) auf ein vorbestimmtes Potenzial gesetzt wird, und dass das vorbestimmte Potenzial derart bestimmt wird, dass damit ein Leckstrom zwischen der mindestens einen Speicherzelle (1) und der mindestens einen Pseudobitleitung (11, 12) auf einen vorbestimmten Leckstrom eingestellt wird.
  9. Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass mittels der mindestens einen Pseudobitleitung (11, 12) ein Potenzial in die mindestens eine Speicherzelle (1) eingestellt wird, welches zwischen einer ersten Versorgungsspannung (VSS) und einer zweiten Versorgungsspannung (VDD) liegt.
  10. Verfahren nach Anspruch 9, dadurch gekennzeichnet, dass das Potenzial in etwa der Hälfte der zweiten Versorgungsspannung (VDD) entspricht.
  11. Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass die mindestens eine Speicherzelle (1) auf das vorbestimmte Potenzial gesetzt wird, indem eine der mindestens einen Pseudowortleitung (14) auf ein Potenzial gesetzt wird, welches höher als eine zweite Versorgungsspannung (VDD) ist.
  12. Verfahren nach einem der Ansprüche 9–11, dadurch gekennzeichnet, dass das erste Versorgungsspannungspotential (VSS) und das zweite Versorgungsspannungspotential (VDD) entspricht.
  13. Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass das vorbestimmte Potential für jede der mindestens einen Speicherzelle (1) dasselbe ist.
  14. Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass die mindestens eine Speicherzelle mehrere Speicherzellen (1) umfasst, und dass in eine erste Menge dieser Speicherzellen (1) eine logische 0 und in eine zweite Menge dieser Speicherzellen (1) eine logische 1 geschrieben wird.
  15. Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass M der Anzahl von Speicherzellen des Speichers (10) entspricht, welche mit einer selben Bitleitung des Speichers (10) verbunden sind, und dass eine Anzahl der mindestens einen Speicherzelle (1) gleich M oder gleich (M – 1) ist.
  16. Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass die mindestens eine Pseudobitleitung genau eine Pseudobitleitung (11) ist, dass jede der mindestens einen Speicherzelle (1) mit der Pseudobitleitung (11) verbunden wird, und dass der Abschluss des Speicherzugriffs vorliegt, wenn die Pseudobitleitung (11) ein vorbestimmtes Potential aufweist.
  17. Vorrichtung zur Steuerung eines Speicherzugriffs eines Speicherzellen umfassenden Speichers, wobei der Speicherzugriff ein Lesevorgang oder ein Schreibvorgang des Speichers (10) ist, wobei die Vorrichtung (7) mindestens eine Pseudobitleitung (11, 12) und eine Erfassungsvorrichtung (6) umfasst, wobei die Erfassungsvorrichtung (6) mittels der mindestens einen Pseudobitleitung (11, 12) einen Abschluss des Speicherzugriffs ermittelt, dadurch gekennzeichnet, dass die Vorrichtung (7) derart ausgestaltet ist, dass die mindestens eine Pseudobitleitung (11, 12) mit mindestens einer Speicherzelle (1) der Speicherzellen derart verbunden ist, dass ein Inhalt der mindestens einen Speicherzelle (1) über die mindestens eine Pseudobitleitung (11, 12) auslesbar ist, und dass die mindestens eine Speicherzelle (1) derart verschaltet ist, dass sie von der Vorrichtung (7) auf ein vorbestimmtes Potential setzbar ist.
  18. Vorrichtung nach Anspruch 17, dadurch gekennzeichnet, dass die Vorrichtung (7) zusätzlich eine Ansteuerung (5) und mindestens eine Pseudowortleitung (13, 14) umfasst, dass die Vorrichtung (7) derart ausgestaltet ist, dass jede der mindestens einen Speicherzelle (1) mit der mindestens einen Pseudobitleitung (11, 12) und mit der mindestens einen Pseudowortleitung (13, 14) verbunden ist, dass die Ansteuerung (5) die mindestens eine Pseudowortleitung (13, 14) und die mindestens eine Pseudobitleitung (11, 12) derart ansteuert, dass jede der mindestens einen Speicherzelle (1) mittels der mindestens einen Pseudobitleitung (11, 12) und mittels der mindestens einen Pseudowortleitung (13, 14) auf das vorbestimmte Potential setzbar ist.
  19. Vorrichtung nach Anspruch 17, dadurch gekennzeichnet, dass die Vorrichtung (7) mindestens eine Pseudowortleitung (13, 14) umfasst, dass die mindestens eine Pseudobitleitung eine erste Pseudobitleitung (11) und eine zweite Pseudobitleitung (12) umfasst, dass jede der mindestens einen Speicherzelle (1) einen ersten Zugangstransistor (2) und einen zweiten Zugangstransistor (2) umfasst, wobei ein erster Anschluss des ersten Zugangstransistors mit einem ersten internen Knoten (3) der Speicherzelle und ein erster Anschluss des zweiten Zugangstransistors mit einem zweiten internen Knoten (4) der Speicherzelle verbunden ist, dass die Vorrichtung (7) derart ausgestaltet ist, dass die erste Pseudobitleitung (11) mit einem zweiten Anschluss des jeweils ersten Zugangstransistors (2) verbunden ist und dass jeder Steuereingang des mindestens einen ersten Zugangstransistors (2) und jeder Steuereingang des mindestens einen zweiten Zugangstransistors (2) mit der mindestens einen Pseudowortleitung (13, 14) verbunden ist, und dass die zweite Pseudobitleitung (12) mit einem zweiten Anschluss des jeweils zweiten Zugangstransistors (2) verbunden ist.
  20. Vorrichtung nach Anspruch 19, dadurch gekennzeichnet, dass die mindestens eine Pseudowortleitung eine erste Pseudowortleitung (13) und eine zweite Pseudowortleitung (14) umfasst, und dass die Vorrichtung (7) derart ausgestaltet ist, dass der Steuereingang des ersten Zugangstransistors (2) mit der ersten Pseudowortleitung (13) verbunden ist, und dass der Steuereingang des zweiten Zugangstransistors (2) mit der zweiten Pseudowortleitung (14) verbunden ist.
  21. Vorrichtung nach Anspruch 20, dadurch gekennzeichnet, dass die Vorrichtung (7) die zweite Pseudowortleitung (14) ständig auf einem vorbestimmten Potential (VDD) hält, so dass ständig ein Wert der zweiten Pseudobitleitung (12) in die mindestens eine Speicherzelle (1) geschrieben wird, dass die Vorrichtung (7) die zweite Pseudobitleitung (12) ständig auf einem vorbestimmten Potential (VSS) hält, dass die Vorrichtung (7) die erste Pseudowortleitung (13) ständig auf einem vorbestimmten Potential (VSS) hält, so dass dadurch der mindestens eine erste Zugangstransistor (2) der mindestens einen Speicherzelle (1) im Wesentlichen sperrt, und dass die Erfassungsvorrichtung (6) den Abschluss des Speicherzugriffs mittels der ersten Pseudobitleitung (11) ermittelt.
  22. Vorrichtung nach Anspruch 20, dadurch gekennzeichnet, dass die Vorrichtung (7) eine Ansteuerung (5) umfasst, welche die zweite Pseudowortleitung (14) mindestens einmal auf ein vorbestimmtes Potential (VDD) schaltet, so dass ein Wert der zweiten Pseudobitleitung (12) in die mindestens eine Speicherzelle (1) geschrieben wird, dass die Vorrichtung (7) die zweite Pseudobitleitung (12) ständig auf einem vorbestimmten Potential (VSS) hält, dass die Vorrichtung (7) die erste Pseudowortleitung (13) ständig auf einem vorbestimmten Potential (VSS) hält, so dass dadurch der mindestens eine erste Zugangstransistor (2) der mindestens einen Speicherzelle (1) im Wesentlichen sperrt, und dass die Erfassungsvorrichtung (6) den Abschluss des Speicherzugriffs mittels der ersten Pseudobitleitung (11) ermittelt.
  23. Vorrichtung nach Anspruch 20, dadurch gekennzeichnet, dass die Vorrichtung (7) eine Ansteuerung (5) umfasst, welche die erste Pseudowortleitung (13) und die zweite Pseudowortleitung (14) mindestens einmal auf ein vorbestimmtes Potential (VDD) schaltet, so dass ein Wert der zweiten Pseudobitleitung (12) in die mindestens eine Speicherzelle (1) geschrieben wird, dass die Vorrichtung (7) die zweite Pseudobitleitung (12) ständig auf einem vorbestimmten Potential (VSS) hält, dass die Ansteuerung (5) die erste Pseudowortleitung (13) und die zweite Pseudowortleitung (14) zur Ermittlung des Abschlusses des Speicherzugriffs auf einem vorbestimmten Potential (VSS) hält, so dass dadurch der mindestens eine erste Zugangstransistor (2) der mindestens einen Speicherzelle (1) im Wesentlichen sperrt, und dass die Erfassungsvorrichtung (6) den Abschluss des Speicherzugriffs mittels der ersten Pseudobitleitung (11) ermittelt.
  24. Vorrichtung nach einem der Ansprüche 19–23, dadurch gekennzeichnet, dass die zweite Pseudobitleitung aus einer ersten zweiten Pseudobitleitung (12') und aus einer zweiten zweiten Pseudobitleitung (12'') besteht, dass die erste zweite Pseudobitleitung (12') mit der ersten Menge der Speicherzellen (1) und die zweite zweite Pseudobitleitung (12'') mit der zweiten Menge der Speicherzellen (1) verbunden ist, und dass die Ansteuerung (5) derart ausgestaltet ist, dass die Ansteuerung (5) mittels der zweiten Pseudowortleitung (14) die erste Menge der Speicherzellen (1) entsprechend dem Potential der ersten zweiten Pseudobitleitung (12') und die zweite Menge der Speicherzellen (1) entsprechend dem Potential der zweiten zweiten Pseudobitleitung (12'') beschreibt.
  25. Vorrichtung nach einem der Ansprüche 18–24, dadurch gekennzeichnet, dass die Vorrichtung (7) derart ausgestaltet ist, dass die Vorrichtung (7) eine schaltbare Verbindung (2) zwischen der mindestens einen Speicherzelle (1) und der mindestens einen Pseudobitleitung (11, 12) in einer Zeitspanne, in welcher die Erfassungsvorrichtung (6) anhand eines Potentialverlaufs der mindestens einen Pseudobitleitung (11, 12) den Abschluss des Speicherzugriffs ermittelt, im Wesentlichen sperrt, indem die Vorrichtung (7) zumindest eine der mindestens einen Pseudowortleitung (13, 14) auf ein vorbestimmtes Potential setzt, und dass die Vorrichtung (7) das vorbestimmte Potential derart bestimmt, dass damit ein Leckstrom zwischen der mindestens einen Speicherzelle (1) und der mindestens einen Pseudobitleitung (13, 14) auf einen vorbestimmten Leckstrom eingestellt ist.
  26. Vorrichtung nach einem der Ansprüche 17–25, dadurch gekennzeichnet, dass die mindestens eine Speicherzelle mehrere Speicherzellen (1) umfasst, und dass die Vorrichtung (7) derart ausgestaltet ist, dass die Vorrichtung (7) in eine erste Menge dieser Speicherzellen (1) eine logische 0 und in eine zweite Menge dieser Speicherzellen (1) eine logische 1 schreibt.
  27. Vorrichtung nach Anspruch 26, dadurch gekennzeichnet, dass die mindestens eine Pseudowortleitung mindestens eine erste Pseudowortleitung (13) und mindestens eine zweite Pseudowortleitung (14) umfasst, dass die mindestens eine Speicherzelle mehrere Speicherzellen (1) umfasst, dass die Vorrichtung (7) derart ausgestaltet ist, dass die Vorrichtung (7) in die erste Menge der Speicherzellen (1) mittels der mindestens einen ersten Pseudowortleitung (13) schreibt, und dass die Vorrichtung (7) in die zweite Menge der Speicherzellen (1) mittels der mindestens einen zweiten Pseudowortleitung (14) schreibt.
  28. Vorrichtung nach einem der Ansprüche 17–27, dadurch gekennzeichnet, dass die Vorrichtung (7) derart ausgestaltet ist, dass jede der mindestens einen Speicherzelle (1) mittels der Vorrichtung (7) nur auf dasselbe vorbestimmte Potential setzbar ist.
  29. Vorrichtung nach einem der Ansprüche 17–28, dadurch gekennzeichnet, dass die Vorrichtung (7) derart ausgestaltet ist, dass die Vorrichtung (7) mittels der mindestens einen Pseudobitleitung (11, 12) ein Potential in die mindestens eine Speicherzelle (1) einstellt, welches zwischen einer ersten Versorgungsspannung (VSS) der Vorrichtung (7) und einer zweiten Versorgungsspannung (VDD) der Vorrichtung (7) liegt.
  30. Vorrichtung nach Anspruch 29, dadurch gekennzeichnet, dass das Potential in etwa der Hälfte der zweiten Versorgungsspannung (VDD) entspricht.
  31. Vorrichtung nach einem der Ansprüche 17–30, dadurch gekennzeichnet, dass die Vorrichtung (7) derart ausgestaltet ist, dass die Vorrichtung (7) die mindestens eine Speicherzelle (1) auf das vorbestimmte Potential setzt, indem die Vorrichtung (7) eine der mindestens einen Pseudowortleitung (12) auf ein Potential großer als eine zweite Versorgungsspannung (VDD) der Vorrichtung (7) setzt.
  32. Vorrichtung nach einem der Ansprüche 29–31, dadurch gekennzeichnet, dass das erste Versorgungsspannungspotential (VSS) und das zweite Versorgungsspannungspotential (VDD) entspricht.
  33. Vorrichtung nach einem der Ansprüche 17–32, dadurch gekennzeichnet, dass M der Anzahl von Speicherzellen des Speichers entspricht, welche mit einer selben Bitleitung des Speichers (10) verbunden sind, und dass eine Anzahl der mindestens einen Speicherzelle (1) gleich M oder gleich (M – 1) ist.
  34. Vorrichtung nach einem der Ansprüche 17–33, dadurch gekennzeichnet, dass die mindestens eine Pseudobitleitung genau eine Pseudobitleitung ist, dass jede der mindestens einen Speicherzelle (1) mit der Pseudobitleitung verbunden ist, und dass die Erfassungsvorrichtung derart ausgestaltet ist, dass die Erfassungsvorrichtung den Abschluss des Speicherzugriffs ermittelt, indem die Erfassungsvorrichtung erfasst, dass die Pseudobitleitung ein vorbestimmtes Potential aufweist.
  35. Vorrichtung nach einem der Ansprüche 17–34, dadurch gekennzeichnet, dass die mindestens eine Pseudobitleitung eine erste Pseudobitleitung (11) und eine zweite Pseudobitleitung (12) umfasst, dass jede der mindestens einen Speicherzelle (1) mit der ersten Pseudobitleitung (11) und der zweiten Pseudobitleitung (12) verbunden ist, und dass die Erfassungsvorrichtung (6) derart ausgestaltet ist, dass die Erfassungsvorrichtung (6) den Abschluss des Speicherzugriffs ermittelt, indem die Erfassungsvorrichtung (6) erfasst, dass eine betragsmäßige Differenz zwischen einem Potential der ersten Pseudobitleitung (11) und einem Potential der zweiten Pseudobitleitung (12) größer als ein vorbestimmter Schwellenwert ist.
  36. Vorrichtung nach einem der Ansprüche 17–35, dadurch gekennzeichnet, dass die mindestens eine Pseudobitleitung eine erste Pseudobitleitung (11) und eine zweite Pseudobitleitung (12) umfasst, dass jede der mindestens einen Speicherzelle (1) mit der ersten Pseudobitleitung (11) und der zweiten Pseudobitleitung (12) verbunden ist, und dass die Erfassungsvorrichtung (6) derart ausgestaltet ist, dass die Erfassungsvorrichtung (6) den Abschluss des Speicherzugriffs ermittelt, indem die Erfassungsvorrichtung (6) erfasst, dass eine betragsmäßige Änderung des Potentials der ersten Pseudobitleitung (11) im Verlauf des Speicherzugriffs größer als ein vorbestimmter Schwellenwert ist.
  37. Vorrichtung nach einem der Ansprüche 17–36, dadurch gekennzeichnet, dass der Speicher (10) derart ausgestaltet ist, dass der Speicher mit mindestens einer vorgeladenen Bitleitung bei einem lesenden Speicherzugriff arbeitet.
  38. Vorrichtung nach einem der Ansprüche 17–37, dadurch gekennzeichnet, dass die Vorrichtung (7) zur Durchführung des Verfahrens nach einem der Ansprüche 1–16 ausgestaltet ist.
  39. Halbleiterspeicher mit einer Vorrichtung nach einem der Ansprüche 17–38.
  40. Halbleiterspeicher nach Anspruch 39, dadurch gekennzeichnet, dass der Halbleiterspeicher (10) derart ausgestaltet ist, dass der Halbleiterspeicher (10) mindestens ein Steuersignal verarbeiten kann, welches einen Zugriff auf den Halbleiterspeicher (10) signalisiert oder ein RESET ist, und dass die Vorrichtung (7) derart ausgestaltet ist, dass die Vorrichtung (7) jeweils bei Reaktion auf eines dieser Steuersignale mittels der mindestens einen Pseudobitleitung (11, 12) die mindestens eine Speicherzelle (1) beschreibt.
  41. Halbleiterspeicher nach Anspruch 40, dadurch gekennzeichnet, dass das mindestens eine Steuersignal ausgewählt ist aus einer Gruppe umfassend Write-Enable, Read-Enable und Block-Select.
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