KR20100116493A - 비트 라인 저항을 보상하는 가변 저항 메모리 장치 - Google Patents

비트 라인 저항을 보상하는 가변 저항 메모리 장치 Download PDF

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KR20100116493A
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Abstract

본 발명에 따른 가변 저항 메모리 장치는 비트 라인의 길이가 다른 제 1 및 제 2 메모리 셀, 및 워드 라인에 연결되며 상기 제 1 및 제 2 메모리 셀을 선택하기 위한 선택 회로를 포함한다.
본 발명에 따른 가변 저항 메모리 장치의 선택 회로는 상기 비트 라인의 길이 차이에 따른 저항값의 차이를 보상한다.

Description

비트 라인 저항을 보상하는 가변 저항 메모리 장치{VARIABLE RESISTIVE MEMORY DEVICE COMPENSATING BITLINE RESISTANCE}
본 발명은 반도체 메모리 장치에 관한 것으로, 더욱 상세하게는 비트 라인 저항 차이를 보상하는 가변 저항 메모리 장치에 관한 것이다.
반도체 메모리 장치(semiconductor memory device)는 데이터를 저장해 두고 필요할 때 꺼내어 읽어볼 수 있는 기억장치이다. 반도체 메모리 장치는 크게 휘발성 메모리 장치(Volatile memory device)와 불휘발성 메모리 장치(Nonvolatile mmory device)로 구분된다.
휘발성 메모리 장치는 전원 공급이 차단되면 저장하고 있던 데이터가 소멸되는 메모리 장치이다. 휘발성 메모리 장치에는 SRAM, DRAM, SDRAM 등이 있다. 불휘발성 메모리 장치는 전원 공급이 차단되어도 저장하고 있던 데이터가 소멸하지 않는 메모리 장치이다. 불휘발성 메모리 장치에는 ROM, PROM, EPROM, EEPROM, 플래시 메모리 장치, PRAM, MRAM, RRAM, FRAM 등이 있다.
본 발명의 목적은 메모리 셀에 일정 레벨의 전류가 제공되도록 하는 워드 라인 선택 회로를 제공하는 데 있다.
본 발명의 실시 예에 따른 가변 저항 메모리 장치는 비트 라인의 길이가 다른 제 1 및 제 2 메모리 셀, 및 워드 라인에 연결되며 상기 제 1 및 제 2 메모리 셀을 선택하기 위한 선택 회로를 포함하되, 상기 선택 회로는 상기 비트 라인의 길이 차이에 따른 저항 값의 차이를 보상한다.
실시 예로서, 상기 워드 라인은 상기 제 1 메모리 셀에 연결되는 제 1 워드 라인과 상기 제 2 메모리 셀에 연결되는 제 2 워드 라인을 포함하고, 상기 비트 라인은 상기 제 1 메모리 셀에 연결되는 제 1 비트 라인과 상기 제 2 메모리 셀에 연결되는 제 2 비트 라인을 포함한다.
실시 예로서, 상기 워드 라인은 상기 제 1 메모리 셀에 연결되는 제 1 워드 라인과 상기 제 2 메모리 셀에 연결되는 제 2 워드 라인으로 구분되고, 상기 비트 라인은 상기 제 1 및 제 2 메모리 셀에 모두 연결된다.
실시 예로서, 상기 선택 회로는 상기 제 1 워드 라인에 연결되며 상기 제 1 메모리 셀을 선택하기 위한 제 1 선택부, 및 상기 제 2 워드 라인에 연결되며 상기 제 2 메모리 셀을 선택하기 위한 제 2 선택부를 포함한다.
실시 예로서, 상기 제 1 선택부는 제 1 트랜지스터이고, 상기 제 2 선택부는 제 2 트랜지스터이며, 상기 제 1 및 제 2 트랜지스터는 상기 비트 라인의 길이 차이에 따른 저항 값의 차이에 따라 다른 저항 값을 갖는다.
실시 예로서, 상기 제 1 및 제 2 메모리 셀은 각각 데이터 저장 수단과 셀 선택 수단을 포함한다.
실시 예로서, 상기 데이터 저장 수단은 상 변화 물질이고, 상기 셀 선택 수단은 다이오드인 것을 특징으로 한다.
실시 예로서, 상기 제 1 및 제 2 메모리 셀은 상기 워드 라인 및 상기 비트 라인 전압에 따라 상기 비트 라인과 상기 워드 라인 사이에 전류 통로를 형성한다.
실시 예로서, 상기 제 1 및 제 2 트랜지스터의 크기를 조절하여 상기 제 1 및 제 2 트랜지스터의 저항값을 조절한다.
본 발명의 실시 예에 따르면 워드 라인 선택 회로의 저항을 달리함으로써 메모리 셀에 일정한 전류가 제공될 수 있다.
이하에서, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 실시 예를 첨부된 도면을 참조하여 설명하기로 한다.
도 1은 본 발명에 따른 가변 저항 메모리 장치를 나타내는 블록도이다. 도 1를 참조하면, 본 발명에 따른 가변 저항 메모리 장치는 메모리 셀 어레이(110), 데이터 입출력 회로(120), 행 선택 회로(130) 그리고 행 디코더(140)를 포함한다.
메모리 셀 어레이(110)는 복수의 메모리 뱅크들(BANK1~BANKm)을 포함한다. 본 발명의 실시 예에 따른 메모리 뱅크들(BANK1~BANKm)들은 스택(stack) 형태로 배 열된다. 즉, 메모리 뱅크들(BANK1~BANKm)은 비트 라인 방향을 따라 배열된다. 그러나, 본 발명의 기술적 사상에 따른 메모리 뱅크들(BANK1~BANKm)은 스택 형태로 배열되는 것으로 한정되지 않는다.
메모리 셀 어레이(110)는 비트 라인(BL)을 통하여 데이터 입출력 회로(120)에 연결된다. 메모리 셀 어레이(110)는 워드 라인(WL)을 통하여 행 선택 회로(130)에 연결된다. 메모리 셀 어레이(110)의 구조는 이하 도 2에서 상세히 설명될 것이다.
데이터 입출력 회로(120)는 외부와 데이터(DATA)를 교환한다. 외부로부터 전달된 데이터는 데이터 입출력 회로(120)를 통하여 메모리 셀 어레이(110)의 메모리 셀에 기입된다. 메모리 셀 어레이(110)의 메모리 셀에서 읽혀진 데이터는 데이터 입출력 회로(120)를 통하여 외부로 전달된다. 다만, 이는 예시적인 것으로 이해되어야 할 것이다. 예시적으로, 본 발명의 실시 예에 따른 데이터 입출력 회로(120)는 감지 및 증폭 회로(미도시) 또는 페이지 버퍼(미도시), 그리고 열 선택기(미도시)와 같은 잘 알려진 구조를 포함할 수 있다.
행 선택 회로(130)는 행 디코더(140)로부터 디코딩된 행 어드레스(Decoded Row Address, 이하 DRA)를 전달받는다. 행 선택 회로(130)는 전달받은 디코딩된 행 어드레스(DRA)를 이용하여 워드 라인(WL)을 선택한다. 행 선택 회로(130)의 구조는 이하 도 2에서 상세히 설명될 것이다.
행 디코더(140)는 외부로부터 행 어드레스(RA, Row Address)를 전달받아 디코딩한다. 행 디코더(140)는 디코딩된 행 어드레스(DRA)를 행 선택 회로(130)에 전달한다.
도 2는 도 1에 도시된 메모리 셀 어레이 및 행 선택 회로를 보여주는 블록도이다. 도 2에서는 본 발명에 따른 행 선택 트랜지스터들의 저항들이 각각 설명될 것이다.
도 2를 참조하면, 메모리 뱅크들(BANK1~BANKm)이 도시되어 있다. 메모리 뱅크들(BANK1~BANKm)은 워드 라인(WL)을 통하여 행 선택 회로(130)에 연결되어 있다. 메모리 뱅크들(BANK1~BANKm)은 비트 라인(BL)을 통하여 데이터 입출력 회로(120)에 연결되어 있다. 간략한 설명을 위하여, 도 2에서는 2개의 메모리 뱅크들(BANK1, BANKm)이 도시되어 있다. 다만, 이는 예시적으로 이해되어야 할 것이다. 예를 들어, 메모리 셀 어레이는 적어도 두 개 이상의 메모리 뱅크들(BANK)을 포함할 것이다.
각각의 뱅크(BANK)는 복수의 메모리 셀들(Memory Cell)을 포함한다. 도 2에서, 메모리 셀들은 상 변화 메모리(PRAM)인 경우로 가정된다. 다만 이는 예시적으로, 본 발명에 따른 메모리 셀들은 이에 한정되지 않는다. 예시적으로, 메모리 셀들은 저항성 소자인 경우를 포함한다. 예시적으로, 메모리 셀들은 저항 메모리(RRAM)일 수 있다.
상 변화 메모리 셀들은 인가되는 온도에 따라 가변되는 저항을 갖는다. 예를 들어, 상 변화 메모리 셀들은 인가되는 온도에 따라 저항이 가변되는 칼코겐 화합물(Chalcogenide)을 포함할 것이다.
칼코겐 화합물의 용융 온도보다 높은 온도가 짧은 시간 동안 칼코겐 화합물 에 인가되면, 칼코겐 화합물은 비정질 상태(Amorphous)로 전이된다. 칼코겐 화합물의 용융 온도보다 낮은 온도가 긴 시간 동안 칼코겐 화합물에 인가되면, 칼코겐 화합물은 결정 상태(Crystalline)로 전이된다. 결정 상태인 칼코겐 화합물의 저항은 비정질 상태인 칼코겐 화합물의 저항보다 낮다. 즉, 상 변화 메모리 장치는 칼코겐 화합물을 결정 상태 또는 비정질 상태로 전이함으로써, 데이터를 저장한다.
칼코겐 화합물에 데이터를 저장하기 위하여, 칼코겐 화합물에 전류가 제공 될때 발생하는 주울(joule) 열이 이용된다. 따라서 데이터를 저장하기 위해서는 일정한 레벨의 전류를 일정한 시간 동안 칼코겐 화합물에 제공되어야 한다.
한편, 글로벌 비트 라인(GBL) 및 로컬 비트 라인(LBL)에는 기생 저항이 존재한다. 이는 글로벌 비트 라인(GBL) 및 로컬 비트 라인(LBL)이 도체로 구성되기 때문이다. 글로벌 비트 라인(GBL)에 존재하는 기생 저항은 글로벌 비트 라인 기생 저항(이하, Rg)이라 칭해진다. 로컬 비트 라인(LBL)에 존재하는 기생 저항은 로컬 비트 라인 기생 저항(이하, Rl)이라 칭해진다.
기생 저항의 크기는 대응하는 글로벌 비트 라인(GBL) 및 로컬 비트 라인(LBL)의 길이에 따라 다르다. 즉, 글로벌 비트 라인(GBL) 및 로컬 비트 라인(LBL)의 길이가 길수록, 기생 저항의 크기는 증가한다. 이러한 기생 저항의 존재는 상 변화 메모리 셀에 일정한 전류를 공급하는 것을 방해한다.
구체적으로, 큰 기생 저항에 대응하는 상 변화 메모리 셀에 공급되는 전류는 작은 기생 저항에 대응하는 상 변화 메모리 셀에 공급되는 전류보다 작을 수 있다. 즉, 상 변화 메모리 셀에 대응하는 비트 라인의 길이에 따라서, 상 변화 메모리 셀 에 공급되는 전류의 차이가 발생할 수 있다.
본 발명에 따른 행 선택 트랜지스터는 글로벌 비트 라인(GBL) 및 로컬 비트 라인(LBL)의 기생 저항에 따라 각각 다른 저항을 갖는다. 이는 글로벌 비트 라인 기생 저항(Rg) 및 로컬 비트 라인 기생 저항(Rl)의 차이를 보상하기 위함이다. 이는 이하 상세하게 설명될 것이다.
계속해서 도 2를 참조하면, 행 선택 회로(130)는 계층 구조로 된 행 선택 트랜지스터들을 포함한다. 행 선택 회로(130)는 글로벌 행 선택 트랜지스터들(GXT) 및 로컬 행 선택 트랜지스터들(LXT)을 포함한다. 글로벌 행 선택 트랜지스터들(GXT)은 활성화되어 로컬 행 선택 트랜지스터들(LXT)을 선택한다. 로컬 행 선택 트랜지스터들(LXT)은 활성화되어 대응하는 로컬 워드 라인들(LWL)을 각각 선택한다. 로컬 워드 라인들(LWL)은 메모리 뱅크(BANK1) 내의 상 변화 메모리 셀들에 연결된다.
간략한 설명을 위하여, 도 2에서 하나의 글로벌 행 선택 트랜지스터(GXT)에 4개의 로컬 행 선택 트랜지스터들(LXT)이 대응되는 것으로 가정된다. 다만, 이는 예시적인 것으로 이해되어야 할 것이다. 예를 들어, 하나의 글로벌 선택 트랜지스터(GXT)에 적어도 하나 이상의 로컬 열 선택 트랜지스터들(LXT)이 대응될 수 있다.
예시적으로, 메모리 뱅크(BANK1)에 포함된 메모리 셀들과 메모리 뱅크(BANKm)에 포함된 메모리 셀들에 동일한 데이터가 기입된다고 가정된다. 이 경우에 메모리 뱅크(BANK1)에 포함된 메모리 셀들에 제공되는 전류와 메모리 뱅크(BANKm)에 포함된 메모리 셀들에 제공되는 전류는 일정한 레벨을 유지하여야 한 다. 제공되는 전류의 레벨이 다르면, 전류에 의하여 발생하는 주울(joule) 열의 차이가 발생하기 때문이다. 이는 상 변화 메모리 셀의 저항의 차이를 야기하고, 따라서 상 변화 메모리 셀에 잘못된 데이터가 저장될 수 있기 때문이다.
그런데 데이터 입출력 회로(120)와 메모리 뱅크들(BANK1) 사이의 글로벌 비트 라인 기생 저항(Rg)이 존재한다. 또한, 각각의 상 변화 메모리 셀에 대응하는 글로벌 비트 라인 기생 저항(Rg)은 글로벌 비트 라인(GBL)의 길이에 따라 다르다.
구체적으로, 데이터 입출력 회로(120)와 메모리 뱅크(BANK1) 사이의 글로벌 비트 라인의 길이는 데이터 입출력 회로(120)와 메모리 뱅크(BANKm) 사이의 글로벌 비트 라인의 길이보다 짧다. 따라서 데이터 입출력 회로(120)와 메모리 뱅크(BANK1) 사이의 글로벌 비트 라인 기생 저항(Rg)은 데이터 입출력 회로(120)와 메모리 뱅크(BANKm) 사이의 글로벌 비트 라인 기생 저항(Rg)보다 작다. 따라서 메모리 뱅크(BANK1)의 메모리 셀에 제공되는 전류와 메모리 뱅크(BANKm)의 메모리 셀에 제공되는 전류는 다를 수 있다.
제공되는 전류의 레벨을 일정하게 유지하기 위하여, 본 발명에 따른 글로벌 행 선택 트랜지스터들(GXT)은 글로벌 비트 라인 기생저항(Rg)에 따라 각각 다른 저항값을 갖는다. 즉, 글로벌 행 선택 트랜지스터들(GXT)이 서로 다른 저항값을 가짐으로써 대응하는 글로벌 비트 라인 기생저항(Rg)의 차이를 보상할 수 있다.
구체적으로, 본 발명의 실시 예에 있어서, 글로벌 행 선택 트랜지스터(GXT1)의 저항은 글로벌 행 선택 트랜지스터(GXTm)의 저항보다 크다. 이는 데이터 입출력 회로(120)와 메모리 뱅크(BANK1) 사이의 글로벌 비트 라인 기생저항(Rg)이 데이터 입출력 회로(120)와 메모리 뱅크(BANKm) 사이의 글로벌 비트 라인 기생저항(Rg)보다 작기 때문이다. 이는 이하 도 3에서 좀 더 상세하게 설명될 것이다.
구체적으로, 로컬 비트 라인 선택 트랜지스터(LXT1)의 저항은 로컬 비트 라인 선택 트랜지스터(LXT4)보다 크다. 로컬 비트 라인 선택 트랜지스터(LXT1)에 대응하는 로컬 비트 라인 기생저항(Rl)이 로컬 비트 라인 선택 트랜지스터(LXT4)에 대응하는 로컬 비트 라인 기생저항(Rl)보다 작기 때문이다. 이는 이하 도 4에서 좀 더 상세하게 설명될 것이다.
도 3은 본 발명의 실시 예에 따른 글로벌 행 선택 트랜지스터를 나타내는 블록도이다.
도 3을 참조하면, 메모리 뱅크들(Bank) 및 이에 대응하는 글로벌 행 선택 트랜지스터들(GXT)이 도시되어 있다. 예시적으로, 글로벌 행 선택 트랜지스터(GXT1)는 활성화되어 메모리 뱅크(BANK1)를 선택할 것이다. 글로벌 행 선택 트랜지스터(GXTm)는 활성화되어 메모리 뱅크(BANKm)를 선택할 것이다.
로컬 비트 라인(LBL1)과 로컬 워드 라인(LWL1)에 의하여 선택되는 메모리 셀은 제 1 메모리 셀(MC1)이라 가정된다. 로컬 비트 라인(LBL1)과 로컬 워드 라인(LWLm-3)에 의하여 선택되는 메모리 셀은 제 2 메모리 셀(MC2)이라 가정된다.
데이터 입출력 회로(120)와 메모리 뱅크(Bank1) 사이의 글로벌 비트 라인 기생 저항은 제 1 기생 저항(R1)으로 가정된다. 메모리 뱅크(Bank1)와 메모리 뱅크(Bank2) 사이의 글로벌 비트 라인 기생 저항은 제 2 기생 저항(R2)으로 가정된다. 메모리 뱅크(Bankm-1, 미도시)와 메모리 뱅크(Bankm) 사이의 글로벌 비트 라인 저항은 제 m 기생 저항(Rm)으로 가정된다.
간략한 설명을 위하여, 하나의 글로벌 행 선택 트랜지스터(GXT)가 하나의 메모리 뱅크(BANK)에 대응된다고 가정된다. 하나의 글로벌 행 선택 트랜지스터(GXT)는 4개의 로컬 워드 라인(LWL)에 대응된다고 가정된다. 다만, 이는 예시적인 것으로 이해되어야 할 것이다. 예를 들어, 하나의 글로벌 행 선택 트랜지스터(GXT)는 적어도 하나 이상의 로컬 워드 라인들(LWL)에 대응될 수 있다.
이하에서는 글로벌 비트 라인의 길이 차에 따른 글로벌 비트 라인 기생 저항을 보상하는 방법이 상세히 설명된다.
제 1 메모리 셀(MC1) 및 제 2 메모리 셀(MC2)은 동일 글로벌 비트 라인(GBL1)에 대응된다. 다만, 이는 예시적인 것으로 이해되어야 할 것이다. 예를 들어, 제 1 메모리 셀(MC1) 및 제 2 메모리 셀(MC2)은 각각 다른 글로벌 비트 라인(GBL)에 연결될 수 있다.
제 1 메모리 셀(MC1) 및 제 2 메모리 셀(MC2)에 동일 데이터가 기입되는 동작이 수행된다고 가정된다. 이 경우, 제 1 메모리 셀(MC1)에 제공되는 전류는 제 1 전류(I1)라 가정된다. 제 2 메모리 셀(MC2)에 제공되는 전류는 제 2 전류(I2)라 가정된다.
제 1 메모리 셀(MC1)과 제 2 메모리 셀(MC2)에 동일 데이터가 기입되기 위해서, 제 1 전류(I1)와 제 2 전류(I2)의 레벨은 동일 수준을 유지하여야 한다. 제 1 전류(I1)와 제 2 전류(I2)의 레벨의 차이는 주울(joule) 열의 차이를 유발하고, 주울(joule) 열의 차이는 상 변화 메모리의 저항의 차이를 의미하기 때문이다.
제 1 메모리 셀(MC1)에 데이터가 기입되는 경우, 제 1 전류(I1)는 글로벌 비트 라인(GBL1)을 경유하여 로컬 행 선택 트랜지스터(GXT1)로 흐르게 된다. 이 경우, 제 1 전류(I1)가 흐르는 경로에 존재하는 저항은 간략히 제 1 저항(R1)과 글로벌 행 선택 트랜지스터(GXT1)의 저항(이하, Rs1) 합으로 나타낼 수 있다. 이는 간략히 "R1+ Rs1"으로 표현될 수 있다.
제 2 메모리 셀(MC2)에 데이터가 기입되는 경우, 제 2 전류(I2)는 글로벌 비트 라인(GBL1)을 경유하여 글로벌 행 선택 트랜지스터(GXT2)로 흐르게 된다. 이 경우, 제 2 전류(I2)가 흐르는 경로에 존재하는 저항은 간략히 데이터 입출력 회로(120)와 제 2 메모리 셀((MC2) 사이의 글로벌 비트 라인 저항들(R1~Rm)과 글로벌 행 선택 트랜지스터(GXT1)의 저항(이하, Rsm) 합으로 나타낼 수 있다. 이는 간략히 "R1+R2+…+Rm+Rsm"으로 표현될 수 있다.
따라서 제 1 메모리 셀(MC1)에 대응하는 기생 저항의 크기는 제 2 메모리 셀(MC2)에 대응하는 기생저항과 다르다. 예시적으로, 제 2 메모리 셀(MC2)에 대응하는 기생저항이 약 "R2+…+Rm"정도 제 1 메모리 셀(MC1)에 대응하는 기생저항보다 크다.
이 경우 글로벌 행 선택 트랜지스터(GXTm)는 글로벌 행 선택 트랜지스터(GXT1)보다 낮은 저항을 갖는다. 예시적으로, 글로벌 행 선택 트랜지스터(GXT1)는 글로벌 행 선택 트랜지스터(GXTm)보다 약 "R2+…+Rm" 정도 큰 저항을 가질 것이다. 그러므로 글로벌 비트 라인 길이 차에 의한 기생 저항의 차이가 보상될 수 있다. 즉, 각각의 글로벌 행 선택 트랜지스터(GXT1, GXTm)의 저항을 조절하여, 제 1 메모리 셀(MC1)의 전류 통로에 존재하는 저항의 크기와 제 2 메모리 셀(MC2)의 전류 통로에 존재하는 저항의 크기를 동일하게 유지할 수 있다.
한편, 상술한 본 발명의 기술적 사상은 다른 글로벌 행 선택 트랜지스터들(GXT)에도 적용될 수 있다. 예를 들어, 글로벌 비트 라인 기생저항(Rg, 도 2 참고)이 클수록, 해당 글로벌 행 선택 트랜지스터(GXT)는 작은 저항값을 가질 것이다. 즉, 도 1 내지 도 3을 참고하면, 메모리 뱅크(BANK2)에 대응하는 글로벌 행 선택 트랜지스터(GXT2)는 메모리 뱅크(BANK1)에 대응하는 글로벌 행 선택 트랜지스터(GXT1)보다 작은 저항을 가질 것이다. 메모리 뱅크(BANK3)에 대응하는 글로벌 행 선택 트랜지스터(GXT3)는 메모리 뱅크(BANK2)에 대응하는 글로벌 행 선택 트랜지스터(GXT2)보다 작은 저항을 가질 것이다.
상술한 바와 같이, 본 발명에 따른 실시 예에 있어서, 글로벌 행 선택 트랜지스터들(GXT)의 저항은 해당 글로벌 행 선택 트랜지스터(GXT)에 대응하는 글로벌 비트 라인 기생저항의 크기에 따라 다르다. 글로벌 비트 라인 기생저항이 클수록, 해당 글로벌 행 선택 트랜지스터의 저항은 작다. 글로벌 비트 라인 기생저항이 감소할수록, 해당 글로벌 행 선택 트랜지스터의 저항은 커진다. 그러므로 각 메모리 셀들에는 일정한 레벨의 전류가 제공될 수 있다.
한편, 본 발명에 따른 기술적 사상은 상 변화 메모리 셀들에 한정되지 않는다. 도 1에서 설명한 바와 같이, 본 발명에 따른 기술적 사상은 저항성 소자에 적용될 수 있을 것이다.
도 4는 본 발명의 실시 예에 따른 로컬 행 선택 트랜지스터를 나타내는 블록 도이다. 본 발명에 따른 실시 예에 있어서, 로컬 행 선택 트랜지스터(LXT1)의 저항(이하, Rt1)은 로컬 행 선택 트랜지스터(LXT4)의 저항(이하, Rt4)보다 작다. 이는 메모리 셀에 흐르는 전류의 크기를 일정하게 유지하기 위함이다. 이는 이하 상세히 설명된다.
도 4를 참조하면, 제 1 메모리 셀(MC1)은 로컬 워드 라인(LWL1)과 로컬 비트 라인(LBL1)에 의하여 선택된다. 제 2 메모리 셀(MC2)은 로컬 워드 라인(LWL2)과 로컬 비트 라인(LBL1)에 의하여 선택된다. 제 3 메모리 셀(MC3)은 로컬 워드 라인(LWL3)과 로컬 비트 라인(LBL1)에 의하여 선택된다. 제 4 메모리 셀(MC4)은 로컬 워드 라인(LWL4)과 로컬 비트 라인(LBL1)에 의하여 선택된다.
데이터 입출력 회로(120)와 제 1 메모리 셀(MC1) 사이의 로컬 워드 라인의 기생 저항은 제 1 기생 저항(R1)으로 칭해진다. 제 1 메모리 셀(MC1)과 제 2 메모리 셀(MC2) 사이의 로컬 워드 라인의 기생 저항은 제 2 기생 저항(R2)으로 칭해진다. 제 2 메모리 셀(MC2)과 제 3 메모리 셀(MC3) 사이의 로컬 워드 라인의 기생 저항은 제 3 기생 저항(R3)으로 칭해진다. 제 3 메모리 셀(MC3)과 제 4 메모리 셀(MC4) 사이의 로컬 워드 라인의 기생 저항은 제 4 기생 저항(R4)으로 칭해진다.
제 1 메모리 셀(MC1)에 데이터가 기입되는 경우에, 제 1 메모리 셀(MC1)에 제공되는 전류는 제 1 전류(I1)로 칭해진다. 제 4 메모리 셀(MC4)에 데이터가 기입되는 경우에, 제 4 메모리 셀(MC4)에 제공되는 전류는 제 4 전류(I4)로 칭해진다.
제 1 메모리 셀(MC1)에 데이터가 기입되는 경우, 제 1 전류(I1)는 제 1 메모리 셀(MC1)을 경유하여 로컬 행 선택 트랜지스터(LXT1)로 흐르게 된다. 이 경우, 제 1 전류(I1)가 흐르는 경로에 존재하는 저항은 간략히 제 1 저항과 로컬 행 선택 트랜지스터(LXT1)의 저항(Rt1) 합으로 나타낼 수 있다. 이는 간략히 "R1+ Rt1"으로 표현될 수 있다.
제 4 메모리 셀(MC4)에 데이터가 기입되는 경우, 제 4 전류(I4)는 메모리 셀(MC4)을 경유하여 로컬 행 선택 트랜지스터(LXT4)로 흐르게 된다. 이 경우, 제 4 전류(I4)가 흐르는 경로에 존재하는 저항은 간략히 입출력 회로(120)와 제 4 메모리 셀((MC4)사이의 로컬 비트 라인 저항과 로컬 행 선택 트랜지스터(LXT1)의 저항(Rt1) 합으로 나타낼 수 있다. 이는 간략히 "R1+R2+R3+Rt1"으로 표현될 수 있다.
본 발명에 따른 실시 예에 있어서, 로컬 행 선택 트랜지스터(LXT1)의 저항(Rt1)은 로컬 행 선택 트랜지스터(LXT4)의 저항(R4)보다 작을 것이다. 이는 제 1 전류(I1)와 제 4 전류(I4)의 레벨을 동일하게 유지하기 위함이다. 따라서 제 1 메모리 셀(MC1)과 제 4 메모리 셀(MC4)에 동일한 데이터가 입력되는 경우, 제 1 메모리 셀(MC1)에 제공되는 제 1 전류(I1)의 레벨과 제 4 메모리 셀(MC4)에 제공되는 제 4 전류(I4)의 레벨은 유사하게 유지될 수 있다.
예시적으로, 제 1 전류(I1)의 경로에 존재하는 저항의 크기는 "R1+ Rt1"으로 표현될 수 있다. 제 4 전류(I4)의 경로에 존재하는 저항의 크기는 "R1+R2+R3+Rt1"으로 표현될 수 있다. 이 경우 로컬 행 선택 트랜지스터(LXT4)는 로컬 행 선택 트랜지스터(LXT1)보다 낮은 저항을 갖는다. 예시적으로, 로컬 행 선택 트랜지스터(LXT1)는 로컬 행 선택 트랜지스터(LXT4)보다 약 "R2+R3" 정도 큰 저항을 가질 것이다.
따라서 제 1 전류(I1)의 경로에 존재하는 저항의 크기와 제 4 전류(I4)의 경로에 존재하는 저항의 크기는 일정 레벨로 유지될 수 있다. 그러므로 제 1 전류(I1)와 제 4 전류(I4)의 레벨은 일정하게 유지될 수 있다. 즉, 로컬 행 선택 트랜지스터(LXT)의 저항을 조절함으로써, 로컬 비트 라인(LBL)의 길이 차에의한 기생 저항의 차이가 보상된다.
상술한 본 발명의 기술적 사상을 다른 로컬 행 선택 트랜지스터(LXT)에도 적용될 수 있다. 예를 들어, 대응하는 로컬 비트 라인 기생저항(Rl, 도 2 참고)이 클수록, 해당 로컬 행 선택 트랜지스터(LXT)는 작은 저항값을 갖는다.
상술한 바와 같이, 본 발명에 따른 실시 예에 있어서, 로컬 행 선택 트랜지스터들(LXT)의 저항은 해당 로컬 행 선택 트랜지스터(LXT)에 대응하는 로컬 비트 라인 기생저항의 크기에 따라 다르다. 그러므로 동일 데이터가 메모리 셀들에 기입되는 경우, 각 메모리 셀들에는 동일한 레벨의 전류가 제공될 수 있다. 또한, 도 3 및 도 4를 비교하면, 로컬 행 선택 트랜지스터(LXT)의 저항을 달리함으로써, 메모리 셀들에 제공되는 전류가 정밀하게 제어될 수 있다.
한편, 행 선택 트랜지스터(GXT)의 저항을 줄이는 방법은 여러 가지가 있을 수 있다. 예를 들어, 행 선택 트랜지스터(GXT)의 크기를 조절하여 행 트랜지스터의 저항을 조절할 수 있다. 즉, 채널 영역의 폭(Width)을 조절하거나 채널 영역의 길이(length)를 조절함으로써, 행 선택 트랜지스터(GXT)의 저항을 조절할 수 있다.
도 5는 상기 본 발명이 적용된 실시 예로서, 본 발명이 반도체 메모리 장치에 적용된 예를 보여주는 블록도이다. 반도체 메모리 장치(200)는 메모리 컨트롤 러(210) 및 가변 저항 메모리(220)를 포함한다.
도 5을 참조하면, 메모리 컨트롤러(210)는 중앙처리장치(CPU, 211), 호스트인터페이스(212), 랜덤 액서스 메모리(RAM, 213), 그리고 메모리 인터페이스(214)를 포함한다. 가변 저항 메모리(220)는 도 1에 도시된 가변 저항 메모리 장치(100)인 경우를 포함한다.
도 6은 본 발명이 적용된 실시 예로서, 본 발명의 프로그램 방법이 사용자 장치에 적용된 예를 보여주는 블록도이다. 사용자 장치(300)는 퍼스널 컴퓨터(PC)로 구현되거나, 노트북 컴퓨터, 휴대폰, PDA(Personal Digital Assistant), 그리고 카메라 등과 같은 휴대용 전자 장치로 구현될 수 있다.
도 6을 참조하면, 사용자 장치(300)는 버스 및 전원 라인(305), 메모리 시스템(310), 전원 장치(320), 중앙처리장치(330), 램(340), 그리고 사용자 인터페이스(350)를 포함한다. 메모리 시스템(310)은 가변 저항 메모리 장치(311) 및 컨트롤러(312)를 포함한다.
컨트롤러(312)는 호스트(Host) 및 가변 저항 메모리 장치(311)에 연결된다. 컨트롤러(312)는 가변 저항 메모리 장치(311)로부터 읽은 데이터를 호스트(Host)에 전달하고, 호스트(Host)로부터 전달되는 데이터를 가변 저항 메모리 장치(311)에 저장한다.
컨트롤러(312)는 램, 프로세싱 유닛, 호스트 인터페이스, 그리고 메모리 인터페이스와 같은 잘 알려진 구성 요소들을 포함할 것이다. 램은 프로세싱 유닛의 동작 메모리로서 이용될 것이다. 프로세싱 유닛은 컨트롤러(312)의 제반 동작을 제 어할 것이다. 호스트 인터페이스는 호스트(Host) 및 컨트롤러(312) 사이의 데이터 교환을 수행하기 위한 프로토콜을 포함할 것이다. 예시적으로, 컨트롤러(312)는 USB, MMC, PCI-E, ATA(Advanced Technology Attachment), Serial-ATA, Parallel-ATA, SCSI, ESDI, 그리고 IDE(Integrated Drive Electronics) 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 통해 외부(호스트)와 통신하도록 구성될 것이다. 메모리 인터페이스는 가변 저항 메모리 장치(311)와 인터페이싱할 것이다. 컨트롤러(312)는 오류 정정 블록을 추가적으로 포함할 수 있다. 오류 정정 블록은 가변 저항 메모리 장치(311)로부터 읽어진 데이터의 오류를 검출하고, 정정할 것이다.
가변 저항 메모리 장치(311)는 데이터를 저장하기 위한 메모리 셀 어레이, 메모리 셀 어레이에 데이터를 기입 및 독출하기 위한 읽기/쓰기 회로, 외부로부터 전달되는 어드레스를 디코딩하여 읽기/쓰기 회로에 전달하는 어드레스 디코더, 가변 저항 메모리 장치(311)의 제반 동작을 제어하기 위한 제어 로직 등을 포함할 것이다. 가변 저항 메모리 장치(311)는 도 1에 도시된 가변 저항 메모리 장치(100)인 경우를 포함한다.
컨트롤러(312) 및 가변 저항 메모리 장치(311)는 하나의 반도체 장치로 집적될 수 있다. 예시적으로, 컨트롤러(312) 및 불휘발성 메모리 장치(311)는 하나의 반도체 장치로 집적되어, 메모리 카드를 구성할 것이다. 예를 들면, 컨트롤러(312) 및 가변 저항 메모리 장치(311)는 하나의 반도체 장치로 집적되어 PC 카드(PCMCIA), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM/SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro), SD 카드(SD, miniSD, microSD), 유니버 설 플래시 기억장치(UFS) 등을 구성할 것이다.
다른 예로서, 컨트롤러(312) 및 가변 저항 메모리 장치(311)는 하나의 반도체 장치로 집적되어 반도체 드라이브(SSD, Solid State Drive)를 구성할 것이다. 메모리 시스템(310)이 반도체 드라이브(SSD)로 이용되는 경우, 메모리 시스템(410)에 연결된 호스트(Host)의 동작 속도는 획기적으로 개선될 것이다.
다른 예로서, 메모리 시스템(310)은 PDA, 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player), 또는 정보를 무선 환경에서 송수신할 수 있는 장치들에 적용될 것이다.
다른 예로서, 가변 저항 메모리 장치(311) 또는 메모리 시스템(310)은 다양한 형태들의 패키지로 실장 될 수 있다. 예를 들면, 가변 저항 메모리 장치(311) 또는 메모리 시스템(310)은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 방식으로 패키지화되어 실장될 것이다.
본 발명의 범위 또는 기술적 사상을 벗어나지 않고 본 발명의 구조가 다양하게 수정되거나 변경될 수 있음은 이 분야에 숙련된 자들에게 자명하다. 상술한 내용을 고려하여 볼 때, 만약 본 발명의 수정 및 변경이 아래의 청구항들 및 동등물의 범주 내에 속한다면, 본 발명이 이 발명의 변경 및 수정을 포함하는 것으로 여겨진다.
도 1은 본 발명에 따른 불휘발성 메모리 장치를 나타내는 블록도이다.
도 2은 도 1에 도시된 메모리 셀 어레이 및 행 선택기를 보여주는 블록도이다.
도 3은 본 발명의 실시 예에 따른 글로벌 열 선택 트랜지스터를 나타내는 블록도이다.
도 4는 본 발명의 실시 예에 따른 로컬 행 선택 트랜지스터를 나타내는 블록도이다.
도 5는 상기 본 발명이 적용된 실시 예로서, 본 발명이 반도체 메모리 장치에 적용된 예를 보여주는 블록도이다.
도 6은 본 발명이 적용된 실시 예로서, 본 발명의 프로그램 방법이 사용자 장치에 적용된 예를 보여주는 블록도이다.

Claims (9)

  1. 비트 라인의 길이가 다른 제 1 및 제 2 메모리 셀; 및
    워드 라인에 연결되며 상기 제 1 및 제 2 메모리 셀을 선택하기 위한 선택 회로를 포함하되,
    상기 선택 회로는 상기 비트 라인의 길이 차이에 따른 저항 값의 차이를 보상하는 가변 저항 메모리 장치.
  2. 제 1 항에 있어서,
    상기 워드 라인은 상기 제 1 메모리 셀에 연결되는 제 1 워드 라인과 상기 제 2 메모리 셀에 연결되는 제 2 워드 라인을 포함하고,
    상기 비트 라인은 상기 제 1 메모리 셀에 연결되는 제 1 비트 라인과 상기 제 2 메모리 셀에 연결되는 제 2 비트 라인을 포함하는 가변 저항 메모리 장치.
  3. 제 1 항에 있어서,
    상기 워드 라인은 상기 제 1 메모리 셀에 연결되는 제 1 워드 라인과 상기 제 2 메모리 셀에 연결되는 제 2 워드 라인으로 구분되고,
    상기 비트 라인은 상기 제 1 및 제 2 메모리 셀에 모두 연결되는 가변 저항 메모리 장치.
  4. 제 3 항에 있어서,
    상기 선택 회로는
    상기 제 1 워드 라인에 연결되며 상기 제 1 메모리 셀을 선택하기 위한 제 1 선택부; 및
    상기 제 2 워드 라인에 연결되며 상기 제 2 메모리 셀을 선택하기 위한 제 2 선택부를 포함하는 가변 저항 메모리 장치.
  5. 제 4항에 있어서,
    상기 제 1 선택부는 제 1 트랜지스터이고,
    상기 제 2 선택부는 제 2 트랜지스터이며,
    상기 제 1 및 제 2 트랜지스터는 상기 비트 라인의 길이 차이에 따른 저항 값의 차이에 따라 다른 저항 값을 갖는 가변 저항 메모리 장치.
  6. 제 1항에 있어서,
    상기 제 1 및 제 2 메모리 셀은 각각 데이터 저장 수단과 셀 선택 수단을 포함하는 가변 저항 메모리 장치.
  7. 제 6 항에 있어서,
    상기 데이터 저장 수단은 상 변화 물질이고, 상기 셀 선택 수단은 다이오드인 것을 특징으로 하는 가변 저항 메모리 장치.
  8. 제 6 항에 있어서,
    상기 제 1 및 제 2 메모리 셀은 상기 워드 라인 및 상기 비트 라인 전압에 따라 상기 비트 라인과 상기 워드 라인 사이에 전류 통로를 형성하는 가변 저항 메모리 장치.
  9. 제 6항에 있어서,
    상기 제 1 및 제 2 트랜지스터의 크기를 조절하여 상기 제 1 및 제 2 트랜지스터의 저항값을 조절하는 가변 저항 메모리 장치.
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