KR102379705B1 - 그라운드 스위치를 갖는 메모리 장치 - Google Patents

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Abstract

그라운드 스위치를 갖는 저항성 메모리 장치에 대하여 개시된다. 저항성 메모리 장치는 행들 및 열들로 복수개의 메모리 셀들이 배열되는 메모리 셀 어레이 내에 그라운드 스위치를 포함한다. 그라운드 스위치는 메모리 셀 어레이의 열들 중 하나에 위치하는 메모리 셀들 중 제1 메모리 셀의 셀 트랜지스터 소스와 제1 접지 라인 사이에 연결되는 제1 트랜지스터를 포함하고, 비트 라인들 각각과 제2 접지 라인 사이에 연결되는 제2 트랜지스터를 포함한다. 제1 트랜지스터의 게이트는 해당되는 비트라인에 연결되고, 제2 트랜지스터의 게이트는 해당되는 소스 라인에 연결된다. 그라운드 스위치는 메모리 셀의 기입/독출 동작에서 소스 라인 및 비트라인의 배선 저항을 줄인다.

Description

그라운드 스위치를 갖는 메모리 장치{Memory device having GND switch}
본 발명은 반도체 메모리 장치에 관한 것으로서, 더욱 상세하게는 메모리 셀 어레이 내 그라운드 스위치를 이용하여 배선 저항 차이에 의해 발생되는 메모리 셀들의 저항 산포 불량을 감소시키는 메모리 장치에 관한 것이다.
저항성 메모리 장치들 중 MRAM(Magnetic Random Access Memory)은 고속 기입 및 고속 읽기 동작이 가능하며, 비휘발성 및 저전력 소비 특성을 가지므로 데이터 저장 장치에 주로 사용된다. MRAM은 메모리 셀의 자기저항 요소(magneto-resistance element)에 데이터를 저장한다. MRAM의 메모리 용량이 증가함에 따라서, 셀 저항 산포 불량이 발생할 수 있다. 셀 저항 산포 불량은 메모리 셀들의 위치에 따른 배선 저항 차이가 원인일 수 있다.
본 발명의 목적은 메모리 셀들의 저항 산포 불량을 감소시키기 위하여, 메모리 셀 어레이 내 그라운드 스위치를 배치하는 반도체 메모리 장치를 제공하는 것이다.
상기 목적을 달성하기 위하여, 본 발명의 실시예들에 따른 메모리 장치는, 행들 및 열들로 배열되는 복수개의 메모리 셀들을 포함하고, 메모리 셀들 각각은 셀 트랜지스터와 메모리 소자로 구성되는 메모리 셀 어레이를 포함한다. 메모리 셀 어레이는 열들에 일대일 대응되는 복수개의 비트라인들과 소스 라인들을 포함하고, 비트라인들과 소스 라인들 각각은 열들 중 하나에 위치하는 메모리 셀들의 메모리 소자와 셀 트랜지스터의 소스에 각각 연결되는 비트라인들과 소스 라인들, 열들 중 하나에 위치하는 메모리 셀들 중 제1 메모리 셀의 셀 트랜지스터 소스와 제1 접지 라인 사이에 연결되는 제1 트랜지스터를 포함하고 제1 트랜지스터의 게이트는 해당되는 비트라인에 연결되는 적어도 하나의 제1 그라운드 스위치와, 비트 라인들 각각과 제2 접지 라인 사이에 연결되는 제2 트랜지스터를 포함하고 제2 트랜지스터의 게이트는 해당되는 소스 라인에 연결되는 적어도 하나의 제2 그라운드 스위치를 포함한다.
본 발명의 실시예들에 따라, 메모리 셀 어레이는 행들에 일대일 대응되는 복수개의 워드라인들을 더 포함하고, 워드라인들 각각은 행들 중 하나에 위치하는 메모리 셀들의 셀 트랜지스터의 게이트에 연결될 수 있다.
본 발명의 실시예들에 따라, 제1 그라운드 스위치는 제1 트랜지스터에 인접하게 배치되고 제1 접지 라인에 공통으로 연결되는 제3 트랜지스터를 더 포함하고, 제3 트랜지스터는 열들 중 하나에 위치하는 메모리 셀들 중 제2 메모리 셀의 셀 트랜지스터의 소스와 제1 접지 라인 사이에 연결되고, 제3 트랜지스터의 게이트는 해당되는 비트라인에 연결될 수 있다.
본 발명의 실시예들에 따라, 제1 접지 라인에 연결되는 상기 제1 및 제3 트랜지스터들의 소스들은 반도체 기판상에 형성된 소자 분리막에 의해 분리되는 불순물 영역일 수 있다.
본 발명의 실시예들에 따라, 제1 접지 라인에 연결되는 제1 및 제3 트랜지스터들의 소스들은 반도체 기판 상에 형성된 하나의 불순물 영역일 수 있다.
본 발명의 실시예들에 따라, 제1 및 제3 트랜지스터들 각각의 게이트 너비와 게이트 길이는 셀 트랜지스터의 게이트 너비와 게이트 길이와 실질적으로 동일할 수 있다.
본 발명의 실시예들에 따라, 제2 그라운드 스위치는 제2 트랜지스터에 인접하게 배치되고 제2 접지 라인에 공통으로 연결되는 제4 트랜지스터를 더 포함하고, 제4 트랜지스터는 비트 라인들 각각과 제2 접지 라인 사이에 연결되고, 제4 트랜지스터의 게이트는 해당되는 소스 라인에 연결될 수 있다.
본 발명의 실시예들에 따라, 제2 접지 라인에 연결되는 제2 및 제4 트랜지스터들의 소스들은 반도체 기판상에 형성된 소자 분리막에 의해 분리되는 불순물 영역일 수 있다.
본 발명의 실시예들에 따라, 제2 접지 라인에 연결되는 제2 및 제4 트랜지스터들의 소스들은 반도체 기판 상에 형성된 하나의 불순물 영역일 수 있다.
본 발명의 실시예들에 따라, 제2 및 제4 트랜지스터들 각각의 게이트 너비와 게이트 길이는 셀 트랜지스터의 게이트 너비와 게이트 길이와 실질적으로 동일할 수 있다.
본 발명의 실시예들에 따라, 메모리 셀 어레이는 복수개의 비트라인들 각각과 쌍으로 구성되는 상보 비트라인들을 더 포함하고, 상보 비트라인에 제1 메모리 셀에 대응적인 제3 메모리 셀을 더 포함하고, 제1 그라운드 스위치는 제3 메모리 셀의 셀 트랜지스터 소스와 제1 접지 라인 사이에 연결되는 제5 트랜지스터를 포함하고, 제5 트랜지스터의 게이트는 해당되는 상보 비트라인에 연결될 수 있다.
본 발명의 실시예들에 따라, 제2 그라운드 스위치는 상보 비트 라인들 각각과 제2 접지 라인 사이에 연결되는 제6 트랜지스터를 포함하고, 제6 트랜지스터의 게이트는 해당되는 소스 라인에 연결될 수 있다.
본 발명의 실시예들에 따라, 제1 접지 라인과 제2 접지 라인은 공통 접지 라인에 연결될 수 있다.
본 발명의 실시예들에 따라, 메모리 소자는 자기 터널 접합(MTJ) 구조로 구현되는 자기저항 요소를 포함할 수 있다.
상기 목적을 달성하기 위하여, 본 발명의 실시예들에 따른 메모리 장치는, 행들 및 열들로 배열되는 복수개의 메모리 셀들을 포함하고, 메모리 셀들 각각은 셀 트랜지스터와 메모리 소자로 구성되는 메모리 셀 어레이를 포함한다. 메모리 셀 어레이는 열들에 일대일 대응되는 복수개의 비트라인들과 소스 라인들을 포함하고, 비트라인들과 소스 라인들 각각은 열들 중 하나에 위치하는 메모리 셀들의 메모리 소자와 셀 트랜지스터의 소스에 각각 연결되는 비트라인들과 소스 라인들, 열들 중 하나에 위치하는 메모리 셀들 중 제1 메모리 셀의 셀 트랜지스터 소스와 해당되는 소스 라인에 인가되는 전압 레벨이 제공되는 제1 라인 사이에 연결되는 제1 트랜지스터를 포함하고, 제1 트랜지스터의 게이트는 해당되는 비트라인에 연결되는 적어도 하나의 제1 그라운드 스위치와, 비트 라인들 각각과 해당되는 비트라인에 인가되는 전압 레벨이 제공되는 제2 라인 사이에 연결되는 제2 트랜지스터를 포함하고, 제2 트랜지스터의 게이트는 해당되는 소스 라인에 연결되는 적어도 하나의 제2 그라운드 스위치를 포함한다.
본 발명의 실시예들에 따라, 제1 그라운드 스위치는 제1 트랜지스터에 인접하게 배치되고 제1 라인에 공통으로 연결되는 제3 트랜지스터를 더 포함하고, 제3 트랜지스터는 열들 중 하나에 위치하는 메모리 셀들 중 제2 메모리 셀의 셀 트랜지스터 소스와 제1 라인 사이에 연결되고, 제3 트랜지스터의 게이트는 해당되는 비트라인에 연결될 수 있다.
본 발명의 실시예들에 따라, 제2 그라운드 스위치는 제2 트랜지스터에 인접하게 배치되고 제2 라인에 공통으로 연결되는 제4 트랜지스터를 더 포함하고, 제4 트랜지스터는 비트 라인들 각각과 제2 라인 사이에 연결되고, 제4 트랜지스터의 게이트는 해당되는 소스 라인에 연결될 수 있다.
본 발명의 실시예들에 따라, 메모리 셀 어레이는 복수개의 비트라인들 각각과 쌍으로 구성되는 상보 비트라인들을 더 포함하고, 상보 비트라인에 제1 메모리 셀에 대응적인 제3 메모리 셀을 더 포함하고, 제1 그라운드 스위치는 제3 메모리 셀의 셀 트랜지스터 소스와 제1 라인 사이에 연결되는 제5 트랜지스터를 포함하고, 제5 트랜지스터의 게이트는 해당되는 상보 비트라인에 연결될 수 있다.
본 발명의 실시예들에 따라, 제2 그라운드 스위치는 상보 비트 라인들 각각과 제2 라인 사이에 연결되는 제6 트랜지스터를 포함하고, 제6 트랜지스터의 게이트는 해당되는 소스 라인에 연결될 수 있다.
본 발명의 실시예들에 따라, 메모리 장치는 제1 라인으로 해당되는 소스 라인에 인가되는 전압 레벨을 제공하고, 제2 라인으로 해당되는 비트라인에 인가되는 전압 레벨을 제공하는 입출력 회로를 더 포함할 수 있다.
본 발명의 실시예들에 따른 메모리 장치는 메모리 셀 어레이 내 그라운드 스위치를 이용하여 메모리 셀의 기입/독출 동작에서 소스 라인 및 비트라인의 배선 저항을 줄임으로써, 메모리 셀들의 배선 저항 차이에 의한 셀 저항 산포를 줄여 데이터 센싱 마진을 확보할 수 있다.
도 1은 본 발명의 실시예들에 따른 그라운드 스위치를 갖는 메모리 장치를 설명하는 도면이다.
도 2는 도 1의 메모리 셀 어레이와 그 주변 회로들을 설명하는 회로 다이어그램이다.
도 3은 도 2의 메모리 셀 어레이 내 하나의 메모리 셀을 입체적으로 보여주는 사시도이다.
도 4a 및 도 4b는 도 3의 MTJ 구조에서 자화 방향에 따라 저장된 데이터를 설명하기 위한 개념도들이다.
도 5는 도 3의 MTJ 구조에서 쓰기 동작을 설명하기 위한 개념도이다.
도 6 내지 도 8은 도 3의 MTJ 구조에 대한 다른 실시예들을 보여주는 개념도들이다.
도 9a 내지 도 9d는 메모리 셀 어레이 내에서의 배선 저항 차이를 설명하는 도면들이다.
도 10은 본 발명의 실시예들에 따른 그라운드 스위치의 동작을 설명하는 도면들이다.
도 11 내지 도 16은 본 발명의 실시예들에 따른 그라운드 스위치를 포함하는 메모리 셀 어레이의 일부 레이아웃과 단면도를 설명하는 도면들이다.
도 17 내지 도 19는 본 발명의 실시예들에 따른 그라운드 스위치를 갖는 메모리 셀 어레이를 설명하는 도면들이다.
도 20은 본 발명의 실시예들에 따른 그라운드 스위치를 갖는 저항성 메모리 장치를 포함하는 전자 장치를 설명하는 도면이다.
도 21은 본 발명의 실시예들에 따른 그라운드 스위치를 갖는 저항성 메모리 장치를 포함하는 서버 시스템을 설명하는 도면이다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명한다. 본 발명의 실시예는 당 업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위하여 제공되는 것이다. 본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용한다. 첨부된 도면에 있어서, 구조물들의 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하거나 축소하여 도시한 것이다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성 요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 갖는다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
도 1은 본 발명의 실시예들에 따른 그라운드 스위치를 갖는 메모리 장치를 설명하는 도면이다.
도 1을 참조하면, 메모리 장치(100)는 메모리 셀 어레이(110), 로우 디코더 회로(120), 칼럼 디코더 회로(130), 칼럼 선택 회로(140), 기입 드라이버 회로(150), 그리고 센스 앰프 회로(160)를 포함한다. 칼럼 선택 회로(140), 기입 드라이버 회로(150) 그리고 센스 앰프 회로(160)는 메모리 장치(100)로/로부터 데이터 기입/독출 동작을 수행하는 입출력 회로(170)라고 통칭할 수 있다.
메모리 셀 어레이(110)는 행들 및 열들로 배열되는 복수개의 메모리 셀들을 포함한다.
본 실시예에서, 복수의 메모리 셀들은 가변 저항을 갖는 가변 저항 소자를 포함하는 저항형 메모리 셀들 또는 저항성 메모리 셀들을 포함할 수 있다. 예를 들어, 가변 저항 소자가 상변화(phase change) 물질(GST, Ge-Sb-Te)로서 온도에 따라 저항이 변화하는 경우에는 메모리 장치(100)는 PRAM이 될 수 있다. 다른 예를 들어, 가변 저항 소자가 상부 전극, 하부 전극 및 그 사이에 있는 전이금속 산화물(complex metal oxide)로 형성된 경우에는 메모리 장치(100)는 RRAM이 될 수 있다. 또 다른 예를 들어, 가변 저항 소자가 자성체의 상부 전극, 자성체의 하부 전극 및 그 사이에 있는 유전체로 형성된 경우에는 메모리 장치(100)는 MRAM이 될 수 있다.
메모리 장치(100)가 MRAM인 경우, 메모리 셀들 각각은 셀 트랜지스터와 자기저항 요소로 구성된다. 메모리 셀 어레이(110)는 메모리 셀들과 연결되는 복수개의 워드라인들, 복수개의 비트라인들, 그리고 복수개의 소스 라인들을 포함한다. 워드라인들 각각은 행들 중 하나에 위치하는 메모리 셀들의 셀 트랜지스터의 게이트에 연결되고, 비트라인들과 소스 라인들 각각은 열들 중 하나에 위치하는 메모리 셀들의 자기저항 요소와 셀 트랜지스터의 소스에 각각 연결된다.
메모리 셀 어레이(110)는 비트라인들과 소스 라인들의 배선 저항을 감소시키기 위하여 그라운드 스위치(200)를 포함한다. 그라운드 스위치(200)는 칼럼 디코더 회로(130)에 의해 선택되는 비트라인을 그라운드시키기 위한 제1 그라운드 스위치와 소스 라인을 그라운드시키기 위한 제2 그라운드 스위치를 포함한다. 메모리 셀 어레이(110)는 도 2에서 구체적으로 설명된다.
로우 디코더 회로(110)는 로우 어드레스를 수신하고 디코딩하여, 로우 어드레스에 상응하는 워드라인들 중 하나를 활성화시킨다. 칼럼 선택 회로(140)와 기입 드라이버 회로(150)는 칼럼 디코더 회로(120)의 출력에 따라서 제어된다. 칼럼 디코더(120)는 칼럼 어드레스를 수신하고 디코딩한다. 칼럼 선택 회로(140)는 칼럼 어드레스에 상응하는 비트라인들 중 하나와 소스 라인들 중 하나를 선택하고, 선택된 비트라인과 선택된 소스 라인은 기입 드라이버 회로(150)와 센스 앰프 회로(160)에 연결된다.
칼럼 선택 회로(140)에 의해 선택된 비트라인과 선택된 소스 라인은 독출/기입 동작에 따라 기입 드라이버 회로(150)를 통하여 소정의 독출/기입 전압이 인가된다. 센스 앰프 회로(160)는 메모리 셀 어레이(110) 내 메모리 셀들 중 하나에서 독출된 데이터가 로직 `0` 또는 로직 `1`인지를 판별한다.
도 2는 도 1의 메모리 셀 어레이(110)와 그 주변 회로들을 설명하는 회로 다이어그램이다.
도 2를 참조하면, 메모리 셀 어레이(110)는 행들 및 열들로 배열된 매트릭스로 복수개의 메모리 셀들(MCs), 복수개의 워드라인들(WL0-WLm, 필요에 따라 WL로 약칭됨), 복수개의 비트라인들(BL0-BLn, 필요에 따라 BL로 약칭됨), 복수개의 소스 라인들(SL0-SLn, 필요에 따라 SL로 약칭됨), 그리고 그라운드 스위치(200a, 200b)을 포함한다. 메모리 셀(MC)은 STT-MRAM셀로 구현될 수 있다. 메모리 셀(MC)은 자기 터널 접합(magnetic tunnel junction, MTJ)으로 구현되는 자기저항 요소를 포함할 수 있다.
메모리 셀(MC)은 셀 트랜지스터(CT) 및 MTJ 구조(MR)를 포함할 수 있다. 셀 트랜지스터(CT)의 게이트는 워드라인(WL)에 연결되고, 드레인은 MTJ 구조(MR)의 일단에 연결되고, 소스는 소스 라인(SL)에 연결된다. MTJ 구조(MR)의 다른 일단은 비트라인(BL)에 연결된다.
하나의 소스 라인(SL)에 이웃하는 2개의 메모리 셀들(MC)이 공통으로 연결되는 2T-2R 구조가 레이아웃 배치상 하나의 단위 메모리 셀을 구성할 수 있다. 실시예에 따라, 하나의 비트라인과 하나의 소스 라인에 1개의 메모리 셀(MC)이 연결되는 1T-1R 구조가 레이아웃 배치상 하나의 단위 메모리 셀을 구성할 수도 있다.
그라운드 스위치들(200a, 200b)은 비트라인들(BLs)과 소스 라인들(SLs)을 그라운딩한다. 제1 그라운드 스위치들(200a)은 비트라인들(BLs)과 소스 라인들(SLs) 각각에 배치되고, 2T-2R 구조의 단위 메모리 셀 내 셀 트랜지스터들(CT) 사이에 배치된다. 제1 그라운드 스위치들(200a) 중 하나는 제1 메모리 셀(MC1)의 셀 트랜지스터(CT) 소스와 제1 접지 라인(GL1) 사이에 연결되는 제1 트랜지스터(BT1)와 제2 메모리 셀(MC2)의 셀 트랜지스터(MC) 소스와 제1 접지 라인(GL1) 사이에 연결되는 제2 트랜지스터(BT2)를 포함한다. 제1 및 제2 트랜지스터(BT1, BT2)의 게이트는 해당되는 비트라인(BL0)에 연결된다.
제2 그라운드 스위치들(200b)은 비트라인들(BLs)과 소스 라인들(SLs) 각각에 배치되고, 2T-2R 구조의 단위 메모리 셀들 사이에 배치된다. 제2 그라운드 스위치들(200b) 중 하나는 비트라인(BL0)과 제2 접지 라인(GL2) 사이에 연결되는 제3 및 제4 트랜지스터들(ST1, ST2)을 포함한다. 제3 및 제4 트랜지스터(ST1, ST2)의 게이트는 해당되는 제1 소스 라인(SL0)에 연결된다. 제1 접지 라인(GL1)과 제2 접지 라인(GL2)은 메모리 장치(100, 도 1)의 공통 접지 라인에 연결된다.
제1 그라운드 스위치들(200a) 각각은 2개의 트랜지스터들(BT1, BT2)로 구성되고, 제2 그라운드 스위치들(200b) 각각도 2개의 트랜지스터들(ST1, ST2)로 구성된다. 이는 메모리 셀 어레이(110) 내 2T-2R 구조의 단위 메모리 셀들의 어레이에 맞추어, 레이아웃 관점에서 반복 패턴 가능토록 하기 위하여 구성되는 예이다. 이에 따라, 제1 그라운드 스위치(200a)의 트랜지스터들(BT1, BT2)과 제2 그라운드 스위치(200b)의 트랜지스터들(ST1, ST2)은 메모리 셀(MC)의 셀 트랜지스터와 동일한 크기를 가질 수 있다.
실시예에 따라, 메모리 셀 어레이(110)가 1T-1R 구조의 단위 메모리 셀들로 구성되는 경우, 제1 그라운드 스위치들(200a) 중 하나는 메모리 셀(MC)의 셀 트랜지스터(CT) 소스와 제1 접지 라인(GL1) 사이에 연결되는 제1 트랜지스터(BT1)로 구성되고, 제2 그라운드 스위치들(200b) 중 하나는 비트라인(BL)과 제2 접지 라인(GL2) 사이에 연결되는 제3 트랜지스터(ST1)로 구성될 수 있다. 제1 트랜지스터(BT1)의 게이트는 해당되는 비트라인(BL)에 연결되고, 제3 트랜지스터(ST1)의 게이트는 해당되는 소스 라인(SL)에 연결된다.
도 3은 도 2의 메모리 셀 어레이 내 하나의 메모리 셀(MC)을 입체적으로 보여주는 사시도이다.
도 3을 참조하면, 메모리 셀(MC)은 셀 트랜지스터(CT)와 MTJ 구조(MR)를 포함한다. 셀 트랜지스터(CT)의 게이트는 워드라인(WL)에 연결되고, 셀 트랜지스터(CT)의 일 전극, 예컨대 드레인 전극은 MTJ 구조(MR)를 통해 비트라인(BL)에 연결될 수 있다. 셀 트랜지스터(CT)의 다른 전극, 예컨대 소스 전극은 소스 라인(SL)에 연결될 수 있다.
MTJ 구조(MR)는 고정층(41)과 자유층(43), 그리고 이들 사이에 터널층(42)을 포함할 수 있다. 고정층(41)의 자화 방향은 고정되어 있으며, 자유층(43)의 자화 방향은 쓰기 동작에 의해 저장된 데이터에 따라 고정층(41)의 자화 방향과 평행(parallel)이거나 반-평행(anti-parallel) 방향이 될 수 있다. 고정층(41)의 자화 방향을 고정시켜 주기 위하여, 예컨대, 반강자성층(anti-ferromagnetic layer)이 더 구비될 수 있다.
MRAM 셀의 쓰기 동작을 수행하기 위해서, 선택된 워드라인(WL)에 로직 하이의 선택 전압이 인가되어 셀 트랜지스터(CT)가 턴-온 될 수 있다. 선택된 비트라인(BL)과 소스 라인(SL)에는 입출력 회로(170)의 쓰기/읽기 바이어스 생성부(45)에서 제공되는 프로그램 전류, 즉 쓰기 전류가 인가될 수 있다. 쓰기 전류의 방향은 MTJ 구조(MR)에 저장될 로직 상태에 의해 결정될 수 있다.
MRAM 셀의 읽기 동작을 수행하기 위해서, 선택된 워드라인(WL)에 로직 하이의 선택 전압이 인가되어 셀 트랜지스터(CT)가 턴-온 되고, 선택된 비트라인(BL)과 소스 라인(SL)으로 쓰기/읽기 바이어스 생성부(45)에서 읽기 전류가 인가될 수 있다. 이에 따라, MTJ 구조(MR) 양단으로 전압이 디벨롭되어 센스 앰프(160)에 의해 센싱되고, MTJ 구조(MR)에 저장된 로직 상태를 결정하기 위해 기준 전압 발생부(44)의 전압과 비교될 수 있다. 비교 결과에 따라, MTJ 구조(MR)에 저장된 데이터를 판별할 수 있다.
도 4a 및 도 4b는 도 3의 MTJ 구조에서 자화 방향에 따라 저장된 데이터를 설명하기 위한 개념도들이다.
도 4a 및 도 4b를 참조하면, MTJ 구조(MR)의 저항값은 자유층(43)의 자화 방향에 따라 달라질 수 있다. MTJ 구조(MR)에 읽기 전류(IR)를 흘리면 MTJ 구조(MR)의 저항값에 따른 데이터 전압이 출력될 수 있다. 읽기 전류(IR)의 세기는 쓰기 전류의 세기보다 매우 작기 때문에, 읽기 전류(IR)에 의해 자유층(43)의 자화 방향은 변화되지 않는다.
도 4a에 도시된 바와 같이, MTJ 구조(MR)에서 자유층(43)의 자화 방향과 고정층(41)의 자화 방향이 평행하게 배치될 수 있다. 이러한 상태의 MTJ 구조(MR)는 낮은 저항값을 가질 수 있고, 읽기 동작을 통해 데이터 `0`이 출력될 수 있다.
도 4b에 도시된 바와 같이, MTJ 구조(MR)에서 자유층(43)의 자화 방향이 고정층(41)의 자화 방향과 반-평행으로 배치될 수 있다. 이러한 상태의 MTJ 구조(MR)는 높은 저항값을 가질 수 있다. 따라서, 읽기 동작을 통해 데이터 `1`이 출력될 수 있다.
본 실시예의 MTJ 구조(MR)에서, 자유층(43)과 고정층(41)을 수평 자기 소자 구조로 도시하고 있는데, 이는 이해의 편의를 위한 것으로 MTJ 구조(MR)에서, 자유층(43)과 고정층(41)은 도 7에서와 같이 수직 자기 소자 구조를 가질 수 있다.
도 5는 도 3의 MTJ 구조에서 쓰기 동작을 설명하기 위한 개념도이다.
도 5를 참조하면, MTJ 구조(MR)를 흐르는 쓰기 전류(IW)의 방향에 따라 자유층(43)의 자화 방향이 결정될 수 있다. 예컨대, (a)와 같이 자유층(43)에서 고정층(41) 방향으로 제1 쓰기 전류(IWC1)를 인가하면, 고정층(41)과 동일한 스핀 방향을 갖는 자유 전자들이 자유층(43)에 토크(torque)를 인가한다. 이로 인해, 자유층(43)은 고정층(41)과 평행하게 자화될 수 있다. 따라서, (b)와 같은 MTJ 구조(MR)로 낮은 저항값을 갖는 데이터 `0`이 저장될 수 있다.
한편, 데이터 `0` 상태의 MTJ 구조(MR)에서, (c)와 같이 고정층(41)에서 자유층(43)으로 제2 쓰기 전류(IWC2)를 인가하면, 고정층(41)과 반대의 스핀을 갖는 전자들이 자유층(43)으로 되돌아와 토크를 인가한다. 이로 인해, 자유층(43)은 고정층(41)과 반-평행하게 자화될 수 있다. 그에 따라, (d)와 같이 MTJ 구조(MR)로 높은 저항값을 갖는 데이터 `1`이 저장될 수 있다.
MTJ 구조(MR)에서 자유층(43)의 자화 방향은 스핀 전달 토크(STT)에 의해 고정층(41)과 평행하게 또는 반-평행하게 변경될 수 있고, 그에 따라, 데이터 `0` 또는 데이터 `1`이 저장될 수 있다.
도 6 내지 도 8은 도 3의 MTJ 구조에 대한 다른 실시예들을 보여주는 개념도들이다.
도 6a를 참조하면, MTJ 소자(MR)는 고정층(51), 터널층(52), 자유층(53) 및 반강자성층(54)을 포함할 수 있다. 자유층(53)은 변화 가능한 자화 방향을 갖는 물질을 포함할 수 있다. 자유층(53)의 자화 방향은 메모리 셀의 외부 및/또는 내부에서 제공되는 전기적/자기적 요인에 의해 변경될 수 있다. 자유층(53)은 코발트(Co), 철(Fe) 및 니켈(Ni) 중 적어도 하나를 포함하는 강자성 물질을 포함할 수 있다. 예컨대, 자유층(53)은 FeB, Fe, Co, Ni, Gd, Dy, CoFe, NiFe, MnAs, MnBi, MnSb, CrO2, MnOFe2O3, FeOFe2O3, NiOFe2O3, CuOFe2O3, MgOFe2O3, EuO 및 Y3Fe5O12 중 선택된 적어도 하나를 포함할 수 있다.
터널층(52)은 스핀 확산 길이(Spin Diffusion Distance)보다 얇은 두께를 가질 수 있다. 터널층(52)은 비자성 물질을 포함할 수 있다. 예컨대, 터널층(52)은 마그네슘(Mg), 티타늄(Ti), 알루미늄(Al), 마그네슘-아연(MgZn) 및 마그네슘-붕소(MgB)의 산화물, 그리고 티타늄(Ti) 및 바나듐(V)의 질화물 중 선택된 적어도 하나를 포함할 수 있다.
고정층(51)은 반강자성층(54)에 의해 고정된 자화 방향을 가질 수 있다. 고정층(51)은 강자성 물질(ferromagnetic material)을 포함할 수 있다. 예컨대, 고정층(51)은 CoFeB, Fe, Co, Ni, Gd, Dy, CoFe, NiFe, MnAs, MnBi, MnSb, CrO2, MnOFe2O3, FeOFe2O3, NiOFe2O3, CuOFe2O3, MgOFe2O3, EuO 및 Y3Fe5O12 중 선택된 적어도 하나를 포함할 수 있다.
반강자성층(54)은 반-강자성 물질(anti-Ferromagnetic material)을 포함할 수 있다. 예컨대, 반강자성층(54)은 PtMn, IrMn, MnO, MnS, MnTe, MnF2, FeCl2, FeO, CoCl2, CoO, NiCl2, NiO 및 Cr 중에서 선택된 적어도 하나를 포함할 수 있다.
MTJ 구조(MR)의 자유층(53)과 고정층(51)은 각각 강자성체로 형성되므로 강자성체의 에지(edge)에는 표류 자기장(stray field)이 발생할 수 있다. 표류 자기장은 자기 저항을 낮아지게 하거나 자유층(53)의 저항 자력을 증가시킬 수 있다. 게다가, 스위칭 특성에 영향을 미쳐 비대칭적인 스위칭을 형성할 수 있다. 따라서, MTJ 구조(MR) 내의 강자성체에서 발생하는 표류 자기장을 감소시키거나 제어시키는 구조가 필요할 수 있다.
도 6b를 참조하면, MTJ 구조(MR)는 고정층(61), 터널층(62), 및 자유층(63)을 포함하고, 고정층(61)은 합성 반-강자성체(Synthetic Anti Ferromagnetic, SAF)로 제공될 수 있다. 고정층(61)은 제1 강자성층(61_1), 결합층(61_2), 제2 강자성층(61_3)을 포함할 수 있다. 제1 및 제2 강자성층(61_1, 61_3)은 각각 CoFeB, Fe, Co, Ni, Gd, Dy, CoFe, NiFe, MnAs, MnBi, MnSb, CrO2, MnOFe2O3, FeOFe2O3, NiOFe2O3, CuOFe2O3, MgOFe2O3, EuO 및 Y3Fe5O12 중 선택된 적어도 하나를 포함할 수 있다. 제1 강자성층(61_1)의 자화 방향과 제2 강자성층(61_3)의 자화 방향은 서로 다른 방향을 가지며, 각각의 자화 방향은 고정될 수 있다. 결합층(61_2)은 루테늄(Ru)을 포함할 수 있다.
도 7을 참조하면, MTJ 구조(MR)는 터널층(72)에 대하여 자화 방향이 수직이고, 그에 따라 전류의 이동 방향과 자화 용이축(easy axis)이 실질적으로 평행할 수 있다. 이와 같이, 자화 방향이 수직한 구조를 수직형(perpendicular) MTJ 구조라고 한다.
수직형 MTJ 구조(MR) 역시 고정층(71), 터널층(72) 그리고 자유층(73)을 포함한다. 자유층(73)의 자화 방향과 고정층(71)의 자화 방향이 평행하면, 저항값이 작아지고, 자유층(73)의 자화 방향과 고정층(71)의 자화 방향이 반-평행하면 저항값이 커질 수 있다. 따라서, 저항값에 따라 수직형 MTJ 구조(MR)에 데이터가 저장될 수 있다.
수직형 MTJ 구조(MR)를 구현하기 위해서, 자유층(73)과 고정층(71)은 자기 이방성 에너지가 큰 물질로 구성될 수 있다. 자기 이방성 에너지가 큰 물질로는, 비정질계 희토류 원소 합금, (Co/Pt)n 이나 (Fe/Pt)n과 같은 다층박막 등이 있다. 예를 들어, 자유층(73)과 고정층(71) 각각은 규칙 합금(ordered alloy)일 수 있으며, 철(Fe), 코발트(Co), 니켈(Ni), 팔라듐(Pa), 및 백금(Pt) 중 적어도 어느 하나를 포함할 수 있다. 또한, 자유층(73)과 고정층(71) 각각은 Fe-Pt 합금, Fe-Pd 합금, Co-Pd 합금, Co-Pt 합금, Fe-Ni-Pt 합금, Co-Fe-Pt 합금, 및 Co-Ni-Pt 합금 중 적어도 어느 하나를 포함할 수 있다. 이러한 합금들은, 예컨대 화학 정량적인 표현으로, Fe50Pt50, Fe50Pd50, Co50Pd50, Co50Pt50, Fe30Ni20Pt50, Co30Fe20Pt50, 또는 Co30Ni20Pt50 등일 수 있다.
도 8a를 참조하면, 자유층을 기준으로 양끝 단에 터널층과 고정층이 각각 배치되는 구조를 갖는 듀얼 MTJ 구조를 보여준다. 수평 자기를 형성하는 듀얼 MTJ 구조(MR)는 제1 고정층(81), 제1 터널층(82), 자유층(83), 제2 터널층(84) 및 제2 고정층(85)을 포함할 수 있다. 제1 및 제2 고정층들(81, 85)을 구성하는 물질은 도 6a의 고정층(51)과 유사하고, 제1 및 제2 터널 층들(82, 84)은 도 6a의 터널층(52)과 유사하며, 자유층(83)은 도 6a의 자유층(53)과 유사할 수 있다.
제1 고정층(81)의 자화 방향과 제2 고정층(85)의 자화 방향이 반대 방향으로 고정되면, 실질적으로 제1 및 제2 고정층들(81, 85)에 의한 자기력이 상쇄되는 효과를 가질 수 있다. 듀얼 MTJ 구조(MR)는 전형적인 MTJ 소자보다 더 적은 전류를 이용하여 읽기 동작을 수행할 수 있다. 듀얼 MTJ 구조(MR)는 제2 터널층(84)으로 인하여 읽기 동작 시에 더 높은 저항을 제공하므로, 명확한 데이터 값을 얻을 수 있도록 한다.
도 8b를 참조하면, 수직 자기를 형성하는 수직형 듀얼 MTJ 구조(MR)는 제1 고정층(91), 제1 터널층(92), 자유층(93), 제2 터널층(94) 및 제2 고정층(95)을 포함할 수 있다. 제1 및 제2 고정층들(91, 95)을 구성하는 물질은 도 7의 고정층(71)과 유사하고, 제1 및 제2 터널층들(92, 94)은 도 7의 터널층(72)과 유사하며, 자유층(93)은 도 7의 자유층(73)과 유사할 수 있다.
제1 고정층(91)의 자화 방향과 제2 고정층(95)의 자화 방향이 반대 방향으로 고정되면, 실질적으로 제1 및 제2 고정층들(91, 95)에 의한 자기력이 상쇄되는 효과를 가질 수 있다. 수직형 듀얼 MTJ 구조(MR)는 전형적인 MTJ 소자보다 더 적은 전류를 이용하여 읽기 동작을 수행할 수 있다. 수직형 듀얼 MTJ 구조(MR)는 높은 저항을 제공하여, 읽기 동작 시에 정확한 데이터 값을 얻을 수 있도록 한다.
도 9a 내지 도 9d는 메모리 셀 어레이 내에서의 배선 저항 차이를 설명하는 도면들이다.
도 9a를 참조하면, 메모리 셀 어레이(110)의 일부에서, WLi7 워드라인에 연결되는 MCj 메모리 셀과 MCj +1 메모리 셀은 입출력 회로(170) 가까이에 배치되는 메모리 셀들이고, WLi1 워드라인에 연결되는 MCi 메모리 셀과 MCi +1 메모리 셀은 입출력 회로(170)에서 멀리 배치되는 메모리 셀들이라고 가정한다. MCi, MCj 메모리 셀들에 대하여 데이터 `0` 쓰기 동작과 읽기 동작을 수행하는 것은 도 9b에서 설명되고, MCi +1, MCj +1 메모리 셀들에 대하여 데이터 `1` 쓰기 동작을 수행하는 것은 도 9c에서 설명된다.
도 9b를 참조하면, MCj 메모리 셀의 데이터 `0` 쓰기 동작을 수행하기 위하여, WLi7 워드라인으로 선택 전압(Vselect)이 인가되어 셀 트랜지스터(CT)가 턴온되고, 입출력 회로(170)에 의해 BLj 비트라인으로 제1 쓰기 전압(Vwrite1)이 인가되고, SLj 소스 라인으로 접지 전압(GND)이 인가된다. MCj 메모리 셀의 데이터 `0` 쓰기 동작에 따라, BLj 비트라인에서 MCj 메모리 셀, 그리고 SLj 소스 라인으로 CPj 전류 경로가 형성될 수 있다.
MCj 메모리 셀의 읽기 동작을 수행하기 위하여, WLi7 워드라인으로 선택 전압(Vselect)이 인가되어 셀 트랜지스터(CT)가 턴온되고, 입출력 회로(170)에 의해 BLj 비트라인으로 읽기 전압(Vread)이 인가되고, SLj 소스 라인으로 접지 전압(GND)이 인가된다. MCj 메모리 셀의 읽기 동작에 따라, 데이터 `0` 쓰기 동작과 동일하게, BLj 비트라인에서 MCj 메모리 셀, 그리고 SLj 소스 라인으로 CPj 전류 경로가 형성될 수 있다.
MCj +1 메모리 셀의 데이터 `1` 쓰기 동작을 수행하기 위하여, WLi7 워드라인으로 선택 전압(Vselect)이 인가되어 셀 트랜지스터(CT)가 턴온되고, 입출력 회로(170)에 의해 BLj+1 비트라인으로 접지 전압(GND)이 인가되고, SLj +1 소스 라인으로 제2 쓰기 전압(Vwrite2)이 인가된다. MCj +1 메모리 셀의 데이터 `1` 쓰기 동작에 따라, SLj +1 소스 라인에서 MCj +1 메모리 셀, 그리고 BLj +1 비트라인으로 CPj +1 전류 경로가 형성될 수 있다.
도 9c를 참조하면, MCi 메모리 셀의 데이터 `0` 쓰기 동작과 읽기 동작을 수행하기 위하여, WLi1 워드라인으로 선택 전압(Vselect)이 인가되어 셀 트랜지스터(CT)가 턴온되고, 입출력 회로(170)에 의해 BLj 비트라인으로 제1 쓰기 전압(Vwrite1) 또는 읽기 전압(Vread)이 인가되고, SLj 소스 라인으로 접지 전압(GND)이 인가된다. MCj 메모리 셀의 데이터 `0` 쓰기 동작과 읽기 동작에 따라, BLj 비트라인에서 MCi 메모리 셀, 그리고 SLj 소스 라인으로 CPi 전류 경로가 형성될 수 있다.
MCi +1 메모리 셀의 데이터 `1` 쓰기 동작을 수행하기 위하여, WLi1 워드라인으로 선택 전압(Vselect)이 인가되어 셀 트랜지스터(CT)가 턴온되고, 입출력 회로(170)에 의해 BLj+1 비트라인으로 접지 전압(GND)이 인가되고, SLj +1 소스 라인으로 제2 쓰기 전압(Vwrite2)이 인가된다. MCi +1 메모리 셀의 데이터 `1` 쓰기 동작에 따라, SLj +1 소스 라인에서 MCi +1 메모리 셀, 그리고 BLj +1 비트라인으로 CPi +1 전류 경로가 형성될 수 있다.
도 9b 및 도 9c에서, MCi 메모리 셀의 기입 및 독출 동작에 따른 CPi 전류 경로와 MCj 메모리 셀의 기입 및 독출 동작에 따른 CPj 전류 경로는 물리적인 거리 차이를 보여준다. MRAM의 반도체 제조 공정이 미세화됨에 따라, 비트라인들(BLs)과 소스 라인들(SLs)을 구성하는 메탈 라인의 시트 저항(sheet resistance)이 높아져서 전류 경로 상의 배선 저항 값이 커지게 된다. 이에 따라, CPi 전류 경로와 CPj 전류 경로 사이의 배선 저항 값의 차이가 더욱 커지게 되어, 도 9d에 도시된 바와 같이, MCi, MCj 메모리 셀들에 저장되는 데이터 `0`의 저항 산포가 넓어지는 문제점이 발생한다.
이와 마찬가지로, MCi +1 메모리 셀의 CPi +1 전류 경로와 MCj +1 메모리 셀의 CPj 전류 경로 사이의 배선 저항 값의 차이가 커지게 되어, MCi +1, MCj +1 메모리 셀들에 저장되는 데이터 `1`의 저항 산포가 넓어지는 문제점이 발생한다. 데이터 `0`과 데이터 `1`의 저항 산포가 넓어지면, 데이터 `0`과 데이터 `1` 사이의 센싱 마진이 부족하게 되어 데이터 판별이 어려워질 수 있다.
이하에서는, 이러한 셀 저항 산포 불량을 줄이기 위하여, 메모리 셀 어레이 내 그라운드 스위치를 배치하여 배선 저항 차이를 개선하는 다양한 실시예들을 보다 구체적으로 설명하도록 한다.
도 10은 본 발명의 실시예들에 따른 그라운드 스위치의 동작을 설명하는 도면들이다.
도 10을 참조하면, 메모리 셀 어레이(110, 도 2)의 일부로서, 메모리 셀 어레이(110) 내 복수개의 열들 중 2 개에 상응하는 비트라인들(BLj, BLj+1)과 소스 라인들(SLj, SLj+1)에 연결되는 메모리 셀들(MCs)과 제1 및 제2 그라운드 스위치들(200a, 200b)을 나타낸다. 메모리 셀 어레이(110)에서, WL1 워드라인에 연결되는 MCa 메모리 셀과 MCb 메모리 셀이 선택되고, MCa 메모리 셀에 대하여 데이터 `0`을 기입하고 독출하는 동작을 설명하고, MCb 메모리 셀에 대하여 데이터 `1`을 기입하는 동작에 대하여 설명된다.
MCa 메모리 셀에 대하여 데이터 `0`을 기입하기 위하여, WL1 워드라인으로 선택 전압(Vselect)이 인가되어 MCa 메모리 셀의 셀 트랜지스터(CT)가 턴온되고, BLj 비트라인으로 제1 기입 전압(Vwrite1)이 인가되고, SLj 소스 라인으로 접지 전압(GND)이 인가된다. 그리고, 제1 그라운드 스위치(200a)의 제1 및 제2 트랜지스터들(BT1, BT2)이 BLj 비트라인의 제1 기입 전압(Vwrite1)에 의해 턴온되고, 턴온된 제1 및 제2 트랜지스터들(BT1, BT2)를 통해 SLj 소스 라인과 제1 접지 라인(GL1)이 연결된다. 이에 따라, MCa 메모리 셀의 데이터 `0` 기입 동작에서, BLj 비트라인에서 MCa 메모리 셀과 SLj 소스 라인, 제1 그라운드 스위치(200a)의 제2 트랜지스터(BT2) 그리고 제1 접지 라인(GL1)으로 제1 기입 전류 경로(CPa)가 형성된다.
제1 기입 전류 경로(CPa)는 SLj 소스 라인의 전체 배선에서 제1 그라운드 스위치(200a)의 제2 트랜지스터(BT2)에 의해 제1 접지 라인(GL1)에 연결되는 지점의 바깥 배선에 상응하는 배선 저항(LR1)을 부하로 바라보지 않는다. 즉, 제1 기입 전류 경로(CPa)는 SLj 소스 라인의 전체 배선에서 LR1 배선 저항이 제거된 단축된 전류 경로를 형성한다.
MCa 메모리 셀의 독출 동작에서, WL1 워드라인으로 선택 전압(Vselect)이 인가되어 MCa 메모리 셀의 셀 트랜지스터(CT)가 턴온되고, BLj 비트라인으로 독출 전압(Vread)이 인가되고, SLj 소스 라인으로 접지 전압(GND)이 인가된다. 그리고, 제1 그라운드 스위치(200a)의 제1 및 제2 트랜지스터들(BT1, BT2)이 BLj 비트라인의 독출 전압(Vread)에 의해 턴온되어 SLj 소스 라인과 제1 접지 라인(GL1)이 연결된다. 이에 따라, MCa 메모리 셀의 독출 동작에서, BLj 비트라인에서 MCa 메모리 셀과 SLj 소스 라인, 제1 그라운드 스위치(200a)의 제2 트랜지스터(BT2) 그리고 제1 접지 라인(GL1)으로 데이터 `0` 쓰기 동작과 동일하게, 독출 전류 경로(CPa)가 형성된다. MCa 메모리 셀의 독출 전류 경로(CPa)는 SLj 소스 라인의 전체 배선에서 LR1 배선 저항이 제거된 단축된 전류 경로를 형성한다.
MCb 메모리 셀에 대하여 데이터 `1`을 기입하기 위하여, WL1 워드라인으로 선택 전압(Vselect)이 인가되어 MCb 메모리 셀의 셀 트랜지스터(CT)가 턴온되고, BLj+1 비트라인으로 접지 전압(GND)이 인가되고, SLj+1 소스 라인으로 제2 쓰기 전압(Vwrite2)이 인가된다. 그리고, 제2 그라운드 스위치(200b)의 제3 및 제4 트랜지스터들(ST1, ST2)이 SLj+1 비트라인의 제2 기입 전압(Vwrite2)에 의해 턴온되고, 턴온된 제3 및 제4 트랜지스터들(ST1, ST2)을 통해 BLj+1 비트라인과 제2 접지 라인(GL2)이 연결된다. 이에 따라, MCb 메모리 셀의 기입 동작에서, SLj+1 소스 라인에서 MCb 메모리 셀과 BLj+1 비트라인, 제2 그라운드 스위치(200b)의 제4 트랜지스터(ST2) 그리고 제2 접지 라인(GL2)으로 제2 기입 전류 경로(CPb)가 형성된다.
제2 기입 전류 경로(CPb)는 BLj+1 비트라인의 전체 배선에서 제2 그라운드 스위치(200b)의 제2 트랜지스터(ST2)에 의해 제2 접지 라인(GL2)에 연결되는 지점의 바깥 배선에 상응하는 배선 저항(LR2)을 부하로 바라보지 않는다. 즉, 제2 기입 전류 경로(CPb)는 BLj+1 비트라인의 전체 배선에서 LR2 배선 저항이 제거된 단축된 전류 경로를 형성한다.
상술한 바와 같이, 메모리 셀(MC)의 기입/독출 동작에서 메모리 셀 어레이(110) 내 소스 라인(SL) 및 비트라인(SL)의 배선 저항이 그라운드 스위치들(200a, 200b)에 의해 줄어들 수 있다. 이에 따라, 메모리 셀들(MCs)의 배선 저항에 의한 데이터 산포를 줄일 수 있으므로, 데이터 센싱 마진을 확보할 수 있다.
도 11 내지 도 16은 본 발명의 실시예들에 따른 그라운드 스위치를 포함하는 메모리 셀 어레이의 일부 레이아웃과 단면도를 설명하는 도면들이다. 도 11 내지 도 14는 도 2의 메모리 셀 어레이(110)의 제1 영역(RG1)의 제1 그라운드 스위치와 연관되는 레이아웃과 단면도를 설명하고, 도 15 및 도 16은 도 2의 메모리 셀 어레이(110)의 제2 영역(RG2)의 제2 그라운드 스위치와 연관되는 레이아웃과 단면도를 설명한다.
도 11을 참조하면, 메모리 셀 어레이(110, 도 2)의 제1 영역(RG1)의 레이아웃은 제1 그라운드 스위치(200a) 내 액티브 영역이 분리되어 있다. 제1 영역(RG1) 레이아웃의 I-I` 단면도에서, 반도체 기판(1100) 상에 소자 분리막(1120)에 의해 분리된 액티브 영역 상에 제1 그라운드 스위치(200a)의 제1 및 제2 트랜지스터들(BT1, BT2)이 형성된다. 제1 및 제2 트랜지스터들(BT1, BT2) 각각은 메모리 셀(MC)의 셀 트랜지스터와 동일한 크기를 갖는다. 제1 및 제2 트랜지스터들(BT1. BT2) 각각의 게이트 너비와 게이트 길이는 메모리 셀(MC)의 셀 트랜지스터(CT)의 게이트 너비와 게이트 길이와 같다.
실시예에 따라, 반도체 기판(1100)은 반도체 기판에 형성된 p-웰로 대체될 수 있다.
제1 및 제2 트랜지스터들(BT1, BT2)의 소스들 각각은 p+ 콘택 영역(1130, 1132)으로 형성되고 제1 접지 라인(GL1)에 전기적으로 연결된다. p+ 콘택 영역(1130, 1132)은 p형 반도체 기판(1100)의 기판 바이어스 전압을 제공할 수 있다. 제1 및 제2 트랜지스터들(BT1, BT2)의 게이트들(1140, 1142)은 비트라인(BL0)에 전기적으로 연결되고, 드레인들 각각은 이웃하는 메모리 셀들(MC1, MC2)의 셀 트랜지스터(CT)의 n+ 소스(1134, 1136)와 연결된다. 메모리 셀들(MC1, MC2)의 셀 트랜지스터(CT)의 n+ 드레인(1137, 1138)에 전기적으로 연결되는 MTJ 구조(MR)가 형성되고, MTJ 구조(MR)는 비트라인(BL0)에 전기적으로 연결된다.
도 12를 참조하면, 제1 그라운드 스위치(200a)의 제1 및 제2 트랜지스터(BT1, BT2)의 소스들이 하나의 p+ 콘택 영역(1230)으로 형성되고 제1 접지 라인(GL1)에 전기적으로 연결된다는 점에서 차이가 있고, 도 11의 단면도와 실질적으로 동일하다.
도 13을 참조하면, 제1 그라운드 스위치(200a)의 제1 및 제2 트랜지스터(BT1, BT2)의 소스들(1330, 1332) 각각이 반도체 기판(1100) 상에 소자 분리막(1120)에 의해 분리된 액티브 영역에 p+ 콘택 영역을 형성하지 않는다는 점에서 차이가 있고, 도 11의 단면도와 실질적으로 동일하다. 이 경우, 제1 및 제2 트랜지스터(BT1, BT2)의 소스들(1330, 1332)은 메모리 셀 어레이(110) 외부에서 반도체 기판(1100) 또는 p-웰 바이어스에 의해 바이어싱된다.
도 14를 참조하면, 제1 그라운드 스위치(200a)의 제1 및 제2 트랜지스터(BT1, BT2)의 소스들이 하나의 p+ 불순물 영역(1430)으로 형성되지만 p+ 콘택 영역을 형성하지 않는다는 점에서 차이가 있고, 도 12의 단면도와 실질적으로 동일하다. 이 경우, 제1 및 제2 트랜지스터(BT1, BT2)의 소스들(1430)은 메모리 셀 어레이(110) 외부에서 제공되는 반도체 기판(1100) 바이어스 또는 p-웰 바이어스에 의해 바이어싱된다.
도 15를 참조하면, 메모리 셀 어레이(110, 도 2)의 제2 영역(RG2)의 레이아웃은 제2 그라운드 스위치(200b) 내 액티브 영역에 p+ 콘택 영역(1530)이 형성되어 있다. 제2 영역(RG2) 레이아웃의 II-II` 단면도에서, 반도체 기판(1100) 상의 소자 분리막(1120)에 의해 정의된 액티브 영역에 제2 그라운드 스위치(200b)의 제3 및 제4 트랜지스터들(ST1, ST2)이 형성된다. 제3 및 제4 트랜지스터들(ST1, ST2) 각각은 메모리 셀(MC)의 셀 트랜지스터와 동일한 크기를 갖는다. 제3 및 제4 트랜지스터들(ST1. ST2) 각각의 게이트 너비와 게이트 길이는 메모리 셀(MC)의 셀 트랜지스터(CT)의 게이트 너비와 게이트 길이와 같다.
제3 및 제4 트랜지스터들(ST1, ST2)의 소스들은 하나의 p+ 콘택 영역(1530)으로 형성되고 제2 접지 라인(GL2)에 전기적으로 연결된다. p+ 콘택 영역(1530)은 p형 반도체 기판(1100)의 기판 바이어스 전압을 제공할 수 있다. 제3 및 제4 트랜지스터들(ST1, ST2)의 게이트들(1540, 1542)은 소스 라인(SL0)에 전기적으로 연결된다. 제3 및 제4 트랜지스터들(ST1, ST2)의 드레인들은 n+ 콘택 영역(1532, 1534)으로 형성되고, n+ 콘택 영역(1532, 1534)은 제2 영역(RG2)의 레이아웃 바깥에 배치되는 비트라인(BL0)에 전기적으로 연결될 수 있다.
도 16을 참조하면, 제2 그라운드 스위치(200b)의 제3 및 제4 트랜지스터(ST1, ST2)의 소스들이 하나의 p+ 불순물 영역(1630)으로 형성되지만 p+ 콘택 영역을 형성하지 않는다는 점에서 차이가 있고, 도 15b의 단면도와 실질적으로 동일하다. 이 경우, 제3 및 제4 트랜지스터(ST1, ST2)의 소스들은 메모리 셀 어레이(110) 외부에서 제공되는 반도체 기판(1100) 바이어스 또는 p-웰 바이어스에 의해 바이어싱된다.
도 17 내지 도 19는 본 발명의 실시예들에 따른 그라운드 스위치를 포함하는 메모리 셀 어레이를 설명하는 도면들이다.
도 17을 참조하면, 메모리 셀 어레이(1710) 내 복수개의 열들 중 2개에 상응하는 비트라인들(BLj, BLj+1)과 소스 라인(SLj, SLj+1)에 연결되는 메모리 셀들(MC)과 그라운드 스위치(200a, 200b)를 보여준다.
메모리 셀 어레이(1710)에서, 제1 그라운드 스위치(200a)의 제1 및 제2 트랜지스터들(BT1, BT2)의 소스들에는 소스 라인(SL)에 인가되는 전압 레벨(V_SL)과 동일한 전압 레벨이 인가되고, 제2 그라운드 스위치(200b)의 제3 및 제4 트랜지스터들(ST1, ST2)의 소스들에는 비트라인(BL)에 인가되는 전압 레벨(V_BL)과 동일한 전압 레벨이 인가된다는 점에서 차이가 있고, 도 10의 메모리 셀 어레이(110)와 실질적으로 동일하다.
MCa 메모리 셀의 데이터 `0` 기입 동작과 독출 동작에서, WL1 워드라인으로 선택 전압(Vselect)이 인가되어 MCa 메모리 셀의 셀 트랜지스터(CT)가 턴온되고, 제1 기입 전압에 상응하는 비트라인 전압(V_BL)이 BLj 비트라인으로 인가되고, 접지 전압(GND)에 상응하는 소스 라인 전압(V_SL)이 SLj 소스 라인으로 인가된다.
제1 그라운드 스위치(200a)의 제1 및 제2 트랜지스터들(BT1, BT2)은 게이트들에 비트라인 전압(V_BL)이 인가되고, 소스들에 접지 전압(GND)가 인가되어 턴온된다. 이에 따라, BLj 비트라인에서 MCa 메모리 셀과 SLj 소스 라인, 제1 그라운드 스위치(200a)의 제2 트랜지스터(BT2) 그리고 접지 전압(GND)의 소스 라인 전압(V_SL)으로 이루어지는 데이터 `0` 기입 및 독출 전류 경로(CPc)가 형성될 수 있다.
MCb 메모리 셀의 데이터 `1` 기입 동작에서, WL1 워드라인으로 선택 전압(Vselect)이 인가되어 메모리 셀(MC)의 셀 트랜지스터(CT)가 턴온되고, 제2 기입 전압에 상응하는 소스 라인 전압(V_SL)이 SLj+1 소스 라인으로 인가되고, 접지 전압(GND)에 상응하는 비트라인 전압(V_BL)이 BLj+1 비트라인으로 인가된다.
제2 그라운드 스위치(200b)의 제1 및 제2 트랜지스터들(ST1, ST2)은 게이트들에 소스 라인 전압(V_SL)이 인가되고, 소스들에 접지 전압(GND)가 인가되어 턴온된다. 이에 따라, SLj+1 소스 라인에서 MCb 메모리 셀과 BL 비트라인, 제2 그라운드 스위치(200b)의 제2 트랜지스터(ST2) 그리고 접지 전압(GND)의 비트라인 전압(V_BL)으로 이루어지는 데이터 `1` 기입 전류 경로(CPd)가 형성될 수 있다.
도 18을 참조하면, 메모리 셀 어레이(1810) 내 복수개의 열들 중 하나에 상응하는 비트라인(BL), 상보 비트라인(BLB)과 소스 라인(SL)에 연결되는 메모리 셀들(MC)과 그라운드 스위치(200a, 200b)를 보여준다.
제1 그라운드 스위치들(200a)는 비트라인(BL)에 연결되는 제1 메모리 셀(MC1a)와 제2 메모리 셀(MC2a) 사이에 연결되는 제1 및 제2 트랜지스터들(BT1a, BT2a)와, 상보 비트라인(BLB)에 연결되는 제3 메모리 셀(MC1b)와 제4 메모리 셀(MC2b) 사이에 연결되는 제3 및 제4 트랜지스터들(BT1b, BT2b)을 포함한다.
제1 트랜지스터(BT1a)는 제1 메모리 셀(MC1a)의 셀 트랜지스터(CT) 소스와 제1 접지 라인(GL1) 사이에 연결되고, 제2 트랜지스터(BT2a)는 제2 메모리 셀(MC2a)의 셀 트랜지스터(MC) 소스와 제1 접지 라인(GL1) 사이에 연결된다. 제1 및 제2 트랜지스터들(BT1a, BT2a)의 게이트는 비트라인(BL)에 연결된다.
제3 트랜지스터(BT1b)는 제3 메모리 셀(MC1b)의 셀 트랜지스터(CT) 소스와 제1 접지 라인(GL1) 사이에 연결되고, 제4 트랜지스터(BT2b)는 제4 메모리 셀(MC2b)의 셀 트랜지스터(MC) 소스와 제1 접지 라인(GL1) 사이에 연결된다. 제3 및 제4 트랜지스터들(BT1b, BT2b)의 게이트는 상보 비트라인(BLB)에 연결된다.
제2 그라운드 스위치들(200b)은 비트라인(BL)과 제2 접지 라인(GL2) 사이에 연결되는 제5 및 제6 트랜지스터들(ST1a, ST2a)와, 상보 비트라인(BLB)과 제2 접지 라인(GL2) 사이에 연결되는 제7 및 제8 트랜지스터들(ST1b, ST2b)을 포함한다. 제5 내지 제8 트랜지스터들(ST1a, ST2a, ST1b, ST2b)의 게이트는 소스 라인(SL)에 연결된다.
도 19를 참조하면, 메모리 셀 어레이(1910) 내 복수개의 열들 중 하나에 상응하는 비트라인(BL), 상보 비트라인(BLB)과 소스 라인(SL)에 연결되는 메모리 셀들(MCs)과 그라운드 스위치(200a, 200b)를 보여준다.
메모리 셀 어레이(1910)는, 제1 그라운드 스위치(200a)의 제1 내지 제4 트랜지스터들(BT1a, BT2a, BT1b, BT2b)의 소스들에는 제1 접지 라인(GL1) 대신에 소스 라인(SL)에 인가되는 전압 레벨(V_SL)과 동일한 전압 레벨이 인가되고, 제2 그라운드 스위치(200b)의 제5 내지 제8 트랜지스터들(ST1a, ST2a, ST1b, ST2b)의 소스들에 제2 접지 라인(GL2) 대신에 비트라인(BL)에 인가되는 전압 레벨(V_BL)과 동일한 전압 레벨이 인가된다는 점에서 차이가 있고, 도 18의 메모리 셀 어레이(1810)와 실질적으로 동일하다.
도 20은 본 발명의 실시예들에 따른 그라운드 스위치를 갖는 저항성 메모리 장치를 포함하는 전자 장치를 설명하는 도면이다.
도 20을 참조하면, 전자 장치(2000)는 호스트(2010)와 저장 장치(2020)를 포함한다. 호스트(2010)는, 예를 들어, 개인용/휴대용 컴퓨터, 태블릿 PC, PDA (Personal Digital Assistant), PMP (Portable Media Player), 디지털 카메라, 캠코더 등과 같은 사용자 장치를 포함할 수 있다. 호스트(2010)는 입출력 요청을 통하여 저장 장치(2020)에 데이터를 저장하거나, 데이터를 읽어온다.
호스트(2010)는 USB (Universial Serial Bus), MMC (Multimedia Card), PCI (Peripheral Component Interconnection), PCI-E (PCI-Express), ATA (Advanced Technology Attachment), Serial-ATA, Parallel-ATA, SCSI (Small Computer Small Interface), ESDI (Enhanced Small Disk Interface) 또는 IDE (Integrated Drive Electronics) 등과 같은 다양한 인터페이스를 통하여 저장 장치(2020)에 연결될 수 있다.
저장 장치(2020)는 호스트(2010)의 입출력 요청에 따라 쓰기 동작을 수행하거나 읽기 동작을 수행하기 위한 데이터 저장부로서, 저항성 메모리 장치(2022)를 포함할 수 있다. 저항성 메모리 장치(2022)는 메모리 셀 어레이(2024) 내 그라운드 스위치(2026)를 포함한다.
메모리 셀 어레이(2024)는 행들 및 열들로 배열되는 복수개의 메모리 셀들을 포함하고, 행들에 일대일 대응되는 복수개의 워드라인들, 상기 열들에 일대일 대응되는 복수개의 비트라인들과 소스 라인들을 포함한다. 워드라인들 각각은 메모리 셀들의 셀 트랜지스터의 게이트에 연결되고, 비트라인들과 소스 라인들 각각은 열들 중 하나에 위치하는 메모리 셀들의 메모리 소자와 셀 트랜지스터의 소스에 각각 연결된다.
그라운드 스위치(2026)는 메모리 셀 어레이(2024)의 열들 중 하나에 위치하는 메모리 셀들 중 제1 메모리 셀의 셀 트랜지스터 소스와 제1 접지 라인 사이에 연결되는 제1 트랜지스터를 포함하고, 비트 라인들 각각과 제2 접지 라인 사이에 연결되는 제2 트랜지스터를 포함한다. 제1 트랜지스터의 게이트는 해당되는 비트라인에 연결되고, 제2 트랜지스터의 게이트는 해당되는 소스 라인에 연결된다.
저항성 메모리 장치(2022)는 그라운드 스위치(2026)를 이용하여 메모리 셀의 기입/독출 동작에서 소스 라인 및 비트라인의 배선 저항을 줄임으로써, 메모리 셀들의 배선 저항 차이에 의한 셀 저항 산포를 줄여 데이터 센싱 마진을 확보할 수 있다.
도 21은 본 발명의 실시예들에 따른 그라운드 스위치를 갖는 저항성 메모리 장치를 포함하는 서버 시스템을 설명하는 도면이다.
도 21을 참조하면, 서버 시스템(2100)은 서버(2110)와 서버(2110)를 동작하는 데 필요한 데이터를 저장하는 적어도 하나의 저장 장치S(2120)를 포함한다. 서버(2110)는 응용 통신 모듈(2111), 데이터 처리 모듈(2112), 업그레이드 모듈(2113), 스케쥴링 센터(2114), 로컬 리소스 모듈(2115) 그리고 리페어 정보 모듈(2116)을 포함한다. 응용 통신 모듈(2111)은 서버(2110)와 네트워크에 연결된 컴퓨팅 시스템과 통신하거나, 서버(2110)와 저장 장치(2120)가 통신하도록 구현된다. 응용 통신 모듈(2111)은 사용자 인터페이스를 통하여 제공된 데이터 또는 정보를 데이터 처리 모듈(2112)로 전송한다.
데이터 처리 모듈(2112)은 로컬 리소스 모듈(2115)에 링크된다. 로컬 리소스 모듈(2115)은 서버(2100)에 연결된 데이터 또는 정보를 근거로 하여 리페어 숍들(repair shops)/딜러들(dealers)/기술적인 정보의 목록을 제공한다. 업그레이드 모듈(2113)은 데이터 처리 모듈(2112)과 인터페이싱한다. 업그레이드 모듈(2113)은 저장 장치(2120)로부터 전송된 데이터 또는 정보를 근거로 하여 펌웨어, 리셋 코드, 진단 시스템 업그레이드 또는 다른 정보들을 전자기기(appliance)에 업그레이드한다.
스케쥴링 센터(2114)는 서버(2110)에 입력된 데이터 또는 정보를 근거로 하여 사용자에게 실시간의 옵션을 허용한다. 리페어 정보 모듈(2116)은 데이터 처리 모듈(2112)과 인터페이싱한다. 리페어 정보 모듈(2116)은 사용자에게 리페어 관련 정보, 예를 들어, 오디오, 비디오, 또는 문서 파일을 제공하는데 이용된다. 데이터 처리 모듈(2112)은 저장 장치(2120)로부터 전송된 정보를 근거로하여 관련된 정보를 패키징한다. 이 후, 이러한 정보는 저장 장치(2120)에 전송되거나 사용자에게 디스플레이된다. 저장 장치(2120)는 데이터 저장부로서 저항성 메모리 장치(2122)를 포함할 수 있다.
저항성 메모리 장치(2122)는 메모리 셀 어레이(2124) 내 그라운드 스위치(2126)를 포함한다. 메모리 셀 어레이(2124)는 행들 및 열들로 배열되는 복수개의 메모리 셀들을 포함하고, 행들에 일대일 대응되는 복수개의 워드라인들, 상기 열들에 일대일 대응되는 복수개의 비트라인들과 소스 라인들을 포함한다. 워드라인들 각각은 메모리 셀들의 셀 트랜지스터의 게이트에 연결되고, 비트라인들과 소스 라인들 각각은 열들 중 하나에 위치하는 메모리 셀들의 메모리 소자와 셀 트랜지스터의 소스에 각각 연결된다.
그라운드 스위치(2126)는 메모리 셀 어레이(2124)의 열들 중 하나에 위치하는 메모리 셀들 중 제1 메모리 셀의 셀 트랜지스터 소스와 제1 접지 라인 사이에 연결되는 제1 트랜지스터를 포함하고, 비트 라인들 각각과 제2 접지 라인 사이에 연결되는 제2 트랜지스터를 포함한다. 제1 트랜지스터의 게이트는 해당되는 비트라인에 연결되고, 제2 트랜지스터의 게이트는 해당되는 소스 라인에 연결된다.
저항성 메모리 장치(2122)는 그라운드 스위치(2126)를 이용하여 메모리 셀의 기입/독출 동작에서 소스 라인 및 비트라인의 배선 저항을 줄임으로써, 메모리 셀들의 배선 저항 차이에 의한 셀 저항 산포를 줄여 데이터 센싱 마진을 확보할 수 있다.
본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 다른 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.

Claims (20)

  1. 복수개의 행들 및 복수개의 열들로 배열되는 복수개의 메모리 셀들, 상기 메모리 셀들 각각은 셀 트랜지스터와 메모리 소자로 구성되는 메모리 셀 어레이를 포함하고;
    복수개의 비트라인들, 상기 복수개의 비트라인들 각각은 메모리 셀들의 대응하는 열들 내 메모리 셀들의 메모리 소자들에 연결되고;
    복수개의 소스 라인들, 상기 복수개의 소스 라인들 각각은 메모리 셀들의 대응하는 열들 내 메모리 셀들의 셀 트랜지스터들의 소스들에 연결되고;
    제1 접지 라인과 상기 복수개의 열들의 제1 열에 위치하는 메모리 셀들 중 제1 메모리 셀의 셀 트랜지스터의 소스 사이에 연결되는 제1 트랜지스터를 포함하는 적어도 하나의 제1 그라운드 스위치, 상기 제1 트랜지스터의 게이트는 상기 복수개의 비트라인들의 제1 비트라인에 연결되고; 및
    제2 접지 라인과 상기 복수개의 비트라인들의 상기 제1 비트라인 사이에 연결되는 제2 트랜지스터를 포함하는 적어도 하나의 제2 그라운드 스위치를 포함하고, 상기 제2 트랜지스터의 게이트는 상기 복수개의 소스 라인들의 제1 소스 라인에 연결되고,
    상기 적어도 하나의 제1 그라운드 스위치는 상기 제1 트랜지스터에 인접하게 배치되는 제3 트랜지스터를 더 포함하고, 상기 제3 트랜지스터와 상기 제1 트랜지스터는 상기 제1 접지 라인에 공통으로 연결되고,
    상기 제3 트랜지스터는 상기 제1 접지 라인과 상기 복수개의 열들의 상기 제1 열에 위치하는 메모리 셀들 중 제2 메모리 셀의 셀 트랜지스터의 소스 사이에 연결되고, 및
    상기 제3 트랜지스터의 게이트는 상기 복수개의 비트라인들의 상기 제1 비트라인에 연결되는 것을 특징으로 하는 메모리 장치.
  2. 제1항에 있어서, 상기 메모리 셀 어레이는
    상기 행들에 일대일 대응되는 복수개의 워드라인들을 더 포함하고, 상기 워드라인들 각각은 상기 행들 중 하나에 위치하는 상기 메모리 셀들의 상기 셀 트랜지스터의 게이트에 연결되는 것을 특징으로 하는 메모리 장치.
  3. 삭제
  4. 삭제
  5. 삭제
  6. 삭제
  7. 제1항에 있어서, 상기 제2 그라운드 스위치는
    상기 제2 트랜지스터에 인접하게 배치되는 제4 트랜지스터를 더 포함하고, 상기 제4 트랜지스터 및 상기 제2 트랜지스터는 상기 제2 접지 라인에 공통으로 연결되고,
    상기 제4 트랜지스터는 상기 제2 접지 라인과 상기 복수개의 비트라인들의 상기 제1 비트라인 사이에 연결되고, 및
    상기 제4 트랜지스터의 게이트는 상기 복수개의 소스 라인들의 상기 제1 소스 라인에 연결되는 것을 특징으로 하는 메모리 장치.
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  13. 제1항에 있어서,
    상기 제1 접지 라인과 상기 제2 접지 라인은 공통 접지 라인에 연결되는 것을 특징으로 하는 메모리 장치.
  14. 제1항에 있어서,
    상기 메모리 소자는 자기 터널 접합(MTJ)으로 구현되는 자기저항 요소를 포함하는 것을 특징으로 하는 메모리 장치.
  15. 복수개의 행들 및 복수개의 열들로 배열되는 복수개의 메모리 셀들, 상기 메모리 셀들 각각은 셀 트랜지스터와 메모리 소자로 구성되는 메모리 셀 어레이를 포함하고;
    복수개의 비트라인들, 상기 복수개의 비트라인들 각각은 메모리 셀들의 대응하는 열들 내 메모리 셀들의 메모리 소자들에 연결되고;
    복수개의 소스 라인들, 상기 복수개의 소스 라인들 각각은 메모리 셀들의 대응하는 열들 내 메모리 셀들의 셀 트랜지스터들의 소스들에 연결되고;
    제1 접지 라인과 상기 복수개의 열들의 제1 열에 위치하는 메모리 셀들 중 제1 메모리 셀의 셀 트랜지스터의 소스 사이에 연결되는 제1 트랜지스터를 포함하는 적어도 하나의 제1 그라운드 스위치, 상기 제1 트랜지스터의 게이트는 상기 복수개의 비트라인들의 제1 비트라인에 연결되고;
    제2 접지 라인과 상기 복수개의 비트라인들의 상기 제1 비트라인 사이에 연결되는 제2 트랜지스터를 포함하는 적어도 하나의 제2 그라운드 스위치를 포함하고, 상기 제2 트랜지스터의 게이트는 상기 복수개의 소스 라인들의 제1 소스 라인에 연결되고
    복수개의 상보 비트라인들, 상기 복수개의 상보 비트라인들 각각은 상기 복수개의 비트라인들의 대응하는 하나와 쌍으로 구성되고;
    상기 제1 메모리 셀에 대응하는 제2 메모리 셀, 상기 제2 메모리 셀은 상기 복수개의 상보 비트라인들의 제1 상보 비트라인에 연결되고, 상기 복수개의 상보 비트라인들의 상기 제1 상보 비트라인은 상기 복수개의 비트라인들의 상기 제1 비트라인에 대응하고,
    상기 적어도 하나의 제1 그라운드 스위치는 상기 제1 접지 라인과 상기 제2 메모리 셀의 셀 트랜지스터의 소스 사이에 연결되는 제3 트랜지스터를 더 포함하고,
    상기 제3 트랜지스터의 게이트는 상기 복수개의 상보 비트라인들의 상기 제1 상보 비트라인에 연결되는 것을 특징으로 하는 메모리 장치.
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  17. 제15항에 있어서, 상기 제2 그라운드 스위치는
    상기 제2 접지 라인과 상기 복수개의 상보 비트라인들의 상기 제1 상보 비트라인에 연결되는 제4 트랜지스터를 더 포함하고,
    상기 제4 트랜지스터의 게이트는 상기 복수개의 소스 라인들의 상기 제1 소스 라인에 연결되는 것을 특징으로 하는 메모리 장치.
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