CN106169302B - 存储器装置和包括该存储器装置的电子装置 - Google Patents

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Abstract

提供了一种存储器装置和包括该存储器装置的电子装置。存储器装置可以包括数据区域、参比区域和感测放大器。数据区域可以包括结合在第一位线与第一源极线之间的多个数据存储器单元。数据区域可以提供与存储在每个数据存储器单元中的数据对应的数据电压。参比区域可以包括结合在参比位线与参比源极线之间的多个参比存储器单元。参比区域可以提供参比电压。电阻电路可以包括一个或更多个电阻器，并且结合在参比源极线与电源线之间。感测放大器可以通过比较数据电压和参比电压来提供输出电压。电源线可以是接地电压或负电压。

Description

存储器装置和包括该存储器装置的电子装置
本申请要求于2015年5月18日在韩国知识产权局(KIPO)提交的第10-2015-0068655号韩国专利申请的优先权，通过引用将上述韩国申请的内容全部包含于此。
技术领域
示例实施例总体上涉及半导体装置，更具体地，涉及一种存储器装置和一种包括该存储器装置的存储器系统。
背景技术
通常，磁阻随机存取存储器(MRAM)装置可以通过利用包括自旋转移力矩磁阻随机存取存储器(STT-MRAM)单元的参比单元来存取数据。最近，已经展开了对用于从MRAM的参比单元安全读取数据的MRAM装置进行优化的研究。
发明内容
一些示例实施例提供了能够通过基于连接到参比源极线的电阻电路的电阻值来提供参比电压而提高性能的存储器装置。
一些示例实施例提供了能够通过基于连接到参比源极线的电阻电路的电阻值来提供参比电压而提高性能的存储器单元阵列。
一些示例实施例提供了能够通过基于连接到参比源极线的电阻电路的电阻值来提供参比电压而提高性能的存储器系统。
根据示例实施例，电子装置包括具有存储器单元阵列与感测放大器的存储器装置。存储器单元阵列包括数据区域、参比区域和电阻电路。数据区域包括结合在第一位线与第一源极线之间的多个数据存储器单元。数据区域提供与存储在每个数据存储器单元中的数据对应的数据电压。参比区域包括结合在参比位线与参比源极线之间的多个参比存储器单元。参比区域提供参比电压。电阻电路包括一个或更多个电阻器，并且结合在参比源极线与电源线之间。感测放大器通过比较数据电压与参比电压来提供输出电压。电源线是接地电压VSS或负电压RV。
每个参比存储器单元的状态可以是第一状态，其中，参比存储器单元中包括的第一层的自旋方向与参比存储器单元中包括的第二层的自旋方向相同。
参比区域可以包括连接在参比源极线与电阻电路之间的参比晶体管。数据区域可以包括连接在第一源极线与接地电压之间的数据晶体管。
参比晶体管和数据晶体管可以基于读取信号而导通。
电阻电路可以连接在参比晶体管与接地电压之间。
参比位线的电压可以基于电阻电路的电阻值而改变。
参比位线的电压可以随着电阻电路的电阻值的增大而增大。
参比位线的电压可以随着电阻电路的电阻值的减小而减小。
参比晶体管可以是NMOS晶体管。
存储器装置可以基于电阻器控制信号来控制电阻电路的电阻值。
当电阻器控制信号是第一逻辑电平时，电阻电路的电阻值可以增大。
当电阻器控制信号是第二逻辑电平时，电阻电路的电阻值可以减小。
参比最小电压可以大于第一数据最大电压。参比最小电压可以是参比存储器单元的电压分布中的最小值。第一数据最大电压可以是在数据存储器单元之中的具有第一数据的第一数据电压存储器单元的电压分布中的最大值。
参比最大电压可以小于第二数据最小电压。参比最大电压可以是参比存储器单元的电压分布中的最大值。第二数据最小电压可以是数据存储器单元之中的具有第二数据的第二数据电压存储器单元的电压分布中的最小值。
每个参比存储器单元的状态可以是第二状态，其中，参比存储器单元中包括的第一层的自旋方向与参比存储器单元中包括的第二层的自旋方向不同。
参比区域可以包括连接在参比源极线与电阻电路之间的参比晶体管。参比晶体管可以基于读取信号而导通。
电阻电路可以连接在参比晶体管与反向偏置电压之间。
可以根据反向偏置电压来控制参比位线的电压。
存储器单元阵列可以是三维存储器单元阵列。
存储器单元阵列的存储器单元可以包括磁隧道结元件。
根据示例实施例，存储器系统包括存储器控制器和存储器装置。存储器控制器提供存取地址信号和读取信号。存储器装置基于存取地址信号和读取信号来提供输出数据。存储器装置包括数据区域、参比区域和感测放大器。数据区域提供与存储在数据存储器单元中的数据对应的数据电压。数据区域包括设置在位线与源极线之间的数据存储器单元。参比区域基于连接到参比源极线的电阻电路的电阻值来提供参比电压。参比区域包括设置在参比位线与参比源极线之间的参比存储器单元。感测放大器通过比较数据电压和参比电压来提供输出数据。
根据示例实施例的存储器装置可以通过基于连接到参比源极线的电阻电路的电阻来提供参比电压而提高性能。
根据示例实施例，存储器装置包括：第一存储器单元，结合在第一位线与第一源极线之间；第一晶体管，结合在第一源极线与第一电源线之间；第二存储器单元，结合在第二位线与第二源极线之间；第二晶体管，结合在第二源极线与第二电源线之间；电阻电路，包括结合在第二晶体管与第二电源线之间的一个或更多个电阻器；感测放大器，被构造为感测并放大在第一位线的电压电平与第二位线的电压电平之间的电压差。第二位线的电压电平基于电阻电路的电阻值而变化。
根据示例实施例，存储器装置包括：第一组存储器单元，结合在第一位线与第一源极线之间，其中，第一组存储器单元中的每个单元包括彼此连接的第一磁隧道结元件和第一单元晶体管；第二组存储器单元，结合在第二位线与第二源极线之间，其中，第二组存储器单元中的每个单元包括彼此连接的第二磁隧道结元件和第二单元晶体管；电阻电路，包括一个或更多个电阻器，并且结合在第二源极线与电源线之间；感测放大器，被构造为基于第一位线的电压电平与第二位线的电压电平来提供输出电压。第二位线的电压电平基于电阻电路的电阻值而变化。
附图说明
将通过下面结合附图详细的描述更清楚地理解说明性的非限制性的示例实施例。
图1是示出根据示例实施例的存储器装置的图。
图2是示出根据示例实施例的存储器装置的框图。
图3是示出根据示例实施例的图2的存储器装置中的存储器单元阵列的示例的电路图。
图4是示出图3的存储器单元阵列中的自旋转移力矩磁阻随机存取存储器(STT-MRAM)单元的示例的图。
图5和图6是示出磁隧道结(MTJ)元件依据写入的数据的磁化方向的图。
图7是用于描述STT-MRAM单元的写入操作的图。
图8、图9、图10、图11和图12是示出STT-MRAM单元中的MTJ元件的示例的图。
图13是示出根据示例实施例的存储器系统的框图。
图14是示出图1的存储器装置的参比区域中包括的参比存储器单元的示例的图。
图15是用于描述根据示例实施例的图1的存储器装置的参比区域的操作示例的图。
图16是示出图1的存储器装置的数据区域中包括的数据存储器单元的示例的图。
图17是用于描述根据示例实施例的图1的存储器装置的数据区域的操作示例的图。
图18是示出包括数据区域和参比区域的传统存储器装置的图。
图19是示出图18的存储器装置的第一参比区域中包括的参比存储器单元的示例的图。
图20是用于描述图18的存储器装置的第一参比区域的操作示例的图。
图21是示出图18的存储器装置的第二参比区域中包括的参比存储器单元的示例的图。
图22是用于描述图18的存储器装置的第二参比区域的操作示例的图。
图23是示出图18的存储器装置的数据区域中包括的数据存储器单元的示例的图。
图24是用于描述图18的存储器装置的数据区域的操作示例的图。
图25和图26是描述图18的存储器装置的读取干扰错误的图。
图27是示出根据示例实施例的图1的存储器装置中包括的电阻电路的示例的图。
图28是示出当第一数据存储在根据示例实施例的第一组数据存储器单元中时，参比存储器单元的电压分布和第一组数据存储器单元的电压分布的图。
图29是示出当第二数据存储在根据示例实施例的第二组数据存储器单元中时，参比存储器单元的电压分布和第二组数据存储器单元的电压分布的图。
图30是示出根据示例实施例的存储器装置的图。
图31是示出图30的存储器装置的参比区域中包括的参比存储器单元的示例的图。
图32是用于描述根据示例实施例的图30的存储器装置的参比区域的操作示例的图。
图33是示出图30的存储器装置的数据区域中包括的数据存储器单元的示例的图。
图34是用于描述根据示例实施例的图30的存储器装置的数据区域的操作示例的图。
图35是示出根据示例实施例的包括在图30的存储器装置中的电阻电路的示例的图。
图36是示出当第一数据存储在根据示例实施例的第一组数据存储器单元中时，参比存储器单元的电压分布和第一组数据存储器单元的电压分布的图。
图37是示出当第二数据存储在根据示例实施例的第二组数据存储器单元中时，参比存储器单元的电压分布和第二组数据存储器单元的电压分布的图。
图38是示出根据示例实施例的存储器单元阵列的图。
图39是示出根据示例实施例的存储器系统的图。
图40是示出包括根据示例实施例的存储器装置的计算系统的框图。
图41是示出根据示例实施例的图40的计算系统中使用的接口的示例的框图。
具体实施方式
在下文中将参照其中示出了一些示例实施例的附图来更充分地描述各种示例实施例。然而，本公开可以以许多不同的形式来实施，并且不应该被解释为受限于这里阐述的示例实施例。在附图中，为了清晰起见会夸大层和区域的尺寸和相对尺寸。同样的附图标记始终表示同样的元件。
将理解的是，尽管在这里可使用术语第一、第二、第三等来描述各种元件，但是这些元件不应受这些术语限制。除非另外指出，否则这些术语用来将一个元件与另一元件区分开。因此，在不脱离本公开的教导的情况下，下面讨论的第一元件可以被命名为第二元件。如这里使用的，术语“和/或”包括一个或更多个相关列出项的任意和全部组合。
将理解的是，当元件被称作“连接”或“结合”到另一元件时，该元件可以直接连接或直接结合到所述另一元件，或者可以存在中间元件。相反，当元件被称作“直接连接”或“直接结合”到另一元件，或者“接触”另一元件时，则不存在中间元件。应当以类似的方式(例如，“在……之间”与“直接在……之间”、“相邻”与“直接相邻”等)解释用于描述元件之间的关系的其它词语。
这里使用的术语仅是为了描述具体示例实施例的目的，而不意图对本发明构思进行限制。如这里所使用的，除非上下文另外明确指出，否则单数形式“一个(种、者)”和“所述(该)”也意图包括复数形式。还将理解的是，当在本说明书中使用术语例如“包含”、“包括”和/或其变型时，说明存在所述特征、整体、步骤、操作、元件、和/或组件，但不排除存在或附加一个或多个其它特征、整体、步骤、操作、元件、组件和/或他们的组。
还应当指出的是，在一些可替代实施方式中，块中标记的功能/动作可以不按流程图中标记的顺序发生。例如，连续示出的两个块实际上可以依据涉及的功能/动作，基本同时执行或者有时所述块可以以相反的顺序执行。
除非另有定义，否则这里使用的所有术语(包括技术术语和科学术语)具有与本公开所属领域的普通技术人员所通常理解的意思相同的意思。还将理解的是，除非这里明确这样定义，否则术语(例如，在通用的字典中定义的术语)应该被解释为具有与相关领域的环境中它们的意思一致的意思，而将不以理想的或过于形式化的含义来解释。
图1是示出根据示例实施例的存储器装置的图。如这里所述的存储器装置可以是一类半导体装置或电子装置。如这里使用的，磁阻随机存取存储器(MRAM)可以指各种项目，例如，存储器装置、形成在半导体基底上或半导体基底中的一个或多个逻辑装置或存储器单元、半导体芯片、存储器芯片、存储器裸片、包括一个或更多个存储器芯片和任选的一种或更多种逻辑芯片的封装件、或者它们的组合。诸如半导体芯片、存储器芯片或逻辑芯片的磁阻随机存取存储器(MRAM)可以由晶片形成。磁阻随机存取存储器(MRAM)可以包括可以具有堆叠在封装基底上的一个或更多个芯片的封装件或者包括多个封装件的层叠封装装置。磁阻随机存取存储器(MRAM)可以包括诸如金属氧化物半导体场效应晶体管(MOSFET)或鳍场效应晶体管(FinFET)中的一个或更多个晶体管或者存储器单元的阵列。
如这里使用的，电子装置可以指这些装置中的一种，并且还可以包括具有这些装置的产品，例如，存储卡、存储器模块、包括另外的组件的硬盘驱动器、移动电话、膝上型电脑、平板电脑、台式机、照相机、服务器或其它消费电子设备。
参照图1，存储器装置10包括存储器单元阵列100和感测放大器(SA)500。存储器单元阵列100包括数据区域110、120、130和140以及参比区域300。数据区域110、120、130和140中的每个提供与存储在数据存储器单元中的数据对应的数据电压DATA_V。数据区域110、120、130和140中的每个可以包括多个数据存储器单元。多个数据存储器单元可以包括数据存储器单元元件111至114、121至124、131至134与141至144(例如，磁隧道结(MTJ)元件)，以及分别设置在位线BL0、BL1、BL2和BLn与源极线SL0、SL1、SL2和SLn之间的数据单元晶体管116至119、126至129、136至139与146至149。例如，根据某些实施例，数据存储器单元包括彼此连接的数据存储器单元元件(例如，磁隧道结(MTJ)元件)和数据单元晶体管。例如，数据区域110、120、130和140可以包括第一数据区域110、第二数据区域120、第三数据区域130和第四数据区域140。第一数据区域110可以包括设置在第一位线BL0与第一源极线SL0之间的第一数据存储器单元元件111至第四数据存储器单元元件114以及数据单元晶体管116至119。第二数据区域120可以包括设置在第二位线BL1与第二源极线SL1之间的第五数据存储器单元元件121至第八数据存储器单元元件124以及数据单元晶体管126至129。第三数据区域130可以包括设置在第三位线BL2与第三源极线SL2之间的第九数据存储器单元元件131至第十二数据存储器单元元件134以及数据单元晶体管136至139。第四数据区域140可以包括设置在第四位线BLn与第四源极线SLn之间的第十三数据存储器单元元件141至第十六数据存储器单元元件144以及数据单元晶体管146至149。
参比区域300可以包括多个参比存储器单元。多个参比存储器单元可以包括设置在参比位线REF0BL与参比源极线REF0SL之间的参比存储器单元元件301、302、303和304(例如，磁隧道结(MTJ)元件)以及参比单元晶体管306、307、308和309。例如，每个参比存储器单元可以包括彼此连接的参比存储器单元元件(例如，磁隧道结(MTJ)元件)和参比单元晶体管。如将在图14中描述的，第一参比存储器单元元件301至第四参比存储器单元元件304中的每个的状态可以是第一状态，其中，第一参比存储器单元元件301至第四参比存储器单元元件304中的每个中包括的第一层361的自旋方向与第一参比存储器单元元件301至第四参比存储器单元元件304中的每个中包括的第二层362的自旋方向相同。例如，这里公开的第一状态可以对应于低电阻。例如，第一参比存储器单元元件301至第四参比存储器单元元件304中的每个中包括的第一层361和第二层362的自旋方向可以是第一方向D1。
参比区域300基于连接在参比源极线REF0SL与接地电压线VSS(下文中，可以被称作接地电压)之间的电阻电路(RLOAD)370的电阻值来提供参比电压VREF。与连接到参比位线REF0BL相比，当电阻电路370连接到参比源极线REF0SL时，参比电压VREF可以更加稳定。例如，第三字线WLn-1可以启用以读取包括在第一数据区域110中的第三数据存储器单元元件113的数据。
在示例实施例中，用于第一数据区域110的数据开关115可以基于读取信号READ而接通。例如，读取信号READ可以在存储器装置10处于读取操作时激活，而在存储器装置10处于写入操作时禁用。当用于第一数据区域110的数据开关115基于读取信号READ而接通时，读取电流IREAD可以沿第一位线BL0提供到第一数据区域110。当第三字线WLn-1启用且读取电流IREAD沿第一位线BL0提供到第一数据区域110时，读取电流IREAD可以通过第三数据存储器单元元件113和第三数据单元晶体管118提供到第一源极线SL0。当读取电流IREAD通过第三数据存储器单元元件113和第三数据单元晶体管118提供到第一源极线SL0时，读取电流IREAD可以通过第一数据区域110的数据晶体管151提供到接地电压VSS。例如，第一位线BL0的电压可以是数据电压DATA_V。
在示例实施例中，在参比区域300中，参比开关305可以基于读取信号READ而接通。当参比开关305基于读取信号READ而接通时，读取电流IREAD可以沿参比位线REF0BL提供到参比区域300。当第三字线WLn-1启用且读取电流IREAD沿参比位线REF0BL提供到参比区域300时，读取电流IREAD可以通过第三参比存储器单元元件303和第三参比单元晶体管308提供到参比源极线REF0SL。当读取电流IREAD通过第三参比存储器单元元件303和第三参比单元晶体管308提供到参比源极线REF0SL时，读取电流IREAD可以通过参比晶体管351和电阻电路370提供到接地电压VSS。例如，参比位线REF0BL的电压可以是参比电压VREF。
在某些实施例中，当电阻电路370的电阻值是0时，从参比区域300提供的参比电压VREF可以是对应于数据“0”的参比电压VREF。从参比区域300提供的参比电压VREF可以随着电阻电路370的电阻的增大而增大。另外，从参比区域300提供的参比电压VREF可以随着电阻电路370的电阻值的减小而减小。因此，当电阻电路370的电阻被控制时，从参比区域300提供的参比电压VREF可以用于确定来自数据区域110、120、130和140中的每个的数据电压DATA_V是对应于数据“0”的电压还是对应于数据“1”的电压。
感测放大器500通过对数据电压DATA_V与参比电压VREF进行比较来提供输出数据D_OUT。例如，存储在包括在第一数据区域110中的第三数据存储器单元元件113中的数据可以是“1”。第三字线WLn-1可以启用以读取第一数据区域110中包括的第三数据存储器单元元件113的数据。当第三字线WLn-1启用且读取电流IREAD沿参比位线REF0BL提供到参比区域300时，参比区域300可以提供参比电压VREF。另外，当第三字线WLn-1启用且读取电流IREAD沿第一位线BL0提供到第一数据区域110时，第一数据区域110可以提供对应于数据“1”的数据电压DATA_V。例如，感测放大器500可以通过将对应于数据“1”的数据电压DATA_V与参比电压VREF进行比较来提供输出数据D_OUT。
根据示例实施例的存储器装置10可以通过基于结合在参比源极线REF0SL与接地电压VSS之间的电阻电路370的电阻值来提供参比电压VREF而提高性能。
图2是示出根据示例实施例的存储器装置的框图。
参照图2，半导体存储器装置900可以包括指令解码器210、地址缓冲器220、行解码器230、列解码器240、存储器单元阵列250、感测放大器/写入驱动器(S/A，W/D)单元260(如这里使用的，“单元”可以指“电路”)，输入-输出驱动器单元270、数据输入-输出单元280和模式寄存器配置(mode register set，MRS)290。
模式寄存器配置290可以设置半导体存储器装置900处于正常操作模式或者处于测试模式。测试模式可以是读取调平测试模式、并行位测试模式和边界扫描测试模式中的一种。
指令解码器210从诸如存储器控制器的外部装置接收命令CMD并且对接收到的命令执行解码操作。指令解码器210可以基于芯片选择信号/CS、行地址选通信号/RAS、列地址选通信号CAS/、写使能信号/WE和时钟使能信号CKE来执行解码操作。在完成解码操作之后，可以控制存储器装置900以执行来自存储器控制器的命令CMD。
来自存储器控制器的地址信号ADD存储在地址缓冲器220中。地址缓冲器220将行地址X-ADD提供给行解码器，将列地址Y-ADD提供给列解码器240。
行解码器230和列解码器240分别包括多个开关。行解码器230响应于行地址X-ADD执行切换操作以选择字线WL，列解码器240响应于列地址Y-ADD执行切换操作以选择位线BL。存储器单元阵列(或单元阵列)250包括多个存储器单元。可以选择设置在字线WL和位线BL的交叉区域中的存储器单元251以写入或读取数据。
存储器单元251可以是STT-MRAM单元。STT-MRAM单元251具有非易失性特点并且依据写入的数据而具有相对小或大的电阻值。
在读取操作中，将与存储器单元251的电阻值对应的数据电压提供到感测放大器/写入驱动器单元260。感测放大器/写入驱动器单元260包括用于感测并放大数据电压以输出与数据电压对应的数字信号的多个感测放大器电路。来自感测放大器/写入驱动器单元260的信号可以通过输入-输出驱动器单元270传输到数据输入-输出单元280。输入-输出驱动器单元270可以包括输入-输出驱动器IODRV、输入-输出感测放大器IOSA和门式电路GATEC。数据输入-输出单元280可以包括输出缓冲器DOUT和输入缓冲器DIN。数据输入-输出单元280将传输的数据DQ输出到存储器控制器。
图3是示出根据示例实施例的图2的存储器装置中的存储器单元阵列的示例的电路图。
参照图3，存储器单元阵列330包括多条字线WL0至WLN、多条位线BL0至BLM以及分别设置在字线WL0至WLN与位线BL0至BLM的交叉区域中的多个存储器单元400。当存储器单元400用STT-MRAM单元来实现时，每个存储器单元400可以包括磁性材料的磁隧道结(MTJ)元件。存储器单元阵列330的存储器单元400可以包括磁隧道结元件。
存储器单元400可以包括单元晶体管和MTJ元件。单元晶体管响应于由字线驱动器320驱动的信号而导通或截止。字线驱动器320输出字线电压以选择字线WL0至WLN中的一条。字线驱动器320可以包括用于解码行地址的工具，或者解码的地址可以从图2中的行解码器230提供到字线驱动器320。每个存储器单元400中的单元晶体管和MTJ元件结合在源极线SL与位线BL0至BLM中的一条位线之间。即使图3中未示出，但是多个存储器单元可以结合到共源极线。在一些实施例中，存储器单元阵列330可以被划分成至少两个单元区域，单元区域可以结合到不同的源极线。
在一些示例实施例中，MTJ元件可以用，例如，利用相变材料的相变随机存取存储器(PRAM)、利用具有可变电阻的复合金属氧化物的电阻随机存取存储器(RRAM)、利用铁电材料的铁电随机存取存储器(FRAM)以及利用铁磁材料的磁阻随机存取存储器(MRAM)来替代。这种电阻式存储器具有依据所施加的电流或电压的大小和/或方向的电阻值并且具有即使电源关闭也保持电阻值的非易失性的特性。
位线BL0至BLM结合到写入驱动器360。写入驱动器360可以响应于外界命令通过将电流或电压施加到存储器单元来执行写入操作。
列解码器350产生列选择信号CSL0至CSLM以选择位线BL0至BLM中的一条。例如，可以应用包括结合到位线BL0至BLM的开关的开关单元340并且可以将列选择信号CSL0至CSLM提供到开关单元340。在读取操作中，依据存储器单元400的电阻值的数据电压通过对应的位线传输到感测放大器(S/A)370。感测放大器370感测并放大数据电压与参比电压之间的差异以输出数字信号。源极电压生成器380结合到源极线SL并为读取操作或写入操作提供电压。
图4是示出图3的存储器单元阵列中的自旋转移力矩磁阻随机存取存储器(STT-MRAM)单元的示例的图。
参照图4，STT-MRAM单元可以包括MTJ元件420和单元晶体管CT。单元晶体管CT的栅极结合到对应的字线WL0，单元晶体管CT的第一电极通过MTJ元件420结合到对应的位线BL0，单元晶体管CT的第二电极结合到源极线SL0。
MTJ元件可以包括被钉扎层13、自由层11以及在两个层11和13之间的势垒层12。被钉扎层13的磁化方向被固定，但是自由层11的磁化方向可以根据写入数据在与被钉扎层13的磁化方向相同的方向或相反的方向之间变化。
例如，为执行STT-MRAM单元的读取操作，可以将高电平电压施加到字线WL0以导通单元晶体管CT，读取电流施加为从位线BL0流到源极线SL0，测量电阻值以确定存储在MTJ元件420中的数据。
图5和图6是示出磁隧道结(MTJ)元件依据写入的数据的磁化方向的图。
图5和图6示出MTJ元件的磁化方向和示例读取操作。MTJ元件的电阻值可以改变自由层11的磁化方向。当读取电流I(A)施加到MTJ元件时，输出依据MTJ元件的电阻值的数据电压。读取电流I(A)的大小比写入电流的大小小的多，因此，自由层的磁化方向没有由于读取电流I(A)而改变。
参照图5，自由层11的磁化方向可以与被钉扎层13的磁化方向平行地布置。在这种情况下，MTJ元件具有相对较小的电阻值，可以通过施加读取电流I(A)来读出数据“0”。
参照图6，自由层11的磁化方向可以与被钉扎层13的磁化方向相反地布置。在这种情况下，MTJ元件具有相对较大的电阻值，可以通过施加读取电流I(A)来读出数据“1”。
尽管图5和图6中示出了具有水平磁化的自由层11和被钉扎层13，但是可以实现MTJ元件使得自由层11和被钉扎层13具有垂直磁化。
图7是用于描述STT-MRAM单元的写入操作的图。
自由层11的磁化方向可以依据写入电流WC1和WC2来确定。例如，当第一写入电流WC1施加到MTJ元件时，具有与被钉扎层13的自旋方向相同的自旋方向的自由电子向自由层11施加力矩，因此，自由层11在与被钉扎层13的磁化方向相同的方向(即，与被钉扎层13的磁化方向平行的方向(P))上被磁化。当第二写入电流WC2施加到MTJ元件时，具有与被钉扎层13的自旋方向相反的自旋方向的自由电子向自由层11施加力矩，因此，自由层11在与被钉扎层13的磁化方向相反的方向(即，与被钉扎层13的磁化方向反平行的方向(AP))上被磁化。如此，MTJ元件中的自由层11的磁化方向可以通过自旋转移力矩(STT)来改变。
图8和图9是示出STT-MRAM单元中的MTJ元件的示例的图。具有水平磁化的MTJ元件与施加的电流的方向垂直于易磁化轴的情况对应。
参照图8，MTJ元件20可以包括自由层21、势垒层22、被钉扎层23和钉扎层24。
自由层21可以包括具有可变磁化方向的材料。自由层21的磁化方向可以依据内部和/或外部的电因素和/或磁因素而变化。自由层21可以用包括钴(Co)、铁(Te)和镍(Ni)中的至少一种的铁磁材料来实现。例如，自由层21可以包括FeB、Fe、Co、Ni、Gd、Dy、CoFe、NiFe、MnAs、MnBi、MnSb、CrO2、MnOFe2O3、FeOFe2O3、NiOFe2O3、CuOFe2O3、MgOFe2O3、EuO和Y3Fe5O12中的至少一种。
势垒层22可以具有小于自旋扩散距离的宽度。势垒层22可以用非磁性材料来实现。例如，势垒层22可以包括Mg、Ti、Al、MgZn或MgB的氧化物以及Ti或V的氮化物中的至少一种。
被钉扎层23可以具有由钉扎层24固定的磁化方向。被钉扎层23可以用铁磁材料来实现。例如，被钉扎层23可以包括FeB、Fe、Co、Ni、Gd、Dy、CoFe、NiFe、MnAs、MnBi、MnSb、CrO2、MnOFe2O3、FeOFe2O3、NiOFe2O3、CuOFe2O3、MgOFe2O3、EuO和Y3Fe5O12中的至少一种。
钉扎层24可以用反铁磁材料来实现。例如，钉扎层24可以包括PtMn、IrMn、MnO、MnS、MnTe、MnF2、FeCl2、FeO、CoCl2、CoO、NiCl2、NiO和Cr中的至少一种。
参照图9，MTJ元件30中的固定层33可以用合成的反铁磁(SAF)材料来实现。固定层33可以包括被钉扎层33_1、势垒层33_2和钉扎层33_3。被钉扎层33_1和钉扎层33_3中的每个可以包括CoFeB、Fe、Co、Ni、Gd、Dy、CoFe、NiFe、MnAs、MnBi、MnSb、CrO2、MnOFe2O3、FeOFe2O3、NiOFe2O3、CuOFe2O3、MgOFe2O3、EuO和Y3Fe5O12中的至少一种。被钉扎层33_1和钉扎层33_3的磁化方向可以相互不同，被钉扎层33_1和钉扎层33_3的磁化方向可以分别固定。势垒层33_2可以包括Ru。
图10是示出STT-MRAM单元中的MTJ元件的示例的图。具有垂直磁化的MTJ元件与施加的电流的方向平行于易磁化轴的情况对应。
当自由层41的磁化方向与被钉扎层43的磁化方向平行时，MTJ元件40具有相对较小的电阻，而当自由层41的磁化方向与被钉扎层43的磁化方向相反时，MTJ元件40具有相对较大的电阻。数据可以存储为电阻值。
例如，为了实现具有垂直磁化的MTJ元件40，自由层41和被钉扎层43可以用具有较高磁各向异性能的材料来实现，例如，非晶态稀土元素的合金、如(Co/Pt)n和(Fe/Pt)n的多层薄膜、L10晶体结构的超晶格材料。自由层41可以是包括Fe、Co、Ni、Pa和Pt中的至少一种的有序合金。例如，自由层41可以包括Fe-Pt合金、Fe-Pd合金、Co-Pd合金、Co-Pt合金、Fe-Ni-Pt合金、Co-Fe-Pt合金和Co-Ni-Pt合金中的至少一种。这种合金可以是定量化学的，Fe50Pt50、Fe50Pd50、Co50Pd50、Co50Pt50、Fe30Ni20Pt50、Co30Fe20Pt50或Co30Ni20Pt50。
被钉扎层43可以是包括Fe、Co、Ni、Pa和Pt中的至少一种的有序合金。例如，被钉扎层43可以包括Fe-Pt合金、Fe-Pd合金、Co-Pd合金、Co-Pt合金、Fe-Ni-Pt合金、Co-Fe-Pt合金和Co-Ni-Pt合金中的至少一种。这种合金可以是定量化学的，Fe50Pt50、Fe50Pd50、Co50Pd50、Co50Pt50、Fe30Ni20Pt50、Co30Fe20Pt50或Co30Ni20Pt50。
图11和图12是示出STT-MRAM单元中的MTJ元件的示例的图。双MTJ元件具有以自由层为中心设置两个被钉扎层和两个势垒层的结构。
参照图11，形成水平磁化的双MTJ元件50可以包括第一被钉扎层51、第一势垒层52、自由层53、第二势垒层54和第二被钉扎层55。形成各个层的材料可以与图8中的自由层21、势垒层22和被钉扎层23的材料相同或相似。
在示例实施例中，当第一被钉扎层51的磁化方向固定在与第二被钉扎层55的磁化方向相反的方向上时，由于第一被钉扎层51和第二被钉扎层55造成的磁场可以被破坏性干扰。因此，可以利用比单MTJ元件小的写入电流将数据写入双MTJ元件50中。此外，因为由于第二势垒层54造成MTJ元件50提供较大的电阻值，所以可以从双MTJ元件50读取确切的数据。
参照图12，形成垂直磁化的双MTJ元件60可以包括第一被钉扎层61、第一势垒层62、自由层63、第二势垒层64以及第二被钉扎层65。形成各个层的材料可以与图10中的自由层41、势垒层42和被钉扎层43的材料相同或相似。
在示例实施例中，当第一被钉扎层61的磁化方向固定在与第二被钉扎层65的磁化方向相反的方向上时，可以破坏性干扰由于第一被钉扎层61和第二被钉扎层65造成的磁场。因此，可以利用比单MTJ元件小的写入电流将数据写入双MTJ元件60中。
图13是示出根据示例实施例的存储器系统的框图。
参照图13，存储器系统1100包括存储器模块1110和存储器控制器1120。存储器模块1110可以具有无缓冲的存储器模块的构造。存储器模块1110包括多个存储器芯片1111至1118，存储器芯片1111至1118中的每个可以是这里公开的磁阻随机存取存储器(MRAM)。
在一些示例性实施例中，每个存储器芯片和/或存储器控制器1120可以以各种形式封装，例如，层叠封装(POP)、球栅阵列(BGA)、芯片级封装(CSP)、塑料有引线芯片载体(PLCC)、塑料双列直插式封装(PDIP)、窝伏尔封装中裸片、晶片形式的裸片、板上芯片(COB)、陶瓷双列直插式封装(CERDIP)、塑料公制四方扁平封装(MQFP)、薄型四方扁平封装(TQFP)、小外形IC(SOIC)、紧缩小型封装(SSOP)、薄型小外形封装(TSOP)、系统级封装(SIP)、多芯片封装(MCP)、晶圆级制备封装(WFP)或晶圆级处理的堆叠封装(WSP)。
存储器控制器1120向存储器芯片1111至1118发送命令CMD、地址信号ADDR、时钟使能信号CKE、数据DQ和数据选通信号DQS。命令CMD、地址信号ADDR和时钟使能信号CKE可以从第一个存储器芯片111顺序地传输到最后一个存储器芯片1118。数据DQ和数据选通信号DQS可以一对一地传输到各个存储器芯片1111至1118。因此，存储器系统1100需要用于调整由各个存储器芯片接收的时钟使能信号CKE与数据选通信号DQS之间的歪斜失真(skew)的读取调平测试。
图14是示出图1的存储器装置的参比区域中包括的参比存储器单元的示例的图，图15是用于描述根据示例实施例的图1的存储器装置的参比区域的操作示例的图，图16是示出图1的存储器装置的数据区域中包括的数据存储器单元的示例的图，图17是用于描述根据示例实施例的图1的存储器装置的数据区域的操作示例的图。
参照图14至图17，参比存储器单元元件可以包括第一层361、第二层362和第三层363。第一层361可以是自由层，第二层362可以是被钉扎层，第三层363可以是隧道层或势垒层。在示例实施例中，参比存储器单元元件的状态可以是第一状态，其中，参比存储器单元元件中包括的第一层361的自旋方向与参比存储器单元元件中包括的第二层362的自旋方向相同。
例如，参比区域300中包括的第三参比存储器单元元件303可以包括第一层361、第二层362和第三层363。第三参比存储器单元元件303中包括的第一层361的自旋方向可以是第一方向D1，第三参比存储器单元元件303中包括的第二层362的自旋方向可以是第一方向D1。例如，第三参比存储器单元元件303中包括的第一层361的自旋方向可以与第三参比存储器单元元件303中包括的第二层362的自旋方向相同。当第三参比存储器单元元件303中包括的第一层361的自旋方向与第三参比存储器单元元件303中包括的第二层362的自旋方向相同时，第三参比存储器单元元件303的状态可以是第一状态(例如，低电阻)。
例如，如在图31中描述的，参比区域300中包括的第二参比存储器单元元件302可以包括第一层361、第二层362和第三层363。第二参比存储器单元元件302中包括的第一层361的自旋方向可以是第二方向D2，第二参比存储器单元元件302中包括的第二层362的自旋方向可以是第一方向D1。例如，第二参比存储器单元元件302中包括的第一层361的自旋方向可以不同于第二参比存储器单元元件302中包括的第二层362的自旋方向。当第二参比存储器单元元件302中包括的第一层361的自旋方向不同于第二参比存储器单元元件302中包括的第二层362的自旋方向时，第二参比存储器单元元件302的状态可以是第二状态。例如，这里公开的第二状态可以对应于高电阻。
例如，数据存储器单元可以包括数据存储器单元元件。数据存储器单元元件可以包括第一层361、第二层362和第三层363。第一层361可以是自由层，第二层362可以是被钉扎层，第三层363可以是隧道层或势垒层。在示例实施例中，数据存储器单元元件的状态可以是第一状态，其中，数据存储器单元元件中包括的第一层361的自旋方向与数据存储器单元元件中包括的第二层362的自旋方向相同。
例如，数据区域110中包括的第三数据存储器单元元件113可以包括第一层361、第二层362和第三层363。第三数据存储器单元元件113中包括的第一层361的自旋方向可以是第一方向D1，第三数据存储器单元元件113中包括的第二层362的自旋方向可以是第一方向D1。例如，第三数据存储器单元元件113中包括的第一层361的自旋方向可以与第三数据存储器单元元件113中包括的第二层362的自旋方向相同。当第三数据存储器单元元件113中包括的第一层361的自旋方向与第三数据存储器单元元件113中包括的第二层362的自旋方向相同时，第三数据存储器单元元件113的状态可以是第一状态(例如，低电阻)。
例如，如在图33中描述的，第一数据区域110中包括的第二数据存储器单元元件112可以包括第一层361、第二层362和第三层363。第二数据存储器单元元件112中包括的第一层361的自旋方向可以是第二方向D2，第二数据存储器单元元件112中包括的第二层362的自旋方向可以是第一方向D1。例如，第二数据存储器单元元件112中包括的第一层361的自旋方向可以不同于第二数据存储器单元元件112中包括的第二层362的自旋方向。当第二数据存储器单元元件112中包括的第一层361的自旋方向不同于第二数据存储器单元元件112中包括的第二层362的自旋方向时，第二数据存储器单元元件112的状态可以是第二状态(例如，高电阻)。
例如，数据“0”可以存储在包括在第一数据区域110中的第三数据存储器单元元件113中。第三字线WLn-1可以启用以读取第一数据区域110中包括的第三数据存储器单元元件113的数据。例如，用于第一数据区域110的数据开关115可以基于读取信号READ而接通。当用于第一数据区域110的数据开关115基于读取信号READ而接通时，读取电流IREAD可以沿第一位线BL0提供到第一数据区域110。当第三字线WLn-1启用且读取电流IREAD沿第一位线BL0提供到第一数据区域110时，读取电流IREAD可以通过第三数据存储器单元元件113和第三数据单元晶体管118提供到第一源极线SL0。当读取电流IREAD通过第三数据存储器单元元件113和第三数据单元晶体管118提供到第一源极线SL0时，读取电流IREAD可以通过第一数据区域110的数据晶体管151提供到接地电压VSS。例如，第一位线BL0的电压可以是数据电压DATA_V。数据电压DATA_V可以是与数据“0”对应的电压。
在示例实施例中，在参比区域300中，参比开关305可以基于读取信号READ而接通。当参比开关305基于读取信号READ而接通时，读取电流IREAD可以沿参比位线REF0BL提供到参比区域300。当第三字线WLn-1启用且读取电流IREAD沿参比位线REF0BL提供到参比区域300时，读取电流IREAD可以通过第三参比存储器单元元件303和第三参比单元晶体管308提供到参比源极线REF0SL。当读取电流IREAD通过第三参比存储器单元元件303和第三参比单元晶体管308提供到参比源极线REF0SL时，读取电流IREAD可以通过参比晶体管351和电阻电路370提供到接地电压VSS。例如，参比位线REF0BL的电压可以是参比电压VREF。
当电阻电路370的电阻值是0时，参比电压VREF可以大于与数据“0”对应的数据电压DATA_V。例如，数据电压DATA_V可以是第一位线BL0的电压，参比电压VREF可以是参比位线REF0BL的电压。参比区域300可以包括电阻电路370。当电阻电路370的电阻值大于0时，电压降可以通过传输到电阻电路370的读取电流IREAD而产生。当电压降通过传输到电阻电路370的读取电流IREAD而产生时，作为参比位线REF0BL的电压的参比电压VREF可以大于作为第一位线BL0的电压的数据电压DATA_V。例如，感测放大器500可以将数据电压DATA_V与参比电压VREF进行比较。当参比电压VREF大于数据电压DATA_V时，感测放大器500可以提供与数据“0”对应的输出数据D_OUT。
根据示例实施例的存储器装置10可以通过基于连接到参比源极线REF0SL的电阻电路370的电阻值来提供参比电压VREF而提高性能。
在示例实施例中，参比区域300可以包括连接在参比源极线REF0SL与电阻电路370之间的参比晶体管351。数据区域110、120、130和140中的每个可以包括连接在对应的源极线与接地电压VSS之间的数据晶体管。参比晶体管351和各个数据晶体管可以基于读取信号READ而导通。在示例实施例中，读取信号READ可以在存储器装置10处于读取操作时而激活，并且在存储器装置10处于写入操作时而去激活。
例如，当读取信号READ是第一逻辑电平时，参比晶体管351可以截止。当参比晶体管351截止时，会阻挡参比源极线REF0SL的信号通过参比晶体管351提供到电阻电路370。例如，当读取信号READ是第二逻辑电平时，参比晶体管351可以导通。当参比晶体管351导通时，参比源极线REF0SL的信号可以通过参比晶体管351传输到电阻电路370。例如，参比晶体管351可以在存储器装置10的读取操作期间导通。在参比晶体管351在存储器装置10的读取操作期间导通的情况下，提供到参比源极线REF0SL的读取电流IREAD可以通过参比晶体管351传输到电阻电路370。
在示例实施例中，数据晶体管可以包括第一数据晶体管151、第二数据晶体管152、第三数据晶体管153和第四数据晶体管154。第一数据晶体管151可以包括在第一数据区域110中，第二数据晶体管152可以包括在第二数据区域120中，第三数据晶体管153可以包括在第三数据区域130中，第四数据晶体管154可以包括在第四数据区域140中。例如，当读取信号READ是第一逻辑电平时，第一数据晶体管151可以截止。当第一数据晶体管151截止时，会阻挡第一源极线SL0的信号通过第一数据晶体管151提供到接地电压VSS。例如，当读取信号READ是第二逻辑电平时，第一数据晶体管151可以导通。当第一数据晶体管151导通时，第一源极线SL0的信号可以通过第一数据晶体管151传输到接地电压VSS。例如，第一数据晶体管151可以在存储器装置10的读取操作期间导通。当第一数据晶体管151在存储器装置10的读取操作期间导通时，提供到第一源极线SL0的读取电流IREAD可以通过第一数据晶体管151传输到接地电压VSS。
在某些实施例中，当读取信号READ是第一逻辑电平时，第二数据晶体管152可以截止。当第二数据晶体管152截止时，会阻挡第二源极线SL1的信号通过第二数据晶体管152提供到接地电压VSS。例如，当读取信号READ是第二逻辑电平时，第二数据晶体管152可以导通。当第二数据晶体管152导通时，第二源极线SL1的信号可以通过第二数据晶体管152传输到接地电压VSS。例如，第二数据晶体管152可以在存储器装置10的读取操作期间导通。当第二数据晶体管152在存储器装置10的读取操作期间导通时，提供到第二源极线SL1的读取电流IREAD可以通过第二数据晶体管152传输到接地电压VSS。在某些实施例中，当读取信号READ是第一逻辑电平时，第三数据晶体管153可以截止。在第三数据晶体管153截止的情况下，会阻挡第三源极线SL2的信号通过第三数据晶体管153提供到接地电压VSS。例如，当读取信号READ是第二逻辑电平时，第三数据晶体管153可以导通。当第三数据晶体管153导通时，第三源极线SL2的信号可以通过第三数据晶体管153传输到接地电压VSS。例如，第三数据晶体管153可以在存储器装置10的读取操作期间导通。当第三数据晶体管153在存储器装置10的读取操作期间导通时，提供到第三源极线SL2的读取电流IREAD可以通过第三数据晶体管153传输到接地电压VSS。
在某些实施例中，当读取信号READ是第一逻辑电平时，第四数据晶体管154可以截止。在第四数据晶体管154截止的情况下，会阻挡第四源极线SLn的信号通过第四数据晶体管154提供到接地电压VSS。例如，当读取信号READ是第二逻辑电平时，第四数据晶体管154可以导通。当第四数据晶体管154导通时，第四源极线SLn的信号可以通过第四数据晶体管154传输到接地电压VSS。例如，第四数据晶体管154可以在存储器装置10的读取操作期间导通。当第四数据晶体管154在存储器装置10的读取操作期间导通时，提供到第四源极线SLn的读取电流IREAD可以通过第四数据晶体管154传输到接地电压VSS。
图18是示出包括数据区域和参比区域的传统存储器装置的图。
参照图18，传统存储器装置10a包括存储器单元阵列100和感测放大器500。存储器单元阵列100包括数据区域110、120、130和140以及参比区域300。数据区域110、120、130和140提供与存储在数据存储器单元中的数据对应的数据电压DATA_V。数据区域110、120、130和140包括设置在位线与源极线之间的多个数据存储器单元。例如，数据区域110、120、130和140可以包括第一数据区域110、第二数据区域120、第三数据区域130和第四数据区域140。第一数据区域110可以包括设置在第一位线BL0与第一源极线SL0之间的第一数据存储器单元元件111至第四数据存储器单元元件114。第二数据区域120可以包括设置在第二位线BL1与第二源极线SL1之间的第五数据存储器单元元件121至第八数据存储器单元元件124。第三数据区域130可以包括设置在第三位线BL2与第三源极线SL2之间的第九数据存储器单元元件131至第十二数据存储器单元元件134。第四数据区域140可以包括设置在第四位线BLn与第四源极线SLn之间的第十三数据存储器单元元件141至第十六数据存储器单元元件144。
图19是示出图18的存储器装置的第一参比区域中包括的参比存储器单元的示例的图，图20是用于描述图18的存储器装置的第一参比区域的操作示例的图，图21是示出图18的存储器装置的第二参比区域中包括的参比存储器单元的示例的图，图22是用于描述图18的存储器装置的第二参比区域的操作示例的图。
参照图18至图22，参比区域300可以包括第一参比区域310和第二参比区域320。第一参比区域310包括设置在第一参比位线REF 1BL与第一参比源极线REF 1SL之间的多个参比存储器单元。例如，第一参比区域310可以包括多个第一参比存储器单元。第一参比存储器单元可以包括设置在第一参比位线REF1BL与第一参比源极线REF 1SL之间的第一参比存储器单元元件311至第四参比存储器单元元件314以及第一参比单元晶体管316至第四参比单元晶体管319。第一参比存储器单元元件311至第四参比存储器单元元件314的每个状态可以彼此相同。例如，第一参比存储器单元元件311至第四参比存储器单元元件314中包括的第一层361的自旋方向可以是第二方向D2，第一参比存储器单元元件311至第四参比存储器单元元件314中包括的第二层362的自旋方向可以是第一方向D1。在这种情况下，第一参比存储器单元元件311至第四参比存储器单元元件314的每个状态可以是第二状态。
第二参比区域320包括设置在第二参比位线REF0BL与第二参比源极线REF0SL之间的多个参比存储器单元。例如，第二参比区域320可以包括多个第二参比存储器单元。第二参比存储器单元可以包括设置在第二参比位线REF0BL与第二参比源极线REF0SL之间的第五参比存储器单元元件321至第八参比存储器单元元件324以及第五参比单元晶体管326至第八参比单元晶体管329。第五参比存储器单元元件321至第八参比存储器单元元件324的每个状态可以彼此相同。例如，第五参比存储器单元元件321至第八参比存储器单元元件324中包括的第一层361的自旋方向可以是第一方向D1，第五参比存储器单元元件321至第八参比存储器单元元件324中包括的第二层362的自旋方向可以是第一方向D1。在这种情况下，第五参比存储器单元元件321至第八参比存储器单元元件324的每个状态可以是第一状态。
图23是示出图18的存储器装置的数据区域中包括的数据存储器单元的示例的图。图24是用于描述图18的存储器装置的数据区域的操作示例的图。
参照图23和图24，第一数据区域110中包括的第二数据存储器单元元件112可以包括第一层361、第二层362和第三层363。第一层361可以是自由层，第二层362可以是被钉扎层，第三层363可以是隧道层或势垒层。第二字线WL1可以启用以读取第一数据区域110中包括的第二数据存储器单元元件112的数据。
在这种情况下，在数据区域110、120、130和140中，第一数据区域110的数据开关115可以基于读取信号READ而接通。在第一数据区域110的数据开关115基于读取信号READ而接通的情况下，读取电流IREAD可以沿第一位线BL0提供到第一数据区域110。在第二字线WL1启用且读取电流IREAD沿第一位线BL0提供到第一数据区域110的情况下，读取电流IREAD可以通过第二数据存储器单元元件112和第二数据单元晶体管117提供到第一源极线SL0。在读取电流IREAD通过第二数据存储器单元元件112和第二数据单元晶体管117提供到第一源极线SL0的情况下，读取电流IREAD可以提供到接地电压VSS。在这种情况下，第一位线BL0的电压可以是数据电压DATA_V。
在这种情况下，在第一参比区域310中，第一参比开关315可以基于读取信号READ而接通。在第一参比开关315基于读取信号READ而接通的情况下，读取电流IREAD可以沿第一参比位线REF1BL提供到第一参比区域300。在第二字线WL1启用且读取电流IREAD沿第一参比位线REF1BL提供到第一参比区域310的情况下，读取电流IREAD可以通过第二参比存储器单元元件312和第二参比单元晶体管317提供到第一参比源极线REF1SL。在读取电流IREAD通过第二参比存储器单元元件312和第二参比单元晶体管317提供到第一参比源极线REF1SL的情况下，读取电流IREAD可以提供到接地电压VSS。在这种情况下，第一参比位线REF1BL的电压可以是第一参比电压VREF1。
另外，在第二参比区域320中，第二参比开关325可以基于读取信号READ而接通。在第二参比开关325基于读取信号READ而接通的情况下，读取电流IREAD可以沿第二参比位线REF0BL提供到第二参比区域320。在第二字线WL1启用且读取电流IREAD沿第二参比位线REF0BL提供到第二参比区域320时，读取电流IREAD可以通过第六参比存储器单元元件322和第六参比单元晶体管327提供到第二参比源极线REF0SL。在读取电流IREAD通过第六参比存储器单元元件322和第六参比单元晶体管327提供到第二参比源极线REF0SL的情况下，读取电流IREAD可以提供到接地电压VSS。在这种情况下，第二参比位线REF0BL的电压可以是与第一参比电压VREF1不同的第二参比电压VREF0。
感测放大器500可以基于与数据存储器单元中存储的数据对应的数据电压DATA_V、第一参比电压VREF1和第二参比电压VREF0来提供输出数据D_OUT。例如，感测放大器500可以将第一参比电压VREF1和第二参比电压VREF0的中间值与数据电压DATA_V进行比较。与数据“0”对应的数据电压DATA_V可以小于第一参比电压VREF1和第二参比电压VREF0的中间值。在这种情况下，感测放大器500可以提供与数据“0”对应的输出数据D_OUT。
对于传统存储器装置10a，第一参比电压VREF1和第二参比电压VREF0可以利用第一参比区域310和第二参比区域320来产生。然而，根据示例实施例的存储器装置10可以基于连接在参比区域300中包括的参比源极线REF0SL与接地电压VSS之间的电阻电路370的电阻值来产生参比电压VREF。当参比电压VREF基于电阻电路370的电阻值而产生时，可以减小参比区域300的尺寸。
图25和图26是描述图18的存储器装置的读取干扰错误的图。
参照图25，第一参比区域310可以包括第二参比存储器单元元件312和第二参比单元晶体管317。第二参比存储器单元元件312可以包括第一层361、第二层362和第三层363。第二参比存储器单元元件312中包括的第一层361的自旋方向可以是第二方向D2，第二参比存储器单元元件312中包括的第二层362的自旋方向可以是第一方向D1。在这种情况下，第二参比存储器单元元件312的状态可以是第二状态。读取电流IREAD可以在存储器装置10a的读取操作中从第一参比位线REF1BL传输到第一参比源极线REF1SL。在存储器装置10a的读取操作中，读取电流IREAD的方向可以是第三方向D3。
在存储器装置10a的写入操作中，第二参比存储器单元元件312的状态可以从第二状态改变成第一状态。写入电流IWRITE可以在存储器装置10a的写入操作中提供到第二参比存储器单元元件312。在存储器装置10a的写入操作中，写入电流IWRITE的方向可以是第三方向D3。在这种情况下，存储器装置10a的写入操作中的写入电流IWRITE的方向可以与存储器装置10a的读取操作中的读取电流IREAD的方向相同。在存储器装置10a的写入操作中的写入电流IWRITE的方向与存储器装置10a的读取操作中的读取电流IREAD的方向相同的情况下，第二参比存储器单元元件312的状态可以在存储器装置10a的特定读取操作期间从第二状态改变成第一状态。如果第二参比存储器单元元件312的状态在存储器装置10a的特定读取操作期间从第二状态改变成第一状态，则在存储器装置10a的读取操作中会产生错误。错误可以被称为读取干扰错误。
参照图26，第二参比区域320可以包括第六参比存储器单元元件322和第六参比单元晶体管327。第六参比存储器单元元件322可以包括第一层361、第二层362和第三层363。第六参比存储器单元元件322中包括的第一层361的自旋方向可以是第一方向D1，第六参比存储器单元元件322中包括的第二层362的自旋方向可以是第一方向D1。在这种情况下，第六参比存储器单元元件322的状态可以是第一状态。读取电流IREAD可以在存储器装置10a的读取操作中从第二参比位线REF0BL传输到第二参比源极线REF0SL。在存储器装置10a的读取操作中，读取电流IREAD的方向可以是第三方向D3。
在存储器装置10a的写入操作中，第六参比存储器单元元件322的状态可以从第一状态改变成第二状态。写入电流IWRITE可以在存储器装置10a的写入操作中提供到第六参比存储器单元元件322。在存储器装置10a的写入操作中，写入电流IWRITE的方向可以是第四方向D4。在这种情况下，存储器装置10a的写入操作中的写入电流IWRITE的方向可以与存储器装置10a的读取操作中的读取电流IREAD的方向不同。在存储器装置10a的写入操作中的写入电流IWRITE的方向与存储器装置10a的读取操作中的读取电流IREAD的方向不同的情况下，在存储器装置10a的读取操作期间第六参比存储器单元元件322的状态可以不从第一状态改变成第二状态。如果在存储器装置10a的读取操作期间第六参比存储器单元元件322的状态不从第一状态改变成第二状态，则在存储器装置10a的读取操作中不会产生错误。
图27是示出根据示例实施例的图1的存储器装置中包括的电阻电路的示例的图。
参照图1和图27，电阻电路370可以包括第一电阻器371、第二电阻器372、第三电阻器373、第一电阻器晶体管374和第二电阻器晶体管375。在示例实施例中，电阻电路370可以连接在参比晶体管351与接地电压VSS之间。例如，电阻电路370可以包括串联连接的第一电阻器371、第二电阻器372和第三电阻器373，以及分别与第二电阻器372和第三电阻器373并联连接的第一电阻器晶体管374和第二电阻器晶体管375。第一电阻器控制信号RCS1和第二电阻器控制信号RCS2可以分别控制第一电阻器晶体管374和第二电阻器晶体管375。
参比位线REF0BL的电压可以基于电阻电路370的电阻值而改变。例如，第一电阻器控制信号RCS 1可以传输到第一电阻器晶体管374的栅极，第二电阻器控制信号RCS2可以传输到第二电阻器晶体管375的栅极。当第一电阻器控制信号RCS1是第一逻辑电平时，第一电阻器晶体管374可以截止。另外，当第一电阻器控制信号RCS1是第二逻辑电平时，第一电阻器晶体管374可以导通。第一逻辑电平可以是逻辑低电平，第二逻辑电平可以是逻辑高电平。当第二电阻器控制信号RCS2是第一逻辑电平时，第二电阻器晶体管375可以截止，当第二电阻器控制信号RCS2是第二逻辑电平时，第二电阻器晶体管375可以导通。
例如，在一个实施例中，当第一电阻器控制信号RCS 1和第二电阻器控制信号RCS2是第一逻辑电平时，电阻电路370的电阻值是R1+R2+R3。另外，当第一电阻器控制信号RCS1是第二逻辑电平并且第二电阻器控制信号RCS2是第一逻辑电平时，电阻电路370的电阻值是R1+R3。当第一电阻器控制信号RCS 1是第二逻辑电平并且第二电阻器控制信号RCS2是第二逻辑电平时，电阻电路370的电阻值是R1。因此，电阻电路370的电阻值可以根据第一电阻器控制信号RCS1和第二电阻器控制信号RCS2而改变。第一电阻器控制信号RCS1和第二电阻器控制信号RCS2可以由控制逻辑电路来提供。
在示例实施例中，第三电阻器晶体管376(未示出)可以并联连接到第一电阻器371，第三电阻器控制信号RCS3(未示出)可以控制第三电阻器晶体管376。例如，当电阻器晶体管374、375和376导通时，电阻电路370的电阻值是“0”。
在示例实施例中，参比位线REF0BL的电压可以随着电阻电路370的电阻值的增大而增大。参比位线REF0BL的电压可以随着电阻电路370的电阻值的减小而减小。例如，第三字线WLn-1可以启用以读取包括在第一数据区域110中的第三数据存储器单元元件113的数据。例如，在参比区域300中，参比开关305可以基于读取信号READ而导通。当参比开关305基于读取信号READ而导通时，读取电流IREAD可以沿参比位线REF0BL提供到参比区域300。当第三字线WLn-1启用且读取电流IREAD沿参比位线REF0BL提供到参比区域300时，读取电流IREAD可以通过第三参比存储器单元元件303和第三参比单元晶体管308提供到参比源极线REF0SL。当读取电流IREAD通过第三参比存储器单元元件303和第三参比单元晶体管308提供到参比源极线REF0SL时，读取电流IREAD可以通过参比晶体管351和电阻电路370提供到接地电压VSS。例如，参比位线REF0BL的电压可以是参比电压VREF。参比晶体管351可以是NMOS晶体管。
当电阻电路370的电阻值是0时，由参比区域300提供的参比电压VREF可以是对应于数据“0”的参比电压VREF。由参比区域300提供的参比电压VREF可以随着电阻电路370的电阻值的增大而增大。另外，由参比区域300提供的参比电压VREF可以随着电阻电路370的电阻值的减小而减小。因此，当控制了电阻电路370的电阻值时，由参比区域300提供的参比电压VREF可以用于确定来自数据区域110、120、130和140的数据电压DATA_V是对应于数据“0”的电压还是对应于数据“1”的电压。
在示例实施例中，存储器装置10可以基于一个或更多个电阻器控制信号来控制电阻电路370的电阻值。例如，当电阻器控制信号是第一逻辑电平时，电阻电路370的电阻值可以增大。另外，当电阻器控制信号是第二逻辑电平时，电阻电路370的电阻值可以减小。
图28是示出当第一数据存储在根据示例实施例的第一组数据存储器单元中时，参比存储器单元的电压分布和第一组数据存储器单元的电压分布的图。
参照图1和图28，例如，参比存储器单元可以包括第一参比存储器单元元件301至第四参比存储器单元元件304。例如，第一参比存储器单元元件301至第四参比存储器单元元件304中的每个可以具有参比数据REF。第一参比存储器单元元件301至第四参比存储器单元元件304的电压分布中的最小值可以是参比最小电压MINRV。数据存储器单元之中的具有第一数据DATA1的第一组数据存储器单元可以包括第一数据存储器单元元件111至第四数据存储器单元元件114。例如，第一数据存储器单元元件111至第四数据存储器单元元件114中的每个可以具有第一数据DATA1。第一数据存储器单元元件111至第四数据存储器单元元件114的电压分布中的最大值可以是第一数据最大电压MAXV1。在示例实施例中，参比最小电压MINRV可以大于第一最大电压MAXV1。参比最小电压MINRV可以是参比存储器单元的电压分布中的最小值。第一数据最大电压MAXV1可以是数据存储器单元之中具有第一数据DATA1的第一组数据存储器单元的电压分布中的最大值。第一数据DATA1可以是数据“0”。然而，第一数据DATA1可以是数据“1”。
图29是示出当第二数据存储在根据示例实施例的第二组数据存储器单元中时，参比存储器单元的电压分布和第二组数据存储器单元的电压分布的图。
参照图1和图29，例如，参比存储器单元可以包括第一参比存储器单元元件301至第四参比存储器单元元件304。例如，第一参比存储器单元元件301至第四参比存储器单元元件304中的每个可以具有参比数据REF。第一参比存储器单元元件301至第四参比存储器单元元件304的电压分布中的最大值可以是参比最大电压MAXRV。数据存储器单元之中的具有第二数据DATA2的第二组数据存储器单元可以包括第五数据存储器单元元件121至第八数据存储器单元元件124。第五数据存储器单元元件121至第八数据存储器单元元件124中的每个可以具有第二数据DATA2。第五数据存储器单元元件121至第八数据存储器单元元件124的电压分布中的最小值可以是第二数据最小电压MINV2。在示例实施例中，参比最大电压MAXRV可以小于第二最小电压MINV2。参比最大电压MAXRV可以是参比存储器单元的电压分布中的最大值。第二数据最小电压MINV2可以是数据存储器单元之中具有第二数据DATA2的第二组数据存储器单元的电压分布中的最小值。第二数据DATA2可以是数据“1”。然而，第二数据DATA2可以是数据“0”。
参照图30至图32，存储器装置10b包括存储器单元阵列100和感测放大器500。存储器单元阵列100包括数据区域110、120、130和140以及参比区域300。数据区域110、120、130和140中的每个可以提供与存储在数据存储器单元中的数据对应的数据电压DATA_V。数据区域110、120、130和140可以包括多个数据存储器单元。多个数据存储器单元设置在位线与源极线之间。多个数据存储器单元可以包括数据存储器单元元件111至114、121至124、131至134与141至144(例如，磁隧道结(MTJ)元件)，以及分别设置在位线BL0与源极线SL0之间、位线BL1与源极线SL1之间、位线BL2与源极线SL2之间和位线BLn与源极线SLn之间的数据单元晶体管116至119、126至129、136至139与146至149。例如，根据某些实施例，数据存储器单元包括彼此连接的数据存储器单元元件(例如，磁隧道结(MTJ)元件)和数据单元晶体管。例如，数据区域110、120、130和140可以包括第一数据区域110、第二数据区域120、第三数据区域130和第四数据区域140。第一数据区域110可以包括设置在第一位线BL0与第一源极线SL0之间的第一数据存储器单元元件111至第四数据存储器单元元件114以及数据单元晶体管116至119。另外，第二数据区域120可以包括位于第二位线BL1与第二源极线SL1之间的第五数据存储器单元元件121至第八数据存储器单元元件124以及数据单元晶体管126至129。第三数据区域130可以包括位于第三位线BL2与第三源极线SL2之间的第九数据存储器单元元件131至第十二数据存储器单元元件134以及数据单元晶体管136至139。第四数据区域140可以包括位于第四位线BLn与第四源极线SLn之间的第十三数据存储器单元元件141至第十六数据存储器单元元件144以及数据单元晶体管146至149。
参比区域300可以包括在参比位线REF0BL与参比源极线REF0SL之间的多个参比存储器单元。例如，多个参比存储器单元可以包括设置在参比位线REF0BL与参比源极线REF0SL之间的第一参比存储器单元元件301至第四参比存储器单元元件304以及参比单元晶体管306至309。第一参比存储器单元元件301至第四参比存储器单元元件304的每个状态可以相同。例如，第一参比存储器单元元件301至第四参比存储器单元元件304中的每个中包括的第一层361的自旋方向可以是第二方向D2，第一参比存储器单元元件301至第四参比存储器单元元件304中的每个中包括的第二层362的自旋方向可以是第一方向D1。在这种情况下，第一参比存储器单元元件301至第四参比存储器单元元件304的每个状态可以是第二状态。
图33是示出图30的存储器装置的数据区域中包括的数据存储器单元的示例的图，图34是用于描述根据示例实施例的图30的存储器装置的数据区域的操作示例的图。
参照图30至图34，参比区域300基于连接在参比源极线REF0SL与反向偏置电压线RV(在下文中，可以被称作反向偏置电压RV、负电压线或负电压)之间的电阻电路370的电阻值来提供参比电压VREF。在示例实施例中，反向偏置电压RV可以产生自存储器装置10b中包括的电压生成器(未示出)。第二字线WL1可以启用以读取第一数据区域110中包括的第二数据存储器单元元件112的数据。
在示例实施例中，用于第一数据区域110的数据开关115可以基于读取信号READ而接通。例如，读取信号READ可以在存储器装置10b处于读取操作时激活并且在存储器装置10b处于写入操作时去激活。当用于第一数据区域110的数据开关115基于读取信号READ而接通时，读取电流IREAD可以沿第一位线BL0提供到第一数据区域110。当第二字线WL1启用且读取电流IREAD沿第一位线BL0提供到第一数据区域110时，读取电流IREAD可以通过第二数据存储器单元元件112和第二数据单元晶体管117提供到第一源极线SL0。当读取电流IREAD通过第二数据存储器单元元件112和第二数据单元晶体管117提供到第一源极线SL0时，读取电流IREAD可以通过第一数据区域110的数据晶体管151提供到接地电压VSS。例如，第一位线BL0的电压可以是数据电压DATA_V。
例如，在参比区域300中，参比开关305可以基于读取信号READ而接通。当参比开关305基于读取信号READ而接通时，读取电流IREAD可以沿参比位线REF0BL提供到参比区域300。当第二字线WL1启用且读取电流IREAD沿参比位线REF0BL提供到参比区域300时，读取电流IREAD可以通过第二参比存储器单元元件302和第二参比单元晶体管307提供到参比源极线REF0SL。当读取电流IREAD通过第二参比存储器单元元件302和第二参比单元晶体管307提供到参比源极线REF0SL时，读取电流IREAD可以通过参比晶体管351和电阻电路370提供到反向偏置电压RV。例如，参比位线REF0BL的电压可以是参比电压VREF。反向偏置电压RV可以是负电压。可以利用反向偏置电压RV使得参比电压VREF小于与数据“1”对应的第一参比电压VREF1。另外，可以控制读取电流IREAD使得参比电压VREF小于与数据“1”对应的第一参比电压VREF1。
例如，从参比区域300提供的参比电压VREF可以随着电阻电路370的电阻值的增大而增大。例如，从参比区域300提供的参比电压VREF可以随着电阻电路370的电阻值的减小而减小。因此，当控制了电阻电路370的电阻值时，从参比区域300提供的参比电压VREF可以用于确定来自数据区域110、120、130和140中的每个的数据电压DATA_V是对应于数据“0”的电压还是对应于数据“1”的电压。
感测放大器500通过将数据电压DATA_V与参比电压VREF进行比较来提供输出数据D_OUT。例如，存储在包括在第一数据区域110中的第二数据存储器单元元件112中的数据可以是“1”。第二字线WL1可以启用以读取第一数据区域110中包括的第二数据存储器单元元件112的数据。当第二字线WL1启用且读取电流IREAD沿参比位线REF0BL提供到参比区域300时，参比区域300可以提供参比电压VREF。当第二字线WL1启用且读取电流IREAD沿第一位线BL0提供到第一数据区域110时，第一数据区域110可以提供对应于数据“1”的数据电压DATA_V。例如，感测放大器500可以通过将对应于数据“1”的数据电压DATA_V与参比电压VREF进行比较来提供输出数据D_OUT。
根据示例实施例的存储器装置10b可以通过基于结合在参比源极线REF0SL与反向偏置电压RV(例如，负电压)之间的电阻电路370的电阻值来提供参比电压VREF而提高性能。
参比存储器单元元件可以包括第一层361、第二层362和第三层363。第一层361可以是自由层，第二层362可以是被钉扎层，第三层363可以是隧道层或势垒层。在示例实施例中，参比存储器单元元件的状态可以是第二状态，其中，参比存储器单元元件中包括的第一层361的自旋方向与参比存储器单元元件中包括的第二层362的自旋方向不同。
例如，图30的参比区域300中包括的第二参比存储器单元元件302可以包括第一层361、第二层362和第三层363。第二参比存储器单元元件302中包括的第一层361的自旋方向可以是第二方向D2，第二参比存储器单元元件302中包括的第二层362的自旋方向可以是第一方向D1。例如，第二参比存储器单元元件302中包括的第一层361的自旋方向可以不同于第二参比存储器单元元件302中包括的第二层362的自旋方向。当第二参比存储器单元元件302中包括的第一层361的自旋方向与第二参比存储器单元元件302中包括的第二层362的自旋方向不同时，第二参比存储器单元元件302的状态可以是第二状态。
例如，如图14中描述的，参比区域300中包括的第三参比存储器单元元件303可以包括第一层361、第二层362和第三层363。第三参比存储器单元元件303中包括的第一层361的自旋方向可以是第一方向D1，第三参比存储器单元元件303中包括的第二层362的自旋方向可以是第一方向D1。在这种情况下，第三参比存储器单元元件303中包括的第一层361的自旋方向可以与第三参比存储器单元元件303中包括的第二层362的自旋方向相同。当第三参比存储器单元元件303中包括的第一层361的自旋方向与第三参比存储器单元元件303中包括的第二层362的自旋方向相同时，第三参比存储器单元元件303的状态可以是第一状态。
例如，数据存储器单元元件可以包括第一层361、第二层362和第三层363。第一层361可以是自由层，第二层362可以是被钉扎层，第三层363可以是隧道层或势垒层。在示例实施例中，数据存储器单元元件的状态可以是第二状态，其中，数据存储器单元元件中包括的第一层361的自旋方向与数据存储器单元元件中包括的第二层362的自旋方向不同。
例如，第一数据区域110中包括的第二数据存储器单元元件112可以包括第一层361、第二层362和第三层363。第二数据存储器单元元件112中包括的第一层361的自旋方向可以是第二方向D2，第二数据存储器单元元件112中包括的第二层362的自旋方向可以是第一方向D1。在这种情况下，第二数据存储器单元元件112中包括的第一层361的自旋方向可以与第二数据存储器单元元件112中包括的第二层362的自旋方向不同。在第二数据存储器单元元件112中包括的第一层361的自旋方向与第二数据存储器单元元件112中包括的第二层362的自旋方向不同的情况下，第二数据存储器单元元件112的状态可以是第二状态。
例如，如图16中描述的，第一数据区域110中包括的第三数据存储器单元元件113可以包括第一层361、第二层362和第三层363。第三数据存储器单元元件113中包括的第一层361的自旋方向可以是第一方向D1，第三数据存储器单元元件113中包括的第二层362的自旋方向可以是第一方向D1。例如，第三数据存储器单元元件113中包括的第一层361的自旋方向可以与第三数据存储器单元元件113中包括的第二层362的自旋方向相同。当第三数据存储器单元元件113中包括的第一层361的自旋方向与第三数据存储器单元元件113中包括的第二层362的自旋方向相同时，第三数据存储器单元元件113的状态可以是第一状态。
例如，数据“1”可以存储在包括在第一数据区域110中的第二数据存储器单元元件112中。第二字线WL1可以启用以读取第一数据区域110中包括的第二数据存储器单元元件112的数据。例如，用于第一数据区域110的数据开关115可以基于读取信号READ而接通。当用于第一数据区域110的数据开关115基于读取信号READ而接通时，读取电流IREAD可以沿第一位线BL0提供到第一数据区域110。当第二字线WL1启用且读取电流IREAD沿第一位线BL0提供到第一数据区域110时，读取电流IREAD可以通过第二数据存储器单元元件112和第二数据单元晶体管117提供到第一源极线SL0。当读取电流IREAD通过第二数据存储器单元元件112和第二数据单元晶体管117提供到第一源极线SL0时，读取电流IREAD可以通过第一数据区域110的数据晶体管151提供到接地电压VSS。例如，第一位线BL0的电压可以是数据电压DATA_V。数据电压DATA_V可以是与数据“1”对应的电压。
在图30的参比区域300中，参比开关305可以基于读取信号READ而接通。当参比开关305基于读取信号READ而接通时，读取电流IREAD可以沿参比位线REF0BL提供到参比区域300。当第二字线WL1启用且读取电流IREAD沿参比位线REF0BL提供到参比区域300时，读取电流IREAD可以通过第二参比存储器单元元件302和第二参比单元晶体管307提供到参比源极线REF0SL。当读取电流IREAD通过第二参比存储器单元元件302和第二参比单元晶体管307提供到参比源极线REF0SL时，读取电流IREAD可以通过参比晶体管351和电阻电路370提供到反向偏置电压RV。例如，参比位线REF0BL的电压可以是参比电压VREF。当负电压提供到电阻电路370的一端时的参比电压VREF可以小于当接地电压提供到电阻电路370的所述一端时的参比电压VREF。
例如，数据电压DATA_V可以是第一位线BL0的电压。参比电压VREF可以是参比位线REF0BL的电压。参比区域300可以包括电阻电路370。当电阻电路370的电阻值大于0时，电压降可以通过传输到电阻电路370的读取电流IREAD来产生。当电压降通过传输到电阻电路370的读取电流IREAD来产生时，作为参比位线REF0BL的电压的参比电压VREF可以大于作为第一位线BL0的电压的数据电压DATA_V(例如，数据“0”)。例如，感测放大器500可以比较数据电压DATA_V与参比电压VREF。当参比电压VREF大于数据电压DATA_V(例如，数据“0”)时，感测放大器500可以提供与数据“0”对应的输出数据D_OUT。另外，当参比电压VREF小于数据电压DATA_V(例如，数据“1”)时，感测放大器500可以提供与数据“1”对应的输出数据D_OUT。
根据示例实施例的存储器装置10b可以通过基于连接在参比源极线REF0SL与负电压之间的电阻电路370的电阻值来提供参比电压VREF而提高性能。
参比存储器单元元件301至304中的每个可以包括第一层361、第二层362和第三层363。第一层361可以是自由层，第二层362可以是被钉扎层，第三层363可以是隧道层或势垒层。在示例实施例中，每个参比存储器单元元件的状态可以是第二状态，其中，每个参比存储器单元元件中包括的第一层361的自旋方向与每个参比存储器单元元件中包括的第二层362的自旋方向不同。
例如，参比区域300中包括的第二参比存储器单元元件302可以包括第一层361、第二层362和第三层363。第二参比存储器单元元件302中包括的第一层361的自旋方向可以是第二方向D2，第二参比存储器单元元件302中包括的第二层362的自旋方向可以是第一方向D1。例如，第二参比存储器单元元件302中包括的第一层361的自旋方向可以不同于第二参比存储器单元元件302中包括的第二层362的自旋方向。当第二参比存储器单元元件302中包括的第一层361的自旋方向与第二参比存储器单元元件302中包括的第二层362的自旋方向不同时，第二参比存储器单元元件302的状态可以是第二状态。
例如，如图14中描述的，参比区域300中包括的第三参比存储器单元元件303可以包括第一层361、第二层362和第三层363。第三参比存储器单元元件303中包括的第一层361的自旋方向可以是第一方向D1，第三参比存储器单元元件303中包括的第二层362的自旋方向可以是第一方向D1。在这种情况下，第三参比存储器单元元件303中包括的第一层361的自旋方向可以与第三参比存储器单元元件303中包括的第二层362的自旋方向相同。当第三参比存储器单元元件303中包括的第一层361的自旋方向与第三参比存储器单元元件303中包括的第二层362的自旋方向相同时，第三参比存储器单元元件303的状态可以是第一状态。
例如，数据存储器单元元件可以包括第一层361、第二层362和第三层363。第一层361可以是自由层，第二层362可以是被钉扎层，第三层363可以是隧道层或势垒层。在示例实施例中，数据存储器单元元件的状态可以是第二状态，其中，数据存储器单元元件中包括的第一层361的自旋方向与数据存储器单元元件中包括的第二层362的自旋方向不同。
例如，第一数据区域110中包括的第二数据存储器单元元件112可以包括第一层361、第二层362和第三层363。第二数据存储器单元元件112中包括的第一层361的自旋方向可以是第二方向D2，第二数据存储器单元元件112中包括的第二层362的自旋方向可以是第一方向D1。例如，第二数据存储器单元元件112中包括的第一层361的自旋方向可以与第二数据存储器单元元件112中包括的第二层362的自旋方向不同。当第二数据存储器单元元件112中包括的第一层361的自旋方向与第二数据存储器单元元件112中包括的第二层362的自旋方向不同时，第二数据存储器单元元件112的状态可以是第二状态。
例如，如图16中描述的，第一数据区域110中包括的第三数据存储器单元元件113可以包括第一层361、第二层362和第三层363。第三数据存储器单元元件113中包括的第一层361的自旋方向可以是第一方向D1，第三数据存储器单元元件113中包括的第二层362的自旋方向可以是第一方向D1。例如，第三数据存储器单元元件113中包括的第一层361的自旋方向可以与第三数据存储器单元元件113中包括的第二层362的自旋方向相同。当第三数据存储器单元元件113中包括的第一层361的自旋方向与第三数据存储器单元元件113中包括的第二层362的自旋方向相同时，第三数据存储器单元元件113的状态可以是第一状态。
在示例实施例中，数据“1”可以存储在包括在第一数据区域110中的第二数据存储器单元元件112中。第二字线WL1可以启用以读取第一数据区域110中包括的第二数据存储器单元元件112的数据。例如，用于第一数据区域110的数据开关115可以基于读取信号READ而接通。当用于第一数据区域110的数据开关115基于读取信号READ而接通时，读取电流IREAD可以沿第一位线BL0提供到第一数据区域110。当第二字线WL1启用且读取电流IREAD沿第一位线BL0提供到第一数据区域110时，读取电流IREAD可以通过第二数据存储器单元元件112和第二数据单元晶体管117提供到第一源极线SL0。当读取电流IREAD通过第二数据存储器单元元件112和第二数据单元晶体管117提供到第一源极线SL0时，读取电流IREAD可以通过第一数据区域110的数据晶体管151提供到接地电压VSS。例如，第一位线BL0的电压可以是数据电压DATA_V。数据电压DATA_V可以是与数据“1”对应的电压。
例如，在参比区域300中，参比开关305可以基于读取信号READ而接通。当参比开关305基于读取信号READ而接通时，读取电流IREAD可以沿参比位线REF0BL提供到参比区域300。当第二字线WL1启用且读取电流IREAD沿参比位线REF0BL提供到参比区域300时，读取电流IREAD可以通过第二参比存储器单元元件302和第二参比单元晶体管307提供到参比源极线REF0SL。当读取电流IREAD通过第二参比存储器单元元件302和第二参比单元晶体管307提供到参比源极线REF0SL时，读取电流IREAD可以通过参比晶体管351和电阻电路370提供到反向偏置电压RV。例如，参比位线REF0BL的电压可以是参比电压VREF。
例如，数据电压DATA_V可以是第一位线BL0的电压。参比电压VREF可以是参比位线REF0BL的电压。参比区域300可以包括电阻电路370。当电阻电路370的电阻值大于0时，电压降可以通过传输到电阻电路370的读取电流IREAD来产生。当电压降通过传输到电阻电路370的读取电流IREAD来产生时，作为参比位线REF0BL的电压的参比电压VREF可以大于作为第一位线BL0的电压的数据电压DATA_V。例如，感测放大器500可以比较数据电压DATA_V(例如，数据“0”)与参比电压VREF。当参比电压VREF大于数据电压DATA_V时，感测放大器500可以提供与数据“0”对应的输出数据D_OUT。另外，当参比电压VREF小于数据电压DATA_V(例如，数据“1”)时，感测放大器500可以提供与数据“1”对应的输出数据D_OUT。
根据示例实施例的存储器装置10b可以通过基于连接在参比源极线REF0SL与负电压之间的电阻电路370的电阻值来提供参比电压VREF而提高性能。
在示例实施例中，参比区域300可以包括连接在参比源极线REF0SL与电阻电路370之间的参比晶体管351。数据区域110、120、130和140中的每个可以包括连接在源极线与接地电压VSS之间的数据晶体管。参比晶体管351和各个数据晶体管可以基于读取信号READ而导通。
在示例实施例中，当读取信号READ是第一逻辑电平时，参比晶体管351可以截止。当参比晶体管351截止时，会阻挡参比源极线REF0SL的信号通过参比晶体管351提供到电阻电路370。当读取信号READ是第二逻辑电平时，参比晶体管351可以导通。当参比晶体管351导通时，参比源极线REF0SL的信号可以通过参比晶体管351传输到电阻电路370。例如，参比晶体管351可以在存储器装置10b的读取操作期间导通。当参比晶体管351在存储器装置10b的读取操作期间导通时，提供到参比源极线REF0SL的读取电流IREAD可以通过参比晶体管351传输到电阻电路370。
例如，数据晶体管可以包括第一数据晶体管151、第二数据晶体管152、第三数据晶体管153和第四数据晶体管154。第一数据晶体管151可以包括在第一数据区域110中，第二数据晶体管152可以包括在第二数据区域120中，第三数据晶体管153可以包括在第三数据区域130中，第四数据晶体管154可以包括在第四数据区域140中。例如，在读取信号READ是第一逻辑电平的情况下，第一数据晶体管151会截止。当第一数据晶体管151截止时，会阻挡第一源极线SL0的信号通过第一数据晶体管151提供到接地电压VSS。当读取信号READ是第二逻辑电平时，第一数据晶体管151可以导通。当第一数据晶体管151导通时，第一源极线SL0的信号可以通过第一数据晶体管151传输到接地电压VSS。例如，第一数据晶体管151可以在存储器装置10b的读取操作期间导通。当第一数据晶体管151在存储器装置10b的读取操作期间导通时，提供到第一源极线SL0的读取电流IREAD可以通过第一数据晶体管151传输到接地电压VSS。
当读取信号READ是第一逻辑电平时，第二数据晶体管152可以截止。当第二数据晶体管152截止时，会阻挡第二源极线SL1的信号通过第二数据晶体管152提供到接地电压VSS。当读取信号READ是第二逻辑电平时，第二数据晶体管152可以导通。当第二数据晶体管152导通时，第二源极线SL1的信号可以通过第二数据晶体管152传输到接地电压VSS。例如，第二数据晶体管152可以在存储器装置10b的读取操作期间导通。当第二数据晶体管152在存储器装置10b的读取操作期间导通时，提供到第二源极线SL1的读取电流IREAD可以通过第二数据晶体管152传输到接地电压VSS。当读取信号READ是第一逻辑电平时，第三数据晶体管153可以截止。当第三数据晶体管153截止时，会阻挡第三源极线SL2的信号通过第三数据晶体管153提供到接地电压VSS。当读取信号READ是第二逻辑电平时，第三数据晶体管153可以导通。在第三数据晶体管153导通的情况下，第三源极线SL2的信号可以通过第三数据晶体管153传输到接地电压VSS。例如，第三数据晶体管153可以在存储器装置10b的读取操作期间导通。在第三数据晶体管153在存储器装置10b的读取操作期间导通的情况下，提供到第三源极线SL2的读取电流IREAD可以通过第三数据晶体管153传输到接地电压VSS。
当读取信号READ是第一逻辑电平时，第四数据晶体管154可以截止。当第四数据晶体管154截止时，会阻挡第四源极线SLn的信号通过第四数据晶体管154提供到接地电压VSS。例如，当读取信号READ是第二逻辑电平时，第四数据晶体管154可以导通。当第四数据晶体管154导通时，第四源极线SLn的信号可以通过第四数据晶体管154传输到接地电压VSS。例如，第四数据晶体管154可以在存储器装置10b的读取操作期间导通。当第四数据晶体管154在存储器装置10b的读取操作期间导通时，提供到第四源极线SLn的读取电流IREAD可以通过第四数据晶体管154传输到接地电压VSS。
在示例实施例中，电阻电路370可以连接在参比晶体管351与反向偏置电压RV之间。例如，参比位线REF0BL的电压可以根据反向偏置电压RV与电阻电路370的电阻值来控制。
第二字线WL1可以启用以读取包括在第一数据区域110中的第二数据存储器单元元件112的数据。例如，在参比区域300中，参比开关305可以基于读取信号READ而接通。当参比开关305基于读取信号READ而接通时，读取电流IREAD可以沿参比位线REF0BL提供到参比区域300。当第二字线WL1启用且读取电流IREAD沿参比位线REF0BL提供到参比区域300时，读取电流IREAD可以通过第二参比存储器单元元件302和第二参比单元晶体管307提供到参比源极线REF0SL。当读取电流IREAD通过第二参比存储器单元元件302和第二参比单元晶体管307提供到参比源极线REF0SL时，读取电流IREAD可以通过参比晶体管351和电阻电路370提供到反向偏置电压RV。例如，参比位线REF0BL的电压可以是参比电压VREF。参比晶体管351可以是NMOS晶体管。例如，参比位线REF0BL的电压可以随着反向偏置电压RV的减小而减小(例如，负电压的绝对值是增加的)。另外，参比位线REF0BL的电压可以随着反向偏置电压RV的增大而增大(例如，负电压的绝对值是减小的)。反向偏置电压RV可以是负电压。
在示例实施例中，可以根据读取电流IREAD来控制参比位线REF0BL的电压。例如，参比位线REF0BL的电压可以随着读取电流IREAD的减小而减小，参比位线REF0BL的电压可以随着读取电流IREAD的增大而增大。
图35是示出根据示例实施例的包括在图30的存储器装置中的电阻电路的示例的图。
参照图30和图35，电阻电路370可以包括第一电阻器371、第二电阻器372、第三电阻器373、第一电阻器晶体管374和第二电阻器晶体管375。在示例实施例中，电阻电路370可以连接在参比晶体管351与反向偏置电压RV之间。例如，电阻电路370可以包括串联连接的第一电阻器371、第二电阻器372和第三电阻器373，以及分别与第二电阻器372和第三电阻器373并联连接的第一电阻器晶体管374和第二电阻器晶体管375。第一电阻器控制信号RCS1和第二电阻器控制信号RCS2可以分别控制第一电阻器晶体管374和第二电阻器晶体管375。
参比位线REF0BL的电压可以基于电阻电路370的电阻值而改变。例如，第一电阻器控制信号RCS 1可以传输到第一电阻器晶体管374的栅极，第二电阻器控制信号RCS2可以传输到第二电阻器晶体管375的栅极。当第一电阻器控制信号RCS1是第一逻辑电平时，第一电阻器晶体管374可以截止。另外，在第一电阻器控制信号RCS1是第二逻辑电平的情况下，第一电阻器晶体管374可以导通。第一逻辑电平可以是逻辑低电平，第二逻辑电平可以是逻辑高电平。当第二电阻器控制信号RCS2是第一逻辑电平时，第二电阻器晶体管375可以截止，当第二电阻器控制信号RCS2是第二逻辑电平时，第二电阻器晶体管375可以导通。
例如，当第一电阻器控制信号RCS1和第二电阻器控制信号RCS2是第一逻辑电平时，电阻电路370的电阻值是R1+R2+R3。当第一电阻器控制信号RCS1是第二逻辑电平并且第二电阻器控制信号RCS2是第一逻辑电平时，电阻电路370的电阻值是R1+R3。当第一电阻器控制信号RCS1是第二逻辑电平并且第二电阻器控制信号RCS2是第二逻辑电平时，电阻电路370的电阻值是R1。因此，电阻电路370的电阻值可以根据第一电阻器控制信号RCS1和第二电阻器控制信号RCS2而改变。第一电阻器控制信号RCS1和第二电阻器控制信号RCS2可以由控制逻辑电路来提供。
在示例实施例中，第三电阻器晶体管376(未示出)可以并联连接到第一电阻器371，第三电阻器控制信号RCS3(未示出)可以控制第三电阻器晶体管376。例如，当电阻器晶体管374、375和376导通时，电阻电路370的电阻值是“0”。
在示例实施例中，参比位线REF0BL的电压可以随着电阻电路370的电阻值的增大而增大，参比位线REF0BL的电压可以随着电阻电路370的电阻值的减小而减小。例如，第二字线WL1可以启用以读取包括在第一数据区域110中的第二数据存储器单元元件112的数据。例如，在参比区域300中，参比开关305可以基于读取信号READ而导通。当参比开关305基于读取信号READ而导通时，读取电流IREAD可以沿参比位线REF0BL提供到参比区域300。当第二字线WL1启用且读取电流IREAD沿参比位线REF0BL提供到参比区域300时，读取电流IREAD可以通过第二参比存储器单元元件302和第二参比单元晶体管307提供到参比源极线REF0SL。当读取电流IREAD通过第二参比存储器单元元件302和第二参比单元晶体管307提供到参比源极线REF0SL时，读取电流IREAD可以通过参比晶体管351和电阻电路370提供到反向偏置电压RV。例如，参比位线REF0BL的电压可以是参比电压VREF。参比晶体管351可以是NMOS晶体管。
由参比区域300提供的参比电压VREF可以随着电阻电路370的电阻值的增大而增大。另外，由参比区域300提供的参比电压VREF可以随着电阻电路370的电阻值的减小而减小。因此，当控制了电阻电路370的电阻值时，由参比区域300提供的参比电压VREF可以用于确定来自数据区域110、120、130和140中的每个的数据电压DATA_V是对应于数据“0”的电压还是对应于数据“1”的电压。
在示例实施例中，存储器装置10b可以基于一个或更多个电阻器控制信号来控制电阻电路370的电阻值。例如，当电阻器控制信号是第一逻辑电平时，电阻电路370的电阻值可以增大。另外，当电阻器控制信号是第二逻辑电平时，电阻电路370的电阻值可以减小。
图36是示出当第一数据存储在根据示例实施例的第一组数据存储器单元中时，参比存储器单元的电压分布和第一组数据存储器单元的电压分布的图。
参照图30和图36，参比存储器单元可以包括第一参比存储器单元元件301至第四参比存储器单元元件304。例如，第一参比存储器单元元件301至第四参比存储器单元元件304中的每个可以具有参比数据REF。第一参比存储器单元元件301至第四参比存储器单元元件304的电压分布中的最小值可以是参比最小电压MINRV。数据存储器单元之中的具有第一数据DATA1的第一组数据存储器单元可以包括第一数据存储器单元元件111至第四数据存储器单元元件114。例如，第一数据存储器单元元件111至第四数据存储器单元元件114中的每个可以具有第一数据DATA1。第一数据存储器单元元件111至第四数据存储器单元元件114的电压分布中的最大值可以是第一数据最大电压MAXV1。在示例实施例中，参比最小电压MINRV可以大于第一数据最大电压MAXV1。参比最小电压MINRV可以是参比存储器单元的电压分布中的最小值。第一数据最大电压MAXV1可以是数据存储器单元之中具有第一数据DATA1的第一组数据存储器单元的电压分布中的最大值。第一数据DATA1可以是数据“0”。然而，第一数据DATA1可以是数据“1”。
图37是示出当第二数据存储在根据示例实施例的第二组数据存储器单元中时，参比存储器单元的电压分布和第二组数据存储器单元的电压分布的图。
参照图30和图37，参比存储器单元可以包括第一参比存储器单元元件301至第四参比存储器单元元件304。例如，第一参比存储器单元元件301至第四参比存储器单元元件304中的每个可以具有参比数据REF。第一参比存储器单元元件301至第四参比存储器单元元件304的电压分布中的最大值可以是参比最大电压MAXRV。数据存储器单元之中的具有第二数据DATA2的第二组数据存储器单元可以包括第五数据存储器单元元件121至第八数据存储器单元元件124。例如，第五数据存储器单元元件121至第八数据存储器单元元件124中的每个可以具有第二数据DATA2。第五数据存储器单元元件121至第八数据存储器单元元件124的电压分布中的最小值可以是第二数据最小电压MINV2。在示例实施例中，参比最大电压MAXRV可以小于第二最小电压MINV2。参比最大电压MAXRV可以是参比存储器单元的电压分布中的最大值。第二数据最小电压MINV2可以是数据存储器单元之中具有第二数据DATA2的第二组数据存储器单元的电压分布中的最小值。第二数据DATA2可以是数据“1”。然而，第二数据DATA2可以是数据“0”。
图38是示出根据示例实施例的存储器单元阵列的图。
参照图38，存储器单元阵列100包括数据区域110、120、130和140以及参比区域300。数据区域110、120、130和140中的每个提供与存储在数据存储器单元中的数据对应的数据电压DATA_V。数据区域110、120、130和140中的每个可以包括设置在位线与源极线之间的多个数据存储器单元。例如，数据区域110、120、130和140可以包括第一数据区域110、第二数据区域120、第三数据区域130和第四数据区域140。第一数据区域110可以包括设置在第一位线BL0与第一源极线SL0之间的第一数据存储器单元元件111至第四数据存储器单元元件114以及数据单元晶体管116至119。第二数据区域120可以包括设置在第二位线BL1与第二源极线SL1之间的第五数据存储器单元元件121至第八数据存储器单元元件124以及数据单元晶体管126至129。第三数据区域130可以包括设置在第三位线BL2与第三源极线SL2之间的第九数据存储器单元元件131至第十二数据存储器单元元件134以及数据单元晶体管136至139。第四数据区域140可以包括设置在第四位线BLn与第四源极线SLn之间的第十三数据存储器单元元件141至第十六数据存储器单元元件144以及数据单元晶体管146至149。
参比区域300可以包括设置在参比位线REF0BL与参比源极线REF0SL之间的多个参比存储器单元。例如，多个参比存储器单元可以包括位于参比位线REF0BL与参比源极线REF0SL之间的第一参比存储器单元元件301至第四参比存储器单元元件304以及参比单元晶体管306至309。如在图14中描述的，第一参比存储器单元元件301至第四参比存储器单元元件304中的每个的状态可以是第一状态，其中，第一参比存储器单元元件301至第四参比存储器单元元件304中的每个中包括的第一层361的自旋方向与第一参比存储器单元元件301至第四参比存储器单元元件304中的每个中包括的第二层362的自旋方向相同。例如，第一参比存储器单元元件301至第四参比存储器单元元件304中的每个中包括的第一层361和第二层362的自旋方向可以是第一方向D1。
参比区域300基于连接在参比源极线REF0SL与反向偏置电压RV(例如，负电压)之间的电阻电路370的电阻值来提供参比电压VREF。例如，第三字线WLn-1可以启用以读取第一数据区域110中包括的第三数据存储器单元元件113的数据。
在示例实施例中，用于第一数据区域110的数据开关115可以基于读取信号READ而接通。当用于第一数据区域110的数据开关115基于读取信号READ而接通时，读取电流IREAD可以沿第一位线BL0提供到第一数据区域110。当第三字线WLn-1启用且读取电流IREAD沿第一位线BL0提供到第一数据区域110时，读取电流IREAD可以通过第三数据存储器单元元件113和第三数据单元晶体管118提供到第一源极线SL0。当读取电流IREAD通过第三数据存储器单元元件113和第三数据单元晶体管118提供到第一源极线SL0时，读取电流IREAD可以通过第一数据区域110的数据晶体管151提供到接地电压VSS。例如，第一位线BL0的电压可以是数据电压DATA_V。
在示例实施例中，在参比区域300中，参比开关305可以基于读取信号READ而接通。当参比开关305基于读取信号READ而接通时，读取电流IREAD可以沿参比位线REF0BL提供到参比区域300。在第三字线WLn-1启用且读取电流IREAD沿参比位线REF0BL提供到参比区域300的情况下，读取电流IREAD可以通过第三参比存储器单元元件303和第三参比单元晶体管308提供到参比源极线REF0SL。当读取电流IREAD通过第三参比存储器单元元件303和第三参比单元晶体管308提供到参比源极线REF0SL时，读取电流IREAD可以通过参比晶体管351和电阻电路370提供到反向偏置电压RV。例如，参比位线REF0BL的电压可以是参比电压VREF。
在示例实施例中，当电阻电路370的电阻值是0时，由参比区域300提供的参比电压VREF可以是对应于数据“0”的参比电压VREF。从参比区域300提供的参比电压VREF可以随着电阻电路370的电阻值的增大而增大。另外，从参比区域300提供的参比电压VREF可以随着电阻电路370的电阻值的减小而减小。因此，当控制了电阻电路370的电阻值时，从参比区域300提供的参比电压VREF可以用于确定来自数据区域110、120、130和140中的每个的数据电压DATA_V是对应于数据“0”的电压还是对应于数据“1”的电压。
在示例实施例中，存储器单元阵列100可以是三维(3D)存储器单元阵列100。3D存储器单元阵列以设置在硅基底上方的具有有源区域的存储器单元的一个或更多个物理水平面的阵列和与这些存储器单元的操作有关的电路整体地形成，所述相关电路在所述基底上方或者在所述基底内。术语“整体的”指阵列的每个水平面的层直接设置在阵列的每个底水平面的层上。通过引用全部包含于此的下面的专利文件描述了用于3D存储器阵列的合适的构造，其中，三维存储器阵列被构造为多个水平面并且具有在多个水平面之间共用的字线WL和/或位线BL(第7,679,133号、第8,553,466号、第8,654,587号和第8,559,235号美国专利以及第2011/0233648号美国专利公开)。
图39是示出根据示例实施例的存储器系统的图。
参照图1和图39，存储器系统20包括存储器控制器15和在此公开的存储器装置10。存储器控制器15提供存取地址信号ADDR和命令信号CMD(例如，读取信号READ)。存储器装置10基于存取地址信号ADDR和读取信号READ提供输出数据D_OUT。
存储器装置10包括存储器单元阵列100和感测放大器500。存储器单元阵列100可以包括数据区域110、120、130和140以及参比区域300。数据区域110、120、130和140中的每个提供与存储在数据存储器单元中的数据对应的数据电压DATA_V。数据区域110、120、130和140中的每个包括设置在位线与源极线之间的多个数据存储器单元。例如，数据区域110、120、130和140可以包括第一数据区域110、第二数据区域120、第三数据区域130和第四数据区域140。第一数据区域110可以包括设置在第一位线BL0与第一源极线SL0之间的第一数据存储器单元元件111至第四数据存储器单元元件114与数据单元晶体管116至119。第二数据区域120可以包括设置在第二位线BL1与第二源极线SL1之间的第五数据存储器单元元件121至第八数据存储器单元元件124与数据单元晶体管126至129。第三数据区域130可以包括设置在第三位线BL2与第三源极线SL2之间的第九数据存储器单元元件131至第十二数据存储器单元元件134与数据单元晶体管136至139。第四数据区域140可以包括设置在第四位线BLn与第四源极线SLn之间的第十三数据存储器单元元件141至第十六数据存储器单元元件144与数据单元晶体管146至149。
参比区域300包括设置在参比位线REF0BL与参比源极线REF0SL之间的多个参比存储器单元。例如，多个参比存储器单元可以包括设置在参比位线REF0BL与参比源极线REF0SL之间的第一参比存储器单元元件301至第四参比存储器单元元件304与参比单元晶体管306至309。如将在图14中描述的，第一参比存储器单元元件301至第四参比存储器单元元件304中的每个的状态可以是第一状态，其中，第一参比存储器单元元件301至第四参比存储器单元元件304中包括的第一层361的自旋方向与第一参比存储器单元元件301至第四参比存储器单元元件304中包括的第二层362的自旋方向相同。例如，第一参比存储器单元元件301至第四参比存储器单元元件304中的每个中包括的第一层361和第二层362的自旋方向可以是第一方向D1。
参比区域300基于连接在参比源极线REF0SL与反向偏置电压RV(例如，负电压)之间的电阻电路370的电阻值来提供参比电压VREF。例如，第三字线WLn-1可以启用以读取包括在第一数据区域110中的第三数据存储器单元元件113的数据。
在示例实施例中，用于第一数据区域110的数据开关115可以基于读取信号READ而接通。当用于第一数据区域110的数据开关115基于读取信号READ而接通时，读取电流IREAD可以沿第一位线BL0提供到第一数据区域110。在第三字线WLn-1启用且读取电流IREAD沿第一位线BL0提供到第一数据区域110的情况下，读取电流IREAD可以通过第三数据存储器单元元件113和第三数据单元晶体管118提供到第一源极线SL0。当读取电流IREAD通过第三数据存储器单元元件113和第三数据单元晶体管118提供到第一源极线SL0时，读取电流IREAD可以通过第一数据区域110的数据晶体管151提供到接地电压VSS。例如，第一位线BL0的电压可以是数据电压DATA_V。
在示例实施例中，在参比区域300中，参比开关305可以基于读取信号READ而接通。当参比开关305基于读取信号READ而接通时，读取电流IREAD可以沿参比位线REF0BL提供到参比区域300。当第三字线WLn-1启用且读取电流IREAD沿参比位线REF0BL提供到参比区域300时，读取电流IREAD可以通过第三参比存储器单元元件303和第三参比单元晶体管308提供到参比源极线REF0SL。当读取电流IREAD通过第三参比存储器单元元件303和第三参比单元晶体管308提供到参比源极线REF0SL时，读取电流IREAD可以通过参比晶体管351和电阻电路370提供到接地电压VSS。例如，参比位线REF0BL的电压可以是参比电压VREF。
在某些实施例中，当电阻电路370的电阻值是0时，从参比区域300提供的参比电压VREF可以是对应于数据“0”的参比电压VREF。从参比区域300提供的参比电压VREF可以随着电阻电路370的电阻值的增大而增大。另外，从参比区域300提供的参比电压VREF可以随着电阻电路370的电阻的减小而减小。因此，当控制了电阻电路370的电阻时，从参比区域300提供的参比电压VREF可以用于确定来自数据区域110、120、130和140中的每个的数据电压DATA_V是对应于数据“0”的电压还是对应于数据“1”的电压。
感测放大器500通过比较数据电压DATA_V与参比电压VREF来提供输出数据D_OUT。例如，存储在包括在第一数据区域110中的第三数据存储器单元元件113中的数据可以是“1”。第三字线WLn-1可以启用以读取第一数据区域110中包括的第三数据存储器单元元件113的数据。当第三字线WLn-1启用且读取电流IREAD沿参比位线REF0BL提供到参比区域300时，参比区域300可以提供参比电压VREF。另外，当第三字线WLn-1启用且读取电流IREAD沿第一位线BL0提供到第一数据区域110时，第一数据区域110可以提供对应于数据“1”的数据电压DATA_V。例如，感测放大器500可以通过比较对应于数据“1”的数据电压DATA_V与参比电压VREF来提供输出数据D_OUT。
根据示例实施例的存储器装置10b可以通过基于连接到参比源极线REF0SL与反向偏置电压RV的电阻电路370的电阻值来提供参比电压VREF而提高性能。
图40是示出包括根据示例实施例的存储器装置的移动装置的计算系统的框图。
参照图40，计算系统700可以包括处理器710、在此公开的存储器装置720、存储装置730、显示装置740、电源750和图像传感器760。计算系统700还可以包括与视频卡、声卡、存储卡、USB装置、其它电子装置等通信的端口。
处理器710可以执行各种计算或任务。根据实施例，处理器710可以是微处理器或CPU。处理器710可以通过地址总线、控制总线和/或数据总线与存储器装置720、存储装置730和显示装置740进行通信。在一些实施例中，处理器710可以结合到诸如外围组件互连(PCI)总线的延伸总线。存储器装置720可以存储用于操作计算系统700的数据。例如，存储器装置720可以用动态随机存取存储器(DRAM)装置、移动DRAM装置、静态随机存取存储器(SRAM)装置、相变随机存取存储器(PRAM)装置、铁电随机存取存储器(FRAM)装置、电阻随机存取存储器(RRAM)装置和/或磁性随机存取存储器(MRAM)装置来实现。存储器装置720包括根据示例实施例的数据加载电路。存储装置730可以包括固态硬盘(SSD)、硬盘驱动器(HDD)、CD-ROM等。计算系统700还可以包括诸如触摸屏、键盘、小键盘、鼠标等的输入装置以及诸如打印机、显示装置等的输出装置。电源750向计算系统700供应操作电压。
图像传感器760可以通过总线或其它通信链路与处理器710通信。图像传感器760可以与处理器710集成在一个芯片中，或者图像传感器760和处理器710可以实现为独立的芯片。
计算系统700的至少一部分可以以各种形式封装，例如，层叠封装(POP)、球栅阵列(BGA)、芯片级封装(CSP)、塑料有引线芯片载体(PLCC)、塑料双列直插式封装(PDIP)、窝伏尔封装中裸片、晶圆形式的裸片、板上芯片(COB)、陶瓷双列直插式封装(CERDIP)、塑料公制四方扁平封装(MQFP)、薄型四方扁平封装(TQFP)、小外形IC(SOIC)、紧缩小外形封装(SSOP)、薄型小外形封装(TSOP)、系统级封装(SIP)、多芯片封装(MCP)、晶圆级制备封装(WFP)或晶圆级处理的堆叠封装(WSP)。计算系统700可以是数字相机、移动电话、智能电话、便携式多媒体播放器(PMP)、个人数据助理(PDA)、计算机等。
图41是示出根据示例实施例的图40的计算系统中使用的接口的示例的框图。
参照图41，计算系统800包括处理器810、输入/输出集线器(IOH)820、输入/输出控制器集线器(ICH)830、至少一个存储器模块840和显卡850。在一些实施例中，计算系统800可以是个人计算机(PC)、服务器计算机、工作站、膝上型电脑、移动电话、智能电话、个人数字助理(PDA)、便携式多媒体播放器(PMP)、数字相机、数字电视、机顶盒、音乐播放器、便携式游戏机、导航系统等。
处理器810可以执行诸如实现用于执行特定的计算或任务的特定软件的各种计算功能。例如，处理器810可以是微处理器、中央处理单元(CPU)、或数字信号处理器等。在一些实施例中，处理器810可以包括单核或多核。例如，处理器810可以是诸如双核处理器、四核处理器、六核处理器等的多核处理器。虽然图41示出包括一个处理器810的计算系统800，但是在一些实施例中，计算系统800可以包括多个处理器。处理器810可以包括内部高速缓冲存储器或外部高速缓冲存储器。
处理器810可以包括用于控制存储器模块840的操作的存储器控制器811。处理器810中包括的存储器控制器811可以被称作集成存储器控制器(IMC)。存储器控制器811与存储器模块840之间的存储器接口可以用包括多条信号线的单通道来实现，或者可以用多通道来实现，至少一个存储器模块840可以结合到所述多通道中的每个。在一些实施例中，存储器控制器811可以位于可被称作存储器控制器集线器(MCH)的输入/输出集线器820内部。
存储器模块840可以包括在此公开的存储从存储器控制器811提供的数据的多个存储器装置和管理存储器装置的全部操作的缓冲芯片。每个存储器装置可以存储由CPU710处理的数据，或者可以作为工作存储器来操作。每个存储器装置可以是诸如DDR SDRAM、LPDDR SDRAM、GDDR SDRAM、RDRAM等的动态随机存取存储器。缓冲器芯片管理存储器装置的操作。
输入/输出集线器820可以管理在处理器810与诸如显卡850的装置之间的数据传输。输入/输出集线器820可以通过各种接口结合到处理器810。例如，处理器810与输入/输出集线器820之间的接口可以是前端总线(FSB)、系统总线、超传输、闪电数据传输(LDT)、快速通道互连(QPI)、公共系统接口(CSI)等。在一些实施例中，计算系统800可以包括多个输入/输出集线器。输入/输出集线器820可以提供装置的各种接口。例如，输入/输出集线器820可以提供加速图形端口(AGP)接口、外围组件接口快速(PCIe)、通信流架构(CSA)接口等。
显卡850可以通过AGP或PCIe结合到输入/输出集线器820。显卡850可以控制用于显示图像的显示装置(未示出)。显卡850可以包括用于处理图像数据的内部处理器与外部存储器装置。在一些实施例中，输入/输出集线器820可以包括在显卡850外部与显卡850一起或替代显卡850的内部图形装置。输入/输出集线器820中包括的图形装置可以被称作集成显卡。此外，包括内部存储器控制器和内部图形装置的输入/输出集线器820可以被称作显卡和存储器控制器集线器(GMCH)。
输入/输出控制器集线器830可以执行数据缓冲和接口仲裁以有效地操作各种系统接口。输入/输出控制器集线器830可以通过诸如直接媒体接口(DMI)、集线器接口、企业南桥接口(ESI)、PCIe等的内部总线结合到输入/输出集线器820。输入/输出控制器集线器830可以提供外围装置的各种接口。例如，输入/输出控制器集线器830可以提供通用串行总线(USB)端口、串行高级技术附件(SATA)端口、通用输入/输出(GPIO)、低引脚数(LPC)总线、串行外围接口(SPI)、PCI、PCIe等。
在一些实施例中，处理器810、输入/输出集线器820和输入/输出控制器集线器830可以实现为独立的芯片组或独立的集成电路。在其它实施例中，处理器810、输入/输出集线器820和输入/输出控制器集线器830中的至少两个可以实现为独立的芯片组。
前述是对示例实施例的举例说明，并且不应被解释为对示例实施例的限制。虽然已经描述了一些示例性实施例，但是本领域的技术人员将容易领会的是，在实质上不脱离发明构思的新颖性教导和优点的情况下，示例性实施例中的许多修改是可能的。因此，所有这样的修改意图被包括在如权利要求中所限定的本发明的范围之内。因此，将理解的是，前述是对各种示例性实施例的举例说明，而不应被解释为受限于所公开的特定的示例性实施例，并且对所公开的示例性实施例及其它示例性实施例的修改意图包括在所附权利要求的范围之内。

Claims (20)

1.一种电子装置，其特征在于，所述电子装置包括存储器装置，所述存储器装置包括存储器单元阵列和感测放大器，
其中，所述存储器单元阵列包括：数据区域，包括结合在第一位线与第一源极线之间的多个数据存储器单元，数据区域被构造为提供与存储在所述多个数据存储器单元中的每个中的数据对应的数据电压；参比区域，包括结合在参比位线与参比源极线之间的多个参比存储器单元，参比区域被构造为提供参比电压；以及电阻电路，包括一个或更多个电阻器，并且结合在参比源极线与电源线之间，
感测放大器被构造为通过比较数据电压与参比电压来提供输出电压，
其中，第一电源线是接地电压或负电压。
2.根据权利要求1的电子装置，其中，数据存储器单元和参比存储器单元中的每个存储器单元包括彼此连接的磁隧道结元件和晶体管。
3.根据权利要求2的电子装置，其中，参比存储器单元中的每个单元的状态是第一状态，其中，所述每个单元的磁隧道结元件中包括的第一层的自旋方向与所述每个单元的磁隧道结元件中包括的第二层的自旋方向相同，或者
其中，参比存储器单元中的每个单元的状态是第二状态，其中，所述每个单元的磁隧道结元件中包括的第一层的自旋方向与所述每个单元的磁隧道结元件中包括的第二层的自旋方向不同。
4.根据权利要求1所述的电子装置，其中，参比电压基于电阻电路的电阻值而变化。
5.根据权利要求1所述的电子装置，其中，参比区域包括连接在参比源极线与电阻电路之间的参比晶体管，
其中，数据区域包括连接在第一源极线与接地电压之间的数据晶体管。
6.根据权利要求5所述的电子装置，其中，参比晶体管与数据晶体管被构为在存储器装置处于读取操作时导通，并且在存储器装置处于写入操作时截止。
7.根据权利要求1所述的电子装置，其中，电阻电路的电阻值基于一个或更多个控制信号而改变。
8.根据权利要求1所述的电子装置，其中，存储器单元阵列是三维存储器单元阵列。
9.根据权利要求1所述的电子装置，所述电子装置还包括：
存储器控制器，被构造为向存储器装置提供地址信号和命令信号。
10.一种存储器装置，所述存储器装置包括：
第一存储器单元，结合在第一位线与第一源极线之间；
第一晶体管，结合在第一源极线与第一电源线之间；
第二存储器单元，结合在第二位线与第二源极线之间；
第二晶体管，结合在第二源极线与第二电源线之间；
电阻电路，包括结合在第二晶体管与第二电源线之间的一个或更多个电阻器；以及
感测放大器，被构造为感测并放大在第一位线的电压电平与第二位线的电压电平之间的电压差，
其中，第二位线的电压电平基于电阻电路的电阻值而变化。
11.根据权利要求10所述的存储器装置，其中，第一电源线是接地电压，第二电源线是接地电压或负电压。
12.根据权利要求10所述的存储器装置，其中，第一存储器单元包括彼此连接的第一磁隧道结元件和第一单元晶体管，第一单元晶体管的第一端连接到第一源极线，
其中，第二存储器单元包括彼此连接的第二磁隧道结元件和第二单元晶体管，第二单元晶体管的第一端连接到第二源极线。
13.根据权利要求10所述的存储器装置，其中，存储器装置被构造为在第一存储器单元中存储第一状态或者与第一状态相对的第二状态，
其中，存储器装置被构造为在第二存储器单元中存储第一状态，
其中，存储在第一存储器单元和第二存储器单元中的第一状态对应于低电阻值，存储在第二存储器单元中的第二状态对应于高电阻值。
14.根据权利要求10所述的存储器装置，其中，电阻电路的电阻值基于一个或更多个控制信号而改变。
15.根据权利要求10所述的存储器装置，其中，存储器装置被构造为在存储器装置处于读取操作时使第一晶体管和第二晶体管导通，
其中，存储器装置被构造为在存储器装置处于写入操作时使第一晶体管和第二晶体管截止。
16.一种存储器装置，所述存储器装置包括：
第一组存储器单元，结合在第一位线与第一源极线之间，其中，第一组存储器单元中的每个单元包括彼此连接的第一磁隧道结元件和第一单元晶体管；
第二组存储器单元，结合在第二位线与第二源极线之间，其中，第二组存储器单元中的每个单元包括彼此连接的第二磁隧道结元件和第二单元晶体管；
电阻电路，包括一个或更多个电阻器，并且结合在第二源极线与电源线之间；以及
感测放大器，被构造为基于第一位线的电压电平与第二位线的电压电平来提供输出电压，
其中，第二位线的电压电平基于电阻电路的电阻值而变化。
17.根据权利要求16所述的存储器装置，其中电源线是接地电压或负电压。
18.根据权利要求17所述的存储器装置，所述存储器装置还包括：
数据晶体管，结合在第一源极线与接地电压之间；以及
参比晶体管，结合在第二源极线与电源线之间，
其中，存储器装置被构造为基于控制信号来使数据晶体管和参比晶体管导通或截止，
其中，存储器装置被构造为在存储器装置处于读取操作时使数据晶体管和参比晶体管导通，在存储器装置处于写入操作时使数据晶体管和参比晶体管截止。
19.根据权利要求16所述的存储器装置，其中，存储器装置被构造为在第一组存储器单元中的每个单元中存储第一状态或者与第一状态相对的第二状态，
其中，存储器装置被构造为在第二组存储器单元中的每个单元中存储第一状态，
其中，第一状态对应于低电阻值，第二状态对应于高电阻值。
20.根据权利要求16所述的存储器装置，其中，电阻电路的电阻值基于一个或更多个控制信号而改变。
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