KR100714475B1 - 상변화 메모리 장치 - Google Patents

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KR100714475B1
KR100714475B1 KR1020060003272A KR20060003272A KR100714475B1 KR 100714475 B1 KR100714475 B1 KR 100714475B1 KR 1020060003272 A KR1020060003272 A KR 1020060003272A KR 20060003272 A KR20060003272 A KR 20060003272A KR 100714475 B1 KR100714475 B1 KR 100714475B1
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change memory
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bit lines
coupled
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최병길
김두응
조우영
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삼성전자주식회사
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Abstract

상변화 메모리 장치가 제공된다. 상변화 메모리 장치는 반도체 기판, 반도체 기판 상에 일 방향으로 연장되어 형성된 다수의 로컬 비트 라인으로, 각 로컬 비트 라인은 다수의 상변화 메모리 셀과 커플링된 다수의 로컬 비트 라인, 및 다수의 로컬 비트 라인 상에 일 방향으로 연장되어 형성된 다수의 글로벌 비트 라인으로, 각 글로벌 비트 라인은 다수의 로컬 비트 라인과 선택적으로 커플링되는 다수의 글로벌 비트 라인을 포함하되, 다수의 글로벌 비트 라인은 둘 이상의 배선 레벨에 형성된다.
상변화 메모리 장치, 글로벌 비트 라인, 저항, 배선 레벨

Description

상변화 메모리 장치{Phase change memory device}
도 1 및 도 2는 본 발명의 실시예들에 따른 상변화 메모리 장치를 설명하기 위한 블록도 및 회로도이다.
도 3은 본 발명의 일 실시예에 따른 상변화 메모리 장치의 레이아웃도이다.
도 4는 도 3의 A-A', B-B'를 따라 절단한 단면도이다.
도 5a 및 도 5b는 본 발명의 일 실시예에 따른 상변화 메모리 장치의 글로벌 비트 라인과 로컬 비트 라인의 배치 관계를 설명하기 위한 도면이다.
도 6은 본 발명의 일 실시예에 따른 상변화 메모리 장치의 기입 동작을 설명하기 위한 회로도이다.
도 7는 상변화 메모리 셀의 상변화 물질을 상변화시키기 위한 컨디션을 설명하는 도면이다.
도 8은 본 발명의 다른 실시예에 따른 상변화 메모리 장치의 글로벌 비트 라인과 로컬 비트 라인의 배치 관계를 설명하기 위한 도면이다.
(도면의 주요부분에 대한 부호의 설명)
1 : 상변화 메모리 장치 10_1, 10_2 : 로우 디코더
20_1, 20_2 : 컬럼 디코더 30_1, 30_2, 30_3, 30_4 : 입출력 회로
100_1, 100_2, 100_3, 100_4 : 메모리 뱅크
BLKi; i=0~7 : 메모리 블록 GBLk; k=0~n : 글로벌 비트 라인
BLj; j=0~7 : 로컬 비트 라인
YSELja, YSELjb; j=0~7 : 컬럼 선택 트랜지스터
본 발명은 상변화 메모리 장치에 관한 것으로, 보다 상세하게는 신뢰성이 향상된 상변화 메모리 장치에 관한 것이다.
상변화 메모리 장치(Phase change Random Access Memory; PRAM)는 가열 후 냉각되면서 결정 상태 또는 비정질 상태로 변화되는 캘코제나이드 합금(chalcogenide alloy)과 같은 상변화 물질을 이용하여 데이터를 저장한다. 즉, 결정 상태의 상변화 물질은 저항이 낮고 비정질 상태의 상변화 물질은 저항이 높기 때문에, 결정 상태는 셋(set) 또는 논리 레벨 0로 정의하고 비정질 상태는 리셋(reset) 또는 논리 레벨 1로 정의할 수 있다.
상변화 메모리 장치는 소정 저항을 갖는 상변화 물질에 기입 전류를 제공하여 발생하는 주울(joule)열을 이용하여 기입한다. 구체적으로, 상변화 물질을 녹는점 이상으로 가열한 후 빠르게 냉각시켜 비정질 상태가 되도록 하거나, 결정화 온도 이상 녹는점 이하의 온도로 가열한 후 일정한 시간동안 그 온도를 유지한 후 냉각시켜 결정 상태가 되도록 한다.
한편, 상변화 메모리 장치가 대용량화, 고집적화됨에 따라, 상변화 메모리 장치는 글로벌 비트 라인과 로컬 비트 라인을 이용한 계층적(hierarchical) 비트 라인 구조로 구현될 수 있다. 이러한 경우, 기입 회로 및/또는 독출 회로와 멀리 떨어진 로컬 비트 라인과 커플링된 상변화 메모리 셀과, 가까이 있는 로컬 비트 라인과 커플링된 상변화 메모리 셀간에는 물리적 길이의 차이가 존재한다. 즉, 글로벌 비트 라인에는 저항이 존재하기 때문에, 선택된 상변화 메모리 셀의 위치에 따라 기입 회로 및/또는 독출 회로에서 바라보는 선택된 상변화 메모리 셀까지의 저항은 일정하지 않고 물리적 거리 차이에 해당하는 저항만큼 차이가 나게 된다.
특히, 전술하였듯이 상변화 메모리 장치는 기입 전류를 이용하여 기입하기 때문에, 이러한 저항의 차이에 민감하다. 따라서, 기입 회로 및/또는 독출 회로와 멀리 떨어진 로컬 비트 라인에 커플링된 상변화 메모리 셀에는, 가까이 있는 로컬 비트 라인에 커플링된 상변화 메모리 셀에 인가되는 기입 전류보다 적은 전류가 인가될 수 있다.
본 발명이 이루고자 하는 기술적 과제는, 신뢰성이 향상된 상변화 메모리 장치를 제공하는 것이다.
본 발명의 기술적 과제는 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 상변화 메모 리 장치는 반도체 기판, 반도체 기판 상에 일 방향으로 연장되어 형성된 다수의 로컬 비트 라인으로, 각 로컬 비트 라인은 다수의 상변화 메모리 셀과 커플링된 다수의 로컬 비트 라인, 및 다수의 로컬 비트 라인 상에 일 방향으로 연장되어 형성된 다수의 글로벌 비트 라인으로, 각 글로벌 비트 라인은 다수의 로컬 비트 라인과 선택적으로 커플링되는 다수의 글로벌 비트 라인을 포함하되, 다수의 글로벌 비트 라인은 둘 이상의 배선 레벨에 형성된다.
상기 기술적 과제를 달성하기 위한 본 발명의 다른 실시예에 따른 상변화 메모리 장치는 다수의 상변화 메모리 블록 영역과 다수의 컬럼 선택 영역이 정의된 반도체 기판, 각 상변화 메모리 블록 영역 상에 형성된 다수의 상변화 메모리 셀, 각 상변화 메모리 블록 영역 상에 일 방향으로 연장되어 형성된 다수의 로컬 비트 라인으로, 각 로컬 비트 라인은 다수의 상변화 메모리 셀과 커플링된 다수의 로컬 비트 라인, 다수의 상변화 메모리 블록 영역을 가로지르도록 일 방향으로 연장되어 형성되며, 인접하여 배치된 제1 및 제2 글로벌 비트 라인, 및 각 컬럼 선택 영역 상에 형성된 다수의 컬럼 선택 트랜지스터로, 각 컬럼 선택 트랜지스터는 각 로컬 비트 라인과 제1 또는 제2 글로벌 비트 라인 사이에 커플링된 다수의 컬럼 선택 트랜지스터를 포함하되, 제1 및 제2 글로벌 비트 라인은 각각 서로 다른 배선 레벨에 형성된다.
상기 기술적 과제를 달성하기 위한 본 발명의 또 다른 실시예에 따른 상변화 메모리 장치는 다수의 상변화 메모리 블록 영역과 다수의 컬럼 선택 영역이 정의된 반도체 기판, 각 상변화 메모리 블록 영역 상에 형성된 다수의 상변화 메모리 셀, 각 상변화 메모리 블록 영역 상에 일 방향으로 연장되어 형성된 다수의 로컬 비트 라인으로, 각 로컬 비트 라인은 다수의 상변화 메모리 셀과 커플링된 다수의 로컬 비트 라인, 다수의 상변화 메모리 블록 영역을 가로지르도록 일 방향으로 연장되어 형성된 다수의 글로벌 비트 라인, 및 각 컬럼 선택 영역 상에 형성된 다수의 컬럼 선택 트랜지스터로, 각 컬럼 선택 트랜지스터는 각 로컬 비트 라인과 제1 또는 제2 글로벌 비트 라인 사이에 커플링된 다수의 컬럼 선택 트랜지스터를 포함하되, 각 글로벌 비트 라인은 둘 이상의 배선 레벨에 형성되고 서로 커플링된 다수의 메탈 배선으로 이루어진다.
본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
본 명세서에서 "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
도 1은 본 발명의 실시예들에 따른 상변화 메모리 장치를 설명하기 위한 블록도이다. 도 1에서는 설명의 편의를 위해서 4개의 메모리 뱅크를 예로 드나, 이에 제한되는 것은 아니다.
우선 도 1을 참조하면, 상변화 메모리 장치(1)는 메모리 뱅크(100_1, 100_2, 100_3, 100_4), 로우 디코더(10_1, 10_2), 컬럼 디코더(20_1, 20_2), 입출력 회로(30_1, 30_2, 30_3, 30_4)를 포함한다.
메모리 뱅크(100_1, 100_2, 100_3, 100_4)는 각각 매트릭스 형태로 배열된 다수의 상변화 메모리 셀을 포함한다. 또한, 각 메모리 뱅크(100_1, 100_2, 100_3, 100_4)는 다수의 메모리 블록(BLKi; i=0~7)을 포함한다. 본 발명의 일 실시예에서는 8개의 메모리 블록(BLKi; i=0~7)을 포함하는 경우를 예로 들었으나 이에 제한되는 것은 아니다.
로우 디코더(10_1, 10_2)는 2개의 메모리 뱅크(100_1, 100_2 또는 100_3, 100_4)에 대응하여 배치되어, 메모리 뱅크(100_1, 100_2, 100_3, 100_4)에서의 로우 어드레스를 지정한다. 예를 들어, 로우 디코더(10_1)는 제1 및 제2 메모리 뱅크(100_1, 100_2)의 로우 어드레스를 선택할 수 있다.
또한, 컬럼 디코더(20_1, 20_2)는 2개의 메모리 뱅크(100_1, 100_3 또는 100_2, 100_4)에 대응하여 배치되어, 메모리 뱅크(100_1, 100_2, 100_3, 100_4)에서의 컬럼 어드레스를 지정한다. 예를 들어, 컬럼 디코더(20_1)는 제1 및 제3 메모리 뱅크(100_1, 100_3)의 컬럼 어드레스를 선택할 수 있다.
입출력 회로(30_1, 30_2, 30_3, 30_4)는 각 메모리 뱅크(100_1, 100_2, 100_3, 100_4)에 대응하여 배치되어, 각 메모리 뱅크(100_1, 100_2, 100_3, 100_4)에서의 기입 및/또는 독출 동작을 한다. 즉, 도면에는 표시하지 않았으나, 입출력 회로(30_1, 30_2, 30_3, 30_4)는 기입 회로 및/또는 독출 회로를 포함할 수 있다.
도 2는 본 발명의 실시예들에 따른 상변화 메모리 장치를 설명하기 위한 회로도이다. 도 2에서는 설명의 편의를 위해서 제2 메모리 블록(100_2)을 구체적으로 나타내었으나, 제1, 제3, 제4 메모리 블록(100_1, 100_3, 100_4)에도 적용될 수 있음은 본 발명이 속하는 기술 분야의 당업자에게 자명하다.
도 2를 참조하면, 본 발명의 실시예들에 따른 상변화 메모리 장치는 다수의 메모리 블록(BLKi; i=0~7), 다수의 로컬 비트 라인(BLj; j=0~7), 다수의 글로벌 비트 라인(GBLk; k=0~n), 다수의 컬럼 선택 트랜지스터(YSELja, YSELjb; j=0~7)를 포함한다.
메모리 뱅크(100_2)는 다수의 메모리 블록(BLKi; i=0~7)을 포함하고, 각 메모리 블록(BLKi; i=0~7)은 다수의 상변화 메모리 셀(Cp1, Cp2)을 포함한다. 다수의 상변화 메모리 셀(Cp1, Cp2)은 워드 라인(WL00, WL0n, WL70, WL7n)과 비트 라인이 교차되는 영역에 위치하고, 특히, 비트 라인은 다수의 글로벌 비트 라인(GBLk; k=0~n)과 다수의 로컬 비트 라인(BLj; j=0~7)을 이용한 계층적 비트 라인 구조를 가질 수 있다. 자세히 설명하면, 다수의 글로벌 비트 라인(GBLk; k=0~n)은 입출력 회로와 커플링되고, 다수의 메모리 블록(BLKi; i=0~7)을 가로지른다. 다수의 로컬 비트 라인(BLj; j=0~7)은 각각 컬럼 선택 트랜지스터(YSELja, YSELjb; j=0~7)를 통해서 글로벌 비트 라인(GBLk; k=0~n)과 선택적으로 커플링되고, 각 로컬 비트 라인(BLj; j=0~7)에는 다수의 상변화 메모리 셀(Cp1, Cp2)이 커플링된다.
본 발명의 실시예들에 따른 상변화 메모리 장치는, 종래의 상변화 메모리 장 치에 비해 다수의 글로벌 비트 라인(GBLk; k=0~n)의 저항을 줄일 수 있다. 글로벌 비트 라인(GBLk; k=0~n)의 저항을 줄이게 되면 상변화 메모리 셀(Cp1, Cp2)의 위치(즉, 기입 회로 및/또는 독출 회로와의 거리)에 관계없이 상변화 메모리 셀(Cp1, Cp2)에 인가되는 기입 전류 및/또는 독출 전류가 크게 차이나지 않도록 할 수 있다. 또한, 기입 회로 및/또는 독출 회로와 멀리 떨어진 로컬 비트 라인(BLj; j=0~7)과 커플링된 상변화 메모리 셀(Cp1, Cp2)에 인가되는 기입 전류 및/또는 독출 전류의 양도 종래에 비해 증가하게 된다. 이에 대한 자세한 설명은 도 3 내지 도 7를 참조하여 자세히 후술한다.
한편, 각 상변화 메모리 셀(Cp1, Cp2)은 결정 상태 또는 비정질 상태에 따라 서로 다른 제1 및 제2 저항을 갖는 상변화 물질을 구비하는 가변 저항 소자(Rp)와, 가변 저항 소자(Rp)에 흐르는 관통 전류를 제어하는 억세스 소자(D)를 포함한다. 가변 저항 소자(Rp)는 로컬 비트 라인(BLj; j=0~7)과 억세스 소자(D) 사이에 커플링되고, 억세스 소자(D)의 애노드(anode)는 가변 저항 소자(Rp)에 커플링되고 캐소드(cathode)는 워드 라인(WL00, WL0n, WL70, WL7n)과 커플링된 다이오드를 사용한다. 다만, 도 2에서와는 달리 실시 형태에 따라 가변 저항 소자(Rp)와 억세스 소자(D)의 위치는 바뀔 수 있다. 한편, 상변화 물질은 2개의 원소를 화합한 GaSb, InSb, InSe. Sb2Te3, GeTe, 3개의 원소를 화합한 GeSbTe, GaSeTe, InSbTe, SnSb2Te4, InSbGe, 4개의 원소를 화합한 AgInSbTe, (GeSn)SbTe, GeSb(SeTe), Te81Ge15Sb2S2 등 다양한 종류의 물질을 사용할 수 있다. 이 중에서 게르마늄(Ge), 안티모니(Sb), 텔 루리움(Te)으로 이루어진 GeSbTe를 주로 이용할 수 있다.
컬럼 선택 트랜지스터(YSELja, YSELjb; j=0~7)는 컬럼 선택 신호(YSi; i=0~7)에 응답하여 글로벌 비트 라인(GBLk; k=0~n)과 로컬 비트 라인(BLj; j=0~7)을 선택적으로 커플링시킨다. 본 발명의 일 실시예에서, 컬럼 선택 트랜지스터(YSELja, YSELjb; j=0~7)는 다수의 로컬 비트 라인(BLj; j=0~7)의 양측에 커플링된 경우만을 도시하였으나, 이에 제한되는 것은 아니다. 즉, 다수의 로컬 비트 라인(BLj; j=0~7)의 일측에만 커플링될 수 있다.
여기서, 컬럼 선택 신호(YSi; i=0~7)는 컬럼 어드레스 및 블록 정보(block information)를 디코딩한 신호일 수 있다.
도 3은 본 발명의 일 실시예에 따른 상변화 메모리 장치의 레이아웃도이다. 도 4는 도 3의 A-A', B-B'를 따라 절단한 단면도이다. 도 5a 및 도 5b는 본 발명의 일 실시예에 따른 상변화 메모리 장치의 글로벌 비트 라인과 로컬 비트 라인의 배치 관계를 설명하기 위한 도면이다.
우선 도 3 및 도 4를 참조하면, 반도체 기판에 다수의 상변화 메모리 블록 영역(I)과 다수의 컬럼 선택 영역(II)를 정의된다. 여기서, 본 발명의 일 실시예에서, 컬럼 선택 영역(II)은 상변화 메모리 블록 영역(I)의 양측에 모두 배치된 경우만을 예로 들었으나, 이에 제한되는 것은 아니다. 예를 들어, 상변화 메모리 블록 영역(I)의 일측에만 배치될 수 있다.
상변화 메모리 블록 영역(I) 상에는 다수의 상변화 메모리 셀(Cp1, Cp2)이 형성된다. 구체적으로, 상변화 메모리 셀(Cp1, Cp2)은 제1 방향으로 연장되어 형성 된 다수의 워드 라인(WL00, WL0n, WL70, WL7n)과, 상기 다수의 워드 라인(WL00, WL0n, WL70, WL7n)과 교차되도록 제2 방향으로 연장되어 형성된 다수의 로컬 비트 라인(BLj; j=0~7) 사이에 형성된다.
컬럼 선택 영역(II) 상에는 다수의 로컬 비트 라인(BLj; j=0~7)과 제1 및 제2 글로벌 비트 라인(GBL0, GBL1)을 선택적으로 커플링하는 다수의 컬럼 선택 트랜지스터(YSELja, YSELjb; j=0~7)가 형성된다.
다수의 로컬 비트 라인(BLj; j=0~7)은 각 상변화 메모리 블록 영역(I) 상에 제2 방향으로 연장되어 형성되고, 제1 및 제2 글로벌 비트 라인(GBL0, GBL1)은 다수의 상변화 메모리 블록 영역(I)을 가로지르도록 제2 방향으로 연장되어 형성된다. 특히, 본 발명에서 다수의 글로벌 비트 라인(GBL0, GBL1)은 둘 이상의 배선 레벨에 형성되는데, 도 3 및 도 4에서는 인접하여 배치된 제1 및 제2 글로벌 비트 라인(GBL0, GBL1)이 각각 서로 다른 배선 레벨에 형성된다.
각 배선 레벨에 대해서 구체적으로 설명하면, 제1 배선 레벨에는 각 컬럼 선택 트랜지스터(YSELja, YSELjb; j=0~7)의 소오스 노드 상에 형성된 제1 컨택(C1)과 접속된 로컬 비트 라인(BLj; j=0~7)과, 다수의 컬럼 선택 트랜지스터(YSELja, YSELjb; j=0~7)의 드레인 노드 상에 형성된 다수의 제2 컨택(C2)과 공통적으로 접속된 메탈 배선(M1b, M1c)이 형성된다.
제2 배선 레벨에는 제1 방향으로 연장되고, 각 워드 라인(WL00, WL0n, WL70, WL7n)과 커플링된 다수의 메탈 배선이 형성될 수 있다. 이러한 경우, 워드 라인(WL00, WL0n, WL70, WL7n)과 제2 배선 레벨의 메탈 배선을 통해서 신호가 동시에 전달되므로, 신호 특성이 개선될 수 있다.
제3 배선 레벨에는 제1 배선 레벨의 메탈 배선(M1b) 상에 형성된 다수의 비아(V1+V2)에 접속된 제1 글로벌 비트 라인(GBL0)이 형성된다. 제4 배선 레벨에는 제1 배선 레벨의 메탈 배선(M1c) 상에 형성된 다수의 비아(V1+V2+V3)에 접속된 제2 글로벌 비트 라인(GBL1)이 형성된다.
본 발명의 일 실시예에서, 다수의 비아(V1, V2, V3)는 비아(V1, V2, V3) 상호간에 직접 접속되는 경우를 예로 들었으나, 다수의 비아(V1, V2, V3)가 비아(V1, V2, V3) 사이에 형성된 별도의 패드(pad)를 통해서 접속될 수 있다.
정리하면, 제1 글로벌 비트 라인(GBL0)은 다수의 비아(V1+V2), 제1 배선 레벨의 메탈 배선(M1b), 제2 컨택(C2), 컬럼 선택 트랜지스터(YSEL0b), 제1 컨택(C1)을 통해서 각 로컬 비트 라인(BLj; j=0~3)과 커플링된다. 제2 글로벌 비트 라인(GBL1)은 다수의 비아(V1+V2+V3), 제1 배선 레벨의 메탈 배선(M1c), 제2 컨택(C2), 컬럼 선택 트랜지스터(YSEL7b), 제1 컨택(C1)을 통해서 각 로컬 비트 라인(BLj; j=4~7)과 커플링된다.
본 발명의 일 실시예에서, 제1 및 제2 글로벌 비트 라인(GBL0, GBL1)의 저항은 종래의 글로벌 비트 라인의 저항에 비해 상당히 작다.
구체적으로, 도 5a를 참조하면, 본 발명의 일 실시예에서 제1 및 제2 글로벌 비트 라인(GBL0, GBL1)은 각각 서로 다른 배선 레벨에 형성되고, 하나의 글로벌 비트 라인(예를 들어, GBL0)은 다른 하나의 글로벌 비트 라인(예를 들어, GBL1)과 커플링되는 다수의 비트 라인(예를 들어, BLj; j=4~7) 중 일부 라인을 커버(cover)하 도록 형성된다. 반면, 도 5b를 참조하면, 종래의 글로벌 비트 라인(GBL0', GBL1')은 동일한 배선 레벨에 형성되기 때문에, 각 글로벌 비트 라인(GBL0' 또는 GBL1')은 각 글로벌 비트 라인(GBL0' 또는 GBL1')과 커플링되는 다수의 비트 라인(BLj; j=0~3 또는 BLj; j=4~7) 중 적어도 일부 라인만을 커버하도록 형성된다. 따라서, 본 발명의 일 실시예에서 각 글로벌 비트 라인(GBL0, GBL1)의 면적은 종래의 글로벌 비트 라인(GBL0', GBL1')의 면적에 비해 크기 때문에 저항이 상당히 작아진다.
도 6 및 도 7을 참조하여, 본 발명의 글로벌 비트 라인의 저항이 작아짐으로써 얻을 수 있는 효과를 설명한다.
도 6은 본 발명의 일 실시예에 따른 상변화 메모리 장치의 기입 동작을 설명하기 위한 회로도이다. 도 7는 상변화 메모리 셀의 상변화 물질을 상변화시키기 위한 컨디션을 설명하는 도면이다. 도 6은 설명의 편의상, 다른 메모리 블록은 도시를 생략하고, 제1 메모리 블록(BLK0)의 상변화 메모리 셀, 제8 메모리 블록(BLK7)의 상변화 메모리 셀을 위주로 도시한다. 또한, 제1 글로벌 비트 라인(GBL0)의 저항을 제1 글로벌 비트 라인(GBL0) 상에 도시하고, 컬럼 선택 트랜지스터 및 가변 저항 소자를 소정의 저항으로 표시한다.
도 6 및 도 7를 참조하면, 로우 드라이버(15_1)에 의해 워드 라인(WL00 또는 WL70)이 선택되고 컬럼 디코더(미도시)에 의해 로컬 비트 라인(BL0)이 선택되어, 기입될 상변화 메모리 셀(Cp1 또는 Cp2)이 선택된다. 특히, 억세스 소자로 다이오드를 사용할 경우에는 선택된 워드 라인(WL00 또는 WL70)을 로우 레벨로 함으로써, 다이오드가 턴온될 수 있도록 한다.
상변화 메모리 셀(Cp1, Cp2)에 데이터를 기입하는 방법은, 기입 회로(310)가 상변화 물질을 포함하는 가변 저항 소자(RGST)에 기입 전류(I_WRITE)를 제공하여 발생하는 주울(joule)열을 이용한다. 자세히 설명하면, 상변화 물질을 녹는점(melting temperature; Tm) 이상으로 가열한 후 빠르게 냉각시켜 논리 레벨 1의 비정질 상태로 하거나(도 7의 a 참조), 결정화 온도(crystallization; Tx) 이상 녹는점(Tm) 이하의 온도로 가열한 후 일정한 시간동안 그 온도를 유지한 후 냉각시켜 논리 레벨 0의 결정 상태가 되도록 한다(도 7의 b 참조). 따라서, 상변화 물질을 상변화시키기 위해서는 상당히 정확한 크기의 기입 전류(I_WRITE)를, 정해진 시간동안 제공하는 것이 중요하다. 예를 들어, 리셋을 시키기 위한 기입 전류(I_WRITE)는 약 1mA 정도의 크기로 제공되고, 셋을 시키기 위한 기입 전류(I_WRITE)의 0.6 내지 0.7mA 정도의 크기로 제공될 수 있다.
이러한 과정을 통해서 기입 회로(310)가 정해진 기입 전류(I_WRITE)를 제공하더라도, 선택된 상변화 메모리 셀(Cp1, Cp2)과 기입 회로(310)와의 거리가 멀어짐에 따라 잘못된 데이터(DATA)가 저장될 수 있다. 기입 회로(310)와 가까이 있는 제1 메모리 블록(BLK0) 내의 상변화 메모리 셀(Cp1)과, 멀리 떨어진 제8 메모리 블록(BLK7) 내의 상변화 메모리 셀(Cp2)간에는 물리적인 길이 차이가 존재하기 때문이다.
자세히 설명하면, 글로벌 비트 라인(GBL0)에는 저항이 존재하기 때문에, 기입 회로(30_2)에서 바라보는 상변화 메모리 셀(Cp1, Cp2)까지의 저항은 일정하지 않고 물리적 거리 차이에 해당하는 저항만큼 차이가 난다.
기입 회로(310)에서 바라볼 때, 기입 회로(310)로부터 제1 메모리 블록(BLK0)내의 상변화 메모리 셀(Cp1)까지의 저항은 RGBL00+RYSEL0a+RBL0 또는 RGBL00+RGBL01+RYSEL0b+RBL0 되고, 기입 회로(310)로부터 제8 메모리 블록(BLK7)내의 상변화 메모리 셀(Cp2)까지의 저항은 (
Figure 112006002065744-pat00001
)+RYSEL0a+RBL0 또는 (
Figure 112006002065744-pat00002
)+RYSEL0b+RBL0 이 된다. 여기서, RGBL00 내지 RGBL07은 글로벌 비트 라인(GBL0)의 저항을 나타내고, RYSEL0a, RYSEL0b은 컬럼 선택 트랜지스터(YSEL0a, YSEL0b)의 저항을 나타내고, RGST는 가변 저항 소자의 상변화 물질의 저항을 나타낸다.
따라서, 제1 및 제8 메모리 블록(BLK0, BLK7)내의 상변화 메모리 셀(Cp1, Cp2)에 관통하는 기입 전류(I_WRITE0, I_WRITE1)는 차이가 나게 된다. 기입 회로(310)로부터 멀리 떨어진 상변화 메모리 셀(Cp1, Cp2)의 기입 전류(I_WRITE1)의 전류 레벨이 가까이 있는 상변화 메모리 셀(Cp1, Cp2)의 기입 전류(I_WRITE0)의 전류 레벨보다 작아진다.
전술하였듯이, 상변화 메모리 셀(Cp1, Cp2)에 데이터를 기입하는 방법은, 상변화 물질을 포함하는 가변 저항 소자에 기입 전류(I_WRITE0, I_WRITE1)를 제공하여, 발생하는 주울열을 이용한다. 여기서, 주울열은 기입 전류(I_WRITE0, I_WRITE1) 의 제곱에 비례한다. 따라서, 기입 회로(310)로부터 멀리 떨어진 상변화 메모리 셀(Cp2)에 제공되는 기입 전류(I_WRITE1)의 전류 레벨이 작으면, 기입하기 위한 충분한 주울열이 발생되지 않는다. 또한, 상변화 메모리 셀(Cp1, Cp2)의 온도는 주울열에 비례하기 때문에, 기입 회로(310)로부터 멀리 떨어진 상변화 메모리 셀(Cp2)의 온도 변화는 도 7의 c, d와 같을 수 있다. 즉, 도 7에서와 같이 상변화를 위해서 필요한 온도에 이르지 못하기 때문에, 기입 회로(310)로부터 멀리 떨어진 상변화 메모리 셀(Cp2)은 입력된 데이터(DATA)에 대응되는 논리 레벨이 저장되지 않는 오동작이 발생될 수 있다. 특히, 기입 회로(310)로부터 멀리 떨어진 상변화 메모리 셀(Cp1, Cp2)이 리셋 상태일 경우, RGST의 저항이 크기 때문에 셋 상태일 경우에 비해 더더욱 기입이 어려울 수 있다.
그런데, 본 발명에서는 글로벌 비트 라인(GBL0, GBL1)의 저항을 줄임으로써, 기입 회로(310)로부터 멀리 떨어진 상변화 메모리 셀(Cp2)의 기입 전류의 전류 레벨과, 기입 회로(310)로부터 가까이 있는 상변화 메모리 셀(Cp1)의 기입 전류의 전류 레벨이 크게 차이나지 않도록 할 수 있다. 또한, 기입 회로(310)로부터 멀리 떨어진 상변화 메모리 셀(Cp2)의 기입 전류의 전류 레벨을 종래에 비해 크게 할 수 있다. 이와 같이 함으로써, 기입 오동작을 줄일 수 있다.
도 6 및 도 7에서는 본 발명의 상변화 메모리 셀(Cp1, Cp2)의 기입 오동작 방지를 위주로 설명하였으나, 독출 오동작 방지 효과도 얻을 수 있음은 본 발명이 속하는 기술 분야의 당업자에게 자명하다.
도 8은 본 발명의 다른 실시예에 따른 상변화 메모리 장치의 글로벌 비트 라인과 로컬 비트 라인의 배치 관계를 설명하기 위한 도면이다. 도 3 및 도 5a와 실질적으로 동일한 구성 요소에 대해서는 동일한 도면 부호를 사용하며, 해당 구성 요소에 대한 상세한 설명은 생략하기로 한다.
도 8을 참조하면, 본 발명의 다른 실시예에 따른 상변화 메모리 장치는 다수의 글로벌 비트 라인(GBL0, GBL1)은 각각 둘 이상의 배선 레벨에 형성되고, 서로 커플링된 다수의 메탈 배선(GBL0a, GBL0b, GBL1a, GBL1b)으로 이루어질 수 있다. 구체적으로, 제1 글로벌 비트 라인(GBL0)은 제3 및 제4 배선 레벨에 형성된 메탈 배선(GBL0a, GBL0b)을 포함하고, 각 메탈 배선(GBL0a, GBL0b,)은 비아(V1+V2)를 통해서 접속될 수 있다. 제2 글로벌 비트 라인(GBL1) 역시 제3 및 제4 배선 레벨에 형성된 메탈 배선(GBL1a, GBL1b)을 포함하고, 각 메탈 배선(GBL1a, GBL1b)은 다수의 비아(V1+V2)를 통해서 접속될 수 있다.
이와 같이 구성된 경우에도, 제1 및 제2 글로벌 비트 라인(GBL0, GBL1)의 면적이 넓어지게 되므로, 제1 및 제2 글로벌 비트 라인(GBL0, GBL1)의 저항이 작아지게 된다.
또한, 본 발명의 다른 실시예에서 제1 및 제2 글로벌 비트 라인(GBL0, GBL1)은 2층의 배선 레벨에 형성된 경우만을 예로 들었으나, 이에 제한되는 것은 아니다. 즉, 3층 이상의 배선 레벨에 형성될 수도 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수 적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
상기한 바와 같은 상변화 메모리 장치에 따르면 다음과 같은 효과가 하나 혹은 그 이상 있다.
첫째, 글로벌 비트 라인의 저항을 작게 함으로써, 기입 및/또는 독출 동작의 오동작을 방지할 수 있다. 특히, 상변화 메모리 셀이 리셋 상태에 있더라도 수월하게 기입이 가능하다. 따라서, 상변화 메모리 셀의 신뢰성을 향상시킬 수 있다.
둘째, 기입 회로 및/또는 독출 회로와 멀리 떨어진 로컬 비트 라인과 커플링된 상변화 메모리 셀에 인가되는 기입 전류 및/또는 독출 전류의 양도 종래에 비해 증가하게 된다.

Claims (14)

  1. 반도체 기판;
    상기 반도체 기판 상에 일 방향으로 연장되어 형성된 다수의 로컬 비트 라인으로, 각 로컬 비트 라인은 다수의 상변화 메모리 셀과 커플링된 다수의 로컬 비트 라인; 및
    상기 다수의 로컬 비트 라인 상에 상기 일 방향으로 연장되어 형성된 다수의 글로벌 비트 라인으로, 각 글로벌 비트 라인은 다수의 로컬 비트 라인과 선택적으로 커플링되는 다수의 글로벌 비트 라인을 포함하되,
    상기 다수의 글로벌 비트 라인은 둘 이상의 배선 레벨에 형성된 상변화 메모리 장치.
  2. 제 1항에 있어서,
    상기 다수의 글로벌 비트 라인은 인접하여 배치된 제1 및 제2 글로벌 비트 라인을 포함하고, 상기 제1 및 제2 글로벌 비트 라인은 각각 서로 다른 배선 레벨에 형성된 메탈 배선으로 이루어진 상변화 메모리 장치.
  3. 제 2항에 있어서,
    상기 제1 글로벌 비트 라인은 상기 제2 글로벌 비트 라인과 커플링된 다수의 로컬 비트 라인 중 일부 라인을 커버(cover)하는 상변화 메모리 장치.
  4. 제 1항에 있어서,
    상기 각 글로벌 비트 라인은 둘 이상의 배선 레벨에 형성되고 서로 커플링된 다수의 메탈 배선으로 이루어진 상변화 메모리 장치.
  5. 제 1항에 있어서,
    상기 각 상변화 메모리 셀은 관통 전류에 응답하여 적어도 2개의 저항값을 갖는 상변화 물질을 포함하는 가변 저항 소자와, 상기 관통 전류를 제어하는 억세스 소자를 포함하는 상변화 메모리 장치.
  6. 제 5항에 있어서,
    상기 억세스 소자는 상기 가변 저항 소자와 직렬로 커플링된 다이오드인 상변화 메모리 장치.
  7. 제 5항에 있어서,
    상기 상변화 물질은 게르마늄(Ge), 안티모니(Sb), 텔루리움(Te)을 구비하는 상변화 메모리 장치.
  8. 다수의 상변화 메모리 블록 영역과 다수의 컬럼 선택 영역이 정의된 반도체 기판;
    상기 각 상변화 메모리 블록 영역 상에 형성된 다수의 상변화 메모리 셀;
    상기 각 상변화 메모리 블록 영역 상에 일 방향으로 연장되어 형성된 다수의 로컬 비트 라인으로, 각 로컬 비트 라인은 다수의 상변화 메모리 셀과 커플링된 다수의 로컬 비트 라인;
    상기 다수의 상변화 메모리 블록 영역을 가로지르도록 상기 일 방향으로 연장되어 형성되며, 인접하여 배치된 제1 및 제2 글로벌 비트 라인; 및
    상기 각 컬럼 선택 영역 상에 형성된 다수의 컬럼 선택 트랜지스터로, 상기 각 컬럼 선택 트랜지스터는 각 로컬 비트 라인과 상기 제1 또는 제2 글로벌 비트 라인 사이에 커플링된 다수의 컬럼 선택 트랜지스터를 포함하되,
    상기 제1 및 제2 글로벌 비트 라인은 각각 서로 다른 배선 레벨에 형성된 상변화 메모리 장치.
  9. 제 8항에 있어서,
    상기 제1 글로벌 비트 라인은 상기 제2 글로벌 비트 라인과 커플링된 다수의 로컬 비트 라인 중 일부 라인을 커버(cover)하는 상변화 메모리 장치.
  10. 제 8항에 있어서,
    상기 제1 글로벌 비트 라인과 커플링된 다수의 컬럼 선택 트랜지스터의 일 노드는 제1a 메탈 라인을 통해서 공통으로 커플링되고, 상기 제2 글로벌 비트 라인과 커플링된 다수의 컬럼 선택 트랜지스터의 일 노드는 제1b 메탈 라인을 통해서 공통으로 커플링된 상변화 메모리 장치.
  11. 제 10항에 있어서,
    상기 제1 및 제2 글로벌 비트 라인은 각각 다수의 비아를 통해서 제1a 및 제1b 메탈 배선과 커플링되는 상변화 메모리 장치.
  12. 다수의 상변화 메모리 블록 영역과 다수의 컬럼 선택 영역이 정의된 반도체 기판;
    상기 각 상변화 메모리 블록 영역 상에 형성된 다수의 상변화 메모리 셀;
    상기 각 상변화 메모리 블록 영역 상에 일 방향으로 연장되어 형성된 다수의 로컬 비트 라인으로, 각 로컬 비트 라인은 다수의 상변화 메모리 셀과 커플링된 다수의 로컬 비트 라인;
    상기 다수의 상변화 메모리 블록 영역을 가로지르도록 상기 일 방향으로 연장되어 형성된 다수의 글로벌 비트 라인; 및
    상기 각 컬럼 선택 영역 상에 형성된 다수의 컬럼 선택 트랜지스터로, 상기 각 컬럼 선택 트랜지스터는 각 로컬 비트 라인과 상기 제1 또는 제2 글로벌 비트 라인 사이에 커플링된 다수의 컬럼 선택 트랜지스터를 포함하되,
    상기 각 글로벌 비트 라인은 둘 이상의 배선 레벨에 형성되고 서로 커플링된 다수의 메탈 배선으로 이루어진 상변화 메모리 장치.
  13. 제 12항에 있어서,
    상기 각 글로벌 비트 라인과 커플링된 다수의 컬럼 선택 트랜지스터의 일 노드는 제1 메탈 라인을 통해서 공통으로 커플링된 상변화 메모리 장치.
  14. 제 13항에 있어서,
    상기 각 글로벌 비트 라인은, 각각 다수의 비아를 통해서 제1 메탈 배선과 커플링되는 상변화 메모리 장치.
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100910235B1 (ko) 2008-03-12 2009-07-31 주식회사 하이닉스반도체 상 변화 메모리 장치 및 그의 레이아웃 방법
US7885100B2 (en) 2008-03-12 2011-02-08 Hynix Semiconductor Inc. Phase change random access memory and layout method of the same

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007201081A (ja) * 2006-01-25 2007-08-09 Elpida Memory Inc 半導体記憶装置
JP2008091703A (ja) * 2006-10-03 2008-04-17 Toshiba Corp 半導体記憶装置
US7852657B2 (en) * 2007-06-29 2010-12-14 Qimonda Ag Multiple write configurations for a memory cell
US7869257B2 (en) * 2007-12-17 2011-01-11 Qimonda Ag Integrated circuit including diode memory cells
US7889536B2 (en) * 2007-12-17 2011-02-15 Qimonda Ag Integrated circuit including quench devices
KR101097866B1 (ko) * 2008-04-29 2011-12-23 주식회사 하이닉스반도체 상변화 기억 소자의 제조방법
US7948793B2 (en) * 2008-09-12 2011-05-24 Micron Technology, Inc. Temperature compensation in memory devices and systems
US8027187B2 (en) 2008-09-12 2011-09-27 Micron Technology, Inc. Memory sensing devices, methods, and systems
US20100165716A1 (en) * 2008-12-30 2010-07-01 Stmicroelectronics S.R.L. Nonvolatile memory with ovonic threshold switches
JP5144698B2 (ja) * 2010-03-05 2013-02-13 株式会社東芝 半導体記憶装置及びその製造方法
JP2011187794A (ja) * 2010-03-10 2011-09-22 Toshiba Corp 半導体記憶装置及びその製造方法
US9059401B2 (en) 2010-12-14 2015-06-16 Sandisk 3D Llc Three dimensional non-volatile storage with three device driver for row select
KR102379705B1 (ko) 2015-08-20 2022-03-28 삼성전자주식회사 그라운드 스위치를 갖는 메모리 장치

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20020071181A (ko) * 2001-03-05 2002-09-12 삼성전자 주식회사 계층적 비트 라인 구조를 갖는 반도체 메모리 소자
WO2003009302A1 (fr) 2001-07-17 2003-01-30 Sanyo Electric Co., Ltd. Dispositif semi-conducteur a memoires
JP2004134702A (ja) 2002-10-15 2004-04-30 Renesas Technology Corp 不揮発性半導体記憶装置
KR20050110680A (ko) * 2005-09-16 2005-11-23 가부시끼가이샤 도시바 상변화 메모리장치
KR20060047467A (ko) * 2004-10-26 2006-05-18 삼성전자주식회사 적층된 메모리 셀을 구비하는 반도체 메모리 장치 및적층된 메모리 셀의 형성 방법
KR20060133740A (ko) * 2005-06-21 2006-12-27 삼성전자주식회사 코어 구조가 개선된 상 변화 메모리 장치

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07114792A (ja) * 1993-10-19 1995-05-02 Mitsubishi Electric Corp 半導体記憶装置
JP3672946B2 (ja) * 1993-11-30 2005-07-20 株式会社ルネサステクノロジ 半導体記憶装置
JP3173456B2 (ja) * 1998-03-19 2001-06-04 日本電気株式会社 半導体記憶装置
US6956779B2 (en) * 1999-01-14 2005-10-18 Silicon Storage Technology, Inc. Multistage autozero sensing for a multilevel non-volatile memory integrated circuit system
KR100418521B1 (ko) 2001-06-11 2004-02-11 삼성전자주식회사 계층적 섹터구조를 갖는 불휘발성 반도체 메모리 장치
JP2004111478A (ja) * 2002-09-13 2004-04-08 Sharp Corp 不揮発性半導体記憶装置およびその製造方法
JP4355136B2 (ja) * 2002-12-05 2009-10-28 シャープ株式会社 不揮発性半導体記憶装置及びその読み出し方法
JP3795875B2 (ja) * 2003-05-22 2006-07-12 東芝マイクロエレクトロニクス株式会社 磁気ランダムアクセスメモリ及びそのデータ読み出し方法
KR100721547B1 (ko) 2003-12-29 2007-05-23 주식회사 하이닉스반도체 고속으로 데이터 엑세스를 하기 위한 반도체 메모리 장치

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20020071181A (ko) * 2001-03-05 2002-09-12 삼성전자 주식회사 계층적 비트 라인 구조를 갖는 반도체 메모리 소자
WO2003009302A1 (fr) 2001-07-17 2003-01-30 Sanyo Electric Co., Ltd. Dispositif semi-conducteur a memoires
JP2004134702A (ja) 2002-10-15 2004-04-30 Renesas Technology Corp 不揮発性半導体記憶装置
KR20060047467A (ko) * 2004-10-26 2006-05-18 삼성전자주식회사 적층된 메모리 셀을 구비하는 반도체 메모리 장치 및적층된 메모리 셀의 형성 방법
KR20060133740A (ko) * 2005-06-21 2006-12-27 삼성전자주식회사 코어 구조가 개선된 상 변화 메모리 장치
KR20050110680A (ko) * 2005-09-16 2005-11-23 가부시끼가이샤 도시바 상변화 메모리장치

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
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