KR20130107194A - 이중 기입 드라이버를 가진 상 변화 메모리 - Google Patents

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KR20130107194A
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홍 범 편
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Abstract

이중 기입 드라이버를 갖는 상 변화 메모리(PCM). PCM 장치는, PCM 셀에 액세스하기 위한 제1 단부 및 제2 단부를 가진 비트라인을 갖는 메모리 어레이로서, 상기 PCM 셀은 상기 비트라인의 제1 단부 및 제2 단부 사이에서 상기 비트 라인에 결합되는, 메모리 어레이, PCM 셀에 기입할 때 상기 PCM 셀에 전류를 동시에 공급하기 위해서 상기 비트라인의 제1 단부 및 상기 비트라인의 제2 단부에 각각 결합되는 제1 기입 드라이버 및 제2 기입 드라이버, 및 상기 PCM 셀로부터 판독할 때 상기 PCM 셀의 저항을 검출하기 위해서 상기 비트라인의 제2 단부에 결합되는 검출 증폭기를 포함한다. 본 발명의 실시예들은 저감된 기입 전류 요구를 갖는 장치, 방법, 및 시스템을 제공한다.

Description

이중 기입 드라이버를 가진 상 변화 메모리 {PHASE CHANGE MEMORY WITH DOUBLE WRITE DRIVERS}
[관련 출원에 대한 교차 참조]
본 출원은, 그 전체 내용이 참조로 이 명세서에 통합되어 있는, “이중 기입 드라이버를 가진 상 변화 메모리”에 대한 미국 특허 가출원 번호 61/323,396(2010년 4월 13) 및 미국 특허 출원 번호 13/073,041(2011년 3월 28일)(편)로부터의 우선권을 청구한다.
[발명의 분야]
본 발명은 일반적으로, 상 변화 메모리(Phase Change Memory; “PCM”)에 관한 것이고, 보다 상세하게는 이중 기입 드라이버(double write drivers)를 갖는 PCM에 관한 것이다.
일반적인 상 변화 메모리(PCM) 장치는, 비결정과 결정 상(phase) 사이를 안정적으로 천이할 수 있는, 칼코게나이드(chalcogenide)와 같은, 상 변화 물질들을 이용하여 데이터를 저장한다. 비결정과 결정 상(또는 상태)은, 메모리 장치내의 메모리 셀들의 상이한 논리 상태를 구별하는데 사용되는 상이한 저항 값을 나타낸다. 특히, 비결정 상은 상대적으로 높은 저항을 나타내고, 결정 상은 상대적으로 낮은 저항을 나타낸다.
적어도 하나의 타입의 상 변화 메모리 장치-PRAM-는 논리 ‘1’을 나타내는데 비결정 상태를 사용하고 논리 ‘0’을 나타내는데 결정 상태를 사용한다. PRAM 장치에 있어서, 결정 상태는 “세트(set) 상태”로 칭해지고 비결정 상태는 “리셋(reset) 상태”로 칭해진다. 따라서, PRAM 내의 메모리 셀은, 메모리 셀내의 상 변화 물질을 결정 상태로 설정하는 것에 의해 논리 ‘0’을 저장하고, 메모리 셀은 상 변화 물질을 비결정 상태로 설정하는 것에 의해 논리 ‘1’을 저장한다.
PRAM내의 상 변화 물질은, 미리 정해진 융해 온도를 넘는 제1 온도까지 상기 물질을 가열하는 것에 의해 비결정 상태로 변환되고, 그 다음에 급속히 상기 물질을 냉각한다. 상 변화 물질은, 상기 용해 온도보다 낮지만 일련의 기간동안 결정화 온도를 넘는, 제2 온도에서 상기 물질을 가열하는 것에 의해 결정 상태로 변환된다. 따라서, 상기한 가열 및 냉각을 이용하여, 비결정과 결정 상태 사이에서 PRAM의 메모리 셀들의 상 변화 물질을 변환시키는 것에 의해 PRAM내의 메모리 셀들에 데이터가 프로그램된다.
PRAM내의 상 변화 물질은 일반적으로, 게르마늄(Ge), 안티몬(Sb), 및 텔루르(Te), 즉, “GST” 화합물을 포함한다. GST 화합물은, 그것이 가열 및 냉각에 의해 비결정과 결정 상태 사이를 신속히 천이할 수 있기 때문에, PRAM용에 꽤 적합하다. GST 화합물에 추가하여, 또는 GST 화합물에 대한 대안으로서, 각종의 다른 화합물이 상 변화 물질로 사용될 수 있다. 다른 화합물들의 예는, GaSb, InSb, InSe, Sb2Te3, 및 GeTe와 같은 2-원소 화합물, GeSbTe, GaSeTe, InSbTe, SnSb2Te4, 및 InSbGe와 같은 3-원소 화합물, 또는 AgInSbTe, (GeSn)SbTe, GeSb(SeTe), 및 Te81 Ge15Sb2S2와 같은 4-원소 화합물을 포함하지만, 그에 한정되지 않는다.
PRAM내의 메모리 셀들은 “상 변화 메모리 셀들”로 칭해진다. 상 변화 메모리 셀은 일반적으로, 상부 전극, 상 변화 물질 층, 하부 전극 컨택트(contact), 하부 전극, 및 액세스 트랜지스터를 포함한다. 상 변화 물질 층의 저항을 측정하는 것에 의해 상 변화 메모리 셀에 대한 판독(read) 동작이 행해지며, 상기한 바와 같이 상 변화 물질 층을 가열 및 냉각시키는 것에 의해 상 변화 메모리 셀에 대한 프로그램 동작이 행해진다.
도 1은 MOS(10)와 일반적인 다이오드 PCM 셀(20)을 가진 일반적인 상 변화 메모리(PCM) 셀을 예시하는 개략적인 회로도이다. 도 1을 참조하여 보면, 메모리 셀(10)은 GST 화합물을 포함하는 상 변화 저항 요소(11), 및 네거티브 금속-산화물 반도체(Negative Metal-Oxide Semiconductor; “NMOS”) 트랜지스터(12)를 포함한다. 상 변화 저항 요소(11)는 비트 라인(Bit Line; “BL”)과 NMOS 트랜지스터(12) 사이에 연결되고, NMOS 트랜지스터(12)는 상 변화 저항 요소(11)와 그라운드 사이에 연결된다. 또한, NMOS 트랜지스터(12)는 워드 라인(Word Line; “WL”)에 연결된 게이트를 갖는다.
NMOS 트랜지스터(12)는 워드 라인(WL)에 인가되는 워드 라인 전압에 응답하여 턴온된다. NMOS 트랜지스터(12)가 턴온되는 경우에, 상 변화 저항 요소(11)는 비트 라인(BL)을 통해 전류를 받는다.
도 1을 참조하여 보면, 메모리 셀(20)은 비트 라인(BL)에 연결된 상 변화 저항 요소(21), 및 상 변화 저항 요소(21)와 워드 라인(WL) 사이에 연결된 다이오드(22)를 포함한다.
상 변화 메모리 셀(20)은 워드 라인(WL)과 비트 라인(BL)을 선택하는 것에 의해 액세스된다. 상 변화 메모리 셀(20)을 적절하게 동작시키기 위해서, 워드 라인(WL)이 선택되는 경우에 워드 라인(WL)이 비트 라인(BL)보다 더 낮은 전압 레벨을 바람직하게 가짐으로써, 전류가 상 변화 저항 요소(21)를 통해 흐를 수 있다. 다이오드(22)는, 워드 라인(WL)이 비트 라인(BL)보다 더 높은 전압을 가지는 경우에, 상 변화 저항 요소(21)를 통해 전류가 흐르지 않도록, 순방향 바이어스된다. 워드 라인(WL)이 비트 라인(BL)보다 더 낮은 전압 레벨을 갖는 것을 보장하기 위해, 워드 라인(WL)은 선택시에 일반적으로 그라운드에 연결된다.
도 1에 있어서, 상 변화 저항 요소들(11 및 21)은 대안적으로 “메모리 요소들”로서 넓게 칭해질 수 있고 NMOS 트랜지스터(12) 및 다이오드(22)는 대안적으로 “선택 요소들”로서 넓게 칭해질 수 있다.
상 변화 메모리 셀들(10 및 20)의 동작은 도 2를 참조하여 하기에서 설명된다. 특히, 도 2는 메모리 셀들(10 및 20)의 프로그래밍 동작 동안에 상 변화 저항 요소들(11 및 21)의 온도 특성을 예시하는 그래프이다. 도 2에 있어서, 참조 번호 1은 비결정 상태로의 천이 동안에 상 변화 저항 요소들(11 및 21) 의 온도 특성을 나타내고, 참조 번호 2는 결정 상태로의 천이 동안에 상 변화 저항 요소들(11 및 21)의 온도 특성을 나타낸다.
도 2를 참조하여 보면, 비결정 상태로의 천이시에, GST 화합물의 온도를 용해 온도 Tm 위로 증가시키기 위해 지속 시간 T1 동안 상 변화 저항 요소들(11 및 21)내의 GST 화합물에 전류가 인가된다. 지속 시간 T1 후에, GST 화합물의 온도는 급속히 낮아지거나, “냉각되며(quenched)”, GST 화합물은 비결정 상태를 취한다. 한편, 결정 상태로의 천이시에, 시간 간격 T2 동안(T2>T1), 상 변화 저항 요소들(11 및 21)내의 GST 화합물에 전류가 인가되어 GST 화합물의 온도를 결정화 온도 Tx 위로 증가시키며(Tx 2, GST 화합물은 결정화 온도 아래로 서서히 냉각됨으로써, 결정 상태를 취한다.
상 변화 메모리 장치는 일반적으로, 메모리 셀 어레이에 배열된 복수의 상 변화 메모리 셀들을 포함한다. 메모리 셀 어레이내에서, 각각의 메모리 셀들은 일반적으로, 대응하는 비트 라인 및 대응하는 워드 라인에 연결된다. 예를 들어, 메모리 셀 어레이는 컬럼(column)들로 배열된 비트 라인들 및 로우(row)들로 배열된 워드 라인들을 포함할 수 있으며, 상 변화 메모리 셀은 컬럼과 로우 사이의 각각의 교차점 근처에 위치된다.
일반적으로, 특정 워드 라인에 연결된 상 변화 메모리 셀들의 로우는 특정 워드 라인에 적절한 전압 레벨을 인가하는 것에 의해 선택된다. 예를 들어, 도 1의 좌측에 예시된 상 변화 메모리 셀(10)에 유사한 상 변화 메모리 셀들의 로우를 선택하기 위해서, 상대적으로 높은 전압 레벨이 대응하는 워드 라인(WL)에 인가되어 NMOS 트랜지스터(12)를 턴온시킨다. 대안적으로, 도 1의 우측에 예시된 상 변화 메모리 셀(20)에 유사한 상 변화 메모리 셀들의 로우를 선택하기 위해서, 상대적으로 낮은 전압 레벨이 대응하는 워드 라인(WL)에 인가됨으로써, 전류가 다이오드(22)를 통해 흐를 수 있다.
PCM을 가진 SLC(Single Level Cell)는, 거의 10 내지 100 배의 저항차로 인해서, 논리 ‘1’(비결정, 리셋 상태)과 논리 ‘0’(결정, 세트 상태) 사이에 많은 검출 여유(sensing margin)를 갖는다. 하지만, MLC(Multiple Level Cell)의 경우에, 2개의 논리 상태들 사이에 구별되는 차이가 계속되지 않을 것이다. 또한, 상 변화 메모리 밀도가 맹렬하게 증대됨으로써, 근거리 셀 및 원거리 셀 기입 특성은 해결되어야할 이슈들 중 하나이다.
9/19/2006에 발행되고 참조로 이 명세서에 통합된 미국 특허 7,110,286, 최(Choi) 등의, “PHASE-CHANGE MEMORY DEVICE AND METHOD OF WRITING A PHASE-CHANGE MEMORY DEVICE”(이하, 최)에는, 비트 라인 기생 저항성 인자에 의해 유발되는 셀 저항 변화를 보상하기 위한 로우 어드레스들에 따른 상이한 펄스 제어가 개시되어 있다. 최는 셀 세트 및 리셋 저항 변화를 해소할 수 있지만, 로우 어드레스 입력들로 더욱 복잡한 제어를 필요로 한다. 또한, 그것의 변화의 차이는 공정 조건 및 공정 기술에 따라 변화된다.
따라서, PCM을 이용하는 개선된 장치, 방법, 및 시스템과 함께, 그러한 개선된 PCM을 활용하는 비휘발성 메모리 장치 및 시스템의 개발에 대한 요구가 있다.
본 발명의 목적은, 높은 기입 전류의 감소된 효과를 갖는 상 변화 메모리(PCM)를 이용하는 장치, 방법, 및 시스템을 제공하는 것이다.
본 발명의 일 양태에 따르면, PCM 셀에 액세스하기 위한 제1 단부 및 제2 단부를 가진 비트라인을 갖는 메모리 어레이로서, 상기 PCM 셀은 상기 비트라인의 제1 단부 및 제2 단부 사이에서 상기 비트 라인에 결합되는, 메모리 어레이; 상기 PCM 셀에 기입(write)할 때 상기 PCM 셀에 전류를 동시에 공급하기 위해서 상기 비트라인의 제1 단부 및 상기 비트라인의 제2 단부에 각각 결합되는 제1 기입 드라이버(write driver) 및 제2 기입 드라이버; 및 상기 PCM 셀로부터 판독(read)할 때 상기 PCM 셀의 저항을 검출하기 위해서 상기 비트라인의 제2 단부에 결합되는 검출 증폭기를 포함하는, 장치가 제공된다.
유익하게, 상기 제1 기입 드라이버 및 상기 제2 기입 드라이버는 제1 컬럼 선택기(column selector) 및 제2 컬럼 선택기를 통해서 상기 비트라인의 제1 단부 및 상기 비트라인의 제2 단부에 각각 결합된다.
유익하게, 상기 메모리 어레이는, 상기 PCM 셀을 선택하기 위해서 상기 PCM 셀에 결합된 워드라인을 포함한다.
대안적으로, 상기 워드라인은 절연-게이트 전계 효과 트랜지스터(Insulated-Gate Field Effect Transistor; “IGFET”) 또는 다이오드에 의해 상기 PCM 셀에 결합된다.
유리하게, 상기 PCM 셀은 다수 레벨 셀(Multiple Level Cell; “MLC”)이다.
본 발명의 다른 양태에 따르면, 비트라인의 제1 단부 및 상기 비트라인의 제2 단부에 각각 결합된 제1 기입 드라이버 및 제2 기입 드라이버로부터 동시에 PCM 셀에 전류를 공급하는 단계를 포함하는, PCM 셀에 데이터를 기입하는 방법이 제공된다.
유익하게, 상기 방법은, 워드라인을 이용하여 PCM 셀을 선택하는 것을 포함한다.
유익하게, 상기 제1 기입 드라이버 및 제2 기입 드라이버로부터 동시에 PCM 셀에 전류를 공급하는 단계는, 제1 컬럼 선택기를 통해서 제1 기입 드라이버로부터 그리고 제2 컬럼 선택기를 통해서 제2 기입 드라이버로부터 동시에 전류를 상기 PCM 셀에 공급하는 것을 포함한다.
본 발명의 또 다른 양태에 따르면, 비트라인의 제1 단부와 제2 단부 사이에서 상기 비트라인에 결합된 PCM 셀에 액세스하기 위한 상기 제1 단부 및 상기 제2 단부를 갖는 상기 비트라인을 포함하는 메모리 어레이를 갖는 상 변화 메모리(PCM) 장치; 상기 PCM 셀에 기입할 때 상기 PCM 셀에 전류를 동시에 공급하기 위해서 상기 비트라인의 제1 단부 및 상기 비트라인의 제2 단부에 각각 결합된 제1 기입 드라이버 및 제2 기입 드라이버; 및 상기 PCM 셀로부터 판독하는 동안에 상기 PCM 셀의 저항을 검출하기 위해서 상기 비트라인의 제2 단부에 결합된 검출 증폭기를 포함하는, 시스템이 제공된다.
바람직하게, 상기 제1 기입 드라이버 및 상기 제2 기입 드라이버는 제1 컬럼 선택기 및 제2 컬럼 선택기를 통해서 상기 비트라인의 제1 단부 및 상기 비트라인의 제2 단부에 각각 결합된다.
유익하게, 상기 메모리 어레이는, 상기 PCM 셀을 선택하기 위해서 상기 PCM 셀에 결합된 워드라인을 포함한다.
선택적으로, 상기 워드라인은 절연-게이트 전계 효과 트랜지스터(IGFET) 또는 다이오드에 의해 상기 PCM 셀에 결합된다.
바람직하게, 상기 PCM 셀은 다수 레벨 셀(MLC)이다.
따라서, 향상된 장치, 방법, 및 시스템이 제공되었다.
본 발명은, 높은 기입 전류의 감소된 효과를 갖는 상 변화 메모리(PCM)를 이용하는 장치, 방법, 및 시스템을 제공할 수 있다.
본 발명의 추가적인 특징 및 장점들이, 첨부된 도면과 조합하여 취해지는 하기의 상세한 설명으로부터 명백해질 것이다.
도 1은 일반적인 NMOS 스위치 PCM(상 변화 메모리) 셀 및 일반적인 다이오드 스위치 PCM 셀의 개략도이다.
도 2는 일반적인 PCM 셀의 세트 및 리셋 동작 동안의 온도 변화의 그래프이다.
도 3은 일반적인 PCM 장치의 셀 어레이내의 회로들의 개략도이다.
도 4는 도 3에 도시된 비트 라인의 등가 회로의 개략도이다.
도 5a 및 5b는 PCM 장치들내의 다수레벨 셀의 데이터의 분포도이다.
도 6은 본 발명의 일 예의 실시예에 따른 PCM 장치의 제1 실시예의 블록도이다.
도 7a는 도 6에 도시된 PCM 장치의 셀 어레이내의 회로들의 개략도이다.
도 7b는 도 7a에 도시된 비트 라인의 등가 회로의 개략도이다.
도 8a 및 8b는 각각 전압 검출 및 회로 검출용 등가 회로들의 개략도이다.
도 9는 본 발명의 일 예의 실시예에 따른 PCM 장치의 제2 실시예의 블록도이다.
도 10은 본 발명의 일 예의 실시예에 따른 PCM 장치의 제3 실시예의 블록도이다. 그리고,
도 11a 내지 도 11c는 각각 도 6, 9 및 10에 도시된 메모리들을 포함하는 전자 장치들의 도면이다.
첨부 도면들의 전체에 걸쳐서, 동일한 특징물들은 동일한 참조 번호들에 의해 식별된다는 것이 주목될 것이다.
여기서 앞서 설명된 바와 같이, 기입 드라이버로부터 목적지 셀까지의 거리에 기인하는 기입 전류 변화는, 상 변화 메모리 셀(PCM)들 및 특히 MLC(다수 레벨 셀) PCM 셀들의 셀 저항 분포에 영향을 준다.
도 3은 일반적인 PCM장치의 셀 어레이(302)내의 회로들의 개략도이다. 어레이는, 워드라인들(306)에 의해 선택 가능한 로우들 및 비트라인들(308)과 컬럼 선택기들(310)에 의해 선택 가능한 컬럼들로 배열되는 복수의 PCM 셀들(304)을 포함한다. 화살표(314)는 기입 드라이버(312)로부터 선택된 셀(316)을 통해 그라운드까지 취해지는 기입 전류의 경로를 표시한다.
도 4를 참조하여 보면, 기입 드라이버(312)로부터 메모리 셀 그라운드(412)까지의 4개의 대표적인 저항성 인자들이 개략적으로 도시되어 있으며, 거기에는:
Rsel: 컬럼 선택기 트랜지스터 채널 저항(402)
Rb1: 기생 비트 라인 저항(404)
Rdiode: 다이오드 순방향-바이어스 저항(408)
Rgnd: 워드 라인 저항(접합 저항) + 관련 MOS 트랜지스터 채널 저항(410)
이 있다.
지배적인 전력 소모 요소 및 성능 열화로서 기생 정전용량을 갖는 DRAM 비트 라인과는 달리, 상 변화 메모리는 VDD와 Vss 사이의 직류 경로를 통해 흐르는 매우 높은 기입 전류를 필요로 한다. 따라서, 비트 라인들상의 저항성 인자는 용량성 인자보다 더욱 중요하다. 기생 저항을 감소시키기 위해서, 비트 라인의 폭 또는 높이를 증가시킬 수 있다. 하지만, 그것은 더 넓은 비트 라인에 기인하는 셀 크기 및 위상적인 곤란성에 의한 낮은 셀 수율을 야기한다.
도 5a를 참조하여 보면, 2 비트/셀 다수-레벨 셀(MLC) PCM 장치의 데이터 분포도(500)가 도시되어 있다. MLC 임플러먼테이션(implementation)은 비트 정의들 사이의 판독 동작 여유들(504,506,508)을 보장하기 위해 각각의 논리 값(502)에 대한 셀 저항 분포(501)의 매우 정확한 제어를 요구한다. 각각의 논리 값(512)에 대해서 3 비트/셀 MLC PCM 장치의 데이터 분포도(510)가 도시되어 있는 도 5b에서와 같이, 더 많은 비트들이 단일 셀에 할당되는 경우에는, 판독 동작 여유들(514,516,518,520,522,524,526)이 감소된다.
도 6을 참조하여 보면, PCM 메모리 셀 어레이(610)의 상측(602)과 하측(604) 단에서 2개의 물리적으로 분리된 기입 드라이버들(602,604)(여기서는 이중 기입 드라이버로도 칭해짐)을 제공하는 본 발명에 따른 제1 실시예를 포함하는 PCM 메모리(600)의 블록도가 도시되어 있다. 바람직하게, 상측(602) 및 하측(604)의 양쪽의 기입 드라이버들은 동시에 기입 전류를 동일한 선택된 셀로 드라이브한다. 상측 및 하측 기입 드라이버들(602,604)(여기에서는 제1 및 제2 기입 드라이버로도 각각 칭해짐)은 컬럼 선택기(606)를 통해서 동일한 비트 라인(608)에 전기적으로 연결 또는 결합된다. “상측” 및 “하측”이라는 용어들은 여기에서, 도면을 참조할 때 편이성 및 명료성을 위해 사용되었다는 것이 주목된다. 메모리(600)는 임의의 위치로 - 그리고 본 발명의 권리 범위내에서 - 배향될 수 있다.
일반적인 로우 디코더(row decoder)(614) 및 로우 프리-디코더(row pre-decoder)(614)는 워드라인들(306)의 선택을 제어한다. 판독/기입 제어 로직(612)은 로우 디코더들(614), 로우 프리-디코더들(616), 컬럼 선택기들(606), 검출 증폭기들(604) 및 기입 드라이버들(602)의 동작을 제어한다.
본 발명의 일 실시예에 따른 이중 기입 드라이버들(602,604)의 배치는 다음의 장점들을 제공한다: Rb1의 최대 50%만큼의 기생 비트 라인 저항의 감소, 즉, 상 변화 메모리 셀의 중간이 기입 드라이버들로부터의 원위의 위치(distal position)를 가짐; 그리고 컬럼 선택기 채널 저항 효과가 상측 및 하측 기입 드라이버들(602,604)로부터의 등가의 기입 드라이버 전류에 의해 억제될 수 있음.
판독 검출 증폭기(604)는 이중 기입 드라이버들(602,604)과는 달리 비트 라인(608)의 일단에 바람직하게 위치된다. 판독 검출이 바람직하게 동시에 양측에서 이루어지지 않기 때문에 판독 동작이 분리된 제어를 필요로 하지 않는다. 다른 바람직한 실시예들이 판독 검출 증폭기의 위치를 나타내는 하기에서 이 명세서에 기술될 것이다.
본 발명의 실시예들은 기생 비트 라인 저항 및 선택기 트랜지스터 채널 저항을 유효하게 감소시킨다. 도 7a는 비트 라인(608)상의 2 저항성 인자들의 감소 효과를 나타낸다. 도 7b는 이중 기입 드라이버들(602,604) 사이 중간의 셀인, 최악의 경우의 셀에 대한 도 7a에 도시된 비트 라인(608)의 등가의 회로(710)의 개략도이다. 비트라인 저항 및 컬럼 선택기 채널 저항(712)의 이등분에 주목하라.
도 8a 및 8b를 참조하여 보면, 전류 검출 방법(800)이 Rparasitic(802)(비트 라인 기생 저항)에 의해 영향받고; 전압 검출 방법(810)이 Rparasitic(802)에 의해 영향받지 않는다. 그것들의 관계는 검출 값들의 기본 방정식으로부터 도출된다.
전류 검출(800):
Ione = Vforce / (RGST _ reset + Rparasitic)
Izero = Vforce / (RGST _ set + Rparasitic)
Izero - Ione(전류 검출 여유) = V*(RGST _ reset - RGST _ set) / (RGST _ reset * RGST _ set + R2 parasitic + Rparasitic (RGST _ reset + RGST _ set)
전압 검출(810):
Vone = Iforce * (RGST _ reset + Rparasitic),
VZero = Iforce * (RGST _ set+ Rparasitic)
Vone - Vzero(전압 검출 여유) = Iforce * (RGST _ reset - RGST _ Set); Rparasitic은 포함되지 않음.
본 발명의 다른 실시예들은 다수의 메모리 어레이들의 경우에 있어서 더 작은 칩 크기를 제공할 수 있다. 공유 검출 증폭기 및 기입 드라이버들은 메모리 어레이의 중앙에 위치될 수 있다. 예를 들어, 도 9를 참조하여 보면, 본 발명의 제2 실시예의 블록도(900)가 도시되어 있다. 검출 증폭기들 및 기입 드라이버들(902)은 상측 및 하측 메모리 어레이들 간에, 또는 더욱 일반적으로는 인접한 메모리 어레이들 간에 공유된다. 도 10에 도시된 제3 실시예에 있어서, 검출 증폭기들(1002)만이 상측 및 하측 메모리 어레이들 간에 공유된다.
유리하게, 본 발명의 실시예들은 동일한 비트 라인에 대해서 2측의 배치(메모리 어레이의 상측 및 하측)가 있는 이중 기입 드라이버 구성을 제공한다. 일 측의 기입 드라이버만이 판독 검출 증폭기(상측 또는 하측)를 갖는다.
본 발명의 실시예들은 또한, 더 양호한 판독 동작 검출 여유와 함께 각각의 논리 상태에 대한 협소한 셀 저항 분포를 제공한다.
메모리 어레이의 중앙은 판독 검출 증폭기를 갖고, 메모리 어레이의 상측 및 하측은 기입 드라이버들을 갖는다.
기입 드라이버들의 양측은 동일한 비트 라인에 대해서 동시에 활성화된다.
임의의 타입의 상 변화 메모리(NMOS 선택기, 바이포울러(bipolar), 및 다이오드)가 본 발명의 실시예들을 구현하는 데 적용될 수 있다.
앞서 이 명세서에서 설명된 바와 같이, 도 6, 9, 및 10에 도시된 메모리 시스템들은 또한, 도 11a, 11b, 및 11c에 각각 도시된 바와 같이, 전기 장치(1100)에 내장될 수 있다. 전기 장치(1100)는, 본 발명의 실시예들의 장점들이 특히 유익한, 예컨대, 메모리 스틱, 고체 디스크(SSD), 랩톱 컴퓨터, 데스크톱 컴퓨터, 개인 휴대 단말기(Personal Digital Assistant; “PDA”), 오디오 플레이어 등일 수 있다.
상기한 본 발명의 실시예들은 예시만을 의도하였다. 본 발명의 권리 범위는 따라서 전적으로 첨부된 청구 범위의 권리 범위에 의해 한정되도록 의도된다.

Claims (19)

  1. 상 변화 메모리(Phase Change Memory; “PCM”) 셀에 액세스하기 위한 제1 단부 및 제2 단부를 갖는 비트라인(bitline)을 포함하는 메모리 어레이로서, 상기 PCM 셀은 상기 비트라인의 제1 단부 및 제2 단부 사이에서 상기 비트 라인에 결합되는, 메모리 어레이; 및
    상기 PCM 셀에 기입(write)하는 동안에 상기 PCM 셀에 전류를 동시에 공급하기 위해서 상기 비트라인의 제1 단부 및 상기 비트라인의 제2 단부에 각각 결합되는 제1 기입 드라이버(write driver) 및 제2 기입 드라이버를 포함하는, 장치.
  2. 청구항 1에 있어서,
    상기 PCM 셀로부터 판독(read)하는 동안에 상기 PCM 셀의 저항을 검출하기 위해서 상기 비트라인의 제1 단부 또는 제2 단부에 결합되는 검출 증폭기를 더 포함하는, 장치.
  3. 청구항 1에 있어서,
    상기 제1 기입 드라이버 및 상기 제2 기입 드라이버를 상기 비트라인의 제1 단부 및 상기 비트라인의 제2 단부에 각각 결합하기 위한 제1 컬럼 선택기(column selector) 및 제2 컬럼 선택기를 더 포함하는, 장치.
  4. 청구항 1에 있어서,
    상기 PCM 셀을 선택하기 위해서 상기 PCM 셀에 결합된 워드라인(wordline)을 더 포함하는, 장치.
  5. 청구항 4에 있어서,
    상기 워드라인을 상기 PCM 셀에 결합하기 위한 절연-게이트 전계 효과 트랜지스터(Insulated-Gate Field Effect Transistor; “IGFET”)를 더 포함하는, 장치.
  6. 청구항 4에 있어서,
    상기 워드라인을 상기 PCM 셀에 결합하기 위한 다이오드를 더 포함하는, 장치.
  7. 청구항 1에 있어서,
    상기 PCM 셀은 다수 레벨 셀(Multiple Level Cell; “MLC”)인, 장치.
  8. 청구항 1에 있어서,
    상기 제1 기입 드라이버는 메모리 어레이와 인접한 메모리 어레이 간에 공유되는, 장치.
  9. 상 변화 메모리(PCM) 셀에 데이터를 기입하는 방법으로서,
    상기 PCM 셀을 선택하는 단계; 및
    비트라인의 제1 단부 및 상기 비트라인의 제2 단부에 각각 결합된 제1 기입 드라이버 및 제2 기입 드라이버로부터 동시에 선택된 PCM 셀에 전류를 공급하는 단계를 포함하는, 상 변화 메모리 셀에 대한 데이터 기입 방법.
  10. 청구항 9에 있어서,
    상기 PCM 셀을 선택하는 단계는, 워드라인을 이용하여 상기 PCM 셀을 선택하는 것을 포함하는, 상 변화 메모리 셀에 대한 데이터 기입 방법.
  11. 청구항 9에 있어서,
    상기 제1 기입 드라이버 및 제2 기입 드라이버로부터 동시에 PCM 셀에 전류를 공급하는 단계는,
    제1 컬럼 선택기를 통해서 제1 기입 드라이버로부터 그리고 제2 컬럼 선택기를 통해서 제2 기입 드라이버로부터 동시에 전류를 상기 PCM 셀에 공급하는 것을 포함하는, 상 변화 메모리 셀에 대한 데이터 기입 방법.
  12. 메모리 어레이를 갖는 상 변화 메모리(PCM) 장치;
    비트라인의 제1 단부와 제2 단부 사이에서 상기 비트라인에 결합된 PCM 셀에 액세스하기 위한 상기 제1 단부 및 상기 제2 단부를 갖는 상기 비트라인을 포함하는 메모리 어레이; 및
    상기 PCM 셀에 기입하는 동안에 상기 PCM 셀에 전류를 동시에 공급하기 위해서 상기 비트라인의 제1 단부 및 상기 비트라인의 제2 단부에 각각 결합된 제1 기입 드라이버 및 제2 기입 드라이버를 포함하는, 시스템.
  13. 청구항 12에 있어서,
    상기 PCM 셀로부터 판독하는 동안에 상기 PCM 셀의 저항을 검출하기 위해서 상기 비트라인의 제1 단부 또는 제2 단부에 결합된 검출 증폭기를 더 포함하는, 시스템.
  14. 청구항 12에 있어서,
    상기 제1 기입 드라이버 및 상기 제2 기입 드라이버를 상기 비트라인의 제1 단부 및 상기 비트라인의 제2 단부에 각각 결합하기 위한 제1 컬럼 선택기 및 제2 컬럼 선택기를 더 포함하는, 시스템.
  15. 청구항 12에 있어서,
    상기 PCM 셀을 선택하기 위해서 상기 PCM 셀에 결합된 워드라인을 더 포함하는, 시스템.
  16. 청구항 15에 있어서,
    상기 워드라인을 상기 PCM 셀에 결합하기 위한 절연-게이트 전계 효과 트랜지스터(IGFET)를 더 포함하는, 시스템.
  17. 청구항 15에 있어서,
    상기 워드라인을 상기 PCM 셀에 결합하기 위한 다이오드를 더 포함하는, 시스템.
  18. 청구항 12에 있어서,
    상기 PCM 셀은 다수 레벨 셀(MLC)인, 시스템.
  19. 청구항 12에 있어서,
    상기 제1 기입 드라이버는 메모리 어레이와 인접한 메모리 어레이 간에 공유되는, 시스템.
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