KR20210009040A - 저항성 메모리 장치 및 저항성 메모리 장치의 동작 방법 - Google Patents

저항성 메모리 장치 및 저항성 메모리 장치의 동작 방법 Download PDF

Info

Publication number
KR20210009040A
KR20210009040A KR1020190085541A KR20190085541A KR20210009040A KR 20210009040 A KR20210009040 A KR 20210009040A KR 1020190085541 A KR1020190085541 A KR 1020190085541A KR 20190085541 A KR20190085541 A KR 20190085541A KR 20210009040 A KR20210009040 A KR 20210009040A
Authority
KR
South Korea
Prior art keywords
memory cell
write
selected memory
circuit
row
Prior art date
Application number
KR1020190085541A
Other languages
English (en)
Other versions
KR102670952B1 (ko
Inventor
백종민
김진영
신준호
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020190085541A priority Critical patent/KR102670952B1/ko
Priority claimed from KR1020190085541A external-priority patent/KR102670952B1/ko
Priority to US16/745,823 priority patent/US11043268B2/en
Priority to CN202010180860.3A priority patent/CN112242164A/zh
Publication of KR20210009040A publication Critical patent/KR20210009040A/ko
Application granted granted Critical
Publication of KR102670952B1 publication Critical patent/KR102670952B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0064—Verifying circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0023—Address circuits or decoders
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0035—Evaluating degradation, retention or wearout, e.g. by counting writing cycles
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5678—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using amorphous/crystalline phase transition storage elements
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0004—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements comprising amorphous/crystalline phase transition cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0023—Address circuits or decoders
    • G11C13/0026—Bit-line or column circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0023—Address circuits or decoders
    • G11C13/0028—Word-line or row circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/003—Cell access
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/004—Reading or sensing circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0069—Writing or programming circuits or methods
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/20—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having two electrodes, e.g. diodes
    • H10B63/24—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having two electrodes, e.g. diodes of the Ovonic threshold switching type
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0069—Writing or programming circuits or methods
    • G11C2013/0078—Write using current through the cell
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/10—Resistive cells; Technology aspects
    • G11C2213/15—Current-voltage curve
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/70—Resistive array aspects
    • G11C2213/71—Three dimensional array
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/70—Resistive array aspects
    • G11C2213/72—Array wherein the access device being a diode
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/70—Resistive array aspects
    • G11C2213/76—Array using an access device for each cell which being not a transistor and not a diode
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/80—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays
    • H10B63/84—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays arranged in a direction perpendicular to the substrate, e.g. 3D cell arrays

Landscapes

  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Semiconductor Memories (AREA)

Abstract

저항성 메모리 장치는 메모리 셀 어레이, 기입/독출 회로 및 제어 회로를 포함한다. 상기 메모리 셀 어레이는 복수의 워드라인들 및 복수의 비트라인들에 연결되며, 오버기입(overwrite)이 가능한 복수의 저항성 메모리 셀들을 구비한다. 상기 기입/독출 회로는 로우 디코더와 칼럼 디코더를 통하여 상기 메모리 셀 어레이에 연결되고, 상기 메모리 셀 어레이의 타겟 페이지에 기입 데이터를 기입하는 기입 동작을 수행하고, 상기 타겟 페이지로부터 감지된 독출 데이터를 상기 기입 데이터와 비교하여 상기 기입 동작을 검증한다. 상기 제어 회로는 어드레스에 기초하여 상기 메모리 셀 어레이 내에서 상기 타겟 페이지의 선택 메모리 셀의 액세스 포인트로부터의 거리에 따라 상기 선택 메모리 셀이 경험하는 저항값을 조절하도록 상기 로우 디코더, 상기 칼럼 디코더 및 상기 기입/독출 회로 중 적어도 하나를 제어한다.

Description

저항성 메모리 장치 및 저항성 메모리 장치의 동작 방법{Memory device, and method of operating the same}
본 발명은 메모리 장치에 관한 것으로, 보다 상세하게는 저항성 메모리 장치 및 이의 동작 방법에 관한 것이다.
메모리 장치의 고용량화 및 저전력화의 요구에 따라 비휘발성인 동시에 리프레쉬가 필요 없는 차세대 메모리 장치들에 대한 연구가 진행되고 있다. 이러한 차세대 메모리 장치는 DRAM(Dynamic Random Access Memory)의 고집적성, 플래쉬 메모리의 비휘발성, SRAM(Static RAM)의 고속성 등을 갖출 것이 요구된다. 차세대 메모리 장치로서, PRAM(Phase change RAM), NFGM(Nano Floating Gate Memory), PoRAM(Polymer RAM), MRAM(Magnetic RAM), FeRAM(Ferroelectric RAM), RRAM(Resistive RAM) 등이 상술한 요구 사항에 부응하는 차세대 메모리 장치로 거론되고 있다.
이에 따라, 본 발명의 일 목적은 성능 및 내구성을 향상시킬 수 있는 저항성 메모리 장치를 제공하는데 있다.
본 발명의 일 목적은 성능 및 내구성을 향상시킬 수 있는 저항성 메모리 장치의 동작 방법을 제공하는데 있다.
상기 목적을 달성하기 위한 본 발명의 실시예에 따른 저항성 메모리 장치는 메모리 셀 어레이, 기입/독출 회로 및 제어 회로를 포함한다. 상기 메모리 셀 어레이는 복수의 워드라인들 및 복수의 비트라인들에 연결되며, 오버기입(overwrite)이 가능한 복수의 저항성 메모리 셀들을 구비한다. 상기 기입/독출 회로는 로우 디코더와 칼럼 디코더를 통하여 상기 메모리 셀 어레이에 연결되고, 상기 메모리 셀 어레이의 타겟 페이지에 기입 데이터를 기입하는 기입 동작을 수행하고, 상기 타겟 페이지로부터 감지된 독출 데이터를 상기 기입 데이터와 비교하여 상기 기입 동작을 검증한다. 상기 제어 회로는 어드레스에 기초하여 상기 메모리 셀 어레이 내에서 상기 타겟 페이지의 선택 메모리 셀의 액세스 포인트로부터의 거리에 따라 상기 선택 메모리 셀이 경험하는 저항값을 조절하도록 상기 로우 디코더, 상기 칼럼 디코더 및 상기 기입/독출 회로 중 적어도 하나를 제어한다.
상기 목적을 달성하기 위한 복수의 워드라인들 및 복수의 비트라인들에 연결되며, 오버기입(overwrite)이 가능한 복수의 저항성 메모리 셀들을 구비하는 메모리 셀 어레이를 구비하는 저항성 메모리 장치의 동작 방법에서는 로우 어드레스 및 칼럼 어드레스에 응답하여 상기 복수의 메모리 셀들 중 하나를 선택 메모리 셀로 선택하고, 상기 메모리 셀 어레이 내에서 상기 선택 메모리 셀의 액세스 포인트부터의 거리에 기초하여 상기 선택 메모리 셀이 경험하는 저항값을 조절하여 상기 선택 메모리 셀에 대한 기입 동작을 수행한다.
본 발명의 실시예들에 따른 저항성 메모리 장치 및 저항성 메모리 장치의 동작 방법에서는 선택 메모리 셀의 액세스 포인트로부터의 거리에 기초하여 선택 메모리 셀이 경험하는 저항값을 조절하여 액세스 포인트로부터 가까운 거리에 위치하는 니어 셀에서 프로그램 전류로 인하여 오버슈트가 발생하는 것을 감소시킬 수 있다. 따라서 저항성 메모리 장치의 성능 및 내구성을 향상시킬 수 있다.
도 1은 본 발명의 실시예들에 따른 메모리 시스템을 나타내는 블록도이다.
도 2는 본 발명의 실시예들에 따른 도 1의 메모리 컨트롤러의 구성을 나타내는 블록도이다.
도 3은 본 발명의 실시예들에 따른 도 1의 메모리 장치를 나타내는 블록도이다.
도 4는 본 발명의 실시예들에 따른 도 3의 메모리 셀 어레이의 일예를 나타내는 회로도이다.
도 5a 내지 도 5c는 도 4의 메모리 셀의 변형 예들을 나타내는 회로도들이다.
도 6은 도 3의 메모리 셀 어레이의 다른 실시예를 나타낸다.
도 7a는 도 4의 메모리 셀이 싱글 레벨 셀인 경우 저항에 따른 메모리 셀들의 이상적인 분포를 나타내는 그래프이다.
도 7b는 도 4의 메모리 셀이 멀티 레벨 셀인 경우 저항에 따른 메모리 셀들의 이상적인 분포를 나타내는 그래프이다.
도 8a는 도 4의 메모리 셀의 전압-전류 특성 곡선을 나타내는 그래프이다.
도 8b는 도 4의 메모리 셀의 전압-전류 곡선을 나타낸다.
도 9는 본 발명의 실시예들에 따른 도 3의 메모리 장치에서 제어 회로의 구성을 나타내는 블록도이다.
도 10은 본 발명의 실시예들에 따른 도 3의 메모리 장치의 일부를 나타낸다.
도 11은 도 10의 메모리 장치에서 선택 메모리 셀과 액세스 포인트를 설명하기 위한 도면이다.
도 12 내지 도 13b는 도 10의 메모리 장치에서 선택 메모리 셀의 액세스 포인트로부터의 거리에 따라 로우 선택 스위치와 칼럼 선택 스위치에 인가되는 선택 전압을 조절하는 것을 나타낸다.
도 14, 도 15a 및 도 15b는 도 10의 메모리 장치에서 선택 메모리 셀의 액세스 포인트로부터의 거리에 따라 선택 비트라인을 멀티-스텝으로 프리차지하는 것을 나타낸다.
도 16, 도 17a 및 도 17b는 도 10의 메모리 장치에서 선택 메모리 셀의 액세스 포인트로부터의 거리에 따라 프로그램 전류를 멀티-스텝으로 인가하는 것을 나타낸다.
도 18은 본 발명의 실시예들에 따른 메모리 셀 어레이에 대한 등가 회로도이다.
도 19는 발명의 실시예들에 따른 메모리 장치에 대한 사시도이고, 도 20는 도 19의 A-A' 및 B-B' 부분을 절단하여 보여주는 단면도이다.
도 21a 및 21b는 도 3의 메모리 셀 어레이의 실시예를 나타내는 구조도 및 회로도이다.
도 22는 본 발명의 실시예들에 따른 저항성 메모리 장치의 동작 방법을 나타내는 흐름도이다.
도 23은 본 발명의 실시예들에 따른 비휘발성 메모리 모듈을 나타낸다.
도 24는 본 발명의 실시예들에 따른 모바일 시스템을 나타내는 블록도이다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.
도 1은 본 발명의 실시예들에 따른 메모리 시스템을 나타내는 블록도이다.
본 발명의 실시예에서, 상기 메모리 장치는 저항성 메모리 셀들을 포함함에 따라 저항성 메모리 장치로 지칭될 수 있다. 또는, 본 발명의 실시예에서 상기 메모리 장치는 다양한 종류의 메모리 셀들을 포함할 수 있으며, 예컨대 상기 메모리 셀들이 복수의 제1 신호 라인들 및 복수의 제2 신호 라인들이 교차하는 영역에 배치됨에 따라, 상기 메모리 장치는 크로스 포인트(cross-point) 메모리 장치로 지칭될 수 있다.
도 1을 참조하면, 메모리 시스템(10)은 메모리 컨트롤러(100) 및 저항성 메모리 장치(200)를 포함할 수 있다. 메모리 장치(200)는 메모리 셀 어레이(210), 제어 회로(300) 및 기입/독출 회로(300)를 포함할 수 있다. 메모리 셀 어레이(210)가 저항성 메모리 셀들을 포함하는 경우, 메모리 장치(200)는 저항성 메모리 장치로 호칭될 수 있다.
메모리 컨트롤러(100)는 호스트(Host)로부터의 기입(기록)/독출 요청에 응답하여 메모리 장치(200)에 저장된 데이터를 독출하거나, 또는 메모리 장치(200)에 데이터를 기록하도록 메모리 장치(200)를 제어할 수 있다. 구체적으로, 메모리 컨트롤러(100)는 메모리 장치(200)에 어드레스(ADDR), 커맨드(CMD) 및 제어 신호(CTRL)를 제공함으로써, 메모리 장치(200)에 대한 기입(또는 프로그램) 및 독출 동작을 수행할 수 있다.
또한, 기입될 데이터(DTA)와 독출된 데이터(DTA)가 메모리 컨트롤러(100)와 메모리 장치(200) 사이에서 송수신될 수 있다.
또한, 메모리 컨트롤러(100)는 독출 재시도(Read Retry) 컨트롤러(110) 및 ECC(Error Correction Code) 엔진(120)을 포함할 수 있다. ECC 엔진(120)은 메모리 장치(200)로부터 제공된 데이터에 대한 에러 검출 및 정정 동작을 수행할 수 있다.
도시되지는 않았으나, 메모리 컨트롤러(100)는 램(RAM), 프로세싱 유닛(processing unit), 호스트 인터페이스 (host interface) 및 메모리 인터페이스(memory interface)를 포함할 수 있다. 램은 프로세싱 유닛의 동작 메모리로서 이용될 수 있다. 프로세싱 유닛은 메모리 컨트롤러(100)의 동작을 제어할 수 있다. 호스트 인터페이스는 호스트(Host) 및 메모리 컨트롤러(100) 사이의 데이터 교환을 수행하기 위한 프로토콜(protocol)을 포함할 수 있다.
메모리 셀 어레이(210)는 복수의 제1 신호 라인들과 복수의 제2 신호 라인들이 교차하는 영역들에 각각 배치되는 복수의 메모리 셀들(미도시)을 포함할 수 있다. 복수의 메모리 셀들 각각은 하나의 비트를 저장하는 싱글 레벨 셀(SLC, single level cell)일 수 있으며, 또는 적어도 2 비트 이상의 데이터를 저장할 수 있는 멀티 레벨 셀(MLC, multi-level cell)일 수 있다.
또는, 메모리 셀 어레이(210)는 싱글 레벨 셀과 멀티 레벨 셀을 함께 포함하여도 무방하다. 하나의 메모리 셀에 하나의 비트의 데이터가 기록되는 경우, 메모리 셀들은 기록된 데이터에 따라 두 개의 저항 레벨 산포를 가질 수 있다. 또는, 하나의 메모리 셀에 2 개의 비트의 데이터가 기록되는 경우, 메모리 셀들은 기록된 데이터에 따라 네개의 저항 레벨 산포를 가질 수 있다. 또 다른 실시예에서, 하나의 메모리 셀에 3 비트의 데이터가 저장되는 트리플 레벨 셀(TLC, triple level cell)의 경우, 메모리 셀들은 기록된 데이터에 따라 여덟 개의 저항 레벨 산포를 가질 수 있다.
일 실시예에서, 메모리 셀 어레이(210)는 2차원 수평 구조의 메모리 셀들을 포함할 수 있다. 다른 실시예에서, 메모리 셀 어레이(210)는 3차원 수직 구조의 메모리 셀들을 포함할 수 있다.
한편, 메모리 셀 어레이(210)는 가변 저항 소자(미도시)를 포함하는 저항형 메모리 셀들 또는 저항성 메모리 셀들을 포함할 수 있다. 예를 들어, 가변 저항 소자가 상변화(phase change) 물질(GST, Ge-Sb-Te)로서 온도에 따라 저항이 변화하는 경우에는 저항성 메모리 장치는 PRAM이 될 수 있다. 다른 예를 들어, 가변 저항 소자가 상부 전극, 하부 전극 및 그 사이에 있는 전이금속 산화물(complex metal oxide)로 형성된 경우에는 저항성 메모리 장치는 RRAM이 될 수 있다. 또 다른 예를 들어, 가변 저항 소자가 자성체의 상부 전극, 자성체의 하부 전극및 그 사이에 있는 유전체로 형성된 경우에는 저항성 메모리 장치는 MRAM이 될 수 있다.
기입/독출 회로(400)는 메모리 셀들에 대한 기록 및 독출 동작을 수행한다. 기록/독출 회로(400)는 다수의 비트라인들을 통해 메모리 셀들에 연결될 수 있으며, 메모리 셀들에 데이터를 기록하기 위한 기록 드라이버와, 메모리 셀들의 저항 성분을 센싱하는 센스 앰프를 포함할 수 있다.
제어 회로(300)는 메모리 장치(200)의 전반적인 동작을 제어할 수 있으며, 또한 기입 및 독출 등의 메모리 동작을 수행하기 위하여 기입/독출 회로(400)를 제어할 수 있다. 예를 들어, 메모리 장치(200)에 대한 기입 및 독출 동작 등을 위하여, 제어 회로(300)는 기입 펄스 및 독출 펄스 등의 각종 펄스 신호를 기입/독출 회로(400)로 제공할 수 있으며, 기입/독출 회로(400)는 각종 펄스 신호에 따라 기입 전류(또는 기입 전압)나 독출 전류(또는 독출 전압)를 메모리 셀 어레이(210)로 제공할 수 있다.
메모리 장치(200)에 대한 기입 동작에 있어서, 기입 데이터에 따라 메모리 셀 어레이(210)의 메모리 셀의 가변 저항은 그 저항 값이 증가할 수 있으며, 또는 메모리 셀의 가변 저항은 그 저항 값이 감소할 수 있다. 예컨대, 메모리 셀 어레이(210)의 메모리 셀들 각각은 현재 저장된 데이터에 따른 저항 값을 가질 수 있으며, 각각의 메모리 셀들로 기록될 데이터에 따라 저항 값이 증가하거나 감소할 수 있다. 상기와 같은 기입 동작은 리셋(Reset) 기입 동작과 셋(Set) 기입 동작으로 분류될 수 있다. 저항성 메모리 셀에서 셋(Set) 상태는 상대적으로 낮은 저항 값을 가지며, 반면에 리셋(Reset) 상태는 상대적으로 높은 저항 값을 가질 수 있다. 리셋(Reset) 기입 동작은 가변 저항의 저항 값이 증가하는 방향으로 기입 동작을 수행하며, 셋(Set) 기입 동작은 가변 저항의 저항 값이 감소하는 방향으로 기입 동작을 수행한다.
한편, 메모리 장치(200)에서 독출된 데이터에 대해 검출된 에러가 정정 불가능할 때, 메모리 컨트롤러(100)는 메모리 장치(200)가 독출 재시도 모드에서 동작하도록 제어할 수 있다. 독출 재시도 동작은, 데이터 ‘0’과 데이터 ‘1’을 판별하는 기준(예컨대, 독출 기준)을 변경하면서 데이터를 독출(또는, 재독출)하고, 독출된 데이터에 대해 데이터 판별 동작을 수행함으로써 메모리 셀들의 저항 레벨 산포의 골(valley)을 분석하며, 분석 결과에 기반하여 데이터의 에러 발생이 최소화될 수 있는 독출 기준(Read Reference)을 선택하는 일련의 복구 알고리즘을 수행할 수 있다.
도 2는 본 발명의 실시예들에 따른 도 1의 메모리 컨트롤러의 구성을 나타내는 블록도이다.
도 2를 참조하면, 메모리 컨트롤러(100)는 버스(105)를 통하여 서로 연결되는 독출 재시도 컨트롤러(110), ECC 엔진(120), 호스트 인터페이스(130), 중앙 처리 장치(CPU, 130) 및 메모리 인터페이스(150)를 포함할 수 있다.
CPU(130)는 메모리 컨트롤러(100)의 전반적인 동작을 제어할 수 있으며, 메모리 장치(200)에 대한 메모리 동작에 관련된 각종 기능 블록들을 제어할 수 있다. 호스트 인터페이스(140)는 호스트와 인터페이스하여 호스트로부터 메모리 동작의 요청을 수신한다. 호스트 인터페이스(140)는 호스트로부터 데이터의 독출 및 기입 등의 각종 요청을 수신하고, 이에 응답하여 메모리 장치(200)에 대한 메모리 동작을 위한 각종 내부 신호들을 발생한다.
ECC 엔진(120)은 기입 데이터에 대한 ECC 인코딩 및 독출 데이터에 대한 ECC 디코딩 처리를 수행할 수 있으며, 메모리 장치(200)로부터 독출된 데이터에 대해 에러 검출 결과를 생성하고, 또한 독출된 데이터에 대해 에러 정정 동작을 수행할 수 있다. 독출 재시도 컨트롤러(110)는 전술한 실시예에서와 같은 메모리 장치(200)에 대한 독출 재시도 모드에서의 동작을 제어하기 위한 각종 정보를 제공할 수 있다. 메모리 인터페이스(150)는 메모리 컨트롤러(100) 내부에서 생성된 각종 신호들(예컨대, 커맨드, 어드레스, 모드 신호 및 기준 정보 등)을 메모리 장치(200)와 송수신하기 위한 인터페이싱을 수행할 수 있다.
도 3은 본 발명의 실시예들에 따른 도 1의 메모리 장치를 나타내는 블록도이다.
도 3을 참조하면, 메모리 장치(200)는 메모리 셀 어레이(210), 기입/독출 회로(400) 및 제어 회로(300)를 포함할 수 있다. 또한, 메모리 장치(200)는 로우 디코더(210), 칼럼 디코더(230), 전압 생성기(240) 및 기준 신호 생성기(250)를 더 포함할 수 있다. 또한, 기입/독출 회로(400)는 기입 드라이버(410), 독출 회로(420), 기입 버퍼(430), 페이지 버퍼(440) 및 베리파이 회로(450)를 포함할 수 있다.
메모리 셀 어레이(110)에 구비되는 메모리 셀들은 워드라인들(WL) 및 비트라인들(BL)에 연결될 수 있다. 비트라인들(BL) 및 워드라인들(WL)을 통해 각종 전압 신호나 전류 신호가 제공됨에 따라, 선택된 메모리 셀들에 대해서는 데이터가 기입되거나 독출되며, 나머지 비선택된 메모리 셀들에 대해서는 기입이나 독출이 수행되는 것이 방지될 수 있다.
커맨드(CMD)에 수반하여 액세스할 메모리 셀을 지시하기 위한 어드레스(또는 액세스 어드레스, ADDR)가 수신될 수 있으며, 어드레스(ADDR)는 메모리 셀 어레이(210)의 워드 라인들(WL)을 선택하기 위한 로우 어드레스(R_ADDR)와 메모리 셀 어레이(210)의 비트 라인들(BL)을 선택하기 위한 칼럼 어드레스(C_ADDR)를 포함할 수 있다. 로우 디코더(220)는 로우 어드레스(R_ADDR)에 응답하여 워드 라인 선택 동작을 수행하며, 칼럼 디코더(230)는 칼럼 어드레스(C_ADDR)에 응답하여 비트 라인 선택 동작을 수행한다.
기입/독출 회로(400)는 비트 라인들(BL)에 연결되어 메모리 셀에 데이터를 기입하거나, 메모리 셀로부터 데이터를 독출할 수 있다. 기입/독출 회로(400)는 로우 디코더(220) 및 칼럼 디코더(230)에 연결될 수 있다.
예컨대, 전압 생성기(240)로부터의 셋 전압(VST)이나 리셋 전압(VRST) 등이 선택된 메모리 셀로 제공될 수 있으며, 인히빗 전압들(Vinhx, Vinhy)이 비선택 워드라인들 및 비선택 비트라인들에 제공될 수 있다. 또한 독출 동작시 전압 생성기(240)로부터의 독출 전압(VRD)이 선택된 메모리 셀로 제공될 수 있다. 기입/독출 회로(400)는 데이터에 따른 기입 전압이나 기입 전류를 칼럼 디코더(230)를 통해 메모리 셀 어레이(210)로 제공할 수 있다. 또한, 데이터 독출 동작시 기입/독출 회로(400)는 데이터를 판정하기 위하여 비트 라인(BL)의 일 노드(예컨대, 센싱 노드)에 연결되는 비교부를 구비하고, 센싱 노드의 센싱 전압이 나 센싱 전류에 대한 비교 동작을 통해 데이터 값을 판독할 수 있다. 기준 신호 생성기(250)가 기준 전압(VREF) 및/또는 기준 전류(IREF)를 기입/독출 회로(400)로 제공함에 따라 데이터 판독 동작에 이용될 수 있다.
기입/독출 회로(400)는 독출된 데이터에 대한 판독 결과에 기입 동작의 성공 여부를 나타내는 패스/페일 신호(P/F)를 제어 회로(300)에 제공할 수 있다. 제어 회로(300)는 패스/페일 신호(P/F)를 참조하여 의하여 메모리 셀 어레이(110)의 기입 및 독출 동작을 제어할 수 있다.
제어 회로(300)는 메모리 컨트롤러(200)로부터 수신한 커맨드(CMD), 어드레스(ADDR), 제어 신호(CTRL) 및 패스/페일 신호(P/F)를 기초로 하여, 복수의 제어 신호들(CTL1~CTL4)을 생성할 수 있다. 제어 회로(300)는 제1 제어 신호(CTL1)는 전압 생성기(240)에 제공하고, 제2 제어 신호(CTL2)는 기준 신호 생성기(250)에 인가하고, 제3 제어 신호(CTL3)는 기입/독출 회로(400)에 인가하고, 제4 제어 신호(CTL4)는 로우 디코더(220)에 제공하고, 제5 제어 신호(CTL5)는 칼럼 디코더(220)에 제공할 수 있다.
제어 회로(300)는 로우 어드레스(R_ADDR) 및 칼럼 어드레스(C_ADDR)에 기초하여 메모리 셀 어레이(310) 내에서 타겟 페이지의 선택 메모리 셀의 액세스 포인트로부터의 거리에 따라 상기 선택 메모리 셀이 경험하는 저항값을 조절하도록 로우 디코더(220), 칼럼 디코더(230) 및 기입/독출 회로(230) 중 적어도 하나를 제어할 수 있다.
도 4는 본 발명의 실시예들에 따른 도 3의 메모리 셀 어레이의 일 예를 나타내는 회로도이다.
메모리 셀 어레이(210a)는 복수의 셀 블록들을 포함할 수 있으며, 도 4는 하나의 셀 블록을 나타낼 수 있다.
도 4를 참조하면, 메모리 셀 어레이(210a)는 복수의 워드 라인들(WL1~WLn, n은 3 이상의 자연수), 복수의 비트 라인들(BL1~BLm, m은 3 이상의 자연수) 및 복수의 메모리 셀들(214)을 포함할 수 있다. 또한, 동일한 워드 라인에 연결되는 메모리 셀들(214)을 페이지(page, 213) 단위로 정의할 수 있다.
복수의 메모리 셀들(214)의 각각은 가변 저항(R) 및 선택 소자(D)를 포함할 수 있다. 여기서, 가변 저항(R)은 가변 저항 소자 또는 가변 저항 물질이라고 지칭할 수 있고, 선택 소자(D)는 스위칭 소자라고 지칭할 수 있다. 가변 저항(R)은 복수의 비트 라인들(BL1~BLm) 중 하나와 선택 소자(D)의 사이에 연결되며, 선택 소자(D)는 가변 저항(R)과 복수의 워드 라인들(WL1~WLn) 중 하나의 사이에 연결될 수 있다.
가변 저항(R)은 인가되는 전기적 펄스에 의해 복수 개의 저항 상태들 중 하나로 변동될 수 있다. 일실시예에서, 가변 저항(R)은 전류 량에 따라 결정 상태가 변화하는 상변화 물질(phase-change material)을 포함할 수 있다. 상변화 물질은 2개의 원소를 화합한 GaSb, InSb, InSe. Sb2Te3, GeTe, 3개의 원소를 화합한 GeSbTe, GaSeTe, InSbTe, SnSb2Te4, InSbGe, 4개의 원소를 화합한 AgInSbTe, (GeSn)SbTe, GeSb(SeTe) 등 다양한 종류의 물질을 사용할 수 있다.
이러한 상변화 물질은 비교적 저항이 높은 비정질 상태(amorphous state)와 비교적 저항이 낮은 결정 상태(crystal state)를 가질 수 있다. 이러한 상변화 물질은 전류의 양에 따라 발생되는 주울 열(Joule's heat) 의해 상(phase)이 변화될 수 있다. 그리고, 이와 같은 상변화를 이용하여 데이터를 기입할 수 있다.
다른 실시예에서, 가변 저항(R)은 상변화 물질 대신, 페로브스카이트(perovskite) 화합물들, 전이 금속산화물(transition metal oxide), 자성체 물질(magnetic materials), 강자성(ferromagnetic) 물질들 또는 반강자성(antiferromagnetic) 물질들을 포함할 수도 있다.
선택 소자(D)는 복수의 워드 라인들(WL1~WLn) 중 어느 하나와 가변 저항(R) 사이에 연결될 수 있으며, 연결된 워드 라인과 비트 라인에 인가되는 전압에 따라 가변 저항(R)으로의 전류 공급을 제어할 수 있다. 예를 들어, 선택 소자(D)는 PN 접합 또는 PIN 접합 다이오드일 수 있으며, 다이오드의 애노드(anode)가 가변 저항(R)에 연결되고, 다이오드의 캐소드(cathode)가 워드 라인들(WL1~WLn) 중 하나에 연결될 수 있다. 이때, 다이오드의 애노드와 캐소드 사이의 전압 차가 다이오드의 문턱 전압보다 커지면, 다이오드가 턴 온되어 가변 저항(R)에 전류가 공급될 수 있다.
도 5a 내지 도 5c는 도 4의 메모리 셀의 변형 예들을 나타내는 회로도들이다.
도 5a를 참조하면, 메모리 셀(214a)은 가변 저항(Ra)을 포함하고, 가변 저항(Ra)은 비트라인(BL)과 워드라인(WL) 사이에 연결될 수 있다. 메모리 셀(214a)은 비트라인(BL)과 워드라인(WL)에 각각 인가되는 전압들에 의해서 데이터를 저장할 수 있다.
도 5b를 참조하면, 메모리 셀(214b)은 가변 저항(Rb)과 양방향 다이오드(Db)를 포함할 수 있다. 가변 저항(Rb)은 데이터를 저장하기 위한 저항 물질을 포함할 수 있다. 양방향 다이오드(Db)는 가변 저항(Rb)과 워드라인(WL)사이에 연결되며, 가변 저항(Rb)은 비트 라인(BL)과 양방향 다이오드(Db) 사이에 연결될 수 있다. 양방향 다이오드(Db)와 가변 저항(Rb)의 위치는 서로 바뀔 수도 있다. 양방향 다이오드(Db)를 통해서 비선택 저항 셀에 흐르게 되는 누설 전류를 차단할 수 있다. 도 5b에서 가변 저항(Rc)은 GST와 같은 상변화 물질을 포함할 수 있고, 양방향 다이오드(Db)는 OTS(Ovonic Threshold Switch, 오보닉 문턱 스위치)를 포함할 수 있다.
도 5c를 참조하면, 메모리 셀(124c)은 가변 저항(Rc)과 트랜지스터(TR)를 포함할 수 있다. 트랜지스터(TR)는 워드 라인(WL)의 전압에 따라 가변 저항(Rc)에 전류를 공급 또는 차단하는 선택 소자, 즉, 스위칭 소자일 수있다. 도 5c의 실시예에서는, 워드 라인(WL) 이외에, 가변 저항(Rc)의 양 단의 전압 레벨을 조절하기 위한 소스라인(SL)이 추가로 구비될 수 있다. 트랜지스터(TR)는 가변 저항(Rc)과 소스 라인(SL) 사이에 연결되며, 가변 저항(R)은 비트 라인(BL)과 트랜지스터(TR) 사이에 연결될 수 있다. 트랜지스터(TR)와 가변 저항(Rc)의 위치는 서로 바뀔 수도 있다. 메모리 셀(MCc)은 워드라인(WL)에 의해서 구동되는 트랜지스터(TR)의 온/오프 여부에 따라 선택 또는 비선택될 수 있다.
도 6은 도 3의 메모리 셀 어레이의 다른 실시예를 나타낸다.
도 6을 참조하면, 메모리 셀 어레이(210b)는 3차원 적층 구조를 가질 수도 있다. 3차원 적층 구조는 다수의 메모리 셀 레이어(211_1~211_8)가 수직으로 적층된 형태를 의미한다. 도면에서는 8개의 메모리 셀 레이어(211_1~211_8)가 적층된 것을 예로 들고 있으나, 이에 한정되는 것은 아니다.
메모리 셀 어레이(210b)가 3차원 적층 구조일 경우, 각 메모리 셀 레이어(211_1~211_8)는 도 4에 도시된 크로스 포인트 구조일 수 있다.
도 7a는 도 4의 메모리 셀이 싱글 레벨 셀인 경우 저항에 따른 메모리 셀들의 이상적인 분포를 나타내는 그래프이다.
도 7a를 참조하면, 가로축은 저항을 나타내고, 세로축은 메모리 셀들의 개수를 나타낸다. 예를 들어, 메모리 셀(예를 들어, 124)이 1 비트로 프로그램되는 싱글 레벨 셀인 경우, 메모리 셀은 저 저항 상태(LRS) 또는 고 저항 상태(HRS)를가질 수 있다. 메모리 셀(124)에 기입 펄스를 인가하여 메모리 셀을 고 저항 상태(HRS)에서 저 저항 상태(LRS)로 스위칭하는 동작을 셋(set) 동작 또는 셋 기입 동작이라고 한다. 또한, 메모리 셀에 기입 펄스를 인가하여 메모리 셀을 저 저항 상태(LRS)에서 고 저항 상태(HRS)로 스위칭하는 동작을 리셋(reset) 동작 또는 리셋 기입 동작이라고 한다.
저 저항 상태(LRS)에 따른 산포와 고 저항 상태(HRS)에 따른 산포 사이의 임의의 저항을 임계 저항(Rth)으로 설정할 수 있다. 메모리 셀들에 대한 독출 동작에서, 독출 결과가 임계 저항(Rth) 이상인 경우에는 고 저항 상태(HRS)인 것으로 판단하고, 독출 결과가 임계 저항(Rth) 이하인 경우에는 저 저항 상태(LRS)인 것으로 판단한다. 이때, 임계 저항(Rth)에 상응하는 독출 기준(REF)에 대한 정보는 메모리 컨트롤러(100)로부터 수신될 수 있다.
도 7b는 도 4의 메모리 셀이 멀티 레벨 셀인 경우 저항에 따른 메모리 셀들의 이상적인 분포를 나타내는 그래프이다.
도 7b를 참조하면, 가로축은 저항을 나타내고, 세로축은 메모리 셀들의 개수를 나타낸다. 예를 들어, 메모리 셀이 2 비트로 프로그램되는 멀티 레벨 셀인 경우, 메모리 셀은 제1 저항 상태(RS1), 제2 저항 상태(RS2), 제3 저항 상태(RS3) 및 제4 저항 상태(RS4) 중 하나를 가질 수 있다. 일 실시예에서, 제1 저항 상태(RS1) 및 제2 저항 상태(RS2)를 저 저항 상태라고 지칭할 수 있고, 제3 저항 상태(RS3) 및 제4 저항 상태(RS4)를 고 저항 상태라고 지칭할 수 있다.
제1 저항 상태(RS1)에 따른 산포와 제2 저항 상태(RS2)에 따른 산포 사이의 임의의 저항을 제1 임계 저항(Rth1)으로 설정하고, 제2 저항 상태(RS2)에 따른 산포와 제3 저항 상태(RS3)에 따른 산포 사이의 임의의 저항을 제2 임계 저항(Rth2)으로 설정하고, 제3 저항 상태(RS3)에 따른 산포와 제4 저항 상태(RS4)에 따른 산포 사이의 임의의 저항을 제3 임계 저항(Rth3)으로 설정할 수 있다. 메모리 셀들(MC)에 대한 독출 동작에서, 독출 결과가 제1 임계 저항(Rth1) 이상인 경우에는 제2 내지 제4 저항 상태들(RS2, RS3, RS4) 중 하나인 것으로 판단하고, 독출 결과가 제1 임계 저항(Rth1) 이하인 경우에는 제1 저항 상태(RS1)인 것으로 판단한다. 이때, 제1 내지 제3 임계 저항(Rth1, Rth2, Rth3)에 상응하는 독출 기준들(REFa, REFb, REFc)에 대한 정보는 메모리 컨트롤러(100)로부터 수신될 수 있다.
도 8a는 도 4의 메모리 셀의 전압-전류 특성 곡선을 나타내는 그래프이다.
도 8a을 참조하면, 가로축은 전압(Voltage)을 나타내고, 세로축은 전류(Current)를 나타낸다. 메모리 셀(214)은 인가되는 전압이 증가함에 따라 고저항 상태(HRS)에서 저저항 상태(LRS)로 셋 기입 상태의 스위칭 동작을 나타낸다. 메모리 셀(214)은 전압이 감소함에 따라 저저항 상태(LRS)에서 고저항 상태(HRS)로 리셋 기입 상태의 스위칭 동작을 나타낸다. 메모리 셀(214)은 소정 전압에서 독출 전류(IR)를 검출하여 저저항 상태 또는 고저항 상태를 판단할 수 있다.
도 8b는 도 4의 메모리 셀의 전압-전류 곡선을 나타낸다.
도 8b를 참조하면, 제1 곡선(171)은 선택 소자(D)에 전류가 흐르지 않는 상태의 전압-전류 관계를 나타낸다. 여기서, 선택 소자(D)sms 제1 전압 레벨(173)의 문턱 전압(Vt)을 갖는 스위칭 소자로 작동할 수 있다. 전압과 전류가 0인 상태에서 전압이 서서히 증가할 때, 전압이 문턱 전압(Vt)(즉, 제1 전압 레벨(173))에 도달할 때까지 선택 소자(D)에는 거의 전류가 흐르지 않을 수 있다. 그러나 전압이 문턱 전압(Vt)을 초과하자마자, 선택 소자층(D)에 흐르는 전류가 급격히 증가할 수 있고, 선택 소자(D)에 인가되는 전압은 포화전압(Vs)(즉, 제2 전압 레벨(174))까지 감소하게 된다.
제2 곡선(172)은 선택 소자(D)에 전류가 흐르는 상태에서의 전압-전류 관계를 나타낸다. 선택 소자(D)에 흐르는 전류가 제1 전류 레벨(176)보다 커짐에 따라 선택 소자(D)에 인가되는 전압은 제2 전압 레벨(174)보다 약간 증가할 수 있다. 예를 들어, 선택 소자(D)에 흐르는 전류가 제1 전류 레벨(176)로부터 제2 전류 레벨(177)까지 상당히 증가하는 동안 선택 소자(D)에 인가되는 전압은 제2 전압 레벨(174)로부터 미미하게 증가할 수 있다. 즉, 선택 소자(D)을 통해 전류가 일단 흐르게 되면, 선택 소자(D)에 인가되는 전압은 포화 전압(Vs)으로 거의 유지될 수 있다. 만약, 전류가 유지 전류 레벨(즉, 제1 전류 레벨(176)) 이하로 감소하게 되면, 선택 소자(D)는 다시 저항 상태로 전환되어, 전압이 문턱 전압(Vt)으로 증가할 때까지 전류를 효과적으로 블로킹할 수 있다.
도 9는 본 발명의 실시예들에 따른 도 3의 메모리 장치에서 제어 회로의 구성을 나타내는 블록도이다.
도 9를 참조하면, 제어 회로(300)는 커맨디 디코더(310), 어드레스 버퍼(320), 위칭 정보 생성기(330), 제어 신호 생성기(340) 및 레지스터(350)를 포함할 수 있다.
커맨드 디코더(310)는 커맨드 신호(CMD)를 디코딩하여 디코딩된 커맨드(D_CMD)를 제어 신호 생성기(340)에 제공할 수 있다.
어드레스 버퍼(320)는 어드레스 신호(ADDR)를 수신하고, 어드레스 신호(ADDR) 중 로우 어드레스(R_ADDR)는 로우 디코더(220) 및 위치 정보 생성기(330)에 제공하고, 칼럼 어드레스(C_ADDR)는 칼럼 디코더(230) 및 위치 정보 생성기(330)에 제공할 수 있다.
위치 정보 생성기(330)는 로우 어드레스(R_ADDR) 및 칼럼 어드레스(C_ADDR)를 수신하고, 로우 어드레스(R_ADDR)를 제1 기준 어드레스(RRA)와 비교하고 칼럼 어드레스(C_ADDR)를 제2 기준 어드레스(RCA)와 비교하고 로우 어드레스(R_ADDR) 및 칼럼 어드레스(C_ADDR)가 지정하는 선택 메모리 셀의 위치 정보를 나타내는 위치 정보들(PSI1, PSI2)를 생성할 수 있다. 위치 정보 생성기(330)는 생성된 위치 정보들(PSI1, PSI2)을 제어 신호 생성기(340)에 제공할 수 있다.
여기서, 위치 정보(PSI1)는 선택 메모리 셀의 로우 디코더(220)로부터 로우 방향으로의 제1 거리 정보를 포함할 수 있고, 위치 정보(PSI2)는 선택 메모리 셀의 칼럼 디코더(230)로부터 칼럼 방향으로의 제2 거리 정보를 포함할 수 있다. 보다 상세하게는 위치 정보(PSI1)는 선택 메모리 셀에 연결되는 선택 비트라인을 선택하는 로우 선택 스위치(제1 액세스 포인트)로부터 선택 메모리 셀까지의 로우 방향으로의 제1 거리 정보를 포함할 수 있다. 위치 정보(PSI2)는 선택 메모리 셀에 연결되는 선택 비트라인을 선택하는 칼럼 선택 스위치(제2 액세스 포인트)로부터 선택 메모리 셀까지의 칼럼 방향으로의 제2 거리 정보를 포함할 수 있다.
레지스터(350)는 제1 기준 어드레스(RRA) 및 제2 기준 어드레스(RCA)를 저장하고, 제1 기준 어드레스(RRA) 및 제2 기준 어드레스(RCA)를 위치 정보 생성기(350)에 제공할 수 있다.
제어 신호 생성기(340)는 디코딩된 커맨드(D_CMD) 및 위치 정보들(PSI1, PSI2)을 수신하고 디코딩된 커맨드(D_CMD)가 지시하는 동작과 위치 정보들(PSI1, PSI2)이 나타내는 선택 메모리 셀의 액세스 포인트로부터의 거리에 기초하여 제1 내지 제5 제어 신호들(CLT1~CLT5)을 생성할 수 있다.
제어 신호 생성기(340)는 제1 제어 신호(CTL1)는 전압 생성기(240)에 제공하고, 제2 제어 신호(CTL2)는 기준 신호 생성기(250)에 제공하고, 제3 제어 신호(CTL3)는 기입/독출 회로(400)에 제공하고, 제4 제어 신호(CTL4)는 로우 디코더(220)에 제공하고, 제5 제어 신호(CTL5)는 칼럼 디코더(230)에 제공할 수 있다.
도 10은 본 발명의 실시예들에 따른 도 3의 메모리 장치의 일부를 나타낸다.
도 10을 참조하면, 메모리 장치(100)는 메모리 셀 어레이(210), 로우 디코더(220), 칼럼 디코더(230), 기입 드라이버(410) 및 독출 회로(420)를 포함한다.
도 10에서는 설명의 편의를 위하여 워드라인들(WL1, WL2)과 비트라인들(BL1, BL2)에 연결되는 메모리 셀들(MC1, MC2, MC3, MC4)을 도시하였고, 메모리 셀(MC1)이 선택 메모리 셀(SMC)이고, 메모리 셀들(MC2, MC3, MC4)이 비선택 메모리 셀(UMC)들로 가정한다. 메모리 셀들(MC1, MC2, MC3, MC4) 서로 직렬로 연결되는 상변화 소자(GST)와 선택 소자(OST)를 포함한다.
비선택 메모리 셀들이 연결되는 워드라인(WL2)에는 인히빗 전압(Vinhx)이 인가되고, 비선택 메모리 셀들이 연결되는 비트라인(BL2)에는 인히빗 전압(Vinhx)이 인가된다.
로우 디코더(220)는 프리 디코더(221) 및 로우 선택 스위치들(LX1, LX2) 및 글로벌 선택 스위치(GX1)을 포함한다. 프리 디코더(221)는 로우 어드레스(R_ADDR) 및 제4 제어 신호(CTL4)를 디코딩하여 로우 선택 신호(RSEL)와 글로벌 선택 신호(GRSEL1)를 로우 선택 스위치들(LX1, LX2) 및 글로벌 선택 스위치(GX1)에 인가한다. 로우 선택 스위치들(LX1, LX2)은 제1 노드(N1)에서 글로벌 선택 스위치(GX1)에 병렬로 연결될 수 있다.
프리 디코더(221)는 로우 선택 신호(RSEL1)를 하이 레벨로 인가하여 로우 선택 스위치(LX1)을 턴-온시키고, 로우 선택 신호(RSEL2)를 로우 레벨로 인가하여 로우 선택 스위치(LX2)를 턴-오프시켜 워드라인(WL1)을 선택하고, 글로벌 선택 신호(GRSEL1)를 하이 레벨로 인가하여, 기입 드라이버(410)를 선택 워드라인(WL1)에 연결시킬 수 있다. 기입 드라이버(410)는 글로벌 선택 스위치(GX1)와 네거티브 전압(VNEG) 사이에 연결될 수 있고, 제어 신호(CTL32)를 수신할 수 있다. 제어 신호(CTL32)는 제어 신호(CTL3)에 포함될 수 있다.
칼럼 디코더(230)는 프리 디코더(231) 및 칼럼 선택 스위치들(LY1, LY2) 및 글로벌 선택 스위치(GY1)을 포함한다. 프리 디코더(231)는 칼럼 어드레스(C_ADDR) 및 제5 제어 신호(CTL5)를 디코딩하여 칼럼 선택 신호(CSEL)와 글로벌 선택 신호(GCSEL1)를 칼럼 선택 스위치들(LY1, LY2) 및 글로벌 선택 스위치(GY1)에 인가한다. 칼럼 선택 스위치들(LY1, LY2)은 제2 노드(N2)에서 글로벌 선택 스위치(GY1)에 병렬로 연결될 수 있다.
프리 디코더(231)는 칼럼 선택 신호(CSEL1)를 로우 레벨로 인가하여 칼럼 선택 스위치(LY1)을 턴-온시키고, 칼럼 선택 신호(CSEL2)를 하이 레벨로 인가하여 칼럼우 선택 스위치(LY2)를 턴-오프시켜 비트라인(BL1)을 선택하고, 글로벌 선택 신호(GCSEL1)를 로우 레벨로 인가하여, 독출 회로(410)를 선택 비트라인(BL1)에 연결시킬 수 있다. 독출 회로(420)는 글로벌 선택 스위치(GY1)에 연결되고, 제어 신호(CTL31)를 수신할 수 있다. 제어 신호(CTL31)는 제어 신호(CTL3)에 포함될 수 있다.
선택 메모리 셀(SMC)에 연결되는 선택 워드라인(WL1)을 선택하는 로우 선택 스위치(LX1)에 해당하는 제1 액세스 포인트(AP1) 및 선택 메모리 셀(SMC)에 연결되는 선택 비트라인(BL1)을 선택하는 칼럼 선택 스위치(LY1)에 해당하는 제2 액세스 포인트(AP2) 중 적어도 하나로부터 상기 선택 메모리 셀(SMC)까지의 거리에 따라서 선택 메모리 셀(SMC)이 경험하는 셋 기입 전류 또는 리셋 기입 전압에 의한 영향이 달라질 수 있다.
도 11은 도 10의 메모리 장치에서 선택 메모리 셀과 액세스 포인트를 설명하기 위한 도면이다.
도 10 및 도 11을 참조하면, 메모리 셀 어레이(210)에서, 로우 어드레스와 칼럼 어드레스에 의하여 선택된 선택 메모리 셀(SMC)과 동일한 워드라인에 연결된 비선택 메모리 셀들은 기생 저항 성분, 예를 들어 워드라인 저항(RLWL)으로 나타낼 수 있다. 워드라인은 기생 커패시턴스 성분, 즉 워드라인 커패시터(CLWL)을 포함할 수 있다. 워드라인 커패시터(CLWL)는 매우 작을 수 있다. 또한, 메모리 셀 어레이(210)에서, 로우 어드레스와 칼럼 어드레스에 의하여 선택된 선택 메모리 셀(SMC)과 동일한 비트라인에 연결된 비선택 메모리 셀들은 기생 저항 성분, 예를 들어 비트라인 저항(RLBL)으로 나타낼 수 있다. 비트라인은 기생 커패시턴스 성분, 즉 비트라인 커패시터(CLBL)을 포함할 수 있다. 비트라인 커패시터(CLBL)는 매우 작을 수 있다.
즉, 선택 메모리 셀(SMC)의 제1 액세스 포인느(AP1)에서의 제1 거리(d1) 및 제2 액세스 포인트(AP2)에서의 제2 거리(d2)에 따라 선택된 메모리 셀(SMC)이 경험하는 저항값이 달라질 수 있다. 즉, 선택 메모리 셀(SMC)이 액세스 포인트들(AP1, AP2)에서 가까울수록, 선택 메모리 셀(SMC)이 경험하는 저항값이 작아지게 된다. 따라서, 선택 메모리 셀(SMC)의 메모리 셀 어레이(210) 내에서의 위치에 관계없이 동일한 조건으로 기입 동작을 수행하면(셋 기입 전류를 인가하면), 액세스 포인트들(AP1, AP2)에 가까운 니어(near) 메모리 셀들에서는 오버슈트(overshoot)가 발생하여 메모리 장치(200)의 성능 및 내구성이 열화될 수 있다.
도 12, 도 14 및 도 16은 각각 도 10의 메모리 장치를 보다 상세히 나타낸다.
도 12, 도 14 및 도 16에서는 각각 도 10의 독출 회로(420)가 프리차지 회로(421)와 클램핑 회로(425)를 포함하고, 도 10의 기입 드라이버(410)가 데이터 감지 노드(SDL)와 네거티브 전압들(VNEG1, VNEG2) 사이에 서로 병렬로 연결되는 엔모스 트랜지스터들(411, 412, 413)을 포함하는 것으로 가정한다. 엔모스 트랜지스터들(411, 412, 413)은 각각 전류원에 해당할 수 있다. 또한, 엔모스 트랜지스터들(411, 412, 413) 각각에는 프로그램 전류 제어 신호들(PCCS)이 인가되는 것으로 가정한다.
도 12, 도 14 및 도 16을 참조하면, 프리차지 회로(421)는 전원 전압(VPP)와 프리차지 노드(PCN) 사이에 연결되는 제1 피모스 트랜지스터(422)를 포함하고, 제1 피모스 트랜지스터(422)의 게이트는 프리차지 제어 신호(PCS)를 수신할 수 있다.
클램핑 회로(425)는 프리차지 회로(421)와 병렬로 프리차지 노드(PCN)에 연결되고, 제2 피모스 트랜지스터(426), 제1 엔모스 트랜지스터(427), 제3 피모스 트랜지스터(428) 및 제2 엔모스 트랜지스터(429)를 포함할 수 있다.
제2 피모스 트랜지스터(426)와 제1 엔모스 트랜지스터(427)은전원 전압(VPP)과 프리차지 노드(PCN) 사이에 직렬로 연결되고, 제3 피모스 트랜지스터(428) 및 제2 엔모스 트랜지스터(429)는 프리차지 노드(PCN) 사이에 직렬로 연결될 수 있다. 제2 피모스 트랜지스터(426), 제1 엔모스 트랜지스터(427), 제3 피모스 트랜지스터(428) 및 제2 엔모스 트랜지스터(429) 각각의 게이트에는 클램핑 제어 신호들(CCS1, CCS2, CCS3, CCS4)가 인가될 수 있다.
프리차지 제어 신호(PCS) 및 클램핑 제어 신호들(CCS1, CCS2, CCS3, CCS4)은 제어 신호(CTL31)에 포함될 수 있다.
선택 메모리 셀(SMC)에 연결되는 선택 워드라인(WLj)은 하이 레벨의 로우 선택 신호(RSELj)에 응답하여 턴-온되는 로우 선택 스위치(LXj)와 글로벌 선택 스위치(GX1)을 통하여 기입 드라이버(410)에 연결되고, 선택 메모리 셀(SMC)에 연결되는 선택 비트라인(BLi)은 로우 레벨의 칼럼 선택 신호(CSELi)에 응답하여 턴-온되는 칼럼 선택 스위치(LYi)와 글로벌 선택 스위치(GY1)을 통하여 프리차지 회로(421)와 클램핑 회로(425)에 연결될 수 있다.
도 12 내지 도 13b는 도 10의 메모리 장치에서 선택 메모리 셀의 액세스 포인트로부터의 거리에 따라 로우 선택 스위치와 칼럼 선택 스위치에 인가되는 선택 전압을 조절하는 것을 나타낸다.
도 12 및 도 13a을 참조하면, 선택 메모리 셀(SMC)의 액세스 포인트들(AP1, AP2)로부터의 거리에 따라 로우 선택 스위치(LXj)에 인가되는 로우 선택 신호(RSELj)와 칼럼 선택 스위치(LYi)에 인가되는 칼럼 선택 신호(CSELi)의 레벨을 조절하여 선택 메모리 셀(SMC)의 액세스 포인트(AP1, AP2)의 거리에 따라 선택 메모리 셀(SMC)이 경험하는 저항값을 조절할 수 있다.
즉, 선택 메모리 셀(SMC)이 액세스 포인트에서 상대적으로 가까운 니어 셀인 경우에는 로우 선택 스위치(LXj)와 칼럼 선택 스위치(LYi)의 저항값이 증가하도록 제어 회로(300)는 로우 선택 신호(RSELj)와 칼럼 선택 신호(CSELi)의 레벨을 조절할 수 있다.
또한, 선택 메모리 셀(SMC)이 액세스 포인트에서 상대적으로 먼 파(far) 셀인 경우에는 로우 선택 스위치(LXj)와 칼럼 선택 스위치(LYi)의 저항값이 감소하도록 제어 회로(300)는 로우 선택 신호(RSELj)와 칼럼 선택 신호(CSELi)의 레벨을 조절할 수 있다.
도 12에서 제1 피모스 트랜지스터(422)의 게이트에는 접지 전압(VSS)의 프리차지 제어 신호(PCS)가 인가되고, 제2 피모스 트랜지스터(426)에는 접지 전압(VSS) 레벨의 클램핑 제어 신호(CCS1)이 인가되고, 제3 피모스 트랜지스터(428)의 게이트에는 접지 전압(VSS)의 클램핑 제어 신호(CCS3)가 인가되고, 제1 엔모스 트랜지스터(427)의 게이트에는 하이 레벨(H)의 클램핑 제어 신호(CCS2)가 인가되고, 제2 엔모스 트랜지스터(429)의 게이트에는 로우 레벨(L)의 클램핑 제어 신호(CCS4)가 인가될 수 있다. 또한 엔모스 트랜지스터들(411, 412) 각각의 게이트에는 하이 레벨(H)의 프로그램 전류 제어 신호(PCCS)가 인가되고 엔모스 트랜지스터(413)의 게이트에는 로우 레벨(L)의 프로그램 전류 제어 신호(PCCS)가 인가되어 대기 전류(IHOLD)와 프로그램 전류(IPGM1)가 선택 비트라인(WLj)을 통하여 선택 메모리 셀(SMC)에 인가될 수 있다.
도 12 및 도 13b를 참조하면, 대기 구간인 제1 구간(INT1)에서는 칼럼 선택 스위치(LYi)와 글로벌 선택 스위치(GY1)에는 접지 전압 레벨(VSS)을 가지는 칼럼 선택 신호(CSELi)와 글로벌 선택 신호(GCSEL1)가 인가되고, 로우 선택 스위치(LXj)와 글로벌 선택 스위치(GY1)에는 전원 전압(VDD) 레벨을 가지는 로우 선택 신호(RSELj)와 글로벌 선택 신호(GRSEL1)가 인가되고, 엔모스 트랜지스터(411)의 게이트에는 전원 전압(VDD) 레벨의 제1 프로그램 전류 제어 신호(PCCS1)가 인가되고, 엔모스 트랜지스터(412)의 게이트에는 제1 네거티브 전압(VNEG1) 레벨의 제2 프로그램 전류 제어 신호(PCCS2)가 인가된다. 따라서 선택된 메모리 셀(SMC)에는 프로그램 전류가 인가되지 않는다.
프로그램 구간인 제2 구간(INT2)에서는 칼럼 선택 스위치(LYi)와 글로벌 선택 스위치(GY1)에는 제2 액세스 포인트(AP)로부터의 거리에 따라 서로 다른 레벨들(VP1, VP2, VP3)을 가지는 칼럼 선택 신호(CSELi)와 글로벌 선택 신호(GCSEL1)가 인가되고 로우 선택 스위치(LXj)와 글로벌 선택 스위치(GY1)에는 제1 액세스 포인트(AP1)로부터의 거리에 따라 서로 다른 레벨들(VN1, VN2, VN3)을 가지는 로우 선택 신호(RSELj)와 글로벌 선택 신호(GRSEL1)가 인가되고, 엔모스 트랜지스터(411)의 게이트에는 제1 네거티브 전압(VNEG1) 레벨의 제1 프로그램 전류 제어 신호(PCCS1)가 인가되고, 엔모스 트랜지스터(412)의 게이트에는 전원 전압(VDD) 레벨의 제2 프로그램 전류 제어 신호(PCCS2)가 인가된다. 따라서 선택된 메모리 셀(SMC)에는 프로그램 전류(IPGM1가 인가된다.
여기서, 레벨(VP1)은 레벨(VP2)보다 높고, 레벨(VP2)는 레벨(VP3)보다 높고, 레벨(VP3)은 접지 전압(VSS) 이상일 수 있다. 또한 레벨(VN3)은 레벨(VN2)보다 높고, 레벨(VN2)는 레벨(VN1)보다 높고, 레벨(VN3)은 전원 전압(VDD) 이하일 수 있다. 또한, 레벨들(VP1, VN1)은 선택 메모리 셀(SMC)가 니어 셀인 경우에 적용되고, 레벨들(VP3, VN3)은 선택 메모리 셀(SMC)가 파 셀인 경우에 적용되고, 레벨들(VP2, VN2)은 선택 메모리 셀(SMC)의 액세스 포인트로부터의 거리가 니어 셀 보다는 멀고 파 셀보다는 가까운 미들 셀인 경우에 적용될 수 있다.
프로그램 동작이 완료되면, 칼럼 선택 스위치(LYi)와 글로벌 선택 스위치(GY1)에는 전원 전압(VPP) 레벨dml 칼럼 선택 신호(CSELi)와 글로벌 선택 신호(GCSEL1)는 전원 전압(VPP) 레벨을 가지고, 로우 선택 스위치(LXj)와 글로벌 선택 스위치(GY1)에는 제1 네거티브 전압(VNEG1) 레벨 로우 선택 신호(RSELj)와 글로벌 선택 신호(GRSEL1)가 인가되고, 엔모스 트랜지스터(412)의 게이트에는 제1 네거티브 전압(VNEG1) 레벨의 제2 프로그램 전류 제어 신호(PCCS2)가 인가된다.
도 14, 도 15a 및 도 15b는 도 10의 메모리 장치에서 선택 메모리 셀의 액세스 포인트로부터의 거리에 따라 선택 비트라인을 멀티-스텝으로 프리차지하는 것을 나타낸다.
도 14 및 도 15a를 참조하면, 선택 메모리 셀(SMC)이 액세스 포인트로부터 비교적 먼 파 셀인 경우, 제어 회로(300)는 독출 회로(420)의 프리차지 회로(421)와 클램핑 회로(425)를 제어하여 선택 비트라인(BLi)의 전압 레벨을 M(M은 2 이상의 자연수)-스텝으로 증가시켜 선택 비트라인(BLi)을 프라자치할 수 있다. 이 경우에, 제2 피모스 트랜지스터(426)의 게이트에는 접지 전압(VSS)의 클램핑 제어 신호(CCS1)가 인가되고 제3 피모스 트랜지스터(428)의 게이트에는 접지 전압(VSS) 레벨의 클램핑 제어 신호(CCS3)가 인가되고, 제제2 엔모스 엔모스 트랜지스터(429)의 게이트에는 하이 레벨(H)의 클램핑 제어 신호(CCS4)가 인가될 수 있다.
제어 회로(300)는 클램핑 제어 신호(CCS4)를 먼저 활성화시키고, 프리차지 제어 신호(PCS)를 나중에 활성화시키고, 클램핑 제어 신호(CCS4)의 활성화 구간과 프리차지 제어 신호(PCS)의 활성화 구간이 부분적으로 중첩되도록 하여, 선택 비트라인(BLi)을 M-스텝으로 프리차지 시킬 수 있다.
도 14 및 도 15b를 참조하면, 선택 메모리 셀(SMC)이 액세스 포인트로부터 비교적 가까운 니어 셀인 경우, 제어 회로(300)는 독출 회로(420)의 프리차지 회로(421)와 클램핑 회로(425)를 제어하여 선택 비트라인(BLi)의 전압 레벨을 N(N은 2 이상의 M보다 큰 자연수)-스텝으로 증가시켜 선택 비트라인(BLi)을 프라자치할 수 있다. 이 경우에, 제2 및 제3 피모스 트랜지스터들(426, 428)각각의 게이트에는 접지 전압(VSS)의 클램핑 제어 신호들(CCS1, CCS3)이 인가될 수 있다.
제어 회로(300)는 클램핑 제어 신호(CCS4)를 먼저 활성화시키고, 클램핑 제어 신호(CCS2)를 그 다음에 활성화시키고 프리차지 제어 신호(PCS)를 마지막에 활성화시키고, 클램핑 제어 신호(CCS4)의 활성화 구간과 클램핑 제어 신호(CCS2)의 활성화 구간을 부분적으로 중첩시키고 클램핑 제어 신호(CCS2)의 활성화 구간과 프리차지 제어 신호(PCS)의 활성화 구간을 부분적으로 중첩시켜, 선택 비트라인(BLi)을 N-스텝으로 프리차지 시킬 수 있다.
실시예에 있어서, 제어 회로(300)는 선택 메모리 셀(SMC)가 니어 셀인 경우와 파 셀인 경우 모두, 선택 비트라인(BLi)을 N-스텝으로 프리차지 시킬 수 있다.
도 16, 도 17a 및 도 17b는 도 10의 메모리 장치에서 선택 메모리 셀의 액세스 포인트로부터의 거리에 따라 프로그램 전류를 멀티-스텝으로 인가하는 것을 나타낸다.
도 16에서 제1 피모스 트랜지스터(422)의 게이트에는 접지 전압(VSS)레벨의 프리차지 제어 신호(PCS)가 인가되고, 제2 피모스 트랜지스터(426)의 게이트에는 접지 전압 레벨(VSS)의 클램핑 제어 신호(CCS1)가 인가되고 제3 피모스 트랜지스터(428)의 게이트에는 접지 전압(VSS)의 클램핑 제어 신호(CCS3)가 인가되고, 제1 엔모스 트랜지스터(427)의 게이트에는 하이 레벨(L)의 클램핑 제어 신호(CCS2)가 인가되고, 제2 엔모스 트랜지스터(429)의 게이트에는 로우 레벨(L)의 클램핑 제어 신호(CCS4)가 인가될 수 있다.
도 16 및 도 17a을 참조하면, 선택 메모리 셀(SMC)이 액세스 포인트로부터 비교적 가까운 니어 셀인 경우, 제어 회로(300)는 기입 드라이버(410)를 제어하여 선택 워드라인(WLj)을 통하여 M-스텝의 프로그램 전류(IT)를 선택 메모리 셀에 인가할 수 있다. 이 경우에, 엔모스 트랜지스터들(411, 412) 각각의 게이트에는 부분적으로 중첩되는 활성화 구간을 가지는 프로그램 전류 제어 신호들(PCCS1, PCCS2)이 인가되고, 엔모스 트랜지스터(413)의 게이트에는 로우 레벨의 프로그램 전류 제어 신호(PCCS3)가 인가되어 대기 전류(IHOLD)와 제1 프로그램 전류(IPGM1)의 합에 해당하는 프로그램 전류(IT)가 선택 워드라인(WLj)을 통하여 선택 메모리 셀(SMC)에 인가될 수 있다.
도 16 및 도 17b을 참조하면, 선택 메모리 셀(SMC)이 액세스 포인트로부터 비교적 가까운 니어 셀인 경우, 제어 회로(300)는 기입 드라이버(410)를 제어하여 선택 워드라인(WLj)을 통하여 N-스텝의 프로그램 전류(IT)를 선택 메모리 셀에 인가할 수 있다. 이 경우에, 엔모스 트랜지스터들(411, 412, 413) 각각의 게이트에는 부분적으로 중첩되는 활성화 구간을 가지는 프로그램 전류 제어 신호들(PCCS1, PCCS2, PCCS3)이 인가되어 대기 전류(IHOLD), 제1 프로그램 전류(IPGM1) 및 제2 프로그램 전류(IPGM2)의 합에 해당하는 프로그램 전류(IT)가 선택 워드라인(WLj)을 통하여 선택 메모리 셀(SMC)에 인가될 수 있다.
실시예에 있어서, 제어 회로(300)는 선택 메모리 셀(SMC)가 니어 셀인 경우와 파 셀인 경우 모두, 선택 메모리 셀(SMC)에 N-스텝의 프로그램 전류를 인가할 수 있다.
도 18은 본 발명의 실시예들에 따른 메모리 셀 어레이에 대한 등가 회로도이다.
도 18을 참조하면, 메모리 셀 어레이(210c)는 제2 방향(X 방향)을 따라 연장되고 제2 방향에 수직한 제3 방향(Y 방향)으로 이격된 하부 워드 라인(WL11, WL12)과, 하부 워드 라인(WL11, WL12) 상에서 제2 방향에 수직한 제1 방향(Z방향)으로 이격되어, 제2 방향을 따라 연장되는 상부 워드 라인(WL21, WL22)을 포함할 수 있다. 또한, 메모리 셀 어레이(210c)는 상부 워드 라인(WL21, WL22) 및 하부 워드 라인(WL11, WL12) 각각과 제3 방향으로 이격되어, 제3 방향을 따라 연장되는 공통 비트 라인(BL1, BL2, BL3, BL4)을 포함할 수 있다.
제1 및 제2 메모리 셀(2141, 2142)은 공통 비트라인(BL1, BL2, BL3, BL4)과 하부 워드라인(WL11, WL12)과의 사이 및 공통 비트 라인(BL1, BL2, BL3, BL4)과 상부 워드 라인(WL21, WL22)과의 사이에 각각 배치될 수 있다. 공통 비트라인들(BL1, BL2, BL3, BL4)에는 제2 액세스 포인트들(AP21, AP22, AP23, AP24)이 표시되어 있고, 하부 워드라인들(WL11, WL12)에는 제1 서브 액세스 포인트들(AP11_L, AP12_L)이 표시되어 있고, 상부 워드라인들(WL21, WL21)에는 제1 서브 액세스 포인트들(AP11_U, AP12_U)이 표시되어 있다. 제1 메모리 셀(2141)은 공통 비트 라인(BL1, BL2, BL3, BL4)과 하부 워드 라인(WL11, WL12)의 교차점에 배치될 수 있고, 정보 저장을 위한 가변 저항층(ME)과 메모리 셀을 선택하기 위한 선택 소자층(SW)을 포함할 수 있다. 또한, 제2 메모리 셀(2142)은 공통 비트 라인들(BL1, BL2, BL3, BL4)과 상부 워드 라인(WL21, WL22)의 교차점에 배치될 수 있고, 정보 저장을 위한 가변 저항층(ME)과 메모리 셀을 선택하기 위한 선택 소자층(SW)을 포함할 수 있다.
제1 메모리 셀(2141)과 제2 메모리 셀(2142)은 제3 방향을 따라 동일한 구조로 배치될 수 있다. 예컨대, 하부 워드 라인(WL11)과 공통 비트 라인(BL1) 사이에 배치되는 제1 메모리 셀(2141)에서, 선택 소자층(SW)은 하부 워드 라인(WL11)에 전기적으로 연결되고, 가변 저항층(ME)은 공통 비트 라인(BL1)에 전기적으로 연결되며, 가변 저항층(ME)과 선택 소자층(SW)은 직렬로 연결될 수 있다. 또한, 상부 워드 라인(WL21)과 공통 비트 라인(BL1) 사이에 배치되는 제2 메모리 셀(2142)에서, 가변 저항층(ME)은 상부 워드 라인(WL21)에 전기적으로 연결되고, 선택 소자층(SW)은 공통 비트 라인(BL1)에 전기적으로 연결되며, 가변 저항층(ME)과 선택 소자층(SW)은 직렬로 연결될 수 있다.
도 3의 메모리 셀 어레이(210)가 도 18의 메모리 셀 어레이(210c)를 채용하는 경우, 제어 회로(300)는 제2 액세스 포인트로부터의 거리 및 제1 서브 액세스 포인트로부터의 거리 및 제2 서브 액세스 포인트로부터의 거리 중 하나에 기초하여 선택 메모리 셀이 경험하는 저항값을 조절할 수 있다.
도 19는 발명의 실시예들에 따른 메모리 장치에 대한 사시도이고, 도 20는 도 19의 A-A' 및 B-B' 부분을 절단하여 보여주는 단면도이다. 한편, 도 20의 경우 이해의 편의를 위해 절연층들(560a, 560b, 560c, 560d, 560e)을 생략하고 도시하고 있다.
도 19 및 도 20를 참조하면, 메모리 장치(500)는 기판(501) 상에 제1 전극 라인층(510L), 제2 전극 라인층(520L), 제3 전극 라인층(530L), 제1 메모리 셀층(MCL1), 제2 메모리 셀층(MCL2), 제1 스페이서들(550-1) 및 제2 스페이서들(550-2)을 포함할 수 있다.
기판(501) 상에는 층간 절연층(505)이 배치될 수 있다. 층간 절연층(505)은 제1 전극 라인층(510L)을 기판(501)으로부터 전기적으로 분리할 수 있다. 메모리 장치(500)에서, 기판(501) 상에 층간 절연층(505)이 배치되고 있지만, 이는 하나의 예시에 불과하다. 예컨대, 본 실시예의 메모리 소자(500)에서, 기판(501) 상에 집적 회로층이 배치될 수도 있고, 그러한 집적 회로층 상에 메모리 셀들이 배치될 수 있다. 집적 회로층은 예컨대, 메모리 셀들의 동작을 위한 주변 회로 및/또는 연산 등을 위한 코어 회로를 포함할 수 있다. 기판 상에 주변 회로 및/또는 코어 회로 등을 포함하는 집적 회로층이 배치되고, 집적 회로층 상부에 메모리 셀들이 배치되는 구조를 COP(Cell On Peri) 구조라고 한다. 즉, 3의 제어 회로(300), 전압 생성기(240) 및 기입/독출 회로(400) 등이 집적 회로층에 포함될 수 있다.
제1 전극 라인층(510L)은 제1 방향(X 방향)으로 상호 평행하게 연장하는 복수의 제1 전극 라인들(510)을 포함할 수 있다. 제2 전극 라인층(520L)은 제1 방향에 수직하는 제2 방향(Y 방향)으로 상호 평행하게 연장하는 복수의 제2 전극 라인들(520)을 포함할 수 있다. 또한, 제3 전극 라인층(530L)은 제1 방향(X 방향)으로 상호 평행하게 연장하는 복수의 제3 전극 라인들(530)을 포함할 수 있다.
메모리 장치의 구동 측면에서, 제1 전극 라인들(510)과 제3 전극 라인들(530)은 워드 라인들에 해당할 수 있고, 제2 전극 라인들(520)은 비트 라인들에 해당할 수 있다. 제1 전극 라인들(510)과 제3 전극 라인들(530)이 워드 라인들에 해당하는 경우에, 제1 전극 라인들(510)은 하부 워드 라인들에 해당하고, 제3 전극 라인들(530)은 상부 워드 라인들에 해당하며, 제2 전극 라인들(520)은 하부 워드 라인들과 상부 워드 라인들에 공유되므로 공통 비트 라인에 해당할 수 있다. 제1 전극 라인들(510), 제2 전극 라인들(520) 및 제3 전극 라인들(530)은 각각 금속막과, 상기 금속막의 적어도 일부를 덮는 도전성 장벽층을 포함할 수 있다.
제1 메모리 셀층(MCL1)은 제1 방향 및 제2 방향으로 서로 이격된 복수의 제1 메모리 셀들(540-1, 도 18에서 MC1)을 포함할 수 있다. 제2 메모리 셀층(MCL2)은 제1 방향 및 제2 방향으로 서로 이격된 복수의 제2 메모리 셀들(540-2, 도 18에서 MC2)을 포함할 수 있다. 도시된 바와 같이, 제1 전극 라인들(510)과 제2 전극 라인들(520)은 서로 교차하며, 제2 전극 라인들(520)과 제3 전극 라인들(530)은 서로 교차할 수 있다. 제1 메모리 셀들(540-1)은 제1 전극 라인층(510L)과 제2 전극 라인층(520L) 사이의 제1 전극 라인들(510)과 제2 전극 라인들(520)이 교차하는 부분들에 배치될 수 있다. 제2 메모리 셀들(540-2)은 제2 전극 라인층(520L)과 제3 전극 라인층(530L)사이의 제2 전극 라인들(520)과 제3 전극 라인들(530)이 교차하는 부분들에 배치될 수 있다.
메모리 셀들(540-1)과 제2 메모리 셀들(540-2)은 사각기둥 형태의 필라(pillar) 구조로 형성될 수 있다. 제1 메모리 셀들(540-1) 및 제2 메모리 셀들(540-2)은 각각 하부 전극층(541-1, 541-2), 선택 소자층(543-1, 543-2), 중간 전극층(545-1, 545-2), 가열(heating) 전극층(547-1, 547-2), 및 가변 저항층(549-1, 549-2)을 포함할 수 있다. 제1 메모리 셀들(540-1)과 제2 메모리 셀들(540-2)의 구조는 실질적으로 동일하므로, 설명의 편의를 위해 이하에서 제1 메모리 셀들(540-1)을 가지고 설명한다.
제1 스페이서들(550-1)은 제1 메모리 셀들(540-1)의 측면을 둘러싸는 구조로 형성될 수 있다. 또한, 제2 스페이서들(550-2)은 제2 메모리 셀들(540-2)의 측면들 둘러싸는 구조를 가질 수 있다. 제1 스페이서들(550-1) 및 제2 스페이서들(550-2)은 메모리 셀들(540-1, 540-2)의 측면을 둘러쌈으로써, 메모리 셀들(540-1, 540-2), 특히 가변 저항층들(549-1, 549-2) 및/또는 선택 소자층들(543-1, 543-2)을 보호하는 기능을 할 수 있다.
메모리 장치(500)에서, 제1 스페이서(550-1)는 제1 두께(T1)를 가지며, 제2 스페이서(550-2)는 제2 두께(T2)를 가질 수 있다. 메모리 장치(500)에서, 제1 메모리 셀들(540-1)의 제1 스페이서들(550-1)은 두껍게 형성하고, 제2 메모리 셀들(540-2)의 제2 스페이서(550-2)는 얇게 형성함으로써, 제1 메모리 셀들(540-1)과 제2 메모리 셀들(540-2)의 저항 특성을 개선할 수 있다.
한편, 메모리 장치(500)는 제1 내부 스페이서(552-1)와 제2 내부 스페이서(552-2)를 더 포함할 수있다. 제1 내부 스페이서(552-1)는 제1 메모리 셀(540-1)의 하부 전극층(541-1)과 선택 소자층(543-1)을 덮고, 제2 내부 스페이서(552-2)는 제2 메모리 셀(540-2)의 하부 전극층(541-2)과 선택 소자층(543-2)을 덮을 수 있다. 제1 내부 스페이서(552-1)와 제2 내부 스페이서(552-2)는 선택 소자층(543-1, 543-2)을 보호하기 위하여 제1 스페이서(550-1)와 제2 스페이서(550-2)와 별도로 형성될 수 있다. 그러나 경우에 따라 제1 내부 스페이서(552-1)와 제2 내부 스페이서(552-2)는 생략될 수 있다.
도 19에 도시된 바와 같이, 제1 전극 라인들(510) 사이에는 제1 절연층(560a)이 배치되고, 제1 메모리 셀층(MCL1)의 제1 메모리 셀들(540-1) 사이에는 제2 절연층(560b)이 배치될 수 있다. 또한, 제2 전극 라인들(520) 사이에는 제3 절연층(560c)이 배치되고, 제2 메모리 셀층(MCL2)의 제2 메모리 셀들(540-2) 사이에는 제4 절연층(560d)이 배치되며, 제3 전극 라인들(530) 사이에는 제5 절연층(560e)이 배치될 수 있다.
도 21a 및 21b는 도 3의 메모리 셀 어레이의 실시예를 나타내는 구조도 및 회로도이다.
도 21a 및 도 21b를 참조하면, 메모리 셀 어레이(210d)는 복수의 메모리 블록들(BLK1~BLKz)을 포함할 수 있다.
각각의 메모리 블록은 3차원 구조(또는 수직 구조)를 가질 수 있다. 또한, 각각의 메모리 블록은 기판과 수직한 방향을 따라 신장된 복수의 메모리 레이어를 포함할 수 있다. 하나의 메모리 블록의 셀 스트링들은 복수의 비트 라인들, 복수의 스트링 선택 라인들 및 복수의 워드 라인들에 연결될 수 있다. 복수의 메모리 블록들(BLK1~BLKz)의 셀 스트링들은 복수의 비트 라인들(BL)을 공유할 수 있다.
메모리 블록들(BLK1~BLKz)은 도 3에 도시된 로우 디코더(210) 및/또는 칼럼 디코더(220)에 의해 선택될 수 있다. 예를 들면, 로우 디코더(210)는 메모리 블록들(BLK1~BLKz) 중 로우 어드레스(R_ADDR)에 대응하는 워드라인에 연결된 메모리 블록을 선택하도록 구성될 수 있다.
도 21b는 도 21a의 메모리 블록들을 구현하는 일 예를 나타내며, 설명의 편의상 도 21b에는 다이오드나 트랜지스터 등으로 구현될 수 있는 선택 소자의 도시는 생략된다.
도 21b를 참조하면, 메모리 셀 어레이(210d)는 3차원 형태로 적층되는 복수의 메모리 블록들(BLK1~BLK3)을 포함할 수 있다. 복수의 메모리 블록들(BLK1~BLK3)들 각각은 복수의 메모리 레이어들을 포함할 수 있다. 또한, 메모리 셀 어레이(210d)는 제1 방향(z축 방향)으로 나란히 연장되는 복수의 로컬 비트 라인들(LBL1~LBL4) 및 z축 방향에 수직한 제2 방향(y축 방향)으로 나란히 연장되는 복수의 로컬 워드라인들(LWL1~LWL4)을 포함할 수 있다. 로컬 워드라인들(LWL1~LWL4)에는 제1 액세스 포인트들(AP11~AP11)이 표시되어어 있다. 또한, 로컬 비트라인들(LBL1~LBL4)은 글로벌 비트라인들(GBL1~GBL4)에 연결될 수 있다. 로컬 비트라인들(LBL1~LBL4)에는 제2 액세스 포인트들(AP21~AP24)이 표시되어 있고, 글로벌 비트라인들(GBL1~GBL4)에는 제3 액세스 포인트들(AP31~AP34)이 표시되어 있다.
제1 메모리 블록(BLK1)을 참조하면, 메모리 셀 어레이의 메모리 셀들은 로컬 워드라인들(LWL1~LWL4) 및 로컬 비트라인들(LBL1~LBL4) 사이에 연결된다. 메모리 셀들은 로컬 워드라인들(LWL1~LWL4) 및/또는 로컬 비트라인들(LBL1~LBL4)에 인가되는 전류(또는 전압)에 의해서 기록 또는 독출 동작이 수행될 수 있다.
일 실시예에 있어서, 메모리 레이어는 인접한 다른 메모리 층과 복수의 로컬 비트라인들(LBL1~LBL4) 및 복수의 로컬 워드 라인들(LWL1~LWL4)을 공유할 수 있다.
도 3의 메모리 셀 어레이(210)가 도 21b의 메모리 셀 어레이(210d)를 채용하는 경우, 제어 회로(300)는 제3 액세스 포인트들(AP31~AP34) 중 적어도 하나로부터 제3 방향의 거리에 더 기초하여 선택 메모리 셀이 경험하는 저항값을 조절할 수 있다.
도 22는 본 발명의 실시예들에 따른 저항성 메모리 장치의 동작 방법을 나타내는 흐름도이다.
도 3 내지 도 22를 참조하면, 복수의 워드라인들 및 복수의 비트라인들에 연결되며, 오버기입(overwrite)이 가능한 복수의 저항성 메모리 셀들을 구비하는 메모리 셀 어레이를 구비하는 저항성 메모리 장치(200)의 동작 방법에서는 로우 디코더(220) 및 칼럼 디코더(230)가 로우 어드레스 및 칼럼 어드레스에 응답하여 상기 복수의 메모리 셀들 중 하나를 선택 메모리 셀로 결정한다(S710).
제어 회로(300)는 상기 선택 메모리 셀에 연결되는 워드라인에 연결되는 로우 선택 스위치의 게이트에 인가되는 제1 전압의 레벨과 상기 선택 메모리 셀에 연결되는 칼럼 선택 스위치의 게이트에 인가되는 제2 전압의 레벨을 상기 메모리 셀 어레이 내에서 상기 선택 메모리 셀의 액세스 포인트부터의 거리에 기초하여 다르게 조절하면서 상기 선택된 메모리 셀에 기입 전류를 인가한다(S730).
실시예에 있어서, 제어 회로(300)는 상기 선택 메모리 셀의 액세스 포인트부터의 거리에 비례하여 제1 전압의 레벨을 증가시키고 제2 전압의 레벨을 감소시킬 수 있다.
도 23은 본 발명의 실시예들에 따른 비휘발성 메모리 모듈을 나타낸다.
도 23을 참조하면, 비휘발성 메모리 모듈(700)은 복수의 비휘발성 메모리 칩들(NVM)(710) 및 모듈 컨트롤러(NVM CTRL)(720)를 포함할 수 있다.
도 23에 도시된 바와 같이, 비휘발성 메모리 칩들(710)은 회로 기판(705) 상에 순차적으로 배치되고, 모듈 컨트롤러(710)는 회로 기판(715) 상에서 비휘발성 메모리 칩들(710)의 중앙에 배치될 수 있다. 실시예에 있어서, 비휘발성 메모리 칩들(710) 및 모듈 컨트롤러(720)는 NVDIMM(Non-Volatile Dual In-line Memory Module) 표준에 따라 회로 기판(715) 상에 배치될 수 있다.
실시예에 있어서, 비휘발성 메모리 칩들(710) 각각은 도 3의 메모리 장치(200)로 구현될 수 있다. 비휘발성 메모리 칩들(710) 각각은 상변화 메모리 셀들을 포함할 수 있다. 실시예에 있어서, 비휘발성 메모리 칩들(710) 중 적어도 하나는 낸드 플래시 메모리 장치로 구현될 수 있고, 나머지 메모리 칩들은 도 3의 메모리 장치(200)로 구현될 수 있다.
모듈 컨트롤러(720)는 메모리 컨트롤러(100)로부터 커맨드, 어드레스, 및 데이터를 수신하고, 비휘발성 메모리 칩들(710) 중의 적어도 하나에 상기 커맨드, 상기 어드레스, 및 상기 데이터를 제공함으로써 비휘발성 메모리 칩들(710)의 동작을 제어할 수 있다.
도 24는 본 발명의 실시예들에 따른 모바일 시스템을 나타내는 블록도이다.
도 24를 참조하면, 모바일 시스템(800)은 시스템 버스(870)를 통하여 서로 연결되는 어플리케이션 프로세서(AP)(810), 통신 회로(Connectivity Circuit)(820), 휘발성 메모리 장치(VM)(830), 비휘발성 메모리 장치(NVM)(840), 사용자 인터페이스(850) 및 파워 서플라이(860)를 포함한다.
어플리케이션 프로세서(810)는 인터넷 브라우저, 게임, 동영상 등을 제공하는 어플리케이션들을 실행할 수 있다. 통신 회로(820)는 외부 장치와 무선 통신 또는 유선 통신을 수행할 수 있다.
휘발성 메모리 장치(830)는 어플리케이션 프로세서(810)에 의해 처리되는 데이터를 저장하거나, 동작 메모리(Working Memory)로서 작동할 수 있다. 예를 들어, 휘발성 메모리 장치(830)는 DDR SDRAM, LPDDR SDRAM, GDDR SDRAM, RDRAM 등과 같은 동적 랜덤 액세스 메모리일 수 있다.
비휘발성 메모리 장치(840)는 모바일 시스템(800)을 부팅하기 위한 부트 이미지를 저장할 수 있다. 비휘발성 메모리 장치(840)는 상 변화 물질을 이용하는 PRAM(Phase Change Random Access Memory) 장치, 전이금속산화물(Complex Metal Oxide) 등의 가변 저항 물질을 이용하는 RRAM(Resistance Random Access Memory) 장치 또는 매그네틱 물질을 이용하는 MRAM(Magneto-resistive Random Access Memory) 장치 등으로 구현될 수 있다.
사용자 인터페이스(850)는 키패드, 터치 스크린과 같은 하나 이상의 입력 장치, 및/또는 스피커, 디스플레이 장치와 같은 하나 이상의 출력 장치를 포함할 수 있다. 파워 서플라이(860)는 모바일 시스템(800)의 동작 전압을 공급할 수 있다.
비휘발성 메모리 장치(830)는 도 1 내지 도 22을 참조하여 전술한 바와 같이 선택 메모리 셀의 액세스 포인트로부터의 거리에 기초하여 선택 메모리 셀이 경험하는 저항값을 조절하여 성능 및 내구성을 향상시킬 수 있다.
본 발명의 실시예들은 저항성 메모리 장치 및 이를 포함하는 시스템에 유용하게 이용될 수 있다. 특히 본 발명의 실시예들은 메모리 카드, 솔리드 스테이트 드라이브(Solid State Drive; SSD), 임베디드 멀티미디어 카드(eMMC, embedded multimedia card), 컴퓨터(computer), 노트북(laptop), 핸드폰(cellular phone), 스마트폰(smart phone), MP3 플레이어, 피디에이(Personal Digital Assistants; PDA), 피엠피(Portable Multimedia Player; PMP), 디지털 TV, 디지털 카메라, 포터블 게임 콘솔(portable game console), 네비게이션(navigation) 기기, 웨어러블(wearable) 기기, IoT(internet of things;) 기기, IoE(internet of everything:) 기기, e-북(e-book), VR(virtual reality) 기기, AR(augmented reality) 기기 등과 같은 전자 기기에 더욱 유용하게 적용될 수 있다.
상기에서는 본 발명의 실시예들을 참조하여 설명하였지만, 해당 기술분야에서 통상의 지식을 가진 자는 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 것이다.

Claims (20)

  1. 복수의 워드라인들 및 복수의 비트라인들에 연결되며, 오버기입(overwrite)이 가능한 복수의 저항성 메모리 셀들을 구비하는 메모리 셀 어레이;
    로우 디코더와 칼럼 디코더를 통하여 상기 메모리 셀 어레이에 연결되고, 상기 메모리 셀 어레이의 타겟 페이지에 기입 데이터를 기입하는 기입 동작을 수행하고, 상기 타겟 페이지로부터 감지된 독출 데이터를 상기 기입 데이터와 비교하여 상기 기입 동작을 검증하는 기입/독출 회로; 및
    어드레스에 기초하여 상기 메모리 셀 어레이 내에서 상기 타겟 페이지의 선택 메모리 셀의 액세스 포인트로부터의 거리에 따라 상기 선택 메모리 셀이 경험하는 저항값을 조절하도록 상기 로우 디코더, 상기 칼럼 디코더 및 상기 기입/독출 회로 중 적어도 하나를 제어하는 제어 회로를 포함하는 저항성 메모리 장치.
  2. 제1항에 있어서,
    상기 제어 회로는 상기 선택 메모리 셀을 상기 복수의 워드라인들 중 선택 워드라인과 연결시키는 로우 선택 스위치에 해당하는 제1 액세스 포인트로부터 상기 선택 메모리 셀까지의 제1 거리 및 상기 선택 메모리 셀을 상기 복수의 비트라인들 중 선택 비트라인과 연결시키는 칼럼 선택 스위치에 해당하는 제2 액세스 포인트로부터 상기 선택 메모리 셀까지의 제2 거리 중 적어도 하나에 기초하여 상기 저항값을 조절하는 저항성 메모리 장치.
  3. 제2항에 있어서, 상기 제어 회로는
    상기 제1 거리가 상기 선택 메모리 셀이 상대적으로 가까운 니어 셀임을 나타내는 경우에, 상기 로우 선택 스위치의 저항값이 증가되도록 상기 로우 선택 스위치에 인가되는 제1 선택 신호의 전압 레벨을 조절하고,
    상기 제1 거리가 상기 선택 메모리 셀이 상대적으로 먼 파 셀임을 나타내는 경우에, 상기 로우 선택 스위치의 저항값이 감소되도록 상기 로우 선택 스위치에 인가되는 상기 제1 선택 신호의 전압의 레벨을 조절하고,
    상기 제2 거리가 상기 선택 메모리 셀이 상대적으로 가까운 니어 셀임을 나타내는 경우에, 상기 칼럼 선택 스위치의 저항값이 증가되도록 상기 칼럼 선택 스위치에 인가되는 제2 선택 신호의 전압 레벨을 조절하고,
    상기 제1 거리가 상기 선택 메모리 셀이 상대적으로 먼 파 셀임을 나타내는 경우에, 상기 칼럼 선택 스위치의 저항값이 감소되도록 상기 칼럼 선택 스위치에 인가되는 상기 제2 선택 신호의 전압 레벨을 조절하는 저항성 메모리 장치.
  4. 제1항에 있어서,
    상기 제어 회로는 상기 선택 메모리 셀을 상기 복수의 워드라인들 중 선택 워드라인과 연결시키는 로우 선택 스위치에 해당하는 제1 액세스 포인트로부터 상기 선택 메모리 셀까지의 제1 거리 및 상기 선택 메모리 셀을 상기 복수의 비트라인들 중 선택 비트라인과 연결시키는 칼럼 선택 스위치에 해당하는 제2 액세스 포인트로부터 상기 선택 메모리 셀까지의 제2 거리에 기초하여 상기 로우 선택 스위치의 게이트에 인가되는 제1 전압의 레벨 및 상기 칼럼 선택 스위치의 게이트에 인가되는 제2 전압의 레벨을 조절하는 저항성 메모리 장치.
  5. 제1항에 있어서,
    상기 제어 회로는 상기 기입/독출 회로를 제어하여 상기 복수의 비트라인들 중 상기 선택 메모리 셀이 연결되는 선택 비트라인을 멀티-스텝으로 증가시켜 상기 선택 비트라인을 프리차지하되, 상기 선택 메모리 셀의 상기 액세스 포인트로부터의 상기 거리에 기초하여, 상기 멀티-스텝의 수를 조절하는 저항성 메모리 장치.
  6. 제5항에 있어서,
    상기 제어 회로는 상기 기입/독출 회로를 제어하여 상기 선택 비트라인을 N-스텝(N은 2 이상의 자연수)으로 프리차지하는 저항성 메모리 장치.
  7. 제5항에 있어서,
    상기 선택 메모리 셀이 상기 액세스 포인트로부터 상대적으로 가까운 경우, 상기 제어 회로는 상기 기입/독출 회로를 제어하여 상기 선택 비트라인을 N-스텝(N은 2 이상의 자연수)으로 프리차지하고
    상기 선택 메모리 셀이 상기 액세스 포인트로부터 상대적으로 먼 경우, 상기 제어 회로는 상기 기입/독출 회로를 제어하여 상기 선택 비트라인을 M-스텝(M은 N보다 작은 2 이상의 자연수)으로 프리차지하는 저항성 메모리 장치.
  8. 제1항에 있어서,
    상기 제어 회로는 상기 기입/독출 회로를 제어하여 상기 복수의 워드라인들 중 상기 선택 메모리 셀이 연결되는 선택 워드라인을 통하여 상기 선택 메모리 셀에 멀티-스텝의 프로그램 전류를 인가하되, 상기 선택 메모리 셀의 상기 액세스 포인트로부터의 상기 거리에 기초하여, 상기 멀티-스텝의 수를 조절하는 저항성 메모리 장치.
  9. 제8항에 있어서,
    상기 제어 회로는 상기 기입/독출 회로를 제어하여 상기 선택 워드라인을 통하여 N-스텝(N은 2 이상의 자연수)의 상기 프로그램 전류를 상기 선택 메모리 셀에 인가하는 저항성 메모리 장치.
  10. 제8항에 있어서,
    상기 선택 메모리 셀이 상기 액세스 포인트로부터 상대적으로 가까운 경우, 상기 제어 회로는 상기 기입/독출 회로를 제어하여 상기 선택 워드라인을 통하여 N-스텝(N은 2 이상의 자연수)의 상기 프로그램 전류를 상기 선택 메모리 셀에 인가하고,
    상기 선택 메모리 셀이 상기 액세스 포인트로부터 상대적으로 먼 경우, 상기 제어 회로는 상기 기입/독출 회로를 제어하여 상기 선택 워드라인을 통하여 N-스텝(M은 N보다 작은 2 이상의 자연수)의 상기 프로그램 전류를 상기 선택 메모리 셀에 인가하는 저항성 메모리 장치.
  11. 제1항에 있어서, 상기 기입/독출 회로는
    칼럼 선택 스위치를 통하여 상기 복수의 비트라인들 중 상기 선택 메모리 셀이 연결되는 선택 비트라인에 연결되는 독출 회로; 및
    로우 선택 스위치를 통하여 상기 복수의 워드라인들 중 상기 선택 메모리 셀이 연결되는 선택 워드라인에 연결되는 기입 드라이버를 포함하는 저항성 메모리 장치.
  12. 제11항에 있어서, 상기 독출 회로는
    프리차지 노드를 통하여 상기 칼럼 선택 스위치에 연결되는 프리차지 회로; 및
    상기 프리차지 회로와 병렬로 상기 프리차지 노드에 연결되는 클램핑 회로를 포함하고,
    상기 프리차지 회로는
    전원 전압과 상기 프리차지 노드 사이에 연결되는 제1 피모스 트랜지스터를 포함하고,
    상기 클램핑 회로는
    상기 전원 전압과 상기 프리차지 노드 사이에 직렬로 연결되는 제2 피모스 트랜지스터 및 제1 엔모스 트랜지스터; 및
    상기 전원 전압과 상기 프리차지 노드 사이에 직렬로 연결되는 제3 피모스 트랜지스터 및 제2 엔모스 트랜지스터를 포함하고,
    상기 제2 피모스 트랜지스터 및 상기 제1 엔모스 트랜지스터는상기 제3 피모스 트랜지스터 및 상기 제2 엔모스 트랜지스터와 상기 프리차지 노드에 대하여 서로 병렬로 연결되는 저항성 메모리 장치.
  13. 제12항에 있어서,
    상기 제어 회로는 상기 선택 메모리 셀의 상기 거리에 따라 상기 제1 피모스 트랜지스터의 게이트에 인가되는 프리차지 제어 신호 및 상기 제2 내지 제5 피모스 트랜지스터들 각각의 게이트에 인가되는 클램핑 제어 신호들의 활성화 구간을 조절하여 상기 비트라인을 멀티-스텝으로 프리차지하는 저항성 메모리 장치.
  14. 제11항에 있어서, 상기 기입 드라이버는
    데이터 감지 노드를 통하여 상기 로우 선택 스위치에 연결되고 상기 잠지 데이터 노드와 제1 네거티브 전압 사이에 연결되는 제1 엔모스 트랜지스터;
    상기 데이터 감지 노드와 제2 네거티브 전압 사이에 상기 제1 엔모스 트랜지스터와 병렬로 연결되는 제2 엔모스 트랜지스터; 및
    상기 데이터 감지 노드와 상기 제2 네거티브 전압 사이에 상기 제2 엔모스 트랜지스터와 병렬로 연결되는 제3 엔모스 트랜지스터를 포함하고,
    상기 제어 회로는 상기 선택 메모리 셀의 상기 거리에 따라 상기 제1 내지 제3 엔모스 트랜지스터들 각각의 게이트에 인가되는 프로그램 전류 제어 신호들의 활성화 구간을 조절하여 상기 선택 워드라인을 통하여 상기 선택 메모리 셀에 멀티-스텝의 프로그램 전류를 인가하는 저항성 메모리 장치.
  15. 제1항에 있어서,
    상기 저항성 메모리 셀들 각각은 대응되는 워드라인과 대응되는 비트라인 사이에 서로 직렬로 연결되는 가변 저항 소자와 선택 소자를 포함, 상기 가변 저항 소자는 온도에 따라 저항값이 변하는 GST를 포함하고,
    상기 저항성 메모리 장치는 PRAM인 저항성 메모리 장치.
  16. 제1항에 있어서, 상기 제어 회로는
    외부의 메모리 컨트롤러로부터의 커맨드를 디코딩하여 디코딩된 커맨드를 출력하는 커맨드 디코더;
    상기 메모리 컨트롤러로부터 어드레스를 수신하고, 액세스 어드레스에 기초하여 상기 로우 어드레스와 상기 칼럼 어드레스를 출력하는 어드레스 버퍼;
    상기 어드레스에 포함되는 로우 어드레스를 제1 기준 어드레스와 비교하고 상기 어드레스에 포함되는 칼럼 어드레스를 제2 기준 어드레스와 비교하여 상기 선택 메모리 셀의 상기 거리를 나타내는 거리 정보를 생성하는 거리 정보 생성기;
    상기 디코딩된 커맨드 및 상기 거리 정보에 기초하여 상기 로우 디코더, 상기 칼럼 디코더 및 상기 기입/독출 회로를 제어하는 제어 신호들을 생성하는 제어 신호 생성기를 포함하는 저항성 메모리 장치.
  17. 제1항에 있어서
    상기 메모리 셀 어레이는 기판 상에 배치되는 집적 회로층 상부에 배치되는 셀 온 페리(Cell on Peri) 구조를 가지고 상기 기입/독출 회로 및 상기 제어 회로는 상기 집적 회로층에 배치되고
    상기 메모리 셀 어레이는 상기 비트라인들을 공유하는 제1 메모리 셀들을 포함하는 제1 메모리 셀 층 및 제2 메모리 셀들을 포함하는 제2 메모리 셀 층을 포함하고,
    상기 워드라인은 상기 제1 메모리 셀들에 연결되는 하부 워드라인들 및 상기 제2 메모리 셀들에 연결되는 상부 워드라인들을 포함하는 저항성 메모리 장치.
  18. 복수의 워드라인들 및 복수의 비트라인들에 연결되며, 오버기입(overwrite)이 가능한 복수의 저항성 메모리 셀들을 구비하는 메모리 셀 어레이;
    상기 복수의 워드라인들을 통하여 상기 메모리 셀 어레이에 연결되며 복수의 로우 선택 스위치들을 포함하는 로우 디코더;
    상기 복수의 비트라인들을 통하여 상기 메모리 셀 어레이에 연결되며, 복수의 칼럼 선택 스위치들을 포함하는 칼럼 디코더;
    상기 로우 디코더와 상기 칼럼 디코더를 통하여 상기 메모리 셀 어레이에 연결되고, 상기 메모리 셀 어레이의 타겟 페이지에 기입 데이터를 기입하는 기입 동작을 수행하고, 상기 타겟 페이지로부터 감지된 독출 데이터를 상기 기입 데이터와 비교하여 상기 기입 동작을 검증하는 기입/독출 회로; 및
    어드레스에 기초하여 상기 메모리 셀 어레이 내에서 상기 타겟 페이지의 선택 메모리 셀의 액세스 포인트로부터의 거리에 따라 상기 선택 메모리 셀이 경험하는 저항값을 조절하도록 상기 로우 디코더 상기 칼럼 디코더 및 상기 기입/독출 회로 중 적어도 하나를 제어하는 제어 회로를 포함하는 저항성 메모리 장치.
  19. 제18항에 있어서, 상기 기입/독출 회로는
    칼럼 선택 스위치를 통하여 상기 복수의 비트라인들 중 상기 선택 메모리 셀이 연결되는 선택 비트라인에 연결되는 독출 회로; 및
    로우 선택 스위치를 통하여 상기 복수의 워드라인들 중 상기 선택 메모리 셀이 연결되는 선택 워드라인에 연결되는 기입 드라이버를 포함하고,
    상기 독출 회로는
    프리차지 노드를 통하여 상기 칼럼 선택 스위치에 연결되는 프리차지 회로; 및
    상기 프리차지 회로와 병렬로 상기 프리차지 노드에 연결되는 클램핑 회로를 포함하고,
    상기 기입 드라이버는
    데이터 감지 노드를 통하여 상기 로우 선택 스위치에 연결되고 상기 데이터 감지 노드와 네거티브 전압 사이에 병렬로 연결되는 복수의 엔모스 트랜지스터들을 포함하고,
    상기 제어 회로는 상기 선택 메모리 셀의 상기 거리에 따라
    상기 프리차지 회로와 상기 클램핑 회로를 제어하여 상기 선택 비트라인을 멀티-스텝으로 프리차지하는 것; 및
    상기 복수의 엔모스 트랜지스터들을 제어하여 상기 선택 워드라인을 통하여 상기 선택 메모리 셀에 멀티-스텝의 프로그램 전류를 인가하는 것 중 적어도 하나를 수행하는 저항성 메모리 장치.
  20. 복수의 워드라인들 및 복수의 비트라인들에 연결되며, 오버기입(overwrite)이 가능한 복수의 저항성 메모리 셀들을 구비하는 메모리 셀 어레이를 구비하는 저항성 메모리 장치의 동작 방법으로서,
    로우 어드레스 및 칼럼 어드레스에 응답하여 상기 복수의 메모리 셀들 중 하나를 선택 메모리 셀로 결정하는 단계; 및
    프로그램 동작에서 상기 선택 메모리 셀에 연결되는 워드라인에 연결되는 로우 선택 스위치의 게이트에 인가되는 제1 전압의 레벨과 상기 선택 메모리 셀에 연결되는 칼럼 선택 스위치의 게이트에 인가되는 제2 전압의 레벨을 상기 메모리 셀 어레이 내에서 상기 선택 메모리 셀의 액세스 포인트부터의 거리에 기초하여 다르게 조절하면서 상기 선택된 메모리 셀에 기입 전류를 인가하는 단계를 포함하는 저항성 메모리 장치의 동작 방법.
KR1020190085541A 2019-07-16 2019-07-16 저항성 메모리 장치 및 저항성 메모리 장치의 동작 방법 KR102670952B1 (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020190085541A KR102670952B1 (ko) 2019-07-16 저항성 메모리 장치 및 저항성 메모리 장치의 동작 방법
US16/745,823 US11043268B2 (en) 2019-07-16 2020-01-17 Resistive memory devices and methods of operating resistive memory devices including adjustment of current path resistance of a selected memory cell in a resistive memory device
CN202010180860.3A CN112242164A (zh) 2019-07-16 2020-03-16 电阻式存储器和操作存储器的方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020190085541A KR102670952B1 (ko) 2019-07-16 저항성 메모리 장치 및 저항성 메모리 장치의 동작 방법

Publications (2)

Publication Number Publication Date
KR20210009040A true KR20210009040A (ko) 2021-01-26
KR102670952B1 KR102670952B1 (ko) 2024-05-30

Family

ID=

Also Published As

Publication number Publication date
US20210020236A1 (en) 2021-01-21
CN112242164A (zh) 2021-01-19
US11043268B2 (en) 2021-06-22

Similar Documents

Publication Publication Date Title
KR102406868B1 (ko) 메모리 장치, 메모리 시스템 및 메모리 장치의 동작 방법
KR102264162B1 (ko) 저항성 메모리 장치 및 저항성 메모리 장치의 동작 방법
US11120872B2 (en) Resistive memory devices and methods of operating resistive memory devices
KR102285785B1 (ko) 저항성 메모리 장치 및 상기 저항성 메모리 장치를 포함하는 메모리 시스템
US9728252B2 (en) Resistive memory device with temperature compensation, resistive memory system, and operating method thereof
US8223527B2 (en) Semiconductor device having memory array, method of writing, and systems associated therewith
CN105702286B (zh) 电阻式存储器装置和系统，以及操作该系统的方法
KR102245129B1 (ko) 멀티레벨 셀을 포함하는 크로스 포인트 메모리 장치 및 크로스 포인트 메모리 장치의 동작방법
KR102261813B1 (ko) 저항성 메모리 장치 및 저항성 메모리 장치의 동작 방법
US10770138B2 (en) Method of operating resistive memory device reducing read disturbance
US11043268B2 (en) Resistive memory devices and methods of operating resistive memory devices including adjustment of current path resistance of a selected memory cell in a resistive memory device
KR102127137B1 (ko) 셀 트랜지스터들의 계면 상태를 제어하여 센싱 마진을 보상할 수 있는 저항성 메모리 장치
KR102514045B1 (ko) 저항성 메모리 장치 및 이를 포함하는 메모리 시스템
WO2014190046A1 (en) Sense amplifier local feedback to control bit line voltage
KR102238647B1 (ko) 저항성 메모리 장치, 저항성 메모리 시스템 및 저항성 메모리 장치의 동작방법
KR102347180B1 (ko) 저항성 메모리 장치
KR20160049872A (ko) 저항성 메모리 장치, 저항성 메모리 시스템 및 저항성 메모리 장치의 동작방법
US9361976B2 (en) Sense amplifier including a single-transistor amplifier and level shifter and methods therefor
KR102504836B1 (ko) 보상 회로를 구비하는 저항성 메모리 장치
KR102618529B1 (ko) 디스터번스를 방지하는 반도체 메모리 장치
KR20210013435A (ko) 메모리 장치 및 이의 동작 방법
KR20140091961A (ko) 저항체를 이용한 비휘발성 메모리 장치 및 이를 포함하는 메모리 시스템
KR20220151056A (ko) 메모리 장치
KR102217244B1 (ko) 저항성 메모리 장치, 저항성 메모리 시스템 및 저항성 메모리 장치의 동작방법
KR102670952B1 (ko) 저항성 메모리 장치 및 저항성 메모리 장치의 동작 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right