KR102261813B1 - 저항성 메모리 장치 및 저항성 메모리 장치의 동작 방법 - Google Patents

저항성 메모리 장치 및 저항성 메모리 장치의 동작 방법 Download PDF

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Abstract

본 개시는 복수의 메모리 셀들을 포함하는 메모리 장치에 관한 것으로서, 본 개시의 실시예에 따른 메모리 장치는, 복수의 제1 신호 라인들과 복수의 제2 신호 라인들이 교차하는 영역들에 각각 배치된 복수의 메모리 셀들을 포함하는 메모리 셀 어레이; 및 상기 복수의 제1 신호 라인들 각각에 연결되는 복수의 로우 선택 스위치부를 구비하는 로우 디코더를 포함하고, 상기 복수의 로우 선택 스위치부 각각은, 활성 상태의 전압 레벨이 상이한 제1 스위칭 신호 및 제2 스위칭 신호에 선택적으로 응답하여, 대응하는 제1 신호 라인에 바이어스 전압을 인가한다.

Description

저항성 메모리 장치 및 저항성 메모리 장치의 동작 방법{Resistive Memory Device and Operating Method thereof}
본 개시의 기술적 사상은 메모리 장치에 관한 것으로서, 더욱 상세하게는, 저항성 메모리 장치 및 상기 저항성 메모리 장치의 동작 방법에 관한 것이다.
메모리 장치의 고용량화 및 저전력화의 요구에 따라 비휘발성인 동시에 리프레쉬가 필요 없는 차세대 메모리 장치들에 대한 연구가 진행되고 있다. 이러한 차세대 메모리 장치는 DRAM(Dynamic Random Access Memory)의 고집적성, 플래쉬 메모리의 비휘발성, SRAM(Static RAM)의 고속성 등을 갖출 것이 요구된다. 현재 각광을 받고 있는 차세대 메모리 장치로는 PRAM(Phase change RAM), NFGM(Nano Floating Gate Memory), PoRAM(Polymer RAM), MRAM(Magnetic RAM), FeRAM(Ferroelectric RAM), RRAM(Resistive RAM) 등이 상술한 요구 사항에 부응하는 차세대 메모리 장치로 거론되고 있다.
본 개시의 기술적 사상이 해결하려는 과제는, 내구성을 증가시키고, 소비 전력을 감소시킬 수 있는 저항성 메모리 장치 및 저항성 메모리 장치의 동작 방법을 제공하는 데에 있다.
상기 기술적 과제를 달성하기 위한 본 개시의 실시예에 따른 메모리 장치는, 복수의 제1 신호 라인들과 복수의 제2 신호 라인들이 교차하는 영역들에 각각 배치된 복수의 메모리 셀들을 포함하는 메모리 셀 어레이; 및 상기 복수의 제1 신호 라인들 각각에 연결되는 복수의 라인 선택 스위치부를 구비하는 디코더를 포함하고,
상기 복수의 라인 선택 스위치부 각각은, 활성 상태의 전압 레벨이 상이한 제1 스위칭 신호 및 제2 스위칭 신호에 선택적으로 응답하여, 대응하는 제1 신호 라인에 바이어스 전압을 인가할 수 있다.
실시예들에 있어서, 상기 라인 선택 스위치부 각각은, 상기 제1 스위칭 신호에 응답하여 동작하는 제1 스위치 및 상기 제2 스위칭 신호에 응답하여 동작하는 제2 스위치를 포함할 수 있다.
실시예들에 있어서, 상기 제1 스위치 및 상기 제2 스위치는, 제1 도전형 트랜지스터일 수 있다.
실시예들에 있어서, 상기 제1 스위치 및 상기 제2 스위치 각각은, NMOS 트랜지스터를 포함할 수 있다.
실시예들에 있어서, 상기 제1 스위치는, 상기 제1 신호 라인에 대응하는 바이어스 전압을 제공하는 개별 소스 라인에 연결되고, 상기 제2 스위치는, 상기 복수의 제1 신호 라인들에 공통적으로 차단 전압을 제공하는 공통 소스 라인에 연결될 수 있다.
실시예들에 있어서, 상기 제1 스위칭 신호는 제1 전압과 제3 전압 사이에서 천이(transition)하고 상기 제2 스위칭 신호는, 제2 전압과 상기 제3 전압 사이에서 천이할 수 있다.
실시예들에 있어서, 상기 제1 스위치는 상기 제1 스위칭 신호가 제1 전압 일 때 턴온되고, 상기 제2 스위치는 상기 제2 스위칭 신호가 제2 전압일 때 턴온될 수 있다.
실시예들에 있어서, 상기 제1 전압 및 상기 제2 전압 중 적어도 하나는 상기 메모리 장치의 동작 모드에 따라 전압 레벨이 가변될 수 있다.
실시예들에 있어서, 상기 메모리 장치가 셋 기입 동작 또는 독출 동작 수행 시, 상기 제1 전압의 전압 레벨은 상기 제2 전압의 전압 레벨보다 높고, 상기 메모리 장치가 리셋 기입 동작 수행 시, 상기 제1 전압의 전압 레벨은 상기 제2 전압 의 전압 레벨보다 낮을 수 있다.
실시예들에 있어서, 상기 제3 전압은 접지 전압일 수 있다.
실시예들에 있어서, 상기 메모리 장치가 셋 기입 동작 또는 독출 동작 수행 시, 상기 제1 전압의 전압 레벨은, 상기 복수의 제1 신호 라인들 중 선택된 제1 신호 라인에 바이어스 전압으로서 제공되는 셋 기입 전압 또는 독출 전압의 전압 레벨과 상기 제1 스위치의 임계 전압 레벨의 합 이상이고, 상기 제2 전압의 전압 레벨은, 상기 제2 스위치의 임계 전압 레벨 이상일 수 있다.
실시예들에 있어서, 상기 메모리 장치가 셋 기입 동작 또는 독출 동작 수행 시, 상기 제1 전압의 전압 레벨은, 상기 제1 스위치의 임계 전압 레벨보다 크고, 상기 제2 전압의 전압 레벨은 상기 복수의 제1 신호 라인들 중 비선택된 제1 신호 라인에 바이어스 전압으로서 제공되는 차단 전압의 전압 레벨과 상기 제2 스위치의 임계 전압 레벨의 합 이상일 수 있다.
실시예들에 있어서, 제1 전압 및 제2 전압을 수신하고, 어드레스에 기초하여, 상기 제1 전압을 갖는 상기 제1 스위칭 신호 또는 상기 제2 전압을 갖는 상기 제2 스위칭 신호를 생성하는 디코딩 블록; 및 상기 라인 선택 스위치부 각각에, 상기 바이어스 전압들을 제공하는 전압 구동부를 더 포함할 수 있다.
실시예들에 있어서, 상기 디코딩 블록은, 복수의 제1 스위칭 신호 및 복수의 제2 스위칭 신호를 생성하되, 상기 제1 전압을 이용하여 선택된 제1 신호 라인에 대응하는 제1 스위칭 신호를 생성하고, 상기 제2 전압을 이용하여, 비선택된 제1 신호 라인에 대응하는 제2 스위칭 신호를 생성할 수 있다.
실시예들에 있어서, 상기 제1 전압 및 상기 제2 전압을 생성하고, 상기 메모리 장치의 동작 모드에 따라 상기 제1 전압 및 상기 제2 전압 중 적어도 하나의 전압을 가변하는 전압 생성부를 더 포함할 수 있다.
실시예들에 있어서, 상기 전압 생성부는, 외부로부터 인가되는 적어도 하나의 전원 전압 및 내부에서 생성되는 적어도 하나의 내부 전압 중 메모리 장치의 동작 모드에 따라 상기 제1 전압 및 상기 제2 전압을 선택하는 전압 선택부; 및 상기 적어도 하나의 내부 전압을 생성하는 차지 펌프를 구비할 수 있다.
본 개시의 다른 기술적 사상에 따른 저항성 메모리 장치는, 적어도 하나의 선택된 메모리 셀들을 포함하는 제1 영역 및 비선택된 메모리 셀들을 포함하는 제2 영역을 구비하는 메모리 셀 어레이; 및 제1 전압의 제1 스위칭 신호에 응답하여, 상기 제1 영역의 제1 신호 라인들에 선택 전압 또는 차단 전압을 인가하고, 제2 전압의 제2 스위칭 신호에 응답하여, 상기 제2 영역의 제1 신호 라인들에 차단 전압을 인가하는 스위치 블록을 포함할 수 있다.
실시예들에 있어서, 상기 스위치 블록은, 동일한 도전형의 제1 MOS 트랜지스터 및 제2 MOS 트랜지스터를 포함하고, 상기 제1 영역 및 제2 영역의 상기 제1 신호 라인들 각각에 연결되는 복수의 스위치 회로를 구비할 수 있다.
실시예들에 있어서, 상기 제1 MOS 트랜지스터는 상기 제1 스위칭 신호가 상기 제1 전압일 때 턴온되고, 상기 제2 MOS 트랜지스터는 상기 제2 스위칭 신호가 상기 제2 전압일 때 턴온될 수 있다.
실시예들에 있어서, 상기 제1 전압 및 상기 제2 전압 중 적어도 하나는 상기 메모리 장치의 동작 모드에 따라 가변될 수 있다.
본 개시의 다른 기술적 사상에 따른 저항성 메모리 장치의 동작 방법은, 복수의 제1 신호 라인들과 복수의 제2 신호 라인들이 교차하는 영역들에 각각 배치된 복수의 메모리 셀들을 포함하고, 상기 복수의 제1 신호 라인들 각각은, 바이어스 전압을 제공하는 적어도 두 개의 제1 도전형 트랜지스터 스위치에 연결되는 메모리 장치의 동작 방법으로서, 상기 복수의 제1 신호 라인들 중 적어도 하나의 제1 신호 라인에 선택 전압이 제공되도록, 상기 적어도 하나의 제1 신호 라인에 연결된 상기 적어도 두 개의 제1 도전형 트랜지스터 스위치 중 하나에 제1 전압을 인가하는 단계; 상기 적어도 하나의 제1 신호 라인에 차단 전압이 제공되도록, 상기 적어도 두 개의 제1 도전형 트랜지스터 스위치 중 다른 하나에 상기 제1 전압과 전압 레벨이 다른 제2 전압을 인가하는 단계를 포함할 수 있다.
실시예들에 있어서, 상기 제1 전압 및 상기 제2 전압의 전압 레벨은, 상기 메모리 장치의 동작 모드에 따라 가변될 수 있다.
실시예들에 있어서, 상기 메모리 장치가 셋 기입 동작 또는 독출 동작 시, 상기 제1 전압의 전압 레벨은 상기 제2 전압의 전압 레벨보다 높을 수 있다.
실시예들에 있어서, 상기 메모리 장치가 리셋 기입 동작 시, 상기 제1 전압의 전압 레벨은 상기 제2 전압의 전압 레벨보다 낮을 수 있다.
실시예들에 있어서, 상기 적어도 두 개의 도전형 트랜지스터는, 제1 NMOS 트랜지스터 및 제2 NMOS 트랜지스터를 포함하고, 상기 제1 NMOS 트랜지스터는 상기 제1 전압에 응답하여 턴온되고, 상기 제2 NMOS 트랜지스터는 상기 제2 전압에 응답하여 턴온될 수 있다.
본 개시의 기술적 사상에 따른 저항성 메모리 장치 및 저항성 메모리 장치의 동작방법은, 메모리 셀에 연결되는 신호 라인에 인가되는 바이어스 전압의 전압 레벨 및 메모리 장치의 동작 모드에 따라 스위치 신호들의 전압 레벨을 조절함으로써, 메모리 장치의 내구성을 증가시키고, 소비 전력을 감소할 수 있다.
도 1은 본 발명의 일 실시예에 따른 저항성 메모리 장치를 포함하는 메모리 시스템을 개략적으로 나타내는 블록도이다.
도 2는 도 1의 메모리 장치의 일 구현예를 나타내는 블록도이다.
도 3은 도 2의 메모리 셀 어레이의 일 구현예를 나타내는 회로도이다.
도 4는 도 3의 메모리 셀에 포함된 가변 저항 소자의 일 예를 나타낸다.
도 5a 내지 도 5c는 도 3의 메모리 셀의 변형 예들을 나타내는 회로도들이다.
도 6a 및 도 6b는 메모리 셀들의 저항 산포를 나타내는 그래프이다.
도 7은 메모리 셀의 전압-전류 특성 곡선을 나타내는 그래프이다.
도 8a는 본 개시의 실시예에 따른 로우 디코더를 개략적으로 나타내는 회로도이고, 도 8b는 도 8a의 로우 디코더의 스위칭 신호들의 파형을 나타내는 그래프이다.
도 9a 및 도 9b는 메모리 장치에 셋 기입이 수행될 때, 본 개시의 실시예에 따른 로우 디코더의 동작을 설명하는 도면이다.
도 10은 메모리 장치에 리셋 기입이 수행될 때, 본 개시의 실시예에 따른 로우 디코더의 동작을 설명하는 도면이다.
도 11은 메모리 장치에 독출 동작이 수행될 때, 본 개시의 실시예에 따른 로우 디코더의 동작을 설명하는 도면이다.
도 12 및 도 13은 본 개시의 실시 예에 따른 로우 선택 스위치부의 다른 구현 예를 나타내는 회로도이다.
도 14는 본 개시의 실시 예에 따른 로우 디코딩 블록의 일 예를 나타내는 회로도이다.
도 15는 본 개시의 실시예에 따른 전압 선택부의 일 구현 예를 나타내는 회로도이다.
도 16은 본 개시의 실시예에 따른 전압 생성부의 일 예를 나타내는 블록도이다.
도 17a는 도 16의 차지 펌프의 일 구현예를 나타내는 회로도이다.
도 17b는 도 17a의 차지 펌프에 인가되는 펌핑 신호들을 나타내는 파형도이다.
도 18은 도 16의 전압 선택부의 일 구현예를 나타내는 회로도이다.
도 19는 본 개시의 실시예에 따른 전압 생성부의 다른 예를 나타내는 블록도이다.
도 20은 도 19의 전압 조절부의 일 구현예를 나타내는 회로도이다.
도 21은 타일의 구성과 로우 디코더 및 칼럼 디코더의 배치를 나타내는 도면이다.
도 22는 본 발명의 실시 예에 따른 메모리 장치의 동작 방법을 나타내는 흐름도이다.
도 23은 본 발명의 다른 실시예에 따른 메모리 장치의 동작 방법을 나타내는 흐름도이다.
도 24는 본 발명의 다른 실시예에 따른 저항성 메모리 장치를 포함하는 메모리 시스템을 개략적으로 나타내는 블록도이다.
도 25는 본 발명의 실시예들에 따른 메모리 시스템을 메모리 카드 시스템에 적용한 예를 나타내는 블록도이다.
도 26은 본 발명의 일 실시예에 따른 저항성 메모리 모듈을 나타내는 도면이다.
도 27은 본 발명의 실시예들에 따른 메모리 시스템을 SSD 시스템에 적용한 예를 나타내는 블록도이다.
도 28은 본 발명의 실시예들에 따른 메모리 시스템을 포함하는 컴퓨팅 시스템을 나타내는 블록도이다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명한다. 본 발명의 실시예는 당 업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위하여 제공되는 것이다. 본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는바, 특정 실시예들을 도면에 예시하고 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용한다. 첨부된 도면에 있어서, 구조물들의 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하거나 축소하여 도시한 것이다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 설정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성 요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
또한, 제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로 사용될 수 있다. 예를 들어, 본 발명의 권리 범위로부터 벗어나지 않으면서, 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 갖는다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
도 1은 본 발명의 일 실시예에 따른 저항성 메모리 장치를 포함하는 메모리 시스템을 개략적으로 나타내는 블록도이다.
도 1을 참조하면, 메모리 시스템(1)은 저항성 메모리 장치(100, 이하 메모리 장치로 지칭함) 및 메모리 컨트롤러(200)를 포함할 수 있다. 메모리 장치(100)는 메모리 셀 어레이(110), 기입/독출 회로(120), 제어 로직(130) 및 전압 생성부(140)를 포함할 수 있다. 또한, 메모리 장치(100)는 제어 로직(130)의 제어에 따라 메모리 셀 어레이(110)에 대한 기입 및 독출 동작을 수행하는 회로들을 더 포함할 수 있다. 메모리 셀 어레이(110)가 저항성 메모리 셀들을 포함함에 따라, 메모리 시스템(1)은 저항성 메모리 시스템으로 지칭될 수 있다.
메모리 컨트롤러(200)는 호스트(Host)로부터의 기입/독출 요청에 응답하여 메모리 장치(100)에 저장된 데이터를 독출하거나, 또는 메모리 장치(100)에 데이터를 기입하도록 메모리 장치(100)를 제어할 수 있다. 구체적으로, 메모리 컨트롤러(200)는 메모리 장치(100)에 어드레스(ADDR), 커맨드(CMD) 및 제어 신호(CTRL)를 제공함으로써, 메모리 장치(100)에 대한 프로그램(program)(또는 기입), 독출(read) 및 소거(erase) 동작을 제어할 수 있다. 또한, 기입될 데이터(DATA)와 독출된 데이터(DATA)가 메모리 컨트롤러(200)와 메모리 장치(100) 사이에서 송수신될 수 있다.
도시되지는 않았으나, 메모리 컨트롤러(200)는 램(RAM), 프로세싱 유닛(processing unit), 호스트 인터페이스(host interface) 및 메모리 인터페이스(memory interface)를 포함할 수 있다. 램은 프로세싱 유닛의 동작 메모리로서 이용될 수 있다. 프로세싱 유닛은 메모리 컨트롤러(200)의 동작을 제어할 수 있다. 호스트 인터페이스는 호스트(Host) 및 메모리 컨트롤러(200) 사이의 데이터 교환을 수행하기 위한 프로토콜(protocol)을 포함할 수 있다. 예를 들어, 메모리 컨트롤러(200)는 USB, MMC, PCI-E, ATA(Advanced Technology Attachment), Serial-ATA, Parallel-ATA, SCSI, ESDI, 그리고 IDE(Integrated Drive Electronics) 등과 같은 다양한 인터페이스 프로토콜들 중 적어도 하나를 통해 외부(HOST)와 통신하도록 구성될 수 있다.
메모리 셀 어레이(110)는 복수의 제1 신호 라인들과 복수의 제2 신호 라인들이 교차하는 영역들에 각각 배치되는 복수의 메모리 셀들(미도시)을 포함할 수 있다. 일 실시예에서, 복수의 제1 신호 라인들은 복수의 워드 라인들일 수 있고, 복수의 제2 신호 라인들은 복수의 비트 라인들일 수 있다. 다른 실시예에서, 복수의 제1 신호 라인들은 복수의 비트 라인들일 수 있고, 복수의 제2 신호 라인들은 복수의 워드 라인들일 수 있다.
본 실시예에서, 복수의 메모리 셀들 각각은 하나의 비트를 저장하는 싱글레벨 셀(SLC, single level cell)일 수 있으며, 또는 적어도 2 비트 이상의 데이터를 저장할 수 있는 멀티레벨 셀(MLC, multi level cell)일 수 있다. 또는, 메모리 셀 어레이(110)는 싱글레벨 셀과 멀티 레벨 셀을 함께 포함할 수 있다. 하나의 메모리 셀에 하나의 비트의 데이터가 기입되는 경우, 메모리 셀들은 기입된 데이터에 따라 두 개의 저항 레벨 분포를 가질 수 있다. 또는, 하나의 메모리 셀에 2 개의 비트의 데이터가 기입되는 경우, 메모리 셀들은 기입된 데이터에 따라 네 개의 저항 레벨 분포를 가질 수 있다. 또 다른 실시예에서, 하나의 메모리 셀에 3 비트의 데이터가 저장되는 트리플 레벨 셀(TLC, triple level cell)의 경우, 메모리 셀들은 기입된 데이터에 따라 여덟 개의 저항 레벨 분포를 가질 수 있다 그러나, 본 발명은 이에 한정되지 않고, 다른 실시예에서, 메모리 셀들은 4 비트 이상의 데이터를 각각 저장할 수 있는 메모리 셀들을 포함할 수 있다.
또한, 일 실시예에서, 메모리 셀 어레이(110)는 2차원 수평 구조로 배치된 메모리 셀들을 포함할 수 있다. 다른 실시예에서, 메모리 셀 어레이(110)는 3차원 수직 구조로 배치된 메모리 셀들을 포함할 수 있다.
본 발명의 일 실시예에 따르면, 메모리 셀 어레이(110)는 다수의 셀 영역들을 포함할 수 있다. 상기 셀 영역은 다양한 방식으로 정의될 수 있으며, 예컨대 상기 셀 영역은 동일한 워드 라인에 연결되는 다수의 메모리 셀들을 포함하는 페이지 단위일 수 있다. 또 다른 예로서, 상기 셀 영역은 다수의 메모리 셀들을 포함하고, 상기 다수의 메모리 셀들은 워드 라인들 및 비트 라인들에 연결되며, 상기 워드 라인들은 하나의 로우 디코더(또는 로우 선택 블록)에 연결되고 상기 비트 라인들은 하나의 칼럼 디코더(또는, 칼럼 선택 블록)에 연결되는 단위일 수 있으며, 이와 같은 셀 영역을 타일(Tile)로 정의할 수 있다.
메모리 셀 어레이(110)는 가변 저항을 갖는 가변 저항 소자(미도시)를 포함하는 저항성 메모리 셀들을 포함할 수 있다. 예를 들어, 가변 저항 소자가 상변화(phase change) 물질(GST, Ge-Sb-Te)로서 온도에 따라 저항이 변화하는 경우에는 저항성 메모리 장치는 PRAM이 될 수 있다. 다른 예를 들어, 가변 저항 소자가 상부 전극, 하부 전극 및 그 사이에 있는 전이금속 산화물(complex metal oxide)로 형성된 경우에는 저항성 메모리 장치는 RRAM(Resistive random-access memory)이 될 수 있다. 또 다른 예를 들어, 가변 저항 소자가 자성체의 상부 전극, 자성체의 하부 전극 및 그 사이에 있는 유전체로 형성된 경우에는 저항성 메모리 장치는 MRAM(Magnetic random-access memory)이 될 수 있다. 이하, 메모리 셀 어레이(110)는 RRAM인 경우를 가정하여 설명하기로 한다.
기입/독출 회로(120)는 메모리 셀들에 대한 기입 및 독출 동작을 수행한다. 기입/독출 회로(120)는 다수의 비트 라인들을 통해 메모리 셀들에 연결되며, 메모리 셀들에 데이터를 기입하기 위한 기입 드라이버와, 메모리 셀들로부터 독출된 데이터를 증폭하는 센스 앰프를 포함할 수 있다. 기입/독출 회로(120)는 복수의 메모리 셀들 중, 로우 디코더(미도시) 및 칼럼 디코더(미도시)에 의해 선택되는 메모리 셀에 전류 펄스 또는 전압 펄스를 제공함으로써, 상기 메모리 셀에 대한 기입 및 독출 동작을 수행할 수 있다.
제어 로직(130)은 메모리 장치(100)의 전반적인 동작을 제어할 수 있다. 제어 로직(130)은 기입 또는 독출 등의 메모리 동작을 수행하기 위하여 기입/독출 회로(120)를 제어할 수 있다. 또한, 제어 로직(130)은 메모리 장치(100)의 기입 또는 독출 동작 시 이용되는 전압들을 생성하도록 전압 생성부(140)를 제어할 수 있다. 제어 로직(130)은 메모리 장치(100)의 동작 모드, 예컨대 셋 기입 모드, 리셋 기입 모드 또는 독출 모드에 따라 전압 생성부(140)에서 생성되는 전압들의 종류 또는 상기 전압들의 전압 레벨을 조절할 수 있다.
전압 생성부(140)는 제어 로직(130)의 제어 하에 메모리 장치(100)에서 이용되는 각종 전압들을 생성할 수 있다. 예컨대, 전압 생성부(140)는 셋 기입 전압, 리셋 기입 전압, 독출 전압 및 차단 전압(inhibit voltage)과 같이 메모리 셀에 인가되는 바이어스 전압들(또는 구동 전압이라고 지칭하기로 한다) 및 로우 디코더 및 칼럼 디코더 내부의 회로들에서 이용되는 스위칭 신호들을 생성하기 위한 전원 전압들(또는 스위칭 전압이라고 지칭하기로 한다)을 생성할 수 있다. 또한 전압 생성부(140는 기입 조건 또는 독출 조건을 변동시키기 위한 각종 기준 전압들을 생성할 수 있다.
메모리 장치(100)에 대한 기입 또는 독출 동작 시, 메모리 셀 어레이(110)에 포함된 복수의 메모리 셀들 중 상기 기입 또는 독출 동작이 수행되는 메모리 셀을 선택하기 위하여, 상기 복수의 메모리 셀들에 연결되는 제1 신호 라인들 및 제2 신호 라인들에 바이어스 전압이 인가된다. 예를 들어, 선택된 신호 라인들, 다시 말해 선택된 메모리 셀에 연결되는 신호 라인에는 셋 기입 전압, 리셋 기입 전압 또는 독출 전압이 인가되고, 비선택된 신호 라인들에는 차단 전압이 인가된다. 상기 셋 기입 전압, 리셋 기입 전압, 독출 전압 및 차단 전압과 같은 바이어스 전압은 상기 신호 라인들에 연결된 스위치들을 통하여 인가된다. 본 실시예에서, 전압 생성부(140)는, 복수의 스위칭 전압을 생성하고, 상기 스위치는 상기 스위치들 각각에 인가되는 바이어스 전압의 전압 레벨에 따라 상기 복수의 스위칭 전압 중 적어도 하나에 응답하여 턴온되어, 대응하는 신호 라인에 바이어스 전압을 인가할 수 있다. 또한, 전압 생성부(140)는 메모리 장치(100)의 동작 모드에 따라 스위칭 전압의 전압 레벨을 조절할 수 있다.
일 실시예에 있어서 신호 라인에 바이어스 전압을 인가하는 스위치는 같은 신호 라인에 연결된 적어도 두 개의 제1 도전형 MOS 트랜지스터를 포함하고, 상기 적어도 두 개의 제1 도전형 MOS 트랜지스터는 서로 다른 스위칭 전압에 응답하여 턴온될 수 있다. 일 실시예에 있어서, 상기 적어도 두 개의 제1 도전형 MOS 트랜지스터는 NMOS 트랜지스터일 수 있다.
이와 같이, 본 실시예에 따르면, 메모리 장치(100)는 신호 라인에 인가되는 바이어스 전압의 전압 레벨 및 메모리 장치의 동작 모드에 따라 스위칭 전압들의 전압 레벨을 조절함으로써, 상기 스위치에 인가되는 전압 레벨을 감소시킬 수 있다. 이에 따라, 메모리 장치(100)의 내구성이 증가되고, 소비 전력이 감소될 수 있다.
한편, 메모리 컨트롤러(200) 및 메모리 장치(100)는 하나의 반도체 장치로 집적될 수 있다. 예시적으로, 메모리 컨트롤러(200) 및 메모리 장치(100)는 하나의 반도체 장치로 집적되어, 메모리 카드를 구성할 수 있다. 예를 들어, 메모리 컨트롤러(200) 및 메모리 장치(100)는 하나의 반도체 장치로 집적되어 PC 카드(PCMCIA), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM/SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro), SD 카드(SD, miniSD, microSD), 유니버설 플래시 기억장치(UFS) 등을 구성할 수 있다. 다른 예를 들면, 메모리 컨트롤러(200) 및 메모리 장치(100)는 하나의 반도체 장치로 집적되어 SSD(Solid State Disk/Drive)를 구성할 수 있다.
상기와 같이 구성될 수 있는 저항성 메모리 시스템(1)에 구비되는 메모리 장치(100)의 구체적인 동작 예를 도 2를 참조하여 설명하기로 한다.
도 2는 도 1의 메모리 장치의 일 구현 예를 나타내는 블록도이다.
도 2를 참조하면, 메모리 장치(100)는 메모리 셀 어레이(110), 기입/독출 회로(120), 제어 로직(130) 및 전압 생성부(140)를 포함할 수 있다. 또한, 메모리 장치(100)는 로우 디코더(150) 및 칼럼 디코더(160)를 더 포함할 수 있다. 또한 기입/독출 회로(120)는 기입 회로(121) 및 독출 회로(122)를 포함할 수 있다.
메모리 셀 어레이(110)는 복수의 제1 신호 라인들 및 복수의 제2 신호 라인들에 연결될 수 있다. 또한, 메모리 셀 어레이(110)는 복수의 제1 신호 라인들과 복수의 제2 신호 라인들이 교차하는 영역들에 각각 배치되는 복수의 메모리 셀들을 포함할 수 있다. 이하에서는, 복수의 제1 신호 라인들은 워드 라인들(WL)이고, 복수의 제2 신호 라인들은 비트 라인들(BL)인 경우를 예로 하여 본 발명의 실시예들을 상술하기로 한다.
커맨드(CMD)에 수반하여 엑세스될 메모리 셀을 지시하기 위한 어드레스(ADDR)가 수신될 수 있으며, 어드레스(ADDR)는 메모리 셀 어레이(110)의 워드 라인들(WL)을 선택하기 위한 로우 어드레스(X_ADDR)와 메모리 셀 어레이(110)의 비트 라인을 선택하기 위한 칼럼 어드레스(Y_ADDR)를 포함할 수 있다. 로우 디코더(170)는 로우 디코더(150)는 워드 라인들(WL)을 통해 메모리 셀 어레이(110)에 연결되며, 로우 어드레스(X_ADDR)에 응답하여 워드 라인들 중 적어도 하나를 선택할 수 있다. 칼럼 디코더(160)는 비트 라인들(BL)을 통해 메모리 셀 어레이(110)에 연결되며, 칼럼 어드레스(Y_ADDR)에 응답하여 비트 라인들 중 적어도 하나를 선택할 수 있다.
기입/독출 회로(120)는 제어 로직(130)의 제어에 따라, 외부로부터 입력되는 데이터(DATA)를 메모리 셀 어레이(110)에 기입하거나, 메모리 셀 어레이(110)에 기입된 데이터를 감지하여 외부로 출력할 수 있다. 또한 기입/독출 회로(120)는 기입 또는 독출 결과를 제어 로직(130)에 제공할 수 있다. 예를 들어, 기입/독출 회로(120)는 기입 동작 시 기입 동작의 결과를 검출하기 위하여 검증 동작을 수행하고, 검증 결과, 예컨대 패스 또는 페일(P/F) 신호를 제어 로직(130)에 제공할 수 있다.
기입/독출 회로(120)는 로우 디코더(160) 또는 칼럼 디코더(170)에 선택적으로 연결될 수 있으며, 이에 따라, 워드 라인(WL) 또는 비트 라인(BL)에 선택적으로 연결되어 메모리 셀에 데이터를 기입하거나, 메모리 셀로부터 데이터를 독출할 수 있다.
기입/독출 회로(120)는 기입 회로(121) 및 독출 회로(122)를 포함할 수 있다. 기입 회로(121)는 칼럼 디코더(160)를 통해 선택된 비트 라인(BL)에 연결되어 선택된 메모리 셀(MC)에 프로그램 펄스를 제공함으로써 프로그램 동작(즉, 기입 동작)을 수행할 수 있고, 이로써, 메모리 셀 어레이(110)에 저장하고자 하는 데이터(DATA)를 입력할 수 있다. 여기서, 프로그램 펄스는 기입 펄스라고 지칭할 수도 있다. 일 실시예에서, 프로그램 펄스는 전류 펄스일 수 있다. 다른 실시예에서, 프로그램 펄스는 전압 펄스일 수 있다.
구체적으로, 기입 회로(121)는 메모리 셀(MC)의 저항이 감소하는 방향으로 메모리 셀(MC)을 프로그램하는 셋 기입 동작을 수행할 수 있다. 또한, 기입 회로(121)는 메모리 셀(MC)의 저항이 증가하는 방향으로 메모리 셀(MC)을 프로그램하는 리셋 기입 동작을 수행할 수 있다.
독출 회로(122)는 칼럼 디코더(160)를 통해 선택된 비트 라인(BL)에 연결되고, 선택된 메모리 셀(MC)의 저항 레벨을 센싱하여 저장된 데이터(DATA)를 독출할 수 있다. 이로써, 메모리 셀 어레이(110)에 저장된 데이터(DATA)를 출력할 수 있다.
구체적으로, 독출 회로(122)는 메모리 컨트롤러(200)로부터 독출 커맨드가 수신된 경우 메모리 셀(MC)에 대한 일반 독출 동작을 수행할 수 있다. 또한, 독출 회로(122)는 메모리 셀(MC)에 대한 기입 동작을 수행하기 전에, 메모리 셀(MC)에 대한 독출 동작을 수행하여 메모리 셀(MC)의 초기 저항 상태를 미리 독출하는 선 독출(pre-read) 동작을 수행할 수 있다.
나아가, 독출 회로(122)는 메모리 셀(MC)에 대한 기입 동작을 수행한 후에, 메모리 셀(MC)에 대한 기입이 완료되었는지를 판별하는 검증 독출(verify read) 동작을 수행할 수 있다.
독출 회로(122)는 일반 독출 동작의 경우에는 독출된 데이터(DATA)를 메모리 장치(100)의 외부로, 예를 들어, 메모리 컨트롤러(200)로 제공할 수 있다. 또한, 독출 회로(122)는 선 독출 동작 및 검증 독출 동작의 경우에는 독출된 데이터(DATA) 또는 기입/독출 동작의 성공/실패를 나타내는 패스/페일 신호(P/F)를 기입/독출 동작의 결과로서 메모리 장치(100)의 내부로, 예를 들어, 제어 로직(130) 또는 기입 회로(121)에 제공할 수 있다.
일 실시예에서, 기입 회로(121) 및 독출 회로(122)는 워드 라인(WL)에 연결될 수 있다. 다른 실시예에서, 기입 회로(121) 및 독출 회로(122)는 비트 라인(BL)에 연결될 수 있다. 또 다른 실시예에서, 기입 회로(121)는 워드 라인(WL)에 연결되고, 독출 회로(122)는 비트 라인(BL)에 연결될 수 있다. 또 다른 실시예에서, 기입 회로(121)는 비트 라인(BL)에 연결되고, 독출 회로(122)는 워드 라인(WL)에 연결될 수 있다.
전압 생성부(140)는 전압 제어 신호(CTRL_vol)를 기초로 하여 메모리 셀 어레이(110)에 대한 기입, 독출 및 소거 동작을 수행하기 위한 다양한 유형의 전압들을 생성할 수 있다. 전압 생성부(140)는 복수의 워드 라인들(WL) 및 비트 라인들(BL)을 구동하기 위한 구동 전압(또는 바이어스 전압), 예컨대 셋 기입 전압(Vset), 리셋 기입 전압(Vreset), 독출 전압(Vread), 차단 전압들(Vinh)을 생성할 수 있다.
전압 생성부(140)는 또한, 로우 디코더(150) 또는 칼럼 디코더(160)에 구비되는 스위치들에 제공되는 복수의 스위칭 전압, 예컨대 제1 전압(VPP1, VPP2)을 생성할 수 있다. 전압 생성부(140)는 메모리 장치(100)의 동작 모드, 예컨대 셋 기입 모드, 리셋 기입 모드 또는 독출 모드에 따라 상기 복수의 스위칭 전압들의 전압 레벨을 가변시킬 수 있다. 이를 위해 전압 생성부(140)는 전압 선택부(141)를 구비할 수 있다. 전압 선택부(141)는 메모리 장치(100)의 동작 모드에 따라, 전압 생성부(140)에서 생성된 복수의 전압들 또는 외부로부터 인가되는 전압 들 중 제1 전압(VPP1) 및 제2 전압(VPP2)을 선택하여 출력할 수 있다. 이에 따라 메모리 장치(100)의 동작 모드에 따라 스위칭 전압들의 전압 레벨이 가변될 수 있다. 그러나 본 개시의 기술적 사상은 이에 제한되는 것은 아니다. 전압 생성부(140)는 메모리 장치(100)의 동작 모드에 따라 원하는 전압 레벨의 제1 전압(VPP1) 및 제2 전압(VPP2)을 생성할 수 있다.
로우 디코더(150) 또는 칼럼 디코더(160)는 전압 생성부(140)로부터 제공되는 복수의 스위칭 전압, 예컨대 제1 전압(VPP1) 및 제2 전압(VPP2)을 이용하여, 내부에 구비되는 스위치들을 제어하는 스위칭 신호를 생성할 수 있다. 이에 대하여, 도 8a 내지 도 14를 참조하여 보다 자세하게 후술하기로 한다.
제어 로직(130)은 메모리 컨트롤러(200)로부터 수신한 커맨드(CMD), 어드레스(ADDR) 및 제어 신호(CTRL)를 기초로 하여, 메모리 셀 어레이(110)에 데이터(DATA)를 기입하거나 메모리 셀 어레이(110)로부터 데이터(DATA)를 독출하기 위한 각종 제어 신호를 출력할 수 있다. 제어 로직(130)에서 출력된 각종 제어 신호는 기입/독출 회로(120), 전압 생성부(140), 로우 디코더(150) 및 칼럼 디코더(160)에 제공될 수 있고, 이로써, 제어 로직(130)은 메모리 장치(100) 내의 각종 동작을 전반적으로 제어할 수 있다.
구체적으로, 제어 로직(130)은 커맨드(CMD) 및 제어 신호(CTRL)를 기초로 하여 동작 제어 신호들(CTRL_op)을 생성할 수 있고, 생성된 동작 제어 신호들(CTRL_op)을 기입/독출 회로(120)에 제공할 수 있다.
더 나아가, 제어 로직(130)은 또한 로우 디코더(150)에 로우 어드레스(X_ADDR)를 제공할 수 있으며, 칼럼 디코더(160)에 칼럼 어드레스(Y_ADDR)를 제공할 수 있다.
또한, 제어 로직(130)은 커맨드(CMD), 제어 신호(CTRL) 및 독출 회로(122)로부터 수신한 패스/페일 신호(P/F)를 기초로 하여 전압 제어 신호(CTRL_vol)를 생성할 수 있다. 예컨대 전압 제어 신호(CTRL_vol)는 메모리 장치의 동작 모드를 나타내는 신호, 전압 생성부(140)에서 생성되는 각종 전압들의 전압 레벨을 제어하는 신호등을 포함할 수 있다. 제어 로직(130)은 생성된 전압 제어 신호(CTRL_vol)를 전압 생성부(140)에 제공할 수 있다.
도 3은 도 2의 메모리 셀 어레이(110)의 일 구현예를 나타내는 회로도이다. 메모리 셀 어레이(110)는 다수 개의 셀 블록들을 포함할 수 있으며, 도 3은 하나의 셀 블록을 나타낼 수 있다.
도 3을 참조하면, 메모리 셀 어레이(110)는 수평 구조의 2차원 메모리일 수 있고, 복수의 워드 라인들(WL1 내지 WLn), 복수의 비트 라인들(BL1 내지 BLm) 및 복수의 메모리 셀들(MC)을 포함할 수 있다. 동일한 워드라인에 선택되는 메모리 셀들(MC)을 페이지(PAGE) 단위로 정의할 수 있다. 여기서, 워드 라인들(WL)의 개수, 비트 라인들(BL)의 개수 및 메모리 셀들(MC)의 개수는 실시예에 따라 다양하게 변경될 수 있다. 도 3에는 수평 구조의 2차원 메모리가 도시되었으나 본 발명은 이에 한정되지 않고, 다른 실시예에서, 메모리 셀 어레이(110)는 수직 구조의 3차원 메모리일 수 있다.
본 실시예에 따르면, 복수의 메모리 셀들(MC)의 각각은 가변 저항 소자(R) 및 선택 소자(D)를 포함할 수 있다. 여기서, 가변 저항 소자(R)는 가변 저항 물질이라고 지칭할 수 있고, 선택 소자(D)는 스위칭 소자라고 지칭할 수 있다.
일 실시예에서, 가변 저항 소자(R)는 복수의 워드 라인들(WL1 내지 WLn) 중 하나와 선택 소자(D)의 사이에 연결되며, 선택 소자(D)는 가변 저항 소자(R)와 복수의 비트 라인들(BL1 내지 BLm) 중 하나의 사이에 연결될 수 있다. 그러나, 본 발명은 이에 한정되지 않고, 선택 소자(D)가 복수의 워드 라인들(WL1 내지 WLn) 중 하나와 가변 저항 소자(R) 사이에 연결되고, 가변 저항 소자(R)가 선택 소자(D)와 복수의 비트 라인들(BL1 내지 BLm) 중 하나의 사이에 연결될 수 있다.
본 실시예에 따르면, 가변 저항 소자(R)는 인가되는 전기적 펄스에 의해 복수 개의 저항 상태들 중 하나로 변동될 수 있다. 일 실시예에서, 가변 저항 소자(R)는 전류 량에 따라 결정 상태가 변화하는 상변화 물질(phase-change material)을 포함할 수 있다. 상변화 물질은 2개의 원소를 화합한 GaSb, InSb, InSe. Sb2Te3, GeTe, 3개의 원소를 화합한 GeSbTe, GaSeTe, InSbTe, SnSb2Te4, InSbGe, 4개의 원소를 화합한 AgInSbTe, (GeSn)SbTe, GeSb(SeTe), Te81Ge15Sb2S2 등 다양한 종류의 물질을 사용할 수 있다.
이러한 상변화 물질은 비교적 저항이 높은 비정질 상태(amorphous state)와 비교적 저항이 낮은 결정 상태(crystal state)를 가질 수 있다. 이러한 상변화 물질은 전류의 양에 따라 발생되는 주울 열(Joule's heat) 의해 상(phase)이 변화될 수 있다. 그리고, 이와 같은 상변화를 이용하여 데이터를 기입할 수 있다.
한편, 다른 실시예에서, 가변 저항 소자(R)는 상변화 물질 대신, 페로브스카이트(perovskite) 화합물들, 전이 금속 산화물(transition metal oxide), 자성체 물질(magnetic materials), 강자성(ferromagnetic) 물질들 또는 반강자성(antiferromagnetic) 물질들을 포함할 수도 있다.
선택 소자(D)는 복수의 워드 라인들(WL1 내지 WLm) 중 어느 하나와 가변 저항 소자(R) 사이에 연결될 수 있으며, 연결된 워드 라인과 비트 라인에 인가되는 전압에 따라 가변 저항 소자(R)로의 전류 공급을 제어할 수 있다. 일 실시예에서, 선택 소자(D)는 PN 접합 또는 PIN 접합 다이오드일 수 있으며, 다이오드의 애노드(anode)가 가변 저항 소자(R)에 연결되고, 다이오드의 캐소드(cathode)가 복수의 워드 라인들(WL1 내지 BLm) 중 하나에 연결될 수 있다. 이때, 다이오드의 애노드와 캐소드 사이의 전압 차가 다이오드의 문턱 전압보다 커지면, 다이오드가 턴 온되어 가변 저항 소자(R)에 전류가 공급될 수 있다 도 3에서, 선택 소자(D)는 다이오드인 것으로 도시되었으나, 이는 본 발명의 일 실시예에 불과하며, 다른 실시예에서, 선택 소자(D)는 스위칭 가능한 다른 소자로 변경될 수 있다.
도 4는 도 3의 메모리 셀(MC)에 포함된 가변 저항 소자(R)의 일 예를 나타낸다.
도 4를 참조하면, 가변 저항 소자(R)는 제1 및 제2 전극들(electrodes)(EL1, EL2) 및 제1 전극(EL1)과 제2 전극(EL2) 사이에 배치되는 데이터 저장막(data storage film)(DS)을 포함할 수 있다.
제1 및 제2 전극들(EL1, EL2)은 다양한 금속, 금속 산화물 또는 금속 질화물로 형성될 수 있다. 제1 및 제2 전극들(EL1, EL2)은 알루미늄(Al), 구리(Cu), 티타늄 질화물(TiN), 티타늄 알루미늄 질화물(TixAlyNz), 이리듐(Ir), 백금(Pt), 은(Ag), 금(Au), 폴리실리콘(poly silicon), 텅스텐(W), 티타늄(Ti), 탄탈륨(Ta), 탄탈륨 질화물(TaN), 텅스텐 질화물(WN)), 니켈(Ni), 코발트(Co), 크롬(Cr), 안티몬(Sb), 철(Fe), 몰리브덴(Mo), 팔라듐(Pd). 주석(Sn). 지르코늄(Zr), 아연(Zn), 산화 이리듐(IrO2), 산화스트론튬지르코네이트(StZrO3) 등일 수 있다.
데이터 저장막(DS)은 쌍극성(bipolar) 저항 기억 재료 또는 단극성(unipolar) 저항 기억 재료로 형성될 수 있다. 쌍극성 저항 기억 재료는 펄스의 극성에 의하여 셋이나 리셋 상태로 프로그램될 수 있으며, 쌍극성 저항 기억 재료에는 페로브스카이트(Perovskite) 계열의 물질들이 사용될 수 있다. 한편, 단극성 저항 기억 재료는 동일한 극성의 펄스에 의해서도 셋이나 리셋 상태로 프로그램될 수 있으며, 단극성 저항 기억 재료에는, NiOx나 TiOx와 같은 전이 금속 산화물(transition metal oxide) 등이 사용될 수 있다.
도 5a 내지 도 5c는 도 3의 메모리 셀(MC)의 변형 예들을 나타내는 회로도들이다.
도 5a를 참조하면, 메모리 셀(MCa)은 가변 저항 소자(Ra)를 포함하고, 가변 저항 소자(Ra)는 비트 라인(BL)과 워드 라인(WL) 사이에 연결될 수 있다. 메모리 셀(MCa)은 비트 라인(BL)과 워드 라인(WL)에 각각 인가되는 전압들에 의해서 데이터를 저장할 수 있다.
도 5b를 참조하면, 메모리 셀(MCb)은 가변 저항 소자(Rb)와 양방향 다이오드(Db)를 포함할 수 있다. 가변 저항 소자(Rb)는 데이터를 저장하기 위한 저항 물질을 포함할 수 있다. 양방향 다이오드(Db)는 가변 저항 소자(Rb)와 워드 라인(WL) 사이에 연결되며, 가변 저항 소자(Rb)는 비트 라인(BL)과 양방향 다이오드(Db) 사이에 연결될 수 있다. 양방향 다이오드(Db)와 가변 저항 소자(Rb)의 위치는 서로 바뀔 수도 있다. 양방향 다이오드(Db)를 통해서 비선택 저항 셀에 흐르게 되는 누설 전류를 차단할 수 있다.
도 5c를 참조하면, 메모리 셀(MCc)은 가변 저항 소자(Rc)와 트랜지스터(TR)를 포함할 수 있다. 트랜지스터(TR)는 워드 라인(WL)의 전압에 따라 가변 저항 소자(Rc)에 전류를 공급 또는 차단하는 선택 소자, 즉, 스위칭 소자일 수 있다. 트랜지스터(TR)는 가변 저항 소자(Rc)와 워드 라인(WL) 사이에 연결되며, 가변 저항 소자(R)는 비트 라인(BL)과 트랜지스터(TR) 사이에 연결될 수 있다. 트랜지스터(TR)와 가변 저항 소자(Rc)의 위치는 서로 바뀔 수도 있다. 메모리 셀(MCc)은 워드 라인(WL)에 의해서 구동되는 트랜지스터(TR)의 온/오프 여부에 따라 선택 또는 비선택될 수 있다.
도 6a 및 도 6b는 메모리 셀들의 저항 산포를 나타내는 그래프이다. 도 6a는 메모리 셀(MC)이 싱글 레벨 셀인 경우를 나타내고, 도 6b는 메모리 셀(MC)이 멀티 레벨 셀인 경우를 나타낸다. 도 6a 및 도 6b에서, 가로축은 저항을 나타내고, 세로축은 메모리 셀들(MC)의 개수를 나타낸다.
도 6a를 참조하면, 메모리 셀(MC)이 1 비트로 프로그램되는 싱글 레벨 셀(single level cell, SLC)인 경우, 메모리 셀(MC)은 저 저항 상태(LRS) 또는 고 저항 상태(HRS)를 가질 수 있다. 저 저항 상태(LRS)는 셋 상태, 고 저항 상태(HES)는 리셋 상태로 지칭될 수 있다.
저 저항 상태(LRS) 및 고 저항 상태(HRS)는 데이터 '0' 및 데이터 '1' 중 어느 하나에 해당할 수 있다. 일 실시예에서, 저항 레벨(R)은 데이터 '0'에서 데이터 '1'의 순서로 커질 수 있다. 저 저항 상태(LRS)는 데이터 '0'에 해당하고, 고 저항 상태(HRS)는 데이터 '1'에 해당할 수 있다.
메모리 셀(MC)에 기입 펄스를 인가하여 메모리 셀(MC)을 고 저항 상태(HRS)에서 저 저항 상태(LRS)로 스위칭하는 동작을 셋(set) 동작 또는 셋 기입(set write) 동작이라고 한다. 또한, 메모리 셀(MC)에 기입 펄스를 인가하여 메모리 셀(MC)을 저 저항 상태(LRS)에서 고 저항 상태(HRS)로 스위칭하는 동작을 리셋(reset) 동작 또는 리셋 기입(reset write) 동작이라고 한다.
도 6b를 참조하면, 메모리 셀(MC)이 2 비트로 프로그램되는 멀티 레벨 셀(multi level cell, MLC)인 경우, 메모리 셀(MC)은 제1 저항 상태(RS1), 제2 저항 상태(RS2), 제3 저항 상태(RS3) 및 제4 저항 상태(RS4) 중 하나를 가질 수 있다.
그러나, 본 발명은 이에 한정되지 않고, 다른 실시예에서, 복수의 메모리 셀들은 3 비트의 데이터를 저장하는 트리플 레벨 셀들(TLC, triple level cells)을 포함할 수 있고, 이에 따라, 8개의 저항 상태들 중 하나를 각각 가질 수 있다. 또 다른 실시예에서, 복수의 메모리 셀들은 4 비트 이상의 데이터를 각각 저장할 수 있는 메모리 셀들을 포함할 수도 있다.
싱글 레벨 셀에 비하여 멀티 레벨 셀의 경우, 저항 분포들 사이의 간격이 좁으므로, 멀티 레벨 셀에서는 저항의 작은 변화에 의해 독출 오류가 발생될 수 있다. 따라서, 독출 마진(read margin)을 확보하기 위하여 저항 상태들(RS1, RS2, RS3, RS4)의 각각은 서로 중복되지 않는 저항범위(resistor range)를 가질 수 있다.
각각의 저항 상태(RS1, RS2, RS3, RS4)는 데이터 '00', 데이터 '01', 데이터 '10' 및 데이터 '11' 중 어느 하나에 해당할 수 있다. 일 실시예에서, 저항 레벨(R)은 데이터 '11', 데이터 '01', 데이터 '00', 데이터 '10'의 순서로 커질 수 있다. 즉, 제4 저항 상태(RS4)는 데이터 '11'에 해당하고, 제3 저항 상태(RS3)는 데이터 '01'에 해당하고, 제2 저항 상태(RS2)는 데이터 '00'에 해당하며, 제1 저항 상태(RS1)는 데이터 '10'에 해당할 수 있다.
도 7은 메모리 셀의 전압-전류 특성 곡선을 나타내는 그래프이다.
도 7을 참조하면, 가로축은 전압(V)을 나타내고, 세로축은 전류(I)를 나타낸다. 메모리 셀(MC)이 멀티 레벨 셀인 경우, 메모리 셀(MC)은 저장된 데이터에 따라 복수의 저항 상태들 중 하나를 가질 수 있다. 예를 들어, 도시된 바와 같이 메모리 셀(MC)은 제1 내지 제4 저항 상태들(RS1, RS2, RS3, RS4) 중 하나를 가질 수 있다. 이때, 메모리 셀이 제1 저항 상태(RS1)일 때 저항 레벨이 가장 큰 상태이고, 메모리 셀이 제4 저항 상태(RS4)일 때 저항 레벨이 가장 작은 상태로 정의될 수 있다.
도 7의 그래프의 오른쪽에 도시된 바와 같이 셋 기입 동작을 통해 메모리 셀의 저항 레벨이 감소될 수 있다. 반면에, 그래프의 왼쪽에 도시된 바와 같이 리셋 기입을 통해 메모리 셀의 저항 레벨이 커질 수 있다.
한편, 메모리 셀(MC)에 임계 전압(Vth) 이상의 전압이 인가되면 메모리 셀(MC)의 전류가 급격히 증가하게 되므로, 프로그램하고자 하는 데이터에 따른 저항 레벨을 기입하기 위한 전류 제어가 쉽지 않다. 따라서, 본 실시예에서는, 메모리 셀(MC)에 대한 셋 기입 동작을 수행할 경우에는 메모리 셀(MC)에 기입 전류(Iset) 또는 기입 전류 펄스를 인가할 수 있다.
메모리 셀(MC)에 셋 기입 전류(Iset) 또는 셋 기입 전류 펄스를 인가함에 따라, 메모리 셀(MC)의 저항 상태가 현재의 저항 상태에서 상대적으로 고 저항 상태로 변경될 수 있다. 셋 기입 전류(Iset) 또는 셋 기입 전류 펄스의 크기에 따라 메모리 셀(MC)의 저항 상태의 변경의 정도가 달라질 수 있다. 예컨대, 도시된 바와 같이, 메모리 셀(MC)이 제1 저항 상태(RS1)일 때, 인가되는 셋 기입 전류(Iset) 또는 셋 기입 전류 펄스의 크기에 따라 제2 내지 제4 저항 상태(RS2 내지 RS4) 중 하나의 저항 상태로 변경될 수 있다.
리셋 기입 동작을 수행하기 위해서는 메모리 셀(MC)에 인가되는 전류를 피크 전류까지(도 7의 점선 박스로 표시됨) 증가한 이후에 다시 감소하도록 조절해야 하기 때문에, 일반적인 사각 펄스를 이용하여 메모리 셀(MC)에 대한 리셋 기입 동작을 수행하기는 쉽지 않다. 따라서, 메모리 셀(MC)에 대한 리셋 기입 동작을 수행할 경우에는 메모리 셀(MC)에 기입 전압 펄스(Vreset)를 인가할 수 있다.
메모리 셀(MC)에 리셋 기입 전압(Vreset) 또는 리셋 기입 전압 펄스를 인가함에 따라, 메모리 셀(MC)의 저항 상태가 현재의 저항 상태에서 상대적으로 저 저항 상태로 변경될 수 있다. 리셋 기입 전압(Vreset) 또는 리셋 기입 전압 펄스의 크기에 따라 메모리 셀(MC)의 저항 상태의 변경의 정도가 달라질 수 있다. 예컨대, 도시된 바와 같이, 메모리 셀(MC)이 제4 저항 상태(RS4)일 때, 인가되는 리셋 기입 전압(Vreset) 또는 리셋 기입 전압 펄스의 크기에 따라 제1 내지 제3 저항 상태(RS1 내지 RS3) 중 하나의 저항 상태로 변경될 수 있다.
도 8a는 본 개시의 실시예에 따른 로우 디코더(150)를 개략적으로 나타내는 회로도이다. 설명의 편의를 위하여, 도 8a에 메모리 셀 어레이(110)를 함께 도시하였다. 도 8b는 도 8a의 로우 디코더에서 스위칭 신호들의 파형을 나타내는 그래프이다.
도 8a를 참조하면, 로우 디코더(150)는 로우 디코딩 블록(10), 로우 스위치 블록(20) 및 전압 드라이버(30)를 포함할 수 있다.
로우 스위치 블록(20)은 복수의 스위칭 신호들(GSEL1<n>, GSEL1<n+1>, (GSEL1<n+1>, GSEL2<n+1>)에 응답하여, 메모리 셀들에 연결되는 워드 라인들(WL1~WL4) 중 적어도 하나를 선택할 수 있다. 로우 스위치 블록(20)은, 복수의 스위칭 신호들(GSEL1<n>, GSEL1<n+1>, (GSEL1<n+1>, GSEL2<n+1>)에 응답하여, 기입 또는 독출이 수행될 메모리 셀에 연결되는 워드 라인에 기입 또는 독출을 위한 전압을 인가하고, 다른 워드 라인들에 누설 전류의 발생을 방지하기 위한 차단 전압을 인가할 수 있다. 일 실시예에 있어서, 복수의 워드 라인들(WL1~WL4) 중 하나의 워드 라인이 선택될 수 있다.
로우 스위치 블록(20)은 복수의 워드 라인들(WL1~WL4) 각각에 연결되는 복수의 로우 선택 스위치부(21~24)를 구비할 수 있다. 복수의 로우 선택 스위치부(21~24) 각각은 적어도 두 개의 스위치(SW1, SW2)를 포함할 수 있다. 예컨대, 복수의 로우 선택 스위치부(21~24) 각각은 제1 스위치(SW1) 및 제2 스위치(SW2)를 포함할 수 있다. 일 실시예에 있어서 적어도 두 개의 스위치(SW1, SW2)는 동일한 도전형의 MOS 트랜지스터를 포함할 수 있다. 예컨대, 제1 스위치(SW1) 및 제2 스위치(SW2)는 NMOS 트랜지스터이거나 또는 각각 NMOS 트랜지스터를 포함할 수 있다. 다른 예로서, 제1 스위치(SW1) 및 제2 스위치(SW2)는 PMOS 트랜지스터이거나, 또는 각각 PMOS 트랜지스터를 포함할 수 있다.
제1 스위치(SW1) 및 제2 스위치(SW2)는 서로 다른 스위칭 신호에 응답하여 동작할 수 있다. 제1 스위치(SW1)는 제1 스위칭 신호(GSEL1<n>, GSEL1<n+1>)에 응답하여 동작하고, 제2 스위치(SW2)는 제2 스위칭 신호(GSEL2<n>, GSEL2<n+1>)에 응답하여 동작할 수 있다. 이때, 도 8b에 도시된 바와 같이, 대응하는 제1 스위칭 신호 및 제2 스위칭 신호, 예컨대, 제1 스위칭 신호 GSEL1<n> 및 제2 스위칭 신호 GSEL2<n>, 제1 스위칭 신호 GSEL1<n+1> 및 제2 스위칭 신호 GSEL2<n+1>는 위상이 반대인 신호일 수 있다. 이에 따라, 제1 스위치(SW1) 및 제2 스위치(SW2)는 서로 상보적으로 턴온 또는 턴오프될 수 있다. 또한, 제1 스위칭 신호(GSEL1<n>, GSEL1<n+1>) 및 제2 스위칭 신호(GSEL2<n>, GSEL2<n+1>)는 활성 상태의 전압 레벨이 서로 다를 수 있다. 이때, 스위칭 신호의 활성 상태란, 상기 스위칭 신호에 의해 제어되는 스위치가 턴온 되는 경우, 상기 스위칭 신호의 상태를 의미한다.
한편, 제1 스위치(SW1)는 제1 스위칭 신호(GSEL1<n>, GSEL1<n+1>)에 응답하여 턴온되어, 워드 라인들(WL1~WL4) 각각에 대응하는 개별 구동 전압(VWL1~VWL4)을 제공할 수 있다. 이때, 개별 구동 전압(VWL~VWL4)은 셋 기입 전압, 접지 전압, 독출 전압 또는 차단 전압 중 하나일 수 있으며, 복수의 로우 선택 스위치부(21~24) 중 적어도 하나에 구비되는 제1 스위치(SW1)는 셋 기입 전압, 접지 전압, 독출 전압 중 하나를 개별 구동 전압으로서 제공할 수 있다. 예컨대, 메모리 장치(도 1의 100)가 셋 기입 동작을 수행할 때, 제1 워드 라인(WL1)이 선택된 경우, 상기 제1 워드 라인(WL1)에 연결되는 제1 스위치(SW1)에 인가되는 구동 전압(VWL1)은 셋 기입 전압이고, 다른 워드 라인들(WL2~WL4)에 인가되는 구동 전압(VWL2~VWL4)은 차단 전압일 수 있다.
제2 스위치(SW2)는 제2 스위칭 신호(GSEL2<n>, GSEL2<n+1>)에 응답하여 턴온되어, 워드 라인들(WL1~WL4) 각각에 공통전압(VCOM)을 인가할 수 있다. 이때, 공통전압(VCOM)은 차단 전압일 수 있다.
본 실시예에 있어서, 메모리 셀 어레이(110)는 복수의 영역들을 포함할 수 있다. 도 8a에는 제1 영역(RG<1>) 및 제2 영역(RG<2>)이 도시되었으나, 이는 설명의 편의를 위한 것으로써, 메모리 셀 어레이(110)는 세 개 이상의 영역을 포함할 수도 있다. 복수의 영역들(RG<1>, RG<2>) 중 적어도 하나의 영역은 선택된 메모리 셀을 포함할 수 있다. 복수의 영역(RG<1>, RG<2>) 중 동일한 영역에 대응하는 로우 선택 스위치부들은 동일한 제1 및 제2 스위칭 신호들에 응답하여 동작할 수 있다. 예컨대, 제1 영역(RG<1>)에 대응하는 제1 로우 선택 스위치부(21) 및 제2 로우 선택 스위치부(22)는 제1 스위칭 신호 GSEL1<n> 및 제2 스위칭 신호 GSEL2<n>에 응답하여 동작하고, 제2 영역(RG<2>)에 대응하는 제3 로우 선택 스위치부(23) 및 제4 로우 선택 스위치부(24)는 제1 스위칭 신호 GSEL1<n+1> 및 제2 스위칭 신호 GSEL2<n+1>에 응답하여 동작할 수 있다.
한편, 스위치들(SW1, SW2)이 정상적으로 동작할 수 있도록 스위치들(SW1, SW2)의 턴온 또는 턴오프를 제어하는 스위칭 신호(GSEL1<n>, GSEL1<n+1>, GSEL2<n>, GSEL2<n+1>))의 전압 레벨은 스위치들(SW1, SW2)이 제공하는 전압의 전압 레벨에 기초하여 설정될 수 있다. 전술한 바와 같이, 적어도 하나의 제1 스위치(SW1)는 셋 기입 전압, 접지 전압 및 독출 전압 중 하나를 개별 구동 전압으로서 워드 라인(WL1~WL4)에 제공하고, 제2 스위치(SW2)는 공통전압, 예컨대 차단 전압을 워드 라인(WL1~WL4)에 제공할 수 있다. 본 실시예에 있어서, 셋 기입 전압, 접지 전압 및 독출 전압과 차단 전압의 전압 레벨이 상이한바, 제1 스위칭 신호(GSEL1<n>, GSEL1<n+1>) 및 제2 스위칭 신호(GSEL2<n>, GSEL2<n+1>)의 전압 레벨은 상이할 수 있다. 제1 스위칭 신호(GSEL1<n>, GSEL1<n+1>)의 활성 상태의 전압 레벨은 메모리 장치(100)의 동작 모드에 따라 셋 기입 전압, 접지 전압 및 독출 전압 중 하나의 전압 레벨에 기초하여 설정될 수 있다. 또한 제2 스위칭 신호(GSEL2<n>, GSEL2<n+1>)의 전압 레벨은 메모리 장치(100)의 동작 모드에 따른 차단 전압의 전압 레벨에 기초하여 설정될 수 있다.
로우 디코딩 블록(10)은 로우 어드레스(X_ADDR)를 수신하고, 상기 로우 어드레스(X_ADDR)를 기초로 워드 라인들(WL1~WL4) 중 적어도 하나의 워드 라인을 선택하기 위한 복수의 스위칭 신호들(GSEL1<n>, GSEL1<n+1>, (GSEL1<n+1>, GSEL2<n+1>)을 생성할 수 있다.
로우 디코딩 블록(10)은 복수의 제1 스위칭 신호들(GSEL1<n>, GSEL1<n+1)> 및 복수의 제2 스위칭 신호들(GSEL2<n+1>, GSEL2<n+1>)을 생성할 수 있다. 전술한 바와 같이, 복수의 제1 스위칭 신호들(GSEL1<n>, GSEL1<n+1)> 및 복수의 제2 스위칭 신호들(GSEL1<n+1>, GSEL2<n+1>) 중 대응하는 제1 스위칭 신호 및 제2 스위칭 신호, 예컨대, 제1 스위칭 신호 GSEL1<n> 및 제2 스위칭 신호 GSEL2<n>, 제1 스위칭 신호 GSEL1<n+1> 및 제2 스위칭 신호 GSEL2<n+1>는 위상이 반대이고, 활성 상태의 전압 레벨이 상이할 수 있다.
한편, 로우 디코딩 블록(10)은 인가되는 제1 전압(VPP1), 제2 전압(VPP2) 및 제3 전압(VSS)을 기초로 복수의 제1 스위칭 신호들(GSEL1<n>, GSEL1<n+1>) 및 복수의 제2 스위칭 신호들(GSEL1<n+1>, GSEL2<n+1>)을 생성할 수 있다. 이에 따라, 도 8b에 도시된 바와 같이, 복수의 제1 스위칭 신호들(GSEL1<n>, GSEL1<n+1>)은 제1 전압(VPP1) 및 제3 전압(VSS) 사이에서 천이하고, 제2 스위칭 신호들(GSEL1<n+1>, GSEL2<n+1>)은 제2 전압(VPP2) 및 제3 전압(VSS) 사이에서 천이할 수 있다.
제1 스위칭 신호들(GSEL1<n>, GSEL1<n+1>)의 활성 상태의 전압은 제1 전압(VPP1)이고, 제2 스위칭 신호들(GSEL1<n+1>, GSEL2<n+1>)의 활성 상태의 전압은 제2 전압(VPP2)일 수 있다. 제1 스위칭 신호들(GSEL1<n>, GSEL1<n+1>) 및 제2 스위칭 신호들(GSEL1<n+1>, GSEL2<n+1>)의 비활성 상태의 전압은 제3 전압(VSS)일 수 있다. 이때, 제3 전압(VSS)은 접지 전압일 수 있다. 일 실시예에 있어서 제1 전압(VPP1) 및 제2 전압(VPP2) 중 적어도 하나의 전압 레벨은 메모리 장치(100)의 동작 모드에 따라 가변될 수 있다.
전압 드라이버(30)는 로우 선택 스위치부(21~24)에 개별 구동 전압(VWL1~VWL4) 및 공통 전압(VCOM)을 제공할 수 있다. 전압 드라이버(30)는 로우 어드레스(X_ADDR)에 기초하여, 각각의 워드 라인(WL1~WL4)에 대응하는 개별 구동 전압(VWL1~VWL4)을 제1 스위치들(SW1)에 제공하고, 공통 전압(VCOM)을 제2 스위치들(SW2)에 제공할 수 있다. 이때, 전술한 바와 같이, 개별 구동 전압(VWL1~VWL4)은 셋 기입 전압, 접지 전압, 독출 전압 및 차단 전압 중 하나일 수 있다.
도 8b를 참조하여, 스위칭 신호들(GSEL1<n>, GSEL2<n>, GSEL1<n+1>, GSEL2<n+1>)에 대하여 보다 상세하게 설명하기로 한다. 도 8b에서 T1 구간에는, 메모리 셀 어레이(110)의 제1 영역(RG<1>)에 구비되는 메모리 셀들 중 하나가 기입 또는 독출을 위하여 선택되고, T2 구간에는, 제2 영역(RG<2>)에 구비되는 메모리 셀들 중 하나가 선택될 수 있다.
T1 구간에는, 제1 스위칭 신호 GSEL1<n>가 제1 전압(VPP1)의 전압 레벨로 활성화되고, 제2 스위칭 신호 GXSELXB<n>가 제3 전압(VSS) 예컨대 접지 전압의 전압 레벨로 비활성화될 수 있다. 또한, 제1 스위칭 신호 GSEL1<n+1>가 제3 전압(VSS)의 전압 레벨로 비활성화되고, 제2 스위칭 신호 GXSELXB<n+1>가 제2 전압(VPP2)로 활성화될 수 있다. 이에 따라 제1 영역(RG<1>)에 대응하는 로우 선택 스위치부(21, 22)의 제1 스위치(SW)가 턴온되어, 제1 영역(RG<1>)에 포함되는 워드 라인들(WL1, WL2)에 개별 구동 전압을 제공하고, 제2 영역(RG<2>)에 대응하는 로우 선택 스위치부(23, 24)의 제2 스위치(SW)가 턴온되어, 제2 영역(RG<2>)에 포함되는 워드 라인들(WL3, WL4)에 공통 전압, 예컨대 차단 전압을 제공할 수 있다. 이에 따라 제1 영역(RG<1>)의 적어도 하나의 워드 라인에 셋 기입 전압, 접지 전압 및 독출 전압이 제공되고, 이외의 다른 워드 라인들에 차단 전압이 제공될 수 있다.
T2 구간에는, 제1 스위칭 신호 GSEL1<n>가 제3 전압(VSS)의 전압 레벨로 비활성화되고, 제2 스위칭 신호 GXSELXB<n>가 제2 전압(VPP2)로 활성화될 수 있다. 또한, 제1 스위칭 신호 GSEL1<n+1>가 제1 전압(VPP1)의 전압 레벨로 활성화되고, 제2 스위칭 신호 GXSELXB<n+1>가 제3 전압(VSS)로 비활성화될 수 있다. 이에 따라 제1 영역(RG<1>)에 대응하는 로우 선택 스위치부(21, 22)의 제2 스위치(SW)가 턴온되어, 제1 영역(RG<1>)에 포함되는 워드 라인들(WL1, WL2)에 차단 전압을 제공하고, 제2 영역(RG<2>)에 대응하는 로우 선택 스위치부(23, 24)의 제1 스위치(SW)가 턴온되어, 제2 영역(RG<2>)에 포함되는 워드 라인들(WL3, WL4)에 개별 구동 전압을 제공할 수 있다. 이에 따라 제2 영역(RG<2>)의 적어도 하나의 워드 라인에 셋 기입 전압, 접지 전압 및 독출 전압이 제공되고, 이외의 다른 워드 라인들에 차단 전압이 제공될 수 있다.
이상에서 설명한 바와 같이, 본 실시예에 따른 로우 디코더(150)는 스위치가 제공하는 전압의 전압 레벨에 기초하여, 스위치를 제어하는 스위칭 신호의 전압 레벨을 조절할 수 있다. 이에 따라 각각의 스위치에 과도한 전압이 인가되는 것을 방지하여 메모리 장치(100)의 내구성이 향상될 수 있다. 또한, 메모리 장치(100)의 소비 전력이 감소될 수 있다.
도 9a 및 도 9b는 메모리 장치(100)에 셋 기입이 수행되는 경우, 본 개시의 실시예에 따른 로우 디코더의 동작을 설명하는 도면이다. 도 9a는 제1 영역(RG<1>)에 포함되는 적어도 하나의 메모리 셀에 셋 기입이 수행되는 경우를 나타내고, 도 9b는 제2 영역(RG<2>)에 포함되는 적어도 하나의 메모리 셀에 셋 기입이 수행되는 경우를 나타낸다. 본 실시예에 있어서, 각각의 로우 선택 스위치부(21a~24a)는 적어도 두 개의 NMOS 트랜지스터(MN1, MN2)를 포함할 수 있으며, 제1 NMOS 트랜지스터들(MN1)은 개별 소스 라인들(SL0, SL1)에 연결되고, 제2 NMOS 트랜지스터들(MN2)은 공통 소스 라인(SCL)에 연결될 수 있다. 개별 소스 라인들(SL0, SL1)에는 선택된 메모리 셀을 포함하는 영역에 배치되는 워드 라인들 각각에 대응하는 개별 구동 전압들 예컨대 셋 기입 전압 또는 접지 전압이 제공될 수 있다. 이때, 셋 기입 전압 또는 접지 전압은 전압 드라이버(도 8a)를 통하여 제공될 수 있다.
도 9a를 참조하면, 메모리 셀 어레이(110)의 제1 영역(RG<1>)에 포함되는 메모리 셀들 중 하나의 메모리 셀(MC_sel)에 셋 기입이 수행된다. 이에 따라, 제1 워드 라인(WL1)이 선택되어야 하므로, 제1 스위칭 신호 GSEL1<n>가 제1 전압(VPP1)으로 활성화되고, 제2 스위칭 신호 GSEL2<n>가 제3 전압, 예컨대 접지 전압(VSS)으로 비활성화될 수 있다. 제1 및 제2 로우 선택 스위치부(21a, 22a)의 제1 스위치들(SW1)은 제1 소스 라인(SL0) 및 제2 소스 라인(SL1)에 각각 연결되고, 제1 소스 라인(SL0)에는 셋 기입 전압이 인가되고, 제2 소스 라인(SL1)에는 차단 전압으로서, 접지 전압(VSS)이 인가될 수 있다. 이에 따라 제1 워드 라인(WL1)에는 셋 기입 전압(VSET)이 인가되고, 제2 워드 라인(WL2)에는 접지 전압(VSS)이 인가될 수 있다. 또한, 제1 스위칭 신호 GSEL1<n+1>가 제3 전압으로 비활성화되고, 제2 스위칭 신호 GSEL2<n+1>가 제2 전압(VPP2)으로 활성화될 수 있다. 제3 및 제4 로우 선택 스위치부(23a, 24a)의 제2 스위치들(SW2)은 공통 소스 라인(CSL)에 연결되고, 공통 소스 라인(CSL)에는 차단 전압으로서, 접지 전압(VSS)이 인가될 수 있다. 이에 따라, 제3 워드 라인(WL3) 및 제4 워드 라인(WL4)에는 접지 전압(VSS)이 인가될 수 있다. 선택된 메모리 셀(MC_sel)이 연결되는 비트 라인(BL1)에는 셋 전류(Iset)를 제공하는 셋 전류 소스(SCS)가 연결되어, 선택된 메모리 셀(MC_sel)을 통해 셋 전류(Iset)가 흐름으로써, 셋 기입이 수행될 수 있다.
한편, 도시된 바와 같이, 각각의 로우 선택 스위치부(21a~24a)는 적어도 두 개의 NMOS 트랜지스터(MN1, MN2)로 구현되며, 제1 NMOS 트랜지스터(MN1) 및 제2 NMOS 트랜지스터(MN2)가 정상적으로 턴온되기 위해서는, 제1 및 제2 NMOS 트랜지스터(MN1, MN2) 각각에 인가되는 전압 레벨과 NMOS 트랜지스터의 임계 전압(Vth)의 합에 해당하는 전압 레벨 이상의 전압이 제1 및 제2 NMOS 트랜지스터(MN1, MN2)의 게이트 단자로 인가되어야 한다. 이에 따라, 제1 전압(VPP1)의 전압 레벨은 셋 기입 전압의 전압 레벨과 NMOS 트랜지스터의 임계 전압(Vth)의 전압 레벨의 합 이상이고, 제2 전압(VPP2)의 전압 레벨은 접지 전압(VSS)과 NMOS 트랜지스터의 임계 전압(Vth)의 전압 레벨의 합 이상일 수 있다. 일 실시예에 있어서, 제1 전압(VPP1)의 전압 레벨은 제2 전압(VPP2)의 전압 레벨보다 높을 수 있다. 일 실시예에 있어서, 제2 전압(VPP2)의 전압 레벨은 셋 기입 전압(VSET)보다 낮을 수 있다.
도 9b를 참조하면, 메모리 셀 어레이(110)의 제2 영역(RG<2>)에 포함되는 메모리 셀들 중 하나의 메모리 셀(MC_sel)에 셋 기입이 수행된다. 이에 따라, 제3 워드 라인(WL3)이 선택되어야 하므로, 제1 스위칭 신호 GSEL1<n+1>가 제1 전압(VPP1)으로 활성화되고, 제2 스위칭 신호 GSEL2<n+1>이 제3 전압, 예컨대 접지 전압(VSS)으로 비활성화될 수 있다. 제3 및 제4 로우 선택 스위치부(23a, 24a)의 제1 스위치들(SW1)은 제1 소스 라인(SL0) 및 제2 소스 라인(SL1)에 각각 연결되고, 제1 소스 라인(SL0)에는 셋 기입 전압이 인가되고, 제2 소스 라인(SL1)에는 차단 전압으로서, 접지 전압(VSS)이 인가될 수 있다. 이에 따라 제3 워드 라인(WL3)에는 셋 기입 전압(VSET)이 인가되고, 제4 워드 라인(WL4)에는 접지 전압(VSS)이 인가될 수 있다. 또한, 제1 스위칭 신호 GSEL1<n>가 접지 전압(VSS)으로서 비활성화되고, 제2 스위칭 신호 GSEL2<n>가 제2 전압(VPP2)으로서 활성화될 수 있다. 제1 및 제2 로우 선택 스위치부(21a, 22a)의 제2 스위치들(SW2)은 공통 소스 라인(CSL)에 연결되고, 공통 소스 라인(CSL)에는 차단 전압으로서, 접지 전압(VSS)이 인가될 수 있다. 이에 따라, 제1 워드 라인(WL1) 및 제2 워드 라인(WL2)에는 접지 전압(VSS)이 인가될 수 있다. 선택된 메모리 셀(MC_sel)이 연결되는 비트 라인(BL2)에는 셋 전류(ISET)를 제공하는 셋 전류 소스(SCS)가 연결될 수 있다. 선택된 메모리 셀(MC_sel)을 통해 셋 전류(ISET)가 흐름으로서, 셋 기입이 수행될 수 있다.
도 10은 메모리 장치(100)에 리셋 기입이 수행되는 경우, 본 개시의 실시예에 따른 로우 디코더의 동작을 설명하는 도면이다. 도 10은 제1 영역(RG<1>)에 포함되는 적어도 하나의 메모리 셀에 리셋 기입이 수행되는 경우를 나타낸다.
제1 워드 라인(WL1)이 선택되어야 하므로, 제1 스위칭 신호 GSEL1<n>가 제1 전압(VPP1)으로 활성화되고, 제2 스위칭 신호 GSEL2<n>가 제3 전압, 예컨대 접지 전압(VSS)으로 비활성화될 수 있다. 제1 및 제2 로우 선택 스위치부(21b, 22b의 제1 스위치들(SW1)은 제1 소스 라인(SL0) 및 제2 소스 라인(SL1)에 각각 연결된다. 제1 소스 라인(SL0)에는 접지 전압(VSS)이 인가되고, 제2 소스 라인(SL1)에는 차단 전압으로서, 리셋 차단 전압(VUX_RESET)이 인가될 수 있다. 리셋 차단 전압(VUX_RESET)의 전압 레벨은 접지 전압(VSS)의 전압 레벨보다 높고, 리셋 전압(VRESET)의 전압 레벨보다 낮을 수 있다. 제1 워드 라인(WL1)에는 접지 전압(VSS)이 인가되고, 제2 워드 라인(WL2)에는 리셋 차단 전압(VUX_RESET)이 인가될 수 있다. 또한, 제1 스위칭 신호 GSEL1<n+1>가 제3 전압으로 비활성화되고, 제2 스위칭 신호 GSEL2<n+1>가 제2 전압(VPP2)으로 활성화될 수 있다. 제3 및 제4 로우 선택 스위치부(23b, 24b)의 제2 스위치들(SW2)은 공통 소스 라인(CSL)에 연결되고, 공통 소스 라인(CSL)에는 차단 전압으로서, 리셋 차단 전압(VUX_RESET)이 인가될 수 있다. 이에 따라, 제3 워드 라인(WL3) 및 제4 워드 라인(WL4)에는 리셋 차단 전압(VUX_RESET)이 인가될 수 있다. 선택된 메모리 셀(MC_sel)이 연결되는 비트 라인(BL1)에는 리셋 전류(IRESET)를 제공하는 리셋 전류 소소(RSCS)가 연결되어, 선택된 메모리 셀(MC_sel)을 통해 리셋 전류(IRESET)가 흐름으로써, 리셋 기입이 수행될 수 있다.
한편, 각각의 로우 선택 스위치부(21b~24b)에 구비되는 제1 NMOS 트랜지스터(MN1) 및 제2 NMOS 트랜지스터(MN2)가 정상적으로 턴온되기 위해서는, 제1 및 제2 NMOS 트랜지스터(MN1, MN2) 각각에 인가되는 최고 전압 레벨과 NMOS 트랜지스터의 임계 전압(Vth)의 합에 해당하는 전압 레벨 이상의 전압이 제1 및 제2 NMOS 트랜지스터(MN1, MN2)의 게이트 단자로 인가되어야 한다. 이에 따라, 제1 전압(VPP1)의 전압 레벨은 접지 전압(VSS)과 NMOS 트랜지스터의 임계 전압(Vth)의 전압 레벨의 합 이상이고, 제2 전압(VPP2)의 전압 레벨은 리셋 차단 전압(VUX_RESET)과 NMOS 트랜지스터의 임계 전압(Vth)의 전압 레벨의 합 이상일 수 있다. 일 실시예에 있어서, 제1 전압(VPP1)의 전압 레벨은 제2 전압(VPP2)의 전압 레벨보다 낮을 수 있다. 일 실시예에 있어서, 제1 전압(VPP1)의 전압 레벨은 리셋 차단 전압(VUX_RESET)보다 낮을 수 있다.
도 11은 메모리 장치(100)에 독출 동작이 수행되는 경우, 본 개시의 실시예에 따른 로우 디코더의 동작을 설명하는 도면이다. 도 11은 제1 영역(RG<1>)에 포함되는 적어도 하나의 메모리 셀에 독출 동작이 수행되는 경우를 나타낸다.
도 11을 참조하면, 메모리 셀 어레이(110)의 제1 영역(RG<1>)에 포함되는 메모리 셀들 중 하나의 메모리 셀(MC_sel)에 대하여 독출 동작이 수행된다. 제1 워드 라인(WL1)이 선택되어야 하므로, 제1 스위칭 신호 GSEL1<n>가 제1 전압(VPP1)으로 활성화되고, 제2 스위칭 신호 GSEL2<n>가 제3 전압, 예컨대 접지 전압(VSS)으로 비활성화될 수 있다. 제1 및 제2 로우 선택 스위치부(21c, 22c)의 제1 스위치들(SW1)은 제1 소스 라인(SL0) 및 제2 소스 라인(SL1)에 각각 연결되고, 제1 소스 라인(SL0)에는 독출 전압(VREAD)이 인가되고, 제2 소스 라인(SL1)에는 차단 전압으로서, 접지 전압(VSS)이 인가될 수 있다. 다른 실시예에 있어서 차단 전압은 독출 전압(VREAD)과 접지 전압(VSS) 사이의 전압 레벨을 가질 수 있다. 제1 워드 라인(WL1)에는 독출 전압(VREAD)이 인가되고, 제2 워드 라인(WL2)에는 접지 전압(VSS)이 인가될 수 있다. 또한, 제1 스위칭 신호 GSEL1<n+1>가 제3 전압으로 비활성화되고, 제2 스위칭 신호 GSEL2<n+1>가 제2 전압(VPP2)으로 활성화될 수 있다. 제3 및 제4 로우 선택 스위치부(23c, 24c)의 제2 스위치들(SW2)은 공통 소스 라인(CSL)에 연결되고, 공통 소스 라인(CSL)에는 차단 전압으로서, 접지 전압(VSS)이 인가될 수 있다. 이에 따라, 제3 워드 라인(WL3) 및 제4 워드 라인(WL4)에는 접지 전압(VSS)이 인가될 수 있다. 선택된 메모리 셀(MC_sel)이 연결되는 비트 라인(BL1)에는 독출 전류(IREAD)를 제공하는 독출 전류 소소(RCS)가 연결될 수 있다. 독출 회로(122)가 비트 라인(BL1)의 전압 레벨 또는 비트 라인(BL1)을 통해 흐르는 전류량을 검출하고 검출된 값에 기초하여 데이터를 센싱함으로써 독출 동작이 수행될 수 있다.
한편, 도시된 바와 같이, 각각의 로우 선택 스위치부(21c~24c)는 적어도 두 개의 NMOS 트랜지스터(MN1, MN2)로 구현되며, 제1 NMOS 트랜지스터(MN1) 및 제2 NMOS 트랜지스터(MN2)가 정상적으로 턴온되기 위해서는, 제1 및 제2 NMOS 트랜지스터(MN1, MN2) 각각에 인가되는 최고 전압 레벨과 NMOS 트랜지스터의 임계 전압(Vth)의 합에 해당하는 전압 레벨 이상의 전압이 제1 및 제2 NMOS 트랜지스터(MN1, MN2)의 게이트 단자로 인가되어야 한다. 이에 따라, 제1 전압(VPP1)의 전압 레벨은 독출 전압(VREAD)의 전압 레벨과 NMOS 트랜지스터의 임계 전압(Vth)의 전압 레벨의 합 이상이고, 제2 전압(VPP2)의 전압 레벨은 차단 전압, 즉 접지 전압(VSS)과 NMOS 트랜지스터의 임계 전압(Vth)의 전압 레벨의 합 이상일 수 있다. 일 실시예에 있어서, 제1 전압(VPP1)의 전압 레벨은 제2 전압(VPP2)의 전압 레벨보다 높을 수 있다. 일 실시예에 있어서, 제2 전압(VPP2)의 전압 레벨은 독출 전압(VREAD)보다 낮을 수 있다.
도 12 및 도 13은 본 개시의 실시 예에 따른 로우 선택 스위치부의 다른 예를 나타내는 회로도이다.
도 12를 참조하면, 로우 선택 스위치부(21d)는 적어도 두 개의 PMOS 트랜지스터(MP1, MP2)를 포함할 수 있다. 제1 PMOS 트랜지스터(MP1)는 제1 스위칭 신호(GSEL1<n>)에 응답하여 동작하고, 제2 PMOS 트랜지스터(MP2)는 제2 스위칭 신호(GSEL2<n>)에 응답하여 동작할 수 있다. 제1 스위칭 신호(GSEL1<n>) 및 제2 스위칭 신호(GSEL2<n>)의 활성 상태의 전압 레벨은 제1 PMOS 트랜지스터(MP1) 및 제2 PMOS 트랜지스터(MP2)에 인가되는 전압(VWLn, VCOM)의 전압 레벨에 기초하여 결정될 수 있으며, 서로 다를 수 있다.
도 13을 참조하면, 로우 선택 스위치부(21f)는 적어도 두 개의 NMOS 트랜지스터(MN1, MN2) 및 적어도 한 개의 PMOS 트랜지스터(MP1)를 포함할 수 있다. 도 13의 로우 선택 스위치부(21f)와 도 9a에 도시된 로우 선택 스위치부(21~24)를 비교하면, 도 13의 로우 선택 스위치부(21f)는 PMOS 트랜지스터(MP1)를 더 포함할 수 있다. 제1 NMOS 트랜지스터(MN1) 및 제2 PMOS 트랜지스터(MP1)는 병렬 연결되어 트랜스미션 게이트로써 동작할 수 있다. 제1 NMOS 트랜지스터(MN1)에는 제1 스위칭 신호(GSEL1<n>)가 인가되고, 제1 PMOS 트랜지스터(MP1)에는 제3 스위칭 신호(GSEL1B<n>)가 인가될 수 있다. 이때, 제3 스위칭 신호(GSEL1B<n>)는 제1 스위칭 신호(GSEL1<n>)의 리버스 신호로서, 제1 스위칭 신호(GSEL1<n>)와 전압 레벨이 동일하고 위상이 반대인 신호일 수 있다.
이외의 도 13의 로우 선택 스위치부(21f)의 구성 및 동작은 도 9a에 도시된 로우 선택 스위치부(21~24)와 유사한바, 중복되는 설명은 생략하기로 한다.
도 14는 본 개시의 실시 예에 따른 로우 디코딩 블록의 일 예를 나타내는 회로도이다.
도 14를 참조하면 로우 디코딩 블록(10)은 논리 게이트(11), 제1 스위칭 신호 생성 회로(12) 및 제2 스위칭 신호 생성 회로(13)를 포함할 수 있다.
논리 게이트(11)는 로우 어드레스(X_ADDR)에 기초하여 로직 신호, 예컨대 로직 하이 또는 로직 로우 신호를 출력할 수 있다.
제1 스위칭 신호 생성 회로(12)는 제1 전압(VPP1) 및 제3 전압, 예컨대 접지 전압(VSS)을 기초로 동작하며, 논리 게이트(11)로부터 출력되는 로직 신호를 아날로그 신호인 제1 스위칭 신호(GSEL1<n>)로 변환할 수 있다. 제1 스위칭 신호 생성 회로(12)는 제1 레벨 쉬프터(LS1) 및 제1 인버터(IV1)를 포함할 수 있다. 제1 레벨 쉬프터(LS1)는 로직 신호의 전압 레벨을 제1 전압(VPP1) 또는 접지 전압(VSS)으로 변경할 수 있다. 제1 인버터(IV1)는 NMOS 트랜지스터와 PMOS 트랜지스터를 포함하는 CMOS 인버터로서, 제1 레벨 쉬프터(LS1)의 출력 신호에 기초하여 제1 스위칭 신호(GSEL1<n>)를 생성할 수 있다. 제1 전압(VPP1) 또는 접지 전압(VSS)이 제1 스위칭 신호(GSEL1<n>)로서 출력될 수 있다.
제2 스위칭 신호 생성 회로(13)는 제2 전압(VPP2) 및 제3 전압, 예컨대 접지 전압(VSS)을 기초로 동작하며, 논리 게이트(11)로부터 출력되는 로직 신호를 아날로그 신호인 제2 스위칭 신호(GSEL2<n>)로 변환할 수 있다. 제2 스위칭 신호 생성 회로(13)는 제2 레벨 쉬프터(LS2), 제2 인버터(IV2) 및 제3 인버터(IV3)를 포함할 수 있다. 제2 인버터(IV2)는 로직 신호를 인버팅하여 출력할 수 있다. 제2 레벨 쉬프터(LS2)는 인버팅된 로직 신호의 전압 레벨을 제2 전압(VPP2) 또는 접지 전압(VSS)으로 변경할 수 있다. 제3 인버터(IV1)는 CMOS 인버터로서, 제2 레벨 쉬프터(LS2)의 출력 신호에 기초하여 제2 스위칭 신호(GSEL2<n>)를 생성할 수 있다. 제2 전압(VPP2) 또는 접지 전압(VSS)이 제2 스위칭 신호(GSEL2<n>)로서 출력될 수 있다.
한편, 도 14에는 설명의 편의를 위하여 한 쌍의 제1 및 제2 스위칭 신호(GSEL1<n>, GSEL1<n>)를 생성하는 회로를 도시하였으나, 본 개시의 기술적 사상은 이에 제한되는 것은 아니다. 로우 디코딩 블록(도 8a의 10)은 복수의 제1 및 제2 스위칭 신호를 생성할 수 있다. 로우 디코딩 블록(10)은 도 14에 도시된 회로의 구성을 복수개 포함할 수 있으며, 복수의 제1 및 제2 스위칭 신호를 생성할 수 있다.
도 15는 본 개시의 실시예에 따른 전압 선택부의 일 구현 예를 나타내는 회로도이다.
도 15를 참조하면, 전압 선택부(141a)는 제1 전압(VPP1)을 출력하는 제1 전압 선택 회로(41) 및 제2 전압(VPP2)을 출력하는 제2 전압 선택 회로(42)를 포함할 수 있다.
제1 전압 선택 회로(41)는 모드 선택 신호들(SET_SET, SET_RESET, SET_READ)에 기초하여 메모리 장치(도 2의 100)의 동작 모드에 따른 제1 전압(VPP1)을 출력할 수 있다. 제1 전압 선택 회로(41)는 모드 선택 신호들(SET_SET, SET_RESET, SET_READ) 각각에 응답하여 동작하는 복수의 스위치들을 포함할 수 있다. 일 실시예로서, 복수의 스위치들은 도 15에 도시된 바와 같이, MOS 트랜지스터를 포함할 수 있다. 도 15에는 스위치들이 PMOS 트랜지스터인 것으로 도시되었으나, 본 개시의 기술적 사상은 이에 제한되는 것은 아니다. 스위치들은 NMOS 트랜지스터 또는 트랜스 미션 게이트 등으로 구현될 수도 있다.
제1 전압 선택 회로(41)에서 스위치들, 예컨대 제1 내지 제3 PMOS 트랜지스터들(MP1~MP3)은 각각 대응하는 모드 선택 신호에 응답하여, 제1 셋 전압(VPP1_set), 제1 리셋 전압(VPP1_reset) 또는 제1 독출 전압(VPP1_read)을 제1 전압(VPP1)으로서 출력할 수 있다. 예를 들어, 메모리 장치(100)가 셋 기입 동작 수행 시, 제1 PMOS 트랜지스터(MP1)는 셋 선택 신호(SET_SET)에 응답하여 턴온되고, 제1 셋 전압(VPP1_set)을 제1 전압(VPP1)으로서 출력할 수 있다.
제2 전압 선택 회로(42)는 모드 선택 신호들(SET_SET, SET_RESET, SET_READ)에 기초하여 메모리 장치(도 1의 100)의 동작 모드에 따른 제2전압(VPP2)을 출력할 수 있다. 제2 전압 선택 회로(42)의 구성 및 동작은 제1 전압 선택 회로(41)와 유사하다.
제2 전압 선택 회로(42)에서 스위치들, 예컨대 제4 내지 제6 PMOS 트랜지스터들(MP4~MP6)은 각각 대응하는 모드 선택 신호에 응답하여, 제2 셋 전압(VPP2_set), 제2 리셋 전압(VPP2_reset) 또는 제2 독출 전압(VPP2_read)을 제2 전압(VPP2)으로서 출력할 수 있다. 예를 들어, 메모리 장치(100)가 셋 기입 동작 수행 시, 제4 PMOS 트랜지스터(MP4)가 셋 선택 신호(SET_SET)에 응답하여 턴온되고, 제2 셋 전압(VPP1_set)을 제2 전압(VPP2)으로서 출력할 수 있다.
이에 따라, 제1 전압(VPP1) 및 제2 전압(VPP2)의 전압 레벨은 메모리 장치의 동작 모드에 따라 가변될 수 있다.
도 16은 본 개시의 실시예에 따른 전압 생성부의 일 예를 나타내는 블록도이다. 도 16을 참조하면, 전압 생성부(140a)는 차지 펌프(50) 및 전압 선택부(60)를 포함할 수 있다. 차지 펌프(50)는 인가되는 전원 전압(미도시)을 기초로 제1 고전압(VPP1_PRE) 및 제2 고전압(VPP2_PRE)을 생성할 수 있다. 일 이때, 제1 고전압(VPP1_PRE)의 전압 레벨은 제2 고전압(VPP2_PRE)의 전압 레벨보다 높을 수 있다. 일 실싱에 있어서, 인가되는 전원 전압은 아날로그 전원 전압(VCC)일 수 있다.
전압 선택부(60)는 제1 고전압(VPP1_PRE), 제2 고전압(VPP2_PRE) 및 로직 전원 전압(VINT)을 수신할 수 있다. 전압 선택부(60)는 또한 아날로그 전원 전압(VCC)을 수신할 수 있다. 아날로그 전원 전압(VCC)의 전압 레벨은 로직 전원 전압(VINT)의 전압 레벨보다 높고, 제2 고전압(VPP2_PRE)의 전압 레벨은 아날로그 전원 전압(VCC)보다 높을 수 있다.
전압 선택부(60)는 모드 선택 신호들(SET_SET, SET_RESET, SET_READ)에 기초하여 상기 수신된 전압들 중 하나를 제1 전압(VPP1)으로서 선택하여 출력하고, 또 다른 하나를 제2 전압(VPP2)으로서 선택하여 출력할 수 있다. 이로써, 메모리 장치의 동작 모드에 따라 제1 전압(VPP1) 및 제2 전압(VPP2)의 전압 레벨이 가변될 수 있다.
본 실시예에서, 고 전압을 생성하기 위하여 차지 펌프(50)를 포함하는 것으로 도시되었으나. 이는 일 예일 뿐이면, 이에 제한되는 것은 아니다. 차지 펌프(50)는 다른 고 전압을 생성하는 회로로 대체될 수 있으며, 전원 전압을 기초로 상기 전원 전압보다 전압 레벨이 높은 전압을 생성하는 다른 전압 부스팅 회로가 이용될 수 있다.
도 17a는 도 16의 차지 펌프(50)의 일 구현예를 나타내는 회로도이고, 도 17b는 차지 펌프에 인가되는 펌핑 신호들을 나타내는 파형도이다.
도 17a를 참조하면, 차지 펌프(50)는 아날로그 전원 전압(VCC)을 기초로 제2 고전압(VPP2_PRE)을 생성하는 제1 펌핑 회로(51) 및 상기 제2 고전압(VPP2_PRE)을 기초로 제1 고전압(VPP1_PRE)을 생성하는 제2 펌핑 회로(52)를 포함할 수 있다. 제1 펌핑 회로(51)는 아날로그 전원전압(VCC), 제1 커패시터(C1) 및 제2 커패시터(C2)에 인가되는 펌핑 신호들(Φ1, Φ2)을 기초로 제2 고전압(VPP2_PRE)을 생성할 수 있다. 제2 고전압(VPP2_PRE)의 전압 레벨은 제1 및 제2 펌핑 신호들(Φ1, Φ2)의 전압 레벨에 따라 가변될 수 있으며, 도 17b에 도시된 바와 같이 펌핑 신호들(Φ1, Φ2, Φ3, Φ4)의 하이 레벨의 전압이 아날로그 전원전압(VCC)일 경우, 아날로그 전원전압(VCC)의 전압 레벨의 세배에 해당하는 전압 레벨을 갖는 제2 고전압(VPP2_PRE)을 생성할 수 있다.
제2 펌핑 회로(52)는 제2 고전압(VP2_PRE), 제4 커패시터(C4) 및 제 5커패시터(C5)에 인가되는 펌핑 신호들(Φ3, Φ4)을 기초로 제1 고전압(VPP1_PRE)을 생성할 수 있다. 제1 고전압(VPP1_PRE)의 전압 레벨은 제3 및 제4 펌핑 신호들(Φ3, Φ4)의 전압 레벨 및 제2 고전압(VPP2_PRE)의 전압 레벨에 따라 가변될 수 있으며, 도 17b에 도시된 바와 같이 펌핑 신호들(Φ1, Φ2, Φ3, Φ4)의 하이 레벨의 전압이 아날로그 전원전압(VCC)일 경우, 아날로그 전원전압(VCC)의 전압 레벨의 다섯 배에 해당하는 전압 레벨을 갖는 제1 고전압(VPP1_PRE)을 생성할 수 있다.
도 17a 및 도 17b를 참조하여 전압 생성부(140a)에 구비되는 차지 펌프(50)의 일 예를 설명하였다. 그러나 차지 펌프(50)는 도 17a에 도시된 회로 구조로 제한되는 것은 아니며, 다양한 회로 구조를 가질 수 있다. 또한, 차지 펌프(50)의 회로 구조는 제1 고전압(VPP1_PRE) 및 제2 고전압(VPP2_PRE)의 타겟 전압에 따라 다양하게 변형가능하다.
도 18은 도 16의 전압 선택부(60)의 일 구현예를 나타내는 회로도이다.
도 18의 전압 선택부(60)의 구성 및 동작은 도 15의 전압 선택부(141a)의 구성 및 동작과 유사하다. 도 18을 참조하면, 차지 펌프(50)에서 생성된 제1 고전압(VPP1_PRE)이 제1 셋 전압(VPP1_set)으로서 인가되고, 로직 전원전압(VINT)이 제1 리셋 전압(VPP1_reset), 제2 셋 전압(VPP2_set) 또는 제2 독출 전압(VPP2_read)으로서 인가될 수 있다. 또한, 아날로그 전원전압(VCC), 제1 고전압(VPP1_PRE) 및 제2 고전압(VPP2_PRE) 중 하나가 제1 독출 전압(VPP1_read)으로서 인가될 수 있다. 또한, 제2 고전압(VPP2_PRE)이 제2 리셋 전압(VPP2_reset)으로서 인가될 수 있다.
제1 전압 선택 회로(61) 및 제2 전압 선택 회로(62)는 모드 선택 신호들(SET_SET, SET_RESET, SET_READ)에 기초하여 메모리 장치(도 2의 100)의 동작 모드에 따른 제1 전압(VPP1) 및 제2 전압(VPP2)을 선택하여 출력할 수 있다.
도 19는 본 개시의 실시예에 따른 전압 생성부의 다른 예를 나타내는 블록도이다. 도 19를 참조하면, 전압 생성부(140b)는 차지 펌프(50), 전압 선택부(60) 및 전압 조절부(70)를 포함할 수 있다. 차지 펌프(50) 및 전압 선택부(60)의 구성 및 동작은 도 16 내지 도 18를 참조하여 설명한 차지 펌프(50) 및 전압 선택부(60)의 구성 및 동작과 유사한바, 중복되는 설명은 생략하기로 한다.
전압 조절부(70)는 제1 고전압(VPP1_PRE) 및 제2 고전압(VPP2_PRE)의 전압 레벨을 조절할 수 있다. 전압 조절부(70)는 차지 펌프(50)에서 출력되는 제1 고전압(VPP1_PRE) 및 제2 고전압(VPP2_PRE)이 타겟 전압 레벨을 갖는지 여부를 판단하고, 판단 결과에 기초하여 상기 차지 펌프(50)의 동작을 제어하는 제어 신호(CON1, CON2)를 출력할 수 있다. 예컨대, 제1 고전압(VPP1_PRE)의 전압 레벨이 타겟 전압 레벨보다 높으면, 상기 차지 펌프(50)의 제2 펌핑 회로(17a의 52)의 동작을 차단하는 제1 제어 신호(CON1)를 출력할 수 있다. 또는 제2 고전압(VPP2_PRE)의 전압 레벨이 타겟 전압 레벨보다 높으면, 상기 차지 펌프(50)의 제1 펌핑 회로(17a의 51)의 동작을 차단하는 제2 제어 신호(CON2)를 출력할 수 있다. 이로써, 제1 고전압(VPP1_PRE) 및 제2 고전압(VPP2_PRE)의 전압 레벨을 조절할 수 있다.
도 20은 도 19의 전압 조절부(70)의 일 구현예를 나타내는 회로도이다.
도 20을 참조하면 전압 조절부(70)는 제1 고전압(VPP1_PRE)의 전압 레벨을 감지하여 제1 제어 신호(CON1)를 생성하는 제1 조절 회로(71) 및 제2 고전압(VPP2_PRE)의 전압 레벨을 감지하여 제2 제어 신호(CON2)를 생성하는 제2 조절 회로(72)를 포함할 수 있다.
제1 조절 회로(71)는 제1 고전압(VPP1_PRE)을 제1 저항(R1) 및 제2 저항(R2)을 이용하여 전압 분배하고, 분배된 전압을 제1 기준 전압(VREF_VPP1)과 비교하여 제1 제어 신호(CON1)를 생성할 수 있다. 예컨대, 제1 고전압(VPP1_PRE)이 타겟 전압보다 높으면, 제1 비교기(CMP1)는 로우 레벨의 제1 제어 신호(CON1)를 생성하고, 제1 고전압(VPP1_PRE)이 타겟 전압보다 낮으면 제1 비교기(CMP1)는 하이 레벨의 제1 제어 신호(CONM1)를 생성할 수 있다.
일 실시예에 있어서, 제1 저항(R1)은 가변저항일 수 있다. 제1 저항(R1)은 메모리 장치(도 1의 100)의 동작 모드에 따라 저항값이 가변될 수 있다. 예컨대 메모리 장치(100)가 셋 기입, 리셋 기입 또는 독출 동작 수행 시인지에 따라 제1 저항(R1)의 저항값이 미리 설정된 값으로 설정될 수 있다. 이에 따라, 제1 고전압(VPP1_PRE)의 전압 레벨이 메모리 장치(100)의 동작 모드에 따라 가변될 수 있다.
다른 실시예에 있어서, 제1 기준 전압(VREF_VPP1)의 전압 레벨은 메모리 장치(도 1의 100)의 동작 모드에 따라 가변되고, 이에 따라 제1 고전압(VPP1_PRE)의 전압 레벨이 메모리 장치(100)의 동작 모드에 따라 가변될 수 있다.
제2 조절 회로(72)는 제2 고전압(VPP2_PRE)을 제3 저항(R3) 및 제4 저항(R4)을 이용하여 전압 분배하고, 분배된 전압을 제2 기준 전압(VREF_VPP2)과 비교하여 제2 제어 신호(CON2)를 생성할 수 있다. 제2 조절 회로(72)의 구성 및 동작은 제1 조절 회로(71)와 유사한바, 중복되는 설명은 생략하기로 한다.
일 실시예에 있어서, 제3 저항(R3)은 가변저항일 수 있다. 제3 저항(R3)은 메모리 장치(100)의 동작 모드에 따라 저항값이 가변될 수 있다. 예컨대 메모리 장치(100)가 셋 기입, 리셋 기입 또는 독출 동작 수행 시인지에 따라 제3 저항(R3)의 저항값이 미리 설정된 값으로 설정될 수 있다. 이에 따라, 제2 고전압(VPP2_PRE)의 전압 레벨이 메모리 장치(100)의 동작 모드에 따라 가변될 수 있다.
다른 실시예에 있어서, 제2 기준 전압(VREF_VPP2)의 전압 레벨은 메모리 장치(100)의 동작 모드에 따라 가변되고, 이에 따라 제2 고전압(VPP2_PRE)의 전압 레벨이 메모리 장치(100)의 동작 모드에 따라 가변될 수 있다.
도 21은 타일의 구성과 로우 디코더 및 칼럼 디코더의 배치를 나타내는 도면이다.
메모리 셀 어레이(110a)는 복수의 타일(Tile1~Tile4)을 포함할 수 있다. 타일(Tile)은 메모리 셀 어레이(110a)의 셀 영역을 구분하는 단위로서, 상기 셀 영역은 다수의 메모리 셀들을 포함하고, 상기 다수의 메모리 셀들은 워드 라인들 및 비트 라인들에 연결되며, 상기 워드 라인들은 하나의 로우 디코더(RDEC)(또는 로우 선택 블록)에 연결되고 상기 비트 라인들은 하나의 칼럼 디코더(CDEC)(또는, 칼럼 선택 블록)에 연결되는 단위일 수 있으며, 이와 같은 셀 영역을 타일(Tile)로 정의할 수 있다. 타일 단위로 메모리 셀에 대한 셋 기입, 리셋 기입 또는 독출 동작이 수행될 수 있다. 예컨대 제1 타일(Tile1)에 대하여 셋 기입이 수행됨과 동시에, 제2 타일(Tile2)에 리셋 기입이 수행될 수 있다.
각각의 타일(Tile)은 2차원으로 평명 배치된 메모리 셀들을 포함할 수 있다. 다른 실시예에 있어서 타일은 3차원으로 수직 배치된 메모리 셀들을 포함할 수 있다. 각각의 타일(Tile)에 연결되는 로우 디코더(RDEC) 또는 컬럼 디코더(CDEC)는 도 8a내지 도 14를 참조하여 전술한 본 개시의 실시 예에 따른 로우 디코더(150, 150a, 150b, 150c)의 구성의 적어도 일부를 포함할 수 있다.
도 22는 본 발명의 실시 예에 따른 메모리 장치의 동작 방법을 나타내는 흐름도이다.
도 22를 참조하면, 본 실시예에 따른 메모리 장치의 동작 방법은, 메모리 셀 어레이에 포함된 메모리 셀들에 기입 또는 독출 동작 수행을 위하여 바이어스 전압을 인가하는 방법으로써, 도 1 내지 도 21에 상술된 내용은 본 실시예에 따른 메모리 장치의 동작 방법에도 적용된다.
본 개시의 실시 예에 따른 메모리 장치의 동작 방법에 따르면, 우선 메모리 장치의 동작 모드를 판단한다(S110). 메모리 컨트롤러(도 1의 200)로부터 수신되는 커맨드(CMD)에 기초하여 메모리 셀 어레이(110)에 대하여 셋 기입, 리셋 기입 또는 독출 동작을 수행할 것인지 여부를 판단할 수 있다.
동작 모드에 기초하여 제1 전압 및 제2 전압을 생성한다(S120). 이때 제1 전압 및 제2 전압은 디코딩 선택 블록, 예컨대 로우 디코딩 선택 블록(도 8a의 20)에 구비되는 스위치들(SW1, SW2)에 인가되는, 두 스위칭 신호의 활성 상태의 전압이다. 제1 전압의 전압 레벨과 제2 전압의 전압 레벨은 상이할 수 있다. 메모리 장치의 동작 모드에 따라서 제1 전압의 전압 레벨이 제2 전압의 전압 레벨보다 높거나 또는 낮을 수 있다. 또한, 메모리 장치의 동작 모드에 따라서, 제1 전압의 전압 레벨 또는 제2 전압의 전압 레벨 중 적어도 하나가 가변될 수 있다.
선택된 제1 신호 라인을 포함하는 복수의 제1 신호 라인들에 연결되는 스위치부들에 제1 전압을 인가한다(S130). 일 실시예에 있어서 제1 신호 라인은 메모리 셀에 연결되는 워드 라인일 수 있다. 각각의 스위치부는 제1 스위치 및 제2 스위치를 포함할 수 있고, 상기 제1 전압은 제1 스위치에 인가될 수 있다. 일 실시예에 있어서, 제1 스위치 및 제2 스위치는 동일한 도전형의 MOS 트랜지스터일 수 있다. 상기 제1 전압은 제1 스위치, 다시 말해 제1 MOS 트랜지스터의 게이트 단자에 인가되어, 제1 MOS 트랜지스터를 턴온시킬 수 있다. 선택된 제1 신호 라인에 연결되는 제1 MOS 트랜지스터는 선택된 제1 신호 라인에 선택 전압, 예컨대 셋 기입 전압, 독출 전압 또는 접지 전압을 인가할 수 있다. 비선택된 제1 신호 라인에 연결되는 제1 MOS 트랜지스터는 비선택된 제1 신호 라인에 차단 전압을 인가할 수 있다.
다른 복수의 제1 신호 라인들에 연결되는 복수의 스위치부에 제2 전압을 인가한다(S140). 제2 전압은 제2 스위치, 다시 말해 제2 MOS 트랜지스터의 게이트 단자에 인가되어, 제2 MOS 트랜지스터를 턴온시킬 수 있다. 상기 다른 복수의 제1 신호 라인들은 비선택된 제1 신호 라인들이다. 제2 MOS 트랜지스터는 비선택된 제1 신호 라인에 차단 전압을 인가할 수 있다.
선택된 제1 신호 라인에 연결된 선택된 메모리 셀에 기입 또는 독출 동작을 수행한다(S150).
도 23은 본 발명의 다른 실시예에 따른 메모리 장치의 동작 방법을 나타내는 흐름도이다.
본 실시예에 따른 메모리 장치의 동작 방법은, 메모리 셀 어레이에 포함된 선택된 메모리 셀들에 기입 또는 독출 동작 수행을 위하여 바이어스 전압을 인가하는 방법으로써, 도 1 내지 도 21에 상술된 내용은 본 실시예에 따른 메모리 장치의 동작 방법에도 적용된다.
도 23을 참조하면, 제1 신호 라인에 연결된 적어도 두 개의 제1 도전형 트랜지스터 스위치 중 하나에 제1 전압을 인가한다(S210). 상기 제1 전압은 제1 도전형 트랜지스터 스위치를 턴온시키는 전압으로서, 제1 전압이 인가된 제1 도전형 트랜지스터가 턴온됨으로써, 상기 제1 신호 라인에 선택 전압이 인가될 수 있다. 이에 따라, 메모리 셀 어레이에 배치되는 복수의 제1 신호 라인들 중 적어도 하나의 제1 신호 라인, 즉 상기 제1 신호 라인에 선택 전압이 제공되고, 상기 제1 신호 라인이 선택될 수 있으며, 상기 제1 신호 라인에 연결되는 적어도 하나의 메모리 셀에 대하여 기입 또는 독출 동작이 수행될 수 있다. 일 실시예에 상기 적어도 두 개의 제1 도전형 트랜지스터 스위치는 NMOS 트랜지스터를 포함할 수 있다.
상기 제1 신호 라인에 연결된 적어도 두 개의 제1 도전형 트랜지스터 스위치 중 다른 하나에 제2 전압을 인가한다(S220). 상기 제2 전압은 상기 다른 하나의 제1 도전형 트랜지스터를 턴온시키는 전압으로서, 상기 제1 신호 라인에 차단 전압이 인가될 수 있다. 상기 제1 신호 라인에 연결되는 메모리 셀들에 대해서는 기입 또는 독출 동작이 수행되지 않으며, 상기 차단 전압이 인가됨으로써, 과도한 누설 전류가 발생하는 것을 방지할 수 있다. 이때, 제1 전압과 제2 전압의 전압 레벨은 상이하며, 제1 전압의 전압 레벨은 선택 전압의 전압 레벨에 기초하여 결정되고, 제2 전압의 전압 레벨은 차단 전압의 전압 레벨에 기초하여 결정될 수 있다.
일 실시예에 있어서, 제1 전압 또는 제2 전압 중 적어도 하나의 전압 레벨은 메모리 장치의 동작 모드에 따라 가변될 수 있다.
일 실시예에 있어서, 메모리 장치가 셋 기입 동작 또는 독출 동작 시, 제1 전압의 전압 레벨은 제2 전압의 전압 레벨보다 높을 수 있다.
다른 실시예에 있어서, 메모리 장치가 리셋 기입 동작 시, 제2 전압의 전압 레벨은 제1 전압의 전압 레벨보다 높을 수 있다.
도 24는 본 발명의 다른 실시예에 따른 저항성 메모리 장치를 포함하는 메모리 시스템을 개략적으로 나타내는 블록도이다.
도 24를 참조하면, 메모리 시스템(2)은 메모리 장치(300) 및 메모리 컨트롤러(400)를 포함할 수 있다. 메모리 장치(300)는 메모리 셀 어레이(310), 기입/독출 회로(320), 제어 로직(330) 및 전압 생성부(340)를 포함할 수 있다. 메모리 컨트롤러(400)는 전압 제어부(410)를 포함할 수 있다.
전압 제어부(410)는 메모리 장치(300)의 동작들, 예컨대 셋 기입 동작, 리셋 기입 동작 또는 독출 동작 등과 관련하여, 상기 동작들 수행 시 요구되는 전압들의 전압 레벨, 상기 전압들이 생성되는 타이밍 등을 결정하고, 상기 결정에 기초하여 상기 전압 생성부(340)를 제어하기 위한 신호를 제어 신호(CTRL)로서 메모리 장치(300)에 제공할 수 있다. 예컨대, 전압 제어부(410)는 메모리 장치(300)의 동작 모드, 상기 동작 모드에 따라 메모리 셀 어레이(310)에 인가되는 구동 전압들(또는 바이어스 전압들)의 전압 레벨 등에 기초하여, 메모리 장치(300)의 내부에 구비되는 스위치들을 제어하기 위한 스위칭 신호들의 전압 레벨을 결정하고, 전압 생성부(340)가 상기 스위칭 신호들의 생성에 이용되는 전압들을 생성하도록 제어할 수 있다.
도 25는 본 발명의 실시예들에 따른 메모리 시스템을 메모리 카드 시스템에 적용한 예를 나타내는 블록도이다.
도 25를 참조하면, 메모리 카드 시스템(1000)은 호스트(1100) 및 메모리 카드(1200)를 포함할 수 있다. 호스트(1100)는 호스트 컨트롤러(1110) 및 호스트 접속부(1120)를 포함할 수 있다. 메모리 카드(1200)는 카드 접속부(1210), 카드 컨트롤러(1220) 및 메모리 장치(1230)를 포함할 수 있다. 이때, 메모리 카드(1200)는 도 1 내지 도 24에 도시된 실시예들을 이용하여 구현될 수 있다.
호스트(1100)는 메모리 카드(1200)에 데이터를 기입하거나, 메모리 카드(1200)에 저장된 데이터를 독출할 수 있다. 호스트 컨트롤러(1110)는 커맨드(CMD), 호스트(1100) 내의 클럭 발생기(미도시)에서 발생한 클럭 신호(CLK) 및 데이터(DATA)를 호스트 접속부(1120)를 통해 메모리 카드(1200)로 전송할 수 있다.
카드 컨트롤러(1220)는 카드 접속부(1210)를 통해 수신된 커맨드에 응답하여, 카드 컨트롤러(1220) 내에 있는 클럭 발생기(미도시)에서 발생한 클럭 신호에 동기하여 데이터를 메모리 장치(1230)에 저장할 수 있다. 메모리 장치(1230)는 호스트(1100)로부터 전송된 데이터를 저장할 수 있다.
메모리 카드(1230)는 컴팩트 플래시 카드(CFC: Compact Flash Card), 마이크로 드라이브(Microdrive), 스마트 미디어 카드(SMC: Smart Media Card) 멀티미디어 카드(MMC: Multimedia Card), 보안 디지털 카드(SDC: Security Digital Card), 메모리 스틱(Memory Stick), 및 USB 플래시 메모리 드라이버 등으로 구현될 수 있다.
도 26은 본 발명의 일 실시예에 따른 저항성 메모리 모듈을 나타내는 도면이다. 도 26을 참조하면, 메모리 모듈(2000)은 메모리 장치들(2210~2240)들 및 제어 칩(2100)을 포함할 수 있다. 메모리 장치들(2210~2240)들 각각은 도 1 내지 도 23에 도시된 실시예들을 이용하여 구현될 수 있다.
제어 칩(2100)은 외부의 메모리 컨트롤러로부터 전송되는 각종 신호에 응답하여, 메모리 장치들(2210~2240)들을 제어할 수 있다. 예를 들어, 제어 칩(2100)은 외부로부터 전송되는 각종 커맨드 및 어드레스에 따라, 이에 대응되는 메모리 장치들(2210~2240)을 활성화하여 기입 및 독출 동작을 제어할 수 있다. 또한, 제어 칩(2100)은 각 메모리 장치들(2210~2240)에서 출력되는 독출 데이터에 대한 각종 후속 처리를 수행할 수 있으며, 예컨대 독출 데이터에 대한 에러 검출 및 정정 동작을 수행할 수 있다. 또한 제어 칩(2100)은 메모리 장치들(2210~2240)들 각각에서 생성되는 차단 전압들의 개수 또는 차단 전압들간의 전압 차이를 조절하도록 메모리 장치들(2210~2240)들을 제어할 수 있다.
도 27은 본 발명의 실시예들에 따른 메모리 시스템을 SSD 시스템에 적용한 예를 나타내는 블록도이다.
도 27을 참조하면, SSD 시스템(3000)은 호스트(3100) 및 SSD(3200)를 포함할 수 있다. SSD(3200)는 신호 커넥터(signal connector)를 통해 호스트(3100)와 신호를 주고 받으며, 전원 커넥터(power connector)를 통해 전원을 입력 받는다. SSD(3200)는 SSD 컨트롤러(3210), 보조 전원 장치(3220) 및 복수의 메모리 장치들(3230, 3240, 3250)을 포함할 수 있다. 이때, SSD(3200)는 도 1 내지 도 22에 도시된 실시예들을 이용하여 구현될 수 있다.
도 28은 본 발명의 실시예들에 따른 메모리 시스템을 포함하는 컴퓨팅 시스템을 나타내는 블록도이다.
도 28을 참조하면, 컴퓨팅 시스템(4000)은 메모리 시스템(4100), 프로세서(4200), RAM(4300), 입출력 장치(4400), 및 전원 장치(4500) 포함할 수 있다. 한편, 도 28에는 도시되지 않았지만, 컴퓨팅 시스템(4000)은 비디오 카드, 사운드 카드, 메모리 카드, USB 장치 등과 통신하거나, 또는 다른 전자 기기들과 통신할 수 있는 포트(port)들을 더 포함할 수 있다. 컴퓨팅 시스템(4000)은 퍼스널 컴퓨터로 구현되거나, 노트북 컴퓨터, 휴대폰, PDA(personal digital assistant) 및 카메라 등과 같은 휴대용 전자 장치로 구현될 수 있다.
프로세서(4200)는 특정 계산들 또는 태스크(task)들을 수행할 수 있다. 실시예에 따라, 프로세서(4200)는 마이크로프로세서(micro-processor), 중앙 처리 장치(Central Processing Unit; CPU)일수 있다. 프로세서(4200)는 어드레스 버스(address bus), 제어 버스(control bus) 및 데이터 버스(data bus) 등과 같은 버스(4600)를 통하여 RAM(4300), 입출력 장치(4400) 및 메모리 시스템(4100)과 통신을 수행할 수 있다. 이때, 메모리 시스템(4100)은 도 1 및 도 22에 도시된 실시예들을 이용하여 구현될 수 있다.
실시예에 따라, 프로세서(4200)는 주변 구성요소 상호연결(Peripheral Component Interconnect; PCI) 버스와 같은 확장 버스에도 연결될 수 있다.
RAM(4300)는 컴퓨팅 시스템(4000)의 동작에 필요한 데이터를 저장할 수 있다. 예를 들어, RAM(4300)은 디램(DRAM), 모바일 디램, 에스램(SRAM), 피램(PRAM), 에프램(FRAM), 알램(RRAM) 및/또는 엠램(MRAM)으로 구현될 수 있다.
입출력 장치(4400)는 키보드, 키패드, 마우스 등과 같은 입력 수단 및 프린터, 디스플레이 등과 같은 출력 수단을 포함할 수 있다. 전원 장치(4500)는 컴퓨팅 시스템(4000)의 동작에 필요한 동작 전압을 공급할 수 있다.
본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 다른 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.
1, 2: 메모리 시스템 100, 300: 메모리 장치
110: 메모리 셀 어레이 140, 140a, 140b: 전압 생성부
141: 전압 선택부 150: 로우 디코더
10: 로우 디코딩 블록 20: 로우 스위치 블록

Claims (20)

  1. 복수의 제1 신호 라인들과 복수의 제2 신호 라인들이 교차하는 영역들에 각각 배치된 복수의 메모리 셀들을 포함하는 메모리 셀 어레이; 및
    상기 복수의 제1 신호 라인들 각각에 연결되는 복수의 라인 선택 스위치부를 구비하는 디코더를 포함하고,
    상기 복수의 라인 선택 스위치부 각각은, 제1 스위칭 신호 및 제2 스위칭 신호에 선택적으로 응답하여, 대응하는 제1 신호 라인에 바이어스 전압을 인가하고,
    상기 라인 선택 스위치부 각각은 상기 제1 스위칭 신호에 응답하여 동작하는 제1 스위치 및 상기 제2 스위칭 신호에 응답하여 동작하는 제2 스위치를 포함하며,
    상기 제1 스위치 및 상기 제2 스위치는 제1 도전형 트랜지스터이며,
    상기 제1 스위치는 상기 제1 스위칭 신호의 제1 전압에 응답하여 턴온되고, 상기 제2 스위치는 상기 제2 스위칭 신호의 제2 전압에 응답하여 턴온되고, 상기 제1 전압 및 상기 제2 전압은 서로 상이하며,
    상기 제1 전압 및 상기 제2 전압 중 적어도 하나는 동작 모드에 따라 전압 레벨이 가변되는 것을 특징으로 하는, 메모리 장치.
  2. 삭제
  3. 삭제
  4. 삭제
  5. 제1 항에 있어서,
    상기 제1 스위치는, 상기 제1 신호 라인에 대응하는 바이어스 전압을 제공하는 개별 소스 라인에 연결되고,
    상기 제2 스위치는, 상기 복수의 제1 신호 라인들에 공통적으로 차단 전압을 제공하는 공통 소스 라인에 연결되는, 메모리 장치.
  6. 제1 항에 있어서, 상기 제1 스위칭 신호는 제1 전압과 제3 전압 사이에서 천이(transition)하고 상기 제2 스위칭 신호는, 제2 전압과 상기 제3 전압 사이에서 천이하는, 메모리 장치.
  7. 삭제
  8. 삭제
  9. 제 6항에 있어서, 상기 메모리 장치가 셋 기입 동작 또는 독출 동작 수행 시, 상기 제1 전압의 전압 레벨은 상기 제2 전압의 전압 레벨보다 높고, 상기 메모리 장치가 리셋 기입 동작 수행 시, 상기 제1 전압의 전압 레벨은 상기 제2 전압 의 전압 레벨보다 낮은, 메모리 장치.
  10. 삭제
  11. 제 6항에 있어서, 상기 메모리 장치가 셋 기입 동작 또는 독출 동작 수행 시, 상기 제1 전압의 전압 레벨은, 상기 복수의 제1 신호 라인들 중 선택된 제1 신호 라인에 바이어스 전압으로서 제공되는 셋 기입 전압 또는 독출 전압의 전압 레벨과 상기 제1 스위치의 임계 전압 레벨의 합보다 크고, 상기 제2 전압의 전압 레벨은, 상기 제2 스위치의 임계 전압 레벨보다 큰, 메모리 장치.
  12. 제 6항에 있어서, 상기 메모리 장치가 셋 기입 동작 또는 독출 동작 수행 시, 상기 제1 전압의 전압 레벨은, 상기 제1 스위치의 임계 전압 레벨보다 크고, 상기 제2 전압의 전압 레벨은 상기 복수의 제1 신호 라인들 중 비선택된 제1 신호 라인에 바이어스 전압으로서 제공되는 차단 전압의 전압 레벨과 상기 제2 스위치의 임계 전압 레벨의 합보다 큰, 메모리 장치.
  13. 제 1항에 있어서, 제1 전압 및 제2 전압을 수신하고, 어드레스에 기초하여, 상기 제1 전압을 갖는 상기 제1 스위칭 신호 또는 상기 제2 전압을 갖는 상기 제2 스위칭 신호를 생성하는 디코딩 블록; 및
    상기 라인 선택 스위치부 각각에, 상기 바이어스 전압들을 제공하는 전압 구동부를 더 포함하는, 메모리 장치.
  14. 제 13항에 있어서, 상기 디코딩 블록은,
    복수의 제1 스위칭 신호 및 복수의 제2 스위칭 신호를 생성하되, 상기 제1 전압을 이용하여 선택된 제1 신호 라인에 대응하는 제1 스위칭 신호를 생성하고, 상기 제2 전압을 이용하여, 비선택된 제1 신호 라인에 대응하는 제2 스위칭 신호를 생성하는, 메모리 장치.
  15. 제 13항에 있어서,
    상기 제1 전압 및 상기 제2 전압을 생성하고, 상기 메모리 장치의 동작 모드에 따라 상기 제1 전압 및 상기 제2 전압 중 적어도 하나의 전압을 가변하는 전압 생성부를 더 포함하는, 메모리 장치.
  16. 삭제
  17. 삭제
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  19. 삭제
  20. 삭제
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