CN105632552A - 电阻式存储装置及其操作方法 - Google Patents

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Abstract

提供了电阻式存储装置及其操作方法。存储装置包括具有分别布置在多条第一信号线与多条第二信号线交叉的区域中的多个存储单元的存储单元阵列。存储装置还包括具有分别与所述多条第一信号线连接的多个行选择开关单元的解码器。所述多个行选择开关单元中的每个选择性地响应于第一开关信号和第二开关信号而将偏置电压施加到与所述多个行选择开关单元中的每个对应的第一信号线，其中，第一开关信号和第二开关信号的电压电平在激活状态下彼此不同。

Description

电阻式存储装置及其操作方法
本申请要求于2014年11月26日在韩国知识产权局提交的第10-2014-0166627号韩国专利申请的优先权，该韩国专利申请的全部内容通过引用包含于此。
技术领域
发明构思的实施例涉及一种存储装置，尤其涉及一种电阻式存储装置以及一种操作电阻式存储装置的方法。
背景技术
随着对高容量和低功耗存储装置的需求的增长，正在进行对诸如不需要刷新操作的非易失性存储装置的下一代存储装置的研究。这些下一代存储装置需要具有像动态随机存取存储器(DRAM)那样的高集成特性，具有像闪存那样的非易失性特性，并且具有像静态RAM(SRAM)那样的高速度。相变RAM(PRAM)、纳米浮栅存储器(NFGM)、聚合物RAM(PoRAM)、磁性RAM(MRAM)、铁电RAM(FeRAM)和电阻式RAM(RRAM)已经作为一些下一代存储装置而备受瞩目。
发明内容
发明构思的实施例提供一种能够提高耐久性并且降低功耗的电阻式存储装置以及一种操作电阻式存储装置的方法。
根据发明构思的一个方面，提供一种包括存储单元阵列和解码器的存储装置。存储单元阵列包括分别布置在多条第一信号线与多条第二信号线交叉的区域中的多个存储单元。解码器包括分别与所述多条第一信号线连接的多个行选择开关单元。每个行选择开关单元选择性地响应于第一开关信号和第二开关信号将偏置电压施加到与每个行选择开关单元对应的第一信号线，第一开关信号和第二开关信号的电压电平在激活状态下彼此不同。
根据发明构思的另一个方面，提供一种包括存储单元阵列和开关块的存储装置。存储单元阵列包括第一区域和第二区域，第一区域包括至少一个选择的存储单元，第二区域包括未选择的存储单元。开关块响应于第一电压的第一开关信号将选择电压或抑制电压施加到第一区域中的第一信号线，并且响应于第二电压的第二开关信号将抑制电压施加到第二区域中的第一信号线。
根据发明构思的一个方面，提供一种操作存储装置的方法，所述存储装置包括分别布置在多条第一信号线与多条第二信号线彼此交叉的区域中的多个存储单元，并且所述多条第一信号线中的每条连接到用于提供偏置电压的至少两个第一导电型晶体管开关。所述方法包括：将第一电压施加到与至少一条第一信号线连接的所述至少两个第一导电型晶体管开关中的一个，使得选择电压被施加到所述多条第一信号线之中的所述至少一条第一信号线；以及将具有与第一电压的电压电平不同的电压电平的第二电压施加到所述至少两个第一导电型晶体管开关中的另一个，使得抑制电压被提供给所述至少一条第一信号线。
根据发明构思的一个方面，提供一种操作存储装置的方法，所述存储装置包括布置在存储单元阵列的区域中使得多条第一信号线与多条第二信号线交叉的多个存储单元，所述多条第一信号线连接到相应的开关单元，每个开关单元包括为了执行写入或读取操作而将偏置电压提供给所述多个存储单元的多个晶体管开关。所述方法包括：确定存储装置的操作模式；基于确定的操作模式生成第一电压和第二电压，第一电压和第二电压分别为激活状态下两个开关信号的电压；将第一电压施加到与第一区域中的所述多条第一信号线的被选择的第一信号线连接的第一开关单元，以将选择电压提供给被选择的第一信号线，并将第一电压施加到与第一区域中的未选择的第一信号线连接的另一个开关单元，以将抑制电压提供给未选择的第一信号线；将第二电压施加到与除了第一区域之外的区域中的未选择的第一信号线连接的除了第一开关单元之外的开关单元，以将抑制电压提供给未选择的第一信号线；以及根据操作模式对与被选择的第一信号线连接的存储单元执行写入操作或读取操作。
附图说明
根据以下结合附图进行的描述，发明构思的示例性实施例将被更清楚地理解，在附图中：
图1是根据发明构思的示例性实施例的包括电阻式存储装置的存储系统的框图；
图2是图1的存储装置的示例的框图；
图3是图2的存储单元阵列的详细电路图；
图4是图3的存储单元中包括的可变电阻器装置的示例的图；
图5A至图5C是示出图3的存储单元的变型示例的电路图；
图6A和图6B是存储单元的电阻分布的曲线图；
图7是存储单元的伏安特性曲线的曲线图；
图8A是根据发明构思的示例性实施例的行解码器的电路图；
图8B是示出图8A的行解码器的开关信号的波形的曲线图；
图9A和图9B是示出当对存储装置执行设定写入操作时的行解码器的操作的图；
图10是示出当对存储装置执行重置写入操作时的行解码器的操作的图；
图11是示出当对存储装置执行读取操作时的行解码器的操作的图；
图12和图13是示出根据示例性实施例的行选择开关单元的变型示例的图；
图14是根据示例性实施例的行解码块的电路图；
图15是根据示例性实施例的电压选择器的电路图；
图16是根据示例性实施例的电压生成器的框图；
图17A是图16的电荷泵的电路图；
图17B是对图17A的电荷泵施加的泵浦信号的波形图；
图18是图16的电压选择器的电路图；
图19是示出根据示例性实施例的电压生成器的变型示例的框图；
图20是图19的电压调整器的电路图；
图21是示出根据示例性实施例的行解码器和列解码器的区块和布置的配置的图；
图22是根据示例性实施例的操作存储装置的方法的流程图；
图23是根据另一个示例性实施例的操作存储装置的方法的流程图；
图24是根据发明构思的示例性实施例的包括电阻式存储装置的存储系统的示意性框图；
图25是应用了根据发明构思的示例性实施例的存储系统的存储卡系统的框图；
图26是根据发明构思的示例性实施例的电阻式存储模块的图；
图27是应用了根据发明构思的示例性实施例的存储系统的固态硬盘(SSD)系统的框图；
图28是根据发明构思的示例性实施例的包括存储系统的计算系统的框图。
具体实施方式
将参照以下描述和附图更充分地描述实施例。然而，发明构思可以以各种不同的形式实现，并且不应被解释为对所示实施例的限制。而是，提供这些实施例作为示例，使得本公开将是彻底的和完整的，并将发明构思的主旨充分传达给本领域普通技术人员。因此，发明构思的实施例可以包括与本发明构思相关的构思和技术范围之内包括的所有修改、等同物或替代物。针对一些实施例，可以不描述已知的处理、元件和技术。除非另外说明，否则贯穿附图和书面说明的始终，相同的附图标记表示相同的元件，因此可以不重复描述。在附图中，为了清晰起见，可夸大结构的尺寸。
此外，这里阐述的所有示例和条件性语言将被解释为不限于如此特定叙述的示例和条件。贯穿说明书的始终，除非有与其相反的具体说明，否则单数形式可以包括复数形式。此外，使用诸如“包含”或“包括”的术语来说明存在陈述的形式、数量、处理、操作、组件和/或它们的组，但是不排除存在一个或多个其他陈述的形式、一个或多个其他的数量、一个或多个其他的处理、一个或多个其他的操作、一个或多个其他的组件和/或它们的组。
尽管使用术语“第一”和“第二”来描述各种组件，但显然这些组件不应该受术语“第一”和“第二”的限制。术语“第一”和“第二”仅用于在各元件之间进行区分。例如，在与发明构思不冲突的情况下，第一组件可以表示第二组件，或者第二组件可以表示第一组件。
除非另有定义，否则这里使用的所有术语(包括描述性术语和技术术语)应当被解释为具有对本领域的普通技术人员来说明显的意思。此外，在常用词典中定义的并且在以下说明书中使用的术语应被解释为具有与其在相关描述中使用的含义相同的含义，并且除非这里明确地另行描述，否则这些术语不应被理解为理想化的或过于形式化的。
如这里使用的，术语“和/或”包括相关列出项目的一个或更多个的任意和全部组合。当诸如“……中的至少一个”的表达位于一列元件之后时，所述表达修饰整列元件而不修饰所述列中的单个元件。术语“示例性”意图指示例或说明。
图1是根据本发明构思的示例性实施例的包括电阻式存储装置100的存储系统1的框图。
参照图1，存储系统1包括电阻式存储装置100(在下文中，称为存储装置100)和存储控制器200。存储装置100包括存储单元阵列110、写入/读取电路120、控制逻辑130和电压生成器140。另外，存储装置100还可以包括用于在控制逻辑130的控制下对存储单元阵列110执行写入操作和读取操作的电路。由于存储单元阵列110包括电阻式存储单元，所以存储系统1可以称为电阻式存储系统。
响应于来自主机的写入/读取请求，存储控制器200可以读取存储装置100中存储的数据，或者可以控制存储装置100以将数据写入到存储装置100。更详细地，存储控制器200可以向存储装置100提供地址ADDR、命令CMD以及控制信号CTRL，因此可以控制对于存储装置100的编程(或写入)操作、读取操作和/或擦除操作。另外，可以在存储控制器200和存储装置100之间交换要写入的数据DATA和要读取的数据DATA。
虽然未示出，但存储控制器200可以包括随机存取存储器(RAM)、处理单元、主机接口和存储器接口。RAM可用作处理单元的工作存储器。处理单元可以控制存储控制器200的操作。主机接口可以包括在主机和存储控制器200之间交换数据的协议。例如，存储控制器200可以通过使用包括通用串行总线(USB)、多媒体卡(MMC)、高速外围组件互连(PCI-E)、高级技术附件(ATA)、串行ATA、并行ATA、小型计算机系统接口(SCSI)、地球科学数据接口(ESDI)和集成驱动电子装置(IDE)的各种接口协议中的至少一种接口协议来与外部源(即，主机)通信。
存储单元阵列110包括多个存储单元(未示出)，其中，所述多个存储单元分别设置在多条第一信号线和多条第二信号线彼此交叉的区域中。在本示例性实施例中，第一信号线可以是位线，第二信号线可以是字线。在另一个示例性实施例中，第一信号线可以是字线，第二信号线可以是位线。
在本示例性实施例中，每个存储单元可以是存储一位(bit)数据的单层单元(SLC)或者可以是存储至少两位数据的多层单元(MLC)。可选地，存储单元阵列110可以包括SLC和MLC两者。当对一个存储单元写入一位数据时，存储单元可以根据写入的数据具有两种电阻电平分布。可选地，当对一个存储单元写入两位数据时，存储单元可以根据写入的数据具有四种电阻电平分布。在另一个示例性实施例中，如果存储单元是存储三位数据的三层单元(TLC)，则存储单元可以根据写入数据具有八种电阻电平分布。然而，发明构思的一个或多个示例性实施例不限于此。因此，在其他示例性实施例中，每个存储单元可以存储至少四位数据。
在本示例性实施例中，存储单元阵列110可以包括具有二维(2D)水平结构的存储单元。在另一个示例性实施例中，存储单元阵列110可以包括具有三维(3D)垂直结构的存储单元。
根据示例性实施例，存储单元阵列110可以包括多个单元区域。能够以各种方式来定义单元区域。例如，单元区域可以是页单元，所述页单元包括连接到同一字线的多个存储单元。作为另一个示例，单元区域可以是连接到字线和位线的多个存储单元。此外，字线可以连接到一个行解码器(或行选择块)，位线可以连接到一个列解码器(或列选择块)，可以将上述单元区域定义为区块(tile)。
存储单元阵列110可以包括电阻型存储单元或电阻式存储单元，该电阻型存储单元或电阻式存储单元包括具有可变电阻器的可变电阻器装置(未示出)。作为一个示例，当由相变材料(例如，Ge-Sb-Te)形成的可变电阻器装置的电阻根据温度改变时，电阻式存储装置可以是相变RAM(PRAM)。作为另一个示例，当可变电阻器装置由包括上电极、下电极和置于上电极与下电极间的过渡金属氧化物的复合金属氧化物形成时，电阻式存储装置可以是电阻式RAM(RRAM)。作为另一个示例，当可变电阻器装置由磁性材料的上电极、磁性材料的下电极和置于上电极与下电极间的电介质形成时，电阻式存储装置可以是磁性RAM(MRAM)。在下文中，为了说明的目的，将假设存储单元阵列110是RRAM。
写入/读取电路120对存储单元执行写入和读取操作。写入/读取电路120可以包括写入驱动器和感测放大器，其中，写入驱动器经由位线连接到存储单元以将数据写入存储单元，感测放大器放大从存储单元读取的数据。写入/读取电路120将电流脉冲或电压脉冲提供给借助行解码器(未示出)和列解码器(未示出)从存储单元之中选择的存储单元，以对所选择的存储单元执行写入和读取操作。
控制逻辑130可以控制存储装置100的写入/读取操作。控制逻辑130可控制用于执行诸如写入操作或读取操作的存储操作的写入/读取电路120。另外，控制逻辑130可以控制电压生成器140，以生成用于执行存储装置100的写入操作或读取操作的电压。控制逻辑130可以根据存储装置100的操作模式(例如，设定写入模式、重置写入模式或读取模式)来调整通过电压生成器生成的电压的种类或者电压的电压电平。
电压生成器140可以在控制逻辑130的控制下生成存储装置100中使用的各种电压。例如，电压生成器140可以生成施加到存储单元的诸如设定写入电压、重置写入电压、读取电压和抑制电压的偏置电压(或驱动电压)以及用于生成在行解码器和列解码器中使用的开关信号的电源电压(或开关电压)。另外，电压生成器140可以生成用于改变写入条件或读取条件的各种基准电压。
当执行存储装置100的写入操作或读取操作时，偏置电压被施加到与存储单元连接的第一信号线和第二信号线，以从存储单元阵列110中包括的存储单元之中选择要执行写入操作或读取操作的存储单元。例如，设定写入电压、重置写入电压和读取电压中的一种电压被施加到选择的信号线(即，与选择的存储单元连接的信号线)，抑制电压被施加到未选择的信号线。经由与信号线连接的开关来施加诸如设定写入电压、重置写入电压、读取电压和抑制电压的偏置电压。在本实施例中，电压生成器140生成多个开关电压，并根据施加到每个开关的偏置电压的电压电平，响应于至少一个开关电压而接通开关，以将偏置电压施加到相应的信号线。另外，电压生成器140可以根据存储装置100的操作模式调整开关电压的电压电平。
在本实施例中，将偏置电压施加到信号线的开关包括与同一信号线连接的至少两个第一导电型金属氧化物半导体(MOS)晶体管，并且所述至少两个第一导电型MOS晶体管可以响应于彼此不同的开关电压而导通。在本实施例中，至少两个第一导电型MOS晶体管可以是NMOS晶体管。
如上所述，根据发明构思的实施例，存储装置100根据存储装置100的操作模式而调整施加到信号线的偏置电压的电压电平和开关电压的电压电平以减小施加到开关的电压的电压电平。因此，可以提高存储装置100的耐久性，并且可以降低存储装置100的功耗。
此外，存储控制器200和存储装置100可以集成到半导体装置。例如，可以将存储控制器200和存储装置100集成到半导体装置，因此可以构造存储卡。作为一个示例，可以将存储控制器200和存储装置100集成到半导体装置，因此可以构造PC卡(PCMCIA卡)、紧凑型闪存卡(CF卡)、智能媒体卡(SM卡)、记忆棒、多媒体卡(MMC、RS-MMC或MMCmicro、安全数字(SD)卡(SD、迷你SD或微型SD)或通用闪存(UFS)。作为另一个示例，可以将存储控制器200和存储装置100集成到半导体装置，因此可以构造固态硬盘/驱动(SSD)。
下面，将描述具有上述结构的电阻式存储系统1中包括的存储装置100的操作。
图2是根据发明构思的示例性实施例的图1的存储装置100的框图。
参照图2，存储装置100包括存储单元阵列110、写入/读取电路120、控制逻辑130和电压生成器140。另外，存储装置100可以包括行解码器150和列解码器160。写入/读取电路120包括写入电路121和读取电路122。
存储单元阵列110可以连接到多条第一信号线和多条第二信号线。另外，存储单元阵列110可以包括分别布置在第一信号线和第二信号线彼此交叉的区域中的存储单元。在下文中，假设第一信号线是位线BL，第二信号线是字线WL。
可以利用命令CMD来接收表示要访问的存储单元的地址ADDR，地址ADDR可以包括用于选择存储单元阵列110的字线WL的行地址X_ADDR以及用于选择存储单元阵列110的位线BL的列地址Y_ADDR。行解码器150经由字线WL连接到存储单元阵列110，并且可以响应于行地址X_ADDR而选择至少一条字线WL。列解码器160经由位线BL连接到存储单元阵列110，并且可以响应于列地址Y_ADDR而选择至少一条位线BL。
写入/读取电路120根据控制逻辑130的控制，可以将从外面输入的数据DATA写入到存储单元阵列110中，或者可以感测并输出已经写入在存储单元阵列110中的数据。另外，写入/读取电路120可以向控制逻辑130提供写入结果或读取结果。例如，写入/读取电路120可以执行用于检测写入操作的结果的验证操作，并且可以向控制逻辑130提供验证结果(例如，通过或失败(P/F)信号)。
写入/读取电路120可以选择性地连接到行解码器150或列解码器160因而选择性地连接到字线WL或位线BL，以将数据写入到存储单元中或者从存储单元中读取数据。
写入/读取电路120包括写入电路121和读取电路122。写入电路121经由列解码器160连接到被选择的位线BL，以向被选择的存储单元MC提供执行编程操作(即，写入操作)的编程脉冲。相应地，可以写入要存储在存储单元阵列110中的数据DATA。这里，编程脉冲可以称为写入脉冲。在发明构思的实施例中，编程脉冲可以是电流脉冲，在另一个实施例中，编程脉冲可以是电压脉冲。
具体地，写入电路121可以执行对存储单元MC编程的设定写入操作使得存储单元MC的电阻减小。另外，写入电路121可以执行对存储单元MC编程的重置写入操作使得存储单元MC的电阻增大。
读取电路122经由列解码器160连接到选择的位线BL，并且可以感测所选择的存储单元MC的电阻电平以读取存储的数据DATA。如此，可以输出存储在存储单元阵列110中的数据DATA。
具体地，如果从存储控制器200发送读取命令，则读取电路122可以对存储单元MC执行常规的读取操作。另外，读取电路122可以执行预读取操作，即，在对存储单元MC执行写入操作之前，对存储单元MC执行读取操作以读取存储单元MC的初始电阻状态。
此外，在对存储单元MC执行写入操作之后，读取电路122可以执行用于确定对存储单元MC的写入操作是否完成的验证读取操作。
在常规的读取操作的情况下，读取电路122可以将读取数据DATA提供到存储装置的外部(例如，存储控制器200)。另外，在预读取操作和验证读取操作的情况下，读取电路122可以将读取数据DATA或表示写入/读取操作是否成功的通过P/失败F信号作为写入/读取操作的结果提供到存储装置100的内部(例如，控制逻辑130或写入电路121)。
在本实施例中，写入电路121和读取电路122可以连接到字线WL。在另一个实施例中，写入电路121和读取电路122可以连接到位线BL。在另一个实施例中，写入电路121可以连接到字线WL，读取电路122可以连接到位线BL。在另一个实施例中，写入电路121可以连接到位线BL，读取电路122可以连接到字线WL。
电压生成器140可以基于电压控制信号CTRL_vol生成对存储单元阵列110执行写入、读取和擦除操作的各种类型的电压。电压生成器140可以生成驱动字线WL和位线BL的驱动电压(VDRV)(或偏置电压)，例如，设定写入电压Vset、重置写入电压Vreset、读取电压Vread和抑制电压Vinh。
电压生成器140可以生成向行解码器150或列解码器160中包括的开关提供的多个开关电压，例如，第一电压VPP1和第二电压VPP2。电压生成器140可以根据存储装置100的操作模式(例如，设定写入模式、重置写入模式或读取模式)改变开关电压的电压电平。为此，电压生成器140包括电压选择器141。电压选择器141可以根据存储装置100的操作模式，从电压生成器140生成的多个电压或外面施加的电压之中选择第一电压VPP1或第二电压VPP2，并且输出所选择的电压。因此，开关电压的电压电平可以根据存储装置100的操作模式而变化。然而，发明构思的一个或多个实施例不限于此。电压生成器140可以根据存储装置100的操作模式，生成具有期望的电压电平的第一电压VPP1和第二电压VPP2。
行解码器150或列解码器160可以通过使用从电压生成器140提供的多个开关电压(例如，第一电压VPP1和第二电压VPP2)而生成用于控制行解码器150或列解码器160中包括的开关的开关信号。将在下面参照图8A至图14更详细地描述此情况。
控制逻辑130可以基于从存储控制器200发送的命令CMD、地址ADDR和控制信号CTRL而输出用于将数据DATA写入存储单元阵列110或从存储单元阵列110读取数据DATA的各种控制信号。从控制逻辑130输出的各种控制信号可以提供给写入/读取电路120、电压生成器140、行解码器150和列解码器160。因此，控制逻辑130可以控制存储装置100中的整体操作。
具体地，控制逻辑130可以基于命令CMD和控制信号CTRL来生成操作控制信号CTRL_op，并且可以将操作控制信号CTRL_op提供给写入/读取电路120。
此外，控制逻辑130可以向行解码器150提供行地址X_ADDR，并且可以向列解码器160提供列地址Y_ADDR。
另外，控制逻辑130可以基于命令CMD、控制信号CTRL和从读取电路122发送的P/F信号而生成电压控制信号CTRL_vol。例如，电压控制信号CTRL_vol可以包括表示存储装置100的操作模式的信号和用于控制通过电压生成器140生成的电压的电压电平的信号。控制逻辑130可以将生成的电压控制信号CTRL_vol提供给电压生成器140。
图3是根据发明构思的示例性实施例的图2的存储单元阵列110的示例的电路图。存储单元阵列110可以包括多个存储块，图3示出多个存储块的一个代表性的存储块。
参照图3，存储单元阵列110包括水平结构的存储单元。存储单元阵列110可以包括字线WL1至WLn、位线BL1至BLm以及存储单元MC。由同一字线WL选择的一组存储单元MC可以定义为页PAGE。这里，在不脱离本教导的范围的情况下，字线WL的数量、位线BL的数量以及存储单元MC的数量可以根据示例性实施例而变化。图3示出水平结构的二维存储器，但是发明构思的一个或多个实施例不限于此。即，存储单元阵列110根据另一个实施例可以是例如垂直结构的三维存储器。
根据本示例性实施例，每个存储单元MC可以包括可变电阻装置R和选择装置D。这里，可变电阻装置R可以称为可变电阻材料，选择装置D可以称为开关装置。
在本示例性实施例中，可变电阻装置R连接在字线WL1至WLn中的一条字线和选择装置D之间，选择装置D连接在可变电阻装置R和位线BL1至BLm中的一条位线之间。然而，本发明构思的一个或多个示例性实施例不限于此。即，选择装置D可以连接在字线WL1至WLn中的一条字线和可变电阻装置R之间，并且可变电阻装置R可以连接在选择装置D和位线BL1至BLm中的一条位线之间。
根据本示例性实施例，可变电阻装置R可以通过对其施加的电子脉冲而切换到多个电阻状态中的一种电阻状态。在本示例性实施例中，可变电阻装置R可以包括其结晶状态根据电流的量而变化的相变材料。相变材料可以改变并可以是例如两种元素的化合物GaSb、InSb、InSe、Sb2Te3或GeTe，三种元素的化合物GeSbTe、GaSeTe、InSbTe、SnSb2Te4或InSbGe以及四种元素的化合物AgInSbTe、(GeSn)SbTe、GeSb(SeTe)或Te81Ge15Sb2S2。
相变材料可以拥有电阻相对高的非晶态和电阻相对低的晶态。相变材料的相可以被根据电流的量生成的焦耳热所改变。此外，可以利用相变来写入数据。
此外，根据本发明构思的另一个示例性实施例，代替相变材料，可变电阻装置R可以包括钙钛矿化合物、传输金属氧化物、磁性材料、铁磁材料或反铁磁材料。
选择装置D可以连接在字线WL1至WLn中的一条字线与可变电阻装置R之间，并且可以根据施加到所连接的字线和位线的电压来控制至可变电阻装置R的电流的供给。在本示例性实施例中，选择装置D可以是例如PN结二极管或PIN结二极管。二极管的阳极可以连接到可变电阻装置R，二极管的阴极可以连接到字线WL1至WLn中的一条字线。这里，当二极管的阳极和阴极之间的电压差变得大于二极管的阈值电压时，二极管导通以将电流供给到可变电阻装置R。在图3中，选择装置D被示出为二极管，然而，发明构思的一个或多个示例性实施例不限于此。即，在不脱离本教导的范围的情况下，选择装置D可以是可作为开关的另一个装置。
图4是根据发明构思的示例性实施例的在图3的存储单元MC中包括的可变电阻器装置R的图。
参照图4，可变电阻装置R包括第一电极EL1和第二电极EL2以及设置在第一电极EL1和第二电极EL2之间的数据存储膜DS。
第一电极RL1和第二电极EL2可以由各种金属、金属氧化物或金属氮化物形成。例如，第一电极EL1和第二电极EL2可以由铝(Al)、铜(Cu)、氮化钛(TiN)、氮化钛铝(TixAlyNz)、铱(Ir)、铂(Pt)、银(Ag)、金(Au)、多晶硅、钨(W)、钛(Ti)、钽(Ta)、氮化钽(TaN)、氮化钨(WN)、镍(Ni)、钴(Co)、铬(Cr)、锑(Sb)、铁(Fe)、钼(Mo)、钯(Pd)、锡(Sn)、锆(Zr)、锌(Zn)、氧化铱(IrO2)或氧化锆酸锶(SrZrO3)形成。
数据存储膜DS可以是双极电阻式存储材料或单极电阻式存储材料。双极电阻式存储材料可以根据脉冲的极性被编程为设定状态或重置状态，单极电阻式存储材料可以是钙钛矿基的材料。此外，单极电阻式存储材料可以根据相同极性的脉冲被编程为设定状态或重置状态，单极电阻式存储材料可以是诸如NiOx或TiOx的过渡金属氧化物。
图5A至图5C是示出图3中所示的存储单元MC的变型示例的电路图。
参照图5A，存储单元MCa包括可变电阻装置Ra，可变电阻装置Ra可以连接在位线BL和字线WL之间。存储单元MCa可以使用施加到位线BL和字线WL的电压来存储数据。
参照图5B，存储单元MCb包括可变电阻装置Rb和双向二极管Db。可变电阻装置Rb可以包括用于存储数据的电阻器材料。双向二极管Db连接在可变电阻装置Rb和字线WL之间，并且可变电阻装置Rb连接在位线BL和双向二极管Db之间。双向二极管Db和可变电阻装置Rb的各自的位置可以交换。可以由双向二极管Db来阻止流入非选择的电阻器单元的泄漏电流。
参照图5C，存储单元MCc包括可变电阻装置Rc和晶体管TR。晶体管TR可以是根据字线WL的电压向可变电阻装置Rc供给电流或阻止电流的选择装置，即，开关装置。晶体管TR连接在可变电阻装置Rc和源极线SL之间，可变电阻装置Rc连接在位线BL和晶体管TR之间。晶体管TR和可变电阻装置Rc各自的位置可以交换。可以根据导通/截止被字线WL驱动的晶体管TR而选择或不选择存储单元MCc。
图6A和图6B是示出存储单元MC中的电阻分布的曲线图。图6A示出存储单元MC为SLC的情况，图6B示出存储单元MC为MLC的情况。在图6A和图6B的每个中，横轴表示电阻，纵轴表示存储单元MC的数量。
参照图6A，当存储单元MC是以一位编程的单层单元SLC时，存储单元MC可以具有低电阻状态LRS或高电阻状态HRS。低电阻状态LRS可以称为设定状态，高电阻状态HRS可以称为重置状态。
通过将写入脉冲施加到存储单元MC而将存储单元MC的HRS切换至LRS的操作是设定操作或设定写入操作。通过将写入脉冲施加到存储单元MC而将MC从LRS切换到HRS的操作是重置操作或重置写入操作。
低电阻状态LRS和高电阻状态HRS可以分别对应于数据“0”和数据“1”中的一个数据。在本示例性实施例中，电阻水平R可以从数据“0”增大到数据“1”。低电阻状态LRS可以对应于数据“0”，高电阻状态HRS可以对应于数据“1”。
将写入脉冲施加到存储单元MC使存储单元MC从高电阻状态HRS切换到低电阻状态LRS的操作称为设定操作或设定写入操作。另外，将写入脉冲施加到存储单元MC以使存储单元MC从低电阻状态LRS切换到高电阻状态HRS的操作称为重置操作或重置写入操作。
参照图6B，当存储单元MC是以两位编程的MLC时，存储单元MC可以具有第一电阻状态RS1、第二电阻状态RS2、第三电阻状态RS3和第四电阻状态RS4中的一种电阻状态。
然而，本发明构思的实施例不限于此，即，存储单元可以包括存储3位的数据的三层单元(TLC)，并且相应地，每个存储单元可以具有八个电阻状态中的一种电阻状态。在另一个实施例中，存储单元可以包括各自存储4位或更多位的数据的存储单元。
当比较MLC与SLC时，MLC具有电阻分布之间较窄的间隔，因此MLC中更容易因电阻的小变化而发生读取误差。因此，第一电阻状态RS1、第二电阻状态RS2、第三电阻状态RS3和第四电阻状态RS4可以分别具有彼此不重叠的电阻范围，以保证读取余量。
第一电阻状态RS1、第二电阻状态RS2、第三电阻状态RS3和第四电阻状态RS4中的每个状态可以对应于数据“00”、数据“01”、数据“10”和数据“11”中的一个数据。在本实施例中，电阻电平R可以按照数据“11”、数据“01”、数据“00”和数据“10”的顺序增大。即，第一电阻状态RS1可以对应于数据“11”，第二电阻状态RS2可以对应于数据“01”，第三电阻状态RS3可以对应于数据“00”，第四电阻状态RS4可以对应于数据“10”。
图7是示出存储单元MC的伏安特性曲线的曲线图。
参照图7，横轴表示电压V，纵轴表示电流I。当存储单元MC是MLC时，存储单元MC可以具有电阻状态中与该存储单元MC中存储的数据对应的一种电阻状态。例如，如图7中所示，存储单元MC可以具有第一电阻状态至第四电阻状态RS1、RS2、RS3和RS4中的一种电阻状态。这里，当存储单元MC处于第一电阻状态RS1时电阻水平最大，当存储单元MC处于第四电阻状态RS4时电阻水平最小。
如图7的曲线图的右侧中所示，可以通过设定写入操作而减小存储单元MC的电阻水平。相反，如该曲线图的左侧中所示，可以通过重置写入操作而增大存储单元MC的电阻水平。
当将等于或大于阈值电压Vth的电压施加到存储单元MC时，存储单元MC中的电流迅速增大。因此，不容易控制用于写入根据要编程的数据的电阻水平的电流。因此，在本示例性实施例中，当对存储单元MC执行设定写入操作时，可以将写入电流Iset或写入电流脉冲施加到存储单元MC。
由于设定写入电流Iset或设定写入电流脉冲施加到存储单元MC，所以存储单元MC的电阻状态可从当前电阻状态切换到相对较低的电阻状态。改变存储单元MC的电阻状态的程度可以根据设定写入电流Iset或设定写入电流脉冲的幅值而变化。例如，如图7中所示，存储单元MC可以根据设定写入电流Iset或设定写入电流脉冲的幅值的变化而从第一电阻状态RS1切换到第二至第四电阻状态RS2、RS3和RS4中的一种状态。
此外，为了执行重置写入操作，必须将施加到存储单元MC的电流调整为：增大至峰值(如图7中虚线框所示)并减小，因此，不容易通过使用常规的矩形脉冲来对存储单元MC执行重置写入操作。因此，在本示例性实施例中，在对存储单元MC执行重置写入操作时，可以将写入电压脉冲Vreset施加到存储单元MC。
由于重置写入电压Vreset或重置写入电压脉冲施加到存储单元MC，所以存储单元MC的电阻状态可以从当前的电阻状态切换到相对较高的电阻状态。改变存储单元MC的电阻状态的程度可以根据重置写入电压Vreset或重置写入电压脉冲的幅值而变化。例如，如图7中所示，存储单元MC可以根据重置写入电压Vreset或重置写入电压脉冲的变化而从第四电阻状态RS4切换到第一至第三电阻状态RS1、RS2和RS3中的一种状态。
图8A是根据发明构思的实施例的行解码器150的示意性电路图。为了便于说明，图8A中也示出存储单元阵列110。图8B是示出图8A的行解码器150的开关信号的波形的曲线图。
参照图8A，行解码器150可以包括行解码块10、行开关块20和电压驱动器30。
行开关块20可以响应于开关信号GSEL1<n>、GSEL2<n>、GSEL1<n+1>和GSEL2<n+1>而选择与存储单元连接的字线WL1至WL4中的至少一条字线。行开关块20可以响应于开关信号GSEL1<n>、GSEL2<n>、GSEL1<n+1>和GSEL2<n+1>将用于写入操作和读取操作的电压施加到与要执行写入或读取操作的存储单元连接的字线，并且可以将抑制电压施加到其他字线以防止泄漏电流。在本实施例中，可以选择字线WL1至WL4中的一条字线。
行开关块20包括分别与字线WL1至WL4连接的行选择开关单元21至24。行选择开关单元21至24均可包括至少两个开关SW1和SW2，即，第一开关SW1和第二开关SW2。在本实施例中，至少两个开关SW1和SW2可以包括相同导电型的MOS晶体管。例如，第一开关SW1和第二开关SW2可以是NMOS晶体管或可以各自包括NMOS晶体管。作为另一个示例，第一开关SW1和第二开关SW2可以是PMOS晶体管或可以各自包括PMOS晶体管。
第一开关SW1和第二开关SW2可以响应于不同的开关信号而操作。例如，第一开关SW1可以响应于第一开关信号GSEL1<n>和GSEL1<n+1>而操作，第二开关SW2可以响应于第二开关信号GSEL2<n>和GSEL2<n+1>而操作。这里，如图8B中所示，彼此对应的第一开关信号和第二开关信号(例如，第一开关信号GSEL1<n>和第二开关信号GSEL2<n>以及第一开关信号GSEL1<n+1>和第二开关信号GSEL2<n+1>)可以是相反相位的信号。因此，第一开关SW1和第二开关SW2可以彼此互补地接通或断开。另外，第一开关信号GSEL1<n>和GSEL1<n+1>以及第二开关信号GSEL2<n>和GSEL2<n+1>可以在激活状态下具有不同的电压电平。开关信号的激活状态可以表示当被开关信号控制的开关接通时该开关信号的状态。
此外，第一开关SW1响应于第一开关信号GSEL1<n>和GSEL1<n+1>而接通，以向字线WL1至WL4分别提供个体驱动电压VWL1至VWL4。这里，个体驱动电压VWL1至VWL4可以是设定写入电压、地电压、读取电压或抑制电压中的一种电压，并且包括在至少一个行选择开关单元21至24中的第一开关SW1可以提供设定写入电压、地电压和读取电压中的一种电压作为个体驱动电压。例如，当存储装置(图1的100)执行设定写入操作并且选择第一字线WL1时，施加到与第一字线WL1连接的第一开关SW1的个体驱动电压VWL1是设定写入电压，施加到其他字线WL2至WL4的个体驱动电压VWL2至VWL4可以是抑制电压。
第二开关SW2响应于第二开关信号GSEL2<n>和GSEL2<n+1>而接通以将命令电压VCOM施加到每条字线WL1至WL4。这里，命令电压VCOM可以是抑制电压。
在本实施例中，存储单元阵列110可以包括多个区域。在图8A中，尽管在可选择的配置中存储单元阵列110可以包括三个或更多个区域，但为了便于说明，示出第一区域RG<1>和第二区域RG<2>。至少一个区域(即，第一区域RG<1>和第二区域RG<2>)可以包括选择的存储单元。与区域RG<1>和RG<2>之中的同一个区域对应的行选择开关单元可以响应于同一个第一开关信号或第二开关信号而操作。例如，与第一区域RG<1>对应的第一行选择开关单元21和第二行选择开关单元22响应于第一开关信号GSEL1<n>和第二开关信号GSEL2<n>而操作，与第二区域RG<2>对应的第三行选择开关单元23和第四行选择开关单元24响应于第一开关信号GSEL1<n+1>和第二开关信号GSEL2<n+1>而操作。
此外，可以基于由第一开关SW1和第二开关SW2提供的电压的电压电平来设定分别控制第一开关SW1和第二开关SW2的接通/断开的第一开关信号GSEL1<n>和GSEL1<n+1>以及第二开关信号GSEL2<n>和GSEL2<n+1>，使得第一开关SW1和第二开关SW2可以正常操作。如上所述，至少一个第一开关SW1将设定写入电压、地电压和读取电压中的一种电压作为个体驱动电压提供给字线WL1至WL4，而第二开关SW2将公共电压(例如，抑制电压)提供给字线WL1至WL4。在本实施例中，由于设定写入电压、地电压、读取电压以及抑制电压的电压电平彼此不同，所以第一开关信号GSEL1<n>和GSEL1<n+1>的电压电平以及第二开关信号GSEL2<n>和GSEL2<n+1>的电压电平可以彼此不同。根据存储装置100的操作模式，可以基于设定写入电压、地电压和读取电压中的一种电压的电压电平来设定激活状态下的第一开关信号GSEL1<n>和GSEL1<n+1>的电压电平。另外，根据存储装置100的操作模式，可以基于抑制电压的电压电平来设定第二开关信号GSEL2<n>和GSEL2<n+1>的电压电平。
行解码块10接收行地址X_ADDR，并且基于行地址X_ADDR生成用于选择至少一条字线WL1至WL4的第一开关信号GSEL1<n>和GSEL1<n+1>以及第二开关信号GSEL2<n>和GSEL2<n+1>。
行解码块10生成第一开关信号GSEL1<n>和GSEL1<n+1>以及第二开关信号GSEL2<n>和GSEL2<n+1>。如上所述，多个第一开关信号GSEL1<n>和GSEL1<n+1>以及多个第二开关信号GSEL2<n>和GSEL2<n+1>之中彼此对应的第一开关信号和第二开关信号(例如，第一开关信号GSEL1<n>和第二开关信号GSEL2<n>以及第一开关信号GSEL1<n+1>和第二开关信号GSEL2<n+1>)在激活状态下具有相反的相位以及不同的电压电平。
此外，行解码块10可以基于对其施加的第一电压VPP1、第二电压VPP2和第三电压VSS来生成第一开关信号GSEL1<n>和GSEL1<n+1>以及第二开关信号GSEL2<n>和GSEL2<n+1>。相应地，如图8B中所示，第一开关信号GSEL1<n>和GSEL1<n+1>在第一电压VPP1和第三电压VSS之间转换，第二开关信号GSEL2<n>和GSEL2<n+1>在第二电压VPP2和第三电压VSS之间转换。
例如，激活状态下的第一开关信号GSEL1<n>和GSEL1<n+1>的电压可以是第一电压VPP1，激活状态下的第二开关信号GSEL2<n>和GSEL2<n+1>的电压可以是第二电压VPP2。去激活状态下的第一开关信号GSEL1<n>和GSEL1<n+1>以及第二开关信号GSEL2<n>和GSEL2<n+1>的电压可以是第三电压VSS。这里，例如，第三电压VSS可以是地电压。在本实施例中，第一电压VPP1和第二电压VPP2中的至少一个电压的电压电平可以根据存储装置100的操作模式而变化。
电压驱动器30可以将个体驱动电压VWL1至VWL4以及公共电压VCOM提供给行选择开关单元21至24。电压驱动器30可以基于行地址X_ADDR将与字线WL1至WL4分别对应的个体驱动电压VWL1至VWL4提供给第一开关SW1，并且可以将公共电压VCOM提供给第二开关SW2。如上所述，个体驱动电压VWL1至VWL4可以是设定写入电压、地电压、读取电压和抑制电压中的一种电压。
将参照图8B更详细地描述第一开关信号GSEL1<n>和GSEL1<n+1>以及第二开关信号GSEL2<n>和GSEL2<n+1>。在图8B中，选择在存储单元阵列110的第一区域RG<1>中包括的存储单元之一以用于在部分T1中进行写入或读取操作，并选择在第二区域RG<2>中包括的存储单元之一以用于在部分T2中进行写入或读取操作。
在部分T1中，第一开关信号GSEL1<n>被激活至第一电压VPP1的电压电平，并且第二开关信号GSEL2<n>被去激活至第三电压VSS(例如，地电压)的电压电平。另外，第一开关信号GSEL1<n+1>被去激活至第三电压VSS的电压电平，并且第二开关信号GSEL2<n+1>被激活至第二电压VPP2的电压电平。相应地，与第一区域RG<1>对应的行选择开关单元21和22的第一开关SW1接通以将个体驱动电压提供给第一区域RG<1>中包括的字线WL1和WL2。此外，与第二区域RG<2>对应的行选择开关单元23和24的第二开关SW2将公共电压(例如，抑制电压)提供给第二区域RG<2>中包括的字线WL3和WL4。因此，设定写入电压、地电压或读取电压可以施加到第一区域RG<1>中的至少一条字线，抑制电压可以施加到其他字线。
在部分T2中，第一开关信号GSEL1<n>被去激活至第三电压VSS的电压电平，第二开关信号GSEL2<n>被激活至第二电压VPP2的电压电平。另外，第一开关信号GSEL1<n+1>被激活至第一电压VPP1的电压电平，第二开关信号GSEL2<n+1>被去激活至第三电压VSS的电压电平。相应地，与第一区域RG<1>对应的行选择开关单元21和22的第二开关SW2接通，以将抑制电压提供给第一区域RG<1>中包括的字线WL1和WL2，与第二区域RG<2>对应的行选择开关单元23和24的第一开关SW1接通，以将个体驱动电压提供给第二区域RG<2>中包括的字线WL3和WL4。因此，设定写入电压、地电压或读取电压提供给第二区域RG<2>中的至少一条字线，抑制电压可以施加到其他字线。
如上所述，本实施例的行解码器150可以基于通过开关提供的电压的电压电平来调整控制开关的开关信号的电压电平。相应地，可以防止对每个开关施加过量的电压，因此可以提高存储装置100的耐久性。另外，可以降低存储装置100的功耗。
图9A和图9B是用于描述当对存储装置100执行设定写入操作时，根据发明构思的实施例的行解码器150的操作的图。图9A示出对第一区域RG<1>中包括的至少一个存储单元执行设定写入操作的情况，并且图9B示出对第二区域RG<2>中包括的至少一个存储单元执行设定写入操作的情况。在本实施例中，行选择开关单元21a至24a均包括至少两个NMOS晶体管，即，第一NMOS晶体管MN1和第二NMOS晶体管MN2。第一NMOS晶体管MN1连接到个体源极线SL0和SL1，而第二NMOS晶体管MN2连接到公共源极线SCL。与设置在包括选择的存储单元的区域中的每条字线对应的个体驱动电压(例如，设定写入电压或地电压)可以施加到个体源极线SL0和SL1。这里，可以经由电压驱动器提供设定写入电压或地电压(参见图8A)。
参照图9A，对存储单元MC_sel执行设定写入操作，其中，存储单元MC_sel是存储单元阵列110的第一区域RG<1>中包括的存储单元之一。相应地，必须选择第一字线WL1，因此，第一开关信号GSEL1<n>被激活至第一电压VPP1的电压电平，并且第二开关信号GSEL2<n>被去激活至第三电压VSS(例如，地电压)的电压电平。第一行选择开关单元21a和第二行选择开关单元22a的第一开关SW1被分别连接到第一源极线SL0和第二源极线SL1。设定写入电压VSET施加到第一源极线SL0，而地电压VSS作为抑制电压施加到第二源极线SL1。相应地，设定写入电压VSET施加到第一字线WL1，地电压VSS施加到第二字线WL2。另外，第一开关信号GSEL1<n+1>可以被去激活至第三电压的电压电平，第二开关信号GSEL2<n+1>可以被激活至第二电压VPP2的电压电平。第三行选择开关单元23a和第四行选择开关单元24a的第二开关SW2连接到公共源极线CSL，地电压VSS可以作为抑制电压施加到公共极源线CSL。相应地，地电压VSS可以施加到第三字线WL3和第四字线WL4。用于提供设定电流Iset的设定电流源SCS连接到与选择的存储单元MC_sel连接的位线BL1，使得设定电流Iset流过选择的存储单元MC_sel以执行设定写入操作。
此外，如图9A中所示，行选择开关单元21a至24a均包括至少两个晶体管MN1和MN2。为了正常地导通第一NMOS晶体管MN1和第二NMOS晶体管MN2，必须向第一NMOS晶体管MN1和第二NMOS晶体管MN2的各自的栅极端施加具有如下电压电平的电压，所述电压电平等于或大于施加到第一NMOS晶体管MN1和第二NMOS晶体管MN2的各自的电压电平与NMOS晶体管的阈值电压Vth的总和。相应地，第一电压VPP1的电压电平等于或大于设定写入电压的电压电平与NMOS晶体管的阈值电压Vth的电压电平的总和，第二电压VPP2的电压电平等于或大于地电压VSS的电压电平与NMOS晶体管的阈值电压Vth的电压电平的总和。在一个实施例中，第二电压VPP2的电压电平可以高于第一电压VPP1的电压电平。此外，第二电压VPP2的电压电平可以低于设定写入电压VSET。
参照图9B，对存储单元阵列110的第二区域RG<2>中包括的存储单元之中的一个存储单元MC_sel执行设定写入操作。相应地，必须选择第三字线WL3，因此，第一开关信号GSEL1<n+1>被激活至第一电压VPP1的电压电平，第二开关信号GSEL2<n+1>去激活至第三电压(例如，地电压VSS)的电压电平。第三行选择开关单元23a和第四行选择开关单元24a的第一开关SW1分别连接到第一源极线SL0和第二源极线SL1，设定写入电压VSET可以施加到第一源极线SL0，地电压VSS可以作为抑制电压施加到第二源极线SL1。相应地，设定写入电压VSET可以施加到第三字线WL3，地电压VSS可以施加到第四字线WL4。另外，第一开关信号GSEL1<n>可以被去激活至地电压VSS，并且第二开关信号GSEL2<n>被激活至第二电压VPP2的电压电平。第一行选择开关单元21a和第二行选择开关单元22a的第二开关SW2连接到公共源极线CSL，地电压VSS可以作为抑制电压施加到公共源极线CSL。因此，地电压VSS施加到第一字线WL1和第二字线WL2。提供设定电流ISET的设定电流源SCS连接到与选择的存储单元MC_sel连接的位线BL2。当设定电流ISET流过选择的存储单元MC_sel时，执行设定写入操作。
图10是用于描述当对存储装置100执行重置写入操作时，根据发明构思的实施例的行解码器150的操作的图。图10示出对第一区域RG<1>中包括的至少一个存储单元执行重置写入操作的情况。
由于要选择第一字线WL1，所以第一开关信号GSEL1<n>被激活至第一电压VPP1的电压电平，第二开关信号GSEL2<n>被去激活至第三电压(例如，地电压)。第一行选择开关单元21b和第二行选择开关单元22b的第一开关SW1分别连接到第一源极线SL0和第二源极线SL1。地电压VSS可以施加到第一源极线SL0，重置抑制电压VUX_RESET可以作为抑制电压施加到第二源极线SL1。重置抑制电压VUX_RESET的电压电平可以大于地电压VSS的电压电平并且可以小于重置电压VRESET的电压电平。地电压VSS可以施加到第一字线WL1，重置抑制电压VUX_RESET可以施加到第二字线WL2。另外，第一开关信号GSEL1<n+1>可以去激活至第三电压，第二开关信号GSEL2<n+1>可以被激活至第二电压VPP2的电压电平。第三行选择开关单元23b和第四行选择开关单元24b的第二开关SW2可以连接到公共源极线CSL，重置抑制电压VUX_RESET可以作为抑制电压施加到公共源极线CSL。相应地，重置抑制电压VUX_RESET可以施加到第三字线WL3和第四字线WL4。用于提供重置电流IRESET的重置电流源SCS连接到与选择的存储单元MC_sel连接的位线BL1。因此，当重置电流IRESET流过选择的存储单元MC_sel时，可以执行重置写入操作。
此外，为了正常地导通每个行选择开关单元21b至24b中包括的第一NMOS晶体管MN1和第二NMOS晶体管MN2，必须向第一NMOS晶体管MN1和第二NMOS晶体管MN2的栅极端施加具有如下电压电平的电压，所述电压电平等于或大于施加到各第一NMOS晶体管MN1和第二NMOS晶体管MN2的电压电平与NMOS晶体管的阈值电压Vth的总和。相应地，第一电压VPP1的电压电平等于或大于地电压VSS的电压电平与NMOS晶体管的阈值电压Vth的电压电平的总和，而第二电压VPP2的电压电平等于或大于重置抑制电压VUX_RESET与NMOS晶体管的阈值电压Vth的电压电平的总和。在一个实施例中，第一电压VPP1的电压电平可以低于第二电压VPP2的电压电平。此外，第一电压VPP1的电压电平可以低于重置抑制电压VUX_RESE的电压电平。
图11是用于描述对存储装置100执行读取操作的根据发明构思的实施例的行解码器150的操作的图。图11示出对第一区域RG<1>中包括的至少一个存储单元执行读取操作的情况。
参照图11，对存储单元阵列110的第一区域RG<1>中包括的存储单元之中的一个存储单元MC_sel执行读取操作。由于要选择第一字线WL1，所以第一开关信号GSEL1<n>被激活至第一电压VPP1的电压电平，第二开关信号GSEL2<n>去激活至第三电压(例如，地电压VSS)。第一行选择开关单元21c和第二行选择开关单元22c的第一开关SW1分别连接到第一源极线SL0和第二源极线SL1，读取电压VREAD可以施加到第一源极线SL0，地电压VSS可以作为抑制电压施加到第二源极线SL1。在另一个实施例中，抑制电压可以具有读取电压VREAD的电压电平与地电压VSS的电压电平之间的电压电平。读取电压VREAD施加到第一字线WL1，地电压VSS施加到第二字线WL2。此外，第一开关信号GSEL1<n+1>被去激活至第三电压，并且第二开关信号GSEL2<n+1>被激活至第二电压VPP2的电压电平。第三行选择开关单元23c和第四行选择开关单元24c的第二开关SW2连接到公共源极线CSL，地电压VSS可以作为抑制电压施加到公共源极线CSL。相应地，地电压VSS可以施加到第三字线WL3和第四字线WL4。用于提供读取电流IREAD的读取电流源RCS连接到与选择的存储单元MC_sel连接的位线BL1。读取电路122检测位线BL1的电压电平或流过位线BL1的电流量，并且基于检测的值感测数据，进而执行读取操作。
此外，如附图中所示，行选择开关单元21c至24c的每个包括至少两个NMOS晶体管MN1和MN2，即，第一NMOS晶体管MN1和第二NMOS晶体管MN2。此外，为了正常地导通第一NMOS晶体管MN1和第二NMOS晶体管MN2，将具有如下电压电平的电压施加到第一NMOS晶体管MN1和第二NMOS晶体管MN2的栅极端，所述电压电平等于或大于施加到各第一NMOS晶体管MN1和第二NMOS晶体管MN2的最大电压电平与NMOS晶体管的阈值电压Vth的总和。相应地，第一电压VPP1的电压电平等于或大于读取电压READ的电压电平与NMOS晶体管的阈值电压Vth的电压电平的总和，第二电压VPP2的电压电平等于或大于抑制电压(即，地电压VSS)的电压电平与NMOS晶体管的阈值电压Vth的电压电平的总和。根据本实施例，第一电压VPP1的电压电平可以大于第二电压VPP2的电压电平，第二电压VPP2的电压电平可以低于读取电压VREAD的电压电平。
图12和图13是示出根据发明构思的实施例的行选择开关单元的其他示例的电路图。
参照图12，行选择开关单元21d包括至少两个PMOS晶体管，即，第一PMOS晶体管MP1和第二PMOS晶体管MP2。第一PMOS晶体管MP1响应于第一开关信号GSEL1<n>而操作，第二PMOS晶体管MP2响应于第二开关信号GSEL2<n>而操作。激活状态下的第一开关信号GSEL1<n>和第二开关信号GSEL2<n>的电压电平，可以基于施加到第一PMOS晶体管MP1和第二PMOS晶体管MP2的电压VWLn和VCOM的电压电平而确定，并且可以彼此不同。
参照图13，行选择开关单元21f包括至少两个NMOS晶体管(即，第一NMOS晶体管MN1和第二NMOS晶体管MN2)和至少一个PMOS晶体管MP1。当比较图13的行选择开关单元21f与图9A的行选择开关单元21a至24a时，图13的行选择开关单元21f还包括PMOS晶体管MP1。第一NMOS晶体管MN1和第二NMOS晶体管MN2并联连接以作为传输栅极工作。第一开关信号GSEL1<n>施加到第一NMOS晶体管MN1，并且第三开关信号GSEL1B<n>施加到第一PMOS晶体管MP1。这里，第三开关信号GSEL1B<n>可以是第一开关信号GSEL1<n>的反向信号，即，电压电平与第一开关信号GSEL1<n>相同而相位与第一开关信号GSEL1<n>相反的信号。
图13的行选择开关单元21f的其他结构和操作与图9A的行选择开关单元21a至24a的结构和操作相同，因此，这里省略其详细的描述。
图14是根据发明构思的实施例的行解码块10的电路图。
参照图14，行解码块10包括逻辑门11、第一开关信号生成电路12和第二开关信号生成电路13。
逻辑门11基于行地址X_ADDR输出逻辑信号，例如，逻辑高信号或逻辑低信号。
第一开关信号生成电路12基于第一电压VPP1和第三电压(例如，地电压VSS)而操作，并且将从逻辑门11输出的逻辑信号转换为第一开关信号GSEL1<n>(模拟信号)。第一开关信号生成电路12包括第一电平移位器LS1和第一逆变器IV1。第一电平移位器LS1将逻辑信号的电压电平移位至第一电压VPP1或地电压VSS的电压电平。第一逆变器IV1是包括NMOS晶体管和PMOS晶体管的CMOS逆变器，并且基于来自第一电平移位器LS1的输出信号来生成第一开关信号GSEL1<n>。第一电压VPP1或地电压VSS可以输出为第一开关信号GSEL1<n>。
第二开关信号生成单元13基于第二电压VPP2和第三电压(例如，地电压VSS)而操作，并且将从逻辑门11输出的逻辑信号转换为第二开关信号GSEL2<n>(模拟信号)。第二开关信号生成电路13包括第二电平移位器LS2、第二逆变器IV2以及第三逆变器IV3。例如，第二逆变器IV2可以输出反向的逻辑信号。第二电平移位器LS2将反向的逻辑信号的电压电平移位至第二电压VPP2或地电压VSS的电压电平。第三逆变器IV3是CMOS逆变器，并且基于来自第二电平移位器LS2的输出信号来生成第二开关信号GSEL2<n>。第二电压VPP2或地电压VSS可以输出为第二开关信号GSEL2<n>。
在图14中，为了便于说明，示出生成一对第一开关信号GSEL1<n>和第二开关信号GSEL2<n>的电路，但发明构思的其他实施例不限于此。行解码块10(参见图8A)可以生成多个第一开关信号和第二开关信号。行解码块10可以包括如图14中所示的多个电路，并且可以生成多个第一开关信号和第二开关信号。
图15是根据发明构思的实施例的电压选择器141a的示例的电路图。
参照图15，电压选择器141a可以包括输出第一电压VPP1的第一电压选择电路41和输出第二电压VPP2的第二电压选择电路42。
第一电压选择电路41基于模式选择信号SEL_SET、SEL_RESET和SEL_READ根据存储装置(图2的100)的操作模式而输出第一电压VPP1。第一电压选择电路41可以包括分别响应于模式选择信号SEL_SET、SEL_RESET和SEL_READ而操作的多个开关。根据一个实施例，例如，开关可以包括如图15中所示的MOS晶体管。在图15中，将开关描述为PMOS晶体管，但是不限于此。例如，开关可以是NMOS晶体管或传输栅极。
例如，第一电压选择电路41中的诸如第一PMOS晶体管MP1至第三PMOS晶体管MP3的开关被配置为响应于各自的模式选择信号而将第一设定电压VPP1_set、第一重置电压VPP1_reset或第一读取电压VPP1_read输出为第一电压VPP1。例如，当存储装置100执行设定写入操作时，PMOS晶体管MP1响应于设定选择信号SEL_SET而导通并且将第一设定电压VPP1_set输出为第一电压VPP1。
第二电压选择电路42基于模式选择信号SEL_SET、SEL_RESET和SEL_READ根据存储装置100的操作模式而输出第二电压VPP2。第二电压选择电路42的结构和操作与第一电压选择电路41的操作和结构相同。
例如，第二电压选择电路42中的诸如第四PMOS晶体管MP4至第六PMOS晶体管MP6的开关响应于相应的模式选择信号而将第二设定电压VPP2_set、第二重置电压VPP2_reset或第二读取电压VPP2_read输出为第二电压VPP2。例如，当存储装置100执行设定写入操作时，第四PMOS晶体管MP4响应于设定选择信号SEL_SET而导通并且将第二设定电压VPP2_set输出为第二电压VPP2。
相应地，第一电压VPP1和第二电压VPP2的电压电平可以根据存储装置100的操作模式而变化。
图16是根据发明构思的实施例的电压生成器140a的框图。参照图16，电压生成器140a包括电荷泵50和电压选择器60。电荷泵50可以基于对其施加的电源电压(未示出)而生成第一高电压VPP1_PRE和第二高电压VPP2_PRE。这里，第一高电压VPP1_PRE的电压电平可以高于第二高电压VPP2_PRE的电压电平。在发明构思的一个实施例中，施加到电荷泵50的电源电压可以是模拟电源电压VCC。
电压选择器60接收第一高电压VPP1_PRE、第二高电压VPP2_PRE和逻辑电源电压VINT。电压选择器60也接收模拟电源电压VCC。模拟电源电压VCC的电压电平可以高于逻辑电源电压VINT的电压电平，第二高电压VPP2_PRE的电压电平可以高于模拟电源电压VCC的电压电平。
电压选择器60基于模拟选择信号SEL_SET、SEL_RESET和SEL_READ而选择并输出接收到的电压中的一个电压作为第一电压VPP1，并且选择并输出接收到的电压中的另一个电压作为第二电压VPP2。如此，第一电压VPP1和第二电压VPP2的电压电平可以根据存储装置的操作模式而变化。
在本实施例中，提供电荷泵50以生成高电压，但是发明构思的其他实施例不限于此。可以利用生成高电压的另一个电路来代替电荷泵50。例如，可以使用另一个升压电路，该升压电路基于电源电压而生成电压电平比电源电压的电压电平高的电压。
图17A是示出图16的电荷泵50的示例的电路图，图17B是根据发明构思的实施例的施加到电荷泵50的泵浦信号(pumpingsignal)的波形图。
参照图17A，电荷泵50包括基于模拟电源电压VCC生成第二高电压VPP2_PRE的第一激励电路51以及基于第二高电压VPP2_PRE生成第一高电压VPP1_PRE的第二激励电路52。第一激励电路51可以基于模拟电源电压VCC和施加到第一电容器C1和第二电容器C2的泵浦信号φ1和φ2来生成第二高电压VPP2_PRE。第二高电压VPP2_PRE的电压电平可以根据第一泵浦信号φ1和第二泵浦信号φ2的电压电平而变化。此外，如图17B中所示，当泵浦信号φ1、φ2、φ3和φ4的高电平电压是模拟电源电压VCC时，可以生成电压电平是模拟电源电压VCC的电压电平的三倍的第二高电压VPP2_PRE。
第二激励电路52可以基于第二高电压VPP2_PRE和施加到第四电容器C4和第五电容器C5的第三泵浦信号φ3和第四泵浦信号φ4来生成第一高电压VPP1_PRE。第一高电压VPP1_PRE的电压电平可以根据第三泵浦信号φ3和第四泵浦信号φ4的电压电平以及第二高电压VPP2_PRE的电压电平而变化。此外，如图17B中所示，当泵浦信号φ1、φ2、φ3和φ4的高电平电压是模拟电源电压VCC时，可以生成电压电平是模拟电源电压VCC的电压电平的五倍的第一高电压VPP1_PRE。
以上，参照图17A和图17B描述了电压生成单元140a中包括的电荷泵50。然而，电荷泵50不限于图17A中所示的电路结构，而可以具有各种电路结构。另外，可以根据第一高电压VPP1_PRE和第二高电压VPP2_PRE的目标电压而不同地改变电荷泵50的电路结构。
图18是根据发明构思的实施例的图16的电压选择器60的示例的电路图。
图18的电压选择器60的结构和操作与图15的电压选择器141a的结构和操作类似。参照图18，施加由电荷泵50生成的第一高电压VPP1_PRE作为第一设定电压VPP1_set，施加逻辑电源电压VINT作为第一重置电压VPP1_reset、第二设定电压VPP2_set或第二读取电压VPP2_read。另外，可以施加模拟电源电压VCC、第一高电压VPP1_PRE和第二高电压VPP2_PRE之一作为第一读取电压VPP1_read。另外，可以施加第二高电压VPP2_PRE作为第二重置电压VPP2_reset。
可以基于模式选择信号SEL_SET、SEL_RESET和SEL_READ，根据存储装置(图2的100)的操作模式，选择第一电压选择电路61和第二电压选择电路62，分别用于输出第一电压VPP1和第二电压VPP2。
图19是示出根据发明构思的实施例的电压生成器140b的另一个示例的框图。参照图19，电压生成器140b包括电荷泵50、电压选择器60和电压调整器70。电荷泵50和电压选择器60的结构和操作与参照图16至图18描述的电荷泵50和压选择器60的结构和操作相同，因此，这里省略其详细的描述。
电压调整器70调整第一高电压VPP1_PRE和第二高电压VPP2_PRE的电压电平。电压调整器70确定从电荷泵50输出的第一高电压VPP1_PRE和第二高电压VPP2_PRE是否具有目标电压电平，并基于确定的结果输出用于控制电荷泵50的操作的第一控制信号CON1和第二控制信号CON2。例如，当第一高电压VPP1_PRE的电压电平高于目标电压电平时，可以输出用于阻止电荷泵50的第二泵浦电路(图17A的52)的操作的第一控制信号CON1。另外，当第二高电压VPP2_PRE的电压电平高于目标电压电平时，可以输出用于阻止第一泵浦电路(图17A的51)的操作的第二控制信号CON2。如此，可以调整第一高电压VPP1_PRE和第二高电压VPP2_PRE的电压电平。
图20是示出根据发明构思的实施例的图19的电压调整器70的示例的电路图。
参照图20，电压调整器70包括第一调整电路71和第二调整电路72。第一调整电路71感测第一高电压VPP1_PRE的电压电平以生成第一控制信号CON1，第二调整电路72感测第二高电压VPP2_PRE的电压电平以生成第二控制信号CON2。
第一调整电路71使用第一电阻器R1和第二电阻器R2来分配第一高电压VPP1_PRE，并且将分配的电压与第一基准电压VREF_VPP1(例如，目标电压)进行比较以生成第一控制信号CON1。例如，当第一高电压VPP1_PRE高于目标电压时，第一比较器CMP1生成具有低电平的第一控制信号CON1，当第一高电压VPP1_PRE低于目标电压时，第一比较器CMP1生成具有高电平的第一控制信号CON1。
在发明构思的实施例中，第一电阻器R1可以是可变电阻器，第一电阻器R1的电阻值可根据存储装置(图1的100)的操作模式而变化。例如，可以将第一电阻器R1的电阻值设定为存储装置100是执行设定写入操作、重置写入操作还是读取操作的预定值。相应地，第一高电压VPP1_PRE的电压电平可以根据存储装置100的操作模式而变化。
在发明构思的另一个实施例中，第一基准电压VREF_VPP1的电压电平可以根据存储装置100的操作模式而变化。相应地，第一高电压VPP1_PRE的电压电平可以根据存储装置100的操作模式而变化。
第二调整电路72使用第三电阻器R3和第四电阻器R4来分配第二高电压VPP2_PRE，并且将分配的电压与第二基准电压VREF_VPP2进行比较以生成第二控制信号CON2。第二调整电路72的结构和操作与第一调整电路71的结构和操作类似，因此，这里省略其详细描述。
在发明构思的实施例中，第三电阻器R3可以是可变电阻器，第三电阻器R3的电阻值可根据存储装置100的操作模式而变化。例如，可以将第三电阻器R3的电阻值设定为存储装置100是执行设定写入操作、重置写入操作还是读取操作的预定值。相应地，第二高电压VPP2_PRE的电压电平可以根据存储装置100的操作模式而变化。
在发明构思的另一个实施例中，第二基准电压VREF_VPP2的电压电平可以根据存储装置100的操作模式而变化。相应地，第二高电压VPP2_PRE的电压电平可以根据存储装置100的操作模式而变化。
图21是示出根据发明构思的实施例的行解码器RDEC和列解码器CDEC的区块(tile)和布置的结构的图。
存储单元阵列110a可以包括多个区块Tile1至Tile4。区块是用于将存储单元阵列110a的单元区域分类的单元，每个单元区域包括与字线和位线连接的多个存储单元。此外，字线可以连接到一个行解码器RDEC(或行选择块)，位线可以连接到一个列解码器CDEC(或列选择块)，上述单元区域可以定义为区块。可以按区块为单位来执行对存储单元的设定写入操作、重置写入操作和读取操作。例如，对第一区块Tile1执行设定写入操作，并同时对第二区块Tile2执行重置写入操作。
区块Tile1至Tile4均可以包括在水平方向上二维布置的存储单元。在另一个实施例中，区块Tile1至Tile4均可以包括在竖直方向上三维布置的存储单元。与每个区块连接的行解码器RDEC和列解码器CDEC可以包括根据图8A至图14中所示的发明构思的实施例的行解码器150、150a、150b或150c的至少一部分。
图22是根据发明构思的实施例的操作存储装置的方法的流程图。
参照图22，根据本实施例的操作存储装置的方法包括：将偏置电压施加到存储单元阵列中包括的存储单元，以用于执行写入操作或读取操作。以上参照图1至图21提供的描述可以应用于根据本示例性实施例的操作存储装置的方法。
根据操作存储装置的方法，确定存储装置的操作模式(S110)。例如，基于从存储控制器(例如，图1的存储控制器200)发送的命令CMD可以确定要对存储单元阵列执行设定写入操作、重置写入操作还是读取操作。
基于确定的操作模式生成第一电压和第二电压(S120)。这里，第一电压和第二电压可以是激活状态下的两个开关信号的电压，其中，所述两个开关信号在激活状态下被施加到解码选择块(例如，行解码选择块(图8A的行开关块20))中包括的开关SW1和SW2。第一电压和第二电压的电压电平可以彼此不同。根据存储装置的操作模式，第一电压的电压电平可以高于或低于第二电压的电压电平。另外，根据存储装置的操作模式，第一电压的电压电平和第二电压的电压电平中的至少一者可以是可变的。
将第一电压施加到与包括所选择的第一信号线的多条第一信号线连接的多个开关单元(S130)。在一个实施例中，第一信号线可以是与存储单元连接的字线。每个开关单元可以包括第一开关和第二开关，第一电压可以施加到第一开关。在一个实施例中，第一开关和第二开关可以是相同导电型的MOS晶体管。第一电压可以施加到第一开关，即，第一MOS晶体管的栅极端，以导通第一MOS晶体管。与所选择的第一信号线连接的第一MOS晶体管可以将例如设定写入电压、读取电压或地电压的选择电压施加至所选择的第一信号线。与未选择的第一信号线连接的第一MOS晶体管可以将抑制电压施加到未选择的第一信号线。
将第二电压施加到与其他多条第一信号线连接的多个开关单元(S140)。第二电压施加到第二开关(即，第二MOS晶体管的栅极端)以导通第二MOS晶体管。其他的多条第一信号线是未选择的第一信号线。第二MOS晶体管可以将抑制电压施加到未选择的第一信号线。
对与所选择的第一信号线连接的存储单元执行写入操作或读取操作(S150)。
图23是根据发明构思的另一个实施例的操作存储装置的方法的流程图。
根据本实施例的操作存储装置的方法包括：将偏置电压施加到存储单元阵列中包括的被选择的存储单元，以用于执行写入操作或读取操作。以上参照图1至图21提供的描述可以应用于根据本示例性实施例的操作存储装置的方法。
参照图23，将第一电压施加到与第一信号线连接的至少两个第一导电型晶体管开关中的一个(S210)。第一电压是用于使第一导电型晶体管导通的电压，当施加有第一电压的第一导电型晶体管导通时，选择电压可以施加到第一信号线。相应地，选择电压施加到存储单元阵列中布置的多条第一信号线之中的至少一条第一信号线(即，上述第一信号线)，就可以选择该第一信号线，然后可以对与该第一信号线连接的至少一个存储单元执行写入操作或读取操作。至少两个第一导电型晶体管开关可以包括NMOS晶体管。
将第二电压施加到与第一信号线连接的所述至少两个第一导电型晶体管开关中的另一个第一导电型晶体管开关(S220)。第二电压是用于使其他第一导电型晶体管导通的电压，抑制电压可以施加到第一信号线。不对与上述第一信号线连接的存储单元执行写入操作或读取操作，而将抑制电压施加到存储单元以防止过量的泄漏电流的生成。这里，第一电压和第二电压的电压电平彼此不同，第一电压的电压电平基于选择电压的电压电平来确定，第二电压的电压电平可以基于抑制电压的电压电平来确定。
在一个实施例中，第一电压和第二电压中的至少一个电压的电压电平可以根据存储装置的操作模式而变化。
在一个实施例中，当存储装置执行设定写入操作或读取操作时，第一电压的电压电平可以高于第二电压的电压电平。
在另一个实施例中，当存储装置执行重置写入操作时，第二电压的电压电平可以高于第一电压的电压电平。
图24是根据发明构思的示例性实施例的包括电阻式存储装置的存储系统2的框图。
参照图24，存储系统2包括存储装置300和存储控制器400。存储装置300包括存储单元阵列310、写入/读取电路320、控制逻辑330和电压生成器340。存储控制器400包括电压控制器410。
电压控制器410确定用于执行存储装置300的操作(例如，设定写入操作、重置写入操作或读取操作)所必需的电压的电压电平以及生成所述电压的时序，并且可以基于上述确定结果将用于控制电压生成器340的信号作为控制信号CTRL提供给存储装置300。例如，电压控制器410可以基于存储装置300的操作模式来确定用于控制存储装置300中包括的开关的开关信号的电压电平以及根据存储装置300的操作模式施加到存储单元阵列310的驱动电压(或偏置电压)的电压电平，并且可以控制电压生成器340以生成用于生成开关信号的电压。
图25是根据发明构思的实施例的对其应用存储系统的存储卡系统1000的框图。
参照图25，存储卡系统1000包括主机1100和存储卡1200。主机1100包括主机控制器1110和主机连接器1120。存储卡1200包括卡连接器1210、卡控制器1220和存储装置1230。这里，存储卡1200可以根据图1至图24中示出的各种示例性实施例来实现。
主机1100可以将数据写入到存储卡1200或可以读取存储卡1200中存储的数据。主机控制器1110可以经由主机连接器1120将命令CMD、由主机1100中的时钟生成器生成的时钟信号CLK以及数据DATA发送至存储卡1200。
响应于经由卡连接器1210接收的命令CMD，卡控制器1220可以与由卡控制器1220中的时钟生成器(未示出)生成的时钟信号同步地将数据DATA存储在存储装置1230中。存储装置1230可以存储从主机1100发送的数据DATA。
存储卡1200可实现为紧凑型闪存卡(CFC)、微驱动(microdrive)、智能媒体卡(SMC)、多媒体卡(MMC)、安全数字卡(SDC)、记忆棒或USB闪存驱动。
图26示出根据发明构思的示例性实施例的电阻式存储模块2000。参照图26，电阻式存储模块2000包括：存储装置2210至2240；以及控制芯片2100。存储装置2210至2240均可以根据图1至图23中所示的各种示例性实施例来实现。
响应于通过外部存储控制器发送的各种信号，控制芯片2100可以控制存储装置2210至2240。例如，根据从外部源发送的各种命令和地址，控制芯片2100可以激活与各种命令和地址对应的存储装置2210至2240，因此可以控制写入和读取操作。另外，控制芯片2100可以对从存储装置2210至2240中的每个输出的读取数据执行各种后处理操作，例如，控制芯片2100可以对读取数据执行误差检测和校正操作。另外，控制芯片2100可以控制存储装置2210至2240以调整通过存储装置2210至2240中的每个生成的抑制电压的数量或抑制电压之间的电压差。
图27是根据发明构思的示例性实施例的包括对其应用存储系统的固态硬盘(SSD)系统3000的框图。
参照图27，SSD系统3000包括主机3100和SSD3200。SSD3200经由信号连接器与主机3100交换信号，并且可以接收从电源连接器输入的电力。SSD3200包括SSD控制器3210、辅助电源3220以及多个非易失性存储装置(NVM)3230、3240和3250。这里，SSD3200可以根据图1至图22的各种示例性实施例而实现。
图28是根据发明构思的示例性实施例的包括存储系统的计算系统4000的框图。
参照图28，计算系统4000包括存储系统4100、处理器4200、RAM4300、输入/输出(I/O)装置4400和电源装置4500。存储系统4100包括存储装置4110和存储控制器4120。尽管图28中未示出，但是计算系统4000还可以包括能够与视频卡、声卡、存储卡或USB装置通信的端口或其他电子装置。计算系统4000可以被实现为PC，或者诸如笔记本电脑、移动电话、个人数字助理(PDA)或照相机的便携式电子装置。
处理器4200可以执行具体的计算或任务。在一个或多个示例性实施例中，处理器4200可以是微处理器或中央处理单元(CPU)。处理器4200可以经由诸如地址总线、控制总线或数据总线的总线4600与RAM4300、I/O装置4400和存储装置4100执行通信。这里，存储系统4100可以根据图1至图22中所示的示例性实施例来实现。
在一个或多个示例性实施例中，处理器4200也可以连接到诸如外围组件互连(PCI)总线的扩展总线。
RAM4300可以存储用于计算系统4000的操作的数据。如上所述，根据发明构思的一个或多个示例性实施例的存储装置可应用于RAM4300。可选择地，DRAM、移动DRAM、SRAM、PRAM、FRAM或MRAM可以用作RAM4300。
I/O装置4400可以包括诸如键盘、小键盘或鼠标的输入单元以及诸如打印机或显示器的输出单元。电源装置4500可以供给用于计算系统4000的操作的操作电压。
虽然已经参照示例性实施例具体示出且描述了发明构思，但是本领域技术人员将清楚的是，在不脱离发明构思的精神和范围的情况下可以进行各种改变和变型。因此，应当理解，上述实施例不是限制性的，而是例示性的。

Claims (25)

1.一种存储装置，所述存储装置包括：
存储单元阵列，包括分别布置在多条第一信号线与多条第二信号线交叉的区域中的多个存储单元；以及
解码器，包括分别与所述多条第一信号线连接的多个行选择开关单元，
其中，所述多个行选择开关单元中的每个选择性地响应于第一开关信号和第二开关信号而将偏置电压施加到与所述多个行选择开关单元中的每个对应的第一信号线，其中，第一开关信号和第二开关信号的电压电平在激活状态下彼此不同。
2.根据权利要求1所述的存储装置，其中，所述多个行选择开关单元中的每个包括响应于第一开关信号而操作的第一开关和响应于第二开关信号而操作的第二开关。
3.根据权利要求2所述的存储装置，其中，第一开关和第二开关是第一导电型晶体管。
4.根据权利要求2所述的存储装置，其中，第一开关和第二开关中的每个包括n型金属氧化物半导体晶体管。
5.根据权利要求2所述的存储装置，其中，第一开关连接到将偏置电压提供给所述第一信号线的个体源极线，第二开关连接到将抑制电压共同地提供给所述多条第一信号线的公共源极线。
6.根据权利要求2所述的存储装置，其中，第一开关信号在第一电压和第三电压之间转变，第二开关信号在第二电压和第三电压之间转变。
7.根据权利要求2所述的存储装置，其中，第一开关在第一开关信号的电压电平是第一电压时接通，第二开关在第二开关信号的电压电平是第二电压时接通。
8.根据权利要求7所述的存储装置，其中，第一电压和第二电压中的至少一个电压的电压电平根据存储装置的操作模式而变化。
9.根据权利要求6所述的存储装置，其中，当存储装置执行设定写入操作或读取操作时，第一电压的电压电平高于第二电压的电压电平，当存储装置执行重置写入操作时，第一电压的电压电平低于第二电压的电压电平。
10.根据权利要求6所述的存储装置，其中，第三电压是地电压。
11.根据权利要求6所述的存储装置，其中，当存储装置执行设定写入操作或读取操作时，第一电压的电压电平等于或大于设定写入电压或读取电压的电压电平与第一开关的阈值电压电平之和，第二电压的电压电平大于第二开关的阈值电压电平，其中，所述设定写入电压或读取电压作为偏置电压被提供给所述多条第一信号线之中的被选择的第一信号线。
12.根据权利要求6所述的存储装置，其中，当存储装置执行设定写入操作或读取操作时，第一电压的电压电平大于第一开关的阈值电压电平，第二电压的电压电平大于第二开关的阈值电压电平和作为偏置电压被提供给所述多条信号线之中的未选择的第一信号线的抑制电压的电压电平。
13.根据权利要求1所述的存储装置，所述存储装置还包括：
解码块，接收第一电压和第二电压，并且基于地址生成具有第一电压的第一开关信号或具有第二电压的第二开关信号；以及
电压驱动单元，用于将偏置电压提供给所述多个行选择开关单元中的每个。
14.根据权利要求13所述的存储装置，其中，解码块生成多个第一开关信号和多个第二开关信号，第一开关信号对应于通过使用第一电压而被选择的第一信号线，第二开关信号对应于通过使用第二电压而未被选择的第一信号线。
15.根据权利要求13所述的存储装置，所述存储装置还包括：
电压生成器，生成第一电压和第二电压，并且根据存储装置的操作模式而改变第一电压和第二电压中的至少一者。
16.根据权利要求15所述的存储装置，其中，电压生成器包括：
电压选择器，用于根据存储装置的操作模式，从由外面施加的至少一个电源电压和存储装置中生成的至少一个内部电压之中，选择第一电压或第二电压；以及
电荷泵，用于生成所述至少一个内部电压。
17.一种存储装置，所述存储装置包括：
存储单元阵列，包括第一区域和第二区域，第一区域包括至少一个被选择的存储单元，第二区域包括未选择的存储单元；以及
开关块，响应于第一电压的第一开关信号将选择电压或抑制电压施加到第一区域中的第一信号线，并且响应于第二电压的第二开关信号将抑制电压施加到第二区域中的第一信号线。
18.根据权利要求17所述的存储装置，其中，所述开关块包括多个开关单元，所述多个开关单元中的每个包括同一导电类型的第一金属氧化物半导体晶体管和第二金属氧化物半导体晶体管，并且所述多个开关单元分别连接到第一区域和第二区域中的第一信号线。
19.根据权利要求18所述的存储装置，其中，第一金属氧化物半导体晶体管在第一开关信号的电压电平是第一电压时导通，第二金属氧化物半导体晶体管在第二开关信号的电压电平是第二电压时导通。
20.根据权利要求19所述的存储装置，其中，第一电压和第二电压中的至少一个电压根据存储装置的操作模式而变化。
21.一种操作存储装置的方法，所述存储装置包括分别布置在多条第一信号线与多条第二信号线彼此交叉的区域中的多个存储单元，并且所述多条第一信号线中的每条连接到用于提供偏置电压的至少两个第一导电型晶体管开关，所述方法包括：
将第一电压施加到与至少一条第一信号线连接的所述至少两个第一导电型晶体管开关中的一个，从而将选择电压施加到所述多条第一信号线之中的所述至少一条第一信号线；以及
将具有与第一电压的电压电平不同的电压电平的第二电压施加到所述至少两个第一导电型晶体管开关中的另一个，从而将抑制电压提供给所述至少一条第一信号线。
22.根据权利要求21所述的方法，其中，第一电压的电压电平和第二电压的电压电平根据存储装置的操作模式而变化。
23.根据权利要求21所述的方法，其中，当存储装置执行设定写入操作或读取操作时，第一电压的电压电平高于第二电压的电压电平。
24.根据权利要求21所述的方法，其中，当存储装置执行重置写入操作时，第一电压的电压电平低于第二电压的电压电平。
25.根据权利要求21所述的方法，其中，所述至少两个第一导电型晶体管包括第一NMOS晶体管和第二NMOS晶体管，第一NMOS晶体管响应于第一电压而导通，第二NMOS晶体管响应于第二电压而导通。
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