CN110088837B - 存储装置和控制方法 - Google Patents

Abstract

根据本发明的存储装置提供有：多条第一布线，包括多条第一选择线和多条第二选择线，并且在第一方向上延伸；多条第二布线，包括多条第三选择线和多条第四选择线，并且在第二方向上延伸；第一存储部，具有多个第一存储器单元；第一选择线驱动部，将第一和第二选择电压中的第一电压施加到第一选择线中的一个或多个，并将第二电压施加到第二选择线中的一个或多个，该第二电压是第一和第二选择电压中的与第一电压不同的电压；以及第二选择线驱动部，将第一和第二选择电压中的第三电压施加到第三选择线中的一个或多个，并将第四电压施加到第四选择线中的一个或多个，该第四电压是第一和第二选择电压中的与第三电压不同的电压。

Description

存储装置和控制方法

技术领域

本公开涉及存储数据的存储装置和控制这种存储装置的方法。

背景技术

近年来，例如，已经将重点放在使用电阻随机访问存储器的非易失性存储器装置上，该电阻随机访问存储器允许比闪速存储器更快地执行数据访问。例如，PTL1公开了一种存储装置，其同时将相同数据写入多个存储器单元。

引用清单

专利文献

PTL1：日本未审查专利申请公开No.2006-323924。

发明内容

同时，在存储装置中，例如，期望数据写入操作和数据读取操作的高可靠性，并且期望进一步改善可靠性。

期望提供一种能够增加可靠性的存储装置和控制方法。

根据本公开的实施例的存储装置包括第一存储部分、第一选择线驱动器和第二选择线驱动器。第一存储部分包括多条第一布线、多条第二布线以及多个第一存储器单元，多条第一布线在第一方向上延伸并包括多条第一选择线和多条第二选择线，多条第二布线在与第一方向交叉的第二方向上延伸并包括多条第三选择线和多条第四选择线，并且每个第一存储器单元插在多条第一布线中的任一条和多条第二布线中的任一条之间。第一选择线驱动器将第一电压施加到多条第一选择线中的一条或多条选择线，该第一电压是第一选择电压和第二选择电压中的一个，并且将第二电压施加到多条第二选择线中的一条或多条选择线，该第二电压是第一选择电压和第二选择电压中的一个且与第一电压不同。第二选择线驱动器将第三电压施加到多条第三选择线中的一条或多条选择线，该第三电压是第一选择电压和第二选择电压中的一个，并且将第四电压施加到多条第四选择线中的一条或多条选择线，该第四电压是第一选择电压和第二选择电压中的一个且与第三电压不同。

根据本公开的实施例的控制方法包括：对于第一存储部分，其中所述第一存储部分包括多条第一布线、多条第二布线和多个第一存储器单元，多条第一布线在第一方向上延伸并包括多条第一选择线和多条第二选择线，多条第二布线在与第一方向交叉的第二方向上延伸并包括多条第三选择线和多条第四选择线，并且多个第一存储器单元分别插在多条第一布线中的任一条与多条第二布线中的任一条之间，将第一电压施加到多条第一选择线中的一条或多条选择线，而将第二电压施加到多条第二选择线中的一条或多条选择线，第一电压是第一选择电压和第二选择电压中的一个，并且第二电压是第一选择电压和选择电压中的一个且与第一电压不同；以及将第三电压施加到多条第三选择线中的一条或多条选择线，而将第四电压施加到多条第四选择线中的一条或多条选择线，该第三电压是第一选择电压和第二选择电压中的一个，并且第四电压是第一选择电压和第二选择电压中的一个且与第三电压不同。

在根据本公开的实施例的存储装置和控制方法中，第一电压被施加到第一存储部分中的多条第一选择线中的一条或多条选择线，并且第二电压被施加到多条第二选择线中的一条或多条选择线。另外，第三电压被施加到多条第三选择线中的一条或多条选择线，并且第四电压被施加到多条第四选择线中的一条或多条选择线。第一电压被设置为第一选择电压和第二选择电压中的一个电压，并且第二电压被设置为第一选择电压和第二选择电压中的不同于第一电压的电压。同样地，第三电压被设置为第一选择电压和第二选择电压中的一个电压，并且第四电压被设置为第一选择电压和第二选择电压中的不同于第三电压的电压。

根据本公开的实施例中的存储装置和控制方法，第一电压被施加到多条第一选择线中的一条或多条选择线，而不同于第一电压的第二电压被施加到多条第二选择线中的一条或多条选择线，并且第三电压被施加到多条第三选择线中的一条或多条选择线，而不同于第三电压的第四电压被施加到多条第四选择线中的一条或多条选择线，从而可以增加可靠性。应注意，这里描述的效果不一定是限制性的，并且可以具有本公开中描述的任何效果。

附图说明

图1是示出根据本公开的实施例的存储装置的构造示例的框图。

图2是示出根据第一实施例的存储器阵列部的构造示例的构造图。

图3是示出图2中所示的存储器阵列的构造示例的透视图。

图4是示出图2中所示的存储器单元的构造示例的电路图。

图5是示出图4中所示的存储元件的特性示例的特性图。

图6是示出图2中所示的行选择线驱动器的构造示例的电路图。

图7是示出图2中所示的列选择线驱动器的构造示例的电路图。

图8描述了图2中所示的存储器阵列部中的设置操作的示例。

图9A描述了图6中所示的行选择线驱动器中的设置操作的示例。

图9B描述了图7中所示的列选择线驱动器中的设置操作的示例。

图10描述了图2中所示的存储器阵列部中的重置操作的示例。

图11A描述了图6中所示的行选择线驱动器中的重置操作的示例。

图11B描述了图7中所示的列选择线驱动器中的重置操作的示例。

图12描述了图2中所示的存储器阵列部中的感测操作的示例。

图13A描述了图6中所示的行选择线驱动器中的感测操作的示例。

图13B描述了图7中所示的列选择线驱动器中的感测操作的示例。

图14是示出根据比较示例的行选择线驱动器的构造示例的电路图。

图15是示出根据比较示例的列选择线驱动器的构造示例的电路图。

图16描述了根据比较示例的存储器阵列部中的设置操作的示例。

图17描述了图2中所示的存储器阵列部中的设置操作的另一个操作示例。

图18A描述了图6中所示的行选择线驱动器中的设置操作的另一个操作示例。

图18B描述了图7中所示的列选择线驱动器中的设置操作的另一个操作示例。

图19描述了图2中所示的存储器阵列部中的设置操作的另一个操作示例。

图20A描述了图6中所示的行选择线驱动器中的设置操作的另一个操作示例。

图20B描述了图7中所示的列选择线驱动器中的设置操作的另一个操作示例。

图21描述了根据比较示例的存储器阵列部中的设置操作的另一个操作示例。

图22是示出根据修改示例的行选择线驱动器的构造示例的电路图。

图23是示出根据修改示例的列选择线驱动器的构造示例的电路图。

图24是示出根据另一个修改示例的行选择线驱动器的构造示例的电路图。

图25是示出根据另一个修改示例的列选择线驱动器的构造示例的电路图。

图26A描述了图24中所示的行选择线驱动器中的设置操作的示例。

图26B描述了图25中所示的列选择线驱动器中的设置操作的示例。

图27是示出根据另一个修改示例的行选择线驱动器的构造示例的电路图。

图28描述了其中形成了图27中所示的驱动器的区域。

图29是示出根据另一个修改示例的存储装置的构造示例的构造图。

图30是示出根据另一个修改示例的存储器阵列部的构造示例的构造图。

图31A是示出图30中所示的行选择线驱动器中的解码器的构造示例的电路图。

图31B是示出图30中所示的行选择线驱动器中的另一个解码器的构造示例的电路图。

图32描述了图31A中所示的解码器的操作示例。

图33是示出根据另一个比较示例的解码器的构造示例的电路图。

图34是示出根据另一个修改示例的行选择线驱动器的构造示例的电路图。

图35描述了根据另一个修改示例的存储器阵列部中的设置操作的示例。

图36描述了图34中所示的行选择线驱动器中的设置操作的示例。

图37描述了根据另一个修改示例的存储器阵列部中的设置操作的另一个操作示例。

图38描述了图34中所示的行选择线驱动器中的设置操作的示例。

图39是示出根据另一个修改示例的列选择线驱动器的构造示例的电路图。

图40描述了根据另一个修改示例的存储器阵列部中的设置操作的示例。

图41描述了图39中所示的列选择线驱动器中的设置操作的示例。

图42描述了根据另一个修改示例的存储器阵列部中的设置操作的另一个操作示例。

图43描述了图39中所示的列选择线驱动器中的设置操作的另一个操作示例。

图44是示出根据第二实施例的存储器阵列部的构造示例的构造图。

图45是示出图44中所示的存储器阵列的构造示例的透视图。

图46是示出图44中所示的行选择线驱动器的构造示例的电路图。

图47是示出图44中所示的列选择线驱动器的构造示例的电路图。

图48是示出根据修改示例的行选择线驱动器的构造示例的电路图。

图49是示出根据修改示例的列选择线驱动器的构造示例的电路图。

具体实施方式

在下文中，参考附图详细描述了本公开的一些实施例。应注意，描述按以下顺序给出：

1.第一实施例(包括两个存储层L0和L1的示例)

2.第二实施例(包括四个存储层L0至L3的示例)

<1.第一实施例>

[构造示例]

图1示出了根据实施例的存储装置(存储装置1)的构造示例。存储装置1是使用电阻随机访问存储元件存储数据的非易失性存储装置。应注意，根据本公开的实施例的控制存储装置的方法由本实施例实现，因此也被描述。

存储装置1基于来自控制器99的指令选择性地执行数据写入操作或数据读取操作。响应于来自主机(未示出)的请求，控制器99指令存储装置1执行数据写入操作或数据读取操作。具体地，在指令存储装置1执行数据写入操作的情况下，控制器99供应指令数据写入的命令信号CMD、地址信号ADR和数据信号DT。在这种情况下，存储装置1将由数据信号DT指示的数据写入由地址信号ADR指示的地址。另外，在指令存储装置1执行数据读取操作的情况下，控制器99供应指令数据读取的命令信号CMD和地址信号ADR。在这种情况下，存储装置1从由地址信号ADR指示的地址读取数据，并将读取的数据作为数据信号DT供应给控制器99。

存储装置1包括接口电路IF和多个存储体BK(在该示例中，四个存储体BK1至BK4)。多个存储体BK中的每一个包括多个存储器阵列部MAU和微控制器MCON。在该示例中，存储装置1是形成在半导体衬底上的所谓的半导体存储器管芯。

接口电路IF执行与控制器99的通信，并且对每个存储体BK中的微控制器MCON执行仲裁。

在每个存储体BK中，如稍后所述，多个存储器阵列部MAU中的每一个包括存储器阵列MA，存储器阵列MA包括多个存储器单元MC。多个存储器阵列部MAU以矩阵形式布置在半导体衬底中。每个存储器阵列部MAU被构造为允许以两比特为单位进行访问。微控制器MCON基于来自接口电路IF的控制信号控制多个存储器阵列部MAU的操作。在访问每个存储器阵列部MAU时，微控制器MCON允许以两比特为单位进行访问。

例如，在每个存储器阵列部MAU具有8M比特的存储容量并且每个存储体BK包括大约1000(1k＝32×32)存储器阵列部MAU的情况下，每个存储体BK具有大约8G比特的存储容量。因此，在该示例中，存储装置1可以具有32G比特的存储容量。在该示例中，例如，控制器99可以以2k比特为单位访问存储装置1。接口电路IF基于来自控制器99的指令选择一个存储体BK用于一次访问。所选存储体BK中的微控制器MCON以两比特为单位访问1k存储器阵列部MAU中的每一个。因此，控制器99可以以2k比特为单位将数据写入存储装置1或者以2k比特为单位从存储装置1读取数据。

图2示出了存储器阵列部MAU的构造示例。存储器阵列部MAU包括存储器阵列MA和阵列驱动器AD。在该示例中，为了便于描述，存储器阵列部MAU具有32比特的存储容量。

存储器阵列MA包括多条行选择线RL(在该示例中，八条行选择线RL0至RL7)、多条列选择线CL(在该示例中，四条列选择线CL0至CL3)以及多个存储器单元MC(在该示例中，32个存储器单元MC0至MC31)。行选择线RL0至RL7中的每一个的一端和列选择线CL0至CL3中的每一个的一端耦接至阵列驱动器AD。在图2中，与行选择线RL0至RL7和列选择线CL0至CL3之间的32个交叉点对应地提供存储器单元MC0至MC31。

应注意，在该示例中，通过提供八条行选择线RL0至RL7和四条列选择线CL0至CL3来形成32(＝8×4)个存储器单元MC。例如，如上所述，在存储器阵列部MAU具有8M比特的存储容量的情况下，例如，通过提供4k行选择线RL和2k列选择线CL，可以形成8M(＝2k×4k)个存储器单元MC。

图3示出了存储器阵列MA的构造示例。存储器阵列MA是所谓的交叉点型存储器阵列。行选择线RL0至RL7形成为在平行于半导体的衬底表面S的x-y平面中在x方向上延伸。另外，列选择线CL0至CL3形成为在该x-y平面中在y方向上延伸。行选择线RL0至RL3形成在同一层中，并且列选择线CL0至CL3形成在其中形成行选择线RL0至RL3的层上方的层中。然后，行选择线RL4至RL7形成在其中形成列选择线CL0至CL3的层上方的层中。因此，在存储器阵列MA中，交替地安置其中形成行选择线RL的层和其中形成列选择线CL的层。

在插在其中形成四条行选择线RL0至RL3的层与其中形成四条列选择线CL0至CL3的层之间的存储层L0中，形成16(＝4×4)个存储器单元MC(MC0至MC15)。同样，在插在其中形成四条列选择线CL0至CL3的层与其中形成四条行选择线RL4至RL7的层之间的存储层L1中，形成16(＝4×4)个存储器单元MC(MC16至MC31)。

图4示出了存储器单元MC的构造示例。存储器单元MC包括存储元件VR、选择元件SE以及端子TU和TL。

存储元件VR是电阻随机访问存储元件，其具有根据施加到两端的电压之间的电压差的极性可逆地改变的电阻状态RS。换句话说，存储元件VR的电阻状态RS根据在两端之间流动的电流的方向可逆地改变。对于存储元件VR，例如，可以使用离子源层和电阻改变层的堆叠。存储元件VR的一端耦接到存储器单元MC的端子TU，并且另一端耦接到选择元件SE的一端。

图5示意性地示出了存储元件VR的电阻值的分布。存储元件VR可能采用两个可识别的电阻状态RS(高电阻状态HRS和低电阻状态LRS)。在该示例中，例如，高电阻状态HRS对应于数据“0”，并且低电阻状态LRS对应于数据“1”。换句话说，存储元件VR用作存储一比特数据的存储元件。在下文中，引起从高电阻状态HRS到低电阻状态LRS的改变被称为“设置”，并且引起从低电阻状态LRS到高电阻状态HRS的改变被称为“重置”。

选择元件SE(图4)具有双向二极管特性。具体地，在施加到两端的电压之间的电压差的绝对值大于预定电压差的情况下，选择元件SE变为接通(接通状态)，并且在电压差的绝对值小于预定电压差的情况下变为非接通(断开状态)。选择元件SE的一端耦接到存储元件VR的另一端，并且另一端耦接到存储器单元MC的TL端子。

端子TU是耦接到其中形成存储器单元MC的存储层上方的选择线的端子，并且端子TL是耦接到其中形成存储器单元MC的存储层下方的选择线的端子。具体地，如图3中所示，在存储层L0中形成的每个存储器单元MC(存储器单元MC0至MC15)中，端子TU耦接到列选择线CL0至CL3之一，并且端子TL耦接到行选择线RL0至RL3之一。同样地，在存储层L1中形成的每个存储器单元MC(存储器单元MC16至MC31)中，端子TU耦接到行选择线RL4至RL7之一，并且端子TL耦接到列选择线CL0至CL3之一。如上所述，端子TU耦接到存储元件VR的一端，并且端子TL耦接到选择元件SE的另一端。换句话说，在存储器单元MC中，如图3中所示，不管存储器单元MC形成在存储层L0和L1中的哪一个中，存储元件VR形成在选择元件SE上方。

因此，在存储装置1中，各个存储层具有相同的堆叠顺序，从而允许降低成本和改善质量。换句话说，例如，在存储层L0中在选择元件SE上方形成存储元件VR以及在存储层L1中在存储元件VR上方形成选择元件SE的情况下，存在制造工艺复杂并且在存储层L0中形成的存储器单元MC的特性与在存储层L1中形成的存储器单元MC的特性之间出现特性差异的可能性。相反，在存储装置1中，各个存储层具有相同的堆叠顺序，这使得可以简化制造工艺，从而允许降低成本。另外，可以抑制形成在存储层L0中的存储器单元MC的特性与形成在存储层L1中的存储器单元MC的特性之间的特性差异，从而允许质量改善。

阵列驱动器AD(图2)基于来自微控制器MCON的指令，通过选择性地将电压施加到行选择线RL0至RL7和列选择线CL0至CL3来将数据写入存储器单元MC或从存储器单元MC读取数据。

阵列驱动器AD通过执行设置操作OP1或重置操作OP2将数据写入存储器单元MC。阵列驱动器AD通过执行感测操作OP3来读取存储在存储器单元MC中的数据。

具体地，在对形成在存储层L0中的存储器单元MC0至MC15的特定存储器单元MC执行设置操作OP1的情况下，阵列驱动器AD通过将选择电压Vpset(例如，6V)施加到与特定存储器单元MC相关的列选择线CL并将选择电压Vnset(例如，0V)施加到与特定存储器单元MC相关的行选择线RL，来选择特定存储器单元MC。另外，在对形成在存储层L1中的存储器单元MC16至MC31的特定存储器单元MC执行设置操作OP1的情况下，阵列驱动器AD通过将选择电压Vpset(例如，6V)施加到与特定存储器单元MC相关的行选择线RL并将选择电压Vnset(例如，0V)施加到与特定存储器单元MC相关的列选择线CL，来选择特定存储器单元MC。在所选择的存储器单元MC中，如图4中所示，端子TU处的电压变得高于端子TL处的电压。这接通选择元件SE以使设置电流Iset从端子TU流到端子TL，从而设置存储元件VR。

另外，在对形成在存储层L0中的存储器单元MC0至MC15的特定存储器单元MC执行重置操作OP2的情况下，阵列驱动器AD通过将选择电压Vnrst(例如，0V)施加到与特定存储器单元MC相关的列选择线CL并将选择电压Vprst(例如，6V)施加到与特定存储器单元MC相关的行选择线RL，来选择特定存储器单元MC。另外，在对形成在存储层L1中的存储器单元MC16至MC31的特定存储器单元MC执行重置操作OP2的情况下，阵列驱动器AD通过将选择电压Vnrst(例如，0V)施加到与特定存储器单元MC相关的行选择线RL并将选择电压Vprst(例如，6V)施加到与特定存储器单元MC相关的列选择线CL，来选择特定存储器单元MC。在所选择的存储器单元MC中，如图4中所示，端子TL处的电压变得高于端子TU处的电压。这接通选择元件SE以使重置电流Irst从端子TL流到端子TU，从而重置存储元件VR。

另外，在对形成在存储层L0中的存储器单元MC0至MC15的特定存储器单元MC执行感测操作OP3的情况下，阵列驱动器AD通过将选择电压Vpsns(例如，5V)施加到与特定存储器单元MC相关的列选择线CL并将选择电压Vnsns(例如，1V)施加到与特定存储器单元MC相关的行选择线RL，来选择特定存储器单元MC。另外，在对形成在存储层L1中的存储器单元MC16至MC31的特定存储器单元MC执行感测操作OP3的情况下，阵列驱动器AD通过将选择电压Vpsns(例如，5V)施加到与特定存储器单元MC相关的行选择线RL并将选择电压Vnsns(例如，1V)施加到与特定存储器单元MC相关的列选择线CL，来选择特定存储器单元MC。在所选择的存储器单元MC中，如图4中所示，端子TU处的电压变得高于端子TL处的电压，以使感测电流Isns从端子TU流到端子TL。然后，感测放大器24A和24B(稍后描述)检测存储器单元MC中生成的电压，从而确定存储元件VR的电阻状态RS。在感测操作OP3中，例如，与设置操作OP1相比，端子TU处的电压与端子TL处的电压之间的电压差小。这没有充分地接通选择元件SE，因此不设置存储元件VR。结果，在感测操作OP3中，维持存储元件VR的电阻状态RS。

另外，在对存储器单元MC0至MC31的特定存储器单元MC不执行设置操作OP1、重置操作OP2和感测操作OP3中的任何一个的情况下，阵列驱动器AD将非选择电压Vinh(例如，3V)施加到与特定存储器单元MC相关的行选择线RL，并将非选择电压Vinh(例如，3V)施加到与特定存储器单元MC相关的列选择线CL。这使得端子TU和TL处的电压在存储器单元MC中彼此相等；选择元件SE关断；并且电流几乎不流动。结果，在该存储器单元MC中，维持存储元件VR的电阻状态RS。

阵列驱动器AD包括行选择线驱动器20和列选择线驱动器30。行选择线驱动器20基于来自微控制器MCON的指令选择性地将电压施加到行选择线RL0至RL7。列选择线驱动器30基于来自微控制器MCON的指令选择性地将电压施加到列选择线CL0至CL3。在下文中，详细描述了行选择线驱动器20和列选择线驱动器30。

(行选择线驱动器20)

图6示出了行选择线驱动器20的构造示例。行选择线驱动器20包括电压选择电路21A和21B、电流限制(顺应性)电路22A和22B、解码器23A和23B以及感测放大器24A和24B。另外，尽管未示出，行选择线驱动器20还包括反相电路，该反相电路基于从微控制器MCON供应的逻辑信号Vgrset、Vgrrst、Vgrsns和Vgr0至Vgr7分别生成逻辑信号Vgrsetb、Vgrrstb、Vgrsns和Vgr0b至Vgr7b，其中的每一个是这些逻辑信号中的对应一个的反相信号。电压选择电路21A、电流限制电路22A、解码器23A和感测放大器24A包括在驱动器20A中，并且电压选择电路21B、电流限制电路22B、解码器23B和感测放大器24B包括在驱动器20B中。

电压选择电路21A基于从微控制器MCON供应的逻辑信号Vgrset、Vgrrst和Vgrsns输出选择电压Vnset、Vprst和Vnsns中的一个。电压选择电路21A包括晶体管201至203。晶体管201和203是n型MOS(金属氧化物半导体)晶体管，并且晶体管202是p型MOS晶体管。晶体管201的栅极被供应逻辑信号Vgrset，源极被供应选择电压Vnset(例如，0V)，以及漏极耦接到节点N21A。晶体管202的栅极被供应作为逻辑信号Vgrrst的反相信号的逻辑信号Vgrrstb，源极被供应选择电压Vprst(例如，6V)，以及漏极耦接到节点N21。晶体管203的栅极被供应逻辑信号Vgrsns，源极被供应选择电压Vnsns(例如，1V)，以及漏极耦接到节点N21。

在设置操作OP1中，电压选择电路21A基于从微控制器MCON供应的高电平逻辑信号Vgrset输出选择电压Vnset(例如，0V)。另外，在重置操作OP2中，电压选择电路21A基于与从微控制器MCON供应的高电平逻辑信号Vgrrst对应的低电平逻辑信号Vgrrstb输出选择电压Vprst(例如，6V)。另外，在感测操作OP3中，电压选择电路21A基于从微控制器MCON供应的高电平逻辑信号Vgrsns输出选择电压Vnsns(例如，1V)。

电流限制电路22A基于从微控制器MCON供应的信号Vpcmp和Vncmp来限制在电压选择电路21A和解码器23A之间流动的电流的电流值。电流限制电路22A包括晶体管204和205。晶体管204是p型MOS晶体管，并且晶体管205是n型MOS晶体管。晶体管204的栅极被供应信号Vpcmp，源极耦接到节点N21A，以及漏极耦接到节点N23A。晶体管205的栅极被供应信号Vncmp，源极耦接到节点N21A，以及漏极耦接到节点N23A。

在设置操作OP1中，在电压选择电路21A输出选择电压Vnset(例如，0V)的情况下，电流限制电路22A基于从微控制器MCON供应的作为模拟电压的信号Vncmp，来将从解码器23A流到电压选择电路21A的电流的电流值限制为预定电流值(例如，10μA)或更小。另外，在重置操作OP2中，在电压选择电路21A输出选择电压Vprst(例如，6V)的情况下，电流限制电路22A基于从微控制器MCON供应的低电平信号Vpcmp操作为不限制电流。另外，在感测操作OP3中，在电压选择电路21A输出选择电压Vnsns(例如，1V)的情况下，电流限制电路22A基于从微控制器MCON供应的作为模拟电压的信号Vncmp，将从解码器23A流到电压选择电路21A的电流的电流值限制为预定电流值(例如，1μA)或更小。

解码器23A基于从微控制器MCON供应的逻辑信号Vgr0至Vgr3，选择性地向行选择线RL0至RL3施加经由电流限制电路22A从电压选择电路21A供应的选择电压。解码器23A包括晶体管206至213。晶体管206至213是n型MOS晶体管。晶体管206的栅极被供应逻辑信号Vgr0，源极耦接到节点N23A，以及漏极耦接到晶体管207的漏极和行选择线RL0。晶体管207的栅极被供应作为逻辑信号Vgr0的反相信号的逻辑信号Vgr0b，源极被供应非选择电压Vinh(例如，3V)，以及漏极耦接到晶体管206的漏极和行选择线RL0。晶体管208的栅极被供应作为逻辑信号Vgr1的反相信号的逻辑信号Vgr1b，源极被供应非选择电压Vinh(例如，3V)，以及漏极耦接到晶体管209的漏极和行选择线RL1。晶体管209的栅极被供应逻辑信号Vgr1，源极耦接到节点N23A，以及漏极耦接到晶体管208的漏极和行选择线RL1。晶体管210的栅极被供应逻辑信号Vgr2，源极耦接到节点N23A，以及漏极耦接到晶体管211的漏极和行选择线RL2。晶体管211的栅极被供应作为逻辑信号Vgr2的反相信号的逻辑信号Vgr2b，源极被供应非选择电压Vinh(例如，3V)，以及漏极耦接到晶体管210的漏极和行选择线RL2。晶体管212的栅极被供应作为逻辑信号Vgr3的反相信号的逻辑信号Vgr3b，源极被供应非选择电压Vinh(例如，3V)，以及漏极耦接到晶体管213的漏极和行选择线RL3。晶体管213的栅极被供应逻辑信号Vgr3，源极耦接到节点N23A，以及漏极耦接到晶体管212的漏极和行选择线RL3。

感测放大器24A基于从微控制器MCON供应的信号Vsaen确定存储器单元MC的电阻状态RS。感测放大器24A包括在差分放大器中。感测放大器24A包括晶体管214至218。晶体管214至216是n型MOS晶体管，并且晶体管217和218是p型MOS晶体管。晶体管214的栅极被供应信号Vsaen，漏极耦接到晶体管215和216中的每一个的源极，以及源极被供应电压Vss。该晶体管214用作差分放大器的电流源。晶体管215的栅极被供应电压Vref，漏极耦接到晶体管217的漏极，以及源极耦接到晶体管216的源极和晶体管214的漏极。晶体管216的栅极耦接到节点N23A，漏极耦接到晶体管218的漏极和晶体管217和218中的每一个的栅极，以及源极耦接到晶体管215的源极和晶体管214的漏极。晶体管215和216用作差分放大器的差分对晶体管。晶体管217的栅极耦接到晶体管218的栅极、晶体管216的漏极和晶体管218的漏极，源极被供应电压Vpp，以及漏极耦接到晶体管215的漏极。晶体管218的栅极耦接到晶体管217的栅极以及晶体管216和218中的每一个的漏极，源极被供应电压Vpp，以及漏极耦接到晶体管217和218中的每一个的栅极和晶体管216的漏极。晶体管217和218用作差分放大器的有源负载。

在感测操作OP3中，通过基于从微控制器MCON供应的作为模拟电压的信号Vsaen使晶体管214用作电流源并比较节点N23A处的电压和电压Vref，感测放大器24A生成信号SAout0。然后，感测放大器24A将该信号SAout0供应给微控制器MCON。另外，在不执行感测操作OP3的情况下，感测放大器24A基于从微控制器MCON供应的低电平信号Vsaen而关断晶体管214。这使得感测放大器24A可以降低功耗。

与电压选择电路21A一样，电压选择电路21B基于从微控制器MCON供应的逻辑信号Vgrset、Vgrrst和Vgrsns输出选择电压Vpset、Vnrst和Vpsns中的一个。电压选择电路21B包括晶体管221至223。晶体管221和223是p型MOS晶体管，并且晶体管222是n型MOS晶体管。晶体管221的栅极被供应逻辑信号Vgrsetb，逻辑信号Vgrsetb是逻辑信号Vgrset的反相信号，源极被供应选择电压Vpset(例如，6V)，以及漏极耦接到节点N21B。晶体管222的栅极被供应逻辑信号Vgrrst，源极被供应选择电压Vnrst(例如，0V)，以及漏极耦接到节点N21B。晶体管223的栅极被供应逻辑信号Vgrsnsb，逻辑信号Vgrsnsb是逻辑信号Vgrsns的反相信号，源极被供应选择电压Vpsns(例如，5V)，以及漏极耦接到节点N21B。

在设置操作OP1中，电压选择电路21B基于与从微控制器MCON供应的高电平逻辑信号Vgrset对应的低电平逻辑信号Vgrsetb输出选择电压Vpset(例如，6V)。另外，在重置操作OP2中，电压选择电路21B基于从微控制器MCON供应的高电平逻辑信号Vgrrst输出选择电压Vnrst(例如，0V)。另外，在感测操作OP3中，电压选择电路21B基于与从微控制器MCON供应的高电平逻辑信号Vgrsns对应的低电平逻辑信号Vgrsnsb输出选择电压Vpsns(例如，5V)。

与电流限制电路22A一样，电流限制电路22B基于从微控制器MCON供应的信号Vpcmp和Vncmp来限制在电压选择电路21B和解码器23B之间流动的电流的电流值。电流限制电路22B具有与电流限制电路22A类似的构造。电流限制电路22B包括晶体管224和225。晶体管224和225分别对应于电流限制电路22A中的晶体管204和205。

在设置操作OP1中，在电压选择电路21B输出选择电压Vpset(例如，6V)的情况下，电流限制电路22B基于从微控制器MCON供应的作为模拟电压的信号Vpcmp，将从电压选择电路21B流到解码器23B的电流的电流值限制为预定电流值(例如，10μA)或更小。另外，在重置操作OP2中，在电压选择电路21B输出选择电压Vnrst(例如，0V)的情况下，电流限制电路22B基于从微控制器MCON供应的高电平信号Vncmp操作为不限制电流。另外，在感测操作OP3中，在电压选择电路21B输出选择电压Vpsns(例如，5V)的情况下，电流限制电路22B基于从微控制器MCON供应的作为模拟电压的信号Vpcmp，将从电压选择电路21B流到解码器23B的电流的电流值限制为预定电流值(例如，1μA)或更小。

与解码器23A一样，解码器23B基于从微控制器MCON供应的逻辑信号Vgr4至Vgr7，选择性地向行选择线RL4至RL7施加经由电流限制电路22B从电压选择电路21B供应的选择电压。解码器23B包括晶体管226至233。晶体管226至233是n型MOS晶体管。晶体管226的栅极被供应逻辑信号Vgr4，源极耦接到节点N23B，以及漏极耦接到晶体管227的漏极和行选择线RL4。晶体管227的栅极被供应逻辑信号Vgr4b，逻辑信号Vgr4b是逻辑信号Vgr的反相信号，源极被供应非选择电压Vinh(例如，3V)，并且漏极耦接到晶体管226的漏极和行选择线RL4。晶体管228的栅极被供应逻辑信号Vgr5b，逻辑信号Vgr5b是逻辑信号Vgr5的反相信号，源极被供应非选择电压Vinh(例如，3V)，以及漏极耦接到晶体管229的漏极和行选择线RL5。晶体管229的栅极被供应逻辑信号Vgr5，源极耦接到节点N23B，以及漏极耦接到晶体管228的漏极和行选择线RL5。晶体管230的栅极被供应逻辑信号Vgr6，源极耦接到节点N23B，以及漏极耦接到晶体管231的漏极和行选择线RL6。晶体管231的栅极被供应逻辑信号Vgr6b，逻辑信号Vgr6b是逻辑信号Vgr6的反相信号，源极被供应非选择电压Vinh(例如，3V)，以及漏极耦接到晶体管230的漏极和行选择线RL6。晶体管232的栅极被供应逻辑信号Vgr7b，逻辑信号Vgr7b是逻辑信号Vgr7的反相信号，源极被供应非选择电压Vinh(例如，3V)，以及漏极耦接到晶体管233的漏极和行选择线RL7。晶体管233的栅极被供应逻辑信号Vgr7，源极耦接到节点N23B，以及漏极耦接到晶体管232的漏极和行选择线RL7。

与感测放大器24A一样，感测放大器24B基于从微控制器MCON供应的信号Vsaen确定存储器单元MC的电阻状态RS。感测放大器24B具有与感测放大器24A类似的构造。感测放大器24B包括晶体管234至238。晶体管234至238分别对应于感测放大器24A中的晶体管214至218。

在感测操作OP3中，通过基于从微控制器MCON供应的作为模拟电压的信号Vsaen使晶体管234用作电流源并比较节点N23B处的电压和电压Vref，感测放大器24B生成信号SAout1。然后，感测放大器24B将该信号SAout1供应给微控制器MCON。另外，在不执行感测操作OP3的情况下，感测放大器24B基于从微控制器MCON供应的低电平信号Vsaen而关断晶体管234。这使得感测放大器24B可以降低功耗。

(列选择线驱动器30)

图7示出了列选择线驱动器30的构造示例。列选择线驱动器30包括电压选择电路31A和31B以及解码器32A和32B。另外，尽管未示出，列选择线驱动器30还包括反相电路，该反相电路基于从微控制器MCON供应的逻辑信号Vgcset0、Vgcset1、Vgcrst0、Vgcrst1、Vgcsns0、Vgcsns1和Vgc0至Vgc3分别生成逻辑信号Vgcset0b、Vgcset1b、Vgcrst0b、Vgcrst1b、Vgcsns0b、Vgcsns1b和Vgc0b至Vgc3b，其中的每一个是这些逻辑信号中的对应一个的反相信号。电压选择电路31A和解码器32A包括在驱动器30A中，并且电压选择电路31B和解码器32B包括在驱动器30B中。

电压选择电路31A基于从微控制器MCON供应的逻辑信号Vgcset0、Vgcset1、Vgcrst0、Vgcrst1、Vgcsns0和Vgcsns1输出选择电压Vpset、Vnset、Vprst、Vnrst、Vpsns和Vnsns中的一个。电压选择电路31A包括晶体管301至306。晶体管301、303和305是p型MOS晶体管，并且晶体管302、304和306是n型MOS晶体管。晶体管301的栅极被供应逻辑信号Vgcset0b，逻辑信号Vgcset0b是逻辑信号Vgcset0的反相信号，源极被供应选择电压Vpset(例如，6V)，以及漏极耦接到节点N32A。晶体管302的栅极被供应逻辑信号Vgcset1，源极被供应选择电压Vnset(例如，0V)，以及漏极耦接到节点N32A。晶体管303的栅极被供应逻辑信号Vgcrst1b，逻辑信号Vgcrst1b是逻辑信号Vgcrst1的反相信号，源极被供应选择电压Vprst(例如，6V)，以及漏极耦接到节点N32A。晶体管304的栅极被供应逻辑信号Vgcrst0，源极被供应选择电压Vnrst(例如，0V)，以及漏极耦接到节点N32A。晶体管305的栅极被供应逻辑信号Vgcsns0b，逻辑信号Vgcsns0b是逻辑信号Vgcsns0的反相信号，源极被供应选择电压Vpsns(例如，5V)，以及漏极耦接到节点N32A。晶体管306的栅极被供应逻辑信号Vgcsns1，源极被供应选择电压Vnsns(例如，1V)，以及漏极耦接到节点N32A。

在设置操作OP1中，电压选择电路31A基于与从微控制器MCON供应的高电平逻辑信号Vgcset0对应的低电平逻辑信号Vgcset0b输出选择电压Vpset(例如，6V)，或者基于从微控制器MCON供应的高电平逻辑信号Vgcset1输出选择电压Vnset(例如，0V)。另外，在重置操作OP2中，电压选择电路31A基于与从微控制器MCON供应的高电平逻辑信号Vgcrst1对应的低电平逻辑信号Vgcrst1b输出选择电压Vprst(例如，6V)，或者基于从微控制器MCON供应的高电平逻辑信号Vgcrst0输出选择电压Vnrst(例如，0V)。另外，在感测操作OP3中，电压选择电路31A基于与从微控制器MCON供应的高电平逻辑信号Vgcsns0对应的低电平逻辑信号Vgcsns0b输出选择电压Vpsns(例如，5V)，或者基于从微控制器MCON供应的高电平逻辑信号Vgcsns1输出选择电压Vnsns(例如，1V)。

解码器32A基于从微控制器MCON供应的逻辑信号Vgc0和Vgc1，选择性地向列选择线CL0和CL1施加从电压选择电路31A供应的选择电压。解码器32A包括晶体管307至310。晶体管307至310是n型MOS晶体管。晶体管307的栅极被供应逻辑信号Vgc0，源极耦接到节点N32A，以及漏极耦接到晶体管308的漏极和列选择线CL0。晶体管308的栅极被供应逻辑信号Vgc0b，逻辑信号Vgc0b是逻辑信号Vgc0的反相信号，源极被供应非选择电压Vinh(例如，3V)，以及漏极耦接到晶体管307的漏极和列选择线CL0。晶体管309的栅极被供应逻辑信号Vgc1b，逻辑信号Vgc1b是逻辑信号Vgc1的反相信号，源极被供应非选择电压Vinh(例如，3V)，以及漏极耦接到晶体管310的漏极和列选择线CL1。晶体管310的栅极被供应逻辑信号Vgc1，源极耦接到节点N32A，以及漏极耦接到晶体管309的漏极和列选择线CL1。

与电压选择电路31A一样，电压选择电路31B基于从微控制器MCON供应的逻辑信号Vgcset0、Vgcset1、Vgcrst0、Vgcrst1、Vgcsns0和Vgcsns1输出选择电压Vpset、Vnset、Vprst、Vnrst、Vpsns和Vnsns中的一个。电压选择电路31B包括晶体管321至326。晶体管321、323和325是p型MOS晶体管，以及晶体管322、324和326是n型MOS晶体管。晶体管321的栅极被供应逻辑信号Vgcset1b，逻辑信号Vgcset1b是逻辑信号Vgcset1的反相信号，源极被供应选择电压Vpset(例如，6V)，以及漏极耦接到节点N32B。晶体管322的栅极被供应逻辑信号Vgcset0，源极被供应选择电压Vnset(例如，0V)，以及漏极耦接到节点N32B。晶体管323的栅极被供应逻辑信号Vgcrst0b，逻辑信号Vgcrst0b是逻辑信号Vgcrst0的反相信号，源极被供应选择电压Vprst(例如，6V)，以及漏极耦接到节点N32B。晶体管324的栅极被供应逻辑信号Vgcrst1，源极被供应选择电压Vnrst(例如，0V)，以及漏极耦接到节点N32B。晶体管325的栅极被供应逻辑信号Vgcsns1b，逻辑信号Vgcsns1b是逻辑信号Vgcsns1的反相信号，源极被供应选择电压Vpsns(例如，5V)，以及漏极耦接到节点N32B。晶体管326的栅极被供应逻辑信号Vgcsns0，源极被供应选择电压Vnsns(例如，1V)，以及漏极耦接到节点N32B。

在设置操作OP1中，电压选择电路31B基于与从微控制器MCON供应的高电平逻辑信号Vgcset1对应的低电平逻辑信号Vgcset1b输出选择电压Vpset(例如，6V)，或者基于从微控制器MCON供应的高电平逻辑信号Vgcset0输出选择电压Vnset(例如，0V)。另外，在重置操作OP2中，电压选择电路31B基于与从微控制器MCON供应的高电平逻辑信号Vgcrst0对应的低电平逻辑信号Vgcrst0b输出选择电压Vprst(例如，6V)，或者基于从微控制器MCON供应的高电平逻辑信号Vgcrst1输出选择电压Vnrst(例如，0V)。另外，在感测操作OP3中，电压选择电路31B基于与从微控制器MCON供应的高电平逻辑信号Vgcsns1对应的低电平逻辑信号Vgcsns1b输出选择电压Vpsns(例如，5V)，或者基于从微控制器MCON供应的高电平逻辑信号Vgcsns0输出选择电压Vnsns(例如，1V)。

与解码器32A一样，解码器32B基于从微控制器MCON供应的逻辑信号Vgc2和Vgc3，选择性地向列选择线CL2和CL3施加从电压选择电路31B供应的选择电压。解码器32B包括晶体管327至330。晶体管327至330是n型MOS晶体管。晶体管327的栅极被供应逻辑信号Vgc2，源极耦接到节点N32B，以及漏极耦接到晶体管328的漏极和列选择线CL2。晶体管328的栅极被供应逻辑信号Vgc2b，逻辑信号Vgc2b是逻辑信号Vgc2的反相信号，源极被供应非选择电压Vinh(例如，3V)，以及漏极耦接到晶体管327的漏极和列选择线CL2。晶体管329的栅极被供应逻辑信号Vgc3b，逻辑信号Vgc3b是逻辑信号Vgc3的反相信号，源极被供应非选择电压Vinh(例如，3V)，以及漏极耦接到晶体管330的漏极和列选择线CL3。晶体管330的栅极被供应逻辑信号Vgc3，源极耦接到节点N32B，以及漏极耦接到晶体管329的漏极和列选择线CL3。

利用该构造，如稍后所述，例如，在设置操作OP1中，阵列驱动器AD中的行选择线驱动器20将选择电压Vnset(例如，0V)施加到行选择线RL0至RL3之一，并将选择电压Vpset(例如，6V)施加到行选择线RL4至RL7之一。然后，在设置操作OP1中，阵列驱动器AD中的列选择线驱动器30将选择电压Vpset(例如，6V)和选择电压Vnset(例如，0V)中的一个施加到列选择线CL0或列选择线CL1，将选择电压Vpset和选择电压nset中的另一个施加到列选择线CL2或列选择线CL3。因此，在存储器阵列MA中，选择32个存储器单元MC的两个存储器单元MC中的存储元件VR。此时，在存储器阵列部MAU中形成彼此不同的两个电流路径。这同样适用于重置操作OP2和感测操作OP3。这使得可以增加存储装置1中的数据写入操作和数据读取操作的可靠性。

这里，存储器阵列MA对应于本公开中的“第一存储部分”的具体示例。行选择线RL0至RL3对应于本公开中的“多条第一选择线”的具体示例，并且行选择线RL4至RL7对应于本公开中的“多条第二选择线”的具体示例。列选择线CL0和CL1对应于本公开中的“多条第三选择线”的具体示例，并且列选择线CL2和CL3对应于本公开中的“多条第四选择线”的具体示例。行选择线驱动器20对应于本公开中的“第一选择线驱动器”的具体示例。驱动器20A对应于本公开中的“第一驱动器”的具体示例，并且驱动器20B对应于本公开中的“第二驱动器”的具体示例。列选择线驱动器30对应于本公开中的“第二选择线驱动器”的具体示例。驱动器30A对应于本公开中的“第三驱动器”的具体示例，并且驱动器30B对应于本公开中的“第四驱动器”的具体示例。例如，选择电压Vpset对应于本公开中的“第一选择电压”的具体示例，并且选择电压Vnset对应于本公开中的“第二选择电压”的具体示例。

解码器23A对应于本公开中的“第一电压施加部分”的具体示例。晶体管206、209、210和213对应于本公开中的“多个第一开关”的具体示例。逻辑信号Vgr0、Vgr0b、Vgr1、Vgr1b、Vgr2、Vgr2b、Vgr3和Vgr3b各自对应于本公开中的“第一选择信号”的具体示例。电压选择电路21A对应于本公开中的“第一供应部分”的具体示例。解码器23B对应于本公开中的“第二电压施加部分”的具体示例。晶体管226、229、230和233对应于本公开中的“多个第二开关”的具体示例。逻辑信号Vgr4、Vgr4b、Vgr5、Vgr5b、Vgr6、Vgr6b、Vgr7和Vgr7b各自对应于本公开中的“第二选择信号”的具体示例。电压选择电路21B对应于本公开中的“第二供应部分”的具体示例。解码器32A对应于本公开中的“第三电压施加部分”的具体示例。晶体管307和310对应于本公开中的“多个第三开关”的具体示例。逻辑信号Vgc0、Vgc0b、Vgc1和Vgc1b各自对应于本公开中的“第三选择信号”的具体示例。电压选择电路31A对应于本公开中的“第三供应部分”的具体示例。解码器32B对应于本公开中的“第四电压施加部分”的具体示例。晶体管327和330对应于本公开中的“多个第四开关”的具体示例。逻辑信号Vgc2、Vgc2b、Vgc3和Vgc3b各自对应于本公开中的“第四选择信号”的具体示例。电压选择电路31B对应于本公开中的“第四供应部分”的具体示例。

[工作和效果]

接下来，描述了根据本实施例的存储装置1的工作和效果。

(整体操作的概述)

首先，参考图1和图2描述存储装置1的整体操作的概述。接口电路IF(图1)与控制器99通信，并对每个存储体BK中的微控制器MCON执行仲裁。在每个存储体BK中，微控制器MCON基于来自接口电路IF的控制信号控制多个存储器阵列部MAU的操作。在每个存储器阵列部MAU中，阵列驱动器AD中的行选择线驱动器20基于来自微控制器MCON的指令选择性地将电压施加到行选择线RL0至RL7。阵列驱动器AD中的列选择线驱动器30基于来自微控制器MCON的指令选择性地将电压施加到列选择线CL0至CL3。阵列驱动器AD通过执行设置操作OP1或重置操作OP2将数据写入存储器单元MC。另外，阵列驱动器AD通过执行感测操作OP3来读取存储在存储器单元MC中的数据。

(详细操作)

在下文中，详细描述了在从存储器阵列部MAU中的31个存储器单元MC中选择两个存储器单元MC(在该示例中，存储器单元MC6和MC25)的情况下的设置操作OP1、重置操作OP2和感测操作OP3。

(设置操作OP1)

图8示意性地示出了在对两个存储器单元MC6和MC25执行设置操作OP1的情况下的操作。在图8中，要施加选择电压Vpset(在该示例中，6V)的选择线由宽实线指示，要施加选择电压Vnset(在该示例中，0V)的选择线由宽虚线指示，以及要施加非选择电压Vinh(在该示例中，3V)的选择线由窄实线指示。电压VCL0至VCL3分别指示在列选择线CL0至CL3处的电压，以及电压VRL0至VRL7分别指示在行选择线RL0至RL7处的电压。

图9A和图9B示意性地示出了设置操作OP1中的阵列驱动器AD的操作。图9A示出了行选择线驱动器20的操作，而图9B示出了列选择线驱动器30的操作。在图9A中，使用指示晶体管的操作状态的开关示出了电压选择电路21A和21B中的每个晶体管、解码器23A和23B中的每个晶体管、感测放大器24A中的晶体管214以及感测放大器24B中的晶体管234。同样，在图9B中，使用指示晶体管的操作状态的开关示出了电压选择电路31A和31B中的每个晶体管以及解码器32A和32B中的每个晶体管。

在图8中的示例中，行选择线驱动器20将选择电压Vnset(在该示例中，0V)施加到行选择线RL1，将选择电压Vpset(在该示例中，6V)施加到行选择线RL6，并且将非选择电压Vinh(在该示例中，3V)施加到其余的行选择线RL0、RL2至RL5和RL7。另外，列选择线驱动器30将选择电压Vnset(在该示例中，0V)施加到列选择线CL1，将选择电压Vpset(在该示例中，6V)施加到列选择线CL2，并且将非选择电压Vinh(在该示例中，3V)施加到其余的列选择线CL0和CL3。

此时，如图9A中所示，在行选择线驱动器20中的电压选择电路21A中，晶体管201接通，而晶体管202和203关断。这使得电压选择电路21A输出选择电压Vnset(在该示例中，0V)。同时，在电压选择电路21B中，晶体管221接通，而晶体管222和223关断。这使得电压选择电路21B输出选择电压Vpset(在该示例中，6V)。换句话说，在行选择线驱动器20中，向晶体管201的栅极供应逻辑信号Vgrset，并且向晶体管221的栅极供应逻辑信号Vgrsetb，逻辑信号Vgrsetb是逻辑信号Vgrset的反相信号。这将逻辑信号Vgrset设置为高电平，从而同时接通晶体管201和221。结果，电压选择电路21A和21B中的每一个输出在设置操作OP1中使用的两个选择电压Vpset和Vnset中的彼此不同的一个电压。

然后，在解码器23A中，晶体管207、209、211和212接通，而晶体管206、208、210和213关断。结果，解码器23A向行选择线RL1施加经由电流限制电路22A从电压选择电路21A供应的选择电压Vnset(在该示例中，0V)，并且向行选择线RL0、RL2和RL3施加非选择电压Vinh(在该示例中，3V)。

另外，在解码器23B中，晶体管227、228、230和232接通，而晶体管226、229、231和233关断。结果，解码器23B向行选择线RL6施加经由电流限制电路22B从电压选择电路21B供应的选择电压Vpset(在该示例中，6V)，并且向行选择线RL4、RL5和RL7施加非选择电压Vinh(在该示例中，3V)。

应注意，在该设置操作OP1中，感测放大器24A中的晶体管214和感测放大器24B中的晶体管234都断开。

另外，如图9B中所示，在列选择线驱动器30中的电压选择电路31A中，晶体管302接通，而晶体管301和303至306关断。这使得电压选择电路31A输出选择电压Vnset(在该示例中，0V)。同时，在电压选择电路31B中，晶体管321接通，而晶体管322至326关断。这使得电压选择电路31B输出选择电压Vpset(在该示例中，6V)。换句话说，在列选择线驱动器30中，向晶体管302的栅极供应逻辑信号Vgcset1，并且向晶体管321的栅极供应逻辑信号Vgcset1b，该逻辑信号Vgcset1b是逻辑信号Vgcset1的反相信号。这将逻辑信号Vgcset1设置为高电平，从而同时接通晶体管302和321。结果，电压选择电路31A和31B中的每一个输出在设置操作OP1中使用的两个选择电压Vpset和Vnset中的彼此不同的一个电压。

然后，在解码器32A中，晶体管308和310接通，而晶体管307和309关断。结果，解码器32A向列选择线CL1施加从电压选择电路31A供应的选择电压Vnset(在该示例中，0V)，并且向列选择线CL0施加非选择电压Vinh(在该示例中，3V)。

另外，在解码器32B中，晶体管327和329接通，而晶体管328和330关断。结果，解码器32B向列选择线CL2输出从电压选择电路31B供应的选择电压Vpset(在该示例中，6V)，并向列选择线CL3施加非选择电压Vinh(在该示例中，3V)。

结果，在存储器阵列部MAU中，如图8中所示，选择两个存储器单元MC6和MC25作为设置操作OP1的目标。

存储器单元MC6是形成在存储层L0中的存储器单元MC；因此，施加到列选择线CL2的选择电压Vpset(在该示例中，6V)被供应给存储器单元MC6的端子TU，并且施加到行选择线RL1的选择电压Vnset(在该示例中，0V)被供应给存储器单元MC6的端子TL。结果，在存储器单元MC6中，如图4中所示，设置电流Iset(设置电流Iset1)从端子TU流向端子TL，从而设置存储元件VR。如图8、图9A和图9B中所示，设置电流Iset1按顺序流过电压选择电路31B、解码器32B、列选择线CL2、存储器单元MC6、行选择线RL1、解码器23A、电流限制电路22A和电压选择电路21A。

同时，存储器单元MC25是形成在存储层L1中的存储器单元MC；因此，施加到行选择线RL6的选择电压Vpset(在该示例中，6V)被供应给存储器单元MC25的端子TU，并且施加到列选择线CL1的选择电压Vnset(在该示例中，0V)被供应给存储器单元MC25的端子TL。结果，在存储器单元MC25中，设置电流Iset(设置电流Iset2)从端子TU流向端子TL，从而设置存储元件VR。如图8、图9A和图9B中所示，设置电流Iset2按顺序流过电压选择电路21B、电流限制电路22B、解码器23B、行选择线RL6、存储器单元MC25、列选择线CL1、解码器32A和电压选择电路31A。

因此，在存储器阵列部MAU中，可以同时对两个存储器单元MC(在该示例中，MC6和MC25)执行设置操作OP1。此时，如图8、图9A和图9B中所示，在存储器阵列部MAU中形成彼此不同的两个电流路径。

应注意，在该示例中，已经描述了对存储器单元MC6和MC25执行设置操作OP1的示例。可替换地，例如，在对存储器单元MC5和MC26执行设置操作OP1的情况下，列选择线驱动器30将选择电压Vpset(在该示例中，6V)施加到列选择线CL1，将选择电压Vnset(在该示例中，0V)施加到列选择线CL2，并且将非选择电压Vinh(在该示例中，3V)施加到其余的列选择线CL0和CL3。具体地，在列选择线驱动器30(图7)中，在从微控制器MCON供应高电平逻辑信号Vgcset0的情况下，晶体管301和322接通，从而使电压选择电路31A输出选择电压Vpset并使电压选择电路31B输出选择电压Vnset。然后，解码器32A向列选择线CL1施加从电压选择电路31A供应的选择电压Vpset(在该示例中，6V)，并且解码器32B向列选择线CL2施加从电压选择电路31B供应的选择电压Vnset(在该示例中，0V)。因此，阵列驱动器AD可以对存储器单元MC5和MC26执行设置操作OP1。

在存储器阵列部MAU中，可以同时访问满足如下所述的两个条件的两个存储器单元MC。第一条件是两个存储器单元MC中的一个耦接到行选择线RL0至RL3中的一个，而另一个耦接到行选择线RL4至RL7中的一个。换句话说，两个存储器单元MC中的一个形成在存储层L1中，而另一个形成在存储层L2中。另外，第二条件是两个存储器单元MC中的一个耦接到列选择线CL0和CL1之一，而另一个耦接到列选择线CL2和CL3之一。在存储装置1中，只要两个存储器单元MC满足这两个条件，就可以同时访问两个存储器单元MC。

(重置操作OP2)

图10示意性地示出了对两个存储器单元MC6和MC25执行重置操作OP2的情况下的操作。图11A和图11B示意性地示出了重置操作OP2中的阵列驱动器AD的操作。图11A示出了行选择线驱动器20的操作，而图11B示出了列选择线驱动器30的操作。在图10中，要施加选择电压Vprst(在该示例中，6V)的选择线由宽实线指示，并且要施加选择电压Vnrst(在该示例中，0V)的选择线由宽虚线指示。

在图10中的示例中，行选择线驱动器20将选择电压Vprst(在该示例中，6V)施加到行选择线RL1，将选择电压Vnrst(在该示例中，0V)施加到行选择线RL6，并且将非选择电压Vinh(在该示例中，3V)施加到其余的行选择线RL0、RL2至RL5和RL7。另外，列选择线驱动器30将选择电压Vprst(在该示例中，6V)施加到列选择线CL1，将选择电压Vnrst(在该示例中，0V)施加到列选择线CL2，并且将非选择电压Vinh(在该示例中，3V)施加到其余的列选择线CL0和CL3。

此时，如图11A中所示，在行选择线驱动器20中的电压选择电路21A中，晶体管202接通，而晶体管201和203关断。这使得电压选择电路21A输出选择电压Vprst(在该示例中，6V)。同时，在电压选择电路21B中，晶体管222接通，而晶体管221和223关断。这使得电压选择电路21B输出选择电压Vnrst(在该示例中，0V)。换句话说，在行选择线驱动器20中，向晶体管202的栅极供应逻辑信号Vgrrstb，逻辑信号Vgrrstb是逻辑信号Vgrrst的反相信号，并且向晶体管222的栅极供应逻辑信号Vgrrst。这将逻辑信号Vgrrst设置为高电平，从而同时接通晶体管202和222。结果，电压选择电路21A和21B中的每一个输出在重置操作OP2中使用的两个选择电压Vprst和Vnrst中的彼此不同的一个电压。

然后，解码器23A向行选择线RL1施加经由电流限制电路22A从电压选择电路21A供应的选择电压Vprst(在该示例中，6V)，并向行选择线RL0、RL2和RL3施加非选择电压Vinh(在该示例中，3V)。另外，解码器23B向行选择线RL6施加经由电流限制电路22B从电压选择电路21B供应的选择电压Vnrst(在该示例中，0V)，并向行选择线RL4、RL5和RL7施加非选择电压Vinh(在该示例中，3V)。

另外，如图11B中所示，在列选择线驱动器30中的电压选择电路31A中，晶体管303接通，而晶体管301、302和304至306关断。这使得电压选择电路31A输出选择电压Vprst(在该示例中，6V)。同时，在电压选择电路31B中，晶体管324接通，而晶体管321至323、325和326关断。这使得电压选择电路31B输出选择电压Vnrst(在该示例中，0V)。换句话说，在列选择线驱动器30中，向晶体管303的栅极供应逻辑信号Vgcrst1b，该逻辑信号Vgcrst1b是逻辑信号Vgcrst1的反相信号，并且向晶体管324的栅极供应逻辑信号Vgcrst1。这将逻辑信号Vgcrst1设置为高电平，从而同时接通晶体管303和324。结果，电压选择电路31A和31B中的每一个输出在重置操作OP2中使用的两个选择电压Vprst和Vnrst中的彼此不同的一个电压。

然后，解码器32A向列选择线CL1施加从电压选择电路31A供应的选择电压Vprst(在该示例中，6V)，并且向列选择线CL0施加非选择电压Vinh(在该示例中，3V)。另外，解码器32B向列选择线CL2施加从电压选择电路31B供应的选择电压Vnrst(在该示例中，0V)，并且向列选择线CL3施加非选择电压Vinh(在该示例中，3V)。

结果，在存储器阵列部MAU中，如图10中所示，选择两个存储器单元MC6和MC25作为重置操作OP2的目标。

存储器单元MC6是在存储层L0中形成的存储器单元MC；因此，施加到列选择线CL2的选择电压Vnrst(在该示例中，0V)被供应给存储器单元MC6的端子TU，并且施加到行选择线RL1的选择电压Vprst(在该示例中，6V)被供应给存储器单元MC6的端子TL。结果，在存储器单元MC6中，如图4中所示，重置电流Irst(重置电流Irst1)从端子TL流向端子TU，从而重置存储元件VR。如图10、图11A和图11B中所示，重置电流Irst1按顺序流过电压选择电路21A、电流限制电路22A、解码器23A、行选择线RL1、存储器单元MC6、列选择线CL2、解码器32B和电压选择电路31B。

同时，存储器单元MC25是形成在存储层L1中的存储器单元MC；因此，施加到行选择线RL6的选择电压Vnrst(在该示例中，0V)被供应给存储器单元MC25的端子TU，并且施加到列选择线CL1的选择电压Vprst(在该示例中，6V)被供应给存储器单元MC25的端子TL。结果，在存储器单元MC25中，重置电流Irst(重置电流Irst2)从端子TL流向端子TU，从而重置存储元件VR。如图10、图11A和图11B中所示，重置电流Irst2按顺序流过电压选择电路31A、解码器32A、列选择线CL1、存储器单元MC25、行选择线RL6、解码器23B、电流限制电路22B和电压选择电路21B。

因此，在存储器阵列部MAU中，可以同时对两个存储器单元MC(在该示例中，MC6和MC25)执行重置操作OP2。此时，如图10、图11A和图11B中所示，在存储器阵列部MAU中形成彼此不同的两个电流路径。

(感测操作OP3)

图12示意性地示出了在对两个存储器单元MC6和MC25执行感测操作OP3的情况下的操作。图13A和图13B示意性地示出了感测操作OP3中的阵列驱动器AD的操作。图13A示出了行选择线驱动器20的操作，而图13B示出了列选择线驱动器30的操作。在图12中，要施加选择电压Vpsns(在该示例中，5V)的选择线由宽实线指示，并且要施加选择电压Vnsns(在该示例中，1V)的选择线由宽虚线指示。

在图12中的示例中，行选择线驱动器20将选择电压Vnsns(在该示例中，1V)施加到行选择线RL1，将选择电压Vpsns(在该示例中，5V)施加到行选择线RL6，并且将非选择电压Vinh(在该示例中，3V)施加到其余的行选择线RL0、RL2至RL5和RL7。另外，列选择线驱动器30将选择电压Vnsns(在该示例中，1V)施加到列选择线CL1，将选择电压Vpsns(在该示例中，5V)施加到列选择线CL2，并且将非选择电压Vinh(在该示例中，3V)施加到其余的列选择线CL0和CL3。

此时，如图13A中所示，在行选择线驱动器20中的电压选择电路21A中，晶体管203接通，而晶体管201和202关断。这使得电压选择电路21A输出选择电压Vnsns(在该示例中，1V)。同时，在电压选择电路21B中，晶体管223接通，而晶体管221和222关断。这使得电压选择电路21B输出选择电压Vpsns(在该示例中，5V)。换句话说，在行选择线驱动器20中，向晶体管203的栅极供应逻辑信号Vgrsns，并且向晶体管223的栅极供应逻辑信号Vgrsnsb，逻辑信号Vgrsnsb是逻辑信号Vgrsns的反相信号。这将逻辑信号Vgrsns设置为高电平，从而同时接通晶体管203和223。结果，电压选择电路21A和21B中的每一个输出在感测操作OP3中使用的两个选择电压Vpsns和Vnsns中的彼此不同的一个电压。

然后，解码器23A向行选择线RL1施加经由电流限制电路22A从电压选择电路21A供应的选择电压Vnsns(在该示例中，1V)，并且向行选择线RL0、RL2和RL3施加非选择电压Vinh(在该示例中，3V)。另外，解码器23B向行选择线RL6施加经由电流限制电路22B从电压选择电路21B供应的选择电压Vpsns(在该示例中，5V)，并且向行选择线RL4、RL5和RL7施加非选择电压Vinh(在该示例中，3V)。

另外，如图13B中所示，在列选择线驱动器30中的电压选择电路31A中，晶体管306接通，而晶体管301至305关断。这使得电压选择电路31A输出选择电压Vnsns(在该示例中，1V)。同时，在电压选择电路31B中，晶体管325接通，而晶体管321至324和326关断。这使得电压选择电路31B输出选择电压Vpsns(在该示例中，5V)。换句话说，在列选择线驱动器30中，向晶体管306的栅极供应逻辑信号Vgcsns1，并且向晶体管325的栅极供应逻辑信号Vgcsns1b，逻辑信号Vgcsns1b是逻辑信号Vgcsns1的反相信号。这将逻辑信号Vgcsns1设置为高电平，从而同时接通晶体管306和325。结果，电压选择电路31A和31B中的每一个输出在感测操作OP3中使用的两个选择电压Vpsns和Vnsns中的彼此不同的一个电压。

然后，解码器32A向列选择线CL1施加从电压选择电路31A供应的选择电压Vnsns(在该示例中，1V)，并且向列选择线CL0施加非选择电压Vinh(在该示例中，3V)。另外，解码器32B向列选择线CL2施加从电压选择电路31B供应的选择电压Vpsns(在该示例中，5V)，并且向列选择线CL3施加非选择电压Vinh(在该示例中，3V)。

结果，在存储器阵列部MAU中，如图12中所示，选择两个存储器单元MC6和MC25作为感测操作OP3的目标。

存储器单元MC6是形成在存储层L0中的存储器单元MC；因此，施加到列选择线CL2的选择电压Vpsns(在该示例中，5V)被供应给存储器单元MC6的端子TU，并且施加到行选择线RL1的选择电压Vnsns(在该示例中，1V)被供应给存储器单元MC6的端子TL。结果，在存储器单元MC6中，如图4中所示，感测电流Isns(感测电流Isns1)从端子TU流向端子TL。如图12、图13A和图13B中所示，感测电流Isns1按顺序流过电压选择电路31B、解码器32B、列选择线CL2、存储器单元MC6、行选择线RL1、解码器23A、电流限制电路22A和电压选择电路21A。

同时，存储器单元MC25是形成在存储层L1中的存储器单元MC；因此，施加到行选择线RL6的选择电压Vpsns(在该示例中，5V)被供应给存储器单元MC25的端子TU，并且施加到列选择线CL1的选择电压Vnsns(在该示例中，1V)被供应给存储器单元MC25的端子TL。结果，在存储器单元MC25中，感测电流Isns(感测电流Isns2)从端子TU流向端子TL。如图12、图13A和图13B中所示，感测电流Isns2按顺序流过电压选择电路21B、电流限制电路22B、解码器23B、流至行选择线RL6、流至存储器单元MC25、流至列选择线CL1、解码器32A和电压选择电路31A。

因此，在存储器阵列部MAU中，可以同时对两个存储器单元MC(在该示例中，MC6和MC25)执行感测操作OP3。此时，如图12、图13A和图13B中所示，在存储器阵列部MAU中形成彼此不同的两个电流路径。

在该感测操作OP3中，如图13A中所示，在行选择线驱动器20中的感测放大器24A中，向晶体管214的栅极供应作为模拟电压的信号Vsaen。这使得晶体管214用作电流源，并且感测放大器24A通过比较节点N23A处的电压和电压Vref生成信号SAout0。该信号SAout0对应于存储器单元MC6中的存储元件VR的电阻状态RS。换句话说，在前面的描述中，为了便于描述，行选择线RL1处的电压被描述为1V。然而，实际上，电流限制电路22A限制从解码器23A流到电压选择电路21A的电流的电流值；因此，行选择线RL1处的电压与存储器单元M6中的存储元件VR的电阻状态RS对应地变为高于1V的电压。这使得感测放大器24A可以通过比较节点N23A处的电压和电压Vref来读取存储在存储器单元MC6中的数据。

类似地，在感测放大器24B中，向晶体管234的栅极供应作为模拟电压的信号Vsaen。这使得感测放大器24B通过比较节点N23B处的电压和电压Vref生成信号SAout1。该信号SAout1对应于存储器单元MC25中的存储元件VR的电阻状态RS。换句话说，在前面的描述中，为了便于描述，行选择线RL6处的电压被描述为5V。然而，实际上，电流限制电路22B限制从电压选择电路21B流到解码器23B的电流的电流值；因此，行选择线RL6处的电压与存储器单元MC25中的存储元件VR的电阻状态RS对应地变为低于5V的电压。这使得感测放大器24B可以通过比较节点N23B处的电压和电压Vref来读取存储在存储器单元MC25中的数据。

因此，在存储装置1中，使用双驱动器20A和20B构造行选择线驱动器20，以使这些双驱动器20A和20B输出彼此不同的选择电压。另外，使用两个驱动器30A和30B构造列选择线驱动器30，以使这两个驱动器30A和30B输出彼此不同的电压。这允许存储装置1同时访问两个存储器单元MC。特别是，在访问两个存储器单元MC的情况下，在存储装置1中形成彼此不同的两个电流路径。这使得与下面描述的比较示例相比可以增加存储装置1中的数据写入操作和数据读取操作的可靠性。

另外，在存储装置1中，如图3和图6中所示，解码器23A驱动形成在同一层中的行选择线RL0至RL3。因此，将选择电压供应给解码器23A的电压选择电路21A不必输出选择电压Vpset、Vnrst和Vpsns，因此可以减少晶体管的数量。换句话说，行选择线RL0至RL3耦接至存储在存储层L0中的16个存储器单元MC0至MC15的端子TL。因此，对于与行选择线RL0至RL3的所选择的存储器单元MC相关的行选择线RL，解码器23A在设置操作OP1中施加选择电压Vnset，在重置操作OP2中施加选择电压Vprst，并且在感测操作OP3中施加选择电压Vnsns。换句话说，解码器23A不将选择电压Vpset、Vnrst或Vpsns施加到与所选择的存储器单元MC相关的行选择线RL。因此，电压选择电路21A不必输出选择电压Vpset、Vnrst和Vpsns，因此与输出六个选择电压Vpset、Vnset、Vprst、Vnrst、Vpsns和Vnsns的电压选择电路31A和31B(图7)相比，可以减少晶体管的数量。同样，如图3和图6中所示，解码器23B驱动形成在同一层中的行选择线RL4至RL7，因此，电压选择电路21B不必输出选择电压Vnset、Vprst和Vnsns，因此可以减少晶体管数量。

(比较示例)

接下来，描述了根据比较示例的存储装置1R。在存储装置1R中，使用单个驱动器构造行选择线驱动器，并且使用单个驱动器构造列选择线驱动器。与根据本实施例的存储装置1(图1)一样，存储装置1R包括存储器阵列部MAUR。与根据本实施例的存储器阵列部MAU(图2)一样，存储器阵列部MAUR包括行选择线驱动器20R和列选择线驱动器30R。

图14示出了行选择线驱动器20R的构造示例。行选择线驱动器20R包括电压选择电路21R、电流限制电路22R、解码器23R和感测放大器24R。另外，尽管未示出，行选择线驱动器20A还包括反相电路，该反相电路基于从微控制器MCON供应的逻辑信号Vgrset0、Vgrset1、Vgrrst0、Vgrrst1、Vgrsns0、Vgrsns1和Vgr0至Vgr7分别生成逻辑信号Vgrset0b、Vgrset1b、Vgrrst0b、Vgrrst1b、Vgrsns0b、Vgrsns1b和Vgr0b至Vgr7b，其中的每一个是这些逻辑信号中的对应一个的反相信号。

电压选择电路21R基于从微控制器MCON供应的逻辑信号Vgrset0、Vgrset1、Vgrrst0、Vgrrst1、Vgrsns0和Vgrsns1输出选择电压Vpset、Vnset、Vprst、Vnrst、Vpsns和Vnsns中的一个。电压选择电路21R包括晶体管251至256。晶体管251、253和255是p型MOS晶体管，以及晶体管252、254和256是n型MOS晶体管。晶体管251的栅极被供应逻辑信号Vgcset1b，逻辑信号Vgcset1b是逻辑信号Vgrset1的反相信号，源极被供应选择电压Vpset(例如，6V)，以及漏极耦接到节点N21R。晶体管252的栅极被供应逻辑信号Vgrset0，源极被供应选择电压Vnset(例如，0V)，以及漏极耦接到节点N21R。晶体管253的栅极被供应逻辑信号Vgrrst0b，逻辑信号Vgrrst0b是逻辑信号Vgrrst0的反相信号，源极被供应选择电压Vprst(例如，6V)，以及漏极耦接到节点N21R。晶体管254的栅极被供应逻辑信号Vgrrst1，源极被供应选择电压Vnrst(例如，0V)，以及漏极耦接到节点N21R。晶体管255的栅极被供应逻辑信号Vgrsns1b，逻辑信号Vgrsns1b是逻辑信号Vgrsns1的反相信号，源极被供应选择电压Vpsns(例如，5V)，以及漏极耦接到节点N21R。晶体管256的栅极被供应逻辑信号Vgrsns0，源极被供应选择电压Vnsns(例如，1V)，以及漏极耦接到节点N21R。

电流限制电路22R基于从微控制器MCON供应的信号Vpcmp和Vncmp来限制在电压选择电路21R和解码器23R之间流动的电流的电流值。电流限制电路22R包括晶体管257和258。晶体管257是p型MOS晶体管，以及晶体管258是n型MOS晶体管。晶体管257的栅极被供应信号Vpcmp，源极耦接到节点N21R，以及漏极耦接到节点N23R。晶体管258的栅极被供应信号Vncmp，源极耦接到节点N21R，以及漏极耦接到节点N23R。

在设置操作OP1中，在电压选择电路21R输出选择电压Vpset(例如，6V)的情况下，电流限制电路22R基于从微控制器MCON供应的作为模拟电压的信号Vpcmp来将从电压选择电路21R流到解码器23R的电流的电流值限制为预定电流值(例如，10μA)或更小。另外，在设置操作OP1中，在电压选择电路21R输出选择电压Vnset(例如，0V)的情况下，电流限制电路22R基于从微控制器MCON供应的作为模拟电压的信号Vncmp来将从解码器23R流到电压选择电路21R的电流的电流值限制为预定电流值(例如，10μA)或更小。另外，在重置操作OP2中，在电压选择电路21R输出选择电压Vprst(例如，6V)的情况下，电流限制电路22R基于从微控制器MCON供应的低电平信号Vpcmp操作为不限制电流。另外，在重置操作OP2中，在电压选择电路21R输出选择电压Vnrst(例如，0V)的情况下，电流限制电路22R基于从微控制器MCON供应的高电平信号Vncmp操作为不限制电流。另外，在感测操作OP3中，在电压选择电路21R输出选择电压Vpsns(例如，5V)的情况下，电流限制电路22R基于从微控制器MCON供应的作为模拟电压的信号Vpcmp来将从电压选择电路21R流到解码器23R的电流的电流值限制为预定电流值(例如，1μA)或更小。另外，在感测操作OP3中，在电压选择电路21R输出选择电压Vnsns(例如，1V)的情况下，电流限制电路22R基于从微控制器MCON供应的作为模拟电压的信号Vncmp来将从解码器23R流到电压选择电路21R的电流的电流值限制预定电流值(例如，1μA)或更小。

解码器23R基于从微控制器MCON供应的逻辑信号Vgr0至Vgr7，选择性地向行选择线RL0至RL7施加经由电流限制电路22R从电压选择电路21R供应的选择电压。解码器23R包括晶体管259至274。晶体管259至274是n型MOS晶体管。晶体管259的栅极被供应逻辑信号Vgr0，源极耦接到节点N23R，以及漏极耦接到晶体管260的漏极和行选择线RL0。晶体管260的栅极被供应逻辑信号Vgr0b，逻辑信号Vgr0b是逻辑信号Vgr0的反相信号，源极被供应非选择电压Vinh(例如，3V)，以及漏极耦接到晶体管259的漏极和行选择线RL0。晶体管261的栅极被供应逻辑信号Vgr1b，逻辑信号Vgr1b是逻辑信号Vgr1的反相信号，源极被供应非选择电压Vinh(例如，3V)，以及漏极耦接到晶体管262的漏极和行选择线RL1。晶体管262的栅极被供应逻辑信号Vgr1，源极耦接到节点N23R，以及漏极耦接到晶体管261的漏极和行选择线RL1。这同样适用于晶体管263至274。

与感测放大器24A和24B(图6)一样，感测放大器24R基于从微控制器MCON供应的信号Vsaen确定存储器单元MC的电阻状态RS。感测放大器24R具有与感测放大器24A和24B类似的构造。感测放大器24R包括晶体管275至279。例如，晶体管275至279分别对应于感测放大器24A中的晶体管214至218。

图15示出了列选择线驱动器30R的构造示例。列选择线驱动器30R包括电压选择电路31R和解码器32R。另外，尽管未示出，列选择线驱动器30R还包括反相电路，该反相电路基于从微控制器MCON供应的逻辑信号Vgcset0、Vgcset1、Vgcrst0、Vgcrst1、Vgcsns0、Vgcsns1和Vgc0至Vgc3分别生成逻辑信号Vgcset0b、Vgcset1b、Vgcrst0b、Vgcrst1b、Vgcsns0b、Vgcsns1b和Vgc0b至Vgc3b，其中的每一个是这些逻辑信号中的对应一个的反相信号。

电压选择电路31R基于从微控制器MCON供应的逻辑信号Vgcset0、Vgcset1、Vgcrst0、Vgcrst1、Vgcsns0和Vgcsns1输出选择电压Vpset、Vnset、Vprst、Vnrst、Vpsns和Vnsns中的一个。电压选择电路31R具有与电压选择电路31A(图7)类似的构造。电压选择电路31R包括晶体管351至356。晶体管351至356分别对应于电压选择电路31A中的晶体管301至306。晶体管351至356的漏极耦接到节点N32R。

解码器32R基于从微控制器MCON供应的逻辑信号Vgc0至Vgc3，选择性地向列选择线CL0至CL3施加从电压选择电路31R供应的选择电压。解码器32R包括晶体管357至364。晶体管357至364是n型MOS晶体管。晶体管357的栅极被供应逻辑信号Vgc0，源极耦接到节点N32R，以及漏极耦接到晶体管358的漏极和列选择线CL0。晶体管358的栅极被供应逻辑信号Vgc0b，逻辑信号Vgc0b是逻辑信号Vgc0的反相信号，源极被供应非选择电压Vinh(例如，3V)，以及漏极耦接到晶体管357的漏极和列选择线CL0。晶体管359的栅极被供应逻辑信号Vgc1b，逻辑信号Vgc1b是逻辑信号Vgc1的反相信号，源极被供应非选择电压Vinh(例如，3V)，以及漏极耦接到晶体管360的漏极和列选择线CL1。晶体管360的栅极被供应逻辑信号Vgc1，源极耦接到节点N32R，以及漏极耦接到晶体管359的漏极和列选择线CL1。这同样适用于晶体管361至364。

图16示意性地示出了在对两个存储器单元MC5和MC6执行设置操作OP1的情况下的操作。在图16中，要施加选择电压Vpset(在该示例中，6V)的选择线由宽实线指示，并且要施加选择电压Vnset(在该示例中，0V)的选择线由宽虚线指示。

在该示例中，行选择线驱动器20R将选择电压Vnset(在该示例中，0V)施加到行选择线RL1，并且将非选择电压Vinh(在该示例中，3V)施加到其余的行选择线RL0和RL2至RL7。另外，列选择线驱动器30R将选择电压Vpset(在该示例中，6V)施加到列选择线CL1和CL2，并且将非选择电压Vinh(在该示例中，3V)施加到其余的列选择线CL0和CL3。结果，在存储器阵列部MAUR中，如图16中所示，选择两个存储器单元MC5和MC6作为设置操作OP1的目标。

此时，用于设置存储器单元MC5中的存储元件VR的设置电流Iset(设置电流Iset1)流过电压选择电路31R、解码器32R、列选择线CL1、存储器单元MC5、行选择线RL1、解码器23R、电流限制电路22R和电压选择电路21R。另外，用于设置存储器单元MC6中的存储元件VR的设置电流Iset(设置电流Iset2)流过电压选择电路31R、解码器32R、列选择线CL2、存储器单元MC6、行选择线RL1、解码器23R、电流限制电路22R和电压选择电路21R。因此，用于设置两个存储器单元MC的电流流过行选择线RL1、电压选择电路31R、电流限制电路22R和电压选择电路21R，这导致更大的电压下降和存储器单元MC5和MC6中的存储元件VR不能被充分设置的可能性。另外，例如，在由于工艺变化导致存储器单元MC5和MC6的特性存在变化的情况下，存在电流集中地流到存储器单元MC5和MC6中的一个的可能性。在这种情况下，存在存储器单元MC5和MC6中的另一个中的存储元件VR不能被充分设置的可能性。应注意，在该示例中，已经描述了设置操作OP1，但是同样适用于重置操作OP2。因此，在根据比较示例的存储装置1R中，存在降低数据写入操作的可靠性的可能性。

相反，在根据本实施例的存储装置1中，使用双驱动器20A和20B构造行选择线驱动器20，以使这些双驱动器20A和20B输出彼此不同的电压。另外，使用双驱动器30A和30B构造列选择线驱动器30，以使这些双驱动器30A和30B输出彼此不同的电压。因此，在存储器阵列部MAU中，在设置操作OP1(例如，图8、图9A和图9B)和重置操作OP2(例如，图10、图11A和图11B)中同时访问两个存储器单元MC的情况下，形成彼此不同的两个电流路径。例如，这防止了与两个存储器单元MC相关的电流流到一个电路、一条行选择线RL、一条列选择线CL等，从而使得可以抑制电压下降，并且减小发生写入错误的可能性。

此外，在存储装置1中，在存储器阵列部MAU中，在感测操作OP3(例如，图12、图13A和图13B)中同时访问两个存储器单元MC的情况下，形成彼此不同的两个电流路径。这使得可以抑制电压下降，并且减小发生读取错误的可能性。

因此，在存储装置1中，可以抑制电压下降，从而可以减小发生写入错误和读取错误的可能性。结果，可以增加数据写入操作和数据读取操作的可靠性。

另外，在存储装置1中，因此可以增加可靠性，从而可以减小数据写入操作中的写入延迟时间。结果，这使得可以增加写入操作中的数据传输速度。另外，增加读取电流使得可以减小数据读取操作中的读取延迟时间。结果，可以增加读取操作中的数据传输速度。另外，例如，使存储器单元MC小型化或增加堆叠层的数量允许降低每比特的成本。

[效果]

如上所述，在本实施例中，使用双驱动器构造行选择线驱动器，以使这些双驱动器输出彼此不同的选择电压，同时使用双驱动器构造列选择线驱动器，以使这些双驱动器输出彼此不同的选择电压。在同时访问两个存储器单元的情况下，形成彼此不同的两个电流路径，从而使得可以增加数据写入操作和数据读取操作的可靠性。另外，例如，可以以这种方式增加可靠性，从而可以增加数据写入操作和数据读取操作中的数据传输速度，或者降低每比特的成本。

[修改示例1-1]

在前述实施例中，同时访问两个存储器单元MC，但是不必同时恒定地访问两个存储器单元MC。例如，在必要时可以仅访问一个存储器单元MC，或者可以在必要时同时访问三个或更多个存储器单元MC。在下文中，详细描述了本修改示例。

图17示意性地示出了在对一个存储器单元MC(在该示例中，存储器单元MC6)执行设置操作OP1的情况下的操作。图18A和图18B示意性地示出了设置操作OP1中的阵列驱动器AD的操作。图18A示出了行选择线驱动器20的操作，而图18B示出了列选择线驱动器30的操作。图17、图18A和图18B分别对应于根据前述实施例的图8、图9A和图9B。

在图17中的示例中，行选择线驱动器20将选择电压Vnset(在该示例中，0V)施加到行选择线RL1，并将非选择电压Vinh(在该示例中，3V)施加到其余的行选择线RL0和RL2至RL7。另外，列选择线驱动器30将选择电压Vpset(在该示例中，6V)施加到列选择线CL2，并将非选择电压Vinh(在该示例中，3V)施加到其余的列选择线CL0、CL1和CL3。

此时，如图18A中所示，在行选择线驱动器20中的电压选择电路21A中，晶体管201接通，而晶体管202和203关断。这使得电压选择电路21A输出选择电压Vnset(在该示例中，0V)。同时，在电压选择电路21B中，晶体管221接通，而晶体管222和223关断。这使得电压选择电路21B输出选择电压Vpset(在该示例中，6V)。

然后，在解码器23A中，晶体管207、209、211和212接通，而晶体管206、208、210和213关断。结果，解码器23A向行选择线RL1施加经由电流限制电路22A从电压选择电路21A供应的选择电压Vnset(在该示例中，0V)，并且向行选择线RL0、RL2和RL3施加非选择电压Vinh(在该示例中，3V)。

另外，在解码器23B中，晶体管227、228、231和232接通，而晶体管226、229、230和233关断。换句话说，在前述实施例中的示例(图9A)中，晶体管230接通而晶体管231关断，但是在本修改示例(图18A)中，晶体管231接通而晶体管230关断。结果，解码器23B将非选择电压Vinh(在该示例中，3V)施加到四条行选择线RL4至RL7。

另外，如图18B中所示，在列选择线驱动器30中的电压选择电路31A中，晶体管302接通，而晶体管301和303至306关断。这使得电压选择电路31A输出选择电压Vnset(在该示例中，0V)。同时，在电压选择电路31B中，晶体管321接通，而晶体管322至326关断。这使得电压选择电路31B输出选择电压Vpset(在该示例中，6V)。

然后，在解码器32A中，晶体管308和309接通，而晶体管307和310关断。换句话说，在前述实施例中的示例(图9B)中，晶体管310接通而晶体管309关断，但是在本修改示例(图18B)中，晶体管309接通而晶体管310关断。结果，解码器32A将非选择电压Vinh(在该示例中，3V)施加到两条列选择线CL0和CL1。

另外，在解码器32B中，晶体管327和329接通，而晶体管328和330关断。结果，解码器32B向列选择线CL2施加从电压选择电路31B供应的选择电压Vpset(在该示例中，6V)，并且向列选择线CL3施加非选择电压Vinh(在该示例中，3V)。

结果，在存储器阵列部MAU中，如图17中所示，选择一个存储器单元MC6作为设置操作OP1的目标。然后，在存储器阵列部MAU中，如图17、图18A和图18B中所示，设置电流Iset(设置电流Iset1)按顺序通过电压选择电路31B、解码器32B、列选择线CL2、存储器单元MC6、行选择线RL1、解码器23A、电流限制电路22A和电压选择电路21A。

接下来，详细描述了同时访问三个或更多个存储器单元MC的情况的示例。

图19示意性地示出了在对六个存储器单元MC(在该示例中，存储器单元MC6、MC7、MC10、MC11、MC21和MC25)执行设置操作OP1的情况下的操作。图20A和图20B示意性地示出了设置操作OP1中的阵列驱动器AD的操作。图20A示出了行选择线驱动器20的操作，而图20B示出了列选择线驱动器30的操作。图19、图20A和图20B分别对应于图8、图9A和图9B。

在图19中的示例中，行选择线驱动器20将选择电压Vnset(在该示例中，0V)施加到行选择线RL1和RL2，将选择电压Vpset(在该示例中，6V)施加到行选择线RL5和RL6，并且将非选择电压Vinh(在该示例中，3V)施加到其余的行选择线RL0、RL3、RL4和RL7。另外，列选择线驱动器30将选择电压Vpset(在该示例中，6V)施加到列选择线CL2和CL3，将选择电压Vnset(在该示例中，0V)施加到列选择线CL1，并且将非选择电压Vinh(在该示例中，3V)施加到其余的列选择线CL0。

此时，如图20A中所示，在行选择线驱动器20的解码器23A中，晶体管207、209、210和212接通，而晶体管206、208、211和213关断。结果，解码器23A向行选择线RL1和RL2施加经由电流限制电路22A从电压选择电路21A供应的选择电压Vnset(在该示例中，0V)，并且向行选择线RL0和RL3施加非选择电压Vinh(在该示例中，3V)。

另外，在解码器23B中，晶体管227、229、230和232接通，而晶体管226、228、231和233关断。结果，解码器23B向行选择线RL5和RL6施加经由电流限制电路22B从电压选择电路21B供应的选择电压Vpset(在该示例中，6V)，并且向行选择线RL4和RL7施加非选择电压Vinh(在该示例中，3V)。

另外，如图20B中所示，在列选择线驱动器30的解码器32A中，晶体管308和310接通，而晶体管307和309关断。结果，解码器32A将选择电压Vnset(在该示例中，0V)施加到列选择线CL1，并将非选择电压Vinh(在该示例中，3V)施加到列选择线CL0。

另外，在解码器32B中，晶体管327和330接通，而晶体管328和329关断。结果，解码器32B向列选择线CL2和CL3施加从电压选择电路31B供应的选择电压Vpset(在该示例中，6V)。

结果，在存储器阵列部MAU中，如图19中所示，选择六个存储器单元MC6、MC7、MC10、MC11、MC21和MC25作为设置操作OP1的目标。此时，与存储器单元MC21相关的设置电流Iset5和与存储器单元MC25相关的设置电流Iset6的总电流流过列选择线CL1，与存储器单元MC6相关的设置电流Iset1和与存储器单元MC10相关的设置电流Iset3的总电流流过列选择线CL2，并且与存储器单元MC7相关的设置电流Iset2和与存储器单元MC11相关的设置电流Iset4的总电流流过列选择线CL3。另外，设置电流Iset1和Iset2的总电流流过行选择线RL1，设置电流Iset3和Iset4的总电流流过行选择线RL2，设置电流Iset5流过行选择线RL5并且设置电流Iset6流过行选择线RL6。

在这种情况下，与根据前述实施例的在设置操作OP1中选择两个存储器单元MC(图8、图9A和图9B)的情况相比，例如，由于行选择线RL1和RL2以及列选择线CL1至CL3，显着电压可能下降。然而，例如，如果写入错误处于可接受的水平，则可以以这种方式执行操作。

换句话说，例如，在使用根据前述比较示例的存储装置1R对六个存储器单元MC执行设置操作OP1的情况下，例如，如图21中所示，可以选择存储器单元MC5至MC7和MC9至MC11。此时，与存储器单元MC5相关的设置电流Iset1和与存储器单元MC9相关的设置电流Iset4的总电流流过列选择线CL1，与存储器单元MC6相关的设置电流Iset2和与存储器单元MC10相关的设置电流Iset5的总电流流过列选择线CL2，并且与存储器单元MC7相关的设置电流Iset3和与存储器单元MC11相关的设置电流Iset6的总电流流过列选择线CL3。另外，设置电流Iset1至Iset3的总电流流过行选择线RL1，并且设置电流Iset4至Iset6的总电流流过行选择线RL2。因此，在该示例中，例如，与三个存储器单元MC5、MC6和MC7相关的电流流过行选择线RL1，并且例如，与三个存储器单元MC9、MC10和MC11相关的电流流过行选择线RL2，因此导致显着电压下降的可能性。相反，在存储装置1(图19)中，例如，与两个存储器单元MC5和MC6相关的电流流过行选择线RL1。

因此，在存储装置1中，即使在同时访问三个或更多个存储器单元MC的情况下，也可以抑制流过一行选择线RL或一列选择线CL的电流量。这使得可以增加数据写入操作和数据读取操作的可靠性。

[修改示例1-2]

在前述实施例中，行选择线驱动器20将非选择电压Vinh(例如，3V)施加到未从行选择线RL0至RL7中选择的行选择线RL，并且列选择线驱动器30将非选择电压Vihn(例如，3V)施加到未从列选择线CL0至CL3中选择的列选择线CL，但是这不是限制性的。可替换地，可以将未被选择的行选择线RL和列选择线CL设置为浮置状态。在下文中，详细描述了根据本修改示例的存储装置1A。

与根据前述实施例的存储装置1(图1)一样，存储装置1A包括存储器阵列部MAU1。与根据前述实施例的存储器阵列部MAU(图2)一样，存储器阵列部MAU1包括阵列驱动器AD1，阵列驱动器AD1包括行选择线驱动器40和列选择线驱动器50。

图22示出了行选择线驱动器40的构造示例。行选择线驱动器40包括解码器43A和43B。解码器43A对应于根据前述实施例的解码器23A(图6)，其中省略了四个晶体管207、208、211和212。同样，解码器43B对应于根据前述实施例的解码器23B(图6)，其中省略了四个晶体管227、228、231和232。电压选择电路21A、电流限制电路22A、解码器43A和感测放大器24A包括在驱动器40A中，并且电压选择电路21B、电流限制电路22B、解码器43B和感测放大器24B包括在驱动器40B中。

图23示出了列选择线驱动器50的构造示例。列选择线驱动器50包括解码器52A和52B。解码器52A对应于根据前述实施例的解码器32A(图7)，其中省略了两个晶体管308和309。同样，解码器52B对应于根据前述实施例的解码器32B(图7)，其中省略了两个晶体管328和329。电压选择电路31A和解码器52A包括在驱动器50A中，并且电压选择电路31B和解码器52B包括在驱动器50B中。

在存储装置1A中，该构造使得可以减少晶体管的数量。当行选择线RL的数量和列选择线CL的数量较大时，本修改示例更有效。

[修改示例1-3]

在前述实施例中，如图6中所示，行选择线驱动器20中的电压选择电路21A和21B将选择电压供应给解码器23A和23B，并且如图7中所示，列选择线驱动器30中的电压选择电路31A和31B将选择电压供应给解码器32A和32B，但这不是限制性的。可替换地，例如，可以省略电压选择电路31A和31B，并且电压选择电路21A和21B可以将选择电压供应给解码器23A和23B以及解码器32A和32B，或者可以省略电压选择电路21A和21B，并且电压选择电路31A和31B可以将选择电压供应给解码器23A和23B以及解码器32A和32B。在下文中，详细描述了电压选择电路21A和21B将选择电压供应给解码器23A和23B以及解码器32A和32B的示例。

与根据前述实施例的存储装置1(图1)一样，根据本修改示例的存储装置1B包括存储器阵列部MAU2。与根据前述实施例的存储器阵列部MAU(图2)一样，存储器阵列部MAU2包括阵列驱动器AD2，阵列驱动器AD2包括行选择线驱动器60和列选择线驱动器70。

图24示出了行选择线驱动器60的构造示例。行选择线驱动器60包括电压选择电路21A和21B。电压选择电路21A还将选择电压供应给列选择线驱动器70，并且电压选择电路21B还将选择电压供应给列选择线驱动器70。电压选择电路21A、电流限制电路22A、解码器23A和感测放大器24A包括在驱动器60A中，并且电压选择电路21B、电流限制电路22B、解码器23B和感测放大器24B包括在驱动器60B中。

图25示出了列选择线驱动器70的构造示例。列选择线驱动器70包括晶体管71至74。另外，尽管未示出，列选择线驱动器70还包括反相电路，该反相电路基于从微控制器MCON供应的逻辑信号Vgsw和Vgc0至Vgc3分别生成逻辑信号Vgswb和Vgc0b至Vgc3b，其中的每一个是这些逻辑信号中的对应一个的反相信号。

晶体管71的栅极被供应逻辑信号Vgswb，逻辑信号Vgswb是逻辑信号Vgsw的反相信号，源极耦接到电压选择电路21A的节点N21A，以及漏极耦接到节点N32A。晶体管72的栅极被供应逻辑信号Vgswb，逻辑信号Vgswb是逻辑信号Vgsw的反相信号，源极耦接到电压选择电路21B的节点N21B，以及漏极耦接到节点N32B。晶体管73的栅极被供应逻辑信号Vgsw，源极耦接到电压选择电路21A的节点N21A，以及漏极耦接到节点N32B。晶体管74的栅极被供应逻辑信号Vgsw，源极耦接到电压选择电路21B的节点N21B，以及漏极耦接到节点N32A。解码器32A包括在驱动器70A中，并且解码器32B包括在驱动器70B中。

这里，包括晶体管71至74的电路对应于本公开中的“第五供应部分”的具体示例。逻辑信号Vgsw和Vgswb对应于本公开中的“第五选择信号线”的具体示例。

接下来，如图8中所示的情况那样，描述了在对两个存储器单元MC6和MC25执行设置操作OP1的情况下的阵列驱动器AD2的操作。

图26A和图26B示意性地示出了设置操作OP1中的阵列驱动器AD2的操作。图26A示出了行选择线驱动器60的操作，而图26B示出了列选择线驱动器70的操作。

在该示例中，如图8中所示，行选择线驱动器60将选择电压Vnset(在该示例中，0V)施加到行选择线RL1，将选择电压Vpset(在该示例中，6V)施加到行选择线RL6，并且将非选择电压Vinh(在该示例中，3V)施加到其余的行选择线RL0、RL2至RL5和RL7。另外，列选择线驱动器70将选择电压Vnset(在该示例中，0V)施加到列选择线CL1，将选择电压Vpset(在该示例中，6V)施加到列选择线CL2，并且将非选择电压Vinh(在本例中，3V)施加到其余的列选择线CL0和CL3。

此时，如图26A中所示，在行选择线驱动器60中的电压选择电路21A中，晶体管201接通，而晶体管202和203关断。这使得电压选择电路21A输出选择电压Vnset(在该示例中，0V)。然后，电压选择电路21A经由电流限制电路22A将选择电压Vnset(在该示例中，0V)供应给解码器23A，并且供应给列选择线驱动器70。同时，在电压选择电路21B中，晶体管221接通而晶体管222和223关断。这使得电压选择电路21B输出选择电压Vpset(在该示例中，6V)。然后，电压选择电路21B经由电流限制电路22B将选择电压Vpset(在该示例中，6V)供应给解码器23B，并且供应给列选择线驱动器70。

解码器23A向行选择线RL1施加经由电流限制电路22A从电压选择电路21A供应的选择电压Vnset(在该示例中，0V)，并且向行选择线RL0、RL2和RL3施加非选择电压Vinh(在该示例中，3V)。另外，解码器23B向行选择线RL6施加经由电流限制电路22B从电压选择电路21B供应的选择电压Vpset(在该示例中，6V)，并且向行选择线RL4、RL5和RL7施加非选择电压Vinh(在该示例中，3V)。

另外，如图26B中所示，在列选择线驱动器70中，晶体管71和72接通，而晶体管73和74关断。因此，向解码器32A供应由电压选择电路21A输出的选择电压Vnset(例如，0V)，并且向解码器32B供应由电压选择电路21B输出的选择电压Vpset(例如，6V)。

然后，解码器32A向列选择线CL1施加从电压选择电路21A供应的选择电压Vnset(在该示例中，0V)，并且向列选择线CL0施加非选择电压Vinh(在该示例中，3V)。另外，解码器32B向列选择线CL2施加从电压选择电路21B供应的选择电压Vpset(在该示例中，6V)，并且向列选择线CL3施加非选择电压Vinh(在该示例中，3V)。

结果，在存储器阵列部MAU2中，如图8中所示，选择两个存储器单元MC6和MC25作为设置操作OP1的目标。

应注意，在该示例中，已经描述了对存储器单元MC6和MC25执行设置操作OP1的示例。可替换地，例如，在对存储器单元MC5和MC26执行设置操作OP1的情况下，在列选择线驱动器70中，晶体管73和74接通，而晶体管71和72关断。因此，向解码器32A供应由行选择线驱动器60中的电压选择电路21B输出的选择电压Vpset(例如，6V)，并且向解码器32B供应由行选择线驱动器60中的电压选择电路21A输出的选择电压Vnset(例如，0V)。这使得解码器32A向列选择线CL1施加从电压选择电路21B供应的选择电压Vpset(在该示例中，6V)，并且向列选择线CL0施加非选择电压Vinh(在该示例中，3V)。另外，解码器32B向列选择线CL2施加从电压选择电路21A供应的选择电压Vnset(在该示例中，0V)，并向列选择线CL3施加非选择电压Vinh(在该示例中，3V)。因此，在阵列驱动器AD2中，可以对存储器单元MC5和MC26执行设置操作OP1。

在存储装置1B中，该构造使得可以减少晶体管的数量。

[修改示例1-4]

在前述实施例中，如图3和图6中所示，行选择线驱动器20中的解码器23A驱动形成在同一层中的行选择线RL0至RL3，并且解码器23B驱动形成在同一层中的行选择线RL4至RL7，但这不是限制性的。可替换地，例如，每个解码器可以驱动行选择线RL0至RL7中的形成在不同层中的行选择线RL。在下文中，详细描述了根据本修改示例的存储装置1C。

与根据前述实施例的存储装置1(图1)一样，存储装置1C包括存储器阵列部MAU3。与根据前述实施例的存储器阵列部MAU(图2)一样，存储器阵列部MAU3包括阵列驱动器AD3，阵列驱动器AD3包括行选择线驱动器80和列选择线驱动器30。

图27示出了行选择线驱动器80的构造示例。行选择线驱动器80包括电压选择电路81A和81B以及解码器83A和83B。另外，尽管未示出，行选择线驱动器80还包括反相电路，该反相电路基于从微控制器MCON供应的逻辑信号Vgrset0、Vgrset1、Vgrrst0、Vgrrst1、Vgrsns0、Vgrsns1和Vgr0至Vgr7分别生成逻辑信号Vgrset0b、Vgrset1b、Vgrrst0b、Vgrrst1b、Vgrsns0b、Vgrsns1b和Vgr0b至Vgr7b，其中的每一个是这些逻辑信号中的对应一个的反相信号。

电压选择电路81A基于从微控制器MCON供应的逻辑信号Vgrset0、Vgrset1、Vgrrst0、Vgrrst1、Vgrsns0和Vgrsns1输出选择电压Vpset、Vnset、Vprst、Vnrst、Vpsns和Vnsns中的一个。换句话说，在前述实施例中的示例(图6)中，电压选择电路21A输出三个选择电压Vnset、Vprst和Vnsns中的一个。相反，在本修改示例(图27)中，电压选择电路81A输出六个选择电压Vpset、Vnset、Vprst、Vnrst、Vpsns和Vnsns中的一个。电压选择电路81A包括晶体管201P、201N、202P、202N、203P和203N。晶体管201P、202P和203P是p型MOS晶体管，而晶体管201N、202N和203N是n型MOS晶体管。晶体管201P的栅极被供应逻辑信号Vgcset1b，逻辑信号Vgcset1b是逻辑信号Vgrset1的反相信号，源极被供应选择电压Vpset(例如，6V)，以及漏极耦接到节点N21A。晶体管201N的栅极被供应逻辑信号Vgrset0，源极被供应选择电压Vnset(例如，0V)，以及漏极耦接到节点N21A。晶体管202P的栅极被供应逻辑信号Vgrrst0b，逻辑信号Vgrrst0b是逻辑信号Vgrrst0的反相信号，源极被供应选择电压Vprst(例如，6V)，以及漏极耦接到节点N21A。晶体管202N的栅极被供应逻辑信号Vgrrst1，源极被供应选择电压Vnrst(例如，0V)，以及漏极耦接到节点N21A。晶体管203P的栅极被供应逻辑信号Vgrsns1b，逻辑信号Vgrsns1b是逻辑信号Vgrsns1的反相信号，源极被供应选择电压Vpsns(例如，5V)，以及漏极耦接到节点N21A。晶体管203N的栅极被供应逻辑信号Vgrsns0，源极被供应选择电压Vnsns(例如，1V)，以及漏极耦接到节点N21A。

解码器83A基于从微控制器MCON供应的逻辑信号Vgr0、Vgr1、Vgr4和Vgr5，选择性地向行选择线RL0、RL1、RL4和RL5施加经由电流限制电路22A从电压选择电路21A供应的选择电压。换句话说，在前述实施例中的示例(图6)中，解码器23A基于逻辑信号Vgr0至Vgr3选择性地将选择电压施加到行选择线RL0至RL3。相反，在本修改示例(图27)中，解码器83A基于逻辑信号Vgr0、Vgr1、Vgr4和Vgr5选择性地将选择电压施加到行选择线RL0、RL1、RL4和RL5。在解码器83A中，晶体管210的栅极被供应逻辑信号Vgr4，源极耦接到节点N23A，以及漏极耦接到晶体管211的漏极和行选择线RL4。晶体管211的栅极被供应逻辑信号Vgr4b，逻辑信号Vgr4b是逻辑信号Vgr4的反相信号，源极被供应非选择电压Vinh(例如，3V)，以及漏极耦接到晶体管210的漏极和行选择线RL4。晶体管212的栅极被供应逻辑信号Vgr5b，逻辑信号Vgr5b是逻辑信号Vgr5的反相信号，源极被供应非选择电压Vinh(例如，3V)，以及漏极耦接到晶体管213的漏极和行选择线RL5。晶体管213的栅极被供应逻辑信号Vgr5，源极耦接到节点N23A，以及漏极耦接到晶体管212的漏极和行选择线RL5。

与电压选择电路81A一样，电压选择电路81B基于从微控制器MCON供应的逻辑信号Vgrset0、Vgrset1、Vgrrst0、Vgrrst1、Vgrsns0和Vgrsns1输出选择电压Vpset、Vnset、Vprst、Vnrst、Vpsns和Vnsns中的一个。电压选择电路81B包括晶体管221P、221N、222P、222N、223P和223N。晶体管221P、222P和223P是p型MOS晶体管，而晶体管221N、222N和223N是n型MOS晶体管。晶体管221P的栅极被供应逻辑信号Vgcset0b，逻辑信号Vgcset0b是逻辑信号Vgrset0的反相信号，源极被供应选择电压Vpset(例如，6V)，以及漏极耦接到节点N21B。晶体管221N的栅极被供应逻辑信号Vgrset1，源极被供应选择电压Vnset(例如，0V)，以及漏极耦接到节点N21B。晶体管222P的栅极被供应逻辑信号Vgrrst1b，逻辑信号Vgrrst1b是逻辑信号Vgrrst1的反相信号，源极被供应选择电压Vprst(例如，6V)，以及漏极耦接到节点N21B。晶体管222N的栅极被供应逻辑信号Vgrrst0，源极被供应选择电压Vnrst(例如，0V)，以及漏极耦接到节点N21B。晶体管223P的栅极被供应逻辑信号Vgrsns0b，逻辑信号Vgrsns0b是逻辑信号Vgrsns0的反相信号，源极被供应选择电压Vpsns(例如，5V)，以及漏极耦接到节点N21B。晶体管223N的栅极被供应逻辑信号Vgrsns1，源极被供应选择电压Vnsns(例如，1V)，以及漏极耦接到节点N21B。

与解码器83A一样，解码器83B基于从微控制器MCON供应的逻辑信号Vgr2、Vgr3、Vgr6和Vgr7，选择性地向行选择线RL2、RL3、RL6和RL7施加经由电流限制电路22B从电压选择电路21B供应的选择电压。在解码器83B中，晶体管226的栅极被供应逻辑信号Vgr2，源极耦接到节点N23B，以及漏极耦接到晶体管227的漏极和行选择线RL2。晶体管227的栅极被供应逻辑信号Vgr2b，逻辑信号Vgr2b是逻辑信号Vgr2的反相信号，源极被供应非选择电压Vinh(例如，3V)，以及漏极耦接到晶体管226的漏极和行选择线RL2。晶体管228的栅极被供应逻辑信号Vgr3b，逻辑信号Vgr3b是逻辑信号Vgr3的反相信号，源极被供应非选择电压Vinh(例如，3V)，以及漏极耦接到晶体管229的漏极和行选择线RL3。晶体管229的栅极被供应逻辑信号Vgr3，源极耦接到节点N23B，以及漏极耦接到晶体管228的漏极和行选择线RL3。

电压选择电路81A、电流限制电路22A、解码器83A和感测放大器24A包括在驱动器80A中，以及电压选择电路81B、电流限制电路22B、解码器83B和感测放大器24B包括在驱动器80B中。例如，如图28中所示，驱动器80A在衬底表面S中形成在行选择线RL0、RL1、RL4和RL5下方的区域SA中。同样，驱动器80B在衬底表面S中形成在行选择线RL2、RL3、RL6和RL7下方的区域SB中。因此，在存储装置1C中，可以简化行选择线驱动器80和行选择线RL0至RL8之间的布线。

[修改示例1-5]

在前述实施例中，如图1和图2中所示，在每个存储器阵列部MAU中，行选择线驱动器20和列选择线驱动器30驱动存储器阵列部MAU中的存储器阵列MA，但这不是限制性的。可替换地，例如，行选择线驱动器20中的驱动器20A可以驱动存储器阵列部MAU中的彼此不同的两个存储器阵列MA，或者驱动器20B可以驱动存储器阵列部MAU中的彼此不同的两个存储器阵列MA。同样地，列选择线驱动器30中的驱动器30A可以驱动存储器阵列部MAU中的彼此不同的两个存储器阵列MA，或者驱动器30B可以驱动存储器阵列部MAU中的彼此不同的两个存储器阵列MA。在下文中，参考示例描述了本修改示例。

图29示出了根据本修改示例的存储装置1D的构造示例。在该示例中，驱动器30A驱动两个存储器阵列MA(例如，第(n-1)个存储器阵列MA(n-1)和第n个存储器阵列MA(n))中的列选择线CL0和CL1。另外，驱动器30B驱动两个存储器阵列MA(例如，第n个存储器阵列MA(n)和第(n+1)个存储器阵列MA(n+1))中的列选择线CL2和CL3。因此，例如，在第(n-1)个存储器阵列MA(n-1)和第n个存储器阵列MA(n)中，相同的选择电压被施加到列选择线CL0和CL1中的相同列选择线CL。同样地，例如，在第n个存储器阵列MA(n)和第(n+1)个存储器阵列MA(n+1)中，相同的选择电压被施加到列选择线CL2和CL3中的相同列选择线CL。在存储装置1D中，该构造使得可以减少列选择线驱动器30的数量。应当注意，在该示例中，本技术应用于列选择线驱动器30中的驱动器30A和30B，但是可以以类似的方式应用于行选择线驱动器20中的驱动器20A和20B。

[修改示例1-6]

在前述实施例中，如图6中所示，例如，行选择线驱动器20中的解码器23A通过选择性地接通晶体管206、209、210和213，选择性地将选择电压施加到行选择线RL0至RL3，并且，例如，解码器23B通过选择性地接通晶体管226、229、230和233，选择性地将选择电压施加到行选择线RL4至RL7，但这不是限制性的。在下文中，详细描述了根据本修改示例的存储装置1E。与根据前述实施例的存储装置1(图1)一样，存储装置1E包括存储器阵列部MAU5。

图30示出了存储器阵列部MAU5的构造示例。存储器阵列部MAU5包括存储器阵列MA5和阵列驱动器AD5。

存储器阵列MA5包括多条行选择线RL(在该示例中，16条行选择线RL0至RL15)、多条列选择线CL(在该示例中，四条列选择线CL0至CL3)和多个存储器单元MC(在该示例中，64个存储器单元MC0至MC63)。与根据前述实施例的存储器阵列MA(图3)一样，存储器单元MC0至MC31形成在存储层L0中，并且存储器单元MC32至MC63形成在存储层L1中。

阵列驱动器AD5包括行选择线驱动器100和列选择线驱动器30。行选择线驱动器100基于来自微控制器MCON的指令选择性地将电压施加到行选择线RL0至RL15。与根据前述实施例的行选择线驱动器20(图6)一样，行选择线驱动器100包括电压选择电路21A和21B、电流限制电路22A和22B、解码器103A和103B以及感测放大器24A和24B。另外，尽管未示出，但是行选择线驱动器100还包括反相电路，该反相电路基于从微控制器MCON供应的逻辑信号Vgr0至Vgr7和Vgr11至Vgr14分别生成逻辑信号Vgr0b至Vgr7b和Vgr11b至Vgr14b，其中的每一个是这些逻辑信号中的对应一个的反相信号。

图31A示出了解码器103A的构造示例。解码器103A基于从微控制器MCON供应的逻辑信号Vgr0至Vgr3、Vgr11和Vgr12，选择性地向行选择线RL0至RL7施加经由电流限制电路22A从电压选择电路21A供应的选择电压。解码器103A包括晶体管401至420。晶体管401至420是n型MOS晶体管。晶体管401的栅极被供应逻辑信号Vgr11，源极耦接到节点N23A，以及漏极耦接到节点N401。晶体管402的栅极被供应逻辑信号Vgr11b，逻辑信号Vgr11b是逻辑信号Vgr11的反相信号，源极被供应非选择电压Vinh(例如，3V)，以及漏极耦接到节点N401。晶体管403的栅极被供应逻辑信号Vgr12b，逻辑信号Vgr12b是逻辑信号Vgr12的反相信号，源极被供应非选择电压Vinh(例如，3V)，以及漏极耦接到节点N404。晶体管404的栅极被供应逻辑信号Vgr12，源极耦接到节点N23A，以及漏极耦接到节点N404。

晶体管405的栅极被供应逻辑信号Vgr0，源极耦接到节点N401，以及漏极耦接到晶体管406的漏极和行选择线RL0。晶体管406的栅极被供应逻辑信号Vgr0b，逻辑信号Vgr0b是逻辑信号Vgr0的反相信号，源极被供应非选择电压Vinh(例如，3V)，以及漏极耦接到晶体管405的漏极和行选择线RL0。晶体管407的栅极被供应逻辑信号Vgr1b，逻辑信号Vgr1b是逻辑信号Vgr1的反相信号，源极被供应非选择电压Vinh(例如，3V)，以及漏极耦接到晶体管408的漏极和行选择线RL1。晶体管408的栅极被供应逻辑信号Vgr1，源极耦接到节点N401，以及漏极耦接到晶体管407的漏极和行选择线RL1。晶体管409的栅极被供应逻辑信号Vgr2，源极耦接到节点N401，以及漏极耦接到晶体管410的漏极和行选择线RL2。晶体管410的栅极被供应逻辑信号Vgr2b，逻辑信号Vgr2b是逻辑信号Vgr2的反相信号，源极被供应非选择电压Vinh(例如，3V)，以及漏极耦接到晶体管409的漏极和行选择线RL2。晶体管411的栅极被供应逻辑信号Vgr3b，逻辑信号Vgr3b是逻辑信号Vgr3的反相信号，源极被供应非选择电压Vinh(例如，3V)，以及漏极耦接到晶体管412的漏极和行选择线RL3。晶体管412的栅极被供应逻辑信号Vgr3，源极耦接到节点N401，以及漏极耦接到晶体管411的漏极和行选择线RL3。

晶体管413的栅极被供应逻辑信号Vgr0，源极耦接到节点N404，以及漏极耦接到晶体管414的漏极和行选择线RL4。晶体管414的栅极被供应逻辑信号Vgr0b，逻辑信号Vgr0b是逻辑信号Vgr0的反相信号，源极被供应非选择电压Vinh(例如，3V)，以及漏极耦接到晶体管413的漏极和行选择线RL4。晶体管415的栅极被供应逻辑信号Vgr1b，逻辑信号Vgr1b是逻辑信号Vgr1的反相信号，源极被供应非选择电压Vinh(例如，3V)，以及漏极耦接到晶体管416的漏极和行选择线RL5。晶体管416的栅极被供应逻辑信号Vgr1，源极耦接到节点N404，以及漏极耦接到晶体管415的漏极和行选择线RL5。晶体管417的栅极被供应逻辑信号Vgr2，源极耦接到节点N404，以及漏极耦接到晶体管418的漏极和行选择线RL6。晶体管418的栅极被供应逻辑信号Vgr2b，逻辑信号Vgr2b是逻辑信号Vgr2的反相信号，源极被供应非选择电压Vinh(例如，3V)，以及漏极耦接到晶体管417的漏极和行选择线RL6。晶体管419的栅极被供应逻辑信号Vgr3b，逻辑信号Vgr3b是逻辑信号Vgr3的反相信号，源极被供应非选择电压Vinh(例如，3V)，以及漏极耦接到晶体管420的漏极和行选择线RL7。晶体管420的栅极被供应逻辑信号Vgr3，源极耦接到节点N404，以及漏极耦接到晶体管419的漏极和行选择线RL7。

图31B示出了解码器103B的构造示例。解码器103B基于从微控制器MCON供应的逻辑信号Vgr4至Vgr7、Vgr13和Vgr14，选择性地向行选择线RL8至RL15施加经由电流限制电路22B从电压选择电路21B供应的选择电压。解码器103B具有与解码器103A类似的构造。解码器103B包括晶体管421至440。晶体管421至440分别对应于解码器103A中的晶体管401至420。

图32示出了在向行选择线RL0施加供应给节点N23A的选择电压(在该示例中，选择电压Vpset)的情况下的解码器103A的操作示例。在这种情况下，在解码器103A中，晶体管401和403接通，而晶体管402和404关断。因此，选择电压Vpset被施加到节点N401，并且非选择电压Vinh被施加到节点N404。

另外，晶体管405、407、410和411接通，而晶体管406、408、409和412关断。这使得解码器103A向行选择线RL0施加供应给节点N401的选择电压Vpset，并将非选择电压Vinh施加到行选择线RL1至RL3。

另外，晶体管414、415、418和419接通，而晶体管414、416、417和420关断。这同样适用于晶体管415至420。这使得解码器103B将非选择电压Vinh施加到行选择线RL4至RL7。

换句话说，例如，晶体管405和413的栅极被供应相同的逻辑信号Vgr0，因此与晶体管405一样接通晶体管413，并且例如，晶体管406和414的栅极被供应相同的逻辑信号Vgr0b，因此与晶体管406一样关断晶体管414。向节点N401供应选择电压Vpset，从而使导通的晶体管405将选择电压Vpset供应给行选择线RL0。换句话说，供应给节点N23A的选择电压经由两个晶体管401和405供应给行选择线RL0。同时，非选择电压Vinh被供应给节点N404，从而使导通的晶体管413将非选择电压Vinh供应给行选择线RL4。

在存储装置1E中，该构造使得可以减少微控制器MCON和阵列驱动器AD5之间的布线数量。换句话说，例如，在类似于图33中所示的解码器103AR的构造的情况下，八个逻辑信号Vgr0至Vgr7从微控制器MCON供应给解码器103AR。相反，在根据本修改示例的解码器103A(图31A)中，六个逻辑信号Vgr0至Vgr3、Vgr11和Vgr12从微控制器MCON供应给解码器103A。这同样适用于解码器103B。当行选择线RL的数量较大时，本修改示例更有效。结果，在存储装置1E中，可以减少微控制器MCON和阵列驱动器AD5之间的布线数量。应注意，在该示例中，本技术应用于行选择线驱动器20，但是也可以应用于列选择线驱动器30。

[修改示例1-7]

在前述实施例中，如图6中所示，行选择线驱动器20基于逻辑信号Vgr0至Vgr7选择性地将选择电压施加到行选择线RL0至RL7，但是这不是限制性的。可替换地，例如，行选择线驱动器可以基于逻辑信号Vgr0至Vgr3选择性地将选择电压施加到行选择线RL0至RL7。在下文中，详细描述了根据本修改示例的存储装置1F。

与根据前述实施例的存储装置1(图1)一样，存储装置1F包括存储器阵列部MAU6。与根据前述实施例的存储器阵列部MAU(图2)一样，存储器阵列部MAU6包括阵列驱动器AD6，阵列驱动器AD6包括行选择线驱动器120和列选择线驱动器30。

图34示出了行选择线驱动器120的构造示例。行选择线驱动器120包括解码器123B。另外，尽管未示出，但是行选择线驱动器120还包括反相电路，该反相电路基于从微控制器MCON供应的逻辑信号Vgrset、Vgrrst、Vgrsns和Vgr0至Vgr3分别生成逻辑信号Vgrsetb、Vgrrstb、Vgrsnsb和Vgr0b到Vgr3b，其中的每一个是这些逻辑信号中的对应一个的反相信号。

与解码器23A一样，解码器123B基于从微控制器MCON供应的逻辑信号Vgr0至Vgr3，选择性地向行选择线RL4至RL7施加经由电流限制电路22B从电压选择电路21B供应的选择电压。换句话说，在前述实施例中的示例(图6)中，解码器23B基于逻辑信号Vgr4至Vgr7选择性地将选择电压施加到行选择线RL4至RL7。相反，在本修改示例(图34)中，解码器123B基于逻辑信号Vgr0至Vgr3选择性地将选择电压施加到行选择线RL4至RL7。晶体管226的栅极被供应逻辑信号Vgr0，源极耦接到节点N23B，以及漏极耦接到晶体管227的漏极和行选择线RL4。晶体管227的栅极被供应逻辑信号Vgr0b，逻辑信号Vgr0b是逻辑信号Vgr0的反相信号，源极被供应非选择电压Vinh(例如，3V)，以及漏极耦接到晶体管226的漏极和行选择线RL4。晶体管228的栅极被供应逻辑信号Vgr1b，逻辑信号Vgr1b是逻辑信号Vgr1的反相信号，源极被供应非选择电压Vinh(例如，3V)，以及漏极耦接到晶体管229的漏极和行选择线RL5。晶体管229的栅极被供应逻辑信号Vgr1，源极耦接到节点N23B，以及漏极耦接到晶体管228的漏极和行选择线RL5。晶体管230的栅极被供应逻辑信号Vgr2，源极耦接到节点N23B，以及漏极耦接到晶体管231的漏极和行选择线RL6。晶体管231的栅极被供应逻辑信号Vgr2b，逻辑信号Vgr2b是逻辑信号Vgr2的反相信号，源极被供应非选择电压Vinh(例如，3V)，以及漏极耦接到晶体管230的漏极和行选择线RL6。晶体管232的栅极被供应逻辑信号Vgr3b，逻辑信号Vgr3b是逻辑信号Vgr3的反相信号，源极被供应非选择电压Vinh(例如，3V)，以及漏极耦接到晶体管233的漏极和行选择线RL7。晶体管233的栅极被供应逻辑信号Vgr4，源极耦接到节点N23B，以及漏极耦接到晶体管232的漏极和行选择线RL7。

电压选择电路21A、电流限制电路22A、解码器23A和感测放大器24A包括在驱动器120A中，以及电压选择电路21B、电流限制电路22B、解码器123B和感测放大器24B包括在驱动器120B中。

图35示意性地示出了在对两个存储器单元MC6和MC21执行设置操作OP1的情况下的操作。图36示出了在设置操作OP1中的行选择线驱动器120的操作。列选择线驱动器30的操作类似于图9B中的操作。

在该示例中，行选择线驱动器120将选择电压Vnset(在该示例中，0V)施加到行选择线RL1，将选择电压Vpset(在该示例中，6V)施加到行选择线RL5，并且将非选择电压Vinh(在该示例中，3V)施加到其余的行选择线RL0、RL2至RL4、RL6和RL7。另外，列选择线驱动器30将选择电压Vnset(在该示例中，0V)施加到列选择线CL1，将选择电压Vpset(在该示例中，6V)施加到列选择线CL2，并且将非选择电压Vinh(在该示例中，3V)施加到其余的列选择线CL0和CL3。

此时，如图36中所示，在行选择线驱动器120的解码器23A中，晶体管207、209、211和212接通，而晶体管206、208、210和213关断。结果，解码器23A向行选择线RL1施加经由电流限制电路22A从电压选择电路21A供应的选择电压Vnset(在该示例中，0V)，并且向行选择线RL0、RL2和RL3施加非选择电压Vinh(在该示例中，3V)。

另外，在解码器123B中，晶体管227、229、231和232接通，而晶体管226、228、230和233关断。换句话说，例如，晶体管209和229的栅极被供应相同的逻辑信号Vgr1，因此与晶体管209一样接通晶体管229，并且例如，晶体管208和228的栅极被供应相同的逻辑信号Vgr1b，因此与晶体管208一样关断晶体管228。结果，解码器123B向行选择线RL5施加经由电流限制电路22B从电压选择电路21B供应的选择电压Vpset(在该示例中，6V)，并且向行选择线RL4、RL6和RL7施加非选择电压Vinh(在该示例中，3V)。

另外，如图9B中所示，列选择线驱动器30中的电压选择电路31A输出选择电压Vnset(在该示例中，0V)，并且电压选择电路31B输出选择电压Vpset(在该示例中，6V)。然后，在解码器32A中，晶体管308和310接通，而晶体管307和309关断。结果，解码器32A将选择电压Vnset(在该示例中，0V)施加到列选择线CL1，并且将非选择电压Vinh(在该示例中，3V)施加到列选择线CL0。另外，在解码器32B中，晶体管327和329接通，而晶体管328和330关断。结果，解码器32B向列选择线CL2施加从电压选择电路31B供应的选择电压Vpset(在该示例中，6V)，并且向列选择线CL3施加非选择电压Vinh(在该示例中，3V)。

结果，在存储器阵列部MAU6中，如图35中所示，选择两个存储器单元MC6和MC21作为设置操作OP1的目标。在存储器阵列部MAU6中，这使得设置电流Iset(设置电流Iset1)按顺序流过电压选择电路31B、解码器32B、列选择线CL2、存储器单元MC6、行选择线RL1、解码器23A、电流限制电路22A和电压选择电路21A，并使设置电流Iset(设置电流Iset2)按顺序流过电压选择电路21B、电流限制电路22B、解码器123B、行选择线RL5、存储器单元MC21、列选择线CL1、解码器32A和电压选择电路31A。

图37示意性地示出了在对一个存储器单元MC6执行设置操作OP1的情况下的操作。图38示出了在设置操作OP1中的行选择线驱动器120的操作。列选择线驱动器30的操作类似于图18B中的操作。

在该示例中，行选择线驱动器120将选择电压Vnset(在该示例中，0V)施加到行选择线RL1，将选择电压Vpset(在该示例中，6V)施加到行选择线RL5，并且将非选择电压Vinh(在该示例中，3V)施加到其余的行选择线RL0、RL2至RL4、RL6和RL7。另外，列选择线驱动器30将选择电压Vpset(在该示例中，6V)施加到列选择线CL2，并将非选择电压Vinh(在该示例中，3V)施加到其余的列选择线CL0、CL1和CL3。

此时，如图38中所示，行选择线驱动器120中的解码器23A向行选择线RL1施加经由电流限制电路22A从电压选择电路21A供应的选择电压Vnset(在该示例中，0V)，并且向行选择线RL0、RL2和RL3施加非选择电压Vinh(在该示例中，3V)。另外，解码器123B向行选择线RL5施加经由电流限制电路22B从电压选择电路21B供应的选择电压Vpset(在该示例中，6V)，并且向行选择线RL4、RL6和RL7施加非选择电压Vinh(在该示例中，3V)。

另外，如图18B中所示，列选择线驱动器30中的电压选择电路31A输出选择电压Vnset(在该示例中，0V)，并且电压选择电路31B输出选择电压Vpset(在该示例中，6V)。然后，在解码器32A中，晶体管308和309接通，而晶体管307和310关断。结果，解码器32A将非选择电压Vinh(在该示例中，3V)施加到两列选择线CL0和CL1。另外，在解码器32B中，晶体管327和329接通，而晶体管328和330关断。结果，解码器32B向列选择线CL2施加从电压选择电路31B供应的选择电压Vpset(在该示例中，6V)，并向列选择线CL3施加非选择电压Vinh(在该示例中，3V)。

结果，在存储器阵列部MAU6中，如图37中所示，选择一个存储器单元MC6作为设置操作OP1的目标。在存储器阵列部MAU6中，这使得设置电流Iset(设置电流Iset1)按顺序流过电压选择电路31B、解码器32B、列选择线CL2、存储器单元MC6、行选择线RL1、解码器23A、电流限制电路22A和电压选择电路21A。

在存储装置1F中，该构造使得可以减少微控制器MCON和阵列驱动器AD6之间的布线数量。当行选择线RL的数量较大时，本修改示例更有效。应注意，在该示例中，本技术应用于行选择线驱动器20，但是也可以应用于列选择线驱动器30。

另外，本技术可以应用于行选择线驱动器20和列选择线驱动器30两者。在下文中，详细描述了根据本修改示例的存储装置1G。

与根据前述实施例的存储装置1(图1)一样，存储装置1G包括存储器阵列部MAU7。与根据前述实施例的存储器阵列部MAU(图2)一样，存储器阵列部MAU7包括阵列驱动器AD7，阵列驱动器AD7包括行选择线驱动器120和列选择线驱动器130。

图39示出了列选择线驱动器130的构造示例。列选择线驱动器130包括电压选择电路131A和131B以及解码器132B。另外，尽管未示出，但是列选择线驱动器130还包括反相电路，该反相电路基于从微控制器MCON供应的逻辑信号Vgc0和Vgc1分别生成逻辑信号Vgc0b和Vgc1b，其中的每一个是这些逻辑信号中的对应一个的反相信号。

电压选择电路131A基于从微控制器MCON供应的逻辑信号Vgcset0b、Vgcset1、Vgcrst0、Vgcrst1b、Vgcsns0b、Vgcsns1和Vgcinh0输出选择电压Vpset、Vnset、Vprst、Vnrst、Vpsns和Vnsns以及非选择电压Vinh中的一个。换句话说，在前述实施例(图7)中，电压选择电路31A基于六个逻辑信号Vgcset0、Vgcset1、Vgcrst0、Vgcrst1、Vgcsns0和Vgcsns1输出六个选择电压Vpset、Vnset、Vprst、Vnrst、Vpsns和Vnsns中的一个。相反，在本修改示例(图39)中，电压选择电路131A基于七个逻辑信号Vgcset0b、Vgcset1、Vgcrst0、Vgcrst1b、Vgcsns0b、Vgcsns1和Vgcinh0输出六个选择电压Vpset、Vnset、Vprst、Vnrst、Vpsns和Vnsns以及非选择电压Vinh中的一个。电压选择电路131A包括晶体管311。晶体管311是n型MOS晶体管。晶体管311的栅极被供应逻辑信号Vgcinh0，源极被供应非选择电压Vinh，以及漏极耦接到节点N32A。

与电压选择电路131A一样，电压选择电路131B基于从微控制器MCON供应的逻辑信号Vgcset2b、Vgcset3、Vgcrst2、Vgcrst3b、Vgcsns2b、Vgcsns3和Vgcinh1输出选择电压Vpset、Vnset、Vprst、Vnrst、Vpsns和Vnsns以及非选择电压Vinh中的一个。电压选择电路131B包括晶体管331。晶体管331是n型MOS晶体管。晶体管331的栅极被供应逻辑信号Vgcinh1，源极被供应非选择电压Vinh，以及漏极耦接到节点N32B。晶体管321的栅极被供应逻辑信号Vgcset2b，逻辑信号Vgcset2b是逻辑信号Vgcset2的反相信号，源极被供应选择电压Vpset(例如，6V)，以及漏极耦接到节点N32B。晶体管322的栅极被供应逻辑信号Vgcset3，源极被供应选择电压Vnset(例如，0V)，以及漏极耦接到节点N32B。晶体管323的栅极被供应逻辑信号Vgcrst3b，逻辑信号Vgcrst3b是逻辑信号Vgcrst3的反相信号，源极被供应选择电压Vprst(例如，6V)，以及漏极耦接到节点N32B。晶体管324的栅极被供应逻辑信号Vgcrst2，源极被供应选择电压Vnrst(例如，0V)，以及漏极耦接到节点N32B。晶体管325的栅极被供应逻辑信号Vgcsns2b，逻辑信号Vgcsns2b是逻辑信号Vgcsns2的反相信号，源极被供应选择电压Vpsns(例如，5V)，以及漏极耦接到节点N32B。晶体管326的栅极被供应逻辑信号Vgcsns3，源极被供应选择电压Vnsns(例如，1V)，以及漏极耦接到节点N32B。

与解码器32A一样，解码器132B基于从微控制器MCON供应的逻辑信号Vgc0和Vgc1，向列选择线CL2和CL3之一施加从电压选择电路31B供应的选择电压。换句话说，在前述实施例中的示例(图7)中，解码器32B基于逻辑信号Vgc2和Vgc3选择性地将选择电压施加到列选择线CL2和CL3。相反，在本修改示例(图39)中，解码器132B基于逻辑信号Vgc0和Vgc1选择性地将选择电压施加到列选择线CL2和CL3。晶体管327的栅极被供应逻辑信号Vgc0，源极耦接到节点N32B，以及漏极耦接到晶体管328的漏极和列选择线CL2。晶体管328的栅极被供应逻辑信号Vgc0b，逻辑信号Vgc0b是逻辑信号Vgc0的反相信号，源极被供应非选择电压Vinh(例如，3V)，以及漏极耦接到晶体管327的漏极和列选择线CL2。晶体管329的栅极被供应逻辑信号Vgc1b，逻辑信号Vgc1b是逻辑信号Vgc1的反相信号，源极被供应非选择电压Vinh(例如，3V)，以及漏极耦接到晶体管330的漏极和列选择线CL3。晶体管330的栅极被供应逻辑信号Vgc1，源极耦接到节点N32B，以及漏极耦接到晶体管329的漏极和列选择线CL3。

电压选择电路131A和解码器32A包括在驱动器130A中，并且电压选择电路131B和解码器132B包括在驱动器130B中。

图40示意性地示出了在对两个存储器单元MC6和MC20执行设置操作OP1的情况下的操作。图41示出了在设置操作OP1中的列选择线驱动器130的操作。行选择线驱动器120的操作类似于图36中的操作。

在该示例中，行选择线驱动器120将选择电压Vnset(在该示例中，0V)施加到行选择线RL1，将选择电压Vpset(在该示例中，6V)施加到行选择线RL5，并且将非选择电压Vinh(在该示例中，3V)施加到其余的行选择线RL0、RL2至RL4、RL6和RL7。另外，列选择线驱动器130将选择电压Vnset(在该示例中，0V)施加到列选择线CL0，将选择电压Vpset(在该示例中，6V)施加到列选择线CL2，并且将非选择电压Vinh(在该示例中，3V)施加到其余的列选择线CL1和CL3。

此时，如图41中所示，在列选择线驱动器130中的电压选择电路131A中，晶体管302接通，而晶体管301、303至306和311关断。这使得电压选择电路131A输出选择电压Vnset(在该示例中，0V)。同时，在电压选择电路131B中，晶体管321接通，而晶体管322至326和331关断。这使得电压选择电路131B输出选择电压Vpset(在该示例中，6V)。

然后，在解码器32A中，晶体管307和309接通，而晶体管308和310关断。结果，解码器32A向列选择线CL1施加从电压选择电路131A供应的选择电压Vnset(在该示例中，0V)，并且向列选择线CL0施加非选择电压Vinh(在该示例中，3V)。

另外，在解码器132B中，晶体管327和329接通，而晶体管328和330关断。换句话说，例如，向晶体管307和327供应相同的逻辑信号Vgc0，从而与晶体管307一样接通晶体管327，并且例如，向晶体管308和328供应相同的逻辑信号Vgc0b，从而与晶体管308一样关断晶体管328。结果，解码器132B向列选择线CL2施加从电压选择电路131B供应的选择电压Vpset(在该示例中，6V)，并且向列选择线CL3施加非选择电压Vinh(在该示例中，3V)。

结果，在存储器阵列部MAU7中，如图40中所示，选择两个存储器单元MC6和MC20作为设置操作OP1的目标。在存储器阵列部MAU7中，这使得设置电流Iset(设置电流Iset1)按顺序流过电压选择电路131B、解码器132B、列选择线CL2、存储器单元MC6、行选择线RL1、解码器23A、电流限制电路22A和电压选择电路21A，并使设置电流Iset(设置电流Iset2)按顺序流过电压选择电路21B、电流限制电路22B、解码器123B、行选择线RL5、存储器单元MC20、列选择线CL0、解码器32A和电压选择电路131A。

图42示意性地示出了在对一个存储器单元MC6执行设置操作OP1的情况下的操作。图43示出了设置操作OP1中的列选择线驱动器130的操作。行选择线驱动器120的操作类似于图38中的操作。

在该示例中，行选择线驱动器120将选择电压Vnset(在该示例中，0V)施加到行选择线RL1，将选择电压Vpset(在该示例中，6V)施加到行选择线RL5，并且将非选择电压Vinh(在该示例中，3V)施加到其余的行选择线RL0、RL2至RL4、RL6和RL7。另外，列选择线驱动器130将选择电压Vpset(在该示例中，6V)施加到列选择线CL2，并将非选择电压Vinh(在该示例中，3V)施加到其余的列选择线CL0、CL1和CL3。

此时，如图43中所示，在列选择线驱动器130中的电压选择电路131A中，晶体管311接通，而晶体管301至306关断。这使得电压选择电路131A输出非选择电压Vinh(在该示例中，3V)。同时，在电压选择电路131B中，晶体管321接通，而晶体管322至326和331关断。这使得电压选择电路131B输出选择电压Vpset(在该示例中，6V)。

然后，在解码器32A中，晶体管307和309接通，而晶体管308和310关断。结果，解码器32A将非选择电压Vinh(在该示例中，3V)施加到列选择线CL0和CL1。

另外，在解码器132B中，晶体管327和329接通，而晶体管328和330关断。结果，解码器132B向列选择线CL2施加从电压选择电路131B供应的选择电压Vpset(在该示例中，6V)，并且向列选择线CL3施加非选择电压Vinh(在该示例中，3V)。

结果，在存储器阵列部MAU7中，如图42中所示，选择一个存储器单元MC6作为设置操作OP1的目标。在存储器阵列部MAU7中，这使得设置电流Iset(设置电流Iset1)按顺序流过电压选择电路31B、解码器132B、列选择线CL2、存储器单元MC6、行选择线RL1、解码器23A、电流限制电路22A和电压选择电路21A。

在存储装置1G中，该构造使得可以减少微控制器MCON和阵列驱动器AD7之间的布线数量。当行选择线RL和列选择线CL的数量较大时，本修改示例更有效。

[其它修改示例]

另外，可以组合这些修改示例中的两个或更多个。

<2.第二实施例>

接下来，描述了根据第二实施例的存储装置2。本实施例与前述第一实施例的不同之处在于存储器阵列中的存储层的数量。应注意，与根据前述第一实施例的存储装置1中的组件基本相同的组件由相同的附图标记表示，并且在适当时省略其描述。如图1中所示，存储装置2包括存储器阵列部MAU10。

图44示出了存储器阵列部MAU10的构造示例。存储器阵列部MAU10包括存储器阵列MA10和阵列驱动器AD10。

存储器阵列MA10包括八条行选择线RL0至RL7、四条行选择线RL10至RL13、八条列选择线CL0至CL7以及64个存储器单元MC0至MC63。行选择线RL0至RL7和列选择线CL0至CL4中的每一个的一端耦接至阵列驱动器AD10。行选择线RL0至RL3中的每一个的另一端耦接到行选择线RL10至RL13中的每一个的一端。

图45示出了存储器阵列MA10的构造示例。行选择线RL0至RL7和RL10至RL13形成为在x-y平面中在x方向上延伸。另外，列选择线CL0至CL7形成为在x-y平面中在y方向上延伸。行选择线RL0至RL3形成在同一层中，列选择线CL0至CL3形成在其中形成行选择线RL0至RL3的层上方的层中，行选择线RL4至RL7形成在其中形成列选择线CL0至CL3的层上方的层中，列选择线CL4至CL7形成在其中形成行选择线RL4至RL7的层上方的层中，并且行选择线RL10至RL13形成在其中形成列选择线CL4至CL7的层上方的层中。因此，在存储器阵列MA10中，交替地安置其中形成行选择线RL的层和形成列选择线CL的层。

在其中形成四条行选择线RL0至RL3的层与其中形成四条列选择线CL0至CL3的层之间的存储层L0中，形成16(＝4×4)个存储器单元MC(MC0至MC15)。同样地，在其中形成四条列选择线CL0至CL3的层与其中形成四条行选择线RL4至RL7的层之间的存储层L1中，形成16(＝4×4)个存储器单元MC(MC16至MC31)，在其中形成四条行选择线RL4至RL7的层与其中形成四条列选择线CL4至CL7的层之间的存储层L2中，形成16(＝4×4)个存储器单元MC(MC32至MC47)，并且其中在形成四条列选择线CL4至CL7的层与其中形成四条行选择线RL10至RL13的层之间的存储层L3中，形成16(＝4×4)个存储器单元MC(MC48至MC63)。

在存储层L0中形成的存储器单元MC(存储器单元MC0至MC15)中，端子TU耦接到列选择线CL0至CL3中的一个，并且端子TL耦接到行选择线RL0至RL3中的一个。同样，在存储层L1中形成的存储器单元MC(存储器单元MC16至MC31)中，端子TU耦接到行选择线RL4至RL7中的一个，并且端子TL耦接到列选择线CL0至CL3中第一个。另外，在存储层L2中形成的存储器单元MC(存储器单元MC32至MC47)中，端子TU耦接到列选择线CL4至CL7中的一个，并且端子TL耦接到行选择线RL4至RL7中的一个。另外，在存储层L3中形成的存储器单元MC(存储器单元MC48至MC63)中，端子TU耦接到行选择线RL10至RL13中的一个，并且端子TL耦接到列选择线CL4至CL7中的一个。换句话说，在存储器单元MC中，不管存储器单元MC形成在存储层L0至L3中的哪一个中，存储元件VR形成在选择元件SE上方。

阵列驱动器AD10(图44)基于来自微控制器MCON的指令，通过选择性地将电压施加到行选择线RL0至RL7和列选择线CL0至CL7，将数据写入存储器单元MC或从存储器单元MC读取数据。阵列驱动器AD10包括行选择线驱动器140和列选择线驱动器150。

图46示出了行选择线驱动器140的构造示例。行选择线驱动器140包括电压选择电路81A和81B、电流限制电路22A和22B、解码器23A和23B以及感测放大器24A和24B。另外，尽管未示出，但是行选择线驱动器20还包括反相电路，该反相电路基于从微控制器MCON供应的逻辑信号Vgrset0、Vgrset1、Vgrrst0、Vgrrst1、Vgrsns0、Vgrsns1和Vgr0至Vgr7分别生成逻辑信号Vgrset0b、Vgrset1b、Vgrrst0b、Vgrrst1b、Vgrsns0b、Vgrsns1b和Vgr0b至Vgr7b，其中的每一个是这些逻辑信号中的对应一个的反相信号。电压选择电路81A、电流限制电路22A、解码器23A和感测放大器24A包括在驱动器140A中，以及电压选择电路81B、电流限制电路22B、解码器23B和感测放大器24B包括在驱动器140B中。

图47示出了列选择线驱动器150的构造示例。列选择线驱动器150包括电压选择电路31A和31B以及解码器152A和152B。另外，尽管未示出，但是列选择线驱动器150还包括反相电路，该反相电路基于从微控制器MCON供应的逻辑信号Vgcset0、Vgcset1、Vgcrst0、Vgcrst1、Vgcsns0、Vgcsns1和Vgc0至Vgc7分别生成逻辑信号Vgcset0b、Vgcset1b、Vgcrst0b、Vgcrst1b、Vgcsns0b、Vgcsns1b和Vgc0b至Vgc7b，其中的每一个是这些逻辑信号中的对应一个的反相信号。电压选择电路31A和解码器152A包括在驱动器150A中，并且电压选择电路31B和解码器152B包括在驱动器150B中。

解码器152A基于从微控制器MCON供应的逻辑信号Vgc0至Vgc3，选择性地向列选择线CL0至CL3施加从电压选择电路31A供应的选择电压。解码器152A包括晶体管371至378。晶体管371至378是n型MOS晶体管。晶体管371的栅极被供应逻辑信号Vgc0，源极耦接到节点N32A，以及漏极耦接到晶体管372的漏极和列选择线CL0。晶体管372的栅极被供应逻辑信号Vgc0b，逻辑信号Vgc0b是逻辑信号Vgc0的反相信号，源极被供应非选择电压Vinh(例如，3V)，以及漏极耦接到晶体管371的漏极和列选择线CL0。晶体管373的栅极被供应逻辑信号Vgc1b，逻辑信号Vgc1b是逻辑信号Vgc1的反相信号，源极被供应非选择电压Vinh(例如，3V)，以及漏极耦接到晶体管374的漏极和列选择线CL1。晶体管374的栅极被供应逻辑信号Vgc1，源极耦接到节点N32A，以及漏极耦接到晶体管373的漏极和列选择线CL1。晶体管375的栅极被供应逻辑信号Vgc2，源极耦接到节点N32A，以及漏极耦接到晶体管376的漏极和列选择线CL2。晶体管376的栅极被供应逻辑信号Vgc2b，逻辑信号Vgc2b是逻辑信号Vgc2的反相信号，源极被供应非选择电压Vinh(例如，3V)，以及漏极耦接到晶体管375的漏极和列选择线CL2。晶体管377的栅极被供应逻辑信号Vgc3b，逻辑信号Vgc3b是逻辑信号Vgc3的反相信号，源极被供应非选择电压Vinh(例如，3V)，以及漏极耦接到晶体管378的漏极和列选择线CL3。晶体管378的栅极被供应逻辑信号Vgc3，源极耦接到节点N32A，以及漏极耦接到晶体管377的漏极和列选择线CL3。

与解码器152A一样，解码器152B基于从微控制器MCON供应的逻辑信号Vgc4至Vgc7，选择性地向列选择线CL4至CL7施加从电压选择电路31B供应的选择电压。解码器152B包括晶体管391至398。晶体管391至398是n型MOS晶体管。晶体管391的栅极被供应逻辑信号Vgc4，源极耦接到节点N32B，以及漏极耦接到晶体管392的漏极和列选择线CL4。晶体管392的栅极被供应逻辑信号Vgc4b，逻辑信号Vgc4b是逻辑信号Vgc4的反相信号，源极被供应非选择电压Vinh(例如，3V)，以及漏极耦接到晶体管391的漏极和列选择线CL4。晶体管393的栅极被供应逻辑信号Vgc5b，逻辑信号Vgc5b是逻辑信号Vgc5的反相信号，源极被供应非选择电压Vinh(例如，3V)，以及漏极耦接到晶体管394的漏极和列选择线CL5。晶体管394的栅极被供应逻辑信号Vgc5，源极耦接到节点N32B，以及漏极耦接到晶体管393的漏极和列选择线CL5。晶体管395的栅极被供应逻辑信号Vgc6，源极耦接到节点N32B，以及漏极耦接到晶体管396的漏极和列选择线CL6。晶体管396的栅极被供应逻辑信号Vgc6b，逻辑信号Vgc6b是逻辑信号Vgc6的反相信号，源极被供应非选择电压Vinh(例如，3V)，以及漏极耦接到晶体管395的漏极和列选择线CL6。晶体管397的栅极被供应作为逻辑信号Vgc7的反相信号的逻辑信号Vgc7b，源极被供应非选择电压Vinh(例如，3V)，以及漏极耦接到晶体管398的漏极和列选择线CL7。晶体管398的栅极被供应逻辑信号Vgc7，源极耦接到节点N32B，以及漏极耦接到晶体管397的漏极和列选择线CL7。

如上所述，在存储装置2中，存储层L0至L3的数量增加，这使得可以增加存储容量并降低每比特的成本。

如上所述，在本实施例中，可以增加存储容量并降低每比特的成本。其它效果类似于前述第一实施例中的效果。

[修改示例2-1]

在前述实施例中，如图45至47中所示，行选择线驱动器140中的解码器23A驱动形成在同一层中的行选择线RL0至RL3，并且解码器23B驱动形成在同一层中的行选择线RL4至RL7。另外，列选择线驱动器150中的解码器152A驱动形成在同一层中的列选择线CL0至CL3，并且解码器152B驱动形成在同一层中的列选择线CL4至CL7。但是，这不是限制性的。在下文中，详细描述了根据本修改示例的存储装置2A。

与根据前述实施例的存储装置2一样，存储装置2A包括存储器阵列部MAU11。与存储器阵列部MAU10(图44)一样，存储器阵列部MAU11包括阵列驱动器AD11，阵列驱动器AD11包括行选择线驱动器160和列选择线驱动器170。

图48示出了行选择线驱动器160的构造示例。行选择线驱动器160包括解码器83A和83B。

解码器83A基于从微控制器MCON供应的逻辑信号Vgr0、Vgr1、Vgr4和Vgr5，选择性地向行选择线RL0、RL1、RL4和RL5施加经由电流限制电路22A从电压选择电路21A供应的选择电压。换句话说，在前述实施例中的示例(图46)中，解码器23A基于逻辑信号Vgr0至Vgr3选择性地将选择电压施加到行选择线RL0至RL3。相反，在本修改示例(图48)中，解码器83A基于逻辑信号Vgr0、Vgr1、Vgr4和Vgr5选择性地将选择电压施加到行选择线RL0、RL1、RL4和RL5。

与解码器83A一样，解码器83B基于从微控制器MCON供应的逻辑信号Vgr2、Vgr3、Vgr6和Vgr7，选择性地向行选择线RL2、RL3、RL6和RL7施加经由电流限制电路22B从电压选择电路21B供应的选择电压。

图49示出了列选择线驱动器170的构造示例。列选择线驱动器170包括解码器172A和172B。

解码器172A基于从微控制器MCON供应的逻辑信号Vgc0、Vgc1、Vgc4和Vgc5，选择性地将从电压选择电路31A供应的选择电压施加到列选择线CL0、CL1、CL4和CL5。换句话说，在前述实施例中的示例(图47)中，解码器152A基于逻辑信号Vgc0至Vgc3选择性地将选择电压施加到列选择线CL0至CL3。相反，在本修改示例(图49)中，解码器172A基于逻辑信号Vgc0、Vgc1、Vgc4和Vgc5选择性地将选择电压施加到列选择线CL0、CL1、CL4和CL5。在解码器172A中，晶体管375的栅极被供应逻辑信号Vgc4，源极耦接到节点N32A，以及漏极耦接到晶体管376的漏极和列选择线CL4。晶体管376的栅极被供应逻辑信号Vgc4b，逻辑信号Vgc4b是逻辑信号Vgc4的反相信号，源极被供应非选择电压Vinh(例如，3V)，以及漏极耦接到晶体管375的漏极和列选择线CL4。晶体管377的栅极被供应逻辑信号Vgc5b，逻辑信号Vgc5b是逻辑信号Vgc5的反相信号，源极被供应非选择电压Vinh(例如，3V)，以及漏极耦接到晶体管378的漏极和列选择线CL5。晶体管378的栅极被供应逻辑信号Vgc5，源极耦接到节点N32A，以及漏极耦接到晶体管377的漏极和列选择线CL5。

与解码器172A一样，解码器172B基于从微控制器MCON供应的逻辑信号Vgc2、Vgc3、Vgc6和Vgc7，选择性地向列选择线CL2、CL3、CL6和CL7施加从电压选择电路31B供应的选择电压。晶体管391的栅极被供应逻辑信号Vgc2，源极耦接到节点N32B，以及漏极耦接到晶体管392的漏极和列选择线CL2。晶体管392的栅极被供应逻辑信号Vgc2b，逻辑信号Vgc2b是逻辑信号Vgc2的反相信号，源极被供应非选择电压Vinh(例如，3V)，以及漏极耦接到晶体管391的漏极和列选择线CL2。晶体管393的栅极被供应逻辑信号Vgc3b，逻辑信号Vgc3b是逻辑信号Vgc3的反相信号，源极被供应非选择电压Vinh(例如，3V)，以及漏极耦接到晶体管394的漏极和列选择线CL3。晶体管394的栅极被供应逻辑信号Vgc3，源极耦接到节点N32B，以及漏极耦接到晶体管393的漏极和列选择线CL3。

在行选择线驱动器160(图48)中，电压选择电路81A、电流限制电路22A、解码器83A和感测放大器24A包括在驱动器160A中，并且电压选择电路81B、电流限制电路22B、解码器83B和感测放大器24B包括在驱动器160B中。另外，在列选择线驱动器170(图49)中，电压选择电路31A和解码器172A包括在驱动器170A中，并且电压选择电路31B和解码器172B包括在驱动器170B中。与存储装置1C(图28)一样，驱动器160A和160B以及驱动器170A和170B中的每一个安置在衬底表面中的适当区域中。在存储装置2A中，这使得可以简化阵列驱动器AD11与行选择线RL0至RL8和列选择线CL0至CL7中的每一个之间的布线。

[修改示例2-2]

在前述实施例中，形成四个存储层L0至L4，但这不是限制性的。可以形成五个或更多个存储层。

[修改示例2-3]

前述第一实施例的每个修改示例可以应用于根据前述实施例的存储装置2。

尽管上面参考一些实施例和修改示例描述了本技术，但是该技术不限于这些实施例等，并且可以以各种方式进行修改。

例如，在前述实施例中，选择电压Vpset被设置为与选择电压Vprst相同的电压，并且选择电压Vnset被设置为与选择电压Vnrst相同的电压，但是这不是限制性的。可替换地，可以将选择电压Vpset设置为与选择电压Vprst不同的电压，并且可以将选择电压Vnset设置为与选择电压Vnrst不同的电压。

另外，例如，在前述实施例中，存储元件VR可能采用两个可识别的电阻状态RS(高电阻状态HRS和低电阻状态LRS)，但这不是限制性的。可替换地，例如，存储元件VR可能采用三个或更多个可识别的电阻状态RS。

另外，例如，在前述实施例中，使用离子源层和电阻改变层的堆叠来构造存储元件VR，但是这不是限制性的。可替换地，例如，可以使用相位改变存储元件，或者可以使用诸如过渡金属氧化物的电阻随机访问元件。另外，例如，可以使用自旋转移力矩(STT；自旋转移力矩)磁隧道结(MTJ；磁隧道结)元件。

应注意，本文描述的效果仅是说明性的而非限制性的，并且可以具有其它效果。

应注意，本技术可以具有以下构造。

(1)一种存储装置，包括：

第一存储部分，包括多条第一布线、多条第二布线和多个第一存储器单元，所述多条第一布线在第一方向上延伸并包括多条第一选择线和多条第二选择线，所述多条第二布线在与所述第一方向交叉的第二方向上延伸并包括多条第三选择线和多条第四选择线，并且所述多个第一存储器单元分别插在所述多条第一布线中的任一条和所述多条第二布线中的任一条之间；

第一选择线驱动器，将第一电压施加到所述多条第一选择线中的一条或多条选择线，并将第二电压施加到所述多条第二选择线中的一条或多条选择线，所述第一电压是第一选择电压和第二选择电压中的一个，并且所述第二电压是所述第一选择电压和所述第二选择电压中的一个且与所述第一电压不同；和

第二选择线驱动器，将第三电压施加到所述多条第三选择线中的一条或多条选择线，并将第四电压施加到所述多条第四选择线中的一条或多条选择线，所述第三电压是所述第一选择电压和所述第二选择电压中的一个，并且所述第四电压是所述第一选择电压和所述第二选择电压中的一个且与所述第三电压不同。

(2)根据(1)所述的存储装置，其中

所述第一选择线驱动器包括

第一驱动器，将所述第一电压施加到所述多条第一选择线中的一条或多条选择线，和

第二驱动器，将所述第二电压施加到所述多条第二选择线中的一条或多条选择线，以及

所述第二选择线驱动器包括

第三驱动器，将所述第三电压施加到所述多条第三选择线中的一条或多条选择线，和

第四驱动器，将所述第四电压施加到所述多条第四选择线中的一条或多条选择线。

(3)根据(2)所述的存储装置，其中

所述第一驱动器包括第一电压施加部分，所述第一电压施加部分包括与所述多条第一选择线对应提供的多个第一开关，并且通过基于第一选择信号选择性地接通所述多个第一开关来将所述第一电压施加到所述多条第一选择线中的一条或多条选择线，以及

所述第二驱动器包括第二电压施加部分，所述第二电压施加部分包括与所述多条第二选择线对应提供的多个第二开关，并且通过基于第二选择信号选择性地接通所述多个第二开关来将所述第二电压施加到所述多条第二选择线中的一条或多条选择线。

(4)根据(3)所述的存储装置，其中，所述第二选择信号是与所述第一选择信号不同的信号。

(5)根据(3)所述的存储装置，其中

所述第一选择信号包括包含第一信号的多个信号，以及

所述第二选择信号包括包含所述第一信号的多个信号。

(6)根据(3)至(5)中任一项所述的存储装置，其中

所述第一驱动器还包括第一供应部分，所述第一供应部分将所述第一电压供应给所述第一电压施加部分，以及

所述第二驱动器还包括第二供应部分，所述第二供应部分将所述第二电压供应给所述第二电压施加部分。

(7)根据(6)所述的存储装置，其中，所述第一供应部分基于电压选择信号选择所述第一选择电压和所述第二选择电压中的一个并作为所述第一电压输出。

(8)根据(6)所述的存储装置，其中，所述第一供应部分输出所述第一选择电压和所述第二选择电压中的固定的一个作为所述第一电压。

(9)根据(3)至(8)中任一项所述的存储装置，其中

所述第三驱动器包括第三电压施加部分，所述第三电压施加部分包括与所述多条第三选择线对应地提供的多个第三开关，并且通过基于第三选择信号选择性地接通所述多个第三开关来将所述第三电压施加到所述多条第三选择线中的一条或多条选择线，以及

所述第四驱动器包括第四电压施加部分，所述第四电压施加部分包括与所述多条第四选择线对应地提供的多个第四开关，并且通过基于第四选择信号选择性地接通所述多个第四开关来将所述第四电压施加到所述多条第四选择线中的一条或多条选择线。

(10)根据(9)所述的存储装置，其中，所述第四选择信号是与所述第三选择信号不同的信号。

(11)根据(9)所述的存储装置，其中

所述第三选择信号包括包含第二信号的多个信号，以及

所述第四选择信号包括包含所述第二信号的多个信号。

(12)根据(9)至(11)中任一项所述的存储装置，其中

所述第三驱动器还包括第三供应部分，所述第三供应部分将所述第三电压供应给所述第三电压施加部分，以及

所述第四驱动器还包括第四供应部分，所述第四供应部分将所述第四电压供应给所述第四电压施加部分。

(13)根据(9)至(11)中任一项所述的存储装置，其中

所述第一驱动器还包括第一电压供应部分，所述第一电压供应部分将所述第一电压供应给所述第一电压施加部分和所述第二选择线驱动器，

所述第二驱动器还包括第二电压供应部分，所述第二电压供应部分将所述第二电压供应给所述第二电压施加部分和所述第二选择线驱动器，以及

所述第二选择线驱动器还包括第五供应部分，所述第五供应部分基于第五选择信号选择性地将从所述第一电压供应部分供应的所述第一电压和从所述第二电压供应部分供应的所述第二电压作为所述第三电压和所述第四电压供应给所述第三电压施加部分和所述第四电压施加部分。

(14)根据(2)至(13)中任一项所述的存储装置，还包括：第二存储部分，所述第二存储部分包括多条第三布线、多条第四布线和多个第二存储器单元，所述多条第三布线在所述第一方向上延伸并包括多条第五选择线和多条第六选择线，所述多条第四布线在所述第二方向上延伸并包括多条第七选择线和多条第八选择线，并且所述多个第二存储器单元分别插在所述多条第三布线中的任一条和所述多条第四布线中的任一条之间，其中

所述多条第八选择线分别与所述多条第四选择线耦接。

(15)根据(2)至(14)中任一项所述的存储装置，其中

所述第一驱动器将非选择电压施加到所述多条第一选择线中的除所述一条或多条选择线以外的选择线，

所述第二驱动器将所述非选择电压施加到所述多条第二选择线中的除所述一条或多条选择线以外的选择线，

所述第三驱动器将所述非选择电压施加到所述多条第三选择线中的除所述一条或多条选择线以外的选择线，以及

所述第四驱动器将所述非选择电压施加到所述多条第四选择线中的除所述一条或多条选择线以外的选择线。

(16)根据(15)所述的存储装置，其中，所述非选择电压是所述第一选择电压和所述第二选择电压之间的电压。

(17)根据(2)至(14)中任一项所述的存储装置，其中

所述第一驱动器将所述多条第一选择线中的除所述一条或多条选择线以外的选择线设置为浮置状态，

所述第二驱动器将所述多条第二选择线中的除所述一条或多条选择线以外的选择线设置为浮置状态，

所述第三驱动器将所述多条第三选择线中的除所述一条或多条选择线以外的选择线设置为浮置状态，以及

所述第四驱动器将所述多条第四选择线中的除所述一条或多条选择线以外的选择线设置为浮置状态。

(18)根据(1)至(6)中任一项所述的存储装置，其中

所述多条第一布线形成在多个第一布线层中，

所述多条第二布线形成在一个或多个第二布线层中，

所述多个第一布线层和所述一个或多个第二布线层交替地堆叠，

在所述多个第一布线层中，所述多条第一选择线和所述多条第二选择线形成在彼此不同的布线层中，以及

所述多个第一存储器单元形成为在堆叠方向上具有相同的朝向。

(19)根据(1)至(6)中任一项所述的存储装置，其中

所述多条第一布线形成在多个第一布线层中，

所述多条第二布线形成在一个或多个第二布线层中，

所述多个第一布线层和所述一个或多个第二布线层交替地形成，

在所述多个第一布线层中，所述多条第一选择线和所述多条第二选择线形成在同一布线层中，以及

所述多个第一存储器单元被提供为在堆叠方向上具有相同的朝向。

(20)根据(1)至(19)中任一项所述的存储装置，其中，所述第一存储器单元包括存储元件，所述存储元件能够采用包括第一电阻状态和第二电阻状态的多个可识别电阻状态。

(21)根据(20)所述的存储装置，其中

所述第一存储器单元具有第一端子和第二端子，

在所述第一选择电压施加到所述第一端子并且所述第二选择电压施加到所述第二端子的情况下，所述存储元件的电阻状态被设置为所述第一电阻状态，以及

在所述第二选择电压施加到所述第一端子并且所述第一选择电压施加到所述第二端子的情况下，所述存储元件的电阻状态被设置为所述第二电阻状态。

(22)一种控制方法，包括：

对于第一存储部分，其中所述第一存储部分包括多条第一布线、多条第二布线和多个第一存储器单元，所述多条第一布线在第一方向上延伸并包括多条第一选择线和多条第二选择线，所述多条第二布线在与所述第一方向交叉的第二方向上延伸并包括多条第三选择线和多条第四选择线，并且所述多个第一存储器单元分别插在所述多条第一布线中的任一条和所述多条第二布线中的任一条之间，

将第一电压施加到所述多条第一选择线中的一条或多条选择线，而将第二电压施加到所述多条第二选择线中的一条或多条选择线，所述第一电压是第一选择电压和第二选择电压中的一个，并且所述第二电压是所述第一选择电压和所述第二选择电压中的一个且与所述第一电压不同；以及

将第三电压施加到所述多条第三选择线中的一条或多条选择线，而将第四电压施加到所述多条第四选择线中的一条或多条选择线，所述第三电压是所述第一选择电压和所述第二选择电压中的一个，并且所述第四电压是所述第一选择电压和所述第二选择电压中的一个且与所述第三电压不同。

本申请要求于2016年12月26日向日本专利局提交的日本优先专利申请JP2016-251416的权益，其全部内容通过引用合并于此。

本领域技术人员应当理解，取决于设计要求和其它因素，可以进行各种修改、组合、子组合和变更，只要它们在所附权利要求或其等同物的范围内。

Claims (20)

1.一种存储装置，包括：

第一存储部分，包括多条第一布线、多条第二布线和多个第一存储器单元，所述多条第一布线在第一方向上延伸并包括多条第一选择线和多条第二选择线，所述多条第二布线在与所述第一方向交叉的第二方向上延伸并包括多条第三选择线和多条第四选择线，并且所述多个第一存储器单元分别插在所述多条第一布线中的对应一条和所述多条第二布线中的对应一条之间；

第一选择线驱动器，将第一电压施加到所述多条第一选择线中的一条或多条选择线，并将第二电压施加到所述多条第二选择线中的一条或多条选择线，所述第一电压是第一选择电压和第二选择电压中的一个，并且所述第二电压是所述第一选择电压和所述第二选择电压中的一个且与所述第一电压不同；和

第二选择线驱动器，将第三电压施加到所述多条第三选择线中的一条或多条选择线，并将第四电压施加到所述多条第四选择线中的一条或多条选择线，所述第三电压是所述第一选择电压和所述第二选择电压中的一个，并且所述第四电压是所述第一选择电压和所述第二选择电压中的一个且与所述第三电压不同，

其中，所述第一选择线驱动器包括

第一驱动器，将所述第一电压施加到所述多条第一选择线中的一条或多条选择线，和

第二驱动器，将所述第二电压施加到所述多条第二选择线中的一条或多条选择线，以及

所述第二选择线驱动器包括

第三驱动器，将所述第三电压施加到所述多条第三选择线中的一条或多条选择线，和

第四驱动器，将所述第四电压施加到所述多条第四选择线中的一条或多条选择线，以及

其中，所述第一驱动器将非选择电压施加到所述多条第一选择线中的除所述一条或多条选择线以外的选择线，

所述第二驱动器将所述非选择电压施加到所述多条第二选择线中的除所述一条或多条选择线以外的选择线，

所述第三驱动器将所述非选择电压施加到所述多条第三选择线中的除所述一条或多条选择线以外的选择线，以及

所述第四驱动器将所述非选择电压施加到所述多条第四选择线中的除所述一条或多条选择线以外的选择线。

2.根据权利要求1所述的存储装置，其中

所述第一驱动器包括第一电压施加部分，所述第一电压施加部分包括与所述多条第一选择线对应提供的多个第一开关，并且通过基于第一选择信号选择性地接通所述多个第一开关来将所述第一电压施加到所述多条第一选择线的一条或多条选择线，以及

所述第二驱动器包括第二电压施加部分，所述第二电压施加部分包括与所述多条第二选择线对应提供的多个第二开关，并且通过基于第二选择信号选择性地接通所述多个第二开关来将所述第二电压施加到所述多条第二选择线中的一条或多条选择线。

3.根据权利要求2所述的存储装置，其中，所述第二选择信号是与所述第一选择信号不同的信号。

4.根据权利要求2所述的存储装置，其中

所述第一选择信号包括包含第一信号的多个信号，以及

所述第二选择信号包括包含所述第一信号的多个信号。

5.根据权利要求2所述的存储装置，其中

所述第一驱动器还包括第一供应部分，所述第一供应部分将所述第一电压供应给所述第一电压施加部分，以及

所述第二驱动器还包括第二供应部分，所述第二供应部分将所述第二电压供应给所述第二电压施加部分。

6.根据权利要求5所述的存储装置，其中，所述第一供应部分基于电压选择信号选择所述第一选择电压和所述第二选择电压中的一个并作为所述第一电压输出。

7.根据权利要求5所述的存储装置，其中，所述第一供应部分输出所述第一选择电压和所述第二选择电压中的固定的一个作为所述第一电压。

8.根据权利要求2所述的存储装置，其中

所述第三驱动器包括第三电压施加部分，所述第三电压施加部分包括与所述多条第三选择线对应提供的多个第三开关，并且通过基于第三选择信号选择性地接通所述多个第三开关来将所述第三电压施加到所述多条第三选择线中的一条或多条选择线，以及

所述第四驱动器包括第四电压施加部分，所述第四电压施加部分包括与所述多条第四选择线对应提供的多个第四开关，并且通过基于第四选择信号选择性地接通所述多个第四开关来将所述第四电压施加到所述多条第四选择线中的一条或多条选择线。

9.根据权利要求8所述的存储装置，其中，所述第四选择信号是与所述第三选择信号不同的信号。

10.根据权利要求8所述的存储装置，其中

所述第三选择信号包括包含第二信号的多个信号，以及

所述第四选择信号包括包含所述第二信号的多个信号。

11.根据权利要求8所述的存储装置，其中

所述第三驱动器还包括第三供应部分，所述第三供应部分将所述第三电压供应给所述第三电压施加部分，以及

所述第四驱动器还包括第四供应部分，所述第四供应部分将所述第四电压供应给所述第四电压施加部分。

12.根据权利要求8所述的存储装置，其中

所述第一驱动器还包括第一电压供应部分，所述第一电压供应部分将所述第一电压供应给所述第一电压施加部分和所述第二选择线驱动器，

所述第二驱动器还包括第二电压供应部分，所述第二电压供应部分将所述第二电压供应给所述第二电压施加部分和所述第二选择线驱动器，以及

所述第二选择线驱动器还包括第五供应部分，所述第五供应部分基于第五选择信号选择性地将从所述第一电压供应部分供应的所述第一电压和从所述第二电压供应部分供应的所述第二电压作为所述第三电压和所述第四电压供应给所述第三电压施加部分和所述第四电压施加部分。

13.根据权利要求1所述的存储装置，还包括：第二存储部分，所述第二存储部分包括多条第三布线、多条第四布线和多个第二存储器单元，所述多条第三布线在所述第一方向上延伸并包括多条第五选择线和多条第六选择线，所述多条第四布线在所述第二方向上延伸并包括多条第七选择线和多条第八选择线，并且所述多个第二存储器单元分别插在所述多条第三布线中的对应一条和所述多条第四布线中的对应一条之间，其中

所述多条第八选择线分别与所述多条第四选择线中的对应一条耦接。

14.根据权利要求1所述的存储装置，其中，所述非选择电压是所述第一选择电压和所述第二选择电压之间的电压。

15.根据权利要求1所述的存储装置，其中

所述第一驱动器将所述多条第一选择线中的除所述一条或多条选择线以外的选择线设置为浮置状态，

所述第二驱动器将所述多条第二选择线中的除所述一条或多条选择线以外的选择线设置为浮置状态，

所述第三驱动器将所述多条第三选择线中的除所述一条或多条选择线以外的选择线设置为浮置状态，以及

所述第四驱动器将所述多条第四选择线中的除所述一条或多条选择线以外的选择线设置为浮置状态。

16.根据权利要求1所述的存储装置，其中

所述多条第一布线形成在多个第一布线层中，

所述多条第二布线形成在一个或多个第二布线层中，

所述多个第一布线层和所述一个或多个第二布线层交替地堆叠，

在所述多个第一布线层中，所述多条第一选择线和所述多条第二选择线形成在彼此不同的布线层中，以及

所述多个第一存储器单元形成为在堆叠方向上具有相同的朝向。

17.根据权利要求1所述的存储装置，其中

所述多条第一布线形成在多个第一布线层中，

所述多条第二布线形成在一个或多个第二布线层中，

所述多个第一布线层和所述一个或多个第二布线层交替地形成，

在所述多个第一布线层中，所述多条第一选择线和所述多条第二选择线形成在同一布线层中，以及

所述多个第一存储器单元被提供为在堆叠方向上具有相同的朝向。

18.根据权利要求1所述的存储装置，其中，所述多个第一存储器单元分别包括存储元件，所述存储元件能够采用包括第一电阻状态和第二电阻状态的多个可识别电阻状态。

19.根据权利要求18所述的存储装置，其中

所述多个第一存储器单元分别具有第一端子和第二端子，

在所述第一选择电压施加到所述第一端子并且所述第二选择电压施加到所述第二端子的情况下，所述存储元件的电阻状态被设置为所述第一电阻状态，以及

在所述第二选择电压施加到所述第一端子并且所述第一选择电压施加到所述第二端子的情况下，所述存储元件的电阻状态被设置为所述第二电阻状态。

20.一种控制方法，包括：

对于第一存储部分，其中所述第一存储部分包括多条第一布线、多条第二布线和多个第一存储器单元，所述多条第一布线在第一方向上延伸并包括多条第一选择线和多条第二选择线，所述多条第二布线在与所述第一方向交叉的第二方向上延伸并包括多条第三选择线和多条第四选择线，并且所述多个第一存储器单元分别插在所述多条第一布线中的对应一条和所述多条第二布线中的对应一条之间，

将第一电压施加到所述多条第一选择线中的一条或多条选择线，而将第二电压施加到所述多条第二选择线中的一条或多条选择线，所述第一电压是第一选择电压和第二选择电压中的一个，并且所述第二电压是所述第一选择电压和所述第二选择电压中的一个且与所述第一电压不同，其中，用第一驱动器将所述第一电压施加到所述多条第一选择线中的一条或多条选择线，并且用第二驱动器将所述第二电压施加到所述多条第二选择线中的一条或多条选择线；以及

将第三电压施加到所述多条第三选择线中的一条或多条选择线，而将第四电压施加到所述多条第四选择线中的一条或多条选择线，所述第三电压是所述第一选择电压和所述第二选择电压中的一个，并且所述第四电压是所述第一选择电压和所述第二选择电压中的一个且与所述第三电压不同，其中，用第三驱动器将所述第三电压施加到所述多条第三选择线中的一条或多条选择线，并且用第四驱动器将所述第四电压施加到所述多条第四选择线中的一条或多条选择线，以及

所述控制方法还包括：

用第一驱动器将非选择电压施加到所述多条第一选择线中的除所述一条或多条选择线以外的选择线，

用第二驱动器将所述非选择电压施加到所述多条第二选择线中的除所述一条或多条选择线以外的选择线，

用第三驱动器将所述非选择电压施加到所述多条第三选择线中的除所述一条或多条选择线以外的选择线，以及

用第四驱动器将所述非选择电压施加到所述多条第四选择线中的除所述一条或多条选择线以外的选择线。

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