TW201826279A - 記憶裝置及控制方法 - Google Patents

Abstract

本揭露的記憶裝置係具備：第1記憶部，係具有：朝第1方向延伸，含有複數第1及複數第2選擇線的複數第1配線，和朝第2方向延伸，含有複數第3及複數第4選擇線的複數第2配線，和複數第1記憶胞；和第1選擇線驅動部，係對複數第1選擇線之中的1條以上之選擇線，施加第1及第2選擇電壓之中的第1電壓，並且，對複數第2選擇線之中的1條以上之選擇線，施加第1及第2選擇電壓之中的與第1電壓不同的第2電壓；和第2選擇線驅動部，係對複數第3選擇線之中的1條以上之選擇線，施加第1及第2選擇電壓之中的第3電壓，並且，對複數第4選擇線之中的1條以上之選擇線，施加第1及第2選擇電壓之中的與第3電壓不同的第4電壓。

Description

記憶裝置及控制方法

[0001] 本揭露係有關於，將資料予以記憶的記憶裝置、及此種記憶裝置之控制方法。

[0002] 近年，例如可比快閃記憶體還高速地進行資料存取的使用到電阻變化型記憶體的非揮發性記憶體裝置，係受到矚目。例如，專利文獻1中係揭露，對複數記憶胞同時寫入相同資料的記憶裝置。 [先前技術文獻] [專利文獻] 　　[0003] 　　[專利文獻1]日本特開2006-323924號公報

[0004] 可是，在記憶裝置中，例如期望資料的寫入動作或資料的讀出動作的高信賴性，期待更進一步的信賴性之提升。 　　[0005] 提供可提高信賴性的記憶裝置及控制方法，係被人們所期望。 　　[0006] 本揭露之一實施形態中的記憶裝置，係具備：第1記憶部、第1選擇線驅動部、第2選擇線驅動部。第1記憶部係具有：朝第1方向延伸，含有複數第1選擇線及複數第2選擇線的複數第1配線；和朝與第1方向交叉的第2方向延伸，含有複數第3選擇線及複數第4選擇線的複數第2配線；和分別被插設在複數第1配線之任一者及複數第2配線之任一者之間的複數第1記憶胞。第1選擇線驅動部，係對複數第1選擇線之中的1條以上之選擇線，施加第1選擇電壓及第2選擇電壓之中的第1電壓，並且，對複數第2選擇線之中的1條以上之選擇線，施加第1選擇電壓及第2選擇電壓之中的與第1電壓不同的第2電壓。第2選擇線驅動部，係對複數第3選擇線之中的1條以上之選擇線，施加第1選擇電壓及第2選擇電壓之中的第3電壓，並且，對複數第4選擇線之中的1條以上之選擇線，施加第1選擇電壓及第2選擇電壓之中的與第3電壓不同的第4電壓。 　　[0007] 本揭露之一實施形態中的控制方法，係對第1記憶部，其係具有：朝第1方向延伸，含有複數第1選擇線及複數第2選擇線的複數第1配線；和朝與第1方向交叉的第2方向延伸，含有複數第3選擇線及複數第4選擇線的複數第2配線；和分別被插設在複數第1配線之任一者及複數第2配線之任一者之間的複數第1記憶胞；對複數第1選擇線之中的1條以上之選擇線，施加第1選擇電壓及第2選擇電壓之中的第1電壓，並且，對複數第2選擇線之中的1條以上之選擇線，施加第1選擇電壓及第2選擇電壓之中的與第1電壓不同的第2電壓；對複數第3選擇線之中的1條以上之選擇線，施加第1選擇電壓及第2選擇電壓之中的第3電壓，並且，對複數第4選擇線之中的1條以上之選擇線，施加第1選擇電壓及第2選擇電壓之中的與第3電壓不同的第4電壓。 　　[0008] 在本揭露之一實施形態中的記憶裝置及控制方法中，係對第1記憶部的複數第1選擇線之中的1條以上之選擇線，施加第1電壓，對複數第2選擇線之中的1條以上之選擇線，施加第2電壓。又，對第1記憶部的複數第3選擇線之中的1條以上之選擇線，施加第3電壓，對複數第4選擇線之中的1條以上之選擇線，施加第4電壓。第1電壓係被設定成，第1選擇電壓及第2選擇電壓之中的一方之電壓，第2電壓係被設定成，第1選擇電壓及第2選擇電壓之中的與第1電壓不同之電壓。同樣地，第3電壓係被設定成，第1選擇電壓及第2選擇電壓之中的一方之電壓，第4電壓係被設定成，第1選擇電壓及第2選擇電壓之中的與第3電壓不同之電壓。 　　[0009] 若依據本揭露之一實施形態中的記憶裝置及控制方法，則對複數第1選擇線之中的1條以上之選擇線施加第1電壓，並且，對複數第2選擇線之中的1條以上之選擇線，施加與第1電壓不同的第2電壓，對複數第3選擇線之中的1條以上之選擇線施加第3電壓，並且，對複數第4選擇線之中的1條以上之選擇線，施加與第3電壓不同的第4電壓，因此，可提高信賴性。此外，並非一定限定於這裡所記載的效果，亦可有本揭露中所記載之任一效果。

[0011] 以下，參照圖式來詳細說明本揭露的實施形態。此外，說明係用以下順序來進行。 1.第1實施形態(具有2個記憶層L0、L1的例子) 2.第2實施形態(具有4個記憶層L0～L3的例子) 　　[0012] ＜1.第1實施形態＞ [構成例] 　　圖1係表示一實施形態所述之記憶裝置(記憶裝置1)之一構成例。記憶裝置1，係為使用電阻變化型之記憶元件而記憶資料的非揮發性之記憶裝置。此外，本揭露之實施形態所述之記憶裝置之控制方法，係藉由本實施形態而被具體化，因此一併說明。 　　[0013] 記憶裝置1，係基於來自控制器99之指示，而選擇性地進行資料的寫入動作或資料的讀出動作。該控制器99，係隨應於來自主機(未圖示)之要求，而對記憶裝置1，指示資料的寫入動作或資料的讀出動作。具體而言，控制器99，係對記憶裝置1，指示資料的寫入動作的情況下，則將指示資料之寫入的指令訊號CMD、位址訊號ADR、及資料訊號DT，予以供給。此情況下，記憶裝置1，係在位址訊號ADR所示的位址，寫入資料訊號DT所示的資料。又，控制器99，係對記憶裝置1，指示資料的讀出動作的情況下，則將指示資料之讀出的指令訊號CMD、及位址訊號ADR，予以供給。此情況下，記憶裝置1，係從位址訊號ADR所示的位址讀出資料，將已讀出之資料當作資料訊號DT而供給至控制器99。 　　[0014] 記憶裝置1係具備：介面電路IF、和複數記憶庫BK(此例中係為4個記憶庫BK1～BK4)。複數記憶庫BK之每一者係具有：複數記憶體陣列單元MAU、和微控制器MCON。記憶裝置1，在此例中，被形成在1片半導體基板，係為所謂的半導體記憶晶粒。 　　[0015] 介面電路IF，係與控制器99進行通訊，同時，協調各記憶庫BK的微控制器MCON。 　　[0016] 各記憶庫BK中，複數記憶體陣列單元MAU之每一者，係如後述，具有含有複數記憶胞MC的記憶體陣列MA。複數記憶體陣列單元MAU，係於半導體基板中被配置成矩陣狀。各記憶體陣列單元MAU係被構成為，可用2位元單位來做存取。微控制器MCON，係基於來自介面電路IF之控制訊號，而控制複數記憶體陣列單元MAU之動作。微控制器MCON，係對各記憶體陣列單元MAU進行存取之際，可以用2位元單位來進行存取。 　　[0017] 例如，將各記憶體陣列單元MAU的記憶容量假設成8M位元，在各記憶庫BK中配設約一千個記憶體陣列單元MAU(1k=32×32)的情況下，各記憶庫BK的記憶容量係為約8G位元。因此，在此例中，可將記憶裝置1的記憶容量，設成32G位元。此情況下，例如，控制器99，係可以用2k位元單位來對記憶裝置1做存取。介面電路IF，係基於來來自該控制器99之指示，對1存取選擇1個記憶庫BK。已被選擇之記憶庫BK的微控制器MCON，係對1k個記憶體陣列單元MAU之每一者，以2位元單位進行存取。如此一來，控制器99就對記憶裝置1以2k位元單位寫入資料，或從記憶裝置1以2k位元單位讀出資料。 　　[0018] 圖2係表示記憶體陣列單元MAU之一構成例。記憶體陣列單元MAU係具有：記憶體陣列MA、和陣列驅動部AD。在此例中，為了說明的方便，將記憶體陣列單元MAU的記憶容量假設成32位元。 　　[0019] 記憶體陣列MA係具有：複數行選擇線RL(此例中係為8條行選擇線RL0～RL7)、複數列選擇線CL(此例中係為4條列選擇線CL0～CL3)、複數記憶胞MC(此例中係為32個記憶胞MC0～MC31)。行選擇線RL0～RL7之一端及列選擇線CL0～CL3之一端係被連接至陣列驅動部AD。記憶胞MC0～MC31係於圖2中，對應於行選擇線RL0～RL7與列選擇線CL0～CL3之間的32個交點而被配設。 　　[0020] 此外，在此例中，藉由配設8條行選擇線RL0～RL7及4條列選擇線CL0～CL3，而形成了32(=8×4)個記憶胞MC。例如，如上述，將記憶體陣列單元MAU的記憶容量設成8M位元的情況下，則例如，藉由形成4k條行選擇線RL、2k條列選擇線CL，就可形成8M(=2k×4k)個記憶胞MC。 　　[0021] 圖3係表示記憶體陣列MA之一構成例。記憶體陣列MA，係為所謂的交叉點型之記憶體陣列。行選擇線RL0～RL7，係在平行於半導體之基板面S的XY面內，朝X方向延伸般地而被形成。又，列選擇線CL0～CL3，係於該XY面內，朝Y方向延伸般地而被形成。行選擇線RL0～RL3，係被形成在相同層，在其上的層中形成有列選擇線CL0～CL3。然後，在列選擇線CL0～CL3所被形成的層之上的層，形成有行選擇線RL4～RL7。如此，在記憶體陣列MA中，行選擇線RL所被形成的層、與列選擇線CL所被形成的層，係被交互配置。 　　[0022] 4條行選擇線RL0～RL3所被形成的層與4條列選擇線CL0～CL3所被形成的層之間的記憶層L0中，係被形成有16(=4×4)個記憶胞MC(MC0～MC15)。同樣地，4條列選擇線CL0～CL3所被形成的層與4條行選擇線RL4～RL7所被形成的層之間的記憶層L1中，係被形成有16(=4×4)個記憶胞MC(MC16～MC31)。 　　[0023] 圖4係表示記憶胞MC之一構成例。記憶胞MC，係記憶元件VR、選擇元件SE、和端子TU、TL。 　　[0024] 記憶元件VR，係為電阻變化型之記憶元件，隨應於在兩端間所被施加之電壓的電壓差之極性，其電阻狀態RS係為可逆變化。換言之，記憶元件VR，係隨應於在兩端間通過的電流之方向，其電阻狀態RS係會可逆性地變化。記憶元件VR係可使用例如，離子源層及電阻變化層所層積而成者。記憶元件VR之一端，係被連接至記憶胞MC的端子TU，他端係被連接至選擇元件SE之一端。 　　[0025] 圖5係模式性表示記憶元件VR的電阻值之分布。記憶元件VR，係可採取可識別的2個電阻狀態RS(高電阻狀態HRS及低電阻狀態LRS)。在此例中，高電阻狀態HRS係對應於資料“0”，低電阻狀態LRS係對應於例如資料“1”。亦即，記憶元件VR，係成為將1位元之資料加以記憶的記憶元件而發揮機能。以下，將使其從高電阻狀態HRS變化成低電阻狀態LRS稱之為“設置”，將使其從低電阻狀態LRS變化成高電阻狀態HRS稱之為“重置”。 　　[0026] 選擇元件SE(圖4)，係具有雙方向二極體特性。具體而言，選擇元件SE，係兩端間所被施加之電壓之電壓差之絕對值是大於所定之電壓差的情況下則為導通狀態(導通狀態)，在電壓差之絕對值是小於所定之電壓差的情況下則為非導通狀態(斷開狀態)。選擇元件SE之一端係被連接至記憶元件VR之他端，他端係被連接至記憶胞MC的TL端子。 　　[0027] 端子TU，係為被連接至該記憶胞MC所被形成之記憶層的上方選擇線的端子，端子TL，係為被連接至該記憶胞MC所被形成之記憶層的下方選擇線的端子。具體而言，如圖3所示，在記憶層L0中所被形成之記憶胞MC(記憶胞MC0～MC15)中，端子TU係被連接至列選擇線CL0～CL3之任一者，端子TL係被連接至行選擇線RL0～RL3之任一者。同樣地，在記憶層L1中所被形成之記憶胞MC(記憶胞MC16～MC31)中，端子TU係被連接至行選擇線RL4～RL7之任一者，端子TL係被連接至列選擇線CL0～CL3之任一者。如上述，端子TU係被連接至記憶元件VR之一端，端子TL係被連接至選擇元件SE之他端。換言之，在記憶胞MC中，如圖3所示，不論是被形成在記憶層L0、L1之中的哪一者，記憶元件VR都是被形成在選擇元件SE之上層。 　　[0028] 如此，在記憶裝置1中，係於各記憶層中，層積的順序係為相同，因此可削減成本，同時可提高品質。亦即，例如，在記憶層L0中是將記憶元件VR形成在選擇元件SE之上層，在記憶層L1中是將選擇元件SE形成在記憶元件VR之上層的情況下，製造工程恐怕會變得複雜，又，記憶層L0中所被形成之記憶胞MC的特性與記憶層L1中所被形成之記憶胞MC的特性之間恐怕會產生特性差異。另一方面，在記憶裝置1中，係於各記憶層中，層積的順序都設成相同，因此可簡化製造工程，所以可削減成本。又，由於可以抑制記憶層L0中所被形成之記憶胞MC的特性與記憶層L1中所被形成之記憶胞MC的特性之間的特性差異，因此可提高品質。 　　[0029] 陣列驅動部AD(圖2)，係基於來自微控制器MCON之指示，對行選擇線RL0～RL7、及列選擇線CL0～CL3選擇性地施加電壓，藉此而對記憶胞MC寫入資料，或從記憶胞MC讀出資料。 　　[0030] 陣列驅動部AD，係藉由進行設置動作OP1或重置動作OP2，而對記憶胞MC寫入資料。又，陣列驅動部AD，係藉由進行感測動作OP3，而將記憶胞MC中所被記憶之資料予以讀出。 　　[0031] 具體而言，陣列驅動部AD，係對記憶層L0中所被形成之記憶胞MC0～MC15之中的某個記憶胞MC進行設置動作OP1的情況下，則對該記憶胞MC所涉及之列選擇線CL施加選擇電壓Vpset(例如6V)，同時，對該記憶胞MC所涉及之行選擇線RL施加選擇電壓Vnset(例如0V)，藉此以選擇該記憶胞MC。又，陣列驅動部AD，係對記憶層L1中所被形成之記憶胞MC16～MC31之中的某個記憶胞MC進行設置動作OP1的情況下，則對該記憶胞MC所涉及之行選擇線RL施加選擇電壓Vpset(例如6V)，同時，對該記憶胞MC所涉及之列選擇線CL施加選擇電壓Vnset(例如0V)，藉此以選擇該記憶胞MC。在已被選擇之記憶胞MC中，如圖4所示，端子TU上的電壓會比端子TL上的電壓還高，選擇元件SE係變成導通狀態，從端子TU往端子TL會有設置電流Iset通過，藉此，記憶元件VR係被設置。 　　[0032] 又，陣列驅動部AD，係對記憶層L0中所被形成之記憶胞MC0～MC15之中的某個記憶胞MC進行重置動作OP2的情況下，則對該記憶胞MC所涉及之列選擇線CL施加選擇電壓Vnrst(例如0V)，同時，對該記憶胞MC所涉及之行選擇線RL施加選擇電壓Vprst(例如6V)，藉此以選擇該記憶胞MC。又，陣列驅動部AD，係對記憶層L1中所被形成之記憶胞MC16～MC31之中的某個記憶胞MC進行重置動作OP2的情況下，則對該記憶胞MC所涉及之行選擇線RL施加選擇電壓Vnrst(例如0V)，同時，對該記憶胞MC所涉及之列選擇線CL施加選擇電壓Vprst(例如6V)，藉此以選擇該記憶胞MC。在已被選擇之記憶胞MC中，如圖4所示，端子TL上的電壓會比端子TU上的電壓還高，選擇元件SE係變成導通狀態，從端子TL往端子TU會有重置電流Irst通過，藉此，記憶元件VR係被重置。 　　[0033] 又，陣列驅動部AD，係對記憶層L0中所被形成之記憶胞MC0～MC15之中的某個記憶胞MC進行感測動作OP3的情況下，則對該記憶胞MC所涉及之列選擇線CL施加選擇電壓Vpsns(例如5V)，同時，對該記憶胞MC所涉及之行選擇線RL施加選擇電壓Vnsns(例如1V)，藉此以選擇該記憶胞MC。又，陣列驅動部AD，係對記憶層L1中所被形成之記憶胞MC16～MC31之中的某個記憶胞MC進行感測動作OP3的情況下，則對該記憶胞MC所涉及之行選擇線RL施加選擇電壓Vpsns(例如5V)，同時，對該記憶胞MC所涉及之列選擇線CL施加選擇電壓Vnsns(例如1V)，藉此以選擇該記憶胞MC。在已被選擇之記憶胞MC中，如圖4所示，端子TU上的電壓會比端子TL上的電壓還高，從端子TU往端子TL會有感測電流Isns通過。然後，感測放大器24A、24B(後述)會偵測該記憶胞MC中所產生的電壓，藉此以判別記憶元件VR的電阻狀態RS。在感測動作OP3中，例如相較於設置動作OP1，端子TU上的電壓與端子TL上的電壓之電壓差是較小，因此選擇元件SE無法充分變成導通狀態，所以記憶元件VR係未被設置。其結果為，在感測動作OP3中，記憶元件VR的電阻狀態RS會被維持。 　　[0034] 又，陣列驅動部AD，係對記憶胞MC0～MC31之中的某個記憶胞MC，設置動作OP1、重置動作OP2、及感測動作OP3之任一者都未進行的情況下，則對該記憶胞MC所涉及之行選擇線RL施加非選擇電壓Vinh(例如3V)，同時，對該記憶胞MC所涉及之列選擇線CL施加非選擇電壓Vinh(例如3V)。藉此，在該記憶胞MC中，端子TU、TL上的電壓會變成彼此相等，選擇元件SE係變成斷開狀態，電流係幾乎不會流動。其結果為，在該記憶胞MC中，記憶元件VR的電阻狀態RS會被維持。 　　[0035] 陣列驅動部AD係具有：行選擇線驅動部20、和列選擇線驅動部30。行選擇線驅動部20，係基於來自微控制器MCON之指示，而對行選擇線RL0～RL7選擇性地施加電壓。列選擇線驅動部30，係基於來自微控制器MCON之指示，而對列選擇線CL0～CL3選擇性地施加電壓。以下，詳細說明行選擇線驅動部20及列選擇線驅動部30。 　　[0036] (行選擇線驅動部20) 　　圖6係表示行選擇線驅動部20之一構成例。行選擇線驅動部20係具有：電壓選擇電路21A、21B、電流限制(順從)電路22A、22B、解碼器23A、23B、感測放大器24A、24B。又，行選擇線驅動部20，雖未圖示，但還具有：基於從微控制器MCON所被供給之邏輯訊號Vgrset、Vgrrst、Vgrsns、Vgr0～Vgr7，而將這些邏輯訊號之反轉訊號也就是邏輯訊號Vgrsetb、Vgrrstb、Vgrsns、Vgr0b～Vgr7b分別加以生成的反轉電路。電壓選擇電路21A、電流限制電路22A、解碼器23A、及感測放大器24A，係構成了驅動部20A，電壓選擇電路21B、電流限制電路22B、解碼器23B、及感測放大器24B，係構成了驅動部20B。 　　[0037] 電壓選擇電路21A，係基於從微控制器MCON所被供給之邏輯訊號Vgrset、Vgrrst、Vgrsns，而將選擇電壓Vnset、Vprst、Vnsns之中的任一者予以輸出。電壓選擇電路21A，係具有電晶體201～203。電晶體201、203係為N型的MOS(Metal Oxide Semiconductor)電晶體，電晶體202係為P型的MOS電晶體。對電晶體201的閘極係被供給有邏輯訊號Vgrset，對源極係被供給有選擇電壓Vnset(例如0V)，汲極係被連接至節點N21A。對電晶體202的閘極係被供給有邏輯訊號Vgrrst之反轉訊號也就是邏輯訊號Vgrrstb，對源極係被供給有選擇電壓Vprst(例如6V)，汲極係被連接至節點N21。對電晶體203的閘極係被供給有邏輯訊號Vgrsns，對源極係被供給有選擇電壓Vnsns(例如1V)，汲極係被連接至節點N21。 　　[0038] 電壓選擇電路21A，係於設置動作OP1中，基於從微控制器MCON所被供給之高位準之邏輯訊號Vgrset，而將選擇電壓Vnset(例如0V)予以輸出。又，電壓選擇電路21A，係於重置動作OP2中，基於從微控制器MCON所被供給之高位準之邏輯訊號Vgrrst所相應之低位準之邏輯訊號Vgrrstb，而將選擇電壓Vprst(例如6V)予以輸出。又，電壓選擇電路21A，係於感測動作OP3中，基於從微控制器MCON所被供給之高位準之邏輯訊號Vgrsns，而將選擇電壓Vnsns(例如1V)予以輸出。 　　[0039] 電流限制電路22A，係基於從微控制器MCON所被供給之訊號Vpcmp、Vncmp，而限制電壓選擇電路21A與解碼器23A之間所通過的電流之電流值。電流限制電路22A，係具有電晶體204、205。電晶體204係為P型的MOS電晶體，電晶體205係為N型的MOS電晶體。對電晶體204的閘極係被供給有訊號Vpcmp，源極係被連接至節點N21A，汲極係被連接至節點N23A。對電晶體205的閘極係被供給有訊號Vncmp，源極係被連接至節點N21A，汲極係被連接至節點N23A。 　　[0040] 電流限制電路22A，係於設置動作OP1中，在由電壓選擇電路21A輸出選擇電壓Vnset(例如0V)的情況下，則基於從微控制器MCON所供給之類比電壓也就是訊號Vncmp，而將從解碼器23A往電壓選擇電路21A流動的電流之電流值，限制成所定之電流值(例如10uA)以下。又，電流限制電路22A，係於重置動作OP2中，在由電壓選擇電路21A輸出選擇電壓Vprst(例如6V)的情況下，則基於從微控制器MCON所供給之低位準的訊號Vpcmp，而不限制電流地動作。又，電流限制電路22A，係於感測動作OP3中，在由電壓選擇電路21A輸出選擇電壓Vnsns(例如1V)的情況下，則基於從微控制器MCON所供給之類比電壓也就是訊號Vncmp，而將從解碼器23A往電壓選擇電路21A流動的電流之電流值，限制成所定之電流值(例如1uA)以下。 　　[0041] 解碼器23A，係基於從微控制器MCON所被供給之邏輯訊號Vgr0～Vgr3，將從電壓選擇電路21A透過電流限制電路22A而被供給之選擇電壓，選擇性地施加至行選擇線RL0～RL3。解碼器23A，係具有電晶體206～213。電晶體206～213係為N型的MOS電晶體。對電晶體206的閘極係被供給有邏輯訊號Vgr0，源極係被連接至節點N23A，汲極係被連接至電晶體207的汲極及行選擇線RL0。對電晶體207的閘極係被供給有邏輯訊號Vgr0之反轉訊號也就是邏輯訊號Vgr0b，對源極係被供給有非選擇電壓Vinh(例如3V)，汲極係被連接至電晶體206的汲極及行選擇線RL0。對電晶體208的閘極係被供給有邏輯訊號Vgr1之反轉訊號也就是邏輯訊號Vgr1b，對源極係被供給有非選擇電壓Vinh(例如3V)，汲極係被連接至電晶體209的汲極及行選擇線RL1。對電晶體209的閘極係被供給有邏輯訊號Vgr1，源極係被連接至節點N23A，汲極係被連接至電晶體208的汲極及行選擇線RL1。對電晶體210的閘極係被供給有邏輯訊號Vgr2，源極係被連接至節點N23A，汲極係被連接至電晶體211的汲極及行選擇線RL2。對電晶體211的閘極係被供給有邏輯訊號Vgr2之反轉訊號也就是邏輯訊號Vgr2b，對源極係被供給有非選擇電壓Vinh(例如3V)，汲極係被連接至電晶體210的汲極及行選擇線RL2。對電晶體212的閘極係被供給有邏輯訊號Vgr3之反轉訊號也就是邏輯訊號Vgr3b，對源極係被供給有非選擇電壓Vinh(例如3V)，汲極係被連接至電晶體213的汲極及行選擇線RL3。對電晶體213的閘極係被供給有邏輯訊號Vgr3，源極係被連接至節點N23A，汲極係被連接至電晶體212的汲極及行選擇線RL3。 　　[0042] 感測放大器24A，係基於從微控制器MCON所被供給之訊號Vsaen，來判定記憶胞MC的電阻狀態RS。感測放大器24A，係構成了差動放大器。感測放大器24A，係具有電晶體214～218。電晶體214～216係為N型的MOS電晶體，電晶體217、218係為P型的MOS電晶體。對電晶體214的閘極係被供給有訊號Vsaen，汲極係被連接至電晶體215、216的源極，對源極係被供給有電壓Vss。該電晶體214，係作為差動放大器的電流源而發揮機能。對電晶體215的閘極係被供給有電壓Vref，汲極係被連接至電晶體217的汲極，源極係被連接至電晶體216的源極及電晶體214的汲極。電晶體216的閘極係被連接至節點N23A，汲極係被連接至電晶體218的汲極及電晶體217、218的閘極，源極係被連接至電晶體215的源極及電晶體214的汲極。電晶體215、216，係作為差動放大器的差動對電晶體而發揮機能。電晶體217的閘極係被連接至電晶體218的閘極及電晶體216、218的汲極，對源極係被供給有電壓Vpp，汲極被連接至電晶體215的汲極。電晶體218的閘極係被連接至電晶體217的閘極及電晶體216、218的汲極，源極係被供給有電壓Vpp，汲極係被連接至電晶體217、218的閘極及電晶體216的汲極。電晶體217、218，係作為差動放大器的主動負載而發揮機能。 　　[0043] 感測放大器24A，係於感測動作OP3中，基於從微控制器MCON所被供給之類比電壓也就是訊號Vsaen，電晶體214係成為電流源而發揮機能，藉由比較節點N23A上的電壓與電壓Vref而生成訊號SAout0。然後，感測放大器24A，係將該訊號SAout0，供給至微控制器MCON。又，感測放大器24A，係在不進行感測動作OP3的情況下，則基於從微控制器MCON所被供給之低位準的訊號Vsaen，而電晶體214會變成斷開狀態。藉此，感測放大器24A係可降低消耗電力。 　　[0044] 電壓選擇電路21B，係和電壓選擇電路21A同樣地，基於從微控制器MCON所被供給之邏輯訊號Vgrset、Vgrrst、Vgrsns，而將選擇電壓Vpset、Vnrst、Vpsns之中的任一者予以輸出。電壓選擇電路21B，係具有電晶體221～223。電晶體221、223係為P型的MOS電晶體，電晶體222係為N型的MOS電晶體。對電晶體221的閘極係被供給有邏輯訊號Vgrset之反轉訊號也就是邏輯訊號Vgrsetb，對源極係被供給有選擇電壓Vpset(例如6V)，汲極係被連接至節點N21B。對電晶體222的閘極係被供給有邏輯訊號Vgrrst，對源極係被供給有選擇電壓Vnrst(例如0V)，汲極係被連接至節點N21B。對電晶體223的閘極係被供給有邏輯訊號Vgrsns之反轉訊號也就是邏輯訊號Vgrsnsb，對源極係被供給有選擇電壓Vpsns(例如5V)，汲極係被連接至節點N21B。 　　[0045] 電壓選擇電路21B，係於設置動作OP1中，基於從微控制器MCON所被供給之高位準之邏輯訊號Vgrset所相應之低位準之邏輯訊號Vgrsetb，而將選擇電壓Vpset (例如6V)予以輸出。又，電壓選擇電路21B，係於重置動作OP2中，基於從微控制器MCON所被供給之高位準之邏輯訊號Vgrrst，而將選擇電壓Vnrst(例如0V)予以輸出。又，電壓選擇電路21B，係於感測動作OP3中，基於從微控制器MCON所被供給之高位準之邏輯訊號Vgrsns所相應之低位準之邏輯訊號Vgrsnsb，而將選擇電壓Vpsns(例如5V)予以輸出。 　　[0046] 電流限制電路22B，係和電流限制電路22A同樣地，基於從微控制器MCON所被供給之訊號Vpcmp、Vncmp，而限制電壓選擇電路21B與解碼器23B之間所通過的電流之電流值。電流限制電路22B之構成，係和電流限制電路22A之構成相同。電流限制電路22B，係具有電晶體224、225。電晶體224、225，係分別對應於電流限制電路22A的電晶體204、205。 　　[0047] 電流限制電路22B，係於設置動作OP1中，在由電壓選擇電路21B輸出選擇電壓Vpset(例如6V)的情況下，則基於從微控制器MCON所供給之類比電壓也就是訊號Vpcmp，而將從電壓選擇電路21B往解碼器23B流動的電流之電流值，限制成所定之電流值(例如10uA)以下。又，電流限制電路22B，係於重置動作OP2中，在由電壓選擇電路21B輸出選擇電壓Vnrst(例如0V)的情況下，則基於從微控制器MCON所供給之高位準的訊號Vncmp，而不限制電流地動作。又，電流限制電路22B，係於感測動作OP3中，在由電壓選擇電路21B輸出選擇電壓Vpsns(例如5V)的情況下，則基於從微控制器MCON所供給之類比電壓也就是訊號Vpcmp，而將從電壓選擇電路21B往解碼器23B流動的電流之電流值，限制成所定之電流值(例如1uA)以下。 　　[0048] 解碼器23B，係和解碼器23A同樣地，基於從微控制器MCON所被供給之邏輯訊號Vgr4～Vgr7，將從電壓選擇電路21B透過電流限制電路22B而被供給之選擇電壓，選擇性地施加至行選擇線RL4～RL7。解碼器23B，係具有電晶體226～233。電晶體226～233係為N型的MOS電晶體。對電晶體226的閘極係被供給有邏輯訊號Vgr4，源極係被連接至節點N23B，汲極係被連接至電晶體227的汲極及行選擇線RL4。對電晶體227的閘極係被供給有邏輯訊號Vgr4之反轉訊號也就是邏輯訊號Vgr4b，對源極係被供給有非選擇電壓Vinh(例如3V)，汲極係被連接至電晶體226的汲極及行選擇線RL4。對電晶體228的閘極係被供給有邏輯訊號Vgr5之反轉訊號也就是邏輯訊號Vgr5b，對源極係被供給有非選擇電壓Vinh(例如3V)，汲極係被連接至電晶體229的汲極及行選擇線RL5。對電晶體229的閘極係被供給有邏輯訊號Vgr5，源極係被連接至節點N23B，汲極係被連接至電晶體228的汲極及行選擇線RL5。對電晶體230的閘極係被供給有邏輯訊號Vgr6，源極係被連接至節點N23B，汲極係被連接至電晶體231的汲極及行選擇線RL6。對電晶體231的閘極係被供給有邏輯訊號Vgr6之反轉訊號也就是邏輯訊號Vgr6b，對源極係被供給有非選擇電壓Vinh(例如3V)，汲極係被連接至電晶體230的汲極及行選擇線RL6。對電晶體232的閘極係被供給有邏輯訊號Vgr7之反轉訊號也就是邏輯訊號Vgr7b，對源極係被供給有非選擇電壓Vinh(例如3V)，汲極係被連接至電晶體233的汲極及行選擇線RL7。對電晶體233的閘極係被供給有邏輯訊號Vgr7，源極係被連接至節點N23B，汲極係被連接至電晶體232的汲極及行選擇線RL7。 　　[0049] 感測放大器24B，係和感測放大器24A同樣地，基於從微控制器MCON所被供給之訊號Vsaen，來判定記憶胞MC的電阻狀態RS。感測放大器24B之構成，係和感測放大器24A之構成相同。感測放大器24B，係具有電晶體234～238。電晶體234～238，係分別對應於感測放大器24A的電晶體214～218。 　　[0050] 感測放大器24B，係於感測動作OP3中，基於從微控制器MCON所被供給之類比電壓也就是訊號Vsaen，電晶體234係成為電流源而發揮機能，藉由比較節點N23B上的電壓與電壓Vref而生成訊號SAout1。然後，感測放大器24B，係將該訊號SAout1，供給至微控制器MCON。又，感測放大器24B，係在不進行感測動作OP3的情況下，則基於從微控制器MCON所被供給之低位準的訊號Vsaen，而電晶體234會變成斷開狀態。藉此，感測放大器24B係可降低消耗電力。 　　[0051] (列選擇線驅動部30) 　　圖7係表示列選擇線驅動部30之一構成例。列選擇線驅動部30係具有：電壓選擇電路31A、31B、和解碼器32A、32B。又，列選擇線驅動部30，雖然未圖示，但還具有：基於從微控制器MCON所被供給之邏輯訊號Vgcset0、Vgcset1、Vgcrst0、Vgcrst1、Vgcsns0、Vgcsns1、Vgc0～Vgc3，而將這些邏輯訊號之反轉訊號也就是邏輯訊號Vgcset0b、Vgcset1b、Vgcrst0b、Vgcrst1b、Vgcsns0b、Vgcsns1b、Vgc0b～Vgc3b分別加以生成的反轉電路。電壓選擇電路31A及解碼器32A，係構成了驅動部30A，電壓選擇電路31B及解碼器32B，係構成了驅動部30B。 　　[0052] 電壓選擇電路31A，係基於從微控制器MCON所被供給之邏輯訊號Vgcset0、Vgcset1、Vgcrst0、Vgcrst1、Vgcsns0、Vgcsns1，而將選擇電壓Vpset、Vnset、Vprst、Vnrst、Vpsns、Vnsns之中的任一者予以輸出。電壓選擇電路31A，係具有電晶體301～306。電晶體301、303、305係為P型的MOS電晶體，電晶體302、304、306係為N型的MOS電晶體。對電晶體301的閘極係被供給有邏輯訊號Vgcset0之反轉訊號也就是邏輯訊號Vgcset0b，對源極係被供給有選擇電壓Vpset(例如6V)，汲極係被連接至節點N32A。對電晶體302的閘極係被供給有邏輯訊號Vgcset1，對源極係被供給有選擇電壓Vnset(例如0V)，汲極係被連接至節點N32A。對電晶體303的閘極係被供給有邏輯訊號Vgcrst1之反轉訊號也就是邏輯訊號Vgcrst1b，對源極係被供給有選擇電壓Vprst(例如6V)，汲極係被連接至節點N32A。對電晶體304的閘極係被供給有邏輯訊號Vgcrst0，對源極係被供給有選擇電壓Vnrst(例如0V)，汲極係被連接至節點N32A。對電晶體305的閘極係被供給有邏輯訊號Vgcsns0之反轉訊號也就是邏輯訊號Vgcsns0b，對源極係被供給有選擇電壓Vpsns(例如5V)，汲極係被連接至節點N32A。對電晶體306的閘極係被供給有邏輯訊號Vgcsns1，對源極係被供給有選擇電壓Vnsns(例如1V)，汲極係被連接至節點N32A。 　　[0053] 電壓選擇電路31A，係於設置動作OP1中，基於從微控制器MCON所被供給之高位準之邏輯訊號Vgcset0所相應之低位準之邏輯訊號Vgcset0b，而將選擇電壓Vpset (例如6V)予以輸出，或者，基於從微控制器MCON所被供給之高位準之邏輯訊號Vgcset1，而將選擇電壓Vnset(例如0V)予以輸出。又，電壓選擇電路31A，係於重置動作OP2中，基於從微控制器MCON所被供給之高位準之邏輯訊號Vgcrst1所相應之低位準之邏輯訊號Vgcrst1b，而將選擇電壓Vprst(例如6V)予以輸出，或者，基於從微控制器MCON所被供給之高位準之邏輯訊號Vgcrst0，而將選擇電壓Vnrst(例如0V)予以輸出。又，電壓選擇電路31A，係於感測動作OP3中，基於從微控制器MCON所被供給之高位準之邏輯訊號Vgcsns0所相應之低位準之邏輯訊號Vgcsns0b，而將選擇電壓Vpsns(例如5V)予以輸出，或者，基於從微控制器MCON所被供給之高位準之邏輯訊號Vgcsns1，而將選擇電壓Vnsns(例如1V)予以輸出。 　　[0054] 解碼器32A，係基於從微控制器MCON所被供給之邏輯訊號Vgc0、Vgc1，而將從電壓選擇電路31A所被供給之選擇電壓，選擇性地施加至列選擇線CL0、CL1。解碼器32A，係具有電晶體307～310。電晶體307～310係為N型的MOS電晶體。對電晶體307的閘極係被供給有邏輯訊號Vgc0，源極係被連接至節點N32A，汲極係被連接至電晶體308的汲極及列選擇線CL0。對電晶體308的閘極係被供給有邏輯訊號Vgc0之反轉訊號也就是邏輯訊號Vgc0b，對源極係被供給有非選擇電壓Vinh(例如3V)，汲極係被連接至電晶體307的汲極及列選擇線CL0。對電晶體309的閘極係被供給有邏輯訊號Vgc1之反轉訊號也就是邏輯訊號Vgc1b，對源極係被供給有非選擇電壓Vinh(例如3V)，汲極係被連接至電晶體310的汲極及列選擇線CL1。對電晶體310的閘極係被供給有邏輯訊號Vgc1，源極係被連接至節點N32A，汲極係被連接至電晶體309的汲極及列選擇線CL1。 　　[0055] 電壓選擇電路31B，係和電壓選擇電路31A同樣地，基於從微控制器MCON所被供給之邏輯訊號Vgcset0、Vgcset1、Vgcrst0、Vgcrst1、Vgcsns0、Vgcsns1，而將選擇電壓Vpset、Vnset、Vprst、Vnrst、Vpsns、Vnsns之中的任一者予以輸出。電壓選擇電路31B，係具有電晶體321～326。電晶體321、323、325係為P型的MOS電晶體，電晶體322、324、326係為N型的MOS電晶體。對電晶體321的閘極係被供給有邏輯訊號Vgcset1之反轉訊號也就是邏輯訊號Vgcset1b，對源極係被供給有選擇電壓Vpset(例如6V)，汲極係被連接至節點N32B。對電晶體322的閘極係被供給有邏輯訊號Vgcset0，對源極係被供給有選擇電壓Vnset(例如0V)，汲極係被連接至節點N32B。對電晶體323的閘極係被供給有邏輯訊號Vgcrst0之反轉訊號也就是邏輯訊號Vgcrst0b，對源極係被供給有選擇電壓Vprst(例如6V)，汲極係被連接至節點N32B。對電晶體324的閘極係被供給有邏輯訊號Vgcrst1，對源極係被供給有選擇電壓Vnrst(例如0V)，汲極係被連接至節點N32B。對電晶體325的閘極係被供給有邏輯訊號Vgcsns1之反轉訊號也就是邏輯訊號Vgcsns1b，對源極係被供給有選擇電壓Vpsns(例如5V)，汲極係被連接至節點N32B。對電晶體326的閘極係被供給有邏輯訊號Vgcsns0，對源極係被供給有選擇電壓Vnsns(例如1V)，汲極係被連接至節點N32B。 　　[0056] 電壓選擇電路31B，係於設置動作OP1中，基於從微控制器MCON所被供給之高位準之邏輯訊號Vgcset1所相應之低位準之邏輯訊號Vgcset1b，而將選擇電壓Vpset (例如6V)予以輸出，或者，基於從微控制器MCON所被供給之高位準之邏輯訊號Vgcset0，而將選擇電壓Vnset(例如0V)予以輸出。又，電壓選擇電路31B，係於重置動作OP2中，基於從微控制器MCON所被供給之高位準之邏輯訊號Vgcrst0所相應之低位準之邏輯訊號Vgcrst0b，而將選擇電壓Vprst(例如6V)予以輸出，或者，基於從微控制器MCON所被供給之高位準之邏輯訊號Vgcrst1，而將選擇電壓Vnrst(例如0V)予以輸出。又，電壓選擇電路31B，係於感測動作OP3中，基於從微控制器MCON所被供給之高位準之邏輯訊號Vgcsns1所相應之低位準之邏輯訊號Vgcsns1b，而將選擇電壓Vpsns(例如5V)予以輸出，或者，基於從微控制器MCON所被供給之高位準之邏輯訊號Vgcsns0，而將選擇電壓Vnsns(例如1V)予以輸出。 　　[0057] 解碼器32B，係和解碼器32A同樣地，基於從微控制器MCON所被供給之邏輯訊號Vgc2、Vgc3，而將從電壓選擇電路31B所被供給之選擇電壓，選擇性地施加至列選擇線CL2、CL3。解碼器32B，係具有電晶體327～330。電晶體327～330係為N型的MOS電晶體。對電晶體327的閘極係被供給有邏輯訊號Vgc2，源極係被連接至節點N32B，汲極係被連接至電晶體328的汲極及列選擇線CL2。對電晶體328的閘極係被供給有邏輯訊號Vgc2之反轉訊號也就是邏輯訊號Vgc2b，對源極係被供給有非選擇電壓Vinh(例如3V)，汲極係被連接至電晶體327的汲極及列選擇線CL2。對電晶體329的閘極係被供給有邏輯訊號Vgc3之反轉訊號也就是邏輯訊號Vgc3b，對源極係被供給有非選擇電壓Vinh(例如3V)，汲極係被連接至電晶體330的汲極及列選擇線CL3。對電晶體330的閘極係被供給有邏輯訊號Vgc3，源極係被連接至節點N32B，汲極係被連接至電晶體329的汲極及列選擇線CL3。 　　[0058] 藉由此構成，陣列驅動部AD的行選擇線驅動部20，係如後述，例如，於設置動作OP1中，對行選擇線RL0～RL3之中的任一者施加選擇電壓Vnset(例如0V)，同時，對行選擇線RL4～RL7之任1者施加選擇電壓Vpset(例如6V)。然後，陣列驅動部AD的列選擇線驅動部30，係於設置動作OP1中，對列選擇線CL0或列選擇線CL1施加選擇電壓Vpset(例如6V)及選擇電壓Vnset(例如0V)之中的一方，同時，對列選擇線CL2或列選擇線CL3，施加選擇電壓Vpset及選擇電壓nset之中的他方。藉此，在記憶體陣列MA中，32個記憶胞MC之中的2個記憶胞MC的記憶元件VR係被選擇。此時，在記憶體陣列單元MAU，係形成彼此互異的2個電流路徑。重置動作OP2、或感測動作OP3也是同樣如此。藉此，在記憶裝置1中，可提高資料的寫入動作或資料的讀出動作之信賴性。 　　[0059] 此處，記憶體陣列MA，係對應於本揭露中的「第1記憶部」的一具體例。行選擇線RL0～RL3，係對應於本揭露中的「複數第1選擇線」的一具體例，行選擇線RL4～RL7，係對應於本揭露中的「複數第2選擇線」的一具體例。列選擇線CL0、CL1，係對應於本揭露中的「複數第3選擇線」的一具體例，列選擇線CL2、CL3，係對應於本揭露中的「複數第4選擇線」的一具體例。行選擇線驅動部20，係對應於本揭露中的「第1選擇線驅動部」的一具體例。驅動部20A，係對應於本揭露中的「第1驅動部」的一具體例，驅動部20B，係對應於本揭露中的「第2驅動部」的一具體例。列選擇線驅動部30，係對應於本揭露中的「第2選擇線驅動部」的一具體例。驅動部30A，係對應於本揭露中的「第3驅動部」的一具體例，驅動部30B，係對應於本揭露中的「第4驅動部」的一具體例。例如選擇電壓Vpset，係對應於本揭露中的「第1選擇電壓」的一具體例，選擇電壓Vnset，係對應於本揭露中的「第2選擇電壓」的一具體例。 　　[0060] 解碼器23A，係對應於本揭露中的「第1電壓施加部」的一具體例。電晶體206、209、210、213，係對應於本揭露中的「複數第1開關」的一具體例。邏輯訊號Vgr0、Vgr0b、Vgr1、Vgr1b、Vgr2、Vgr2b、Vgr3、Vgr3b，係對應於本揭露中的「第1選擇訊號」的一具體例。電壓選擇電路21A，係對應於本揭露中的「第1供給部」的一具體例。解碼器23B，係對應於本揭露中的「第2電壓施加部」的一具體例。電晶體226、229、230、233，係對應於本揭露中的「複數第2開關」的一具體例。邏輯訊號Vgr4、Vgr4b、Vgr5、Vgr5b、Vgr6、Vgr6b、Vgr7、Vgr7b，係對應於本揭露中的「第2選擇訊號」的一具體例。電壓選擇電路21B，係對應於本揭露中的「第2供給部」的一具體例。解碼器32A，係對應於本揭露中的「第3電壓施加部」的一具體例。電晶體307、310，係對應於本揭露中的「複數第3開關」的一具體例。邏輯訊號Vgc0、Vgc0b、Vgc1、Vgc1b，係對應於本揭露中的「第3選擇訊號」的一具體例。電壓選擇電路31A，係對應於本揭露中的「第3供給部」的一具體例。解碼器32B，係對應於本揭露中的「第4電壓施加部」的一具體例。電晶體327、330，係對應於本揭露中的「複數第4開關」的一具體例。邏輯訊號Vgc2、Vgc2b、Vgc3、Vgc3b，係對應於本揭露中的「第4選擇訊號」的一具體例。電壓選擇電路31B，係對應於本揭露中的「第4供給部」的一具體例。 　　[0061] [動作及作用] 　　接著，說明本實施形態之記憶裝置1的動作及作用。 　　[0062] (整體動作概要) 　　首先，參照圖1、2，說明記憶裝置1的全體動作概要。介面電路IF(圖1)，係與控制器99進行通訊，同時，協調各記憶庫BK的微控制器MCON。於各記憶庫BK中，微控制器MCON，係基於來自介面電路IF之控制訊號，而控制複數記憶體陣列單元MAU之動作。於各記憶體陣列單元MAU中，陣列驅動部AD的行選擇線驅動部20，係基於來自微控制器MCON之指示，而對行選擇線RL0～RL7選擇性地施加電壓。陣列驅動部AD的列選擇線驅動部30，係基於來自微控制器MCON之指示，而對列選擇線CL0～CL3選擇性地施加電壓。陣列驅動部AD，係藉由進行設置動作OP1或重置動作OP2，而對記憶胞MC寫入資料。又，陣列驅動部AD，係藉由進行感測動作OP3，而將記憶胞MC中所被記憶之資料予以讀出。 　　[0063] (詳細動作) 　　以下，針對記憶體陣列單元MAU中的31個記憶胞MC之中的2個記憶胞MC(此例中係為記憶胞MC6、MC25)選擇時的設置動作OP1、重置動作OP2、及感測動作OP3，詳細說明。 　　[0064] (設置動作OP1) 　　圖8係模式性表示對2個記憶胞MC6、MC25進行設置動作OP1時的動作。於圖8中，被施加選擇電壓Vpset(此例中係為6V)的選擇線是以粗的實線表示，被施加選擇電壓Vnset(此例中係為0V)的選擇線是以粗的虛線表示，被施加非選擇電壓Vinh(此例中係為3V)選擇線是以細的實線表示。電壓VCL0～VCL3，係分別表示列選擇線CL0～CL3之電壓，電壓VRL0～VRL7，係分別表示行選擇線RL0～RL7之電壓。 　　[0065] 圖9A、9B係模式性表示設置動作OP1中的陣列驅動部AD之動作，圖9A係表示行選擇線驅動部20之動作，圖9B係表示列選擇線驅動部30之動作。於圖9A中，電壓選擇電路21A、21B的各電晶體、解碼器23A、23B的各電晶體、感測放大器24A的電晶體214、及感測放大器24B的電晶體234，是使用表示該電晶體之動作狀態的開關來圖示。同樣地，於圖9B中，電壓選擇電路31A、31B的各電晶體、及解碼器32A、32B的各電晶體，是使用表示該電晶體之動作狀態的開關來圖示。 　　[0066] 在圖8的例子中，行選擇線驅動部20，係對行選擇線RL1施加選擇電壓Vnset(此例中係為0V)，對行選擇線RL6施加選擇電壓Vpset(此例中係為6V)，對剩下的行選擇線RL0、RL2～RL5、RL7施加非選擇電壓Vinh(此例中係為3V)。又，列選擇線驅動部30，係對列選擇線CL1施加選擇電壓Vnset(此例中係為0V)，對列選擇線CL2施加選擇電壓Vpset(此例中係為6V)，對剩下的列選擇線CL0、CL3施加非選擇電壓Vinh(此例中係為3V)。 　　[0067] 此時，如圖9A所示，在行選擇線驅動部20的電壓選擇電路21A中，電晶體201會變成導通狀態，同時，電晶體202、203會變成斷開狀態。藉此，電壓選擇電路21A，係將選擇電壓Vnset(此例中係為0V)予以輸出。另一方面，在電壓選擇電路21B中，電晶體221會變成導通狀態，同時，電晶體222、223會變成斷開狀態。藉此，電壓選擇電路21B，係將選擇電壓Vpset(此例中係為6V)予以輸出。亦即，在行選擇線驅動部20中，對電晶體201的閘極係被供給有邏輯訊號Vgrset，對電晶體221的閘極係被供給有邏輯訊號Vgrset的反轉訊號也就是邏輯訊號Vgrsetb，因此藉由將邏輯訊號Vgrset設成高位準，電晶體201、221就會同時變成導通狀態。其結果為，電壓選擇電路21A、21B，係將設置動作OP1中所使用的2個選擇電壓Vpset、Vnset之中的，彼此互異的電壓，各自予以輸出。 　　[0068] 然後，在解碼器23A中，電晶體207、209、211、212會變成導通狀態，同時，電晶體206、208、210、213會變成斷開狀態。其結果為，解碼器23A，係對行選擇線RL1，施加從電壓選擇電路21A透過電流限制電路22A而被供給之選擇電壓Vnset(此例中係為0V)，對行選擇線RL0、RL2、RL3，施加非選擇電壓Vinh(此例中係為3V)。 　　[0069] 又，在解碼器23B中，電晶體227、228、230、232會變成導通狀態，同時，電晶體226、229、231、233會變成斷開狀態。其結果為，解碼器23B，係對行選擇線RL6，施加從電壓選擇電路21B透過電流限制電路22B而被供給之選擇電壓Vpset(此例中係為6V)，對行選擇線RL4、RL5、RL7，施加非選擇電壓Vinh(此例中係為3V)。 　　[0070] 此外，在此設置動作OP1中，感測放大器24A的電晶體214及感測放大器24B的電晶體234，係皆為斷開狀態。 　　[0071] 又，如圖9B所示，在列選擇線驅動部30的電壓選擇電路31A中，電晶體302會變成導通狀態，同時，電晶體301、303～306會變成斷開狀態。藉此，電壓選擇電路31A，係將選擇電壓Vnset(此例中係為0V)予以輸出。另一方面，在電壓選擇電路31B中，電晶體321會變成導通狀態，同時，電晶體322～326會變成斷開狀態。藉此，電壓選擇電路31B，係將選擇電壓Vpset(此例中係為6V)予以輸出。亦即，在列選擇線驅動部30中，對電晶體302的閘極係被供給有邏輯訊號Vgcset1，對電晶體321的閘極係被供給有邏輯訊號Vgcset1的反轉訊號也就是邏輯訊號Vgcset1b，因此藉由將邏輯訊號Vgcset1設成高位準，電晶體302、321就會同時變成導通狀態。其結果為，電壓選擇電路31A、31B，係將設置動作OP1中所使用的2個選擇電壓Vpset、Vnset之中的，彼此互異的電壓，各自予以輸出。 　　[0072] 然後，在解碼器32A中，電晶體308、310會變成導通狀態，同時，電晶體307、309會變成斷開狀態。其結果為，解碼器32A，係對列選擇線CL1，施加從電壓選擇電路31A所被供給之選擇電壓Vnset(此例中係為0V)，對列選擇線CL0，施加非選擇電壓Vinh(此例中係為3V)。 　　[0073] 又，在解碼器32B中，電晶體327、329會變成導通狀態，同時，電晶體328、330會變成斷開狀態。其結果為，解碼器32B，係對列選擇線CL2，施加從電壓選擇電路31B所被供給之選擇電壓Vpset(此例中係為6V)，對列選擇線CL3，施加非選擇電壓Vinh(此例中係為3V)。 　　[0074] 其結果為，在記憶體陣列單元MAU中，如圖8所示，作為設置動作OP1之對象，2個記憶胞MC6、MC25係被選擇。 　　[0075] 記憶胞MC6，係為記憶層L0中所被形成之記憶胞MC，因此列選擇線CL2上所被施加的選擇電壓Vpset (此例中係為6V)係被供給至記憶胞MC6的端子TU，行選擇線RL1上所被施加的選擇電壓Vnset(此例中係為0V)係被供給至記憶胞MC6的端子TL。其結果為，在記憶胞MC6中，如圖4所示，從端子TU往端子TL會有設置電流Iset(設置電流Iset1)流過，記憶元件VR係被設置。該設置電流Iset1，係如圖8、9A、9B所示，按照電壓選擇電路31B、解碼器32B、列選擇線CL2、記憶胞MC6、行選擇線RL1、解碼器23A、電流限制電路22A、電壓選擇電路21A之順序而流動。 　　[0076] 另一方面，記憶胞MC25，係為記憶層L1中所被形成之記憶胞MC，因此行選擇線RL6上所被施加的選擇電壓Vpset(此例中係為6V)係被供給至記憶胞MC25的端子TU，列選擇線CL1上所被施加的選擇電壓Vnset(此例中係為0V)係被供給至記憶胞MC25的端子TL。其結果為，在記憶胞MC25中，從端子TU往端子TL會有設置電流Iset(設置電流Iset2)流過，記憶元件VR係被設置。該設置電流Iset2，係如圖8、9A、9B所示，按照電壓選擇電路21B、電流限制電路22B、解碼器23B、行選擇線RL6、記憶胞MC25、列選擇線CL1、解碼器32A、電壓選擇電路31A之順序而流動。 　　[0077] 如此，在記憶體陣列單元MAU中，可對2個記憶胞MC(此例中係為MC6、MC25)，同時進行設置動作OP1。此時，在記憶體陣列單元MAU，係如圖8、9A、9B所示，形成彼此互異的2個電流路徑。 　　[0078] 此外，在此例中，是以對記憶胞MC6、MC25進行設置動作OP1的例子，進行說明。取而代之，例如，對記憶胞MC5、MC26進行設置動作OP1的情況下，則列選擇線驅動部30，係對列選擇線CL1施加選擇電壓Vpset(此例中係為6V)，對列選擇線CL2施加選擇電壓Vnset(此例中係為0V)，對剩下的列選擇線CL0、CL3施加非選擇電壓Vinh(此例中係為3V)。具體而言，於列選擇線驅動部30(圖7)中，一旦從微控制器MCON供給了高位準之邏輯訊號Vgcset0，則電晶體301、322會變成導通狀態，因此電壓選擇電路31A係將選擇電壓Vpset予以輸出，電壓選擇電路31B係將選擇電壓Vnset予以輸出。然後，解碼器32A，係對列選擇線CL1，施加從電壓選擇電路31A所被供給之選擇電壓Vpset(此例中係為6V)，解碼器32B，係對列選擇線CL2，施加從電壓選擇電路31B所被供給之選擇電壓Vnset(此例中係為0V)。如此一來，陣列驅動部AD，係對記憶胞MC5、MC26進行設置動作OP1。 　　[0079] 在記憶體陣列單元MAU中，係可對滿足以下所示之2個條件的2個記憶胞MC，同時進行存取。第1條件係為，2個記憶胞MC之中的一方是被連接至行選擇線RL0～RL3之中的任一者，他方是被連接至行選擇線RL4～RL7之中的任一者。換言之，2個記憶胞MC之中的一方是被形成在記憶層L1，他方是被形成在記憶層L2。又，第2條件係為，2個記憶胞MC之中的一方係被連接至列選擇線CL0、CL1之中的任一者，他方係被連接至列選擇線CL2、CL3之中的任一者。在記憶裝置1中，只有在2個記憶胞MC有滿足這2個條件時，才能對該2個記憶胞MC同時進行存取。 　　[0080] (重置動作OP2) 　　圖10係模式性表示對2個記憶胞MC6、MC25進行重置動作OP2時的動作。圖11A、11B係模式性表示重置動作OP2中的陣列驅動部AD之動作，圖11A係表示行選擇線驅動部20之動作，圖11B係表示列選擇線驅動部30之動作。於圖10中，被施加選擇電壓Vprst(此例中係為6V)的選擇線是以粗的實線表示，被施加選擇電壓Vnrst(此例中係為0V)的選擇線是以粗的虛線表示。 　　[0081] 在圖10的例子中，行選擇線驅動部20，係對行選擇線RL1施加選擇電壓Vprst(此例中係為6V)，對行選擇線RL6施加選擇電壓Vnrst(此例中係為0V)，對剩下的行選擇線RL0、RL2～RL5、RL7施加非選擇電壓Vinh(此例中係為3V)。又，列選擇線驅動部30，係對列選擇線CL1施加選擇電壓Vprst(此例中係為6V)，對列選擇線CL2施加選擇電壓Vnrst(此例中係為0V)，對剩下的列選擇線CL0、CL3施加非選擇電壓Vinh(此例中係為3V)。 　　[0082] 此時，如圖11A所示，在行選擇線驅動部20的電壓選擇電路21A中，電晶體202會變成導通狀態，同時，電晶體201、203會變成斷開狀態。藉此，電壓選擇電路21A，係將選擇電壓Vprst(此例中係為6V)予以輸出。另一方面，在電壓選擇電路21B中，電晶體222會變成導通狀態，同時，電晶體221、223會變成斷開狀態。藉此，電壓選擇電路21B，係將選擇電壓Vnrst(此例中係為0V)予以輸出。亦即，在行選擇線驅動部20中，對電晶體202的閘極係被供給有邏輯訊號Vgrrst的反轉訊號也就是邏輯訊號Vgrrstb，對電晶體222的閘極係被供給有邏輯訊號Vgrrst，因此藉由將邏輯訊號Vgrrst設成高位準，電晶體202、222就會同時變成導通狀態。其結果為，電壓選擇電路21A、21B，係將重置動作OP2中所使用的2個選擇電壓Vprst、Vnrst之中的，彼此互異的電壓，各自予以輸出。 　　[0083] 然後，解碼器23A，係對行選擇線RL1，施加從電壓選擇電路21A透過電流限制電路22A而被供給之選擇電壓Vprst(此例中係為6V)，對行選擇線RL0、RL2、RL3，施加非選擇電壓Vinh(此例中係為3V)。又，解碼器23B，係對行選擇線RL6，施加從電壓選擇電路21B透過電流限制電路22B而被供給之選擇電壓Vnrst(此例中係為0V)，對行選擇線RL4、RL5、RL7，施加非選擇電壓Vinh (此例中係為3V)。 　　[0084] 又，如圖11B所示，在列選擇線驅動部30的電壓選擇電路31A中，電晶體303會變成導通狀態，同時，電晶體301、302、304～306會變成斷開狀態。藉此，電壓選擇電路31A，係將選擇電壓Vprst(此例中係為6V)予以輸出。另一方面，在電壓選擇電路31B中，電晶體324會變成導通狀態，同時，電晶體321～323、325、326會變成斷開狀態。藉此，電壓選擇電路31B，係將選擇電壓Vnrst(此例中係為0V)予以輸出。亦即，在列選擇線驅動部30中，對電晶體303的閘極係被供給有邏輯訊號Vgcrst1的反轉訊號也就是邏輯訊號Vgcrst1b，對電晶體324的閘極係被供給有邏輯訊號Vgcrst1，因此藉由將邏輯訊號Vgcrst1設成高位準，電晶體303、324就會同時變成導通狀態。其結果為，電壓選擇電路31A、31B，係將重置動作OP2中所使用的2個選擇電壓Vprst、Vnrst之中的，彼此互異的電壓，各自予以輸出。 　　[0085] 然後，解碼器32A，係對列選擇線CL1，施加從電壓選擇電路31A所被供給之選擇電壓Vprst(此例中係為6V)，對列選擇線CL0，施加非選擇電壓Vinh(此例中係為3V)。又，解碼器32B，係對列選擇線CL2，施加從電壓選擇電路31B所被供給之選擇電壓Vnrst(此例中係為0V)，對列選擇線CL3，施加非選擇電壓Vinh(此例中係為3V)。 　　[0086] 其結果為，在記憶體陣列單元MAU中，如圖10所示，作為重置動作OP2之對象，2個記憶胞MC6、MC25係被選擇。 　　[0087] 記憶胞MC6，係為記憶層L0中所被形成之記憶胞MC，因此列選擇線CL2上所被施加的選擇電壓Vnrst(此例中係為0V)係被供給至記憶胞MC6的端子TU，行選擇線RL1上所被施加的選擇電壓Vprst(此例中係為6V)係被供給至記憶胞MC6的端子TL。其結果為，在記憶胞MC6中，如圖4所示，從端子TL往端子TU會有重置電流Irst(重置電流Irst1)流過，記憶元件VR係被重置。該重置電流Irst1，係如圖10、11A、11B所示，按照電壓選擇電路21A、電流限制電路22A、解碼器23A、行選擇線RL1、記憶胞MC6、列選擇線CL2、解碼器32B、電壓選擇電路31B之順序而流動。 　　[0088] 另一方面，記憶胞MC25，係為記憶層L1中所被形成之記憶胞MC，因此行選擇線RL6上所被施加的選擇電壓Vnrst(此例中係為0V)係被供給至記憶胞MC25的端子TU，列選擇線CL1上所被施加的選擇電壓Vprst(此例中係為6V)係被供給至記憶胞MC25的端子TL。其結果為，在記憶胞MC25中，從端子TL往端子TU會有重置電流Irst(重置電流Irst2)流過，記憶元件VR係被重置。該重置電流Irst2，係如圖10、11A、11B所示，按照電壓選擇電路31A、解碼器32A、列選擇線CL1、記憶胞MC25、行選擇線RL6、解碼器23B、電流限制電路22B、電壓選擇電路21B之順序而流動。 　　[0089] 如此，在記憶體陣列單元MAU中，可對2個記憶胞MC(此例中係為MC6、MC25)，同時進行重置動作OP2。此時，在記憶體陣列單元MAU，係如圖10、11A、11B所示，形成彼此互異的2個電流路徑。 　　[0090] (感測動作OP3) 　　圖12係模式性表示對2個記憶胞MC6、MC25進行感測動作OP3時的動作。圖13A、13B係模式性表示感測動作OP3中的陣列驅動部AD之動作，圖13A係表示行選擇線驅動部20之動作，圖13B係表示列選擇線驅動部30之動作。於圖12中，被施加選擇電壓Vpsns(此例中係為5V)的選擇線是以粗的實線表示，被施加選擇電壓Vnsns(此例中係為1V)的選擇線是以粗的虛線表示。 　　[0091] 在圖12的例子中，行選擇線驅動部20，係對行選擇線RL1施加選擇電壓Vnsns(此例中係為1V)，對行選擇線RL6施加選擇電壓Vpsns(此例中係為5V)，對剩下的行選擇線RL0、RL2～RL5、RL7施加非選擇電壓Vinh(此例中係為3V)。又，列選擇線驅動部30，係對列選擇線CL1施加選擇電壓Vnsns(此例中係為1V)，對列選擇線CL2施加選擇電壓Vpsns(此例中係為5V)，對剩下的列選擇線CL0、CL3施加非選擇電壓Vinh(此例中係為3V)。 　　[0092] 此時，如圖13A所示，在行選擇線驅動部20的電壓選擇電路21A中，電晶體203會變成導通狀態，同時，電晶體201、202會變成斷開狀態。藉此，電壓選擇電路21A，係將選擇電壓Vnsns(此例中係為1V)予以輸出。另一方面，在電壓選擇電路21B中，電晶體223會變成導通狀態，同時，電晶體221、222會變成斷開狀態。藉此，電壓選擇電路21B，係將選擇電壓Vpsns(此例中係為5V)予以輸出。亦即，在行選擇線驅動部20中，對電晶體203的閘極係被供給有邏輯訊號Vgrsns，對電晶體223的閘極係被供給有邏輯訊號Vgrsns的反轉訊號也就是邏輯訊號Vgrsnsb，因此藉由將邏輯訊號Vgrsns設成高位準，電晶體203、223就會同時變成導通狀態。其結果為，電壓選擇電路21A、21B，係將感測動作OP3中所使用的2個選擇電壓Vpsns、Vnsns之中的，彼此互異的電壓，各自予以輸出。 　　[0093] 然後，解碼器23A，係對行選擇線RL1，施加從電壓選擇電路21A透過電流限制電路22A而被供給之選擇電壓Vnsns(此例中係為1V)，對行選擇線RL0、RL2、RL3，施加非選擇電壓Vinh(此例中係為3V)。又，解碼器23B，係對行選擇線RL6，施加從電壓選擇電路21B透過電流限制電路22B而被供給之選擇電壓Vpsns(此例中係為5V)，對行選擇線RL4、RL5、RL7，施加非選擇電壓Vinh (此例中係為3V)。 　　[0094] 又，如圖13B所示，在列選擇線驅動部30的電壓選擇電路31A中，電晶體306會變成導通狀態，同時，電晶體301～305會變成斷開狀態。藉此，電壓選擇電路31A，係將選擇電壓Vnsns(此例中係為1V)予以輸出。另一方面，在電壓選擇電路31B中，電晶體325會變成導通狀態，同時，電晶體321～324、326會變成斷開狀態。藉此，電壓選擇電路31B，係將選擇電壓Vpsns(此例中係為5V)予以輸出。亦即，在列選擇線驅動部30中，對電晶體306的閘極係被供給有邏輯訊號Vgcsns1，對電晶體325的閘極係被供給有邏輯訊號Vgcsns1的反轉訊號也就是邏輯訊號Vgcsns1b，因此藉由將邏輯訊號Vgcsns1設成高位準，電晶體306、325就會同時變成導通狀態。其結果為，電壓選擇電路31A、31B，係將感測動作OP3中所使用的2個選擇電壓Vpsns、Vnsns之中的，彼此互異的電壓，各自予以輸出。 　　[0095] 然後，解碼器32A，係對列選擇線CL1，施加從電壓選擇電路31A所被供給之選擇電壓Vnsns(此例中係為1V)，對列選擇線CL0，施加非選擇電壓Vinh(此例中係為3V)。又，解碼器32B，係對列選擇線CL2，施加從電壓選擇電路31B所被供給之選擇電壓Vpsns(此例中係為5V)，對列選擇線CL3，施加非選擇電壓Vinh(此例中係為3V)。 　　[0096] 其結果為，在記憶體陣列單元MAU中，如圖12所示，作為感測動作OP3之對象，2個記憶胞MC6、MC25係被選擇。 　　[0097] 記憶胞MC6，係為記憶層L0中所被形成之記憶胞MC，因此列選擇線CL2上所被施加的選擇電壓Vpsns (此例中係為5V)係被供給至記憶胞MC6的端子TU，行選擇線RL1上所被施加的選擇電壓Vnsns(此例中係為1V)係被供給至記憶胞MC6的端子TL。其結果為，在記憶胞MC6中，如圖4所示，從端子TU往端子TL會有感測電流Isns(感測電流Isns1)流過。該感測電流Isns1，係如圖12、13A、13B所示，按照電壓選擇電路31B、解碼器32B、列選擇線CL2、記憶胞MC6、行選擇線RL1、解碼器23A、電流限制電路22A、電壓選擇電路21A之順序而流動。 　　[0098] 另一方面，記憶胞MC25，係為記憶層L1中所被形成之記憶胞MC，因此行選擇線RL6上所被施加的選擇電壓Vpsns(此例中係為5V)係被供給至記憶胞MC25的端子TU，列選擇線CL1上所被施加的選擇電壓Vnsns(此例中係為1V)係被供給至記憶胞MC25的端子TL。其結果為，在記憶胞MC25中，從端子TU往端子TL會有感測電流Isns(感測電流Isns2)流過。該感測電流Isns2，係如圖12、13A、13B所示，按照電壓選擇電路21B、電流限制電路22B、解碼器23B、行選擇線RL6、記憶胞MC25、列選擇線CL1、解碼器32A、電壓選擇電路31A之順序而流動。 　　[0099] 如此，在記憶體陣列單元MAU中，可對2個記憶胞MC(此例中係為MC6、MC25)，同時進感測置動作OP3。此時，在記憶體陣列單元MAU，係如圖12、13A、13B所示，形成彼此互異的2個電流路徑。 　　[0100] 於該感測動作OP3中，如圖13A所示，在行選擇線驅動部20的感測放大器24A中，對電晶體214的閘極，係被供給有類比電壓也就是訊號Vsaen。藉此，電晶體214係成為電流源而發揮機能，感測放大器24A，係藉由將節點N23A上的電壓與電壓Vref進行比較而生成訊號SAout0。該訊號SAout0，係相應於記憶胞MC6的記憶元件VR的電阻狀態RS。亦即，在以上的說明中，為了說明的方便，行選擇線RL1之電壓係設成1V，但實際上，電流限制電路22A會去限制從解碼器23A流往電壓選擇電路21A之電流的電流值，行選擇線RL1之電壓，因此會是相應於記憶胞MC6的記憶元件VR的電阻狀態RS的，高於1V的電壓。因此，感測放大器24A，係藉由將節點N23A上的電壓與電壓Vref進行比較，就可將記憶胞MC6中所被記憶之資料予以讀出。 　　[0101] 同樣地，在感測放大器24B中，係對電晶體234的閘極，供給有類比電壓也就是訊號Vsaen。藉此，感測放大器24B，係藉由將節點N23B上的電壓與電壓Vref進行比較，而生成訊號SAout1。該訊號SAout1，係相應於記憶胞MC25的記憶元件VR的電阻狀態RS。亦即，在以上的說明中，為了說明的方便，行選擇線RL6之電壓係假設成5V而說明，但實際上，電流限制電路22B會去限制從電壓選擇電路21B流往解碼器23B之電流的電流值，行選擇線RL6之電壓，因此會是相應於記憶胞MC25的記憶元件VR的電阻狀態RS的，低於5V的電壓。因此，感測放大器24B，係藉由將節點N23B上的電壓與電壓Vref進行比較，就可將記憶胞MC25中所被記憶之資料予以讀出。 　　[0102] 如此，在記憶裝置1中，是將行選擇線驅動部20使用2系統的驅動部20A、20B而加以構成，這些2系統的驅動部20A、20B係會輸出彼此互異的選擇電壓。又，將列選擇線驅動部30使用2系統的驅動部30A、30B而加以構成，這些2系統的驅動部30A、30B係會輸出彼此互異的選擇電壓。藉此，在記憶裝置1中，就可同時存取2個記憶胞MC。尤其是，在記憶裝置1中，在對2個記憶胞MC進行存取之際，會形成彼此互異的2個電流路徑。藉此，在記憶裝置1中，與以下說明的比較例相比，可提高資料的寫入動作或資料的讀出動作之信賴性。 　　[0103] 又，在記憶裝置1中，解碼器23A，係如圖3、6所示，會將被形成在同層中的行選擇線RL0～RL3予以驅動。藉此，對解碼器23A供給選擇電壓的電壓選擇電路21A，係不必輸出選擇電壓Vpset、Vnrst、Vpsns也無妨，因此可削減電晶體的數量。亦即，行選擇線RL0～RL3，係被連接至，記憶層L0中所被記憶之16個記憶胞MC0～MC15的端子TL。因此，解碼器23A，係對行選擇線RL0～RL3之中的已被選擇之記憶胞MC所涉及之行選擇線RL，在設置動作OP1中係施加選擇電壓Vnset，在重置動作OP2中係施加選擇電壓Vprst，在感測動作OP3中係施加選擇電壓Vnsns。亦即，解碼器23A，係不會對已被選擇之記憶胞MC所涉及之行選擇線RL，施加選擇電壓Vpset、Vnrst、Vpsns。因此，電壓選擇電路21A，係不必輸出選擇電壓Vpset、Vnrst、Vpsns也無妨，因此相較於要輸出6個選擇電壓Vpset、Vnset、Vprst、Vnrst、Vpsns、Vnsns的電壓選擇電路31A、31B(圖7)，可削減電晶體的數量。同樣地，解碼器23B，係如圖3、6所示，會將被形成在同層中的行選擇線RL4～RL7予以驅動，因此電壓選擇電路21B，係不必輸出選擇電壓Vnset、Vprst、Vnsns也無妨，因此可削減電晶體的數量。 　　[0104] (比較例) 　　接著，說明比較例所述之記憶裝置1R。記憶裝置1R，係將行選擇線驅動部使用1系統的驅動部而加以構成，同時，將列選擇線驅動部使用1系統的驅動部而加以構成。記憶裝置1R，係與本實施形態之記憶裝置1(圖1)同樣地，具有記憶體陣列單元MAUR。記憶體陣列單元MAUR，係與本實施形態之記憶體陣列單元MAU(圖2)同樣地，具有行選擇線驅動部20R、和列選擇線驅動部30R。 　　[0105] 圖14係表示行選擇線驅動部20R之一構成例。行選擇線驅動部20R係具有：電壓選擇電路21R、電流限制電路22R、解碼器23R、感測放大器24R。又，行選擇線驅動部20R，雖然未圖示，但還具有：基於從微控制器MCON所被供給之邏輯訊號Vgrset0、Vgrset1、Vgrrst0、Vgrrst1、Vgrsns0、Vgrsns1、Vgr0～Vgr7，而將這些邏輯訊號之反轉訊號也就是邏輯訊號Vgrset0b、Vgrset1b、Vgrrst0b、Vgrrst1b、Vgrsns0b、Vgrsns1b、Vgr0b～Vgr7b分別加以生成的反轉電路。 　　[0106] 電壓選擇電路21R，係基於從微控制器MCON所被供給之邏輯訊號Vgrset0、Vgrset1、Vgrrst0、Vgrrst1、Vgrsns0、Vgrsns1，而將選擇電壓Vpset、Vnset、Vprst、Vnrst、Vpsns、Vnsns之中的任一者予以輸出。電壓選擇電路21R，係具有電晶體251～256。電晶體251、253、255係為P型的MOS電晶體，電晶體252、254、256係為N型的MOS電晶體。對電晶體251的閘極係被供給有邏輯訊號Vgrset1之反轉訊號也就是邏輯訊號Vgcset1b，對源極係被供給有選擇電壓Vpset(例如6V)，汲極係被連接至節點N21R。對電晶體252的閘極係被供給有邏輯訊號Vgrset0，對源極係被供給有選擇電壓Vnset(例如0V)，汲極係被連接至節點N21R。對電晶體253的閘極係被供給有邏輯訊號Vgrrst0之反轉訊號也就是邏輯訊號Vgrrst0b，對源極係被供給有選擇電壓Vprst(例如6V)，汲極係被連接至節點N21R。對電晶體254的閘極係被供給有邏輯訊號Vgrrst1，對源極係被供給有選擇電壓Vnrst(例如0V)，汲極係被連接至節點N21R。對電晶體255的閘極係被供給有邏輯訊號Vgrsns1之反轉訊號也就是邏輯訊號Vgrsns1b，對源極係被供給有選擇電壓Vpsns(例如5V)，汲極係被連接至節點N21R。對電晶體256的閘極係被供給有邏輯訊號Vgrsns0，對源極係被供給有選擇電壓Vnsns(例如1V)，汲極係被連接至節點N21R。 　　[0107] 電流限制電路22R，係基於從微控制器MCON所被供給之訊號Vpcmp、Vncmp，而限制電壓選擇電路21R與解碼器23R之間所通過的電流之電流值。電流限制電路22R，係具有電晶體257、258。電晶體257係為P型的MOS電晶體，電晶體258係為N型的MOS電晶體。對電晶體257的閘極係被供給有訊號Vpcmp，源極係被連接至節點N21R，汲極係被連接至節點N23R。對電晶體258的閘極係被供給有訊號Vncmp，源極係被連接至節點N21R，汲極係被連接至節點N23R。 　　[0108] 電流限制電路22R，係於設置動作OP1中，在由電壓選擇電路21R輸出選擇電壓Vpset(例如6V)的情況下，則基於從微控制器MCON所供給之類比電壓也就是訊號Vpcmp，而將從電壓選擇電路21R往解碼器23R流動的電流之電流值，限制成所定之電流值(例如10uA)以下。又，電流限制電路22R，係於設置動作OP1中，在由電壓選擇電路21R輸出選擇電壓Vnset(例如0V)的情況下，則基於從微控制器MCON所供給之類比電壓也就是訊號Vncmp，而將從解碼器23R往電壓選擇電路21R流動的電流之電流值，限制成所定之電流值(例如10uA)以下。又，電流限制電路22R，係於重置動作OP2中，在由電壓選擇電路21R輸出選擇電壓Vprst(例如6V)的情況下，則基於從微控制器MCON所供給之低位準的訊號Vpcmp，而不限制電流地動作。又，電流限制電路22R，係於重置動作OP2中，在由電壓選擇電路21R輸出選擇電壓Vnrst(例如0V)的情況下，則基於從微控制器MCON所供給之高位準的訊號Vncmp，而不限制電流地動作。又，電流限制電路22R，係於感測動作OP3中，在由電壓選擇電路21R輸出選擇電壓Vpsns (例如5V)的情況下，則基於從微控制器MCON所供給之類比電壓也就是訊號Vpcmp，而將從電壓選擇電路21R往解碼器23R流動的電流之電流值，限制成所定之電流值(例如1uA)以下。又，電流限制電路22R，係於感測動作OP3中，在由電壓選擇電路21R輸出選擇電壓Vnsns(例如1V)的情況下，則基於從微控制器MCON所供給之類比電壓也就是訊號Vncmp，而將從解碼器23R往電壓選擇電路21R流動的電流之電流值，限制成所定之電流值(例如1uA)以下。 　　[0109] 解碼器23R，係基於從微控制器MCON所被供給之邏輯訊號Vgr0～Vgr7，將從電壓選擇電路21R透過電流限制電路22R而被供給之選擇電壓，選擇性地施加至行選擇線RL0～RL7。解碼器23R，係具有電晶體259～274。電晶體259～274係為N型的MOS電晶體。對電晶體259的閘極係被供給有邏輯訊號Vgr0，源極係被連接至節點N23R，汲極係被連接至電晶體260的汲極及行選擇線RL0。對電晶體260的閘極係被供給有邏輯訊號Vgr0之反轉訊號也就是邏輯訊號Vgr0b，對源極係被供給有非選擇電壓Vinh(例如3V)，汲極係被連接至電晶體259的汲極及行選擇線RL0。對電晶體261的閘極係被供給有邏輯訊號Vgr1之反轉訊號也就是邏輯訊號Vgr1b，對源極係被供給有非選擇電壓Vinh(例如3V)，汲極係被連接至電晶體262的汲極及行選擇線RL1。對電晶體262的閘極係被供給有邏輯訊號Vgr1，源極係被連接至節點N23R，汲極係被連接至電晶體261的汲極及行選擇線RL1。關於電晶體263～274也是同樣如此。 　　[0110] 感測放大器24R，係和感測放大器24A、24B (圖6)同樣地，基於從微控制器MCON所被供給之訊號Vsaen，來判定記憶胞MC的電阻狀態RS。感測放大器24R之構成，係和感測放大器24A、24B之構成相同。感測放大器24R，係具有電晶體275～279。電晶體275～279，係分別對應於例如感測放大器24A的電晶體214～218。 　　[0111] 圖15係表示列選擇線驅動部30R之一構成例。列選擇線驅動部30R係具有：電壓選擇電路31R、和解碼器32R。又，列選擇線驅動部30R，雖然未圖示，但還具有：基於從微控制器MCON所被供給之邏輯訊號Vgcset0、Vgcset1、Vgcrst0、Vgcrst1、Vgcsns0、Vgcsns1、Vgc0～Vgc3，而將這些邏輯訊號之反轉訊號也就是邏輯訊號Vgcset0b、Vgcset1b、Vgcrst0b、Vgcrst1b、Vgcsns0b、Vgcsns1b、Vgc0b～Vgc3b分別加以生成的反轉電路。 　　[0112] 電壓選擇電路31R，係基於從微控制器MCON所被供給之邏輯訊號Vgcset0、Vgcset1、Vgcrst0、Vgcrst1、Vgcsns0、Vgcsns1，而將選擇電壓Vpset、Vnset、Vprst、Vnrst、Vpsns、Vnsns之中的任一者予以輸出。電壓選擇電路31R之構成，係和電壓選擇電路31A(圖7)之構成相同。電壓選擇電路31R，係具有電晶體351～356。電晶體351～356，係分別對應於電壓選擇電路31A的電晶體301～306。電晶體351～356的汲極係被連接至節點N32R。 　　[0113] 解碼器32R，係基於從微控制器MCON所被供給之邏輯訊號Vgc0～Vgc3，而將從電壓選擇電路31R所被供給之選擇電壓，選擇性地施加至列選擇線CL0～CL3。解碼器32R，係具有電晶體357～364。電晶體357～364係為N型的MOS電晶體。對電晶體357的閘極係被供給有邏輯訊號Vgc0，源極係被連接至節點N32R，汲極係被連接至電晶體358的汲極及列選擇線CL0。對電晶體358的閘極係被供給有邏輯訊號Vgc0之反轉訊號也就是邏輯訊號Vgc0b，對源極係被供給有非選擇電壓Vinh(例如3V)，汲極係被連接至電晶體357的汲極及列選擇線CL0。對電晶體359的閘極係被供給有邏輯訊號Vgc1之反轉訊號也就是邏輯訊號Vgc1b，對源極係被供給有非選擇電壓Vinh(例如3V)，汲極係被連接至電晶體360的汲極及列選擇線CL1。對電晶體360的閘極係被供給有邏輯訊號Vgc1，源極係被連接至節點N32R，汲極係被連接至電晶體359的汲極及列選擇線CL1。關於電晶體361～364也是同樣如此。 　　[0114] 圖16係模式性表示對2個記憶胞MC5、MC6進行設置動作OP1時的動作。於圖16中，被施加選擇電壓Vpset(此例中係為6V)的選擇線是以粗的實線表示，被施加選擇電壓Vnset(此例中係為0V)的選擇線是以粗的虛線表示。 　　[0115] 在此例中，行選擇線驅動部20R，係對行選擇線RL1施加選擇電壓Vnset(此例中係為0V)，對剩下的行選擇線RL0、RL2～RL7施加非選擇電壓Vinh(此例中係為3V)。又，列選擇線驅動部30R，係對列選擇線CL1、CL2施加選擇電壓Vpset(此例中係為6V)，對剩下的列選擇線CL0、CL3施加非選擇電壓Vinh(此例中係為3V)。其結果為，在記憶體陣列單元MAUR中，如圖16所示，作為設置動作OP1之對象，2個記憶胞MC5、MC6係被選擇。 　　[0116] 此時，按照電壓選擇電路31R、解碼器32R、列選擇線CL1、記憶胞MC5、行選擇線RL1、解碼器23R、電流限制電路22R、電壓選擇電路21R之順序，用來將記憶胞MC5的記憶元件VR予以設置所需之設置電流Iset(設置電流Iset1)會流過。又，按照電壓選擇電路31R、解碼器32R、列選擇線CL2、記憶胞MC6、行選擇線RL1、解碼器23R、電流限制電路22R、電壓選擇電路21R之順序，用來將記憶胞MC6的記憶元件VR予以設置所需之設置電流Iset(設置電流Iset2)會流過。因此，在行選擇線RL1、或電壓選擇電路31R、電流限制電路22R、及電壓選擇電路21R中，用來設置2個記憶胞MC所需之電流係會流過，因此會發生較大的電壓下降，恐怕無法充分地設置記憶胞MC5、MC6的記憶元件VR。又，例如，隨著製程參差，記憶胞MC5、MC6之特性發生參差的情況下，則電流恐怕會集中在記憶胞MC5、MC6之中的一方而流過。此情況下，記憶胞MC5、MC6之他方的記憶元件VR恐怕無法被充分地設置。此外，在此例中，雖然針對設置動作OP1加以說明，但關於重置動作OP2也是同樣如此。如此，在比較例所述之記憶裝置1R中，資料的寫入動作之信賴性恐怕會降低。 　　[0117] 另一方面，在本實施形態所述之記憶裝置1中，是將行選擇線驅動部20使用2系統的驅動部20A、20B而加以構成，這些2系統的驅動部20A、20B係會輸出彼此互異的選擇電壓。又，將列選擇線驅動部30使用2系統的驅動部30A、30B而加以構成，這些2系統的驅動部30A、30B係會輸出彼此互異的選擇電壓。藉此，在記憶體陣列單元MAU中，係於設置動作OP1(例如圖8、9A、9B)及重置動作OP2(例如圖10、11A、11B)中，對2個記憶胞MC同時進行存取之際，會形成彼此互異的2個電流路徑。藉此，例如，不會在1個電路、1個行選擇線RL、1個列選擇線CL等中流過2個記憶胞MC所涉及之電流，因此可抑制電壓下降，可減低發生寫入錯誤之疑慮。 　　[0118] 甚至，在記憶裝置1中，係在記憶體陣列單元MAU中，於感測動作OP3(例如圖12、13A、13B)中，同時對2個記憶胞MC進行存取之際，會形成彼此互異的2個電流路徑，因此同樣地可抑制電壓下降，可降低發生讀出錯誤之疑慮。 　　[0119] 如此，在記憶裝置1中，由於可抑制電壓下降，因此可降低發生寫入錯誤或讀出錯誤之疑慮。其結果為，可提高資料的寫入動作或資料的讀出動作之信賴性。 　　[0120] 又，在記憶裝置1中，由於可如此提高信賴性，因此可縮短資料的寫入動作時的寫入延遲時間。其結果為，可加快寫入動作時的資料傳輸速度。又，藉由增加讀出電流，可縮短資料的讀出動作時的讀出延遲時間。其結果為，可加快讀出動作時的資料傳輸速度。又，例如，藉由記憶胞MC微細化，或是增加層積數，而可削減每1位元之成本。 　　[0121] [效果] 　　如以上所述在本實施形態中，是使用2系統的驅動部來構成行選擇線驅動部，這些2系統的驅動部係會輸出彼此互異的選擇電壓，同時，使用2系統的驅動部來構成列選擇線驅動部，這些2系統的驅動部係會輸出彼此互異的選擇電壓。藉此，2個記憶胞同時進行存取之際，會形成彼此互異的2個電流路徑，因此可提高資料的寫入動作或資料的讀出動作之信賴性。又，因為可如此提高信賴性，所以例如，可提高資料的寫入動作或資料的讀出動作時的資料傳輸速度，或者可以削減每1位元之成本。 　　[0122] [變形例1-1] 　　在上記實施形態中，雖然是對2個記憶胞MC同時進行存取，但亦可不是總是對2個記憶胞MC同時進行存取。例如，亦可因應需要而只對1個記憶胞MC進行存取，也可因應需要而對3個以上之記憶胞MC同時進行存取。以下詳細說明本變形例。 　　[0123] 圖17係模式性表示對1個記憶胞MC(在此例中係為記憶胞MC6)進行設置動作OP1時的動作。圖18A、18B係模式性表示設置動作OP1中的陣列驅動部AD之動作，圖18A係表示行選擇線驅動部20之動作，圖18B係表示列選擇線驅動部30之動作。圖17、18A、18B，係分別對應於上記實施形態所述之圖8、9A、9B。 　　[0124] 在圖17的例子中，行選擇線驅動部20，係對行選擇線RL1施加選擇電壓Vnset(此例中係為0V)，對剩下的行選擇線RL0、RL2～RL7施加非選擇電壓Vinh(此例中係為3V)。又，列選擇線驅動部30，係對列選擇線CL2施加選擇電壓Vpset(此例中係為6V)，對剩下的列選擇線CL0、CL1、CL3施加非選擇電壓Vinh(此例中係為3V)。 　　[0125] 此時，如圖18A所示，在行選擇線驅動部20的電壓選擇電路21A中，電晶體201會變成導通狀態，同時，電晶體202、203會變成斷開狀態。藉此，電壓選擇電路21A，係將選擇電壓Vnset(此例中係為0V)予以輸出。另一方面，在電壓選擇電路21B中，電晶體221會變成導通狀態，同時，電晶體222、223會變成斷開狀態。藉此，電壓選擇電路21B，係將選擇電壓Vpset(此例中係為6V)予以輸出。 　　[0126] 然後，在解碼器23A中，電晶體207、209、211、212會變成導通狀態，同時，電晶體206、208、210、213會變成斷開狀態。其結果為，解碼器23A，係對行選擇線RL1，施加從電壓選擇電路21A透過電流限制電路22A而被供給之選擇電壓Vnset(此例中係為0V)，對行選擇線RL0、RL2、RL3，施加非選擇電壓Vinh(此例中係為3V)。 　　[0127] 又，在解碼器23B中，電晶體227、228、231、232會變成導通狀態，同時，電晶體226、229、230、233會變成斷開狀態。亦即，在上記實施形態的例子(圖9A)中，是將電晶體230設成導通狀態同時將電晶體231設成斷開狀態，但在本變形例(圖18A)中，是將電晶體231設成導通狀態同時將電晶體230設成斷開狀態。其結果為，解碼器23B，係對4條行選擇線RL4～RL7，施加非選擇電壓Vinh(此例中係為3V)。 　　[0128] 又，如圖18B所示，在列選擇線驅動部30的電壓選擇電路31A中，電晶體302會變成導通狀態，同時，電晶體301、303～306會變成斷開狀態。藉此，電壓選擇電路31A，係將選擇電壓Vnset(此例中係為0V)予以輸出。另一方面，在電壓選擇電路31B中，電晶體321會變成導通狀態，同時，電晶體322～326會變成斷開狀態。藉此，電壓選擇電路31B，係將選擇電壓Vpset(此例中係為6V)予以輸出。 　　[0129] 然後，在解碼器32A中，電晶體308、309會變成導通狀態，同時，電晶體307、310會變成斷開狀態。亦即，在上記實施形態的例子(圖9B)中，是將電晶體310設成導通狀態同時將電晶體309設成斷開狀態，但在本變形例(圖18B)中，是將電晶體309設成導通狀態同時將電晶體310設成斷開狀態。其結果為，解碼器32A，係對2條列選擇線CL0、CL1，施加非選擇電壓Vinh(此例中係為3V)。 　　[0130] 又，在解碼器32B中，電晶體327、329會變成導通狀態，同時，電晶體328、330會變成斷開狀態。其結果為，解碼器32B，係對列選擇線CL2，施加從電壓選擇電路31B所被供給之選擇電壓Vpset(此例中係為6V)，對列選擇線CL3，施加非選擇電壓Vinh(此例中係為3V)。 　　[0131] 其結果為，在記憶體陣列單元MAU中，如圖17所示，作為設置動作OP1之對象，1個記憶胞MC6係被選擇。然後，在記憶體陣列單元MAU中，如圖17、18A、18B所示，按照電壓選擇電路31B、解碼器32B、列選擇線CL2、記憶胞MC6、行選擇線RL1、解碼器23A、電流限制電路22A、電壓選擇電路21A之順序，設置電流Iset(設置電流Iset1)會流過。 　　[0132] 接著，針對同時存取3個以上之記憶胞MC時的例子，詳細說明。 　　[0133] 圖19係模式性表示對6個記憶胞MC(在此例中係為記憶胞MC6、MC7、MC10、MC11、MC21、MC25)進行設置動作OP1時的動作。圖20A、20B係模式性表示設置動作OP1中的陣列驅動部AD之動作，圖20A係表示行選擇線驅動部20之動作，圖20B係表示列選擇線驅動部30之動作。圖19、20A、20B，係分別對應於上記實施形態所述之圖8、9A、9B。 　　[0134] 在圖19的例子中，行選擇線驅動部20，係對行選擇線RL1、RL2施加選擇電壓Vnset(此例中係為0V)，對行選擇線RL5、RL6施加選擇電壓Vpset(此例中係為6V)，對剩下的行選擇線RL0、RL3、RL4、RL7施加非選擇電壓Vinh(此例中係為3V)。又，列選擇線驅動部30，係對列選擇線CL2、CL3施加選擇電壓Vpset(此例中係為6V)，對列選擇線CL1施加選擇電壓Vnset(此例中係為0V)，對剩下的列選擇線CL0施加非選擇電壓Vinh(此例中係為3V)。 　　[0135] 此時，如圖20A所示，在行選擇線驅動部20的解碼器23A中，電晶體207、209、210、212會變成導通狀態，同時，電晶體206、208、211、213會變成斷開狀態。其結果為，解碼器23A，係對行選擇線RL1、RL2，施加從電壓選擇電路21A透過電流限制電路22A而被供給之選擇電壓Vnset(此例中係為0V)，對行選擇線RL0、RL3，施加非選擇電壓Vinh(此例中係為3V)。 　　[0136] 又，在解碼器23B中，電晶體227、229、230、232會變成導通狀態，同時，電晶體226、228、231、233會變成斷開狀態。其結果為，解碼器23B，係對行選擇線RL5、RL6，施加從電壓選擇電路21B透過電流限制電路22B而被供給之選擇電壓Vpset(此例中係為6V)，對行選擇線RL4、RL7，施加非選擇電壓Vinh(此例中係為3V)。 　　[0137] 又，如圖20B所示，在列選擇線驅動部30的解碼器32A中，電晶體308、310會變成導通狀態，同時，電晶體307、309會變成斷開狀態。其結果為，解碼器32A，係對列選擇線CL1，施加選擇電壓Vnset(此例中係為0V)，對列選擇線CL0，施加非選擇電壓Vinh(此例中係為3V)。 　　[0138] 又，在解碼器32B中，電晶體327、330會變成導通狀態，同時，電晶體328、329會變成斷開狀態。其結果為，解碼器32B，係對列選擇線CL2、CL3，施加從電壓選擇電路31B所被供給之選擇電壓Vpset(此例中係為6V)。 　　[0139] 其結果為，在記憶體陣列單元MAU中，如圖19所示，作為設置動作OP1之對象，6個記憶胞MC6、MC7、MC10、MC11、MC21、MC25係被選擇。此時，在列選擇線CL1中，係有記憶胞MC21所涉及之設置電流Iset5及記憶胞MC25所涉及之設置電流Iset6的合計電流流過，在列選擇線CL2中係有記憶胞MC6所涉及之設置電流Iset1及記憶胞MC10所涉及之設置電流Iset3的合計電流流過，在列選擇線CL3中係有記憶胞MC7所涉及之設置電流Iset2及記憶胞MC11所涉及之設置電流Iset4的合計電流流過。又，在行選擇線RL1中係有設置電流Iset1、Iset2的合計電流流過，在行選擇線RL2中係有設置電流Iset3、Iset4的合計電流流過，在行選擇線RL5中係有設置電流Iset5流過，在行選擇線RL6中係有設置電流Iset6流過。 　　[0140] 此情況下，相較於如上記實施形態中的設置動作OP1(圖8、9A、9B)的選擇2個記憶胞MC的情況，例如在行選擇線RL1、RL2及列選擇線CL1～CL3中可能會發生較大的電壓下降，但例如若是可容許寫入錯誤的位準，則亦可如此地動作。 　　[0141] 亦即，例如，使用上記比較例所述之記憶裝置1R，對6個記憶胞MC進行設置動作OP1的情況下，係例如如圖21所示，可選擇記憶胞MC5～MC7、MC9～MC11。此時，在列選擇線CL1中，係有記憶胞MC5所涉及之設置電流Iset1及記憶胞MC9所涉及之設置電流Iset4的合計電流流過，在列選擇線CL2中係有記憶胞MC6所涉及之設置電流Iset2及記憶胞MC10所涉及之設置電流Iset5的合計電流流過，在列選擇線CL3中係有記憶胞MC7所涉及之設置電流Iset3及記憶胞MC11所涉及之設置電流Iset6的合計電流流過。又，在行選擇線RL1中係有設置電流Iset1～Iset3的合計電流流過，在行選擇線RL2中係有設置電流Iset4～Iset6的合計電流流過。在此例中，如此，例如在行選擇線RL1中係有3個記憶胞MC5、MC6、MC7所涉及之電流流過，例如在行選擇線RL2中係有3個記憶胞MC9、MC10、MC11所涉及之電流流過，因此會有發生較大電壓下降之疑慮。另一方面，在記憶裝置1(圖19)中，例如，在行選擇線RL1中係有2個記憶胞MC5、MC6所涉及之電流流過。 　　[0142] 如此，在記憶裝置1中，即使在對3個以上之記憶胞MC同時進行存取的情況下，仍可抑制1條行選擇線RL或1條列選擇線CL中所流過之電流量，因此可提高資料的寫入動作或資料的讀出動作之信賴性。 　　[0143] [變形例1-2] 　　上記實施形態中，行選擇線驅動部20，係對行選擇線RL0～RL7之中的未選擇之行選擇線RL施加非選擇電壓Vinh(例如3V)，列選擇線驅動部30，係對列選擇線CL0～CL3之中的未選擇之列選擇線CL施加非選擇電壓Vihn(例如3V)，但不限定於此。亦可取而代之，將未選擇之行選擇線RL及列選擇線CL設成浮接狀態。以下，詳細說明本變形例所述之記憶裝置1A。 　　[0144] 記憶裝置1A，係與上記實施形態所述之記憶裝置1(圖1)同樣地，具有記憶體陣列單元MAU1。記憶體陣列單元MAU1，係與上記實施形態所述之記憶體陣列單元MAU(圖2)同樣地，具有含有行選擇線驅動部40及列選擇線驅動部50的陣列驅動部AD1。 　　[0145] 圖22係表示行選擇線驅動部40之一構成例。行選擇線驅動部40，係具有解碼器43A、43B。該解碼器43A，係從上記實施形態所述之解碼器23A(圖6)，省略掉4個電晶體207、208、211、212，同樣地，解碼器43B，係從上記實施形態所述之解碼器23B(圖6)，省略掉4個電晶體227、228、231、232。電壓選擇電路21A、電流限制電路22A、解碼器43A、及感測放大器24A，係構成了驅動部40A，電壓選擇電路21B、電流限制電路22B、解碼器43B、及感測放大器24B，係構成驅動部40B。 　　[0146] 圖23係表示列選擇線驅動部50之一構成例。列選擇線驅動部50，係具有解碼器52A、52B。該解碼器52A，係從上記實施形態所述之解碼器32A(圖7)，省略掉2個電晶體308、309，同樣地，解碼器52B，係從上記實施形態所述之解碼器32B(圖7)，省略掉2個電晶體328、329。電壓選擇電路31A及解碼器52A，係構成了驅動部50A，電壓選擇電路31B及解碼器52B，係構成了驅動部50B。 　　[0147] 藉由如此構成，在記憶裝置1A中，可削減電晶體的數量。本變形例，係行選擇線RL的條數及列選擇線CL的條數越多，越有效果。 　　[0148] [變形例1-3] 　　上記實施形態中，如圖6所示，是由行選擇線驅動部20的電壓選擇電路21A、21B將選擇電壓供給至解碼器23A、23B，同時，如圖7所示，是由列選擇線驅動部30的電壓選擇電路31A、31B將選擇電壓供給至解碼器32A、32B，但不限定於此。亦可取而代之，例如，省略電壓選擇電路31A、31B，由電壓選擇電路21A、21B將選擇電壓供給至解碼器23A、23B及解碼器32A、32B，亦可省略電壓選擇電路21A、21B，由電壓選擇電路31A、31B將選擇電壓供給至解碼器23A、23B及解碼器32A、32B。以下詳細說明，由電壓選擇電路21A、21B將選擇電壓供給至解碼器23A、23B及解碼器32A、32B的例子。 　　[0149] 本變形例所述之記憶裝置1B，係與上記實施形態所述之記憶裝置1(圖1)同樣地，具有記憶體陣列單元MAU2。記憶體陣列單元MAU2，係與上記實施形態所述之記憶體陣列單元MAU(圖2)同樣地，具有含有行選擇線驅動部60及列選擇線驅動部70的陣列驅動部AD2。 　　[0150] 圖24係表示行選擇線驅動部60之一構成例。行選擇線驅動部60，係具有電壓選擇電路21A、21B。電壓選擇電路21A，係將選擇電壓也供給至列選擇線驅動部70，電壓選擇電路21B，係將選擇電壓也供給至列選擇線驅動部70。電壓選擇電路21A、電流限制電路22A、解碼器23A、及感測放大器24A，係構成了驅動部60A，電壓選擇電路21B、電流限制電路22B、解碼器23B、及感測放大器24B，係構成驅動部60B。 　　[0151] 圖25係表示列選擇線驅動部70之一構成例。列選擇線驅動部70，係具有電晶體71～74。又，列選擇線驅動部70，雖然未圖示，但還具有：基於從微控制器MCON所被供給之邏輯訊號Vgsw、Vgc0～Vgc3，而將這些邏輯訊號之反轉訊號也就是邏輯訊號Vgswb、Vgc0b～Vgc3b分別加以生成的反轉電路。 　　[0152] 對電晶體71的閘極係被供給有邏輯訊號Vgsw之反轉訊號也就是邏輯訊號Vgswb，源極係被連接至電壓選擇電路21A的節點N21A，汲極係被連接至節點N32A。對電晶體72的閘極係被供給有邏輯訊號Vgsw之反轉訊號也就是邏輯訊號Vgswb，源極係被連接至電壓選擇電路21B的節點N21B，汲極係被連接至節點N32B。對電晶體73的閘極係被供給有邏輯訊號Vgsw，源極係被連接至電壓選擇電路21A的節點N21A，汲極係被連接至節點N32B。對電晶體74的閘極係被供給有邏輯訊號Vgsw，源極係被連接至電壓選擇電路21B的節點N21B，汲極係被連接至節點N32A。解碼器32A係構成驅動部70A，解碼器32B係構成驅動部70B。 　　[0153] 此處，電晶體71～74所成之電路，係對應於本揭露中的「第5供給部」的一具體例。邏輯訊號Vgsw、Vgswb，係對應於本揭露中的「第5選擇訊號線」的一具體例。 　　[0154] 接著說明，與圖8所示的情況同樣地，對2個記憶胞MC6、MC25進行設置動作OP1時的陣列驅動部AD2之動作。 　　[0155] 圖26A、26B係模式性表示設置動作OP1中的陣列驅動部AD2之動作，圖26A係表示行選擇線驅動部60之動作，圖26B係表示列選擇線驅動部70之動作。 　　[0156] 在此例中，如圖8所示，行選擇線驅動部60，係對行選擇線RL1施加選擇電壓Vnset(此例中係為0V)，對行選擇線RL6施加選擇電壓Vpset(此例中係為6V)，對剩下的行選擇線RL0、RL2～RL5、RL7施加非選擇電壓Vinh (此例中係為3V)。又，列選擇線驅動部70，係對列選擇線CL1施加選擇電壓Vnset(此例中係為0V)，對列選擇線CL2施加選擇電壓Vpset(此例中係為6V)，對剩下的列選擇線CL0、CL3施加非選擇電壓Vinh(此例中係為3V)。 　　[0157] 此時，如圖26A所示，在行選擇線驅動部60的電壓選擇電路21A中，電晶體201會變成導通狀態，同時，電晶體202、203會變成斷開狀態。藉此，電壓選擇電路21A，係將選擇電壓Vnset(此例中係為0V)予以輸出。然後，電壓選擇電路21A，係將該選擇電壓Vnset(此例中係為0V)，透過電流限制電路22A而供給至解碼器23A，並且供給至列選擇線驅動部70。另一方面，在電壓選擇電路21B中，電晶體221會變成導通狀態，同時，電晶體222、223會變成斷開狀態。藉此，電壓選擇電路21B，係將選擇電壓Vpset(此例中係為6V)予以輸出。然後，電壓選擇電路21B，係將該選擇電壓Vpset(此例中係為6V)，透過電流限制電路22B而供給至解碼器23B，並且供給至列選擇線驅動部70。 　　[0158] 解碼器23A，係對行選擇線RL1，施加從電壓選擇電路21A透過電流限制電路22A而被供給之選擇電壓Vnset(此例中係為0V)，對行選擇線RL0、RL2、RL3，施加非選擇電壓Vinh(此例中係為3V)。又，解碼器23B，係對行選擇線RL6，施加從電壓選擇電路21B透過電流限制電路22B而被供給之選擇電壓Vpset(此例中係為6V)，對行選擇線RL4、RL5、RL7，施加非選擇電壓Vinh(此例中係為3V)。 　　[0159] 又，如圖26B所示，在列選擇線驅動部70中，電晶體71、72會變成導通狀態，同時，電晶體73、74會變成斷開狀態。藉此，對解碼器32A係被供給有，電壓選擇電路21A所輸出的選擇電壓Vnset(例如0V)，對解碼器32B係係被供給有，電壓選擇電路21B所輸出的選擇電壓Vpset (例如6V)。 　　[0160] 然後，解碼器32A，係對列選擇線CL1，施加從電壓選擇電路21A所被供給之選擇電壓Vnset(此例中係為0V)，對列選擇線CL0，施加非選擇電壓Vinh(此例中係為3V)。又，解碼器32B，係對列選擇線CL2，施加從電壓選擇電路21B所被供給之選擇電壓Vpset(此例中係為6V)，對列選擇線CL3，施加非選擇電壓Vinh(此例中係為3V)。 　　[0161] 其結果為，在記憶體陣列單元MAU2中，如圖8所示，作為設置動作OP1之對象，2個記憶胞MC6、MC25係被選擇。 　　[0162] 此外，在此例中，是以對記憶胞MC6、MC25進行設置動作OP1的例子，進行說明。取而代之，例如，對記憶胞MC5、MC26進行設置動作OP1的情況下，則在列選擇線驅動部70中，係將電晶體73、74設成導通狀態，同時，將電晶體71、72設成斷開狀態。藉此，對解碼器32A係被供給有，行選擇線驅動部60的電壓選擇電路21B所輸出的選擇電壓Vpset(例如6V)，對解碼器32B係被供給有，行選擇線驅動部60的電壓選擇電路21A所輸出的選擇電壓Vnset(例如0V)。藉此，解碼器32A，係對列選擇線CL1，施加從電壓選擇電路21B所被供給之選擇電壓Vpset(此例中係為6V)，對列選擇線CL0，施加非選擇電壓Vinh(此例中係為3V)。又，解碼器32B，係對列選擇線CL2，施加從電壓選擇電路21A所被供給之選擇電壓Vnset(此例中係為0V)，對列選擇線CL3，施加非選擇電壓Vinh(此例中係為3V)。如此一來，陣列驅動部AD2，係對記憶胞MC5、MC26進行設置動作OP1。 　　[0163] 藉由如此構成，在記憶裝置1B中，可削減電晶體的數量。 　　[0164] [變形例1-4] 　　在上記實施形態中，如圖3、6所示，行選擇線驅動部20的解碼器23A係將同層中所被形成之行選擇線RL0～RL3予以驅動，解碼器23B係將同層中所被形成之行選擇線RL4～RL7予以驅動，但不限定於此。亦可取而代之，例如，各解碼器，係將行選擇線RL0～RL7之中的不同層中所被形成之行選擇線RL予以驅動。以下，詳細說明本變形例所述之記憶裝置1C。 　　[0165] 記憶裝置1C，係與上記實施形態所述之記憶裝置1(圖1)同樣地，具有記憶體陣列單元MAU3。記憶體陣列單元MAU3，係與上記實施形態所述之記憶體陣列單元MAU(圖2)同樣地，具有含有行選擇線驅動部80及列選擇線驅動部30的陣列驅動部AD3。 　　[0166] 圖27係表示行選擇線驅動部80之一構成例。行選擇線驅動部80係具有：電壓選擇電路81A、81B、和解碼器83A、83B。又，行選擇線驅動部80，雖然未圖示，但還具有：基於從微控制器MCON所被供給之邏輯訊號Vgrset0、Vgrset1、Vgrrst0、Vgrrst1、Vgrsns0、Vgrsns1、Vgr0～Vgr7，而將這些邏輯訊號之反轉訊號也就是邏輯訊號Vgrset0b、Vgrset1b、Vgrrst0b、Vgrrst1b、Vgrsns0b、Vgrsns1b、Vgr0b～Vgr7b分別加以生成的反轉電路。 　　[0167] 電壓選擇電路81A，係基於從微控制器MCON所被供給之邏輯訊號Vgrset0、Vgrset1、Vgrrst0、Vgrrst1、Vgrsns0、Vgrsns1，而將選擇電壓Vpset、Vnset、Vprst、Vnrst、Vpsns、Vnsns之中的任一者予以輸出。亦即，在上記實施形態的例子(圖6)中，電壓選擇電路21A，係將3個選擇電壓Vnset、Vprst、Vnsns之中的任一者予以輸出，但在本變形例(圖27)中，電壓選擇電路81A，係將6個選擇電壓Vpset、Vnset、Vprst、Vnrst、Vpsns、Vnsns之中的任一者予以輸出。電壓選擇電路81A，係具有電晶體201P、201N、202P、202N、203P、203N。電晶體201P、202P、203P係為P型的MOS電晶體，電晶體201N、202N、203N係為N型的MOS電晶體。對電晶體201P的閘極係被供給有邏輯訊號Vgrset1之反轉訊號也就是邏輯訊號Vgcset1b，對源極係被供給有選擇電壓Vpset(例如6V)，汲極係被連接至節點N21A。對電晶體201N的閘極係被供給有邏輯訊號Vgrset0，對源極係被供給有選擇電壓Vnset(例如0V)，汲極係被連接至節點N21A。對電晶體202P的閘極係被供給有邏輯訊號Vgrrst0之反轉訊號也就是邏輯訊號Vgrrst0b，對源極係被供給有選擇電壓Vprst(例如6V)，汲極係被連接至節點N21A。對電晶體202N的閘極係被供給有邏輯訊號Vgrrst1，對源極係被供給有選擇電壓Vnrst(例如0V)，汲極係被連接至節點N21A。對電晶體203P的閘極係被供給有邏輯訊號Vgrsns1之反轉訊號也就是邏輯訊號Vgrsns1b，對源極係被供給有選擇電壓Vpsns(例如5V)，汲極係被連接至節點N21A。對電晶體203N的閘極係被供給有邏輯訊號Vgrsns0，對源極係被供給有選擇電壓Vnsns(例如1V)，汲極係被連接至節點N21A。 　　[0168] 解碼器83A，係基於從微控制器MCON所被供給之邏輯訊號Vgr0、Vgr1、Vgr4、Vgr5，將從電壓選擇電路21A透過電流限制電路22A而被供給之選擇電壓，選擇性地施加至行選擇線RL0、RL1、RL4、RL5。亦即，在上記實施形態的例子(圖6)中，解碼器23A，係基於邏輯訊號Vgr0～Vgr3，而將選擇電壓，對行選擇線RL0～RL3做選擇性地施加，但在本變形例(圖27)中，解碼器83A，係基於邏輯訊號Vgr0、Vgr1、Vgr4、Vgr5，而將選擇電壓，對行選擇線RL0、RL1、RL4、RL5做選擇性地施加。於解碼器83A中，對電晶體210的閘極係被供給有邏輯訊號Vgr4，源極係被連接至節點N23A，汲極係被連接至電晶體211的汲極及行選擇線RL4。對電晶體211的閘極係被供給有邏輯訊號Vgr4之反轉訊號也就是邏輯訊號Vgr4b，對源極係被供給有非選擇電壓Vinh(例如3V)，汲極係被連接至電晶體210的汲極及行選擇線RL4。對電晶體212的閘極係被供給有邏輯訊號Vgr5之反轉訊號也就是邏輯訊號Vgr5b，對源極係被供給有非選擇電壓Vinh(例如3V)，汲極係被連接至電晶體213的汲極及行選擇線RL5。對電晶體213的閘極係被供給有邏輯訊號Vgr5，源極係被連接至節點N23A，汲極係被連接至電晶體212的汲極及行選擇線RL5。 　　[0169] 電壓選擇電路81B，係和電壓選擇電路81A同樣地，基於從微控制器MCON所被供給之邏輯訊號Vgrset0、Vgrset1、Vgrrst0、Vgrrst1、Vgrsns0、Vgrsns1，而將選擇電壓Vpset、Vnset、Vprst、Vnrst、Vpsns、Vnsns之中的任一者予以輸出。電壓選擇電路81B，係具有電晶體221P、221N、222P、222N、223P、223N。電晶體221P、222P、223P係為P型的MOS電晶體，電晶體221N、222N、223N係為N型的MOS電晶體。對電晶體221P的閘極係被供給有邏輯訊號Vgrset0之反轉訊號也就是邏輯訊號Vgcset0b，對源極係被供給有選擇電壓Vpset(例如6V)，汲極係被連接至節點N21B。對電晶體221N的閘極係被供給有邏輯訊號Vgrset1，對源極係被供給有選擇電壓Vnset(例如0V)，汲極係被連接至節點N21B。對電晶體222P的閘極係被供給有邏輯訊號Vgrrst1之反轉訊號也就是邏輯訊號Vgrrst1b，對源極係被供給有選擇電壓Vprst(例如6V)，汲極係被連接至節點N21B。對電晶體222N的閘極係被供給有邏輯訊號Vgrrst0，對源極係被供給有選擇電壓Vnrst(例如0V)，汲極係被連接至節點N21B。對電晶體223P的閘極係被供給有邏輯訊號Vgrsns0之反轉訊號也就是邏輯訊號Vgrsns0b，對源極係被供給有選擇電壓Vpsns(例如5V)，汲極係被連接至節點N21B。對電晶體223N的閘極係被供給有邏輯訊號Vgrsns1，對源極係被供給有選擇電壓Vnsns(例如1V)，汲極係被連接至節點N21B。 　　[0170] 解碼器83B，係和解碼器83A同樣地，基於從微控制器MCON所被供給之邏輯訊號Vgr2、Vgr3、Vgr6、Vgr7，將從電壓選擇電路21B透過電流限制電路22B而被供給之選擇電壓，選擇性地施加至行選擇線RL2、RL3、RL6、RL7。於解碼器83B中，對電晶體226的閘極係被供給有邏輯訊號Vgr2，源極係被連接至節點N23B，汲極係被連接至電晶體227的汲極及行選擇線RL2。對電晶體227的閘極係被供給有邏輯訊號Vgr2之反轉訊號也就是邏輯訊號Vgr2b，對源極係被供給有非選擇電壓Vinh(例如3V)，汲極係被連接至電晶體226的汲極及行選擇線RL2。對電晶體228的閘極係被供給有邏輯訊號Vgr3之反轉訊號也就是邏輯訊號Vgr3b，對源極係被供給有非選擇電壓Vinh(例如3V)，汲極係被連接至電晶體229的汲極及行選擇線RL3。對電晶體229的閘極係被供給有邏輯訊號Vgr3，源極係被連接至節點N23B，汲極係被連接至電晶體228的汲極及行選擇線RL3。 　　[0171] 電壓選擇電路81A、電流限制電路22A、解碼器83A、及感測放大器24A，係構成了驅動部80A，電壓選擇電路81B、電流限制電路22B、解碼器83B、及感測放大器24B，係構成驅動部80B。驅動部80A係例如，如圖28所示，被形成在基板面S中的，行選擇線RL0、RL1、RL4、RL5之下方的領域SA。同樣地，驅動部80B係被形成在，基板面S中的，行選擇線RL2、RL3、RL6、RL7之下方的領域SB。藉此，在記憶裝置1C中，可簡化行選擇線驅動部80、行選擇線RL0～RL8之間的配線。 　　[0172] [變形例1-5] 　　上記實施形態中，如圖1、2所示，於各記憶體陣列單元MAU中，係由行選擇線驅動部20及列選擇線驅動部30，來驅動該記憶體陣列單元MAU的記憶體陣列MA，但不限定於此。亦可取而代之，例如，由行選擇線驅動部20的驅動部20A，來驅動彼此互異的記憶體陣列單元MAU中的2個記憶體陣列MA，亦可由驅動部20B，來驅動彼此互異的記憶體陣列單元MAU中的2個記憶體陣列MA。同樣地，亦可由列選擇線驅動部30的驅動部30A，來驅動彼此互異的記憶體陣列單元MAU中的2個記憶體陣列MA，亦可由驅動部30B，來驅動彼此互異的記憶體陣列單元MAU中的2個記憶體陣列MA。以下，舉出一例，來說明本變形例。 　　[0173] 圖29係表示本變形例所述之記憶裝置1D之一構成例。在此例中，驅動部30A，係將2個記憶體陣列MA(例如第(n-1)個記憶體陣列MA(n-1)與第n個記憶體陣列MA(n))的列選擇線CL0、CL1，加以驅動。又，驅動部30B，係將2個記憶體陣列MA(例如第n個記憶體陣列MA(n)與第(n+1)個記憶體陣列MA(n+1))的列選擇線CL2、CL3，加以驅動。藉此，例如在第(n-1)個記憶體陣列MA(n-1)與第n個記憶體陣列MA(n)中，對列選擇線CL0、CL1之中的相同的列選擇線CL，會施加相同的選擇電壓。同樣地，例如在第n個記憶體陣列MA(n)與第(n+1)個記憶體陣列MA(n+1)中，對列選擇線CL2、CL3之中的相同的列選擇線CL，會施加相同的選擇電壓。藉由如此構成，在記憶裝置1D中，可減少列選擇線驅動部30的數量。此外，在此例中，雖然是將本技術適用於列選擇線驅動部30的驅動部30A、30B，但亦可同樣地適用於行選擇線驅動部20的驅動部20A、20B。 　　[0174] [變形例1-6] 　　上記實施形態中，行選擇線驅動部20的解碼器23A，係如圖6所示，例如，將電晶體206、209、210、213選擇性地設成導通狀態，藉此以將選擇電壓對行選擇線RL0～RL3做選擇性地施加，解碼器23B係例如，將電晶體226、229、230、233選擇性地設成導通狀態，藉此以將選擇電壓對行選擇線RL4～RL7做選擇性地施加，但不限定於此。以下，詳細說明本變形例所述之記憶裝置1E。記憶裝置1E，係與上記實施形態所述之記憶裝置1(圖1)同樣地，具有記憶體陣列單元MAU5。 　　[0175] 圖30係表示記憶體陣列單元MAU5之一構成例。記憶體陣列單元MAU5係具有：記憶體陣列MA5、和陣列驅動部AD5。 　　[0176] 記憶體陣列MA5係具有：複數行選擇線RL(此例中係為16條行選擇線RL0～RL15)、複數列選擇線CL(此例中係為4條列選擇線CL0～CL3)、複數記憶胞MC(此例中係為64個記憶胞MC0～MC63)。與上記實施形態所述的記憶體陣列MA(圖3)同樣地，記憶胞MC0～MC31係被形成在記憶層L0，記憶胞MC32～MC63係被形成在記憶層L1。 　　[0177] 陣列驅動部AD5係具有：行選擇線驅動部100、和列選擇線驅動部30。行選擇線驅動部100，係基於來自微控制器MCON之指示，而對行選擇線RL0～RL15選擇性地施加電壓。行選擇線驅動部100，係與上記實施形態所述之行選擇線驅動部20(圖6)同樣地，具有：電壓選擇電路21A、21B、電流限制電路22A、22B、解碼器103A、103B、感測放大器24A、24B。又，行選擇線驅動部100，雖然未圖示，但還具有：基於從微控制器MCON所被供給之邏輯訊號Vgr0～Vgr7、Vgr11～Vgr14，而將這些邏輯訊號之反轉訊號也就是邏輯訊號Vgr0b～Vgr7b、Vgr11b～Vgr14b分別加以生成的反轉電路。 　　[0178] 圖31A係表示解碼器103A之一構成例。解碼器103A，係基於從微控制器MCON所被供給之邏輯訊號Vgr0～Vgr3、Vgr11、Vgr12，將從電壓選擇電路21A透過電流限制電路22A而被供給之選擇電壓，選擇性地施加至行選擇線RL0～RL7。解碼器103A，係具有電晶體401～420。電晶體401～420係為N型的MOS電晶體。對電晶體401的閘極係被供給有邏輯訊號Vgr11，源極係被連接至節點N23A，汲極係被連接至節點N401。對電晶體402的閘極係被供給有邏輯訊號Vgr11之反轉訊號也就是邏輯訊號Vgr11b，對源極係被供給有非選擇電壓Vinh(例如3V)，汲極係被連接至節點N401。對電晶體403的閘極係被供給有邏輯訊號Vgr12之反轉訊號也就是邏輯訊號Vgr12b，對源極係被供給有非選擇電壓Vinh(例如3V)，汲極係被連接至節點N404。對電晶體404的閘極係被供給有邏輯訊號Vgr12，源極係被連接至節點N23A，汲極係被連接至節點N404。 　　[0179] 對電晶體405的閘極係被供給有邏輯訊號Vgr0，源極係被連接至節點N401，汲極係被連接至電晶體406的汲極及行選擇線RL0。對電晶體406的閘極係被供給有邏輯訊號Vgr0之反轉訊號也就是邏輯訊號Vgr0b，對源極係被供給有非選擇電壓Vinh(例如3V)，汲極係被連接至電晶體405的汲極及行選擇線RL0。對電晶體407的閘極係被供給有邏輯訊號Vgr1之反轉訊號也就是邏輯訊號Vgr1b，對源極係被供給有非選擇電壓Vinh(例如3V)，汲極係被連接至電晶體408的汲極及行選擇線RL1。對電晶體408的閘極係被供給有邏輯訊號Vgr1，源極係被連接至節點N401，汲極係被連接至電晶體407的汲極及行選擇線RL1。對電晶體409的閘極係被供給有邏輯訊號Vgr2，源極係被連接至節點N401，汲極係被連接至電晶體410的汲極及行選擇線RL2。對電晶體410的閘極係被供給有邏輯訊號Vgr2之反轉訊號也就是邏輯訊號Vgr2b，對源極係被供給有非選擇電壓Vinh(例如3V)，汲極係被連接至電晶體409的汲極及行選擇線RL2。對電晶體411的閘極係被供給有邏輯訊號Vgr3之反轉訊號也就是邏輯訊號Vgr3b，對源極係被供給有非選擇電壓Vinh(例如3V)，汲極係被連接至電晶體412的汲極及行選擇線RL3。對電晶體412的閘極係被供給有邏輯訊號Vgr3，源極係被連接至節點N401，汲極係被連接至電晶體411的汲極及行選擇線RL3。 　　[0180] 對電晶體413的閘極係被供給有邏輯訊號Vgr0，源極係被連接至節點N404，汲極係被連接至電晶體414的汲極及行選擇線RL4。對電晶體414的閘極係被供給有邏輯訊號Vgr0之反轉訊號也就是邏輯訊號Vgr0b，對源極係被供給有非選擇電壓Vinh(例如3V)，汲極係被連接至電晶體413的汲極及行選擇線RL4。對電晶體415的閘極係被供給有邏輯訊號Vgr1之反轉訊號也就是邏輯訊號Vgr1b，對源極係被供給有非選擇電壓Vinh(例如3V)，汲極係被連接至電晶體416的汲極及行選擇線RL5。對電晶體416的閘極係被供給有邏輯訊號Vgr1，源極係被連接至節點N404，汲極係被連接至電晶體415的汲極及行選擇線RL5。對電晶體417的閘極係被供給有邏輯訊號Vgr2，源極係被連接至節點N404，汲極係被連接至電晶體418的汲極及行選擇線RL6。對電晶體418的閘極係被供給有邏輯訊號Vgr2之反轉訊號也就是邏輯訊號Vgr2b，對源極係被供給有非選擇電壓Vinh(例如3V)，汲極係被連接至電晶體417的汲極及行選擇線RL6。對電晶體419的閘極係被供給有邏輯訊號Vgr3之反轉訊號也就是邏輯訊號Vgr3b，對源極係被供給有非選擇電壓Vinh(例如3V)，汲極係被連接至電晶體420的汲極及行選擇線RL7。對電晶體420的閘極係被供給有邏輯訊號Vgr3，源極係被連接至節點N404，汲極係被連接至電晶體419的汲極及行選擇線RL7。 　　[0181] 圖31B係表示解碼器103B之一構成例。解碼器103B，係基於從微控制器MCON所被供給之邏輯訊號Vgr4～Vgr7、Vgr13、Vgr14，將從電壓選擇電路21B透過電流限制電路22B而被供給之選擇電壓，選擇性地施加至行選擇線RL8～RL15。解碼器103B之構成，係和解碼器103A之構成相同。解碼器103B，係具有電晶體421～440。電晶體421～440，係分別對應於解碼器103A的電晶體401～420。 　　[0182] 圖32係表示，將節點N23A上所被供給之選擇電壓(此例中係為選擇電壓Vpset)對行選擇線RL0做施加時的解碼器103A之一動作例。此情況下，在解碼器103A中，電晶體401、403會變成導通狀態，同時，電晶體402、404會變成斷開狀態。藉此，對節點N401係被供給有選擇電壓Vpset，對節點N404係被供給有非選擇電壓Vinh。 　　[0183] 又，電晶體405、407、410、411會變成導通狀態，同時，電晶體406、408、409、412會變成斷開狀態。藉此，解碼器103A，係將節點N401上所被供給之選擇電壓Vpset施加至行選擇線RL0，同時，將非選擇電壓Vinh施加至行選擇線RL1～RL3。 　　[0184] 又，電晶體413、415、418、419會變成導通狀態，同時，電晶體414、416、417、420會變成斷開狀態。關於電晶體415～420也是同樣如此。藉此，解碼器103B，係將非選擇電壓Vinh，施加至行選擇線RL4～RL7。 　　[0185] 亦即，例如對電晶體405、413的閘極係有相同的邏輯訊號Vgr0被供給，因此電晶體413係與電晶體405同樣地變成導通狀態，例如對電晶體406、414的閘極係有相同的邏輯訊號Vgr0b被供給，因此電晶體414係與電晶體406同樣地變成斷開狀態。對節點N401係有選擇電壓Vpset被供給，因此處於導通狀態的電晶體405，係將該選擇電壓Vpset供給至行選擇線RL0。亦即，節點N23A上所被供給之選擇電壓，係透過2個電晶體401、405而被供給至行選擇線RL0。另一方面，對節點N404係有非選擇電壓Vinh被供給，因此處於導通狀態的電晶體413，係將該非選擇電壓Vinh供給至行選擇線RL4。 　　[0186] 藉由如此構成，在記憶裝置1E中，可減少微控制器MCON與陣列驅動部AD5之間的配線的條數。亦即，例如，在如圖33所示的解碼器103AR之構成的情況下，從微控制器MCON係有8道邏輯訊號Vgr0～Vgr7會被供給至解碼器103AR。另一方面，在本變形例所述的解碼器103A(圖31A)中，從微控制器MCON係有6道邏輯訊號Vgr0～Vgr3、Vgr11、Vgr12被供給至解碼器103A。至於解碼器103B也同樣如此。本變形例，係行選擇線RL的條數越多，越有效果。其結果為，在記憶裝置1E中，可減少微控制器MCON與陣列驅動部AD5之間的配線的條數。此外，在此例中，雖然是將本技術適用於行選擇線驅動部20，但亦可適用於列選擇線驅動部30。 　　[0187] [變形例1-7] 　　上記實施形態中，如圖6所示，行選擇線驅動部20，係基於邏輯訊號Vgr0～Vgr7，而將選擇電壓對行選擇線RL0～RL7做選擇性地施加，但並非限定於此，亦可取而代之，例如，行選擇線驅動部，係基於邏輯訊號Vgr0～Vgr3，而將選擇電壓對行選擇線RL0～RL7做選擇性地施加。以下，詳細說明本變形例所述之記憶裝置1F。 　　[0188] 記憶裝置1F，係與上記實施形態所述之記憶裝置1(圖1)同樣地，具有記憶體陣列單元MAU6。記憶體陣列單元MAU6，係與上記實施形態所述之記憶體陣列單元MAU(圖2)同樣地，具有含有行選擇線驅動部120及列選擇線驅動部30的陣列驅動部AD6。 　　[0189] 圖34係表示行選擇線驅動部120之一構成例。行選擇線驅動部120，係具有解碼器123B。又，行選擇線驅動部120，雖未圖示，但還具有：基於從微控制器MCON所被供給之邏輯訊號Vgrset、Vgrrst、Vgrsns、Vgr0～Vgr3，而將這些邏輯訊號之反轉訊號也就是邏輯訊號Vgrsetb、Vgrrstb、Vgrsnsb、Vgr0b～Vgr3b分別加以生成的反轉電路。 　　[0190] 解碼器123B，係和解碼器23A同樣地，基於從微控制器MCON所被供給之邏輯訊號Vgr0～Vgr3，將從電壓選擇電路21B透過電流限制電路22B而被供給之選擇電壓，選擇性地施加至行選擇線RL4～RL7。亦即，在上記實施形態的例子(圖6)中，解碼器23B，係基於邏輯訊號Vgr4～Vgr7，而將選擇電壓，對行選擇線RL4～RL7做選擇性地施加，但在本變形例(圖34)中，解碼器123B，係基於邏輯訊號Vgr0～Vgr3，而將選擇電壓，對行選擇線RL4～RL7做選擇性地施加。對電晶體226的閘極係被供給有邏輯訊號Vgr0，源極係被連接至節點N23B，汲極係被連接至電晶體227的汲極及行選擇線RL4。對電晶體227的閘極係被供給有邏輯訊號Vgr0之反轉訊號也就是邏輯訊號Vgr0b，對源極係被供給有非選擇電壓Vinh(例如3V)，汲極係被連接至電晶體226的汲極及行選擇線RL4。對電晶體228的閘極係被供給有邏輯訊號Vgr1之反轉訊號也就是邏輯訊號Vgr1b，對源極係被供給有非選擇電壓Vinh(例如3V)，汲極係被連接至電晶體229的汲極及行選擇線RL5。對電晶體229的閘極係被供給有邏輯訊號Vgr1，源極係被連接至節點N23B，汲極係被連接至電晶體228的汲極及行選擇線RL5。對電晶體230的閘極係被供給有邏輯訊號Vgr2，源極係被連接至節點N23B，汲極係被連接至電晶體231的汲極及行選擇線RL6。對電晶體231的閘極係被供給有邏輯訊號Vgr2之反轉訊號也就是邏輯訊號Vgr2b，對源極係被供給有非選擇電壓Vinh(例如3V)，汲極係被連接至電晶體230的汲極及行選擇線RL6。對電晶體232的閘極係被供給有邏輯訊號Vgr3之反轉訊號也就是邏輯訊號Vgr3b，對源極係被供給有非選擇電壓Vinh(例如3V)，汲極係被連接至電晶體233的汲極及行選擇線RL7。對電晶體233的閘極係被供給有邏輯訊號Vgr4，源極係被連接至節點N23B，汲極係被連接至電晶體232的汲極及行選擇線RL7。 　　[0191] 電壓選擇電路21A、電流限制電路22A、解碼器23A、及感測放大器24A，係構成了驅動部120A，電壓選擇電路21B、電流限制電路22B、解碼器123B、及感測放大器24B，係構成驅動部120B。 　　[0192] 圖35係模式性表示對2個記憶胞MC6、MC21進行設置動作OP1時的動作。圖36係圖示設置動作OP1中的行選擇線驅動部120之動作。列選擇線驅動部30之動作，係和圖9B相同。 　　[0193] 在此例中，行選擇線驅動部120，係對行選擇線RL1施加選擇電壓Vnset(此例中係為0V)，對行選擇線RL5施加選擇電壓Vpset(此例中係為6V)，對剩下的行選擇線RL0、RL2～RL4、RL6、RL7施加非選擇電壓Vinh(此例中係為3V)。又，列選擇線驅動部30，係對列選擇線CL1施加選擇電壓Vnset(此例中係為0V)，對列選擇線CL2施加選擇電壓Vpset(此例中係為6V)，對剩下的列選擇線CL0、CL3施加非選擇電壓Vinh(此例中係為3V)。 　　[0194] 此時，圖36所示，在行選擇線驅動部120的解碼器23A中，電晶體207、209、211、212會變成導通狀態，同時，電晶體206、208、210、213會變成斷開狀態。其結果為，解碼器23A，係對行選擇線RL1，施加從電壓選擇電路21A透過電流限制電路22A而被供給之選擇電壓Vnset(此例中係為0V)，對行選擇線RL0、RL2、RL3，施加非選擇電壓Vinh(此例中係為3V)。 　　[0195] 又，在解碼器123B中，電晶體227、229、231、232會變成導通狀態，同時，電晶體226、228、230、233會變成斷開狀態。亦即，例如對電晶體209、229的閘極係有相同的邏輯訊號Vgr1被供給，因此電晶體229係與電晶體209同樣地變成導通狀態，例如對電晶體208、228的閘極係有相同的邏輯訊號Vgr1b被供給，因此電晶體228係與電晶體208同樣地變成斷開狀態。其結果為，解碼器123B，係對行選擇線RL5，施加從電壓選擇電路21B透過電流限制電路22B而被供給之選擇電壓Vpset(此例中係為6V)，對行選擇線RL4、RL6、RL7，施加非選擇電壓Vinh(此例中係為3V)。 　　[0196] 又，如圖9B所示，列選擇線驅動部30的電壓選擇電路31A，係將選擇電壓Vnset(此例中係為0V)予以輸出，電壓選擇電路31B，係將選擇電壓Vpset(此例中係為6V)予以輸出。然後，在解碼器32A中，電晶體308、310會變成導通狀態，同時，電晶體307、309會變成斷開狀態。其結果為，解碼器32A，係對列選擇線CL1，施加選擇電壓Vnset(此例中係為0V)，對列選擇線CL0，施加非選擇電壓Vinh(此例中係為3V)。又，在解碼器32B中，電晶體327、329會變成導通狀態，同時，電晶體328、330會變成斷開狀態。其結果為，解碼器32B，係對列選擇線CL2，施加從電壓選擇電路31B所被供給之選擇電壓Vpset (此例中係為6V)，對列選擇線CL3，施加非選擇電壓Vinh (此例中係為3V)。 　　[0197] 其結果為，在記憶體陣列單元MAU6中，如圖35所示，作為設置動作OP1之對象，2個記憶胞MC6、MC21係被選擇。藉此，在記憶體陣列單元MAU6中，係按照電壓選擇電路31B、解碼器32B、列選擇線CL2、記憶胞MC6、行選擇線RL1、解碼器23A、電流限制電路22A、電壓選擇電路21A之順序，設置電流Iset(設置電流Iset1)會流過，並按照電壓選擇電路21B、電流限制電路22B、解碼器123B、行選擇線RL5、記憶胞MC21、列選擇線CL1、解碼器32A、電壓選擇電路31A之順序，設置電流Iset(設置電流Iset2)會流過。 　　[0198] 圖37係模式性表示對1個記憶胞MC6進行設置動作OP1時的動作。圖38係圖示設置動作OP1中的行選擇線驅動部120之動作。列選擇線驅動部30之動作，係和圖18B相同。 　　[0199] 在此例中，行選擇線驅動部120，係對行選擇線RL1施加選擇電壓Vnset(此例中係為0V)，對行選擇線RL5施加選擇電壓Vpset(此例中係為6V)，對剩下的行選擇線RL0、RL2～RL4、RL6、RL7施加非選擇電壓Vinh(此例中係為3V)。又，列選擇線驅動部30，係對列選擇線CL2施加選擇電壓Vpset(此例中係為6V)，對剩下的列選擇線CL0、CL1、CL3施加非選擇電壓Vinh(此例中係為3V)。 　　[0200] 此時，如圖38所示，行選擇線驅動部120的解碼器23A，係對行選擇線RL1，施加從電壓選擇電路21A透過電流限制電路22A而被供給之選擇電壓Vnset(此例中係為0V)，對行選擇線RL0、RL2、RL3，施加非選擇電壓Vinh(此例中係為3V)。又，解碼器123B，係對行選擇線RL5，施加從電壓選擇電路21B透過電流限制電路22B而被供給之選擇電壓Vpset(此例中係為6V)，對行選擇線RL4、RL6、RL7，施加非選擇電壓Vinh(此例中係為3V)。 　　[0201] 又，如圖18B所示，列選擇線驅動部30的電壓選擇電路31A，係將選擇電壓Vnset(此例中係為0V)予以輸出，電壓選擇電路31B，係將選擇電壓Vpset(此例中係為6V)予以輸出。然後，在解碼器32A中，電晶體308、309會變成導通狀態，同時，電晶體307、310會變成斷開狀態。其結果為，解碼器32A，係對2條列選擇線CL0、CL1，施加非選擇電壓Vinh(此例中係為3V)。又，在解碼器32B中，電晶體327、329會變成導通狀態，同時，電晶體328、330會變成斷開狀態。其結果為，解碼器32B，係對列選擇線CL2，施加從電壓選擇電路31B所被供給之選擇電壓Vpset(此例中係為6V)，對列選擇線CL3，施加非選擇電壓Vinh(此例中係為3V)。 　　[0202] 其結果為，在記憶體陣列單元MAU6中，如圖37所示，作為設置動作OP1之對象，1個記憶胞MC6係被選擇。藉此，在記憶體陣列單元MAU6中，係按照電壓選擇電路31B、解碼器32B、列選擇線CL2、記憶胞MC6、行選擇線RL1、解碼器23A、電流限制電路22A、電壓選擇電路21A之順序，設置電流Iset(設置電流Iset1)會流過。 　　[0203] 藉由如此構成，在記憶裝置1F中，可減少微控制器MCON與陣列驅動部AD6之間的配線的條數。本變形例，係行選擇線RL的條數越多，越有效果。此外，在此例中，雖然是將本技術適用於行選擇線驅動部20，但亦可適用於列選擇線驅動部30。 　　[0204] 又，亦可將本技術適用於行選擇線驅動部20及列選擇線驅動部30之雙方。以下，詳細說明本變形例所述之記憶裝置1G。 　　[0205] 記憶裝置1G，係與上記實施形態所述之記憶裝置1(圖1)同樣地，具有記憶體陣列單元MAU7。記憶體陣列單元MAU7，係與上記實施形態所述之記憶體陣列單元MAU(圖2)同樣地，具有含有行選擇線驅動部120及列選擇線驅動部130的陣列驅動部AD7。 　　[0206] 圖39係表示列選擇線驅動部130之一構成例。列選擇線驅動部130係具有：電壓選擇電路131A、131B、和解碼器132B。又，列選擇線驅動部130，雖然未圖示，但還具有：基於從微控制器MCON所被供給之邏輯訊號Vgc0、Vgc1，而將這些邏輯訊號之反轉訊號也就是邏輯訊號Vgc0b、Vgc1b分別加以生成的反轉電路。 　　[0207] 電壓選擇電路131A，係基於從微控制器MCON所被供給之邏輯訊號Vgcset0b、Vgcset1、Vgcrst0、Vgcrst1b、Vgcsns0b、Vgcsns1、Vgcinh0，而將選擇電壓Vpset、Vnset、Vprst、Vnrst、Vpsns、Vnsns及非選擇電壓Vinh之中的任一者予以輸出。亦即，在上記實施形態(圖7)中，電壓選擇電路31A，係基於6個邏輯訊號Vgcset0、Vgcset1、Vgcrst0、Vgcrst1、Vgcsns0、Vgcsns1，而將6個選擇電壓Vpset、Vnset、Vprst、Vnrst、Vpsns、Vnsns之中的任一者予以輸出，但在本變形例(圖39)中，電壓選擇電路131A，係基於7個邏輯訊號Vgcset0b、Vgcset1、Vgcrst0、Vgcrst1b、Vgcsns0b、Vgcsns1、Vgcinh0，而將6個選擇電壓Vpset、Vnset、Vprst、Vnrst、Vpsns、Vnsns及非選擇電壓Vinh之中的任一者予以輸出。電壓選擇電路131A，係具有電晶體311。電晶體311係為N型的MOS電晶體。對電晶體311的閘極係被供給有邏輯訊號Vgcinh0，對源極係被供給有非選擇電壓Vinh，汲極係被連接至節點N32A。 　　[0208] 電壓選擇電路131B，係和電壓選擇電路131A同樣地，基於從微控制器MCON所被供給之邏輯訊號Vgcset2b、Vgcset3、Vgcrst2、Vgcrst3b、Vgcsns2b、Vgcsns3、Vgcinh1，而將選擇電壓Vpset、Vnset、Vprst、Vnrst、Vpsns、Vnsns及非選擇電壓Vinh之中的任一者予以輸出。電壓選擇電路131B，係具有電晶體331。電晶體331係為N型的MOS電晶體。對電晶體331的閘極係被供給有邏輯訊號Vgcinh1，對源極係被供給有非選擇電壓Vinh，汲極係被連接至節點N32B。對電晶體321的閘極係被供給有邏輯訊號Vgcset2之反轉訊號也就是邏輯訊號Vgcset2b，對源極係被供給有選擇電壓Vpset(例如6V)，汲極係被連接至節點N32B。對電晶體322的閘極係被供給有邏輯訊號Vgcset3，對源極係被供給有選擇電壓Vnset(例如0V)，汲極係被連接至節點N32B。對電晶體323的閘極係被供給有邏輯訊號Vgcrst3之反轉訊號也就是邏輯訊號Vgcrst3b，對源極係被供給有選擇電壓Vprst(例如6V)，汲極係被連接至節點N32B。對電晶體324的閘極係被供給有邏輯訊號Vgcrst2，對源極係被供給有選擇電壓Vnrst(例如0V)，汲極係被連接至節點N32B。對電晶體325的閘極係被供給有邏輯訊號Vgcsns2之反轉訊號也就是邏輯訊號Vgcsns2b，對源極係被供給有選擇電壓Vpsns(例如5V)，汲極係被連接至節點N32B。對電晶體326的閘極係被供給有邏輯訊號Vgcsns3，對源極係被供給有選擇電壓Vnsns (例如1V)，汲極係被連接至節點N32B。 　　[0209] 解碼器132B，係和解碼器32A同樣地，基於從微控制器MCON所被供給之邏輯訊號Vgc0、Vgc1，而將從電壓選擇電路31B所被供給之選擇電壓，施加至列選擇線CL2、CL3之任一者。亦即，在上記實施形態的例子(圖7)中，解碼器32B，係基於邏輯訊號Vgc2、Vgc3，而將選擇電壓，對列選擇線CL2、CL3做選擇性地施加，但在本變形例(圖39)中，解碼器132B，係基於邏輯訊號Vgc0、Vgc1，而將選擇電壓，對列選擇線CL2、CL3做選擇性地施加。對電晶體327的閘極係被供給有邏輯訊號Vgc0，源極係被連接至節點N32B，汲極係被連接至電晶體328的汲極及列選擇線CL2。對電晶體328的閘極係被供給有邏輯訊號Vgc0之反轉訊號也就是邏輯訊號Vgc0b，對源極係被供給有非選擇電壓Vinh(例如3V)，汲極係被連接至電晶體327的汲極及列選擇線CL2。對電晶體329的閘極係被供給有邏輯訊號Vgc1之反轉訊號也就是邏輯訊號Vgc1b，對源極係被供給有非選擇電壓Vinh(例如3V)，汲極係被連接至電晶體330的汲極及列選擇線CL3。對電晶體330的閘極係被供給有邏輯訊號Vgc1，源極係被連接至節點N32B，汲極係被連接至電晶體329的汲極及列選擇線CL3。 　　[0210] 電壓選擇電路131A及解碼器32A，係構成了驅動部130A，電壓選擇電路131B及解碼器132B，係構成了驅動部130B。 　　[0211] 圖40係模式性表示對2個記憶胞MC6、MC20進行設置動作OP1時的動作。圖41係圖示設置動作OP1中的列選擇線驅動部130之動作。行選擇線驅動部120之動作，係和圖36相同。 　　[0212] 在此例中，行選擇線驅動部120，係對行選擇線RL1施加選擇電壓Vnset(此例中係為0V)，對行選擇線RL5施加選擇電壓Vpset(此例中係為6V)，對剩下的行選擇線RL0、RL2～RL4、RL6、RL7施加非選擇電壓Vinh(此例中係為3V)。又，列選擇線驅動部130，係對列選擇線CL0施加選擇電壓Vnset(此例中係為0V)，對列選擇線CL2施加選擇電壓Vpset(此例中係為6V)，對剩下的列選擇線CL1、CL3施加非選擇電壓Vinh(此例中係為3V)。 　　[0213] 此時，如圖41所示，在列選擇線驅動部130的電壓選擇電路131A中，電晶體302會變成導通狀態，同時，電晶體301、303～306、311會變成斷開狀態。藉此，電壓選擇電路131A，係將選擇電壓Vnset(此例中係為0V)予以輸出。另一方面，在電壓選擇電路131B中，電晶體321會變成導通狀態，同時，電晶體322～326、331會變成斷開狀態。藉此，電壓選擇電路131B，係將選擇電壓Vpset(此例中係為6V)予以輸出。 　　[0214] 然後，在解碼器32A中，電晶體307、309會變成導通狀態，同時，電晶體308、310會變成斷開狀態。其結果為，解碼器32A，係對列選擇線CL1，施加從電壓選擇電路131A所被供給之選擇電壓Vnset(此例中係為0V)，對列選擇線CL0，施加非選擇電壓Vinh(此例中係為3V)。 　　[0215] 又，在解碼器132B中，電晶體327、329會變成導通狀態，同時，電晶體328、330會變成斷開狀態。亦即，例如對電晶體307、327係有相同的邏輯訊號Vgc0被供給，因此電晶體327係與電晶體307同樣地變成導通狀態，例如對電晶體308、328係有相同的邏輯訊號Vgc0b被供給，因此電晶體328係與電晶體308同樣地變成斷開狀態。其結果為，解碼器132B，係對列選擇線CL2，施加從電壓選擇電路131B所被供給之選擇電壓Vpset(此例中係為6V)，對列選擇線CL3，施加非選擇電壓Vinh(此例中係為3V)。 　　[0216] 其結果為，在記憶體陣列單元MAU7中，如圖40所示，作為設置動作OP1之對象，2個記憶胞MC6、MC20係被選擇。藉此，在記憶體陣列單元MAU7中，係按照電壓選擇電路131B、解碼器132B、列選擇線CL2、記憶胞MC6、行選擇線RL1、解碼器23A、電流限制電路22A、電壓選擇電路21A之順序，設置電流Iset(設置電流Iset1)會流過，並按照電壓選擇電路21B、電流限制電路22B、解碼器123B、行選擇線RL5、記憶胞MC20、列選擇線CL0、解碼器32A、電壓選擇電路131A之順序，設置電流Iset(設置電流Iset2)會流過。 　　[0217] 圖42係模式性表示對1個記憶胞MC6進行設置動作OP1時的動作。圖43係圖示設置動作OP1中的列選擇線驅動部130之動作。行選擇線驅動部120之動作，係和圖38相同。 　　[0218] 在此例中，行選擇線驅動部120，係對行選擇線RL1施加選擇電壓Vnset(此例中係為0V)，對行選擇線RL5施加選擇電壓Vpset(此例中係為6V)，對剩下的行選擇線RL0、RL2～RL4、RL6、RL7施加非選擇電壓Vinh(此例中係為3V)。又，列選擇線驅動部130，係對列選擇線CL2施加選擇電壓Vpset(此例中係為6V)，對剩下的列選擇線CL0、CL1、CL3施加非選擇電壓Vinh(此例中係為3V)。 　　[0219] 此時，如圖43所示，在列選擇線驅動部130的電壓選擇電路131A中，電晶體311會變成導通狀態，同時，電晶體301～306會變成斷開狀態。藉此，電壓選擇電路131A，係將非選擇電壓Vinh(此例中係為3V)予以輸出。另一方面，在電壓選擇電路131B中，電晶體321會變成導通狀態，同時，電晶體322～326、331會變成斷開狀態。藉此，電壓選擇電路131B，係將選擇電壓Vpset(此例中係為6V)予以輸出。 　　[0220] 然後，在解碼器32A中，電晶體307、309會變成導通狀態，同時，電晶體308、310會變成斷開狀態。其結果為，解碼器32A，係對列選擇線CL0、CL1，施加非選擇電壓Vinh(此例中係為3V)。 　　[0221] 又，在解碼器132B中，電晶體327、329會變成導通狀態，同時，電晶體328、330會變成斷開狀態。其結果為，解碼器132B，係對列選擇線CL2，施加從電壓選擇電路131B所被供給之選擇電壓Vpset(此例中係為6V)，對列選擇線CL3，施加非選擇電壓Vinh(此例中係為3V)。 　　[0222] 其結果為，在記憶體陣列單元MAU7中，如圖42所示，作為設置動作OP1之對象，1個記憶胞MC6係被選擇。藉此，在記憶體陣列單元MAU7中，係按照電壓選擇電路31B、解碼器132B、列選擇線CL2、記憶胞MC6、行選擇線RL1、解碼器23A、電流限制電路22A、電壓選擇電路21A之順序，設置電流Iset(設置電流Iset1)會流過。 　　[0223] 藉由如此構成，在記憶裝置1G中，可減少微控制器MCON與陣列驅動部AD7之間的配線的條數。本變形例，係行選擇線RL及列選擇線CL的條數越多，越有效果。 　　[0224] [其他變形例] 　　又，亦可將這些變形例之其中2者以上加以組合。 　　[0225] ＜2.第2實施形態＞ 　　接著說明，第2實施形態所述之記憶裝置2。本實施形態係為，記憶體陣列中的記憶層之數量是和上記第1實施形態不同。此外，和上記第1實施形態所述之記憶裝置1實質相同的構成部分係標示同一符號，並適宜省略說明。如圖1所示，記憶裝置2，係具有記憶體陣列單元MAU10。 　　[0226] 圖44係表示記憶體陣列單元MAU10之一構成例。記憶體陣列單元MAU10係具有：記憶體陣列MA10、和陣列驅動部AD10。 　　[0227] 記憶體陣列MA10係具有：8條行選擇線RL0～RL7、4條行選擇線RL10～RL13、8條列選擇線CL0～CL7、64個記憶胞MC0～MC63。行選擇線RL0～RL7之一端及列選擇線CL0～CL4之一端係被連接至陣列驅動部AD10。行選擇線RL0～RL3之他端，係被連接至行選擇線RL10～RL13之一端。 　　[0228] 圖45係表示記憶體陣列MA10之一構成例。行選擇線RL0～RL7、RL10～RL13，係於XY面內，朝X方向延伸般地而被形成。又，列選擇線CL0～CL7，係於XY面內，朝Y方向延伸般地而被形成。行選擇線RL0～RL3，係被形成在同層，在其上之層係形成有列選擇線CL0～CL3，在其上之層係形成有行選擇線RL4～RL7，在其上之層係形成有列選擇線CL4～CL7，在其上之層係形成有行選擇線RL10～RL13。如此，在記憶體陣列MA10中，行選擇線RL所被形成的層、與列選擇線CL所被形成的層，係被交互配置。 　　[0229] 4條行選擇線RL0～RL3所被形成的層與4條列選擇線CL0～CL3所被形成的層之間的記憶層L0中，係被形成有16(=4×4)個記憶胞MC(MC0～MC15)。同樣地，4條列選擇線CL0～CL3所被形成的層與4條行選擇線RL4～RL7所被形成的層之間的記憶層L1中，係被形成有16(=4×4)個記憶胞MC(MC16～MC31)；4條行選擇線RL4～RL7所被形成的層與4條列選擇線CL4～CL7所被形成的層之間的記憶層L2中，係被形成有16(=4×4)個記憶胞MC(MC32～MC47)；4條列選擇線CL4～CL7所被形成的層與4條行選擇線RL10～RL13所被形成的層之間的記憶層L3中，係被形成有16(=4×4)個記憶胞MC(MC48～MC63)。 　　[0230] 在記憶層L0中所被形成之記憶胞MC(記憶胞MC0～MC15)中，端子TU係被連接至列選擇線CL0～CL3之任一者，端子TL係被連接至行選擇線RL0～RL3之任一者。同樣地，在記憶層L1中所被形成之記憶胞MC(記憶胞MC16～MC31)中，端子TU係被連接至行選擇線RL4～RL7之任一者，端子TL係被連接至列選擇線CL0～CL3之任一者。又，在記憶層L2中所被形成之記憶胞MC(記憶胞MC32～MC47)中，端子TU係被連接至列選擇線CL4～CL7之任一者，端子TL係被連接至行選擇線RL4～RL7之任一者。又，在記憶層L3中所被形成之記憶胞MC(記憶胞MC48～MC63)中，端子TU係被連接至行選擇線RL10～RL13之任一者，端子TL係被連接至列選擇線CL4～CL7之任一者。換言之，在記憶胞MC中，不論是被形成在記憶層L0～L3之中的哪一記憶層，記憶元件VR都是被形成在選擇元件SE之上層。 　　[0231] 陣列驅動部AD10(圖44)，係基於來自微控制器MCON之指示，對行選擇線RL0～RL7、及列選擇線CL0～CL7選擇性地施加電壓，藉此而對記憶胞MC寫入資料，或從記憶胞MC讀出資料。陣列驅動部AD10係具有：行選擇線驅動部140、和列選擇線驅動部150。 　　[0232] 圖46係表示行選擇線驅動部140之一構成例。行選擇線驅動部140係具有：電壓選擇電路81A、81B、電流限制電路22A、22B、解碼器23A、23B、感測放大器24A、24B。又，行選擇線驅動部20，雖然未圖示，但還具有：基於從微控制器MCON所被供給之邏輯訊號Vgrset0、Vgrset1、Vgrrst0、Vgrrst1、Vgrsns0、Vgrsns1、Vgr0～Vgr7，而將這些邏輯訊號之反轉訊號也就是邏輯訊號Vgrset0b、Vgrset1b、Vgrrst0b、Vgrrst1b、Vgrsns0b、Vgrsns1b、Vgr0b～Vgr7b分別加以生成的反轉電路。電壓選擇電路81A、電流限制電路22A、解碼器23A、及感測放大器24A，係構成了驅動部140A，電壓選擇電路81B、電流限制電路22B、解碼器23B、及感測放大器24B，係構成了驅動部140B。 　　[0233] 圖47係表示列選擇線驅動部150之一構成例。列選擇線驅動部150係具有：電壓選擇電路31A、31B、和解碼器152A、152B。又，列選擇線驅動部150，雖然未圖示，但還具有：基於從微控制器MCON所被供給之邏輯訊號Vgcset0、Vgcset1、Vgcrst0、Vgcrst1、Vgcsns0、Vgcsns1、Vgc0～Vgc7，而將這些邏輯訊號之反轉訊號也就是邏輯訊號Vgcset0b、Vgcset1b、Vgcrst0b、Vgcrst1b、Vgcsns0b、Vgcsns1b、Vgc0b～Vgc7b分別加以生成的反轉電路。電壓選擇電路31A及解碼器152A，係構成了驅動部150A，電壓選擇電路31B及解碼器152B，係構成了驅動部150B。 　　[0234] 解碼器152A，係基於從微控制器MCON所被供給之邏輯訊號Vgc0～Vgc3，而將從電壓選擇電路31A所被供給之選擇電壓，選擇性地施加至列選擇線CL0～CL3。解碼器152A，係具有電晶體371～378。電晶體371～378係為N型的MOS電晶體。對電晶體371的閘極係被供給有邏輯訊號Vgc0，源極係被連接至節點N32A，汲極係被連接至電晶體372的汲極及列選擇線CL0。對電晶體372的閘極係被供給有邏輯訊號Vgc0之反轉訊號也就是邏輯訊號Vgc0b，對源極係被供給有非選擇電壓Vinh(例如3V)，汲極係被連接至電晶體371的汲極及列選擇線CL0。對電晶體373的閘極係被供給有邏輯訊號Vgc1之反轉訊號也就是邏輯訊號Vgc1b，對源極係被供給有非選擇電壓Vinh(例如3V)，汲極係被連接至電晶體374的汲極及列選擇線CL1。對電晶體374的閘極係被供給有邏輯訊號Vgc1，源極係被連接至節點N32A，汲極係被連接至電晶體373的汲極及列選擇線CL1。對電晶體375的閘極係被供給有邏輯訊號Vgc2，源極係被連接至節點N32A，汲極係被連接至電晶體376的汲極及列選擇線CL2。對電晶體376的閘極係被供給有邏輯訊號Vgc2之反轉訊號也就是邏輯訊號Vgc2b，對源極係被供給有非選擇電壓Vinh(例如3V)，汲極係被連接至電晶體375的汲極及列選擇線CL2。對電晶體377的閘極係被供給有邏輯訊號Vgc3之反轉訊號也就是邏輯訊號Vgc3b，對源極係被供給有非選擇電壓Vinh(例如3V)，汲極係被連接至電晶體378的汲極及列選擇線CL3。對電晶體378的閘極係被供給有邏輯訊號Vgc3，源極係被連接至節點N32A，汲極係被連接至電晶體377的汲極及列選擇線CL3。 　　[0235] 解碼器152B，係和解碼器152A同樣地，基於從微控制器MCON所被供給之邏輯訊號Vgc4～Vgc7，而將從電壓選擇電路31B所被供給之選擇電壓，選擇性地施加至列選擇線CL4～CL7。解碼器152B，係具有電晶體391～398。電晶體391～398係為N型的MOS電晶體。對電晶體391的閘極係被供給有邏輯訊號Vgc4，源極係被連接至節點N32B，汲極係被連接至電晶體392的汲極及列選擇線CL4。對電晶體392的閘極係被供給有邏輯訊號Vgc4之反轉訊號也就是邏輯訊號Vgc4b，對源極係被供給有非選擇電壓Vinh(例如3V)，汲極係被連接至電晶體391的汲極及列選擇線CL4。對電晶體393的閘極係被供給有邏輯訊號Vgc5之反轉訊號也就是邏輯訊號Vgc5b，對源極係被供給有非選擇電壓Vinh(例如3V)，汲極係被連接至電晶體394的汲極及列選擇線CL5。對電晶體394的閘極係被供給有邏輯訊號Vgc5，源極係被連接至節點N32B，汲極係被連接至電晶體393的汲極及列選擇線CL5。對電晶體395的閘極係被供給有邏輯訊號Vgc6，源極係被連接至節點N32B，汲極係被連接至電晶體396的汲極及列選擇線CL6。對電晶體396的閘極係被供給有邏輯訊號Vgc6之反轉訊號也就是邏輯訊號Vgc6b，對源極係被供給有非選擇電壓Vinh(例如3V)，汲極係被連接至電晶體395的汲極及列選擇線CL6。對電晶體397的閘極係被供給有邏輯訊號Vgc7之反轉訊號也就是邏輯訊號Vgc7b，對源極係被供給有非選擇電壓Vinh(例如3V)，汲極係被連接至電晶體398的汲極及列選擇線CL7。對電晶體398的閘極係被供給有邏輯訊號Vgc7，源極係被連接至節點N32B，汲極係被連接至電晶體397的汲極及列選擇線CL7。 　　[0236] 如以上所述，在記憶裝置2中，由於增加了記憶層L0～L3之數量，因此可提高記憶容量，可削減每1位元之成本。 　　[0237] 如以上所述，在本實施形態中，可提高記憶容量，可削減每1位元之成本。其他效果，係和上記第1實施形態相同。 　　[0238] [變形例2-1] 　　在上記實施形態中，如圖45～47所示，行選擇線驅動部140的解碼器23A係將同層中所被形成之行選擇線RL0～RL3予以驅動，解碼器23B係將同層中所被形成之行選擇線RL4～RL7予以驅動。又，列選擇線驅動部150的解碼器152A，係將同層中所被形成之列選擇線CL0～CL3予以驅動，解碼器152B係將同層中所被形成之列選擇線CL4～CL7予以驅動。然而，並不限定於此。以下，詳細說明本變形例所述之記憶裝置2A。 　　[0239] 記憶裝置2A，係與上記實施形態所述之記憶裝置2同樣地，具有記憶體陣列單元MAU11。記憶體陣列單元MAU11，係與上記實施形態所述之記憶體陣列單元MAU10(圖44)同樣地，具有含有行選擇線驅動部160及列選擇線驅動部170的陣列驅動部AD11。 　　[0240] 圖48係表示行選擇線驅動部160之一構成例。行選擇線驅動部160，係具有解碼器83A、83B。 　　[0241] 解碼器83A，係基於從微控制器MCON所被供給之邏輯訊號Vgr0、Vgr1、Vgr4、Vgr5，將從電壓選擇電路21A透過電流限制電路22A而被供給之選擇電壓，選擇性地施加至行選擇線RL0、RL1、RL4、RL5。亦即，在上記實施形態的例子(圖46)中，解碼器23A，係基於邏輯訊號Vgr0～Vgr3，而將選擇電壓，對行選擇線RL0～RL3做選擇性地施加，但在本變形例(圖48)中，解碼器83A，係基於邏輯訊號Vgr0、Vgr1、Vgr4、Vgr5，而將選擇電壓，對行選擇線RL0、RL1、RL4、RL5做選擇性地施加。 　　[0242] 解碼器83B，係和解碼器83A同樣地，基於從微控制器MCON所被供給之邏輯訊號Vgr2、Vgr3、Vgr6、Vgr7，將從電壓選擇電路21B透過電流限制電路22B而被供給之選擇電壓，選擇性地施加至行選擇線RL2、RL3、RL6、RL7。 　　[0243] 圖49係表示列選擇線驅動部170之一構成例。列選擇線驅動部170，係具有解碼器172A、172B。 　　[0244] 解碼器172A，係基於從微控制器MCON所被供給之邏輯訊號Vgc0、Vgc1、Vgc4、Vgc5，而將從電壓選擇電路31A所被供給之選擇電壓，選擇性地施加至列選擇線CL0、CL1、CL4、CL5。亦即，在上記實施形態的例子(圖47)中，解碼器152A，係基於邏輯訊號Vgc0～Vgc3，而將選擇電壓，對列選擇線CL0～CL3做選擇性地施加，但在本變形例(圖49)中，解碼器172A，係基於邏輯訊號Vgc0、Vgc1、Vgc4、Vgc5，而將選擇電壓，對列選擇線CL0、CL1、CL4、CL5做選擇性地施加。於解碼器172A中，對電晶體375的閘極係被供給有邏輯訊號Vgc4，源極係被連接至節點N32A，汲極係被連接至電晶體376的汲極及列選擇線CL4。對電晶體376的閘極係被供給有邏輯訊號Vgc4之反轉訊號也就是邏輯訊號Vgc4b，對源極係被供給有非選擇電壓Vinh(例如3V)，汲極係被連接至電晶體375的汲極及列選擇線CL4。對電晶體377的閘極係被供給有邏輯訊號Vgc5之反轉訊號也就是邏輯訊號Vgc5b，對源極係被供給有非選擇電壓Vinh(例如3V)，汲極係被連接至電晶體378的汲極及列選擇線CL5。對電晶體378的閘極係被供給有邏輯訊號Vgc5，源極係被連接至節點N32A，汲極係被連接至電晶體377的汲極及列選擇線CL5。 　　[0245] 解碼器172B，係和解碼器172A同樣地，基於從微控制器MCON所被供給之邏輯訊號Vgc2、Vgc3、Vgc6、Vgc7，而將從電壓選擇電路31B所被供給之選擇電壓，選擇性地施加至列選擇線CL2、CL3、CL6、CL7。對電晶體391的閘極係被供給有邏輯訊號Vgc2，源極係被連接至節點N32B，汲極係被連接至電晶體392的汲極及列選擇線CL2。對電晶體392的閘極係被供給有邏輯訊號Vgc2之反轉訊號也就是邏輯訊號Vgc2b，對源極係被供給有非選擇電壓Vinh(例如3V)，汲極係被連接至電晶體391的汲極及列選擇線CL2。對電晶體393的閘極係被供給有邏輯訊號Vgc3之反轉訊號也就是邏輯訊號Vgc3b，對源極係被供給有非選擇電壓Vinh(例如3V)，汲極係被連接至電晶體394的汲極及列選擇線CL3。對電晶體394的閘極係被供給有邏輯訊號Vgc3，源極係被連接至節點N32B，汲極係被連接至電晶體393的汲極及列選擇線CL3。 　　[0246] 於行選擇線驅動部160(圖48)中，電壓選擇電路81A、電流限制電路22A、解碼器83A、及感測放大器24A，係構成驅動部160A；電壓選擇電路81B、電流限制電路22B、解碼器83B、及感測放大器24B，係構成驅動部160B。又，於列選擇線驅動部170(圖49)中，電壓選擇電路31A及解碼器172A，係構成驅動部170A，電壓選擇電路31B及解碼器172B，係構成驅動部170B。驅動部160A、160B、及驅動部170A、170B，係與記憶裝置1C(圖28)同樣地，被配置在基板面的適切領域。藉此，在記憶裝置2A中，可簡化陣列驅動部AD11、行選擇線RL0～RL8及列選擇線CL0～CL7之間的配線。 　　[0247] [變形例2-2] 　　在上記實施形態中，雖然形成了4個記憶層L0～L4，但不限定於此，亦可形成5層以上之記憶層。 　　[0248] [變形例2-3] 　　對上記實施形態所述之記憶裝置2，亦可適用上記第1實施形態之各變形例。 　　[0249] 以上雖然舉出數個實施形態及變形例來說明了本技術，但本技術係並非限定於這些實施形態等，可作各種變形。 　　[0250] 例如，在上記實施形態中，是將選擇電壓Vpset設成與選擇電壓Vprst相同的電壓，並且將選擇電壓Vnset設成與選擇電壓Vnrst相同的電壓，但不限定於此。亦可取而代之，將選擇電壓Vpset設成與選擇電壓Vprst不同的電壓，將選擇電壓Vnset設成與選擇電壓Vnrst不同的電壓。 　　[0251] 又，例如，在上記實施形態中，記憶元件VR，係可採取可識別的2個電阻狀態RS(高電阻狀態HRS及低電阻狀態LRS)，但不限定於此，亦可取而代之，例如，可採取可識別的3個以上之電阻狀態RS。 　　[0252] 又，例如，在上記實施形態中，是使用離子源層及電阻變化層所層積而成者來構成記憶元件VR，但不限定於此。亦可取而代之，例如，使用相變化型之記憶元件，亦可使用過度金屬氧化物等之電阻變化元件。又，亦可使用例如，自旋注入磁化反轉型(STT; Spin Transfer Torque)之磁性穿隧接合(MTJ; Magnetic Tunnel Junction)元件。 　　[0253] 此外，本說明書中所記載之效果僅為例示並非限定，亦可還有其他效果。 　　[0254] 此外，本技術係亦可視為如下之構成。 　　[0255] (1)一種記憶裝置，係具備： 　　第1記憶部，係具有：朝第1方向延伸，含有複數第1選擇線及複數第2選擇線的複數第1配線；和朝與前記第1方向交叉的第2方向延伸，含有複數第3選擇線及複數第4選擇線的複數第2配線；和分別被插設在前記複數第1配線之任一者及前記複數第2配線之任一者之間的複數第1記憶胞；和 　　第1選擇線驅動部，係對前記複數第1選擇線之中的1條以上之選擇線，施加第1選擇電壓及第2選擇電壓之中的第1電壓，並且，對前記複數第2選擇線之中的1條以上之選擇線，施加前記第1選擇電壓及前記第2選擇電壓之中的與前記第1電壓不同的第2電壓；和 　　第2選擇線驅動部，係對前記複數第3選擇線之中的1條以上之選擇線，施加前記第1選擇電壓及前記第2選擇電壓之中的第3電壓，並且，對前記複數第4選擇線之中的1條以上之選擇線，施加前記第1選擇電壓及前記第2選擇電壓之中的與前記第3電壓不同的第4電壓。 (2)如前記(1)所記載之記憶裝置，其中， 　　前記第1選擇線驅動部係具有： 　　第1驅動部，係對前記複數第1選擇線之中的前記1條以上之選擇線，施加前記第1電壓；和 　　第2驅動部，係對前記複數第2選擇線之中的前記1條以上之選擇線，施加前記第2電壓；和 　　前記第2選擇線驅動部係具有： 　　第3驅動部，係對前記複數第3選擇線之中的前記1條以上之選擇線，施加前記第3電壓；和 　　第4驅動部，係對前記複數第4選擇線之中的前記1條以上之選擇線，施加前記第4電壓。 (3)如前記(2)所記載之記憶裝置，其中， 　　前記第1驅動部係具有：第1電壓施加部，其係含有對應於前記複數第1選擇線而被配設的複數第1開關；藉由基於第1選擇訊號而將前記複數第1開關選擇性地設成導通狀態，以將前記第1電壓施加至前記複數第1選擇線之中的前記1條以上之選擇線； 　　前記第2驅動部係具有：第2電壓施加部，其係含有對應於前記複數第2選擇線而被配設的複數第2開關；藉由基於第2選擇訊號而將前記複數第2開關選擇性地設成導通狀態，以將前記第2電壓施加至前記複數第2選擇線之中的前記1條以上之選擇線。 (4)如前記(3)所記載之記憶裝置，其中， 　　前記第2選擇訊號，係為有別於前記第1選擇訊號的另一訊號。 (5)如前記(3)所記載之記憶裝置，其中， 　　前記第1選擇訊號係具有：包含第1訊號的複數訊號； 　　前記第2選擇訊號係具有：包含前記第1訊號的複數訊號。 (6)如前記(3)至(5)之任一項所記載之記憶裝置，其中， 　　前記第1驅動部係還具有：第1供給部，係對前記第1電壓施加部，供給前記第1電壓； 　　前記第2驅動部係還具有：第2供給部，係對前記第2電壓施加部，供給前記第2電壓。 (7)如前記(6)所記載之記憶裝置，其中， 　　前記第1供給部，係基於電壓選擇訊號，而將前記第1選擇電壓及前記第2選擇電壓之中的一方加以選擇來作為前記第1電壓而予以輸出。 (8)如前記(6)所記載之記憶裝置，其中， 　　前記第1供給部，係將前記第1選擇電壓及前記第2選擇電壓之中的被固定之一方當作前記第1電壓而予以輸出。 (9)如前記(3)至(8)之任一項所記載之記憶裝置，其中， 　　前記第3驅動部係具有：第3電壓施加部，其係含有對應於前記複數第3選擇線而被配設的複數第3開關；藉由基於第3選擇訊號而將前記複數第3開關選擇性地設成導通狀態，以將前記第3電壓施加至前記複數第3選擇線之中的前記1條以上之選擇線； 　　前記第4驅動部係具有：第4電壓施加部，其係含有對應於前記複數第4選擇線而被配設的複數第4開關；藉由基於第4選擇訊號而將前記複數第4開關選擇性地設成導通狀態，以將前記第4電壓施加至前記複數第4選擇線之中的前記1條以上之選擇線。 (10)如前記(9)所記載之記憶裝置，其中， 　　前記第4選擇訊號，係為有別於前記第3選擇訊號的另一訊號。 (11)如前記(9)所記載之記憶裝置，其中， 　　前記第3選擇訊號係具有：包含第2訊號的複數訊號； 　　前記第4選擇訊號係具有：包含前記第2訊號的複數訊號。 (12)如前記(9)至(11)之任一項所記載之記憶裝置，其中， 　　前記第3驅動部係還具有：第3供給部，係對前記第3電壓施加部，供給前記第3電壓； 　　前記第4驅動部係還具有：第4供給部，係對前記第4電壓施加部，供給前記第4電壓。 (13)如前記(9)至(11)之任一項所記載之記憶裝置，其中， 　　前記第1驅動部係還具有：第1電壓供給部，係對前記第1電壓施加部及前記第2選擇線驅動部，供給前記第1電壓； 　　前記第2驅動部係還具有：第2電壓供給部，係對前記第2電壓施加部及前記第2選擇線驅動部，供給前記第2電壓； 　　前記第2選擇線驅動部係還具有：第5供給部，係基於第5選擇訊號，而將從前記第1電壓供給部所被供給之前記第1電壓及從前記第2電壓供給部所被供給之前記第2電壓，當作前記第3電壓及前記第4電壓，對前記第3電壓施加部及前記第4電壓施加部做選擇性地供給。 (14)如前記(2)至(13)之任一項所記載之記憶裝置，其中， 　　還具備：第2記憶部，其係具有：朝前記第1方向延伸，含有複數第5選擇線及複數第6選擇線的複數第3配線；和朝前記第2方向延伸，含有複數第7選擇線及複數第8選擇線的複數第4配線；和分別被插設在前記複數第3配線之任一者及前記複數第4配線之任一者之間的複數第2記憶胞； 　　前記複數第8選擇線，係分別被連接至前記複數第4選擇線。 (15)如前記(2)至(14)之任一項所記載之記憶裝置，其中， 　　前記第1驅動部，係對前記複數第1選擇線之中的前記1條以上之選擇線以外之選擇線，施加非選擇電壓； 　　前記第2驅動部，係對前記複數第2選擇線之中的前記1條以上之選擇線以外之選擇線，施加前記非選擇電壓； 　　前記第3驅動部，係對前記複數第3選擇線之中的前記1條以上之選擇線以外之選擇線，施加前記非選擇電壓； 　　前記第4驅動部，係對前記複數第4選擇線之中的前記1條以上之選擇線以外之選擇線，施加前記非選擇電壓。 (16)如前記(15)所記載之記憶裝置，其中， 　　前記非選擇電壓，係為前記第1選擇電壓及前記第2選擇電壓之間的電壓。 (17)如前記(2)至(14)之任一項所記載之記憶裝置，其中， 　　前記第1驅動部，係對前記複數第1選擇線之中的前記1條以上之選擇線以外之選擇線予以浮接； 　　前記第2驅動部，係對前記複數第2選擇線之中的前記1條以上之選擇線以外之選擇線予以浮接； 　　前記第3驅動部，係對前記複數第3選擇線之中的前記1條以上之選擇線以外之選擇線予以浮接； 　　前記第4驅動部，係對前記複數第4選擇線之中的前記1條以上之選擇線以外之選擇線予以浮接。 (18)如前記(1)至(6)之任一項所記載之記憶裝置，其中， 　　前記複數第1配線，係被形成在複數第1配線層； 　　前記複數第2配線，係被形成在1個或複數第2配線層； 　　前記複數第1配線層、及前記1個或複數第2配線層，係被交互層積； 　　於前記複數第1配線層中，前記複數第1選擇線及前記複數第2選擇線，係被形成在彼此互異的配線層； 　　前記複數第1記憶胞，係於層積方向上，朝相同方向而被形成。 (19)如前記(1)至(6)之任一項所記載之記憶裝置，其中， 　　前記複數第1配線，係被形成在複數第1配線層； 　　前記複數第2配線，係被形成在1個或複數第2配線層； 　　前記複數第1配線層、及前記1個或複數第2配線層，係被交互地形成； 　　於前記複數第1配線層中，前記複數第1選擇線及前記複數第2選擇線，係被形成在彼此相同的配線層； 　　前記複數第1記憶胞，係於層積方向上，朝相同方向而被配置。 (20)如前記(1)至(19)之任一項所記載之記憶裝置，其中， 　　前記第1記憶胞係具有：記憶元件，其係可採取包含第1電阻狀態、和第2電阻狀態的複數種可識別之電阻狀態。 (21)如前記(20)所記載之記憶裝置，其中， 　　前記第1記憶胞，係具有第1端子、和第2端子； 　　對前記第1端子施加前記第1選擇電壓，對前記第2端子施加前記第2選擇電壓時，前記記憶元件之電阻狀態係被設定成前記第1電阻狀態； 　　對前記第1端子施加前記第2選擇電壓，對前記第2端子施加前記第1選擇電壓時，前記記憶元件之電阻狀態係被設定成前記第2電阻狀態。 (22)一種控制方法，係 　　對第1記憶部，其係具有：朝第1方向延伸，含有複數第1選擇線及複數第2選擇線的複數第1配線；和朝與前記第1方向交叉的第2方向延伸，含有複數第3選擇線及複數第4選擇線的複數第2配線；和分別被插設在前記複數第1配線之任一者及前記複數第2配線之任一者之間的複數第1記憶胞； 　　對前記複數第1選擇線之中的1條以上之選擇線，施加第1選擇電壓及第2選擇電壓之中的第1電壓，並且，對前記複數第2選擇線之中的1條以上之選擇線，施加前記第1選擇電壓及前記第2選擇電壓之中的與前記第1電壓不同的第2電壓； 　　對前記複數第3選擇線之中的1條以上之選擇線，施加前記第1選擇電壓及前記第2選擇電壓之中的第3電壓，並且，對前記複數第4選擇線之中的1條以上之選擇線，施加前記第1選擇電壓及前記第2選擇電壓之中的與前記第3電壓不同的第4電壓。 　　[0256] 本申請案係以在日本國特許廳2016年12月26日申請的日本專利申請號碼2016-251416號為基礎而主張優先權，該申請案的全部內容係藉由參照而引用於本申請案。 　　[0257] 只要是當業者，可隨著設計上之要件或其他因素，而想到各種修正、結合、次結合、及變更，但這些係被添附的申請專利範圍或其均等物之範圍所包含，這點必須理解。

[0258]

IF‧‧‧介面電路

CL‧‧‧列選擇線

30、50、70、130、150、170、30R‧‧‧列選擇線驅動部

RL‧‧‧行選擇線

20、40、60、80、100、120、140、160、20R‧‧‧行選擇線驅動部

ADR‧‧‧位址訊號

LRS‧‧‧低電阻狀態

Vihn、Vinh‧‧‧非選擇電壓

CMD‧‧‧指令訊號

OP2‧‧‧重置動作

Irst‧‧‧重置電流

SAout0‧‧‧訊號

SAout1‧‧‧訊號

Vncmp、Vpcmp、Vsaen‧‧‧訊號

VR‧‧‧記憶元件

MC‧‧‧記憶胞

BK‧‧‧記憶庫

1、1A、1B、1C、1D、1E、1F、1G、1R、2、2A‧‧‧記憶裝置

L0、L1、L2、L3、L4‧‧‧記憶層

MA‧‧‧記憶體陣列

MAU、MAUR‧‧‧記憶體陣列單元

AD‧‧‧陣列驅動部

HRS‧‧‧高電阻狀態

99‧‧‧控制器

OP1‧‧‧設置動作

Iset‧‧‧設置電流

MCON‧‧‧微控制器

24A、24B、24R‧‧‧感測放大器

OP3‧‧‧感測動作

Isns‧‧‧感測電流

N21、N21A、N21B、N21R、N23A、N23B、N23R、N32A、N32B、N32R、N401、N404‧‧‧節點

103A、103B、103AR、123B、132B、152A、152B、172A、172B、23A、23B、23R、32A、32B、32R、43A、43B、52A、52B、83A、83B‧‧‧解碼器

DT‧‧‧資料訊號

RS‧‧‧電阻狀態

22A、22B、22R‧‧‧電流限制電路

71～74、201～218、221～238、251～279、301～311、321～331、351～364、371～378、391～398、401～440、201N、201P、202N、202P、203N、203P、221N、221P、222N、222P、223N、223P‧‧‧電晶體

VCL0～VCL3、Vpp、Vref、VRL0～VRL7、Vss‧‧‧電壓

31、131A、131B、21A、21B、21R、31A、31B、31R、81A、81B‧‧‧電壓選擇電路

TL、TU‧‧‧端子

SA、SB‧‧‧領域

SE‧‧‧選擇元件

Vnrst、Vnset、Vnsns、Vprst、Vpset、Vpsns‧‧‧選擇電壓

120A、120B、130A、130B、140A、140B、150A、150B、160A、160B、170A、170B、20A、20B、30A、30B、40A、40B、50A、50B、60A、60B、70A、70B、80A、80B‧‧‧驅動部

Vgc0、Vgc0b、Vgc1、Vgc1b、Vgc2、Vgc2b、Vgc3、Vgc3b、Vgc4、Vgc4b、Vgc5、Vgc5b、Vgc6、Vgc6b、Vgc7、Vgc7b、Vgcinh0、Vgcinh1、Vgcrst0、Vgcrst0b、Vgcrst1、Vgcrst1b、Vgcrst2、Vgcrst3、Vgcrst3b、Vgcset0、Vgcset0b、Vgcset1、Vgcset1b、Vgcset2、Vgcset2b、Vgcset3、Vgcsns0、Vgcsns0b、Vgcsns1、Vgcsns1b、Vgcsns2、Vgcsns2b、Vgcsns3、Vgr0、Vgr0b、Vgr1、Vgr11、Vgr11b、Vgr12、Vgr12b、Vgr13、Vgr14、Vgr14b、Vgr1b、Vgr2、Vgr2b、Vgr3、Vgr3b、Vgr4、Vgr4b、Vgr5、Vgr5b、Vgr6、Vgr6b、Vgr7、Vgr7b、Vgrrst、Vgrrst0、Vgrrst0b、Vgrrst1、Vgrrst1b、Vgrrstb、Vgrset、Vgrset0、Vgrset0b、Vgrset1、Vgrset1b、Vgrsetb、Vgrsns、Vgrsns0、Vgrsns0b、Vgrsns1、Vgrsns1b、Vgrsnsb、Vgsw、Vgswb‧‧‧邏輯訊號

[0010] 　　[圖1]本揭露之一實施形態所述之記憶裝置之一構成例的區塊圖。 　　[圖2]第1實施形態所述之記憶體陣列單元之一構成例的構成圖。 　　[圖3]圖2所示的記憶體陣列之一構成例的斜視圖。 　　[圖4]圖2所示的記憶胞之一構成例的電路圖。 　　[圖5]圖4所示的記憶元件之一特性例的特性圖。 　　[圖6]圖2所示的行選擇線驅動部之一構成例的電路圖。 　　[圖7]圖2所示的列選擇線驅動部之一構成例的電路圖。 　　[圖8]圖2所示的記憶體陣列單元中的設置動作之一例的說明圖。 　　[圖9A]圖6所示的行選擇線驅動部中的設置動作之一例的說明圖。 　　[圖9B]圖7所示的列選擇線驅動部中的設置動作之一例的說明圖。 　　[圖10]圖2所示的記憶體陣列單元中的重置動作之一例的說明圖。 　　[圖11A]圖6所示的行選擇線驅動部中的重置動作之一例的說明圖。 　　[圖11B]圖7所示的列選擇線驅動部中的重置動作之一例的說明圖。 　　[圖12]圖2所示的記憶體陣列單元中的感測動作之一例的說明圖。 　　[圖13A]圖6所示的行選擇線驅動部中的感測動作之一例的說明圖。 　　[圖13B]圖7所示的列選擇線驅動部中的感測動作之一例的說明圖。 　　[圖14]比較例所述之行選擇線驅動部之一構成例的電路圖。 　　[圖15]比較例所述之列選擇線驅動部之一構成例的電路圖。 　　[圖16]比較例所述之記憶體陣列單元中的設置動作之一例的說明圖。 　　[圖17]圖2所示的記憶體陣列單元中的設置動作之其他動作例的說明圖。 　　[圖18A]圖6所示的行選擇線驅動部中的設置動作之其他動作例的說明圖。 　　[圖18B]圖7所示的列選擇線驅動部中的設置動作之其他動作例的說明圖。 　　[圖19]圖2所示的記憶體陣列單元中的設置動作之其他動作例的說明圖。 　　[圖20A]圖6所示的行選擇線驅動部中的設置動作之其他動作例的說明圖。 　　[圖20B]圖7所示的列選擇線驅動部中的設置動作之其他動作例的說明圖。 　　[圖21]比較例所述之記憶體陣列單元中的設置動作之其他動作例的說明圖。 　　[圖22]變形例所述之行選擇線驅動部之一構成例的電路圖。 　　[圖23]變形例所述之列選擇線驅動部之一構成例的電路圖。 　　[圖24]其他變形例所述之行選擇線驅動部之一構成例的電路圖。 　　[圖25]其他變形例所述之列選擇線驅動部之一構成例的電路圖。 　　[圖26A]圖24所示的行選擇線驅動部中的設置動作之一例的說明圖。 　　[圖26B]圖25所示的列選擇線驅動部中的設置動作之一例的說明圖。 　　[圖27]其他變形例所述之行選擇線驅動部之一構成例的電路圖。 　　[圖28]圖27所示的驅動部之形成領域的說明圖。 　　[圖29]其他變形例所述之記憶裝置之一構成例的構成圖。 　　[圖30]其他變形例所述之記憶體陣列單元之一構成例的構成圖。 　　[圖31A]圖30所示的行選擇線驅動部的解碼器之一構成例的電路圖。 　　[圖31B]圖30所示的行選擇線驅動部的其他解碼器之一構成例的電路圖。 　　[圖32]圖31A所示的解碼器之一動作例的說明圖。 　　[圖33]其他比較例所述之解碼器之一構成例的電路圖。 　　[圖34]其他變形例所述之行選擇線驅動部之一構成例的電路圖。 　　[圖35]其他變形例所述之記憶體陣列單元中的設置動作之一例的說明圖。 　　[圖36]圖34所示的行選擇線驅動部中的設置動作之一例的說明圖。 　　[圖37]其他變形例所述之記憶體陣列單元中的設置動作之其他動作例的說明圖。 　　[圖38]圖34所示的行選擇線驅動部中的設置動作之一例的說明圖。 　　[圖39]其他變形例所述之列選擇線驅動部之一構成例的電路圖。 　　[圖40]其他變形例所述之記憶體陣列單元中的設置動作之一例的說明圖。 　　[圖41]圖39所示的列選擇線驅動部中的設置動作之一例的說明圖。 　　[圖42]其他變形例所述之記憶體陣列單元中的設置動作之其他動作例的說明圖。 　　[圖43]圖39所示的列選擇線驅動部中的設置動作之其他動作例的說明圖。 　　[圖44]第2實施形態所述之記憶體陣列單元之一構成例的構成圖。 　　[圖45]圖44所示的記憶體陣列之一構成例的斜視圖。 　　[圖46]圖44所示的行選擇線驅動部之一構成例的電路圖。 　　[圖47]圖44所示的列選擇線驅動部之一構成例的電路圖。 　　[圖48]變形例所述之行選擇線驅動部之一構成例的電路圖。 　　[圖49]變形例所述之列選擇線驅動部之一構成例的電路圖。

Claims (22)

1. 一種記憶裝置，係具備： 　　第1記憶部，係具有：朝第1方向延伸，含有複數第1選擇線及複數第2選擇線的複數第1配線；和朝與前記第1方向交叉的第2方向延伸，含有複數第3選擇線及複數第4選擇線的複數第2配線；和分別被插設在前記複數第1配線之任一者及前記複數第2配線之任一者之間的複數第1記憶胞；和 　　第1選擇線驅動部，係對前記複數第1選擇線之中的1條以上之選擇線，施加第1選擇電壓及第2選擇電壓之中的第1電壓，並且，對前記複數第2選擇線之中的1條以上之選擇線，施加前記第1選擇電壓及前記第2選擇電壓之中的與前記第1電壓不同的第2電壓；和 　　第2選擇線驅動部，係對前記複數第3選擇線之中的1條以上之選擇線，施加前記第1選擇電壓及前記第2選擇電壓之中的第3電壓，並且，對前記複數第4選擇線之中的1條以上之選擇線，施加前記第1選擇電壓及前記第2選擇電壓之中的與前記第3電壓不同的第4電壓。
2. 如請求項1所記載之記憶裝置，其中， 　　前記第1選擇線驅動部係具有： 　　第1驅動部，係對前記複數第1選擇線之中的前記1條以上之選擇線，施加前記第1電壓；和 　　第2驅動部，係對前記複數第2選擇線之中的前記1條以上之選擇線，施加前記第2電壓；和 　　前記第2選擇線驅動部係具有： 　　第3驅動部，係對前記複數第3選擇線之中的前記1條以上之選擇線，施加前記第3電壓；和 　　第4驅動部，係對前記複數第4選擇線之中的前記1條以上之選擇線，施加前記第4電壓。
3. 如請求項2所記載之記憶裝置，其中， 　　前記第1驅動部係具有：第1電壓施加部，其係含有對應於前記複數第1選擇線而被配設的複數第1開關；藉由基於第1選擇訊號而將前記複數第1開關選擇性地設成導通狀態，以將前記第1電壓施加至前記複數第1選擇線之中的前記1條以上之選擇線； 　　前記第2驅動部係具有：第2電壓施加部，其係含有對應於前記複數第2選擇線而被配設的複數第2開關；藉由基於第2選擇訊號而將前記複數第2開關選擇性地設成導通狀態，以將前記第2電壓施加至前記複數第2選擇線之中的前記1條以上之選擇線。
4. 如請求項3所記載之記憶裝置，其中， 　　前記第2選擇訊號，係為有別於前記第1選擇訊號的另一訊號。
5. 如請求項3所記載之記憶裝置，其中， 　　前記第1選擇訊號係具有：包含第1訊號的複數訊號； 　　前記第2選擇訊號係具有：包含前記第1訊號的複數訊號。
6. 如請求項3所記載之記憶裝置，其中， 　　前記第1驅動部係還具有：第1供給部，係對前記第1電壓施加部，供給前記第1電壓； 　　前記第2驅動部係還具有：第2供給部，係對前記第2電壓施加部，供給前記第2電壓。
7. 如請求項6所記載之記憶裝置，其中， 　　前記第1供給部，係基於電壓選擇訊號，而將前記第1選擇電壓及前記第2選擇電壓之中的一方加以選擇來作為前記第1電壓而予以輸出。
8. 如請求項6所記載之記憶裝置，其中， 　　前記第1供給部，係將前記第1選擇電壓及前記第2選擇電壓之中的被固定之一方當作前記第1電壓而予以輸出。
9. 如請求項3所記載之記憶裝置，其中， 　　前記第3驅動部係具有：第3電壓施加部，其係含有對應於前記複數第3選擇線而被配設的複數第3開關；藉由基於第3選擇訊號而將前記複數第3開關選擇性地設成導通狀態，以將前記第3電壓施加至前記複數第3選擇線之中的前記1條以上之選擇線； 　　前記第4驅動部係具有：第4電壓施加部，其係含有對應於前記複數第4選擇線而被配設的複數第4開關；藉由基於第4選擇訊號而將前記複數第4開關選擇性地設成導通狀態，以將前記第4電壓施加至前記複數第4選擇線之中的前記1條以上之選擇線。
10. 如請求項9所記載之記憶裝置，其中， 　　前記第4選擇訊號，係為有別於前記第3選擇訊號的另一訊號。
11. 如請求項9所記載之記憶裝置，其中， 　　前記第3選擇訊號係具有：包含第2訊號的複數訊號； 　　前記第4選擇訊號係具有：包含前記第2訊號的複數訊號。
12. 如請求項9所記載之記憶裝置，其中， 　　前記第3驅動部係還具有：第3供給部，係對前記第3電壓施加部，供給前記第3電壓； 　　前記第4驅動部係還具有：第4供給部，係對前記第4電壓施加部，供給前記第4電壓。
13. 如請求項9所記載之記憶裝置，其中， 　　前記第1驅動部係還具有：第1電壓供給部，係對前記第1電壓施加部及前記第2選擇線驅動部，供給前記第1電壓； 　　前記第2驅動部係還具有：第2電壓供給部，係對前記第2電壓施加部及前記第2選擇線驅動部，供給前記第2電壓； 　　前記第2選擇線驅動部係還具有：第5供給部，係基於第5選擇訊號，而將從前記第1電壓供給部所被供給之前記第1電壓及從前記第2電壓供給部所被供給之前記第2電壓，當作前記第3電壓及前記第4電壓，對前記第3電壓施加部及前記第4電壓施加部做選擇性地供給。
14. 如請求項2所記載之記憶裝置，其中， 　　還具備：第2記憶部，其係具有：朝前記第1方向延伸，含有複數第5選擇線及複數第6選擇線的複數第3配線；和朝前記第2方向延伸，含有複數第7選擇線及複數第8選擇線的複數第4配線；和分別被插設在前記複數第3配線之任一者及前記複數第4配線之任一者之間的複數第2記憶胞； 　　前記複數第8選擇線，係分別被連接至前記複數第4選擇線。
15. 如請求項2所記載之記憶裝置，其中， 　　前記第1驅動部，係對前記複數第1選擇線之中的前記1條以上之選擇線以外之選擇線，施加非選擇電壓； 　　前記第2驅動部，係對前記複數第2選擇線之中的前記1條以上之選擇線以外之選擇線，施加前記非選擇電壓； 　　前記第3驅動部，係對前記複數第3選擇線之中的前記1條以上之選擇線以外之選擇線，施加前記非選擇電壓； 　　前記第4驅動部，係對前記複數第4選擇線之中的前記1條以上之選擇線以外之選擇線，施加前記非選擇電壓。
16. 如請求項15所記載之記憶裝置，其中， 　　前記非選擇電壓，係為前記第1選擇電壓及前記第2選擇電壓之間的電壓。
17. 如請求項2所記載之記憶裝置，其中， 　　前記第1驅動部，係對前記複數第1選擇線之中的前記1條以上之選擇線以外之選擇線予以浮接； 　　前記第2驅動部，係對前記複數第2選擇線之中的前記1條以上之選擇線以外之選擇線予以浮接； 　　前記第3驅動部，係對前記複數第3選擇線之中的前記1條以上之選擇線以外之選擇線予以浮接； 　　前記第4驅動部，係對前記複數第4選擇線之中的前記1條以上之選擇線以外之選擇線予以浮接。
18. 如請求項1所記載之記憶裝置，其中， 　　前記複數第1配線，係被形成在複數第1配線層； 　　前記複數第2配線，係被形成在1個或複數第2配線層； 　　前記複數第1配線層、及前記1個或複數第2配線層，係被交互層積； 　　於前記複數第1配線層中，前記複數第1選擇線及前記複數第2選擇線，係被形成在彼此互異的配線層； 　　前記複數第1記憶胞，係於層積方向上，朝相同方向而被形成。
19. 如請求項1所記載之記憶裝置，其中， 　　前記複數第1配線，係被形成在複數第1配線層； 　　前記複數第2配線，係被形成在1個或複數第2配線層； 　　前記複數第1配線層、及前記1個或複數第2配線層，係被交互地形成； 　　於前記複數第1配線層中，前記複數第1選擇線及前記複數第2選擇線，係被形成在彼此相同的配線層； 　　前記複數第1記憶胞，係於層積方向上，朝相同方向而被配置。
20. 如請求項1所記載之記憶裝置，其中， 　　前記第1記憶胞係具有：記憶元件，其係可採取包含第1電阻狀態、和第2電阻狀態的複數種可識別之電阻狀態。
21. 如請求項20所記載之記憶裝置，其中， 　　前記第1記憶胞，係具有第1端子、和第2端子； 　　對前記第1端子施加前記第1選擇電壓，對前記第2端子施加前記第2選擇電壓時，前記記憶元件之電阻狀態係被設定成前記第1電阻狀態； 　　對前記第1端子施加前記第2選擇電壓，對前記第2端子施加前記第1選擇電壓時，前記記憶元件之電阻狀態係被設定成前記第2電阻狀態。
22. 一種控制方法，係 　　對第1記憶部，其係具有：朝第1方向延伸，含有複數第1選擇線及複數第2選擇線的複數第1配線；和朝與前記第1方向交叉的第2方向延伸，含有複數第3選擇線及複數第4選擇線的複數第2配線；和分別被插設在前記複數第1配線之任一者及前記複數第2配線之任一者之間的複數第1記憶胞； 　　對前記複數第1選擇線之中的1條以上之選擇線，施加第1選擇電壓及第2選擇電壓之中的第1電壓，並且，對前記複數第2選擇線之中的1條以上之選擇線，施加前記第1選擇電壓及前記第2選擇電壓之中的與前記第1電壓不同的第2電壓； 　　對前記複數第3選擇線之中的1條以上之選擇線，施加前記第1選擇電壓及前記第2選擇電壓之中的第3電壓，並且，對前記複數第4選擇線之中的1條以上之選擇線，施加前記第1選擇電壓及前記第2選擇電壓之中的與前記第3電壓不同的第4電壓。