JPWO2019244998A1 - 磁気メモリ装置 - Google Patents

磁気メモリ装置 Download PDF

Info

Publication number
JPWO2019244998A1
JPWO2019244998A1 JP2020525804A JP2020525804A JPWO2019244998A1 JP WO2019244998 A1 JPWO2019244998 A1 JP WO2019244998A1 JP 2020525804 A JP2020525804 A JP 2020525804A JP 2020525804 A JP2020525804 A JP 2020525804A JP WO2019244998 A1 JPWO2019244998 A1 JP WO2019244998A1
Authority
JP
Japan
Prior art keywords
transistor
memory device
line
controller
magnetic
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2020525804A
Other languages
English (en)
Other versions
JP7291410B2 (ja
Inventor
哲郎 遠藤
哲郎 遠藤
好昭 齋藤
好昭 齋藤
正二 池田
正二 池田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Tohoku University NUC
Original Assignee
Tohoku University NUC
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Tohoku University NUC filed Critical Tohoku University NUC
Publication of JPWO2019244998A1 publication Critical patent/JPWO2019244998A1/ja
Application granted granted Critical
Publication of JP7291410B2 publication Critical patent/JP7291410B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/165—Auxiliary circuits
    • G11C11/1675—Writing or programming circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/161—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect details concerning the memory cell structure, e.g. the layers of the ferromagnetic memory cell
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/165—Auxiliary circuits
    • G11C11/1653—Address circuits or decoders
    • G11C11/1655—Bit-line or column circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/165—Auxiliary circuits
    • G11C11/1653—Address circuits or decoders
    • G11C11/1657—Word-line or row circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H01L27/105—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including field-effect components
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/82—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by variation of the magnetic field applied to the device
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B99/00—Subject matter not provided for in other groups of this subclass

Abstract

磁気メモリ装置（１００）は、複数のビット線（ＢＬ１及びＢＬ２）と、複数のビット線に交差する複数のワード線（ＷＬ）と、複数のビット線と複数のワード線（ＷＬ）との交点に配置された複数のメモリセル（１０１）であって、各々が磁気トンネル接合素子とセレクタとからなる複数のメモリセル（１０１）と、奇数列のビット線（ＢＬ１）に接続された第１コントロール線（１２１）と、偶数列のビット線（ＢＬ２）に接続された第２コントロール線（１２２）と、コントローラ（１４０）と、を備える。コントローラ（１４０）は、データ書き込み時に第１コントロール線（１２１）と第２コントロール線（１２２）とを個別に制御して、隣接するビット線（ＢＬ１及びＢＬ２）に異なるタイミングで電流を流す。

Description

本発明は、磁気メモリ装置に関する。
高速性と高書き換え耐性が得られる次世代不揮発メモリ装置として、磁気抵抗効果素子を記憶素子として用いた磁気メモリ装置が知られている。磁気メモリ装置に用いる不揮発メモリとしては、ＳＴＴ−ＭＲＡＭ（Spin Transfer Torque Magnetic Random Access Memory）やＳＯＴ−ＭＲＡＭ（Spin-Orbit Torque Magnetic Random Access Memory）が注目されている。ＳＴＴ−ＭＲＡＭでは、メモリセルに用いられている磁気トンネル接合（ＭＴＪ）素子に書き込み電流を流すことによって生じるスピン注入トルクによってＭＴＪ素子の記録層の磁化を反転させる。ＳＯＴ−ＭＲＡＭでは、重金属層上にＭＴＪ素子を設けた構成を有し、重金属層に書き込み電流を流すことでスピン軌道相互作用により分離したスピン流をＭＴＪ素子の記録層にスピン吸収させることにより磁化を反転させる。
近年、より大容量の磁気メモリ装置を実現させるため、様々な技術が研究されている。例えば、ワード線とビット線の交点にメモリセルが位置するクロスポイント型の磁気メモリ装置が提案されている（非特許文献１参照）。また、一方向に延在した細長形状を有する重金属層にＭＴＪ素子を密に直列配置した磁気メモリ装置が提案されている（特許文献１参照）。
特開２０１７−１１２３５１号公報
H. Yang, X. Hao, Z. Wang, R. Malmhall, H. Gan, K. Satoh, J. Zhang, D. H. Jung, X. Wang, Y. Zhou, B. K. Yen and Y. Huai, "Threshold Switching Selector and 1S1R Integration Development for 3D Cross-point STT-MRAM," IEDM 2017 Digest, 38.1.1-38.1.4
１Ｘｎｍ世代の大容量の磁気メモリ装置を実現させるためにメモリセルを高密度に配置すると、書き込み電流に起因して隣接するメモリセル間にクロストークが発生し得る。以下、図１〜図４Ａ及び図４Ｂを参照し、書き込み電流が及ぼす影響について説明する。図１は、ＳＴＴ−ＭＲＡＭを用いたクロスポイント型の磁気メモリ装置のメモリセルアレイ１の模式的な平面図である。メモリセルアレイ１には、ビット線ＢＬとワード線ＷＬの交点に、ＭＴＪ素子とセレクタとからなるメモリセル２が位置している。
メモリセルアレイ１には、図１に示すように、あるＭＴＪ素子に注目すると、データ書き込み時に書き込み電流Ｉｗ１、Ｉｗ２、Ｉｗ３、Ｉｗ４、及びＩｗ５が同時に流れている瞬間が存在する。ビット線ＢＬに電流が流れることによって、電流磁界が発生する。例えば、メモリセルｃ２に着目すると、左隣のメモリセルｃ１のビット線ＢＬに書き込み電流Ｉｗ１が＋ｙ方向に流れ、右隣のメモリセルｃ３のビット線ＢＬに書き込み電流Ｉｗ３が＋ｙ方向に流れている。これにより、メモリセルｃ２では、図２Ａに示すように、＋ｘ方向の磁場が強め合う一方で、＋ｚ方向の磁場と−ｚ方向の磁場がほぼ打ち消し合う。メモリセルｃ５に着目すると、左隣のメモリセルｃ４のビット線ＢＬに書き込み電流Ｉｗ３が＋ｙ方向に流れ、右隣のメモリセルｃ６のビット線ＢＬに書き込み電流Ｉｗ５が−ｙ方向に流れている。これにより、メモリセルｃ５では、図２Ｂに示すように、＋ｘ方向の磁場と−ｘ方向の磁場がほぼ打ち消し合う一方で、−ｚ方向の磁場が強め合う。
図３に、メモリセルの隣接間距離（ｎｍ）と隣接するメモリセルからの電流磁場（Ｏｅ）との関係を示す。図３に示すように、ビオ・サバールの法則により電流磁場の大きさを見積もることができ、隣接間距離が短くなると隣接するメモリセルからの電流磁場が大きくなる。例えば、電流密度が２．４＊１０6Ａ／ｃｍ2、隣接間距離が１０ｎｍの場合、片側に隣接するメモリセルから約０．６Ｏｅの電流磁場が生じるが、両側に隣接するメモリセルからの電流磁場が強め合った場合、約１．２Ｏｅの電流磁場が印加されることとなる。一方、両側に隣接するメモリセルからの電流磁場が打ち消されると、電流磁場は印加されない。よって、この場合、最大０．０Ｏｅ〜１．２Ｏｅの範囲で漏れ磁場のばらつきが生じることとなる。
漏れ磁場は書き込みエラー率（Write Error Rate：ＷＥＲ）に影響を及ぼす。図４Ａ及び図４Ｂに、書き込み電流Ｉ（パルス電流）から生じる漏れ磁場Hstrayの書き込みエラー率への影響を示す。図４Ａのグラフに示すように、外部磁場Hext、書き込み電流Ｉが大きくなると書き込みエラー率を下げることができる。書き込み電流Ｉを増加させると、書き込みエラー率を下げることができる一方で、書き込み電流Ｉにより漏れ磁場Hstrayが生じている。図４Ｂの左図（拡大図）のグラフに示すように、５Ｏｅ以下の漏れ磁場Hstrayであっても書き込みエラー率に悪影響を及ぼしていることがわかる。
本発明は、上記課題に鑑みてなされたものであり、書き込み電流による磁場の影響を低減することができる磁気メモリ装置を提供することを目的とする。
本発明による磁気メモリ装置は、一方向に延在し、且つ所定間隔で互いに平行に配列された複数の配線と、複数の配線に接続され、複数の配線の延在方向及び配列方向に沿ってマトリクス状に配置され、且つ各々が磁気抵抗効果素子を有する複数のメモリセルと、を有するメモリセルアレイと、複数の配線に接続され、複数の配線の中から互いに非隣接の配線を選択する選択回路と、選択回路に接続されたコントローラと、を備える。メモリセルアレイにデータを書き込むとき、コントローラは、選択回路を制御して非隣接の配線を選択させ、選択された非隣接の配線に同時に書き込み電流を流す。
本発明によれば、メモリセルアレイを構成する複数の配線のうち互いに非隣接の配線に同時に書き込み電流を流すようにしたことにより、隣接するメモリセル間において書き込み電流による磁場の影響を低減させ、クロストークの発生を抑制することができる。
クロスポイント型のメモリセルアレイの模式的な平面図であって、書き込み電流が流れている状況を示す図である。 図１のメモリセルアレイにおいて、書き込み電流が流れたときにメモリセルに印加される磁場の大きさ及び方向を説明する図である。 図１のメモリセルアレイにおいて、書き込み電流が流れたときにメモリセルに印加される磁場の大きさ及び方向を説明する図である。 メモリセルの隣接間距離と隣接するメモリセルから生じる電流磁場との関係を示すグラフである。 漏れ磁場の書き込みエラー率への影響を示すグラフである。 漏れ磁場の書き込みエラー率への影響を示すグラフである。 本発明の第１実施形態に係る磁気メモリ装置の模式的な平面図である。 図５の線ＶＩ−ＶＩにおける断面図である。 図５の線ＶＩＩ−ＶＩＩにおける断面図である。 第１実施形態の磁気メモリ装置において、第１コントロール線に接続されたトランジスタがＯＮで第２コントロール線に接続されたトランジスタがＯＦＦであるときの書き込み動作を説明する図である。 第１実施形態の磁気メモリ装置において、第１コントロール線に接続されたトランジスタがＯＦＦで第２コントロール線に接続されたトランジスタがＯＮであるときの書き込み動作を説明する図である。 第１実施形態の変形例に係る磁気メモリ装置の模式的な平面図である。 本発明の第２実施形態に係る磁気メモリ装置の模式的な平面図である。 図１１の線ＸＩＩ−ＸＩＩにおける断面図である。 図１１の線ＸＩＩＩ−ＸＩＩＩにおける断面図である。 第２実施形態の変形例に係る磁気メモリ装置の模式的な平面図である。 第２実施形態の他の変形例に係る磁気メモリ装置の模式的な平面図である。 図１５の線ＸＶＩ−ＸＶＩにおける断面図である。 図１５の線ＸＶＩＩ−ＸＶＩＩにおける断面図である。 本発明の第３実施形態に係る磁気メモリ装置の模式的な平面図である。 図１８の線ＸＩＸ−ＸＩＸにおける断面図である。 図１８の線ＸＸ−ＸＸにおける断面図である。 第３実施形態の変形例に係る磁気メモリ装置の模式的な平面図である。 本発明の第４実施形態に係る磁気メモリ装置の模式的な平面図である。 図２２に示す選択回路の構成を示す模式図である。 図２３に示すＹデコーダの回路構成図の一例である。 本発明の第５実施形態に係る磁気メモリ装置の模式的な平面図である。 本発明の第６実施形態に係る磁気メモリ装置の模式的な平面図である。
以下、図面を参照して本発明の実施形態を説明する。図面において、同一又は同様の構成要素には同一の参照符号を付している。図面は模式的なものであり、平面寸法と厚みとの関係、及び各部材の厚みの比率は現実のものとは異なる。また、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることは勿論である。
＜第１実施形態＞
まず、図５〜図１０を参照して、本発明の第１実施形態について説明する。第１実施形態の磁気メモリ装置１００は、ＳＴＴ−ＭＲＡＭ（Spin Transfer Torque Magnetic Random Access Memory）を用いた磁気メモリ装置（以下、「ＳＴＴ−ＭＲＡＭ装置」と呼ぶ。）であり、図５に示すように、メモリセルアレイ１１０と、選択回路１２０と、Ｘデコーダ１３０と、コントローラ１４０と、を備える。
メモリセルアレイ１１０は、クロスポイント型のメモリセルアレイであり、図５に示すように、奇数列のビット線ＢＬ１と偶数列のビット線ＢＬ２が所定間隔で平行に配列された複数のビット線（複数の配線）と、複数のビット線ＢＬ１及びＢＬ２に交差し、所定間隔で平行に配列された複数のワード線ＷＬと、複数のビット線ＢＬ１及びＢＬ２と複数のワード線ＷＬとの交点に位置する複数のメモリセル１０１と、を有する。このように、複数のメモリセル１０１は、複数のビット線ＢＬ１及びＢＬ２の延在方向（図５のｙ方向）と配列方向（図５のｘ方向）に沿ってマトリクス状に配置されている。
メモリセル１０１は、磁気抵抗効果素子としての磁気トンネル接合素子（以下、「ＭＴＪ素子」と呼ぶ。）と、ＭＴＪ素子をアクセス対象として選択するためのスイッチ素子であるセレクタと、を有している。ＭＴＪ素子とセレクタは図５のｚ方向に積層されている。メモリセル１０１のＭＴＪ素子は、スピン注入トルク（ＳＴＴ）により磁化反転するＭＴＪ素子であり、強磁性体からなる記録層と、絶縁体からなる障壁層と、強磁性体からなる参照層と、を有する。ＭＴＪ素子の記録層、障壁層、及び参照層はこの順もしくはその逆に積層されており、記録層はビット線ＢＬ１又はＢＬ２に接続されており、参照層はセレクタに接続されている。セレクタはワード線ＷＬに接続されている。メモリセル１０１のＭＴＪ素子及びセレクタとして、例えば、非特許文献１に開示されたように、垂直磁化方式のＭＴＪ素子及びＨｆＯｘを基本組成とした２端子のセレクタをそれぞれ採用することが可能である。または、メモリセル１０１のセレクタとして、Ｓｉ／ＳｉＯｘ／ＳｉＮ中にＣｕ、Ａｇなどがイオン伝導するイオンブリッジメモリなどで検討されている２端子素子など１０５以上電流値が変化する２端子素子を採用することも可能である。
選択回路１２０は、第１コントロール線１２１及び第２コントロール線１２２を有する。奇数列のビット線ＢＬ１は、トランジスタ１５１を介して第１コントロール線１２１に接続され、偶数列のビット線ＢＬ２は、トランジスタ１５２を介して第２コントロール線１２２に接続されている。これらの接続関係の詳細は後述する（図６及び図７参照）。
Ｘデコーダ１３０は、複数のワード線ＷＬに接続されており、コントローラ１４０の制御の下、アクセス対象の行のワード線ＷＬに電圧を印加する。
コントローラ１４０は、Ｘデコーダ１３０と、第１コントロール線１２１と、第２コントロール線１２２と、に接続され、データ書き込み又はデータ読み出しに応じて、Ｘデコーダ１３０、第１コントロール線１２１及び第２コントロール線１２２をそれぞれ制御する。
データ書き込み時、コントローラ１４０は、奇数列のビット線ＢＬ１と偶数列のビット線ＢＬ２に異なるタイミングで電流を流すように第１コントロール線１２１及び第２コントロール線１２２を個別に制御する。ここで「異なるタイミング」とは、隣接するビット線に同時に書き込み電流が流れないように、隣接するビット線の一方に書き込み電流が流れている時と、隣接するビット線の他方に書き込み電流が流れている時が異なっていることを意味する。第２実施形態及び第３実施形態の「異なるタイミング」についても同様である。コントローラ１４０による書き込み制御の詳細は後述する（図８及び図９参照）。
次に、図６及び図７を参照して、ビット線ＢＬ１と第１コントロール線１２１との接続、及びビット線ＢＬ２と第２コントロール線１２２との接続について詳細に説明する。
図６は、図５の線ＶＩ−ＶＩにおける断面図である。ビット線ＢＬ１はトランジスタ１５１に接続される。トランジスタ１５１は、電界効果トランジスタであり、ドレイン１５１ｂがビット線ＢＬ１に接続され、ソース１５１ｃが電源線１６３に接続されている。具体的には、トランジスタ１５１がビット線ＢＬ１よりも下層に設けられており、ビット線ＢＬ１は、層間絶縁膜に設けられたスルーホール１６１ａ、１６１ｂ、１６１ｃ、及び１６１ｄと、金属電極層１６２ａ、１６２ｂ、及び１６２ｃと、を介して、トランジスタ１５１のドレイン１５１ｂに接続されている。電源線１６３は、スルーホール１６１ｄを介してトランジスタ１５１のソース１５１ｃに接続されている。トランジスタ１５１のゲート１５１ａは第１コントロール線１２１に接続されており、ゲート１５１ａに電圧が印加されると、ビット線ＢＬ１に電流が流れる。
図７は、図５の線ＶＩＩ−ＶＩＩにおける断面図である。ビット線ＢＬ２はトランジスタ１５２に接続される。トランジスタ１５２は、電界効果トランジスタであり、ドレイン１５２ｂがビット線ＢＬ２に接続され、ソース１５２ｃが電源線１７３に接続されている。具体的には、トランジスタ１５２がビット線ＢＬ２よりも下層に設けられており、ビット線ＢＬ２は、層間絶縁膜に設けられたスルーホール１７１ａ、１７１ｂ、１７１ｃ、及び１７１ｄと、金属電極層１７２ａ、１７２ｂ、及び１７２ｃと、を介して、トランジスタ１５２のドレイン１５２ｂに接続されている。電源線１７３は、スルーホール１７１ｄを介してトランジスタ１５２のソース１５２ｃに接続されている。トランジスタ１５２のゲート１５２ａは第２コントロール線１２２に接続されており、ゲート１５２ａに電圧が印加されると、ビット線ＢＬ２に電流が流れる。
なお、第１コントロール線１２１と第２コントロール線１２２とが別々に設けられていれば、ビット線ＢＬ１とトランジスタ１５１との間を接続するスルーホール及び金属電極層の配置の態様（図６）、並びにビット線ＢＬ２とトランジスタ１５２との間を接続するスルーホール及び金属電極層の配置の態様（図７）は、変更可能である。
次に、図８及び図９を参照して、コントローラ１４０による書き込み制御について説明する。以下では、奇数列のビット線ＢＬ１に接続されたメモリセル１０１ａ、１０１ｃ、及び１０１ｅと、偶数列のビット線ＢＬ２に接続されたメモリセル１０１ｂ、１０１ｄ、及び１０１ｆにデータを書き込む例を挙げて説明する。
まず、コントローラ１４０は、書き込むデータに応じて、メモリセル１０１ａに接続されたビット線ＢＬ１及びワード線ＷＬの電位、メモリセル１０１ｃに接続されたビット線ＢＬ１及びワード線ＷＬの電位、並びにメモリセル１０１ｅに接続されたビット線ＢＬ１及びワード線ＷＬの電位を設定して、メモリセル１０１ａ、１０１ｃ及び１０１ｅの各々のセレクタをＯＮにする。また、図８に示すように、第１コントロール線１２１により、ビット線ＢＬ１に接続されたトランジスタ１５１をＯＮにすることで（すなわち、ゲート１５１ａに電圧を印加することで）、それぞれのビット線ＢＬ１を介して、メモリセル１０１ａのＭＴＪ素子、メモリセル１０１ｃのＭＴＪ素子、及びメモリセル１０１ｅのＭＴＪ素子に書き込み電流Ｉｗを流す。書き込み電流Ｉｗの向きは、ビット線ＢＬ１とワード線ＷＬとの電位差により決まる。各ＭＴＪ素子に書き込み電流Ｉｗが流れると、スピン注入トルクによって各ＭＴＪ素子にデータが書き込まれる。
次いで、コントローラ１４０は、トランジスタ１５１をＯＦＦにし、書き込むデータに応じて、メモリセル１０１ｂに接続されたビット線ＢＬ２及びワード線ＷＬの電位、メモリセル１０１ｄに接続されたビット線ＢＬ２及びワード線ＷＬの電位、並びにメモリセル１０１ｆに接続されたビット線ＢＬ２及びワード線ＷＬの電位を設定し、メモリセル１０１ｂ、１０１ｄ及び１０１ｆの各々のセレクタをＯＮにする。また、図９に示すように、第２コントロール線１２２により、ビット線ＢＬ２に接続されたトランジスタ１５２をＯＮにすることで（すなわち、ゲート１５２ａに電圧を印加することで）、それぞれのビット線ＢＬ２を介して、メモリセル１０１ｂのＭＴＪ素子、メモリセル１０１ｄのＭＴＪ素子、及びメモリセル１０１ｆのＭＴＪ素子に書き込み電流Ｉｗを流す。書き込み電流Ｉｗの向きは、ビット線ＢＬ２とワード線ＷＬとの電位差により決まる。各ＭＴＪ素子に書き込み電流Ｉｗが流れると、スピン注入トルクによって各ＭＴＪ素子にデータが書き込まれる。
なお、奇数列のビット線ＢＬ１に書き込み電流を流した後に、偶数列のビット線ＢＬ２に書き込み電流を流す例を説明したが、逆の順番にしてもよい。
以上のように、第１実施形態の磁気メモリ装置１００によれば、隣接するビット線ＢＬ１及びＢＬ２がそれぞれ第１コントロール線１２１及び第２コントロール線１２２に接続され、データを書き込むとき、コントローラ１４０は、非隣接のビット線ＢＬ１又は非隣接のビット線ＢＬ２に同時に書込み電流を流し、隣接するビット線ＢＬ１及びＢＬ２に異なるタイミングで書き込み電流を流すように第１コントロール線１２１及び第２コントロール線１２２を個別に制御した。これにより、隣接するビット線ＢＬ１及びＢＬ２に同時に書き込み電流が流れることがなく、隣接するメモリセル間において書き込み電流による磁場の影響を低減させ、クロストークの発生を抑制することができる。よって、書き込み電流の値を低減させつつ、低い書き込みエラー率を実現することができる。また、直列接続するメモリセルの数を増やすことができ、製造コストを大幅に増やすことなく、高密度化及び大容量化を図ることができる。さらに、コントロール線ごとにまとめて書き込みをすることができるため、高速の書き込みを実現することができる。
なお、図５〜図９では、２本のコントロール線を備えた磁気メモリ装置１００を示したが、コントロール線の数は２本以上であれば特に限定されない。書き込み電流が大きくなると、２本のコントロール線を個別に制御したとしても漏れ磁場の影響を無視することができなくなる可能性がある。そこで、例えば、図１０に示すように、磁気メモリ装置に３本のコントロール線を設けるようにしてもよい。
図１０に示す磁気メモリ装置１００Ａは、ＳＴＴ−ＭＲＡＭ装置であり、メモリセルアレイ１１０Ａと、選択回路１２０Ａと、Ｘデコーダ１３０と、コントローラ１４０Ａと、を備える。
選択回路１２０Ａは、第１コントロール線１２１、第２コントロール線１２２、及び第３コントロール線１２３を有する。
メモリセルアレイ１１０Ａも、メモリセルアレイ１１０と同様、複数のビット線（ビット線ＢＬ１、ＢＬ２及びＢＬ３）と複数のワード線ＷＬとの交点にメモリセル１０１が配置されたクロスポイント型のメモリセルアレイである。メモリセルアレイ１１０Ａにおいて、３ｎ−２列目（ｎは正の整数）のビット線ＢＬ１はトランジスタ１５１を介して第１コントロール線１２１に接続され、３ｎ−１列目のビット線ＢＬ２はトランジスタ１５２を介して第２コントロール線１２２に接続され、３ｎ列目のビット線ＢＬ３はトランジスタ１５３を介して第３コントロール線１２３に接続されている。トランジスタ１５１、１５２及び１５３は、いずれも電界効果トランジスタである。
コントローラ１４０Ａは、Ｘデコーダ１３０と、第１コントロール線１２１、第２コントロール線１２２、及び第３コントロール線１２３と、に接続され、データ書き込み又はデータ読み出しに応じて、Ｘデコーダ１３０、第１コントロール線１２１、第２コントロール線１２２、及び第３コントロール線１２３をそれぞれ制御する。
メモリセルアレイ１１０Ａにデータを書き込むとき、コントローラ１４０Ａは、隣接するビット線に異なるタイミングで書き込み電流を流すように第１コントロール線１２１、第２コントロール線１２２、及び第３コントロール線１２３を個別に制御する。例えば、まず、第１コントロール線１２１に接続されたトランジスタ１５１をＯＮにし、３ｎ−２列目のビット線ＢＬ１に書き込み電流を流す。次に、トランジスタ１５１をＯＦＦにし、第２コントロール線１２２に接続されたトランジスタ１５２をＯＮにして、３ｎ−１列目のビット線ＢＬ２に書き込み電流を流す。次に、トランジスタ１５２をＯＦＦにし、第３コントロール線１２３に接続されたトランジスタ１５３をＯＮにして、３ｎ列目のビット線ＢＬ３に書き込み電流を流す。
図１０に示す磁気メモリ装置１００Ａによれば、より大きな書き込み電流を流す場合であっても、クロストークの発生を抑制することができる。
＜第２実施形態＞
次に、図１１〜図１７を参照し、本発明の第２実施形態について説明する。第２実施形態の磁気メモリ装置２００は、１トランジスタ（Ｔｒａ）−１ＭＴＪ型のＳＴＴ−ＭＲＡＭ装置であり、図１１に示すように、メモリセルアレイ２１０と、選択回路２２０と、Ｘデコーダ２３０と、コントローラ２４０と、を備える。
メモリセルアレイ２１０は、図１１に示すように、奇数列のビット線ＢＬ１と偶数列のビット線ＢＬ２が所定間隔で平行に配列された複数のビット線（複数の配線）と、複数のビット線ＢＬ１及びＢＬ２に交差し、所定間隔で平行に配列された複数のワード線ＷＬと、複数のビット線ＢＬ１及びＢＬ２と複数のワード線ＷＬとが交差する領域に配置された複数のメモリセル２０３と、を有する。このように、複数のメモリセル２０３は、複数のビット線ＢＬ１及びＢＬ２の延在方向（図１１のｙ方向）及び配列方向（図１１のｘ方向）に沿ってマトリクス状に配置されている。
メモリセル２０３は、磁気抵抗効果素子としてのＭＴＪ素子２０１と、ＭＴＪ素子２０１をアクセス対象として選択するためのスイッチ素子である選択トランジスタ２０２と、を有している。ＭＴＪ素子２０１は、スピン注入トルク（ＳＴＴ）により磁化反転するＭＴＪ素子であり、強磁性体からなる記録層と、絶縁体からなる障壁層と、強磁性体からなる参照層と、を有する。ＭＴＪ素子２０１の記録層、障壁層、及び参照層はこの順で積層されており、記録層がビット線ＢＬ１又はＢＬ２に接続され、参照層が選択トランジスタ２０２のドレイン２０２ｂに接続されている（図１２及び図１３参照）。選択トランジスタ２０２のゲート２０２ａはワード線ＷＬに接続され、ソース２０２ｃはソース線２６６（図１２及び図１３参照）に接続されている。このように、メモリセル２０３は、１個の選択トランジスタ２０２と１個のＭＴＪ素子２０１とで構成された１Ｔｒａ−１ＭＴＪ型のメモリセルである。
選択回路２２０は、第１コントロール線２２１及び第２コントロール線２２２を有する。奇数列のビット線ＢＬ１は、トランジスタ２５１を介して第１コントロール線２２１に接続され、偶数列のビット線ＢＬ２は、トランジスタ２５２を介して第２コントロール線２２２に接続されている。これらの接続関係の詳細は後述する（図１２及び図１３参照）。
Ｘデコーダ２３０は、複数のワード線ＷＬ及び複数のソース線２６６に接続されており、コントローラ２４０の制御の下、アクセス対象の行のワード線ＷＬ及びソース線２６６のそれぞれに電圧を印加する。
コントローラ２４０は、Ｘデコーダ２３０と、第１コントロール線２２１と、第２コントロール線２２２と、に接続され、データ書き込み又はデータ読み出しに応じて、Ｘデコーダ２３０、第１コントロール線２２１及び第２コントロール線２２２をそれぞれ制御する。
データ書き込み時、コントローラ２４０は、奇数列のビット線ＢＬ１と偶数列のビット線ＢＬ２に異なるタイミングで書き込み電流を流すように第１コントロール線２２１及び第２コントロール線２２２を個別に制御する。コントローラ２４０による書き込み制御については後述する。
次に、図１２及び図１３を参照して、ビット線ＢＬ１と第１コントロール線２２１との接続、ビット線ＢＬ２と第２コントロール線２２２との接続、及びＭＴＪ素子２０１と対応する選択トランジスタ２０２との接続について詳細に説明する。
図１２は、図１１の線ＸＩＩ−ＸＩＩにおける断面図である。ビット線ＢＬ１はトランジスタ２５１に接続される。トランジスタ２５１は、電界効果トランジスタであり、ドレイン２５１ｂがビット線ＢＬ１に接続され、ソース２５１ｃが電源線２６３に接続されている。具体的には、トランジスタ２５１がビット線ＢＬ１よりも下層に設けられており、ビット線ＢＬ１は、層間絶縁膜に設けられたスルーホール２６１ａ、２６１ｂ、２６１ｃ、及び２６１ｄと、金属電極層２６２ａ、２６２ｂ、及び２６２ｃと、を介して、トランジスタ２５１のドレイン２５１ｂに接続されている。電源線２６３は、スルーホール２６１ｄを介してトランジスタ２５１のソース２５１ｃに接続されている。トランジスタ２５１のゲート２５１ａは第１コントロール線２２１に接続されており、ゲート２５１ａに電圧が印加されると、ビット線ＢＬ１に電流が流れる。
ビット線ＢＬ１に接続されたＭＴＪ素子２０１は、層間絶縁膜に設けられたスルーホール２６５ｂ、２６５ｃ、及び２６５ｄと、金属電極層２６４ａ、２６４ｂ、及び２６４ｃと、を介して、選択トランジスタ２０２のドレイン２０２ｂに接続されている。選択トランジスタ２０２のソース２０２ｃはスルーホール２６５ｄを介してソース線２６６に接続され、ゲート２０２ａはワード線ＷＬに接続されている。選択トランジスタ２０２とトランジスタ２５１は、半導体基板の活性領域に形成されており、これらの活性領域は素子分離領域により区画されている。
図１３は、図１１の線ＸＩＩＩ−ＸＩＩＩにおける断面図である。ビット線ＢＬ２はトランジスタ２５２に接続される。トランジスタ２５２は、電界効果トランジスタであり、ドレイン２５２ｂがビット線ＢＬ２に接続され、ソース２５２ｃが電源線２７３に接続されている。具体的には、トランジスタ２５２がビット線ＢＬ２よりも下層に設けられており、ビット線ＢＬ２は、層間絶縁膜に設けられたスルーホール２７１ａ、２７１ｂ、２７１ｃ、及び２７１ｄと、金属電極層２７２ａ、２７２ｂ、及び２７２ｃと、を介して、トランジスタ２５２のドレイン２５２ｂに接続されている。電源線２７３は、スルーホール２７１ｄを介してトランジスタ２５２のソース２５２ｃに接続されている。トランジスタ２５２のゲート２５２ａは第２コントロール線２２２に接続されており、ゲート２５２ａに電圧が印加されると、ビット線ＢＬ２に電流が流れる。
ビット線ＢＬ２に接続されたＭＴＪ素子２０１は、層間絶縁膜に設けられたスルーホール２７５ｂ、２７５ｃ、及び２７５ｄと、金属電極層２７４ａ、２７４ｂ、及び２７４ｃと、を介して、選択トランジスタ２０２のドレイン２０２ｂに接続されている。選択トランジスタ２０２のソース２０２ｃはスルーホール２７５ｄを介してソース線２６６に接続され、ゲート２０２ａはワード線ＷＬに接続されている。選択トランジスタ２０２とトランジスタ２５２は、半導体基板の活性領域に形成されており、これらの活性領域は素子分離領域により区画されている。
なお、第１コントロール線２２１と第２コントロール線２２２とが別々に設けられていれば、ビット線ＢＬ１とトランジスタ２５１との間を接続するスルーホール及び金属電極層の配置の態様（図１２）、並びにビット線ＢＬ２とトランジスタ２５２との間を接続するスルーホール及び金属電極層の配置の態様（図１３）は、変更可能である。
次に、コントローラ２４０による書き込み制御について説明する。以下では、奇数列のビット線ＢＬ１に書き込み電流を流した後に、偶数列のビット線ＢＬ２に書き込み電流を流すものとして説明するが、逆の順番にしてもよい。
まず、コントローラ２４０は、書き込むデータに応じて、書き込み対象のメモリセル２０３が接続された奇数列のビット線ＢＬ１の電位、及び当該メモリセル２０３の選択トランジスタ２０２のソース２０２ｃ（ソース線２６６）の電位を設定する。ビット線ＢＬ１と選択トランジスタ２０２のソース２０２ｃとの電位差により、書き込み電流の向きが決まる。また、コントローラ２４０は、当該メモリセル２０３に対応するワード線ＷＬから選択トランジスタ２０２のゲート２０２ａに電圧を印加させて選択トランジスタ２０２をＯＮにするとともに、第１コントロール線２２１により、ビット線ＢＬ１に接続されたトランジスタ２５１をＯＮにする。これにより、ビット線ＢＬ１及びＭＴＪ素子２０１に書き込み電流が流れ、スピン注入トルクによってＭＴＪ素子２０１の磁化が反転し、データが書き込まれる。
次いで、コントローラ２４０は、トランジスタ２５１をＯＦＦにし、書き込むデータに応じて、書き込み対象のメモリセル２０３が接続された偶数列のビット線ＢＬ２の電位、及び当該メモリセル２０３の選択トランジスタ２０２のソース２０２ｃ（ソース線２６６）の電位を設定する。ビット線ＢＬ２と選択トランジスタ２０２のソース２０２ｃとの電位差により、書き込み電流の向きが決まる。また、コントローラ２４０は、当該メモリセル２０３に対応するワード線ＷＬから選択トランジスタ２０２のゲート２０２ａに電圧を印加させて選択トランジスタ２０２をＯＮにするとともに、第２コントロール線２２２により、ビット線ＢＬ２に接続されたトランジスタ２５２をＯＮにする。これにより、ビット線ＢＬ２及びＭＴＪ素子２０１に書き込み電流が流れ、スピン注入トルクによってＭＴＪ素子２０１の磁化が反転し、データが書き込まれる。
第２実施形態の磁気メモリ装置２００によれば、第１実施形態の磁気メモリ装置１００と同様の効果を得ることができる。磁気メモリ装置２００は、各メモリセル２０３が選択トランジスタ２０２を有していることから、図１１のｙ方向におけるメモリセル２０３の配置は、クロスポイント型の磁気メモリ装置１００のメモリセル１０１の配置に比べると密ではない。しかしながら、大容量の磁気メモリ装置２００では、ビット線ＢＬ１及びＢＬ２の配列方向（図１１のｘ方向）においてメモリセル２０３は密に配置されることから、第２実施形態のように、第１コントロール線２２１及び第２コントロール線２２２を個別に制御して、隣接するビット線に異なるタイミングで電流を流すことは有効である。
なお、図１１〜図１３では、２本のコントロール線を備えた磁気メモリ装置２００を示したが、コントロール線の数は２本以上であれば特に限定されない。書き込み電流が大きくなると、２本のコントロール線を個別に制御したとしても漏れ磁場の影響を無視することができなくなる可能性がある。そこで、例えば、図１４に示すように、磁気メモリ装置に３本のコントロール線を設けるようにしてもよい。
図１４に示す磁気メモリ装置２００Ａは、ＳＴＴ−ＭＲＡＭ装置であり、メモリセルアレイ２１０Ａと、選択回路２２０Ａと、Ｘデコーダ２３０と、コントローラ２４０Ａと、を備える。
選択回路２２０Ａは、第１コントロール線２２１、第２コントロール線２２２、及び第３コントロール線２２３を有する。
メモリセルアレイ２１０Ａを構成するメモリセル２０３も、１個のＭＴＪ素子２０１と１個の選択トランジスタ２０２とからなる１Ｔｒａ−１ＭＴＪ型のメモリセルである。メモリセルアレイ２１０Ａにおいて、３ｎ−２列目（ｎは正の整数）のビット線ＢＬ１はトランジスタ２５１を介して第１コントロール線２２１に接続され、３ｎ−１列目のビット線ＢＬ２はトランジスタ２５２を介して第２コントロール線２２２に接続され、３ｎ列目のビット線ＢＬ３はトランジスタ２５３を介して第３コントロール線２２３に接続されている。トランジスタ２５１、２５２及び２５３は、いずれも電界効果トランジスタである。
コントローラ２４０Ａは、Ｘデコーダ２３０と、第１コントロール線２２１、第２コントロール線２２２、及び第３コントロール線２２３と、に接続され、データ書き込み又はデータ読み出しに応じて、Ｘデコーダ２３０、第１コントロール線２２１、第２コントロール線２２２、及び第３コントロール線２２３をそれぞれ制御する。
メモリセルアレイ２１０Ａにデータを書き込むとき、コントローラ２４０Ａは、隣接するビット線に異なるタイミングで書き込み電流を流すように第１コントロール線２２１、第２コントロール線２２２、及び第３コントロール線２２３を個別に制御する。例えば、まず、第１コントロール線２２１に接続されたトランジスタ２５１をＯＮにして、３ｎ−２列目のビット線ＢＬ１に書き込み電流を流す。次に、トランジスタ２５１をＯＦＦにし、第２コントロール線２２２に接続されたトランジスタ２５２をＯＮにして、３ｎ−１列目のビット線ＢＬ２に書き込み電流を流す。次に、トランジスタ２５２をＯＦＦにし、第３コントロール線２２３に接続されたトランジスタ２５３をＯＮにして、３ｎ列目のビット線ＢＬ３に書き込み電流を流す。
図１４に示す磁気メモリ装置２００Ａによれば、より大きな書き込み電流を流す場合であっても、クロストークの発生を抑制することができる。
図１１〜図１３に示す磁気メモリ装置２００及び図１４に示す磁気メモリ装置２００Ａでは、メモリセルアレイの１行につき１本のソース線２６６を設けているが、図１５〜図１７に示すように、隣接する２行ごとに１本のソース線を設けるようにしてもよい。
図１５に示す磁気メモリ装置２００Ｂは、ＳＴＴ−ＭＲＡＭ装置であり、メモリセルアレイ２１０Ｂと、選択回路２２０Ｂと、Ｘデコーダ２３０Ｂと、コントローラ２４０Ｂと、を備えている。
選択回路２２０Ｂは、第１コントロール線２２１及び第２コントロール線２２２を有する。
コントローラ２４０Ｂは、Ｘデコーダ２３０Ｂと、第１コントロール線２２１と、第２コントロール線２２２と、に接続され、データ書き込み又はデータ読み出しに応じて、Ｘデコーダ２３０Ｂ、第１コントロール線２２１及び第２コントロール線２２２をそれぞれ制御する。
磁気メモリ装置２００Ｂは、メモリセルアレイ２１０Ｂの隣接する２行ごとに１本のソース線２７６を設ける点で図１１〜図１３に示す磁気メモリ装置２００と異なる。奇数列のビット線ＢＬ１と第１コントロール線２２１との接続関係、偶数列のビット線ＢＬ２と第２コントロール線２２２との接続関係、及びコントローラ２４０Ｂによる書き込み制御については、磁気メモリ装置２００と同様であるため、その説明を省略する。以下、磁気メモリ装置２００の構造と異なる点のみを説明する。
図１６は、図１５の線ＸＶＩ−ＸＶＩにおける断面図である。ビット線ＢＬ１に接続されたＭＴＪ素子２０１は、層間絶縁膜に設けられたスルーホール２６５ｂ、２６５ｃ、及び２６５ｄと、金属電極層２６４ａ、２６４ｂ、及び２６４ｃと、を介して、選択トランジスタ２０２のドレイン２０２ｂに接続されている。選択トランジスタ２０２のソース２０２ｃはスルーホール２６５ｄを介してソース線２７６に接続され、ゲート２０２ａはワード線ＷＬに接続されている。行方向（図１６のｙ方向）で隣接する２個の選択トランジスタ２０２は、ソース２０２ｃを共有しており、共通のソース線２７６に接続されている。選択トランジスタ２０２は、半導体基板の活性領域に形成されており、活性領域は素子分離領域により区画されている。
図１７は、図１５の線ＸＶＩＩ−ＸＶＩＩにおける断面図である。ビット線ＢＬ２に接続されたＭＴＪ素子２０１は、層間絶縁膜に設けられたスルーホール２７５ｂ、２７５ｃ、及び２７５ｄと、金属電極層２７４ａ、２７４ｂ、及び２７４ｃと、を介して、選択トランジスタ２０２のドレイン２０２ｂに接続されている。選択トランジスタ２０２のソース２０２ｃはスルーホール２７５ｄを介してソース線２７６に接続され、ゲート２０２ａはワード線ＷＬに接続されている。行方向（図１７のｙ方向）で隣接する２個の選択トランジスタ２０２は、ソース２０２ｃを共有しており、共通のソース線２７６に接続されている。選択トランジスタ２０２は、半導体基板の活性領域に形成されており、これらの活性領域は素子分離領域により区画されている。
このように、メモリセルアレイ２１０Ｂの行方向で隣接する２個の選択トランジスタ２０２ごとにソース２０２ｃを共有することで、行方向においてメモリセル２０３をより密に配置することができ、大容量化を図ることができる。
なお、言うまでもなく、図１５〜図１７の磁気メモリ装置２００Ｂにおいて、３本以上のコントロール線を備えるようにしてもよい。
＜第３実施形態＞
次に、図１８〜図２１を参照して本発明の第３実施形態について説明する。第３実施形態の磁気メモリ装置３００は、ＳＯＴ−ＭＲＡＭ（Spin-Orbit Torque Magnetic Random Access Memory）を用いた磁気メモリ装置（以下、「ＳＯＴ−ＭＲＡＭ装置」と呼ぶ。）であり、図１８に示すように、メモリセルアレイ３１０と、選択回路３２０と、Ｘデコーダ３３０と、コントローラ３４０と、を備える。
メモリセルアレイ３１０では、図１８に示すように、一方向（図１８のｙ方向）に延在した細長形状を有する複数の重金属層（複数の配線）が所定間隔で平行に配列されている。複数の重金属層は、奇数列の重金属層３１＿１と偶数列の重金属層３１＿２からなる。各重金属層３１＿１上には、一定数のメモリセル３０３が重金属層３１＿１の長手方向（図１８のｙ方向）に沿って直列に配置され、各重金属層３１＿２上には、一定数のメモリセル３０３が重金属層３１＿２の長手方向（図１８のｙ方向）に沿って直列に配置されている。このように、複数のメモリセル３０３は、複数の重金属層の延在方向（ｙ方向）及び配列方向（ｘ方向）に沿ってマトリクス状に配置されている。
メモリセル３０３は、磁気抵抗効果素子としてのＭＴＪ素子３０１と、ＭＴＪ素子３０１上に形成された電極３０２と、を有する。ＭＴＪ素子３０１は、強磁性体からなる記録層と、絶縁体からなる障壁層と、強磁性体からなる参照層と、を有し、スピン軌道トルク（ＳＯＴ）により磁化反転するＭＴＪ素子である。ＭＴＪ素子３０１の記録層、障壁層、及び参照層はこの順で積層されており、記録層は重金属層３１＿１又は重金属層３１＿２と接しており、参照層は電極３０２に接続されている。
選択回路３２０は、第１コントロール線３２１及び第２コントロール線３２２を有する。奇数列の重金属層３１＿１は、トランジスタ３５１を介して第１コントロール線３２１に接続され、偶数列の重金属層３１＿２は、トランジスタ３５２を介して第２コントロール線３２２に接続されている。これらの接続関係の詳細は後述する（図１９及び図２０参照）。
Ｘデコーダ３３０は、メモリセル選択用の複数の選択線（図示せず）に接続されており、コントローラ３４０の制御の下、アクセス対象の選択線を介して電極３０２に電圧を印加する。
コントローラ３４０は、Ｘデコーダ３３０と、第１コントロール線３２１と、第２コントロール線３２２と、に接続され、データ書き込み又はデータ読み出しに応じて、Ｘデコーダ３３０、第１コントロール線３２１及び第２コントロール線３２２をそれぞれ制御する。
データ書き込み時、コントローラ３４０は、奇数列の重金属層３１＿１と偶数列の重金属層３１＿２に異なるタイミングで書き込み電流を流すように第１コントロール線３２１及び第２コントロール線３２２を個別に制御する。コントローラ３４０による書き込み制御については後述する。
次に、図１９及び図２０を参照して、重金属層３１＿１と第１コントロール線３２１との接続、及び重金属層３１＿２と第２コントロール線３２２との接続について詳細に説明する。
図１９は、図１８の線ＸＩＸ−ＸＩＸにおける断面図である。重金属層３１＿１は、一端がスルーホール３６１ａを介してグラウンドに接続され、他端がトランジスタ３５１に接続されている。トランジスタ３５１は、電界効果トランジスタであり、ドレイン３５１ｂが重金属層３１＿１に接続され、ソース３５１ｃが電源線３６３に接続されている。具体的には、トランジスタ３５１が重金属層３１＿１よりも下層に設けられており、重金属層３１＿１は、層間絶縁膜に設けられたスルーホール３６１ａ、３６１ｂ、３６１ｃ、及び３６１ｄと、金属電極層３６２ａ、３６２ｂ、及び３６２ｃと、を介して、トランジスタ３５１のドレイン３５１ｂに接続されている。電源線３６３は、スルーホール３６１ｄを介してトランジスタ３５１のソース３５１ｃに接続されている。トランジスタ３５１のゲート３５１ａは第１コントロール線３２１に接続されており、ゲート３５１ａに電圧が印加されると、重金属層３１＿１に電流が流れる。
図２０は、図１８の線ＸＸ−ＸＸにおける断面図である。重金属層３１＿２は、一端がスルーホール３７１ａを介してグラウンドに接続され、他端がトランジスタ３５２に接続されている。トランジスタ３５２は、電界効果トランジスタであり、ドレイン３５２ｂが重金属層３１＿２に接続され、ソース３５２ｃが電源線３７３に接続されている。具体的には、トランジスタ３５２が重金属層３１＿２よりも下層に設けられており、重金属層３１＿２は、層間絶縁膜に設けられたスルーホール３７１ａ、３７１ｂ、３７１ｃ、及び３７１ｄと、金属電極層３７２ａ、３７２ｂ、及び３７２ｃと、を介して、トランジスタ３５２のドレイン３５２ｂに接続されている。電源線３７３は、スルーホール３７１ｄを介してトランジスタ３５２のソース３５２ｃに接続されている。トランジスタ３５２のゲート３５２ａは第２コントロール線３２２に接続されており、ゲート３５２ａに電圧が印加されると、重金属層３１＿２に電流が流れる。
なお、第１コントロール線３２１と第２コントロール線３２２とが別々に設けられていれば、重金属層３１＿１とトランジスタ３５１との間を接続するスルーホール及び金属電極層の配置の態様（図１９）、並びに重金属層３１＿２とトランジスタ３５２との間を接続するスルーホール及び金属電極層の配置の態様（図２０）は、変更可能である。
次に、コントローラ３４０による書き込み制御について説明する。以下では、奇数列の重金属層３１＿１に書き込み電流を流した後に、偶数列の重金属層３１＿２に書き込み電流を流すものとして説明するが、逆の順番にしてもよい。
まず、コントローラ３４０は、書き込むデータに応じて、電源線３６３の電位を設定し、第１コントロール線３２１によりトランジスタ３５１をＯＮにすることで（すなわち、ゲート３５１ａに電圧を印加することで）、重金属層３１＿１に書き込み電流を流す。ここで、電源線３６３の電位をグラウンドよりＬｏｗレベルに設定した場合、書き込み電流は図１８及び図１９の−ｙ方向に流れ、電源線３６３の電位をグラウンドよりＨｉｇｈレベルに設定した場合、書き込み電流は図１８及び図１９の＋ｙ方向に流れる。また、コントローラ３４０は、当該重金属層３１＿１上に配置された書き込み対象のメモリセル３０３の電極３０２から、対応するＭＴＪ素子３０１の参照層に電圧を印加させる。これにより、当該ＭＴＪ素子３０１の記録層の磁気異方性が下がり、データが書き込まれる。
次いで、コントローラ３４０は、トランジスタ３５１をＯＦＦにし、書き込むデータに応じて、電源線３７３の電位を設定し、第２コントロール線３２２によりトランジスタ３５２をＯＮにすることで（すなわち、ゲート３５２ａに電圧を印加することで）、重金属層３１＿２に書き込み電流を流す。ここで、電源線３７３の電位をグラウンドよりＬｏｗレベルに設定した場合、書き込み電流は図１８及び図２０の−ｙ方向に流れ、電源線３７３の電位をグラウンドよりＨｉｇｈレベルに設定した場合、書き込み電流は図１８及び図２０の＋ｙ方向に流れる。また、コントローラ３４０は、当該重金属層３１＿２上に配置された書き込み対象のメモリセル３０３の電極３０２から、対応するＭＴＪ素子３０１の参照層に電圧を印加させる。これにより、当該ＭＴＪ素子３０１の記録層の磁気異方性が下がり、データが書き込まれる。
第３実施形態の磁気メモリ装置３００によれば、第１実施形態の磁気メモリ装置１００及び第２実施形態の磁気メモリ装置２００とほぼ同様の効果を得ることができる。特に、磁気メモリ装置３００は、コントロール線ごとに一括書き込みが可能なため、より高速な書き込みが可能となる。また、一括書き込みにより、１個のメモリセル３０３あたりの書き込み電流を下げることができ、消費電力を削減することができる。
なお、図１８〜図２０では、２本のコントロール線を備えた磁気メモリ装置３００を示したが、コントロール線の数は２本以上であれば特に限定されない。書き込み電流が大きくなると、２本のコントロール線を個別に制御したとしても漏れ磁場の影響を無視することができなくなる可能性がある。そこで、例えば、図２１に示すように、磁気メモリ装置に３本のコントロール線を設けるようにしてもよい。
図２１に示す磁気メモリ装置３００Ａは、ＳＯＴ−ＭＲＡＭ装置であり、メモリセルアレイ３１０Ａと、選択回路３２０Ａと、Ｘデコーダ３３０と、コントローラ３４０Ａと、を備える。
選択回路３２０Ａは、第１コントロール線３２１、第２コントロール線３２２、及び第３コントロール線３２３を有する。
メモリセルアレイ３１０Ａにおいて、３ｎ−２列目（ｎは正の整数）の重金属層３１＿１は、一端がグラウンドに接続され、他端がトランジスタ３５１を介して第１コントロール線３２１に接続されている。３ｎ−１列目の重金属層３１＿２は、一端がグラウンドに接続され、他端がトランジスタ３５２を介して第２コントロール線３２２に接続されている。３ｎ列目の重金属層３１＿３は、一端がグラウンドに接続され、他端がトランジスタ３５３を介して第３コントロール線３２３に接続されている。トランジスタ３５１、３５２及び３５３は、いずれも電界効果トランジスタである。
コントローラ３４０Ａは、Ｘデコーダ３３０と、第１コントロール線３２１、第２コントロール線３２２、及び第３コントロール線３２３と、に接続され、データ書き込み又はデータ読み出しに応じて、Ｘデコーダ３３０、第１コントロール線３２１、第２コントロール線３２２、及び第３コントロール線３２３をそれぞれ制御する。
メモリセルアレイ３１０Ａにデータを書き込むとき、コントローラ３４０Ａは、隣接する重金属層に異なるタイミングで書き込み電流を流すように第１コントロール線３２１、第２コントロール線３２２、及び第３コントロール線３２３を個別に制御する。例えば、まず、第１コントロール線３２１に接続されたトランジスタ３５１をＯＮにして、３ｎ−２列目の重金属層３１＿１に書き込み電流を流す。次に、トランジスタ３５１をＯＦＦにし、第２コントロール線３２２に接続されたトランジスタ３５２をＯＮにして、３ｎ−１列目の重金属層３１＿２に書き込み電流を流す。次に、トランジスタ３５２をＯＦＦにし、第３コントロール線３２３に接続されたトランジスタ３５３をＯＮにして、３ｎ列目の重金属層３１＿３に書き込み電流を流す。
図２１に示す磁気メモリ装置３００Ａによれば、より大きな書き込み電流を流す場合であっても、クロストークの発生を抑制することができる。
なお、第３実施形態では、磁気メモリ装置３００及び磁気メモリ装置３００Ａにおいて、重金属層３１＿１の一端、重金属層３１＿２の一端、及び重金属層３１＿３の一端がグラウンドに接続されるものとしたが、これら重金属層の一端をグラウンド以外の基準電圧に設定してもよい。
第１〜第３実施形態では、選択回路が２本以上のコントロール線を有し、複数の配線において隣接する配線が、それぞれ、異なるコントロール線に接続された構成を採用することで、所定の非隣接の配線に同時に書込み電流を流し、隣接する配線には異なるタイミングで書き込み電流を流すようにした。以下の第４〜第６実施形態では、このような書き込みを実現する別の回路構成について説明する。
＜第４実施形態＞
図２２に、第４実施形態の磁気メモリ装置４００の構成を示す。磁気メモリ装置４００は、ＳＴＴ−ＭＲＡＭ装置であり、図２２に示すように、クロスポイント型のメモリセルアレイ１１０と、選択回路４２０と、Ｘデコーダ１３０と、コントローラ４４０と、を備える。第４実施形態の磁気メモリ装置４００と第１実施形態の磁気メモリ装置１００は、選択回路の構成と、コントローラによる書き込み制御方法が異なる。以下では、第１実施形態の磁気メモリ装置１００と異なる点を主に説明する。
コントローラ４４０は、選択回路４２０及びＸデコーダ１３０に接続されている。メモリセルアレイ１１０にデータを書き込むとき、コントローラ４４０は、配線選択のためのアドレス信号Ａ０及びＡ１を選択回路４２０に出力する。
選択回路４２０は、コントローラ４４０から出力されたアドレス信号Ａ０及びＡ１に従って、複数の配線（ビット線ＢＬ１及びＢＬ２）の中から書き込み電流を流す非隣接の配線（奇数列のビット線ＢＬ１のみ又は偶数列のビット線ＢＬ２のみ）を選択する。
図２３及び図２４に、選択回路４２０の構成を示す。選択回路４２０は、図２３に示すように、Ｙデコーダ４２１と、書き込みドライバ４３１と、トランジスタ４５１と、書き込みドライバ４３２と、トランジスタ４５２とを有する。書き込みドライバ４３１及びトランジスタ４５１は、奇数列のビット線ＢＬ１に対応して設けられ、書き込みドライバ４３２及びトランジスタ４５２は、偶数列のビット線ＢＬ２に対応して設けられる。
トランジスタ４５１は電界効果トランジスタであり、ソースがビット線ＢＬ１に接続され、ドレインが書き込みドライバ４３１に接続され、ゲートがＹデコーダ４２１（図２４）のＮＯＴゲート４９１の出力段に接続されている。トランジスタ４５２は電界効果トランジスタであり、ソースがビット線ＢＬ２に接続され、ドレインが書き込みドライバ４３２に接続され、ゲートがＹデコーダ４２１（図２４）のＮＯＴゲート４９２の出力段に接続されている。
書き込みドライバ４３１は、コントローラ４４０の制御の下で、トランジスタ４５１に電流を流す。書き込みドライバ４３２は、コントローラ４４０の制御の下で、トランジスタ４５２に電流を流す。
Ｙデコーダ４２１は、図２４に示すように、ＮＯＴゲート４６１と、６本の選択線Ｙ００、Ｙ０１、Ｙ１０、Ｙ１１、Ｙ２０及びＹ２１と、ＮＡＮＤゲート４７１と、ＮＯＴゲート４９１と、ＮＡＮＤゲート４７２と、ＮＯＴゲート４９２とを有する。ＮＡＮＤゲート４７１及びＮＯＴゲート４９１は、奇数列のビット線ＢＬ１に対応して設けられ、ＮＡＮＤゲート４７２及びＮＯＴゲート４９２は、偶数列のビット線ＢＬ２に対応して設けられている。
ＮＯＴゲート４６１の入力段と選択線Ｙ０１は、コントローラ４４０に接続されている。メモリセルアレイ１１０にデータを書き込むとき、コントローラ４４０からＮＯＴゲート４６１と選択線Ｙ０１にアドレス信号Ａ０が入力される。ＮＯＴゲート４６１の出力段は選択線Ｙ００に接続されている。選択線Ｙ００には、ＮＯＴゲート４６１から、アドレス信号Ａ０を反転した信号が入力される。アドレス信号Ａ０は、Ｈｉｇｈレベル（“１”）又はＬｏｗレベル（“０”）の値をとる。
４本の選択線Ｙ１０、Ｙ１１、Ｙ２０及びＹ２１は、コントローラ４４０に接続されている。メモリセルアレイ１１０にデータを書き込むとき、コントローラ４４０からこれら４本の選択線Ｙ１０、Ｙ１１、Ｙ２０及びＹ２１にアドレス信号Ａ１が入力される。コントローラ４４０からから出力されるアドレス信号Ａ１の値は、常にＨｉｇｈレベル（“１”）である。
３本の選択線Ｙ００、Ｙ１０及びＹ２０は、ＮＡＮＤゲート４７１の入力段に接続されている。他の３本の選択線Ｙ０１、Ｙ１１及びＹ２１は、ＮＡＮＤゲート４７２の入力段に接続されている。ＮＡＮＤゲート４７１の出力段は、ＮＯＴゲート４９１の入力段に接続されている。ＮＡＮＤゲート４７２の出力段は、ＮＯＴゲート４９２の入力段に接続されている。
ＮＯＴゲート４９１の出力段は、トランジスタ４５１のゲートに接続され、ＮＯＴゲート４９２の出力段は、トランジスタ４５２のゲートに接続されている。
次に、コントローラ４４０による書き込み制御について説明する。以下では、奇数列のビット線ＢＬ１に書き込み電流を流した後に、偶数列のビット線ＢＬ２に書き込み電流を流すものとして説明するが、逆の順番にしてもよい。
まず、コントローラ４４０は、４本の選択線Ｙ１０、Ｙ１１、Ｙ２０及びＹ２１に対し、Ｈｉｇｈレベル（“１”）のアドレス信号Ａ１を出力し、ＮＯＴゲート４６１と選択線Ｙ０１に対し、Ｌｏｗレベル（“０”）のアドレス信号Ａ０を出力する。これにより、ＮＯＴゲート４６１でアドレス信号Ａ０が反転され、選択線Ｙ００はＨｉｇｈレベル（“１”）となる。このとき、ＮＡＮＤゲート４７１の３入力が全て“１”となるため、ＮＡＮＤゲート４７１からＮＯＴゲート４９１に“０”が出力され、ＮＯＴゲート４９１から、反転信号“１”が選択信号Ｓ１として出力される。一方、ＮＡＮＤゲート４７２の３入力は、“１”、“１”、“０”であるため、ＮＡＮＤゲート４７２からＮＯＴゲート４９２に“１”が出力され、ＮＯＴゲート４９２から、反転信号“０”が選択信号Ｓ２として出力される。
トランジスタ４５１は、ゲートにＨｉｇｈレベル（“１”）の選択信号Ｓ１が印加されるとＯＮとなり、書き込みドライバ４３１により、奇数列のビット線ＢＬ１に書き込み電流が一斉に流れる。一方、トランジスタ４５２は、ゲートにＬｏｗレベル（“０”）の選択信号Ｓ２が印加されるため、ＯＦＦとなり、偶数列のビット線ＢＬ２に書き込み電流は流れない。
次いで、コントローラ４４０は、４本の選択線Ｙ１０、Ｙ１１、Ｙ２０及びＹ２１を、引き続きＨｉｇｈレベル（“１”）に維持させる一方で、ＮＯＴゲート４６１と選択線Ｙ０１に対し、Ｈｉｇｈレベル（“１”）のアドレス信号Ａ０を出力する。これにより、ＮＯＴゲート４６１でアドレス信号Ａ０が反転され、選択線Ｙ００はＬｏｗレベル（“０”）となる。このとき、ＮＡＮＤゲート４７１の３入力は“１”、“１”、“０”となるため、ＮＡＮＤゲート４７１からＮＯＴゲート４９１に“１”が入力され、ＮＯＴゲート４９１から、反転信号“０”が選択信号Ｓ１として出力される。一方、ＮＡＮＤゲート４７２の３入力は全て“１”となるため、ＮＡＮＤゲート４７２からＮＯＴゲート４９２に“０”が出力され、ＮＯＴゲート４９２から、反転信号“１”が選択信号Ｓ２として出力される。
トランジスタ４５２は、ゲートにＨｉｇｈレベル（“１”）の選択信号Ｓ２が印加されるとＯＮとなり、書き込みドライバ４３２により、偶数列のビット線ＢＬ２に書き込み電流が一斉に流れる。一方、トランジスタ４５１は、ゲートにＬｏｗレベル（“０”）の選択信号Ｓ１が印加されると、ＯＦＦに切り替わるため、奇数列のビット線ＢＬ１に書き込み電流は流れない。
第４実施形態の磁気メモリ装置４００によれば、選択回路４２０の面積オーバーヘッドを抑えつつ、非隣接のビット線に同時に書き込み電流を流すことができ、第１実施形態の磁気メモリ装置１００と同様の効果を得ることができる。
＜第５実施形態＞
図２５に、第５実施形態の磁気メモリ装置５００の構成を示す。磁気メモリ装置５００は、１Ｔｒａ−１ＭＴＪ型のＳＴＴ−ＭＲＡＭ装置であり、図２５に示すように、メモリセルアレイ２１０と、選択回路５２０と、Ｘデコーダ２３０と、コントローラ５４０と、を備える。
第５実施形態の磁気メモリ装置５００と第２実施形態の磁気メモリ装置２００は、選択回路の構成と、コントローラによる書き込み制御方法が異なる。以下では、第２実施形態の磁気メモリ装置２００と異なる点を主に説明する。
コントローラ５４０は、選択回路５２０及びＸデコーダ２３０に接続されている。メモリセルアレイ２１０にデータを書き込むとき、コントローラ５４０は、配線選択のためのアドレス信号Ａ０及びＡ１を選択回路５２０に出力する。
選択回路５２０は、コントローラ５４０から出力されたアドレス信号Ａ０及びＡ１に従って、複数の配線（ビット線ＢＬ１及びＢＬ２）の中から書き込み電流を流す非隣接の配線（奇数列のビット線ＢＬ１のみ又は偶数列のビット線ＢＬ２のみ）を選択する。
選択回路５２０の構成は、図２３及び図２４に示した第４実施形態の選択回路４２０の構成と同一である。また、コントローラ５４０による書き込み制御方法も、第４実施形態のコントローラ４４０と同一である。
第５実施形態の磁気メモリ装置５００によれば、選択回路５２０の面積オーバーヘッドを抑えつつ、非隣接のビット線に同時に書き込み電流を流すことができ、第２実施形態の磁気メモリ装置２００と同様の効果を得ることができる。
＜第６実施形態＞
図２６に、第６実施形態の磁気メモリ装置６００の構成を示す。磁気メモリ装置６００は、ＳＯＴ−ＭＲＡＭ装置であり、図２６に示すように、メモリセルアレイ３１０と、選択回路６２０と、Ｘデコーダ３３０と、コントローラ６４０と、を備える。
第６実施形態の磁気メモリ装置６００と第３実施形態の磁気メモリ装置３００は、選択回路の構成と、コントローラによる書き込み制御方法が異なる。以下では、第３実施形態の磁気メモリ装置３００と異なる点を主に説明する。
コントローラ６４０は、選択回路６２０及びＸデコーダ３３０に接続されている。メモリセルアレイ３１０にデータを書き込むとき、コントローラ６４０は、配線選択のためのアドレス信号Ａ０及びＡ１を選択回路６２０に出力する。
選択回路６２０は、コントローラ６４０から出力されたアドレス信号Ａ０及びＡ１に従って、複数の配線（重金属層３１＿１及び３１＿２）の中から書き込み電流を流す非隣接の配線（奇数列の重金属層３１＿１のみ又は偶数列の重金属層３１＿２のみ）を選択する。
選択回路６２０の構成も、図２３及び図２４に示した第４実施形態の選択回路４２０の構成と同一である。選択回路６２０では、トランジスタ４５１のソースが重金属層３１＿１に接続され、トランジスタ４５２のソースが重金属層３１＿２に接続されている。また、コントローラ６４０による書き込み制御方法も、第４実施形態のコントローラ４４０と同一である。
第６実施形態の磁気メモリ装置６００によれば、選択回路６２０の面積オーバーヘッドを抑えつつ、非隣接の重金属層に同時に書き込み電流を流すことができ、第３実施形態の磁気メモリ装置３００と同様の効果を得ることができる。
１００、１００Ａ、２００、２００Ａ、２００Ｂ、３００、３００Ａ、４００、５００、６００ 磁気メモリ装置
１０１、２０３、３０３ メモリセル
１１０、１１０Ａ、２１０、２１０Ａ、２１０Ｂ、３１０、３１０Ａ メモリセルアレイ
１２０、１２０Ａ、２２０、２２０Ａ、２２０Ｂ、３２０、３２０Ａ、４２０、５２０、６２０ 選択回路
１２１、２２１、３２１ 第１コントロール線
１２２、２２２、３２２ 第２コントロール線
１２３、２２３、３２３ 第３コントロール線
１３０、２３０、２３０Ｂ、３３０ Ｘデコーダ
１４０、１４０Ａ、２４０、２４０Ａ、２４０Ｂ、３４０、３４０Ａ、４４０、５４０、６４０ コントローラ
１５１、１５２、１５３、２５１、２５２、２５３、３５１、３５２、３５３ トランジスタ
１５１ａ、１５２ａ、２５１ａ、２５２ａ、３５１ａ、３５２ａ ゲート
１５１ｂ、１５２ｂ、２５１ｂ、２５２ｂ、３５１ｂ、３５２ｂ ドレイン
１５１ｃ、１５２ｃ、２５１ｃ、２５２ｃ、３５１ｃ、３５２ｃ ソース
２０１、３０１ ＭＴＪ素子
２０２ 選択トランジスタ
２０２ａ ゲート
２０２ｂ ドレイン
２０２ｃ ソース
２６６、２７６ ソース線
３０２ 電極
３１＿１、３１＿２、３１＿３ 重金属層
４２１ Ｙデコーダ
４３１、４３２ 書き込みドライバ
４５１、４５２ トランジスタ
４６１、４９１、４９２ ＮＯＴゲート
４７１、４７２ ＮＡＮＤゲート
Ａ０、Ａ１ アドレス信号
ＢＬ１、ＢＬ２、ＢＬ３ ビット線
ＷＬ ワード線
Ｉｗ 書き込み電流
Ｓ１、Ｓ２ 選択信号

Claims (9)

  1. 一方向に延在し、且つ所定間隔で互いに平行に配列された複数の配線と、前記複数の配線に接続され、前記複数の配線の延在方向及び配列方向に沿ってマトリクス状に配置され、且つ各々が磁気抵抗効果素子を有する複数のメモリセルと、を有するメモリセルアレイと、
    前記複数の配線に接続され、前記複数の配線の中から互いに非隣接の配線を選択する選択回路と、
    前記選択回路に接続されたコントローラであって、前記メモリセルアレイにデータを書き込むとき、前記選択回路を制御して前記非隣接の配線を選択させ、選択された前記非隣接の配線に同時に書き込み電流を流すコントローラと、
    を備える、磁気メモリ装置。
  2. 前記選択回路は、２本以上のコントロール線を有し、
    前記複数の配線において隣接する配線が、それぞれ、前記２本以上のコントロール線の異なるコントロール線に接続され、
    前記メモリセルアレイにデータを書き込むとき、前記コントローラは、前記２本以上のコントロール線を個別に制御して、前記複数の配線において隣接する配線に異なるタイミングで前記書き込み電流を流す、請求項１に記載の磁気メモリ装置。
  3. 前記選択回路は、前記複数の配線にそれぞれ接続された複数のトランジスタを備え、
    前記複数のトランジスタのうち、前記複数の配線において隣接する配線に接続されたトランジスタは、それぞれ、前記２本以上のコントロール線の異なるコントロール線に接続され、
    前記コントローラは、コントロール線ごとに前記複数のトランジスタのオンとオフを制御する、請求項２に記載の磁気メモリ装置。
  4. 前記メモリセルアレイにデータを書き込むとき、前記コントローラは、配線選択のためのアドレス信号を前記選択回路に出力し、
    前記選択回路は、前記コントローラから出力された前記アドレス信号に従って、前記複数の配線の中から前記書き込み電流を流す前記非隣接の配線を選択する、請求項１に記載の磁気メモリ装置。
  5. 前記磁気抵抗効果素子は、スピン注入トルクにより磁化反転する磁気トンネル接合素子である、請求項１〜４の何れか１項に記載の磁気メモリ装置。
  6. 前記メモリセルアレイは、前記複数の配線としての複数のビット線と、前記複数のビット線に交差し、所定間隔で平行に配列された複数のワード線と、を有し、
    前記メモリセルアレイは、前記複数のメモリセルが前記複数のビット線と前記複数のワード線との交点にそれぞれ位置するクロスポイント型のメモリセルアレイである、請求項１〜５の何れか１項に記載の磁気メモリ装置。
  7. 前記複数のメモリセルの各々は、
    前記磁気抵抗効果素子として、スピン注入トルクにより磁化反転する磁気トンネル接合素子と、
    前記磁気トンネル接合素子に接続され、前記磁気トンネル接合素子をアクセス対象として選択するための選択トランジスタと、
    を有する、請求項１〜４の何れか１項に記載の磁気メモリ装置。
  8. 前記磁気抵抗効果素子は、スピン軌道トルクにより磁化反転する磁気トンネル接合素子である、請求項１〜４の何れか１項に記載の磁気メモリ装置。
  9. 前記メモリセルアレイには、前記複数の配線として複数の重金属層が配列され、
    前記複数のメモリセルは、前記磁気抵抗効果素子として、スピン軌道トルクにより磁化反転する複数の磁気トンネル接合素子をそれぞれ有し、
    前記複数の磁気トンネル接合素子は、前記複数の重金属層上に配置される、請求項１〜４の何れか１項に記載の磁気メモリ装置。
JP2020525804A 2018-06-21 2019-06-20 磁気メモリ装置 Active JP7291410B2 (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2018117935 2018-06-21
JP2018117935 2018-06-21
PCT/JP2019/024596 WO2019244998A1 (ja) 2018-06-21 2019-06-20 磁気メモリ装置

Publications (2)

Publication Number Publication Date
JPWO2019244998A1 true JPWO2019244998A1 (ja) 2021-08-12
JP7291410B2 JP7291410B2 (ja) 2023-06-15

Family

ID=68982893

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2020525804A Active JP7291410B2 (ja) 2018-06-21 2019-06-20 磁気メモリ装置

Country Status (3)

Country Link
US (1) US11468932B2 (ja)
JP (1) JP7291410B2 (ja)
WO (1) WO2019244998A1 (ja)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11289143B2 (en) 2019-10-30 2022-03-29 Taiwan Semiconductor Manufacturing Co., Ltd. SOT-MRAM with shared selector
US11462282B2 (en) * 2020-04-01 2022-10-04 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor memory structure

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013077339A (ja) * 2011-09-29 2013-04-25 Toshiba Corp 半導体記憶装置
JP2013200930A (ja) * 2012-03-26 2013-10-03 Toshiba Corp 半導体記憶装置
JP2018093065A (ja) * 2016-12-02 2018-06-14 株式会社東芝 磁気メモリ

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8045412B2 (en) * 2008-10-21 2011-10-25 Seagate Technology Llc Multi-stage parallel data transfer
US8228715B2 (en) * 2010-05-28 2012-07-24 Everspin Technologies, Inc. Structures and methods for a field-reset spin-torque MRAM
JP5271460B1 (ja) * 2011-11-29 2013-08-21 パナソニック株式会社 抵抗変化型不揮発性記憶装置及びその書き込み方法
JP6270934B2 (ja) 2015-12-14 2018-01-31 株式会社東芝 磁気メモリ

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013077339A (ja) * 2011-09-29 2013-04-25 Toshiba Corp 半導体記憶装置
JP2013200930A (ja) * 2012-03-26 2013-10-03 Toshiba Corp 半導体記憶装置
JP2018093065A (ja) * 2016-12-02 2018-06-14 株式会社東芝 磁気メモリ

Also Published As

Publication number Publication date
WO2019244998A1 (ja) 2019-12-26
US20210125654A1 (en) 2021-04-29
US11468932B2 (en) 2022-10-11
JP7291410B2 (ja) 2023-06-15

Similar Documents

Publication Publication Date Title
JP5025702B2 (ja) 半導体記憶装置
KR101312366B1 (ko) 자기 메모리 장치를 위한 라이트 드라이버 회로 및 자기 메모리 장치
JP4780878B2 (ja) 薄膜磁性体記憶装置
US8902644B2 (en) Semiconductor storage device and its manufacturing method
JP5100514B2 (ja) 半導体メモリ
JP5345091B2 (ja) 情報保存装置及びその動作方法
JP4940260B2 (ja) 抵抗変化型メモリ装置
JP5518777B2 (ja) 半導体記憶装置
JP2011222829A (ja) 抵抗変化メモリ
EP2589048B1 (en) Shared bit line smt mram array with shunting transistors between the bit lines
US20130322163A1 (en) Semiconductor memory device
KR102038837B1 (ko) 자기 메모리 장치 및 그 동작 방법
JP2012256690A (ja) 半導体記憶装置
JP7291410B2 (ja) 磁気メモリ装置
JP4388008B2 (ja) 半導体記憶装置
JP4410095B2 (ja) 半導体メモリ
JP4422584B2 (ja) 半導体記憶装置
JP4256114B2 (ja) 磁気ランダムアクセスメモリ
US10783946B2 (en) Semiconductor memory device including memory cell arrays
KR20050085158A (ko) 자기 저항 메모리 셀 어레이, 그의 기록 방법과 제조 방법및 비휘발성 메모리
JP2009164319A (ja) 不揮発性半導体記憶装置
JP5137390B2 (ja) 不揮発性記憶装置

Legal Events

Date Code Title Description
A529 Written submission of copy of amendment under article 34 pct

Free format text: JAPANESE INTERMEDIATE CODE: A5211

Effective date: 20201110

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20220617

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20230502

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20230529

R150 Certificate of patent or registration of utility model

Ref document number: 7291410

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150