JP2013077339A - 半導体記憶装置 - Google Patents

Abstract

【課題】メモリの微細化を可能としつつ、ビット線におけるオフリーク電流を抑制し、センスアンプがデータを正確に検出できるメモリを提供する。
【解決手段】本実施形態によるメモリは、第１および第２のビット線からなる複数のビット線対を備える。複数のメモリセルはビット線対の第１のビット線と第２のビット線との間に接続されている。センスアンプは、複数の第１のビット線に共有されている。複数の第１のカラムスイッチが、複数の第１のビット線とセンスアンプとの間にそれぞれ接続されている。第１のリセット線は、複数の第１のビット線に共有され、複数の第１のビット線にリセット電圧を伝達する。複数の第１のリセットスイッチは、複数の第１のビット線と第１のリセット線との間にそれぞれ接続されている。データ読出し時に、第１のリセット線とリセット電圧源との間の抵抗を、非導通状態の第１のカラムスイッチの抵抗よりも高い高抵抗状態にする。
【選択図】図３

Description

本発明による実施形態は、半導体記憶装置に関する。

半導体記憶装置として、磁気ランダムアクセスメモリ(ＭＲＡＭ（Magnetic Random Access Memory）)が知られている。

特開２００９−２５２２８６号公報

本実施形態は、センスアンプがデータを正確に検出できる半導体記憶装置を提供する。

本実施形態による半導体記憶装置は、複数の第１のビット線と複数の第１ビット線に隣接する複数の第２のビット線とを備える。複数のメモリセルが、第１のビット線と第２のビット線との間に接続されている。センスアンプは、複数の第１のビット線に共有され、メモリセルに保持されたデータを検出する。第１のカラムスイッチは、複数の第１のビット線とセンスアンプとの間に電流経路が接続されている。第１のリセット線は、第１のビット線に共有され、複数の第１のビット線にリセット電圧を伝達する。データ読出し時に、第１のビット線とリセット電圧源との間の抵抗を、非導通状態の第１のカラムスイッチの抵抗よりも高い高抵抗状態にする。

第１の実施形態に従った磁気ランダムアクセスメモリ（以下、ＭＲＡＭ）のメモリチップを示すブロック図。 単一のメモリセルＭＣの構成を示す説明図。 第１の実施形態に従ったＭＲＡＭのメモリセルアレイＭＣＡおよびその周辺部の構成を示す図。 第１の実施形態によるＭＲＡＭのデータ読出し動作を示すタイミング図。 第２の実施形態に従ったＭＲＡＭのメモリセルアレイＭＣＡおよびその周辺部の構成を示す図。 第３の実施形態に従ったＭＲＡＭのメモリセルアレイＭＣＡおよびその周辺部の構成を示す図。 第４の実施形態に従ったＭＲＡＭのメモリセルアレイおよびその周辺部の構成を示す図。 第４の実施形態によるＭＲＡＭのデータ読出し動作を示すタイミング図。 第４の実施形態によるＭＲＡＭのデータ書込み動作を示すタイミング図。 第４の実施形態の変形例に従ったＭＲＡＭのメモリセルアレイおよびその周辺部の構成を示す図。

以下、図面を参照して本発明に係る実施形態を説明する。本実施形態は、本発明を限定するものではない。

（第１の実施形態）
図１は、第１の実施形態に従った磁気ランダムアクセスメモリ（以下、ＭＲＡＭ）のメモリチップを示すブロック図である。尚、本実施形態は、ＭＲＡＭ以外の抵抗変化型素子を用いたメモリ（例えば、ＰＣＲＡＭ、ＲＲＡＭ等）にも適用可能である。

本実施形態によるＭＲＡＭは、メモリセルアレイＭＣＡと、センスアンプＳＡと、メインデータコントローラＭＤＣと、ＤＱバッファＤＱＢと、カラムコントローラＣＣと、ロウコントローラＲＣと、クロックバッファＣＬＫＢと、コマンドコントローラＣＭＤＣと、アドレスコントローラＡＤＤＣと、アレイコントローラＡＣとを備えている。

メモリセルアレイＭＣＡは、例えばマトリクス状に二次元配置された複数のメモリセルＭＣを備えている。各メモリセルＭＣはビット線対（例えばＢＬ１０とＢＬ２０）とワード線ＷＬとの交点に対応して配置されている。すなわち、メモリセルＭＣの一端は、ビット線対の一方ＢＬ１０に接続され、他端はビット線対の他方ＢＬ２０に接続される。ビット線対ＢＬ１０、ＢＬ２０は、カラム方向に延伸している。ワード線ＷＬは、カラム方向に対して直交するロウ方向に延伸している。

センスアンプＳＡは、例えばビット線ＢＬ１０を介してメモリセルＭＣに接続されており、メモリセルＭＣのデータを検出する機能を有する。ビット線ＢＬ２０は、基準電圧（グランド）に接続されている。ライトドライバＷＤは、例えばビット線ＢＬ１０を介してメモリセルＭＣに接続されており、メモリセルＭＣにデータを書き込む機能を有する。

メインデータコントローラＭＤＣは、ＤＱバッファＤＱＢから受け取ったデータを、カラムコントローラＣＣの制御を受けて、所望のカラムに書き込むようにライトドライバＷＤへ転送し、あるいは、カラムコントローラＣＣの制御を受けて、所望のカラムから読み出したデータをＤＱバッファＤＱＢへ転送する。

ＤＱバッファＤＱＢは、ＤＱパッドＤＱを介して読出しデータを一時的に保持し、その読出しデータをメモリチップ１の外部へ出力する。あるいは、ＤＱバッファＤＱＢは、ＤＱパッドＤＱを介して書込みデータをメモリチップ１の外部から受け取り、一時的に保持する。

カラムコントローラＣＣは、カラムアドレスに従って所望のカラムのビット線ＢＬを選択的に駆動するようにセンスアンプＳＡまたはライトドライバＷＤを動作させる。

ロウコントローラＲＣは、ロウアドレスに従って所望のワード線ＷＬを選択的に駆動させるようにワード線ドライバＷＬＤを動作させる。

クロックバッファＣＬＫＢは、メモリチップ１全体の動作のタイミングを決定するクロック信号を入力する。

コマンドコントローラＣＭＤＣは、読出し動作、書込み動作等の各種動作を示すコマンドを受け取り、それらのコマンドに従ってカラムコントローラＣＣおよびロウコントローラＲＣを制御する。

アドレスコントローラＡＤＤＣは、ロウアドレスおよびカラムアドレス等を受け取り、これらのアドレスをデコードし、カラムコントローラＣＣおよびロウコントローラＲＣにこれらのアドレスを送る。

アレイコントローラＡＣは、メモリセルアレイＭＣＡの全体的な制御を行う。

図２は、単一のメモリセルＭＣの構成を示す説明図である。各メモリセルＭＣは、それぞれ磁気トンネル接合素子（ＭＴＪ（Magnetic Tunnel Junction）素子）と、セルトランジスタＣＴとを含む。ＭＴＪ素子およびセルトランジスタＣＴは、ビット線ＢＬ１とビット線ＢＬ２との間に直列に接続されている。メモリセルＭＣにおいて、セルトランジスタＣＴがビット線ＢＬ２側に配置され、ＭＴＪ素子がビット線ＢＬ１側に配置されている。セルトランジスタＣＴのゲートは、ワード線ＷＬに接続されている。

ＴＭＲ（tunneling magnetoresistive）効果を利用したＭＴＪ素子は、２枚の強磁性層とこれらに挟まれた非磁性層（絶縁薄膜）とからなる積層構造を有し、スピン偏極トンネル効果による磁気抵抗の変化によりデジタルデータを記憶する。ＭＴＪ素子は、２枚の強磁性層の磁化配列によって、低抵抗状態と高抵抗状態とを取り得る。例えば、低抵抗状態をデータ“０”と定義し、高抵抗状態をデータ“１”と定義すれば、ＭＴＪ素子に１ビットデータを記録することができる。もちろん、低抵抗状態をデータ“１”と定義し、高抵抗状態をデータ“０”と定義してもよい。例えば、ＭＴＪ素子は、図２に示すように、固定層Ｐ、トンネルバリア層Ｂ、記録層Ｆｒを順次積層して構成される。固定層Ｐおよび記録層Ｆｒは、強磁性体で構成されており、トンネルバリア層Ｂは、絶縁膜からなる。固定層Ｐは、磁化の向きが固定されている層であり、記録層Ｆｒは、磁化の向きが可変であり、その磁化の向きによってデータを記憶する。

書込み時に矢印Ａ１の向きに反転閾値電流以上の電流を流すと、固定層Ｐの磁化の向きに対して記録層Ｆｒのそれがアンチパラレル状態となり、高抵抗状態（データ“１”）となる。書込み時に矢印Ａ２の向きに反転閾値電流以上の電流を流すと、固定層Ｐと記録層Ｆｒとのそれぞれの磁化の向きがパラレル状態となり、低抵抗状態（データ“０”）となる。このように、ＴＭＪ素子は、電流の方向によって異なるデータを書き込むことができる。

ＭＲＡＭのデータ読出し動作では、センスアンプＳＡは、メモリセルＭＣに電流（セル電流）を供給することによってメモリセルＭＣの抵抗値の違いを検知する。このとき、セル電流は、書込み時の反転閾値電流未満の電流であり、従って、読出し電流は、必然的に非常に小さい値となる。

例えば、センスアンプＳＡには、定電流型センスアンプおよび定電圧クランプ型センスアンプ等がある。定電流型センスアンプを用いた場合、データ“０”とデータ“１”との電圧差（信号差）は数１０ｍＶである。定電圧クランプ型センスアンプを用いた場合、データ“０”とデータ“１”との電流比（信号比）は数μＡである。

図３は、第１の実施形態に従ったＭＲＡＭのメモリセルアレイＭＣＡおよびその周辺部の構成を示す図である。複数のメモリセルＭＣがマトリクス状に二次元配置されており、メモリセルアレイＭＣＡを構成している。

複数のビット線ＢＬ１０〜ＢＬ２５がカラム方向に延伸しており、複数のワード線ＷＬ０〜ＷＬ３がロウ方向に延伸している。ビット線ＢＬ１０、ＢＬ２０、ビット線ＢＬ１１、ＢＬ２１、ビット線ＢＬ１２、ＢＬ２２、ビット線ＢＬ１３、ＢＬ２３、ビット線ＢＬ１４、ＢＬ２４、および、ビット線ＢＬ１５、ＢＬ２５は、それぞれビット線対を成している。メモリセルＭＣは、第１のビット線としてのビット線ＢＬ１０〜ＢＬ１５と第２のビット線としてのビット線ＢＬ２０〜ＢＬ２５との間にそれぞれ接続されている。ワード線ＷＬ０〜ＷＬ３は、メモリセルＭＣのセルトランジスタＣＴのゲートに接続されている。

（センスアンプ側の周辺部の構成）
第１のビット線ＢＬ１０〜ＢＬ１５は、第１のカラムスイッチＣＳＷ１０〜ＣＳＷ１５を介してデータ線ＤＬｓａに接続されている。データ線ＤＬｓａは、１つのセンスアンプＳＡに接続されている。即ち、第１のビット線ＢＬ１０〜ＢＬ１５は、１つのセンスアンプＳＡを共有している。

センスアンプＳＡは、データ読出し時に、第１のビット線ＢＬ１０〜ＢＬ１５の中から選択されたビット線を介してメモリセルＭＣに格納されたデータを検出する。ライトドライバＷＤもセンスアンプＳＡと同様に第１のビット線ＢＬ１０〜ＢＬ１５に接続されている。また、ライトドライバＷＤは、データ線ＤＬｓｉｎｋにも接続されている。データ線ＤＬｓａ側のライトドライバＷＤとデータ線ＤＬｓｉｎｋ側のライトドライバＷＤとの間に電圧を印加することによって、第１および第２のビット線対ＢＬ１０〜ＢＬ１５、ＢＬ２０〜ＢＬ２５の中から選択されたビット線対を介してメモリセルＭＣにデータを書き込む。

第１のカラムスイッチＣＳＷ１０〜ＣＳＷ１５は、データ線ＤＬｓａと第１のビット線ＢＬ１０〜ＢＬ１５との間にそれぞれ接続されている。第１のカラムスイッチＣＳＷ１０〜ＣＳＷ１５のゲートは、それぞれカラム選択線ＣＳＬ０〜ＣＳＬ５に接続されており、カラム選択信号を受ける。これにより、第１のカラムスイッチＣＳＷ１０〜ＣＳＷ１５は、カラム選択信号に従って選択された第１のビット線をデータ線ＤＬｓａに接続する。カラム選択信号は、図１に示すカラムコントローラＣＣがカラムを選択するためにカラムアドレスに従って出力する信号である。

第１のリセット線ＲＳＴＬ１は、第１のビット線ＢＬ１０〜ＢＬ１５に共有されており、リセット電圧Ｖｒｓｔを第１のビット線ＢＬ１０〜ＢＬ１５に伝達するために設けられている。リセット電圧Ｖｒｓｔは、データ読出しまたはデータ書込み時において非選択ビット線の電圧を固定するために用いられる。また、リセット電圧Ｖｒｓｔは、ビット線ＢＬ１０〜ＢＬ２５の電圧をリセットするために用いられる。

第１のリセットスイッチＲＳＷ１０〜ＲＳＷ１５は、第１のリセット線ＲＳＴＬ１と第１のビット線ＢＬ１０〜ＢＬ１５との間にそれぞれ接続されている。第１のリセットスイッチＲＳＷ１０〜ＲＳＷ１５のゲートは、インバータを介してカラム選択線ＣＳＬ０〜ＣＳＬ５に接続されており、カラム選択信号の反転信号を受ける。これにより、第１のリセットスイッチＲＳＷ１０〜ＲＳＷ１５は、カラム選択信号の反転信号に従って非選択カラムの第１のビット線をリセット線ＲＳＴＬ１に接続する。

さらに、第１のリセットパススイッチＲＰＳＷ１が第１のリセット線ＲＳＴＬ１とリセット電圧Ｖｒｓｔを供給するリセット電圧源ＲＳＴとの間に接続されている。第１のリセットパススイッチＲＰＳＷ１のゲートは、データ読出し時にアサートされるリード信号Ｓｒｅａｄの反転信号を受ける。これにより、第１のリセットパススイッチＲＰＳＷ１は、データ読出し時にオフ状態（非導通状態）となり、第１のリセット線ＲＳＴＬ１とリセット電圧源ＲＳＴとの間を切断する。ここで、第１のリセットパススイッチＲＰＳＷ１は、第１のリセット線ＲＳＴＬ１とリセット電圧源ＲＳＴとの間の抵抗を、非導通状態の第１のカラムスイッチＣＳＷ１０〜ＣＳＷ１５の各抵抗あるいは合成抵抗よりも高い高抵抗状態にする。

（シンク側の周辺部の構成）
第２のビット線ＢＬ２０〜ＢＬ２５は、第２のカラムスイッチＣＳＷ２０〜ＣＳＷ２５を介してデータ線ＤＬｓｉｎｋに接続されている。データ線ＤＬｓｉｎｋは、基準電圧源ＳＮＫに接続されている。即ち、第２のビット線ＢＬ２０〜ＢＬ２５は、基準電圧源ＳＮＫに共通に電気的に接続されている。基準電圧源ＳＮＫは、例えば、グランドでよい。尚、リセット電圧Ｖｒｓｔおよび基準電圧Ｖｓｓは、等しくてもよく、あるいは、相違させてもよい。

第２のカラムスイッチＣＳＷ２０〜ＣＳＷ２５は、データ線ＤＬｓｉｎｋと第２のビット線ＢＬ２０〜ＢＬ２５との間にそれぞれ接続されている。第２のカラムスイッチＣＳＷ２０〜ＣＳＷ２５のゲートは、それぞれカラム選択線ＣＳＬ０〜ＣＳＬ５に接続されており、カラム選択信号を受ける。これにより、第２のカラムスイッチＣＳＷ２０〜ＣＳＷ２５は、カラム選択信号に従って選択された第２のビット線をデータ線ＤＬｓｉｎｋに接続する。

カラム選択線ＣＳＬ０〜ＣＳＬ５は、それぞれビット線対（ＢＬ１０、ＢＬ２０）、（ＢＬ１１、ＢＬ２１）、（ＢＬ１２、ＢＬ２２）、（ＢＬ１３、ＢＬ２３）、（ＢＬ１４、ＢＬ２４）、（ＢＬ１５、ＢＬ２５）に対応している。従って、カラム選択線ＣＳＬ０〜ＣＳＬ５は、ビット線対を選択することができる。例えば、カラム選択線ＣＳＬ３が活性化された場合、ビット線対（ＢＬ１３、ＢＬ２３）が選択される。そして、選択ビット線対（ＢＬ１３、ＢＬ２３）に接続されたいずれかのメモリセルＭＣのデータを読み出し、あるいは、選択ビット線対（ＢＬ１３、ＢＬ２３）に接続されたいずれかのメモリセルＭＣにデータを書き込むことができる。

第２のリセット線ＲＳＴＬ２は、第２のビット線ＢＬ２０〜ＢＬ２５に共有されており、リセット電圧Ｖｒｓｔを第２のビット線ＢＬ２０〜ＢＬ２５に伝達するために設けられている。

第２のリセットスイッチＲＳＷ２０〜ＲＳＷ２５は、第２のリセット線ＲＳＴＬ２と第２のビット線ＢＬ２０〜ＢＬ２５との間にそれぞれ接続されている。第２のリセットスイッチＲＳＷ２０〜ＲＳＷ２５のゲートは、インバータを介してカラム選択線ＣＳＬ０〜ＣＳＬ５に接続されており、カラム選択信号の反転信号を受ける。これにより、第２のリセットスイッチＲＳＷ２０〜ＲＳＷ２５は、カラム選択信号の反転信号に従って非選択カラムの第２のビット線を第２のリセット線ＲＳＴＬ２に接続する。

さらに、第２のリセットパススイッチＲＰＳＷ２が第２のリセット線ＲＳＴＬ２とリセット電圧源ＲＳＴとの間に接続されている。第２のリセットパススイッチＲＰＳＷ２のゲートは、リード信号Ｓｒｅａｄの反転信号を受ける。これにより、第２のリセットパススイッチＲＰＳＷ２は、データ読出し時にオフ状態（非導通状態）となり、第２のリセット線ＲＳＴＬ２とリセット電圧源ＲＳＴとの間を切断する。ここで、第２のリセットパススイッチＲＰＳＷ２は、第２のリセット線ＲＳＴＬ２とリセット電圧源ＲＳＴとの間の抵抗を、非導通状態の第２のカラムスイッチＣＳＷ２０〜ＣＳＷ２５の各抵抗あるいは合成抵抗よりも高い高抵抗状態にする。

第１および第２のリセットパススイッチＲＰＳＷ１、ＲＰＳＷ２のゲートに入力される制御信号Ｓｒｅａｄは、データ読出し動作時に活性化される信号である限り任意の信号を用いてよい。例えば、信号Ｓｒｅａｄは、リードイネーブル信号でもよい。また、信号Ｓｒｅａｄは、データ読出し時にセンスアンプＳＡを活性化させるセンスアンプ活性化信号でもよい。また、データ読出し動作時に論理ロウになる信号を制御信号として用いることもできる。この場合には、その制御信号は、非反転状態で第１および第２のリセットパススイッチＲＰＳＷ１、ＲＰＳＷ２のゲートに印加される。

本実施形態では、第１および第２のカラムスイッチＣＳＷ１０〜ＣＳＷ１５，ＣＳＷ２０〜ＣＳＷ２５、第１および第２のリセットスイッチＲＳＷ１０〜ＲＳＷ１５，ＲＳＷ２０〜ＲＳＷ２５、並びに、第１および第２のリセットパススイッチＲＰＳＷ１、ＲＰＳＷ２は、ＭＩＳＦＥＴ（Metal-Insulator-Semiconductor Field Effect Transistor）で構成してよい。

第１および第２のリセットパススイッチＲＰＳＷ１、ＲＰＳＷ２は、リード信号Ｓｒｅａｄによってオン／オフし、リセット線ＲＡＴＬ１、ＲＳＴＬ２とリセット電圧源ＲＳＴとの間を接続／切断することができる。

尚、メモリセルＭＣ、ビット線ＢＬ、ワード線ＷＬの数は、図１に示すものに限定されず、増減させても差し支えない。

次に、上述の構成を有するＭＲＡＭのデータ読出し動作を説明する。

図４は、第１の実施形態によるＭＲＡＭのデータ読出し動作を示すタイミング図である。例えば、ＭＲＡＭがビット線対（ＢＬ１３、ＢＬ２３）およびワード線ＷＬ３によって選択されるメモリセルＭＣ３３にデータを書き込むものとする。この場合、ｔ０において、選択ワード線ＷＬ３が論理ハイに活性化され、他の非選択ワード線ＷＬ０〜ＷＬ２は論理ロウのままである。また、選択カラムのカラム選択線ＣＳＬ３が論理ハイに活性化され、第１および第２のカラムスイッチＣＳＷ１３、ＣＳＷ２３がオン状態になり、かつ、第１および第２のリセットスイッチＲＳＷ１３、ＲＳＷ２３がオフ状態となる。これにより、選択メモリセルＭＣ３３の一端は、第１のビット線ＢＬ１３およびデータ線ＤＬｓａを介してセンスアンプＳＡに接続され、選択メモリセルＭＣ３３の他端は、第２のビット線ＢＬ２３およびデータ線ＤＬｓｉｎｋを介して基準電圧源ＳＮＫに接続される。尚、トランジスタＴｓｉｎｋは、データ読出し動作においてオン状態となっている。トランジスタＴｓｉｎｋがライトドライバＷＤと別個に設けられている場合、トランジスタＴｓｉｎｋは、データ書込み動作においてオフ状態となっている。トランジスタＴｓｉｎｋがライトドライバＷＤに組み込まれている場合、データ書込み動作において、トランジスタＴｓｉｎｋは、書込みデータの論理に基づいてオンまたはオフ状態となる。例えば、データ“１”を書き込むために第２のビット線ＢＬ２３を低レベル電圧にする場合には、トランジスタＴｓｉｎｋは、オン状態になる。データ“０”を書き込むためにライトドライバＷＤが第２のビット線ＢＬ２３を高レベル電圧にする場合には、トランジスタＴｓｉｎｋはオフ状態になる。

一方、非選択カラムのカラム選択線ＣＳＬ０〜ＣＳＬ２、ＣＳＬ４およびＣＳＬ５は論理ロウのままであり、第１および第２のカラムスイッチＣＳＷ１０〜ＣＳＷ１２、ＣＳＷ１４、ＣＳＷ１５、ＣＳＷ２０〜ＣＳＷ２２、ＣＳＷ２４、ＣＳＷ２５がオフ状態になり、第１および第２のリセットスイッチＲＳＷ１０〜ＲＳＷ１２、ＲＳＷ１４、ＲＳＷ１５、ＲＳＷ２０〜ＲＳＷ２２、ＲＳＷ２４、ＲＳＷ２５がオン状態となる。これにより、非選択ビット線対（ＢＬ１０、ＢＬ２０）、（ＢＬ１１、ＢＬ２１）、（ＢＬ１２、ＢＬ２２）、（ＢＬ１４、ＢＬ２４）、（ＢＬ１５、ＢＬ２５）は、データ線ＤＬｓａおよびＤＬｓｉｎｋから切断され、かつ、第１および第２のリセット線ＲＳＴＬ１、ＲＳＴＬ２に接続される。

このとき、非選択カラムのカラムスイッチＣＳＷ１０〜ＣＳＷ１２、ＣＳＷ１４、ＣＳＷ１５の中で、オフリーク電流の大きな不良スイッチがある場合、リーク電流は、データ線ＤＬｓａからその不良スイッチを介して第１のリセット線ＲＳＴＬ１へ流れようとする。

しかし、データ読出し時には、上述のとおり、リード信号Ｓｒｅａｄが論理ハイに活性化される。これにより、第１のリセットパススイッチＲＰＳＷ１はオフ状態になり、第１のリセット線ＲＳＴＬ１は、リセット電圧源ＲＳＴから切断される。従って、リーク電流は、非選択カラムのカラムスイッチＣＳＷ１０〜ＣＳＷ１２、ＣＳＷ１４、ＣＳＷ１５を介してリセット電圧源ＲＳＴへは流れない。

また、非選択カラムのカラムスイッチＣＳＷ２０〜ＣＳＷ２２、ＣＳＷ２４、ＣＳＷ２５の中で、オフリーク電流の大きな不良スイッチがある場合、リーク電流は、データ線ＤＬｓｉｎｋからその不良スイッチを介して第２のリセット線ＲＳＴＬ２へ流れようとする。

しかし、データ読出し時には、第２のリセットパススイッチＲＰＳＷ２はオフ状態になり、第２のリセット線ＲＳＴＬ２は、リセット電圧源ＲＳＴから切断される。従って、リーク電流は、非選択カラムのカラムスイッチＣＳＷ２０〜ＣＳＷ２２、ＣＳＷ２４、ＣＳＷ２５を介してリセット電圧源ＲＳＴへは流れない。

例えば、定電圧クランプ型センスアンプを用いた場合、上述のとおりデータ“０”とデータ“１”との電流比（信号比）は数μＡである。この場合、オフリーク電流の許容値は、数１０ｎＡ以下である。

［第１実施形態の効果]
磁気ランダムアクセスメモリ(ＭＲＡＭ（Magnetic Random Access Memory）)等の半導体記憶装置は、メモリセルアレイの高集積化およびセンスアンプの占有面積の削減のために、複数のビット線に対して１つのセンスアンプが接続されている場合がある。このような場合、複数のビット線のうち選択されたビット線をセンスアンプに接続するために、センスアンプとビット線との間にカラムスイッチが設けられている。また、ビット線の電圧をリセットするために、各ビット線にはリセットスイッチが設けられている。

このように複数のビット線が１つのセンスアンプを共有している場合、データ読出しまたはデータ書込み動作において、センスアンプは、カラムアドレスによって選択された１つのビット線に接続される必要がある。このとき、選択カラムのカラムスイッチは選択ビット線をセンスアンプに接続するためにオン状態となっており、非選択カラムのカラムスイッチはオフ状態となっている。また、選択カラムのリセットスイッチはオフ状態となっており、非選択カラムのリセットスイッチは、非選択ビット線をリセット電圧に固定するためにオン状態となっている。

例えば、データ読出し中に、非選択カラムのカラムスイッチの中でオフリーク電流の大きなカラムスイッチが存在していた場合、そのオフリーク電流は、カラムスイッチおよびリセットスイッチを介して流れる。このようなオフリーク電流は、センスアンプにおけるデータの検出に悪影響を与える場合がある。

また、ＭＲＡＭはデータ書込み時に電流を必要とするため、カラムスイッチのゲート長は世代毎に微細化されている。従って、カラムスイッチのオフリーク電流のばらつきが次第に増大している。さらに、メモリセルの微細化に伴い、データ読出し時にセンスアンプが検出すべき電流または電圧も小さくなっている。このため、オフリーク電流が読出し信号に与える影響も大きくなっており、読出し信号のマージンを大きく劣化させる場合がある。オフリーク電流の大きなカラムスイッチのあるカラムを、他の冗長カラムに置換することが考えられる。しかし、オフリーク電流の大きなカラムスイッチは、依然として共通のセンスアンプに接続されているため、冗長カラムへの置換は、オフリーク電流の抑制にはならない。

本実施形態によるＭＲＡＭにおいて、データ読出し時に、リセットパススイッチＲＰＳＷ１、ＲＰＳＷ２がリセット線ＲＳＴＬ１、ＲＳＴＬ２をリセット電圧源ＲＳＴから切断する。即ち、リセットパスを絶つ。これにより、リーク電流が非選択カラムのカラムスイッチを介してリセット電圧源ＳＲＴへ流れることを抑制することができる。その結果、読出しデータを劣化させることなく（即ち、読出しマージンを大きく維持しつつ）、センスアンプＳＡは、データを正確に検出することができる。

また、データ読出し時に、リーク電流の経路自体を絶つので、カラムスイッチＣＳＷ１０〜ＣＳＷ２５のゲート幅を大きくしても差し支えない。カラムスイッチＣＳＷ１０〜ＣＳＷ２５のゲート幅を大きくすることによって、カラムスイッチＣＳＷ１０〜ＣＳＷ２５の電流駆動能力が増大するので、メモリセルＭＣへのデータの書込みが容易となる。つまり、データの書込みが短時間になる、あるいは、反転閾値電流以上の電流を容易に得られる。

さらに、データ読出し時に、リーク電流の経路自体を絶つので、微細化によってカラムスイッチＣＳＷ１０〜ＣＳＷ２５のゲート長が小さくなっても差し支えない。

従って、本実施形態によるＭＲＡＭは、メモリの微細化を可能とし、データ書込み時の電流を充分大きくすることができ、かつ、ビット線におけるオフリーク電流を充分に低減させることができる。

図３では、第１のビット線ＢＬ１０〜ＢＬ１５の側と第２のビット線ＢＬ２０〜ＢＬ２５の側との両方にリセットパススイッチＲＰＳＷ１、ＲＰＳＷ２が設けられている。しかし、第１のビット線ＢＬ１０〜ＢＬ１５の側にのみにリセットパススイッチＲＰＳＷ１またはＲＰＳＷ２が設けられていても、本実施形態の効果を得ることができる。

（第２の実施形態）
図５は、第２の実施形態に従ったＭＲＡＭのメモリセルアレイＭＣＡおよびその周辺部の構成を示す図である。第２の実施形態は、第１のリセット線ＲＳＴＬ１とリセット電圧源ＲＳＴとの間において、第１のリセットパススイッチＲＰＳＷ１に対して並列に接続された第３のリセットパススイッチＲＰＳＷ３をさらに備えている。第３のリセットパススイッチＲＰＳＷ３のゲートは、信号Ｓｒｅａｄの非反転信号を受ける。従って、第３のリセットパススイッチＲＰＳＷ３のオン／オフ状態は、第１のリセットパススイッチＲＰＳＷ１のそれと逆になる。

第３のリセットパススイッチＲＰＳＷ３は、そのオン状態において、非導通状態の第１のカラムスイッチＣＳＷ１０〜ＣＳＷ１５の各抵抗あるいは合成抵抗よりも高い抵抗を有する高抵抗トランジスタを用いて構成されている。例えば、第３のリセットパススイッチＲＰＳＷ３は、第１のカラムスイッチＣＳＷ１０〜ＣＳＷ１５よりもゲート長において長く、ゲート幅において狭く、および／または、第１のカラムスイッチＣＳＷ１０〜ＣＳＷ１５よりも閾値電圧において高い。

また、第２の実施形態は、第２のリセット線ＲＳＴＬ２とリセット電圧源ＲＳＴとの間において、第２のリセットパススイッチＲＰＳＷ２に対して並列に接続された第４のリセットパススイッチＲＰＳＷ４をさらに備えている。第４のリセットパススイッチＲＰＳＷ４のゲートは、信号Ｓｒｅａｄの非反転信号を受ける。従って、第４のリセットパススイッチＲＰＳＷ４のオン／オフ状態は、第２のリセットパススイッチＲＰＳＷ２のそれと逆になる。

第４のリセットパススイッチＲＰＳＷ４は、そのオン状態において、非導通状態の第２のカラムスイッチＣＳＷ２０〜ＣＳＷ２５の各抵抗あるいは合成抵抗よりも高い抵抗を有する高抵抗トランジスタを用いて構成されている。例えば、第４のリセットパススイッチＲＰＳＷ４は、第２のカラムスイッチＣＳＷ２０〜ＣＳＷ２５よりもゲート長において長く、ゲート幅において狭く、および／または、第２のカラムスイッチＣＳＷ２０〜ＣＳＷ２５よりも閾値電圧において高い。

信号Ｓｒｅａｄ、ワード線ＷＬおよびカラム選択線ＣＳＬの動作は、図４に示すタイミング図と同様でよい。

データ読出し時に、第１のリセットパススイッチＲＰＳＷ１は第１のリセット線ＲＳＴＬ１とリセット電圧源ＲＳＴとの間を切断するが、第３のリセットパススイッチＲＰＳＷ３は、オン状態となり、第１のリセット線ＲＳＴＬ１とリセット電圧源ＲＳＴとの間を高抵抗状態で接続する。第２のリセットパススイッチＲＰＳＷ２は第２のリセット線ＲＳＴＬ２とリセット電圧源ＲＳＴとの間を切断するが、第４のリセットパススイッチＲＰＳＷ４は、オン状態となり、第２のリセット線ＲＳＴＬ２とリセット電圧源ＲＳＴとの間を高抵抗状態で接続する。これにより、第１および第２のリセット線ＲＳＴＬ１、ＲＳＴＬ２が完全な浮遊状態とならず、その電位が或る程度安定する。これにより、カップリング等の隣接効果を抑制することができ、選択ビット線対およびデータ線ＤＬｓａに伝達される読出しデータにノイズが乗ることを抑制することができる。

第３のリセットパススイッチＲＰＳＷ３のオン抵抗は、非導通状態の第１のカラムスイッチＣＳＷ１０〜ＣＳＷ１５の各抵抗あるいは合成抵抗よりも高い。従って、第２の実施形態は、第１の実施形態の効果も有する。

図５では、第１のビット線ＢＬ１０〜ＢＬ１５の側と第２のビット線ＢＬ２０〜ＢＬ２５の側との両方にリセットパススイッチＲＰＳＷ１〜ＲＰＳＷ４が設けられている。しかし、第１のビット線ＢＬ１０〜ＢＬ１５の側にのみにリセットパススイッチＲＰＳＷ１、ＲＰＳＷ３またはＲＰＳＷ２、ＲＰＳＷ４が設けられていても、第２の実施形態の効果を得ることができる。

（第３の実施形態）
図６は、第３の実施形態に従ったＭＲＡＭのメモリセルアレイＭＣＡおよびその周辺部の構成を示す図である。第３の実施形態によるＭＲＡＭは、リセットパススイッチを備えておらず、第１および第２のリセットスイッチＲＳＷ１０〜ＲＳＷ１５、ＲＳＷ２０〜ＲＳＷ２５をリード信号Ｓｒｅａｄおよびライト信号Ｓｗｒｉｔｅを用いて制御している。従って、第１および第２のリセットスイッチＲＳＷ１０〜ＲＳＷ１５、ＲＳＷ２０〜ＲＳＷ２５のゲートは、カラム選択線ＣＳＬ０〜ＣＳＬ５に接続されていない。第１および第２のリセットスイッチＲＳＷ１０〜ＲＳＷ１５のゲート、および、ＲＳＷ２０〜ＲＳＷ２５のゲートは、リード信号Ｓｒｅａｄおよびライト信号Ｓｗｒｉｔｅを入力するＮＯＲゲートＧｎｏｒ１およびＧｎｏｒ２の出力にそれぞれ接続されている。

ＮＯＲゲートＧｎｏｒ１は、データ読出しおよびデータ書込み時に、第１のリセットスイッチＲＳＷ１０〜ＲＳＷ１５をオフ状態にする。このとき、第１のリセットスイッチＲＳＷ１０〜ＲＳＷ１５の抵抗は、非導通状態の第１のカラムスイッチＣＳＷ１０〜ＣＳＷ１５の抵抗よりも高い高抵抗状態になる。同様に、ＮＯＲゲートＧｎｏｒ２は、データ読出しおよびデータ書込み時に、第２のリセットスイッチＲＳＷ２０〜ＲＳＷ２５をオフ状態にする。このとき、第２のリセットスイッチＲＳＷ２０〜ＲＳＷ２５の抵抗は、非導通状態の第２のカラムスイッチＣＳＷ２０〜ＣＳＷ２５の抵抗よりも高い高抵抗状態になる。

第３の実施形態のその他の構成は、対応する第１の実施形態の構成と同様でよい。

これにより、データ読出しおよびデータ書込みにおいて、リーク電流がリセット電圧源ＲＳＴへ流れることを抑制できる。第３の実施形態は、リセットパススイッチおよびリセットスイッチのゲートに接続されるインバータを有しない。従って、第３の実施形態によるＭＲＡＭは、微細化に有利である。さらに、第３の実施形態は、第１の実施形態の効果を得ることができる。

図６では、第１のリセットスイッチＲＳＷ１０〜ＲＳＷ１５と第２のリセットスイッチＲＳＷ２０〜ＲＳＷ２５との両方とも、信号Ｓｒｅａｄ、Ｓｗｒｉｔｅで制御されている。しかし、第１のリセットスイッチＲＳＷ１０〜ＲＳＷ１５のみを、信号Ｓｒｅａｄ、Ｓｗｒｉｔｅで制御してもよい。

（第４の実施形態）
図７は、第４の実施形態に従ったＭＲＡＭのメモリセルアレイおよびその周辺部の構成を示す図である。第４の実施形態は、第３の実施形態と同様に、リセットパススイッチを備えておらず、第１および第２のリセットスイッチＲＳＷ１０〜ＲＳＷ１５、ＲＳＷ２０〜ＲＳＷ２５をリード信号Ｓｒｅａｄおよびライト信号Ｓｗｒｉｔｅを用いて制御している。従って、第１および第２のリセットスイッチＲＳＷ１０〜ＲＳＷ１５、ＲＳＷ２０〜ＲＳＷ２５のゲートは、カラム選択線ＣＳＬ０〜ＣＳＬ５に接続されていない。

さらに、第４の実施形態は、データ書込み時に、偶数番号のカラム選択線ＣＳＬ０、ＣＳＬ２、ＣＳＬ４に対応するリセットスイッチＲＳＷ０、ＲＳＷ２、ＲＳＷ４と奇数番号のカラム選択線ＣＳＬ１、ＣＳＬ３、ＣＳＬ５に対応するリセットスイッチＲＳＷ１、ＲＳＷ３、ＲＳＷ５とに分けて制御している。以下、偶数番号のカラム選択線を偶数カラム選択線と呼び、奇数番号のカラム選択線を奇数カラム選択線と呼ぶ。尚、偶数カラム選択線は、カラム選択線の偶数番号を選択するアドレス信号をカラム選択時に有効にする信号線（または論理ゲート）であり、奇数カラム選択線は、カラム選択線の奇数番号を選択するアドレス信号をカラム選択時に有効にする信号線（または論理ゲート）である。

第４の実施形態は、リード信号Ｓｒｅａｄ、ライト信号Ｓｗｒｉｔｅおよび偶数カラム選択信号ＣＳＬ＿ｅｖｅｎを入力する論理ゲートＧ１０、Ｇ２０と、リード信号Ｓｒｅａｄ、ライト信号Ｓｗｒｉｔｅおよび奇数カラム選択信号ＣＳＬ＿ｏｄｄを入力する論理ゲートＧ１１、Ｇ２１とをさらに備えている。ライト信号Ｗｒｉｔｅは、データ書込み時に論理ハイに活性化される信号である。例えば、ライト信号Ｗｒｉｔｅは、ライトイネーブル信号でよい。偶数カラム選択信号ＣＳＬ＿ｅｖｅｎは、偶数カラムを選択するときに論理ハイに活性化される信号である。奇数カラム選択信号ＣＳＬ＿ｏｄｄは、奇数カラムを選択するときに論理ハイに活性化される信号である。

論理ゲートＧ１０の出力は、第１のリセットスイッチＲＳＷ１０、ＲＳＷ１２、ＲＳＷ１４のゲートに共通に接続されている。論理ゲートＧ１１の出力は、第１のリセットスイッチＲＳＷ１１、ＲＳＷ１３、ＲＳＷ１５のゲートに共通に接続されている。論理ゲートＧ２０の出力は、第２のリセットスイッチＲＳＷ２０、ＲＳＷ２２、ＲＳＷ２４のゲートに共通に接続されている。論理ゲートＧ２１の出力は、第２のリセットスイッチＲＳＷ２１、ＲＳＷ２３、ＲＳＷ２５のゲートに共通に接続されている。

第４の実施形態のその他の構成は、対応する第３の実施形態の構成と同様でよい。

図８は、第４の実施形態によるＭＲＡＭのデータ読出し動作を示すタイミング図である。論理ゲートＧ１０、Ｇ１１、Ｇ２０、Ｇ２１は、データ読出し時においてリード信号Ｓｒｅａｄの反転信号を出力する。例えば、ｔ０〜ｔ１において、リード信号Ｓｒｅａｄが論理ハイに活性化された場合、論理ゲートＧ１０、Ｇ１１、Ｇ２０、Ｇ２１は、論理ロウを出力する。これにより、リセットスイッチＲＳＷ１０〜ＲＳＷ２５は、オフ状態になり、リセット線ＲＳＴＬ１、ＲＳＴＬ２をビット線ＢＬ１０〜ＢＬ２５から切断する。この動作は、第３の実施形態における読出し動作と同様である。従って、第４の実施形態は、第３の実施形態と同様に、データ読出し時において、オフリーク電流を抑制することができる。

図９は、第４の実施形態によるＭＲＡＭのデータ書込み動作を示すタイミング図である。データ書込み時において、偶数カラムに含まれるビット線対に接続されたメモリセルにデータを書き込む場合（ｔ１０〜ｔ１１）、偶数カラム選択信号ＣＳＬ＿ｅｖｅｎが論理ハイになるので、論理ゲートＧ１０、Ｇ２０は、論理ロウを出力し、偶数カラムのリセットスイッチＲＳＷ１０、ＲＳＷ１２、ＲＳＷ１４、ＲＳＷ２０、ＲＳＷ２２、ＲＳＷ２４をオフ状態にする。これにより、偶数カラムのビット線対がリセット線ＲＳＴＬ１、ＲＳＴＬ２から切断され、ライトドライバＷＤは、書込み対象の偶数ビット線対に接続された選択メモリセルへデータを書き込むことができる。

一方、このとき、奇数カラム選択信号ＣＳＬ＿ｏｄｄが論理ロウになるので、論理ゲートＧ１１、Ｇ２１は、論理ハイを出力し、奇数カラムのリセットスイッチＲＳＷ１１、ＲＳＷ１３、ＲＳＷ１５、ＲＳＷ２１、ＲＳＷ２３、ＲＳＷ２５をオン状態にする。これにより、奇数カラムのビット線対はリセット線ＲＳＴＬ１、ＲＳＴＬ２に接続され、リセット電圧Ｖｒｓｔに固定される。

逆に、奇数カラムに含まれるビット線対に接続されたメモリセルにデータを書き込む場合（ｔ２０〜ｔ２１）、奇数カラム選択信号ＣＳＬ＿ｏｄｄが論理ハイになるので、論理ゲートＧ１１、Ｇ２１は、論理ロウを出力し、奇数カラムのリセットスイッチＲＳＷ１１、ＲＳＷ１３、ＲＳＷ１５、ＲＳＷ２１、ＲＳＷ２３、ＲＳＷ２５をオフ状態にする。これにより、奇数カラムのビット線対がリセット線ＲＳＴＬ１、ＲＳＴＬ２から切断され、ライトドライバＷＤは、書込み対象のビット線対に接続された選択メモリセルへデータを書き込むことができる。

一方、このとき、偶数カラム選択信号ＣＳＬ＿ｅｖｅｎが論理ロウになるので、論理ゲートＧ１０、Ｇ２０は、論理ハイを出力し、偶数カラムのリセットスイッチＲＳＷ１０、ＲＳＷ１２、ＲＳＷ１４、ＲＳＷ２０、ＲＳＷ２２、ＲＳＷ２４をオン状態にする。これにより、偶数カラムのビット線対はリセット線ＲＳＴＬ１、ＲＳＴＬ２に接続され、リセット電圧Ｖｒｓｔに固定される。

このように、書込み対象のビット線対の両隣に隣接するビット線対の電圧が固定されるため、容量カップリングによる書込みディスターブ（隣接効果）は抑制される。

従って、第４の実施形態は、データ読出し時においてオフリーク電流を抑制することができ、かつ、データ書込み時における隣接効果を抑制することができる。

（第４の実施形態の変形例）
図１０は、第４の実施形態の変形例に従ったＭＲＡＭのメモリセルアレイおよびその周辺部の構成を示す図である。

上記第４の実施形態においては、偶数番号のカラムおよび奇数番号のカラムは、それぞれ１つのビット線対を有している。しかし、本変形例では、偶数番号のカラムおよび奇数番号のカラムは、それぞれ複数のビット線対を含む。例えば、図１０に示すように、偶数番号のカラム選択線ＣＳＬ０は、２つのビット線対（ＢＬ１０、ＢＬ２０）、（ＢＬ１１、ＢＬ２１）を同時に選択する。奇数番号のカラム選択線ＣＳＬ１は、２つのビット線対（ＢＬ１２、ＢＬ２２）、（ＢＬ１３、ＢＬ２３）を同時に選択する。偶数番号のカラム選択線ＣＳＬ２は、２つのビット線対（ＢＬ１４、ＢＬ２４）、（ＢＬ１５、ＢＬ２５）を同時に選択する。同じ番号のカラム選択線によって同時に選択される複数のビット線対は、それぞれ異なるデータ線ＤＬｓａ１、ＤＬｓａ２を介して、それぞれ異なるセンスアンプＳＡ１、ＳＡ２、および、それぞれ異なるライトドライバＷＤ１、ＷＤ２に接続されている。また、同じ番号のカラム選択線によって同時に選択される複数のビット線対は、それぞれ異なるデータ線ＤＬｓｉｎｋ１、ＤＬｓｉｎｋ２を介して、それぞれ異なるライトドライバＷＤ３、ＷＤ４に接続されている。さらに、データ線ＤＬｓｉｎｋ１、ＤＬｓｉｎｋ２は、それぞれ異なるトランジスタＴｓｉｎｋ１、Ｔｓｉｎｋ２を介して基準電圧ＳＮＫに接続されている。これにより、同一カラムに属する複数のビット線対のデータを同時に読み出し、あるいは、同一カラムに属する複数のビット線対へデータを同時に書き込むことができる。

データ書込みまたはデータ読出し時に同時に選択される同一カラム内の複数のビット線対を、以下、ビット線対グループと呼ぶ。偶数番号のカラム選択線（ＣＳＬ０、ＣＳＬ２・・・）によって選択されるビット線対グループを、以下、偶数ビット線対グループと呼ぶ。奇数番号のカラム選択線（ＣＳＬ１、ＣＳＬ３・・・）によって選択されるビット線対グループを、以下、奇数ビット線対グループと呼ぶ。

偶数ビット線対グループおよび奇数ビット線対グループは、交互に配置され、センスアンプＳＡ１、ＳＡ２を共有している。例えば、偶数ビット線対グループ（ＢＬ１０、ＢＬ２０）、（ＢＬ１１、ＢＬ２１）、奇数ビット線対グループ（ＢＬ１２、ＢＬ２２）、（ＢＬ１３、ＢＬ２３）および偶数ビット線対グループ（ＢＬ１４、ＢＬ２４）、（ＢＬ１５、ＢＬ２５）は、交互に配置され、センスアンプＳＡ１、ＳＡ２を共有している。

同一のビット線対グループ内の複数のビット線対は、それぞれ異なるセンスアンプＳＡ１またはＳＡ２に接続されている。例えば、ビット線対（ＢＬ１０、ＢＬ２０）、ビット線対（ＢＬ１１、ＢＬ２１）は、それぞれ異なるセンスアンプＳＡ１、ＳＡ２に接続されている。

論理ゲートＧ１０は、偶数ビット線対グループ（ＢＬ１０、ＢＬ２０）、（ＢＬ１１、ＢＬ２１）に対応するリセットスイッチＲＳＷ１０、ＲＳＷ１１のゲート、および、偶数ビット線対グループ（ＢＬ１４、ＢＬ２４）、（ＢＬ１５、ＢＬ２５）に対応するリセットスイッチＲＳＷ１４、ＲＳＷ１５のゲートに接続されている。

論理ゲートＧ２０は、偶数ビット線対グループ（ＢＬ１０、ＢＬ２０）、（ＢＬ１１、ＢＬ２１）に対応するリセットスイッチＲＳＷ２０、ＲＳＷ２１のゲート、および、偶数ビット線対グループ（ＢＬ１４、ＢＬ２４）、（ＢＬ１５、ＢＬ２５）に対応するリセットスイッチＲＳＷ２４、ＲＳＷ２５のゲートに接続されている。

論理ゲートＧ１１は、奇数ビット線対グループ（ＢＬ１２、ＢＬ２２）、（ＢＬ１３、ＢＬ２３）に対応するリセットスイッチＲＳＷ１２、ＲＳＷ１３のゲートに接続されている。

論理ゲートＧ２１は、奇数ビット線対グループ（ＢＬ１２、ＢＬ２２）、（ＢＬ１３、ＢＬ２３）に対応するリセットスイッチＲＳＷ２２、ＲＳＷ２３のゲートに接続されている。

本変形例によるＭＲＡＭの動作を、図８および図９を参照して説明する。

（データ読出し動作）
データ読出し時において、偶数ビット線対グループおよび奇数ビット線対グループの両方に含まれる第１のビット線ＢＬ１０〜ＢＬ１５に接続された第１のリセットスイッチＲＳＷ１０〜ＲＳＷ１５は、オフ状態となり、第１のビット線ＢＬ１０〜ＢＬ１５と第１のリセット線ＲＳＴＬ１との間を切断する。

また、偶数ビット線対グループおよび奇数ビット線対グループの両方に含まれる第２のビット線ＢＬ２０〜ＢＬ２５に接続された第２のリセットスイッチＲＳＷ２０〜ＲＳＷ２５も、オフ状態となり、第２のビット線ＢＬ２０〜ＢＬ２５と第２のリセット線ＲＳＴＬ２との間を切断する。

これにより、本変形例は、上記第４の実施形態と同様に、データ読出し時においてオフリーク電流を抑制することができる。トランジスタＴｓｉｎｋ１、Ｔｓｉｎｋ２は、データ読出し動作においてオン状態となっている。

（偶数ビット線対グループへの書込み動作）
例えば、偶数ビット線対グループに含まれるビット線対（ＢＬ１０、ＢＬ１１）に接続されたいずれかのメモリセルにデータを書き込む時には、第１のビット線ＢＬ１０、ＢＬ１１に接続された第１のリセットスイッチＲＳＷ１０、ＲＳＷ１１は、オフ状態となり、第１のビット線ＢＬ１０、ＢＬ１１と第１のリセット線ＲＳＴＬ１との間を切断する。

奇数ビット線対グループに含まれる第１のビット線ＢＬ１２、ＢＬ１３に接続された第１のリセットスイッチＲＳＷ１２、ＲＳＷ１３は、オン状態となり、第１のビット線ＢＬ１２、ＢＬ１３を第１のリセット線ＲＳＴＬ１に接続する。

また、偶数ビット線対グループに含まれる第２のビット線ＢＬ２０、ＢＬ２１に接続された第２のリセットスイッチＲＳＷ２０、ＲＳＷ２１は、オフ状態となり、第２のビット線ＲＳＷ２０、ＲＳＷ２１と第２のリセット線ＲＳＴＬ２との間を切断する。

奇数ビット線対グループに含まれる第２のビット線ＢＬ２２、ＢＬ２３に接続された第２のリセットスイッチＲＳＷ２２、ＲＳＷ２３は、オン状態となり、第２のビット線ＢＬ２２、ＢＬ２３を第２のリセット線ＲＳＴＬ２に接続する。これにより、書込み対象の偶数ビット線対グループの両隣に隣接する奇数ビット線対グループの第１および第２のビット線は、リセット電圧Ｖｒｓｔに固定される。従って、容量カップリングによる書込みディスターブ（隣接効果）が抑制される。

尚、トランジスタＴｓｉｎｋ１、Ｔｓｉｎｋ２がそれぞれライトドライバＷＤ３、ＷＤ４と別個に設けられている場合、トランジスタＴｓｉｎｋ１、Ｔｓｉｎｋ２は、データ書込み動作においてオフ状態となっている。

トランジスタＴｓｉｎｋ１、Ｔｓｉｎｋ２がライトドライバＷＤ３、ＷＤ４に組み込まれている場合、データ書込み動作において、トランジスタＴｓｉｎｋ１、Ｔｓｉｎｋ２は、書込みデータの論理に基づいてオン状態またはオフ状態となる。例えば、データ“１”を書き込むために第２のビット線ＢＬ２１を低レベル電圧にする場合には、トランジスタＴｓｉｎｋ２は、オン状態になる。データ“０”を書き込むためにライトドライバＷＤ４が第２のビット線ＢＬ２１を高レベル電圧にする場合には、トランジスタＴｓｉｎｋ２はオフ状態になる。このとき、トランジスタＴｓｉｎｋ１はオフ状態を維持する。例えば、データ“１”を書き込むために第２のビット線ＢＬ２０を低レベル電圧にする場合には、トランジスタＴｓｉｎｋ１は、オン状態になる。データ“０”を書き込むためにライトドライバＷＤ３が第２のビット線ＢＬ２０を高レベル電圧にする場合には、トランジスタＴｓｉｎｋ１はオフ状態になる。このとき、トランジスタＴｓｉｎｋ２はオフ状態を維持する。

（奇数ビット線対グループへの書込み動作）
奇数ビット線対グループに含まれるビット線対（ＢＬ１２、ＢＬ１３）に接続されたメモリセルにデータを書き込む時には、第１のビット線ＢＬ１２、ＢＬ１３に接続された第１のリセットスイッチＲＳＷ１２、ＲＳＷ１３は、オフ状態となり、第１のビット線ＢＬ１２、ＢＬ１３と第１のリセット線ＲＳＴＬ１との間を切断する。

偶数ビット線対グループに含まれる第１のビット線ＢＬ１０、ＢＬ１１、ＢＬ１４、ＢＬ１５に接続された第１のリセットスイッチＲＳＷ１０、ＲＳＷ１１、ＲＳＷ１４、ＲＳＷ１５は、オン状態となり、第１のビット線ＢＬ１０、ＢＬ１１、ＢＬ１４、ＢＬ１５を第１のリセット線ＲＳＴＬ１に接続する。

また、奇数ビット線対グループに含まれる第２のビット線ＢＬ２２、ＢＬ２３に接続された第２のリセットスイッチＲＳＷ２２、ＲＳＷ２３は、オフ状態となり、第２のビット線ＲＳＷ２２、ＲＳＷ２３と第２のリセット線ＲＳＴＬ２との間を切断する。

偶数ビット線対グループに含まれる第２のビット線ＢＬ２０、ＢＬ２１、ＢＬ２４、ＢＬ２５に接続された第２のリセットスイッチＲＳＷ２０、ＲＳＷ２１、ＲＳＷ２４、ＲＳＷ２５は、オン状態となり、第２のビット線ＢＬ２０、ＢＬ２１、ＢＬ２４、ＢＬ２５を２のリセット線ＲＳＴＬ２に接続する。

これにより、書込み対象の奇数ビット線対グループの両隣に隣接する偶数ビット線対グループの第１および第２のビット線は、リセット電圧Ｖｒｓｔに固定される。従って、容量カップリングによる書込みディスターブ（隣接効果）が抑制される。即ち、本変形例は、第４の実施形態と同様の効果を得ることができる。

尚、トランジスタＴｓｉｎｋ１、Ｔｓｉｎｋ２がそれぞれライトドライバＷＤ３、ＷＤ４と別個に設けられている場合、トランジスタＴｓｉｎｋ１、Ｔｓｉｎｋ２は、データ書込み動作においてオフ状態となっている。

トランジスタＴｓｉｎｋ１、Ｔｓｉｎｋ２がライトドライバＷＤ３、ＷＤ４に組み込まれている場合、データ書込み動作において、トランジスタＴｓｉｎｋ１、Ｔｓｉｎｋ２は、書込みデータの論理に基づいてオン状態またはオフ状態となる。例えば、データ“１”を書き込むために第２のビット線ＢＬ２３を低レベル電圧にする場合には、トランジスタＴｓｉｎｋ２は、オン状態になる。データ“０”を書き込むためにライトドライバＷＤ４が第２のビット線ＢＬ２３を高レベル電圧にする場合には、トランジスタＴｓｉｎｋ２はオフ状態になる。このとき、トランジスタＴｓｉｎｋ１はオフ状態を維持する。例えば、データ“１”を書き込むために第２のビット線ＢＬ２２を低レベル電圧にする場合には、トランジスタＴｓｉｎｋ１は、オン状態になる。データ“０”を書き込むためにライトドライバＷＤ３が第２のビット線ＢＬ２２を高レベル電圧にする場合には、トランジスタＴｓｉｎｋ１はオフ状態になる。このとき、トランジスタＴｓｉｎｋ２はオフ状態を維持する。

本変形例では、各ビット線対グループは、２つのビット線対を含んでいたが、各ビット線対グループは、３つ以上のビット線対を含んでいてもよい。この場合、センスアンプＳＡおよびライトドライバＷＤの数は、１つのビット線対グループに含まれるビット線対の数と同じにすればよい。

図７および図１０では、第１のリセットスイッチＲＳＷ１０〜ＲＳＷ１５と第２のリセットスイッチＲＳＷ２０〜ＲＳＷ２５との両方とも、信号Ｓｒｅａｄ、Ｓｗｒｉｔｅで制御されている。しかし、第１のリセットスイッチＲＳＷ１０〜ＲＳＷ１５のみを、信号Ｓｒｅａｄ、Ｓｗｒｉｔｅで制御してもよい。

上記実施形態において、リセット線とリセット電圧源との「切断」は、リセット線とリセット電圧源との間の抵抗を、カラムスイッチのオフ抵抗よりも高抵抗にすることを含む。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。

ＭＣ・・・メモリセル、ＭＣＡ・・・メモリセルアレイ、ＳＡ・・・センスアンプ、ＷＤ・・・ライトドライバ、ＢＬ１０〜ＢＬ２５・・・ビット線、ＷＬ０〜ＷＬ３・・・ワード線、ＣＳＬ０〜ＣＳＬ５・・・カラム選択線、ＣＳＷ１０〜ＣＳＷ２５・・・カラムスイッチ、ＲＳＷ１０〜ＲＳＷ２５・・・リセットスイッチ、ＤＬｓａ、ＤＬｓｉｎｋ・・・データ線、ＲＳＴＬ１、ＲＳＴ２・・・リセット線、ＲＰＳＷ１〜ＲＰＳＷ４・・・リセットパススイッチ、Ｇｎｏｒ１、Ｇｎｏｒ２、Ｇ１０〜Ｇ２１・・・論理ゲート

Claims (6)

1. 複数の第１のビット線と、
   前記複数の第１ビット線に隣接する複数の第２のビット線と、
   前記第１のビット線と前記第２のビット線との間に接続された複数のメモリセルと、
   前記複数の第１のビット線に共有され、前記メモリセルに保持されたデータを検出するセンスアンプと、
   前記複数の第１のビット線と前記センスアンプとの間に電流経路が接続された第１のカラムスイッチと、
   前記第１のビット線に共有され、前記複数の第１のビット線にリセット電圧を伝達する第１のリセット線とを備え、
   データ読出し時に、前記第１のビット線と前記リセット電圧源との間の抵抗を、非導通状態の前記第１のカラムスイッチの抵抗よりも高い高抵抗状態にすることを特徴とする半導体記憶装置。
2. 前記複数の第２のビット線と基準電圧源との間にそれぞれ接続された複数の第２のカラムスイッチと、
   前記複数の第２のビット線に共有され、前記複数の第２のビット線に前記リセット電圧を伝達する第２のリセット線と、
   をさらに備え、
   データ読出し時に、前記２のリセット線と前記リセット電圧源との間の抵抗を、非導通状態の前記第２のカラムスイッチの抵抗よりも高い高抵抗状態にすることを特徴とする請求項１に記載の半導体記憶装置。
3. 前記第１のリセット線と前記リセット電圧を供給するリセット電圧源との間に接続された第１のリセットパススイッチをさらに備え、
   データ読出し時に、前記第１のリセットパススイッチは、前記第１のリセット線と前記リセット電圧源との間を切断することを特徴とする請求項１または請求項２に記載の半導体記憶装置。
4. 前記第１のリセット線と前記リセット電圧源との間において前記第１のリセットパススイッチに対して並列に接続され、オン抵抗が非導通状態の前記第１のカラムスイッチの抵抗よりも高い第３のリセットパススイッチをさらに備え、
   前記第１のリセットパススイッチは、データ読出し時にオフ状態になり、
   前記第３のリセットパススイッチは、データ読出し時にオン状態になることを特徴とする請求項３に記載の半導体記憶装置。
5. 前記複数の第１のビット線と前記第１のリセット線との間にそれぞれ接続された複数の第１のリセットスイッチをさらに備え、
   データ読出し時に、前記複数の第１のリセットスイッチの抵抗は、非導通状態の前記第１のカラムスイッチの抵抗よりも高い高抵抗状態になることを特徴とする請求項１に記載の半導体記憶装置。
6. 前記複数の第１のビット線と前記第１のリセット線との間にそれぞれ接続された複数の第１のリセットスイッチと、
   前記複数の第２のビット線と前記第２のリセット線との間にそれぞれ接続された複数の第２のリセットスイッチとをさらに備え、
   前記複数のビット線対は、１対または複数対からなる偶数ビット線対グループおよび奇数ビット線対グループを含み、
   前記偶数ビット線対グループおよび前記奇数ビット線対グループは、交互に配置され、前記センスアンプを共有しており、
   同一の前記偶数ビット線対グループ内のビット線対は、それぞれ異なる前記センスアンプに接続されており、
   同一の前記奇数ビット線対グループ内の複数のビット線対は、それぞれ異なる前記センスアンプに接続されており、
   データ読出し時において、前記偶数ビット線対グループおよび前記奇数ビット線対グループに含まれる前記第１のビット線に接続された前記複数の第１のリセットスイッチは、前記第１のビット線と前記第１のリセット線との間の抵抗を、非導通状態の前記第１のカラムスイッチの抵抗よりも高い高抵抗状態にし、
   前記偶数ビット線対グループに含まれる前記ビット線対に接続された前記メモリセルにデータを書き込む時には、前記偶数ビット線対グループに含まれる前記第１のビット線に接続された前記第１のリセットスイッチは、前記偶数ビット線対グループに含まれる前記第１のビット線と前記第１のリセット線との間の抵抗を、非導通状態の前記第１のカラムスイッチの抵抗よりも高い高抵抗状態にし、前記奇数ビット線対グループに含まれる前記第１のビット線に接続された前記第１のリセットスイッチは、前記奇数ビット線対グループに含まれる前記第１のビット線を前記第１のリセット線に接続し、
   前記奇数ビット線対グループに含まれる前記ビット線対に接続された前記メモリセルにデータを書き込む時に、前記奇数ビット線対グループに含まれる前記第１のビット線に接続された前記第１のリセットスイッチは、前記奇数ビット線対グループに含まれる前記第１のビット線と前記第１のリセット線との間の抵抗を、非導通状態の前記第１のカラムスイッチの抵抗よりも高い高抵抗状態にし、前記偶数ビット線対グループに含まれる前記第１のビット線に接続された前記第１のリセットスイッチは、前記偶数ビット線対グループに含まれる前記第１のビット線を前記第１のリセット線に接続することを特徴とする請求項１に記載の半導体記憶装置。

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