JP5100514B2 - 半導体メモリ - Google Patents

Description

本発明は、半導体メモリに係り、抵抗性記憶素子を用いた半導体メモリに関する。

近年、新たな原理により情報を記憶するメモリが数多く提案されている。そのうちの１つとして、スピン注入型磁気抵抗ランダムアクセスメモリが提案されている（例えば、非特許文献１及び２参照）。

磁気ランダムアクセスメモリ(ＭＲＡＭ：Magnetoresistive Random Access Memory)は、磁気トンネル接合（Magnetic Tunnel Junction：ＭＴＪ）素子を記憶素子に用いている。ＭＴＪ素子は、２つの磁性層（強磁性層）により絶縁層（トンネルバリア）を挟んだ構造を有し、２つの磁性層の相対的な磁化方向（スピンの向き）によって、抵抗値が変化する磁気トンネル効果を利用して、“１”又は“０”のデータを判別している。

通常、２つの磁性層の一方側には反強磁性層が配置される。一方の強磁性層の磁化方向は反強磁性層により固定され、他方側の強磁性層の磁化方向のみ可変となっている。このように磁化方向が固定された強磁性層は、固定層と呼ばれ、それに対して磁化方向が可変な強磁性層は、記録層と呼ばれる。ＭＲＡＭでは、記録層の磁化方向を変えることにより、ＭＴＪ素子のデータを書きかえている。

ＭＲＡＭのメモリセルアレイ内には、複数のメモリセルが設けられている。１つのメモリセルには、１組のビット線対をなす２つのビット線と１つのワード線とが接続されている。

１つのメモリセルは、例えば、１つのＭＴＪ素子と、ＭＴＪ素子に対して選択スイッチ素子として機能するＭＩＳ（Metal-Insulator-Semiconductor）トランジスタとから構成された、いわゆる、１Ｔｒ＋１ＭＴＪの構成を有する。

スピン注入型ＭＲＡＭにおいて、ＭＴＪ素子のスピン注入磁化反転に必要な電流量（反転しきい値電流）は、ＭＴＪ素子を流れる電流密度で規定されている。それゆえ、ＭＴＪ素子のスケーリングに伴って、反転しきい値電流もスケーリングできる。即ち、ＭＲＡＭの記憶容量の増大のため、メモリセルのセルサイズを比較的容易に縮小できる。

しかし、メモリセルの微細化が進むにつれ、メモリセルを構成するＭＩＳトランジスタのカットオフ耐性が十分確保されず、リーク電流（以下、カットオフ電流と呼ぶ）が発生する。

ＭＲＡＭのメモリセルアレイは、複数のメモリセルが１組のビット線対に共有接続された構成を有している。そして、ＭＲＡＭは、ワード線を選択することで、同じビット線対に接続された複数のメモリセルの中から１つのメモリセルを選択し、選択されたメモリセル（以下、選択セルと呼ぶ）に対して、読み出し又は書き込み動作を実行している。

ＭＲＡＭの読み出し動作においては、ビット線対の一方のビット線の電位を高電位に設定し、他方のビット線の電位を低電位に設定する。これによって、読み出し電流が選択セル内のＭＴＪ素子を流れ、そのＭＴＪ素子の抵抗値に応じて、高電位に設定されたビット線の電位が変動する。この電位の変動量を検知することによって、データの判別がなされている。

上記のように、メモリセル内のＭＩＳトランジスタのカットオフ耐性が確保されず、非選択セルからカットオフ電流が発生した場合、このカットオフ電流によって、高電位に設定されたビット線の電位が変動し、ＭＲＡＭの読み出しマージンが劣化してしまう。
A Novel Nonvolatile Memory with Spin Torque Transfer Magnetization Switching: Spin-RAM, IEDM2005 Technical Digest p.473-476 J. of Magn. Magn. Mater., 159, L1(1996)

本発明は、抵抗性記憶素子を用いた半導体メモリの読み出しマージンの劣化を抑制する技術を提案する。

本発明の例に関わる半導体メモリは、第１の主ビット線と、前記第１の主ビット線と１組のビット線対をなす第１の副ビット線と、前記第１の主ビット線の延在方向と交差する方向に延びる第１のワード線と、第１の端子と第２の端子とを有し、前記第１の端子が前記第１の主ビット線に接続される第１の抵抗性記憶素子と、第１の電流経路と、前記第１のワード線に接続される第１のゲート電極とを有し、前記第１の電流経路の一端が前記第１の抵抗性記憶素子の前記第２の端子に接続され、前記第１の電流経路の他端が前記第１の副ビット線に接続される第１の選択トランジスタと、前記第１の主ビット線と１組のビット線対をなす第２の副ビット線と、前記第１の主ビット線の延在方向と交差する方向に延びる第２のワード線と、第３の端子と第４の端子を有し、前記第３の端子が前記第１の主ビット線に接続される第２の抵抗性記憶素子と、第２の電流経路と、前記第２のワード線に接続される第２のゲート電極とを有し、前記第２の電流経路の一端が前記第２の抵抗性記憶素子の前記第４の端子に接続され、前記第２の電流経路の他端が前記第２の副ビット線に接続される第２の選択トランジスタと、を備える。

本発明の例に関わる半導体メモリは、第１の主ビット線と、前記第１の主ビット線と１組のビット線対をなす第１の副ビット線と、前記第１の主ビット線の延在方向と交差する方向に延びる第１のワード線と、第１の端子と第２の端子とを有し、前記第１の端子が前記第１の主ビット線に接続される第１の抵抗性記憶素子と、第１の電流経路と、前記第１のワード線に接続される第１のゲート電極とを有し、前記第１の電流経路の一端が前記第１の抵抗性記憶素子の第２の端子に接続され、前記第１の電流経路の他端が前記第１の副ビット線に接続される第１の選択トランジスタと、前記第１の主ビット線と１組のビット線対をなす第２の副ビット線と、前記第１の主ビット線の延在方向と交差する方向に延びる第２のワード線と、第３の端子と第４の端子とを有し、前記第３の端子が前記第２の副ビット線に接続される第２の抵抗性記憶素子と、第２の電流経路と、前記第２のワード線に接続される第２のゲート電極とを有し、前記第２の電流経路の一端が前記第２の抵抗性記憶素子の前記第４の端子に接続され、前記第２の電流経路の他端が前記第１の主ビット線に接続される第２の選択トランジスタと、を備える。

本発明によれば、抵抗性記憶素子を用いた半導体メモリの読み出しマージンの劣化を抑制できる。

以下、図面を参照しながら、本発明の例を実施するためのいくつかの形態について詳細に説明する。

Ａ． 実施形態
以下、図１乃至図２０を参照して、本発明の実施形態について、説明する。

［１］ 第１の実施形態
図１乃至図７Ｂを用いて、本発明の第１の実施形態について、説明する。

（１） 基本構成
図１を用いて、本発明の第１の実施形態に係る半導体メモリの基本構成について、説明する。

図１に示すように、複数個（例えば、ｍ個）の第１のメモリセルＭＣ１は、メモリセル１０の第１領域１１内に設けられている。また、複数個（例えば、ｎ個）の第２のメモリセルＭＣ２は、メモリセルアレイ１０の第２領域１２内に設けられている。メモリセルＭＣ１，ＭＣ２に対する制御線として、複数のワード線ＷＬ１，ＷＬ２及び複数のビット線ＢＬ１，ｂＢＬ１，ｂＢＬ２が、複数のメモリセルＭＣ１，ＭＣ２にそれぞれ接続されている。但し、本発明の実施形態においては、各領域１１，１２内に複数のメモリセルが設けられ、ビット線対に接続された例を用いて説明するが、それに限定されず、少なくとも１つのメモリセルが各領域１１，１２内にそれぞれ設けられていれば良い。

１つの第１のメモリセルＭＣ１は、データの記憶を担う１つの第１の抵抗性記憶素子ＭＴＪ１と、選択スイッチ素子として機能する１つの第１のＭＩＳトランジスタ（以下、選択トランジスタと呼ぶ）Ｔｒ１とから構成されている。第１のメモリセルと同様に、１つの第２のメモリセルＭＣ２は、１つの第２の抵抗性記憶素子ＭＴＪ２と１つの第２の選択トランジスタＴｒ２とから構成されている。

抵抗性記憶素子ＭＴＪ１，ＭＴＪ２は一端及び他端とを有する。選択トランジスタＴｒ１，Ｔｒ２は１つの電流経路と１つのゲート電極とを有している。

１つのメモリセルを構成している抵抗性記憶素子と選択トランジスタとにおいて、抵抗性記憶素子ＭＴＪ１，ＭＴＪ２の一端（第２及び第４の端子）と選択トランジスタＴｒ１，Ｔｒ２の電流経路の一端とが、接続されている。

第１のメモリセルＭＣ１を構成している選択トランジスタＴｒ１のゲート電極は、第１のワード線ＷＬ１に接続されている。また、第２のメモリセルＭＣ２を構成している選択トランジスタＴｒ２のゲート電極は、第２のワード線ＷＬ２に、接続されている。

ビット線ＢＬ１には、第１のメモリセルＭＣ１を構成している第１の抵抗性記憶素子ＭＴＪ１の他端（第１の端子）が、接続されている。また、ビット線ＢＬ１には、第２のメモリセルＭＣ２を構成している第２の抵抗性記憶素子ＭＴＪ２の他端（第３の端子）も接続されている。

第１のメモリセルＭＣ１を構成している第１の選択トランジスタＴｒ１の電流経路の他端は、ビット線ｂＢＬ１に接続されている。
一方、第２のメモリセルＭＣ２を構成している第２の選択トランジスタＴｒ２の電流経路の他端は、ビット線ｂＢＬ２に接続されている。

上記構成において、第１領域１１内の第１のメモリセルＭＣ１に対しては、ビット線ＢＬ１とビット線ｂＢＬ１とが１組のビット線対をなし、第２領域１２内の第２のメモリセルＭＣ２に対しては、第１のメモリセルが用いているのと同じビット線ＢＬ１と第１のメモリセルが用いているのとは異なる副ビット線ｂＢＬ２とが、１組のビット線対をなしている。

読み出し選択されたメモリセル（選択セル）が接続されたビット線対ＢＬ１，ｂＢＬ１，ｂＢＬ２において、読み出し動作時に、一方のビット線ＢＬ１は、例えば、高電位に設定され、そのビット線と対をなす他方のビット線ｂＢＬ１，ｂＢＬ２は、例えば、低電位に設定される。以下では、選択セルに高電位を供給するビット線を主ビット線と呼び、選択セルに低電位を供給するビット線を副ビット線と呼ぶ。

本発明の第１の実施形態に係るＭＲＡＭにおいて、第１及び第２のメモリセルＭＣ１，ＭＣ２をそれぞれ構成している抵抗性記憶素子ＭＴＪ１，ＭＴＪ２の一端（第１、第３の端子）は同じ主ビット線（第１の主ビット線）ＢＬ１に共通接続され、第１のメモリセルを構成している選択トランジスタＴｒ１の電流経路の一端は、副ビット線（第１の副ビット線）ｂＢＬ１に接続され、第２のメモリセルを構成している選択トランジスタＴｒ２の電流経路の一端は、副ビット線ｂＢＬ１とは異なる他の副ビット線（第２の副ビット線）ｂＢＬ２に接続されることを特徴としている。

半導体メモリの読み出し動作において、読み出し電流は、選択セル内の抵抗性素子及び選択トランジスタを経由して、高電位に設定された主ビット線から低電位に設定された副ビット線へと流れる。非選択セルの選択トランジスタに起因するカットオフ電流が発生した場合、カットオフ電流は、高電位の主ビット線から低電位の副ビット線へと流れる。

従来では、１本の主ビット線は１本の副ビット線とビット線対をなすため、ビット線ＢＬ１に（ｍ＋ｎ）個のメモリセルが接続された場合、選択セルを除いた（ｍ＋ｎ−１）個の非選択セル内からのカットオフ電流を懸念しなければならない。

一方、本実施形態の半導体メモリにおいては、（ｍ＋ｎ）個のメモリセルが接続された１つの主ビット線ＢＬ１とビット線対をなすのは、ｍ個のメモリセルが接続された第１の副ビット線ｂＢＬ１と、ｎ個のメモリセルが接続された第２の副ビット線ｂＢＬ２である。

例えば、主ビット線ＢＬ１に接続された（ｍ＋ｎ）個のメモリセルの中から、第１領域１１内の１つのメモリセルのデータを読み出す場合において、主ビット線ＢＬ１が高電位に設定され、第１の副ビット線ｂＢＬ１が低電位に設定される。これと同時に、本実施形態では、第２領域１２内の複数（ｎ個）のメモリセルが接続された第２の副ビット線ｂＢＬ２が、主ビット線ＢＬ１と実質的に同じ電位に設定される。

このように、１つの主ビット線に対する２つの副ビット線ｂＢＬ１，ｂＢＬ２の電位が異なって設定された場合、第２領域１２内の複数のメモリセルＭＣ２に対しては、ビット線対ＢＬ１，ｂＢＬ２間に電位差が生じない。そのため、複数の第２のメモリセルＭＣ２の選択トランジスタＴｒ２において、カットオフ電流は発生しない、もしくは、カットオフ電流の値が非常に小さくなる。
それゆえ、本実施形態に係る半導体メモリにおいて、主ビット線ＢＬ１に接続された（ｍ＋ｎ）個のメモリセルに対し、カットオフ電流を懸念しなければならない非選択セルの個数は、ビット線対ＢＬ１，ｂＢＬ１間に電位差が生じる第１領域１１内のメモリセルＭＣ１の個数、即ち、（ｍ−１）個である。これと同様に、第２領域１２内の選択セルのデータを読み出す場合において、カットオフ電流を懸念しなければならない非選択セルの個数は、ビット線対ＢＬ１，ｂＢＬ２間に電位差が生じる第２領域１２内の第２のメモリセルＭＣ２の個数、即ち、（ｎ−１）個である。
結果として、本実施形態によれば、従来に比べ、読み出し動作時に主ビット線ＢＬ１に電位変動をもたらすカットオフ電流の総量は、減少する。

以上のように、本実施形態の半導体メモリは、読み出し動作において、高電位に設定されるビット線に接続されたメモリセルの全個数に対して、低電位に設定されるビット線に接続されるメモリセルの個数が減少するので、読み出しマージンの劣化につながるカットオフ電流の影響を小さくできる。

したがって、本発明の第１の実施形態に係る半導体メモリによれば、半導体メモリの読み出しマージンの劣化を抑制できる。

（２） 全体構成
（２−１） 回路構成
以下、図２を用いて、本発明の第１の実施形態に係る半導体メモリの回路構成について説明する。図２は、本実施形態に係る半導体メモリのメモリセルアレイ１０の等価回路を示している。尚、以下では、本発明の各実施形態に係る半導体メモリとして、ＭＲＡＭを例に説明する。

図２に示すように、複数のメモリセルＭＣ１，ＭＣ２が、メモリセルアレイ１０内にアレイ状に配置されている。そして、複数の第１のメモリセルＭＣ１は、メモリセルアレイ１０内の第１領域１１内に配置されている。複数の第２のメモリセルＭＣ２は、メモリセルアレイ１０内の第２領域１２内に配置されている。第１領域１１と第２領域１２は、メモリセルアレイ１０内で、ビット線の延在方向（例えば、ｘ方向）に隣り合っている。

第１及び第２のメモリセルＭＣ１，ＭＣ２は、データの記憶を担う抵抗性記憶素子としてのＭＴＪ素子ＭＴＪ１，ＭＴＪ２と、選択スイッチ素子としての選択トランジスタ（ＭＩＳトランジスタ）とから構成されている。尚、各メモリセルＭＣ１，ＭＣ２内において、図１を用いて述べたメモリセルＭＣ１，ＭＣ２と同様に、ＭＴＪ素子ＭＴＪ１，ＭＴＪ２の一端（第２、第４の端子）と選択トランジスタＴｒ１，Ｔｒ２の電流経路の一端（ソース／ドレイン）とが、接続される。

複数のビット線ＢＬ０〜ＢＬ３，ｂＢＬ０〜ｂＢＬ３は、例えば、ｘ方向に延在している。第１乃至第４の主ビット線ＢＬ１，ＢＬ２，ＢＬ３，ＢＬ０は、読み出し動作の際に、例えば、選択セルに対して、高電位を供給するためのビット線である。一方、第１乃至第４の副ビット線ｂＢＬ１，ｂＢＬ２，ｂＢＬ３，ｂＢＬ０は、読み出し動作の際に、例えば、選択セルに対して、低電位を供給するためのビット線である。そして、ビット線ＢＬ０〜ＢＬ３，ｂＢＬ０〜ｂＢＬ３は、主ビット線ＢＬ０〜ＢＬ３と副ビット線ｂＢＬ０〜ｂＢＬ３とがｙ方向に交互に隣り合うように、メモリセルアレイ１０内に配置されている。

ワード線ＷＬ１，ＷＬ２は、ビット線ＢＬ０〜ＢＬ３，ｂＢＬ０〜ｂＢＬ３の延在方向と交差する方向（例えば、ｙ方向）に延在している。複数の第１のワード線ＷＬ１は第１領域１１内に設けられ、複数の第２のワード線ＷＬ２は第２領域１２内に設けられている。

第１領域１１内において、第１の主ビット線ＢＬ１と第１の副ビット線ｂＢＬ１が１組のビット線対をなしている。このビット線対ＢＬ１，ｂＢＬ１と第１領域１１内の複数の第１のメモリセルＭＣ１との接続関係は、以下のようになる。

ビット線対ＢＬ１，ｂＢＬ１には、ｘ方向に配列された複数の第１のメモリセルＭＣ１が共有接続されている。そして、各メモリセルＭＣ１内の第１のＭＴＪ素子ＭＴＪ１の一端が第１の主ビット線ＢＬ１に接続され、各メモリセルＭＣ１内の第２の選択トランジスタＴｒ１の電流経路の一端が第１の副ビット線ｂＢＬ１に接続されている。

また、第１領域１１内において、ビット線対ＢＬ１，ｂＢＬ１のｙ方向に隣接するビット線対ＢＬ２，ｂＢＬ２において、メモリセルＭＣ１のＭＴＪ素子ＭＴＪ１の一端が主ビット線ＢＬ２に接続され、選択トランジスタＴｒ１の電流経路の一端が副ビット線ｂＢＬ２に接続されている。
これと同様に、ビット線対ＢＬ０，ｂＢＬ０とビット線対ＢＬ３，ｂＢＬ３に対しても、ＭＴＪ素子ＭＴＪ１の一端が主ビット線ＢＬ０，ＢＬ３にそれぞれ接続され、選択トランジスタＴｒ１の電流経路の一端が副ビット線ｂＢＬ０，ｂＢＬ３にそれぞれ接続されている。

また、メモリセルアレイ１０の第１領域１１内において、１つのワード線ＷＬ１は、ｙ方向に沿って配列されている複数のメモリセルＭＣ１で共有され、ワード線ＷＬ１は各メモリセルＭＣ１を構成している選択トランジスタＴｒ１のゲートに接続される。

メモリセルアレイ１０の第２領域１２内に設けられる複数のメモリセルＭＣ２は、第１領域１１から第２領域１２へと延在する各ビット線ＢＬ０〜ＢＬ３，ｂＢＬ０〜ｂＢＬ３に対して、次のように接続されている。

第１のメモリセルＭＣ１を構成しているＭＴＪ素子ＭＴＪ１が接続されたビット線ＢＬ１に対し、第２のメモリセルＭＣ２を構成している第２のＭＴＪ素子ＭＴＪ２の一端が接続されている。
また、第２のメモリセルＭＣ２を構成している選択トランジスタＴｒ２の電流経路の一端は、第２の副ビット線ｂＢＬ２に接続されている。このように、第２の副ビット線ｂＢＬ２は、第２領域１２内では、第１の主ビット線ＢＬ１とビット線対をなしているが、上述のように、第１領域１１内では、副ビット線ｂＢＬ２は第２の主ビット線ＢＬ２とビット線対をなしている。

第１領域１１内の複数のメモリセルＭＣ１に対して主ビット線ＢＬ１とビット線対をなしている副ビット線ｂＢＬ１は、第２領域１２内の複数のメモリセルＭＣ２に対しては、第４の主ビット線ＢＬ０と１組のビット線対を構成している。

このように、本発明の第１の実施形態に係るＭＲＡＭのメモリセルアレイ１０は、同じ主ビット線ＢＬ０〜ＢＬ３に接続された第１及び第２領域１１，１２内の第１及び第２のメモリセルＭＣ１，ＭＣ２において、ＭＴＪ素子ＭＴＪ１，ＭＴＪ２の一端（第１、第３の端子）は同じ主ビット線ＢＬ０〜ＢＬ３に共通接続され、選択トランジスタＴｒ１，Ｔｒ２の電流経路の一端は、第１のメモリセルＭＣ１と第２のメモリセルＭＣ２とで、それぞれ異なった副ビット線ｂＢＬ０〜ｂＢＬ４に接続される。

これによって、同じ主ビット線ＢＬ０〜ＢＬ３に共通接続される第１及び第２領域１１，１２内の複数のメモリセルＭＣ１，ＭＣ２に対して、第１領域１１内の第１のメモリセルＭＣ１と第２領域１２内の第２のメモリセルＭＣ２とで、異なった副ビット線ｂＢＬ０〜ｂＢＬ３による電位制御が可能となる。

それゆえ、同じ主ビット線に接続され、それぞれ異なる副ビット線に接続される複数のメモリセルにおいて、選択セルが接続されていない副ビット線を主ビット線と同じ電位とすることで、非選択セルからのカットオフ電流が発生するのを抑制できる。

したがって、本発明の第１の実施形態のＭＲＡＭによれば、読み出しマージンの劣化を抑制できる。

（２−２） 構造
図３乃至図５を用いて、本発明の第１の実施形態に係るＭＲＡＭの構造について、説明する。

図３は、本発明の第１の実施形態に係るＭＲＡＭのメモリセルアレイ１０のレイアウトを図示している。図４は図３のＡ−Ａ’線に沿う断面構造を図示し、図５は図３のＢ−Ｂ’線に沿う断面構造を図示している。尚、図５においては、部材の明確化のため、層間絶縁膜１９０の図示は省略している。

図３乃至図５に示すように、メモリセルアレイ１０の半導体基板１１０表面領域内には、複数のアクティブ領域ＡＡが設けられている。これらのアクティブ領域ＡＡの周囲を取り囲むように、素子分離領域が半導体基板表面領域に設けられる。１つのアクティブ領域ＡＡは、例えば、四角形状の島状構造を有し、アクティブ領域ＡＡのそれぞれが、素子分離領域内に埋め込まれた素子分離絶縁膜１５０によって、電気的に分離されている。

複数のビット線ＢＬ０〜ＢＬ３，ｂＢＬ０〜ｂＢＬ３は、例えば、ｘ方向に延在している。例えば、主ビット線ＢＬ１と副ビット線ｂＢＬ１のように、１組のビット線対をなす２つのビット線ＢＬ１，ｂＢＬ１は、例えば、それぞれ異なる配線層内に設けられている。本実施形態では、図４及び図５中の主ビット線ＢＬ１のように、層間絶縁膜１９０上に設けられたビット線のことを上部ビット線とも呼び、図４及び図５中の副ビット線ｂＢＬ１のように、上部ビット線よりも下層に設けられたビット線のことを下部ビット線とも呼ぶ。尚、図３においては、上部ビット線ＢＬ０〜ＢＬ３は、破線で示されている。

第１乃至第４の上部ビット線（主ビット線）ＢＬ０〜ＢＬ３は、例えば、直線状の形状を有して、ｘ方向に延在している。上部ビット線ＢＬ０〜ＢＬ３は、アクティブ領域ＡＡと層間絶縁膜１９０を介して上下に重なるように、半導体基板１１０上方に設けられている。

第１乃至第４の下部ビット線（副ビット線）ｂＢＬ０〜ｂＢＬ３は、上部ビット線ＢＬ０〜ＢＬ３と同様に、ｘ方向に延在している。但し、下部ビット線ｂＢＬ０〜ｂＢＬ３は、アクティブ領域ＡＡ内に設けられたＭＴＪ素子ＭＴＪ１，ＭＴＪ２と上下に重ならないように、ジグザグ状の形状を有して、半導体基板１００上方を引き回されている。ジグザグ形状の下部ビット線ｂＢＬ０〜ｂＢＬ３は、直線部分と斜線部分とからなり、直線部分は素子分離領域上に設けられ、斜線部分は、２つの直線部分を接続するように、ｘ−ｙ平面内において斜め方向に延びている。下部ビット線ｂＢＬ０〜ｂＢＬ３の斜線部分は、直線状の上部ビット線ＢＬ０〜ＢＬ３と上下に交差している。

複数のワード線ＷＬ１，ＷＬ２は、例えば、ｙ方向にそれぞれ延在している。複数のワード線ＷＬ１，ＷＬ２は、ｙ方向に沿って配列されている複数のアクティブ領域ＡＡと交差するように、半導体基板１１０上に設けられている。図３乃至図５に示すメモリセルアレイ１０の例では、アクティブ領域ＡＡの各々に対して、２つのワード線ＷＬ１，ＷＬ２がそれぞれ交差している。

上述のように、第１領域１１内及び第２領域１２内に、第１のメモリセルＭＣ１及び第２のメモリセルＭＣ２がそれぞれ設けられる。メモリセルＭＣ１，ＭＣ２は、アクティブ領域ＡＡ内に形成される。

第１のメモリセルＭＣ１を構成している第１のＭＴＪ素子ＭＴＪ１は、例えば、上部ビット線ＢＬ０〜ＢＬ３下の各アクティブ領域ＡＡ内に設けられている。図３乃至図５に示すメモリセルアレイ１０の例では、ＭＴＪ素子ＭＴＪ１の上端が上部ビット線ＢＬ０〜ＢＬ３と直接接触することによって、ＭＴＪ素子ＭＴＪ１と上部ビット線（主ビット線）ＢＬ０〜ＢＬ３とが電気的に接続される。

ＭＴＪ素子ＭＴＪ１は、例えば、反強磁性層と、反強磁性層によって磁化方向が固定された固定層（強磁性層）と、磁化方向が可変な記録層（強磁性層）と、固定層と記録層との間に挟まれた非磁性層（例えば、絶縁層）とを、有している。

本実施形態では、第１領域１１内の１つのアクティブ領域ＡＡに対して、２つのＭＴＪ素子ＭＴＪ１が設けられた構成となっている。そして、１つのアクティブ領域ＡＡ内に設けられた２つのＭＴＪ素子ＭＴＪ１間を、２つのワード線ＷＬ１が通過するレイアウトとなっている。

第１のメモリセルＭＣ１を構成している第１の選択トランジスタＴｒ１は、ワード線ＷＬ１と第１領域１１内のアクティブ領域ＡＡとの交差箇所に設けられる。つまり、図３乃至図５に示すメモリセルアレイ１０の例では、１つのアクティブ領域ＡＡ内に、２つの選択トランジスタＴｒ１が設けられた構造となっている。

第１の選択トランジスタＴｒ１は、半導体基板１１０（アクティブ領域ＡＡ）表面のゲート絶縁膜１２０と、ゲート絶縁膜１２０上のゲート電極１３０と、半導体基板１１０内に設けられたソース／ドレイン領域として機能する２つの拡散層１４１，１４２（以下、ソース／ドレイン拡散層と呼ぶ）とを有している。

第１の選択トランジスタＴｒ１のゲート絶縁膜１２０は、２つのソース／ドレイン拡散層１４１，１４２間のチャネル領域上に設けられる。

第１の選択トランジスタＴｒ１のゲート電極１３０は、ｙ方向に延在し、ワード線ＷＬ１として機能する。即ち、選択トランジスタＴｒ１のゲート電極１３０は、ｙ方向に隣り合う複数の選択トランジスタＴｒ１で共有される。

第１の選択トランジスタＴｒ１の一方のソース／ドレイン拡散層１４１は、ＭＴＪ素子ＭＴＪ１下方の半導体基板１１０内に設けられる。ソース／ドレイン拡散層１４１上には、コンタクトＣ１が設けられている。コンタクトＣ１は、中間配線層Ｍ１及びビアＶ１を介して、ＭＴＪ素子ＭＴＪ１の下端と接続される。これによって、第１のメモリセルＭＣ１内において、第１のＭＴＪ素子ＭＴＪ１の一端と第１の選択トランジスタＴｒ１の電流経路の一端とが、接続される。尚、ビアＶ１はＭＴＪ素子ＭＴＪ１の下部電極としても機能する。

選択トランジスタＴｒ１の他方のソース／ドレイン拡散層１４２は、２つのワード線ＷＬ１間の半導体基板１１０内に設けられる。ソース／ドレイン拡散層１４２は、１つのアクティブ領域ＡＡ内に設けられた２つの選択トランジスタＴｒ１で共有されている。この共有されるソース／ドレイン拡散層１４２は共有ノードとなり、拡散層１４２上に設けられたコンタクトＣ２Ａを介して、下部ビット線（副ビット線）ｂＢＬ１の斜線部分に接続される。

第１領域１１のｙ方向に隣接する第２領域１２において、第２領域１２内に設けられた第２のメモリセルＭＣ２の構造は、第１領域１１内の第１のメモリセルＭＣ１の構造とほぼ同様である。具体的には以下の通りである。

第２の領域１２内において、１つのアクティブ領域ＡＡに対して、２つの第２のメモリセルＭＣ２が設けられている。すなわち、１つのアクティブ領域ＡＡ内には、２つの第２のＭＴＪ素子ＭＴＪ２と２つの第２の選択トランジスタＴｒ２とが、設けられている。

第２のＭＴＪ素子ＭＴＪ２は、上部ビット線ＢＬ０〜ＢＬ３下のアクティブ領域ＡＡ内に設けられる。第２のＭＴＪ素子ＭＴＪ２は、上部ビット線ＢＬ０〜ＢＬ３に直接接触している。

第２の選択トランジスタＴｒ２は、第２領域１２内のアクティブ領域ＡＡと第２のワード線ＷＬ２との交差箇所に設けられている。尚、第２領域１２内においても、２つの第２のワード線ＷＬ２は、上部ビット線ＢＬ０〜ＢＬ３下に設けられた２つのＭＴＪ素子ＭＴＪ２の間に挟み込まれたレイアウトとなっている。

第２の選択トランジスタＴｒ２は、半導体基板１００内の２つのソース／ドレイン拡散層１４１，１４２と、ゲート絶縁膜１２０上のゲート電極１３０とを有している。

第２の選択トランジスタＴｒ２のゲート電極１３０は、ｙ方向に延びる第２のワード線ＷＬ２として機能し、ｙ方向に隣り合う複数の第２の選択トランジスタＴｒ２で共有される。

第２の選択トランジスタＴｒ２の一方のソース／ドレイン拡散層１４１は、第２のＭＴＪ素子ＭＴＪ２下方の半導体基板１１０に設けられる。ソース／ドレイン拡散層１４１上には、コンタクトＣ１が設けられている。このコンタクトＣ１、中間配線層Ｍ１及びビアＶ１とを介して、選択トランジスタＴｒ２の電流経路の一端と第２のＭＴＪ素子ＭＴＪ２の一端とが接続される。第２の選択トランジスタＴｒ２の他方のソース／ドレイン拡散層１４２は、２つのワード線ＷＬ２間の半導体基板１１０内に設けられる。ソース／ドレイン拡散層１４２は、同じアクティブ領域ＡＡ内に設けられた２つの選択トランジスタＴｒ２で共有される。この共有されたソース／ドレイン拡散層１４２は、この拡散層１４２上に設けられたコンタクトＣ２Ｂを介して、下部ビット線（副ビット線）ｂＢＬ２に接続される。

本実施形態のように、１つのアクティブ領域ＡＡ内に、２つのメモリセルＭＣ１が設けられ、その２つのメモリセルＭＣ１内にそれぞれ含まれる選択トランジスタＴｒ１が、１つのソース／ドレイン拡散層１４２を共有する。これによって、セルサイズの縮小が図られている。本実施形態において、１つのメモリセルのセルサイズは６Ｆ^２（Ｆは最小加工寸法）である。

本発明の実施形態のＭＲＡＭにおいて、ｘ方向に沿って同一直線上に配列された第１及び第２領域１１，１２内の複数のメモリセルＭＣ１，ＭＣ２は、同じ上部ビット線（例えば、ビット線ＢＬ１）にＭＴＪ素子ＭＴＪ１，ＭＴＪ２の一端が接続されている。上部ビット線ＢＬ０〜ＢＬ３は、読み出し動作時に選択セルに対して高電位を供給する主ビット線として機能する。

一方、ｘ方向に沿って同一直線上に配列された第１及び第２領域１１，１２内の複数のメモリセルＭＣ１，ＭＣ２は、それぞれ異なった下部ビット線（例えば、ビット線ｂＢＬ１，ｂＢＬ２）に、選択トランジスタＴｒ１，Ｔｒ２のソース／ドレイン拡散層（共有ノード）が接続されている。本実施形態において、下部ビット線ｂＢＬ０〜ｂＢＬ３は、読み出し動作時に選択セルに対して低電位を供給する副ビット線として機能する。

第１領域１１内において、第１の主ビット線となる上部ビット線ＢＬ１と第１の副ビット線となる下部ビット線ｂＢＬ１がビット線対をなし、複数の第１のメモリセルＭＣ１にそれぞれ接続される。

第２領域１２内において、第１の主ビット線となる上部ビット線ＢＬ１に対して、下部ビット線ｂＢＬ２が副ビット線となり、複数の第２のメモリセルＭＣ２に接続される。

この下部ビット線ｂＢＬ２は、第１領域１１内においては、ビット線対ＢＬ１，ｂＢＬ１のｙ方向に隣接するビット線対ＢＬ２，ｂＢＬ２の副ビット線ｂＢＬ２である。即ち、第１領域１１内での下部ビット線（副ビット線）ｂＢＬ２は、第２のビット線（主ビット線）ＢＬ２が接続されたメモリセルＭＣ１に接続されている。

このように、１つの下部ビット線（副ビット線）は、第１及び第２領域１１，１２内でｙ方向に隣り合う２つの上部ビット線（主ビット線）に対し、第１領域１１内では一方の上部ビット線とビット線対をなし、第２領域１２内では一方の上部ビット線のｙ方向に隣接する他方の上部ビット線とビット線対をなすように、第１領域１１と第２領域１２の境界付近で、ｘ−ｙ平面内において斜め方向に引き出される。

尚、図３に示す例では、上部ビット線ＢＬ０〜ＢＬ３は直線状の形状を有し、下部ビットｂＢＬ０〜ｂＢＬ４はジグザグ状の形状を有している。この場合、例えば、第２の下部ビット線ｂＢＬ２の斜線部分は、第１領域１１内においては、第２の上部ビット線ＢＬ２と上下に交差し、第２領域１２内においては、第１の上部ビット線ＢＬ１と上下に交差している。

以上によって、本実施形態に係るＭＲＡＭにおいては、第１及び第２領域１１，１２内に設けられる第１及び第２のメモリセルＭＣ１，ＭＣ２が同じ主ビット線ＢＬ０〜ＢＬ３に共通接続され、同じ主ビット線に接続された第１及び第２のメモリセルＭＣ１，ＭＣ２がそれぞれ異なる副ビット線ｂＢＬ０〜ｂＢＬ４に接続されるメモリセルアレイ１０を構成できる。

尚、ＭＴＪ素子ＭＴＪ１，ＭＴＪ２は、非磁性層を１層有するシングルジャンクション構造でもよいし、非磁性層を２層有するダブルジャンクション構造でもよい。シングルジャンクション構造のＭＴＪ素子は、記録層がビット線側に配置され、固定層が半導体基板１側に配置されるボトムピンタイプでもよいし、固定層がビット線側に配置され、記録層が半導体基板１側に配置されるトップピンタイプでもよい。ダブルジャンクション構造のＭＴＪ素子は、第１の固定層と、第２の固定層と、第１及び第２の固定層間に設けられた記憶層と、第１の固定層と記録層との間に設けられた第１の非磁性層と、第２の固定層と記録層との間に設けられた第２の非磁性層とを有する。

また、ＭＴＪ素子ＭＴＪ１〜ＭＴＪ１０の平面形状は、図示される正方形状に限定されない。例えば、ＭＴＪ素子の平面形状は、長方形状、楕円状、円状、六角形状、菱型状、平行四辺形状、十字型状、ビーンズ型（凹型）状などでもよい。また、ＭＴＪ素子ＭＴＪ１〜ＭＴＪ１０における固定層及び記録層の磁化方向は、膜面に対して垂直方向に向く垂直磁化型でもよいし、膜面に対して平行方向に向く平行磁化型でもよい。

尚、中間配線層Ｍ１と下部ビット線ｂＢＬ０〜ｂＢＬ３は、本実施形態に係るＭＲＡＭの製造工程において、例えば、同時に形成された配線層である。また、ビット線ＢＬ０〜ＢＬ３，ｂＢＬ０〜ｂＢＬ３は、例えば、アルミニウム（Ａｌ）や銅（Ｃｕ）等のメタル材からなる。ワード線ＷＬ１，ＷＬ２は、例えば、ポリシリコン膜やシリサイド膜、或いは、メタル材から構成される。

（３） 動作
図６乃至図９を用いて、本発明の第１の実施形態に係るＭＲＡＭの動作について、説明する。

（３−１） 動作原理
本実施形態に係るＭＲＡＭの書き込み／読み出し原理について、説明する。ＭＲＡＭでは、トンネル磁気抵抗効果（Tunneling Magneto Resistive Effect）を利用して、データを判別している。トンネル磁気抵抗効果とは、ＭＴＪ素子の固定層及び記録層の磁化方向が平行となった場合と反平行となった場合とで、強磁性層に挟まれた非磁性層（トンネルバリア膜）のトンネル抵抗値が変化することである。固定層及び記録層の磁化方向が平行となった場合、ＭＴＪ素子の抵抗値は低くなり、磁化方向が反平行となった場合にはＭＴＪ素子の抵抗値は高くなる。このＭＴＪ素子の抵抗値の高低によって、“１”又は“０”データが判別される。

本実施形態のＭＲＡＭの書き込み方式には、例えば、スピン注入磁化反転技術が採用される。スピン注入による磁化反転は、固定層の磁気モーメントによってスピン偏極された電子（スピン偏極電子と呼ぶ）を記録層に注入し、そのスピン偏極電子と記録層内の電子との交換相互作用によるスピン角運動量の移動によって、記憶層を磁化反転させることで行われる。即ち、書き込み電流を固定層から記録層へ、又は、記録層から固定層へ流し、記録層の磁化方向と固定層の磁化方向を反平行状態（例えば、“０”データ）、又は、平行状態（例えば、“１”データ）にして、データが書き込まれる。

このように、ＭＴＪ素子の両端に電位差を印加して磁化反転しきい値電流以上の書き込み電流を流すことで記録層の磁化方向を反転させ、書き込み電流の流れる向きに応じて固定層及び記録層の磁化方向を平行又は反平行にし、ＭＴＪ素子の抵抗値を変化させることで“１”、“０”データの書き込みが行われる。

また、本実施形態のＭＲＡＭの読み出し動作の際には、選択セルに接続されている一方のビット線から他方のビット線に、読み出し電流が流される。そして、読み出し電流に基づいて、ＭＴＪ素子のトンネル抵抗値の値が判別されることによって、選択セルのデータが読み出される。

以下では、本発明の第１の実施形態に係るＭＲＡＭの読み出し動作について、説明する。

（３−２） 読み出し動作
図６Ａ及び図６Ｂを用いて、本実施形態に係るＭＲＡＭの読み出し動作について、説明する。図６Ａ及び図６Ｂは、本発明の第１の実施形態に係るＭＲＡＭの読み出し動作を説明するための模式図である。

本実施形態のＭＲＡＭにおいて、例えば、センスアンプＳ／Ａが、１組のビット線対のうち高電位に設定される主ビット線（例えば、主ビット線ＢＬ１）に接続され、センスアンプＳ／Ａが読み出し選択されたメモリセル（選択セル）からの信号を、ＭＴＪ素子に記憶されたデータとしてセンシングする。
具体的には、読み出し電流Ｉｒが選択セル内を経由して、選択セルが接続された主ビット線からその主ビット線と対をなす副ビット線へ流れる際に、選択セル内のＭＴＪ素子のトンネル抵抗値に応じて、主ビット線の電位が変動する。センスアンプＳ／Ａは、その変動量を検知し、その変動量に応じて選択セルに記憶されたデータを判別する。

まず、図６Ａを用いて、第１領域１１内の１つの第１のメモリセルが読み出し選択された場合について、説明する。図６Ａに示す例では、第１の主ビット線ＢＬ１に接続された第１領域１１内の第１のメモリセルＭＣ１＿Ｓが、読み出し選択されたメモリセルとする。

はじめに、第１領域１１内の選択セルＭＣ１＿Ｓが接続されているワード線ＷＬ１＿Ｓが、高電位に設定される。これによって、選択セルＭＣ１＿Ｓ内の選択トランジスタＴｒ１＿Ｓがオン状態となる。尚、選択セルＭＣ１＿Ｓが接続されているワード線ＷＬ１＿Ｓに属する非選択セルＭＣ１内の選択トランジスタもオン状態となる。また、非選択のワード線ＷＬ１，ＷＬ２は低電位に設定されるため、非選択ワード線ＷＬ１，ＷＬ２に接続された選択トランジスタＴｒ１，Ｔｒ２は、オフ状態となる。

次に、選択セルＭＣ１＿Ｓが接続されたビット線対ＢＬ１，ｂＢＬ１の電位が制御される。選択された第１の主ビット線（選択ビット線）ＢＬ１は高電位（例えば、０．４Ｖ）に設定される。上述のように、主ビット線ＢＬ１には、選択セルＭＣ１＿Ｓ内のＭＴＪ素子ＭＴＪ１＿Ｓの一端が接続されている。また、主ビット線ＢＬ１には、第１及び第２領域１１，１２には、第１及び第２のメモリセル（非選択セル）ＭＣ１，ＭＣ２内のＭＴＪ１、ＭＴＪ２の一端が接続されている。
第１の副ビット線ｂＢＬ１は低電位（例えば、０Ｖ）に設定される。この副ビット線ｂＢＬ１は、第１領域１１内では、主ビット線ＢＬ１と１組のビット線対をなし、第１領域１１内のメモリセルＭＣ１，ＭＣ１＿Ｓを構成している選択トランジスタＴｒ１，Ｔｒ１＿Ｓの電流経路の一端が接続されている。

このビット線対ＢＬ１，ｂＢＬ１間の電位差と選択セルＭＣ１＿Ｓ内の選択トランジスタＴｒ１＿Ｓがオン状態になっていることによって、読み出し電流Ｉｒが選択セルＭＣ１＿Ｓ内を流れる。

読み出し電流Ｉｒは、選択セルＭＣ１＿Ｓ内のＭＴＪ素子ＭＴＪ１＿Ｓ及びオン状態となった選択トランジスタＴｒ１＿Ｓの電流経路（チャネル）を流れる。

読み出し電流ＩｒがＭＴＪ素子ＭＴＪ１＿Ｓを流れることによって、第１の主ビット線ＢＬ１の電位が変動する。この際、ＭＴＪ素子ＭＴＪ１＿Ｓのトンネル抵抗値は“１”又は“０”データに応じてそれぞれ異なるため、主ビット線の電位の変動量は選択セルＭＣ１＿Ｓに記憶されたデータに対応して異なる。その変動量を、選択ビット線ＢＬ１に接続されたセンスアンプＳ／Ａが検知して、選択セルＭＣ１＿Ｓに記憶されたデータが“１”であるか“０”であるかが判別される。

上述のように、第２領域１２内において、第２のメモリセルＭＣ２に対して主ビット線ＢＬ１とビット線対をなしているのは、第１の副ビット線ｂＢＬ１とは異なる第２の副ビット線ｂＢＬ２である。第２の副ビット線ｂＢＬ２は、第２のメモリセルＭＣ２を構成している選択トランジスタＴｒ２に接続されている。

第１領域１１内の選択セルＭＣ１＿Ｓに対する読み出し動作の際、この副ビット線ｂＢＬ２は、主ビット線ＢＬ１とほぼ同電位（例えば、０．４Ｖ）に設定される。

このように、本実施形態のＭＲＡＭは、第１の主ビット線に接続された第１領域１１内の選択セルＭＣ１＿Ｓに対する読み出し動作の際、第１の主ビット線ＢＬ１に接続された複数の第２のメモリセルＭＣ２に対し、選択セルＭＣ１＿Ｓが接続されているのとは異なった副ビット線ｂＢＬ２による電位制御が可能である。

これによって、主ビット線ＢＬ１と副ビット線ｂＢＬ２との電位差が小さくなるため、このビット線対ＢＬ１，ｂＢＬ２に接続される第２領域１２内の複数のメモリセル（非選択セル）ＭＣ２において、第２の選択トランジスタＴｒ２に起因するカットオフ電流は生じなくなる、もしくは、非常に小さくなる。

それゆえ、読み出し選択された主ビット線ＢＬ１に、第１及び第２領域１１，１２内の複数のメモリセルＭＣ１，ＭＣ２が接続されていても、主ビット線ＢＬ１に対して電位変動をもたらすカットオフ電流（リーク電流）ｉは、第１領域１１内の非選択セルＭＣ１内の選択トランジスタのカットオフ耐性に起因する電流だけとなる。よって、読み出し動作時における選択ビット線（ここでは、主ビット線ＢＬ１）の電位を変動させ、センスアンプＳ／Ａのセンシング（データの読み出し）に悪影響を及ぼすカットオフ電流の総量を、減少できる。

したがって、図６Ａに示すように、第１領域１１内の選択セルＭＣ１＿Ｓの読み出し動作において、カットオフ電流に起因する読み出しマージンの劣化を抑制できる。

尚、本実施形態においては、高電位に設定されるビット線ＢＬ１の電位は、０．４Ｖに設定されたが、この値に限定されず、読み出し電流による誤書き込みを防止できる値、例えば、０．０８Ｖ以上、０．５Ｖ以下の範囲内の電位であればよい。

続いて、図６Ｂを用いて、第２領域１２内の１つの第２のメモリセルが読み出し選択された場合について、説明する。図６Ｂに示す例では、第２領域１２内のメモリセルＭＣ２＿Ｓが、読み出し選択されたメモリセルとする。第２領域１２内の選択セルＭＣ２＿Ｓの読み出し動作においても、上述の第１領域１１内のメモリセルＭＣ１＿Ｓに対する読み出し動作と実質的に同じである。

はじめに、図６Ｂに示すように、ワード線ＷＬ２＿Ｓが高電位に設定され、メモリセルＭＣ２＿Ｓ内の選択トランジスタＴｒ２＿Ｓがオン状態となる。

次に、選択セルＭＣ２＿Ｓが接続されたビット線対ＢＬ１，ｂＢＬ２の電位が制御される。主ビット線（選択ビット線）ＢＬ１の電位は、高電位（例えば、０．４Ｖ）に設定され、副ビット線ｂＢＬ２は低電位（例えば、０Ｖ）に設定される。これによって、選択セルＭＣ２＿ｓに読み出し電流Ｉｒが流れる。

図６Ｂに示すように、第１領域１１内の複数の第１のメモリセル（非選択セル）ＭＣ１は、第２領域１２内の選択セルＭＣ２＿Ｓと同じ第１の主ビット線ＢＬ１に接続されている。しかし、本実施形態では、第１のメモリセルＭＣ１は、選択セルＭＣ２＿Ｓが第２の副ビット線ｂＢＬ２に接続されているのとは異なって、第１の副ビット線ｂＢＬ１に接続されている。
この副ビット線ｂＢＬ１は、第１の主ビット線ＢＬ１に接続された選択セルＭＣ２＿Ｓに対する読み出し動作の際、主ビット線ＢＬ１の電位とほぼ同じ電位（例えば、０．４Ｖ）に設定される。主ビット線ＢＬ１と副ビット線ｂＢＬ１の電位がほぼ同じになるため、ビット線対ＢＬ１，ｂＢＬ１に接続されたメモリセルＭＣ１は、カットオフ電流が発生しない、もしくは、カットオフ電流の大きさが低減される。

そのため、図６Ｂに示すように、選択ビット線ＢＬ１に接続された複数のメモリセルＭＣ１，ＭＣ２において、ビット線ＢＬ１の電位変動に影響を及ぼす選択トランジスタのカットオフ電流は、第２領域１２内の非選択セルＭＣ２からのカットオフ電流のみとなる。
よって、選択ビット線の電位を変動させるカットオフ電流の総量を減少できる。

それゆえ、図６Ｂに示す例においても、第２領域１２内の選択セルＭＣ２＿Ｓの読み出し動作において、カットオフ電流に起因する読み出しマージンの劣化を抑制できる。

以上のように、本発明の第１の実施形に係るＭＲＡＭにおいて、そのメモリセルアレイ１０を構成している複数の第１及び第２のメモリセルＭＣ１，ＭＣ２が、読み出し選択セルに高電位を供給するビット線（主ビット線）ＢＬ１には共通に接続され、読み出し選択セルに低電位を供給するビット線（副ビット線）に対しては、第１のメモリセルＭＣ１と第２のメモリセルＭＣ２とでそれぞれ異なったビット線ｂＢＬ１，ｂＢＬ２に接続されていることを特徴とする。

このような構成を有することによって、主ビット線ＢＬ１とビット線対なす第１の副ビット線ｂＢＬ１或いは第２の副ビット線ｂＢＬ２の電位を、それぞれ異なって制御できる。

そして、選択セルが位置する領域１１，１２に応じて、第１の副ビット線ｂＢＬ１又は第２の副ビット線ｂＢＬ２のいずれか一方の電位を、主ビット線（選択ビット線）ＢＬ１の電位と同じにすることで、等電位の主ビット線−副ビット線間に接続された非選択セルからのカットオフ電流の発生を防止する。

また、上述のように、本実施形態のＭＲＡＭは、選択トランジスタＴｒのサイズがセルサイズの微細化のために小さくなり、短チャネル効果に起因するカットオフ電流（リーク電流）が顕著になっても、副ビット線の電位を制御することで、センスアンプ（選択ビット線）に対するノイズを低減する。換言すると、本実施形態のＭＲＡＭは、カットオフ電流を副ビット線の電位制御による電気的手法で抑制できるので、カットオフ電流の発生を防止するために選択トランジスタのサイズを大きくせずとも良い。その結果として、メモリセルのサイズを縮小でき、ＭＲＡＭの記憶容量の増大にも貢献できる。

したがって、本発明の第１の実施形態に係るＭＲＡＭによれば、図６Ａ及び図６Ｂに示すように、特に、非選択セルからのカットオフ電流に起因する読み出しマージンの劣化を抑制できる。

［２］ 第２の実施形態
図７Ａ及び図７Ｂを用いて、本発明の第２の実施形態に係るＭＲＡＭについて、説明する。本実施形態は、ＭＲＡＭの読み出し動作に関する。以下では、第１の実施形態で述べた読み出し動作を、第１の読み出し動作と呼び、本実施形態で述べる読みだし動作を、第２の読み出し動作と呼ぶ。

本実施形態の第２の読み出し動作は、読み出し動作時の非選択ビット線の設定電位が、第１の読み出し動作時の非選択ビット線の設定電位と異なっている。尚、本実施形態に係るＭＲＡＭのメモリセルアレイ１０の回路構成は、第１の実施形態に係るＭＲＡＭと同一であるため、説明は省略する。また、第２の読み出し動作において、第１の読み出し動作と共通する動作については、詳細な説明は省略する。

図７Ａ及び図７Ｂは、本発明の第２の実施形態に係るＭＲＡＭの読み出し動作を説明するための模式図である。
まず、図７Ａを用いて、第１領域１１内のメモリセルＭＣ１＿Ｓが、読み出し選択された場合について、説明する。

図７Ａに示す例において、選択セルＭＣ１＿Ｓが接続されたワード線ＷＬ１＿Ｓが高電位に設定され、選択セルＭＣ１＿Ｓ内の選択トランジスタＴｒ１＿Ｓがオン状態となる。

次に、選択セルＭＣ１＿Ｓが接続されたビット線対ＢＬ１，ｂＢＬ１において、主ビット線ＢＬ１の電位は高電位（例えば、０．４Ｖ）に設定され、副ビット線ｂＢＬ１の電位は低電位（例えば、０Ｖ）に設定される。これによって、選択セルＭＣ２＿Ｓからデータが読み出される。

この際、選択セルＭＣ１＿Ｓと共通の主ビット線ＢＬ１に接続された複数の第２のメモリセル（非選択セル）ＭＣ２において、メモリセルＭＣ２に接続された副ビット線ｂＢＬ２の電位は、主ビット線ＢＬ１の電位とほぼ同じ電位（例えば、０．４Ｖ）に設定される。これによって、第２のメモリセルＭＣ２からカットオフ電流が発生するのを抑制できる。

また、図７Ａに示すように、本実施形態のＭＲＡＭの第２読み出し方式においては、選択セルＭＣ１＿Ｓが接続されていない複数の主ビット線（非選択ビット線）ＢＬ０，ＢＬ２，ＢＬ３及び副ビット線（非選択ビット線）ｂＢＬ１，ｂＢＬ２，ｂＢＬ３にも、電位が供給される。それら非選択ビット線対に供給される電位は、例えば、選択ビット線（ここでは、第１の主ビット線ＢＬ１）の電位と、ほぼ同じ電位（例えば、０．４Ｖ）に設定される。

このように選択されたビット線対を除いたビット線に対し、電位を供給しておくことで、選択セルＭＣ１＿Ｓに対しての読み出し動作が終了した後、他のメモリセルＭＣ１，ＭＣ２に対して読み出し動作を実行する際に、ビット線は既に充電状態にある。そのため、ＭＲＡＭの読み出し動作は、ビット線ＢＬ０〜ＢＬ３，ＢＬ０〜ＢＬ３に接続された複数のメモリセルＭＣ１，ＭＣ２に起因するＲＣ遅延の影響を受けずに、次の読み出し動作又は書き込み動作を実行できる。それゆえ、第２の読み出し動作を用いることで、ＭＲＡＭの動作の高速化を図ることができる。

続いて、図７Ｂを用いて、第２領域１２内のメモリセルＭＣ２＿Ｓが、読み出し選択された場合について、説明する。この場合においても、図７Ａに示す例と同様である。

即ち、選択セルＭＣ２＿Ｓが接続されたワード線ＷＬ２＿Ｓの電位及びビット線対ＢＬ１，ｂＢＬ２の電位がそれぞれ制御され、選択セルＭＣ２＿Ｓからデータが読み出される。この際、選択セルＭＣ２＿Ｓと同じ主ビット線ＢＬ１に接続された複数の第１のメモリセル（非選択セル）ＭＣ１において、メモリセルＭＣ１に接続された副ビット線ｂＢＬ１の電位は、主ビット線ＢＬ１の電位とほぼ同じ電位（例えば、０．４Ｖ）に設定される。これによって、第１のメモリセルＭＣ１からカットオフ電流が発生するのを抑制できる。

また、図７Ｂに示す例においても、選択セルＭＣ２＿Ｓに対する読み出し動作の際に、非選択セルＭＣ１，ＭＣ２が接続された主ビット線ＢＬ０，ＢＬ２，ＢＬ３及び副ビット線ｂＢＬ１，ｂＢＬ２，ｂＢＬ３に、電位（例えば、０．４Ｖ）が供給される。そのため、複数の非選択ビット対は充電状態となる。よって、ビット線に接続されたメモリセルに起因するＲＣ遅延の影響は受けず、次の読み出し動作又は書き込み動作に移行できる。
それゆえ、ＭＲＡＭの動作の高速化を図ることができる。

以上のように、図７Ａ及び図７Ｂに示す第２の読み出し動作によれば、選択セルに対して読み出し動作が実行されているときに、非選択セルが接続されたビット線に対しても電位が供給される。よって、非選択セルが接続されたビット線対は、充電状態になる。そのため、ビット線に接続されたＭＴＪ素子や選択トランジスタに起因するＲＣ遅延の影響を受けずに、続いて選択されるメモリセルに対して読み出し動作又はデータの読み出し後の書き込み動作を実行できる。それゆえ、本実施形態の第２の読み出し動作は、動作の遅延を生じることなく、連続したデータの読み出しを実行できる。

また、本実施形態においても、第１の実施形態と同様に、同じ主ビット線に共通接続された第１及び第２のメモリセルＭＣ１，ＭＣ２は、第１のメモリセルＭＣ１と第２のメモリセルＭＣ２とで、それぞれ異なった第１及び第２の副ビット線ｂＢＬ１，ｂＢＬ２に接続される。よって、副ビット線ｂＢＬ１，ｂＢＬ２の電位制御により、読み出し動作時のカットオフ電流の発生を防止できる。

したがって、本発明の第２の実施形態に係るＭＲＡＭによれば、第２の読み出し動作を用いることで、読み出しマージンの劣化を抑制できるとともに、ＭＲＡＭの読み出し動作を高速化できる。

［３］ 第３の実施形態
図８乃至図１３Ｂを用いて、本発明の第３の実施形態に係るＭＲＡＭについて説明する。尚、本実施形態において、第１及び第２の実施形態と同一部材に関しては、同一符号を付し、詳細な説明は省略する。

（１） 基本構成
図８を用いて、本発明の第３の実施形態に係るＭＲＡＭの基本構成について、説明する。本発明の第３の実施形態は、第１及び第２領域１１，１２内に設けられた第１及び第２のメモリセルＭＣ１，ＭＣ２とビット線対との接続関係が、第１の実施形態と異なっている。尚、第１及び第２のメモリセルＭＣ１，ＭＣ２をそれぞれ構成しているＭＴＪ素子ＭＴＪ１，ＭＴＪ２と選択トランジスタＴｒ１，Ｔｒ２との接続関係は、第１の実施形態と同様であるため、詳細な説明は省略する。

第１領域１１内の複数の第１のメモリセルＭＣ１において、第１のＭＴＪ素子の一端は主ビット線ＢＬ１に接続される。第１の選択トランジスタＴｒ１の電流経路の一端は、主ビット線ＢＬ１と１組のビット線対をなす副ビット線ｂＢＬ１に接続される。

複数の第２領域１２内に設けられる複数の第２のメモリセルＭＣ２において、第２の選択トランジスタＴｒ２の電流経路の一端が主ビット線ＢＬ１に接続され、第２のＭＴＪ素子ＭＴＪ２の一端が第１の副ビット線ｂＢＬ１に接続される。
このように、本実施形態においても、第１の実施形態と同様に、第１領域１１内に設けられた複数の第１のメモリセルＭＣ１と第２領域１２内に設けられた複数の第２のメモリセルＭＣ２は、それぞれ同じ主ビット線ＢＬ１に共通接続される。また、第１領域１１内の第１のメモリセルＭＣ１及び第２領域１２内の第２のメモリセルＭＣ２は、それぞれ異なった副ビット線ｂＢＬ１，ｂＢＬ２に接続される。

さらに、本実施形態が第１の実施形態と相違するのは、主ビット線ＢＬ１と第２の副ビット線ｂＢＬ２に対する第２のメモリセルＭＣの接続関係において、第２の選択トランジスタＴｒ２の電流経路の一端が主ビット線ＢＬ１に接続され、ＭＴＪ素子ＭＴＪ２の一端が副ビット線ｂＢＬ２に接続されていることである。
即ち、本実施形態では、第２のメモリセルＭＣ２を構成している素子ＭＴＪ２，Ｔｒ２のビット線対ＢＬ１，ｂＢＬ２に対する接続関係が、第１のメモリセルＭＣ１を構成している素子ＭＴＪ１，Ｔｒ１のビット線対ＢＬ１，ｂＢＬ１に対する接続関係と反対の関係になっている。

以上のように、ビット線対に対するメモリセルＭＣ１，ＭＣ２の構成素子の接続関係が、第１領域１１と第２領域１２とで反対となっていても、異なる副ビット線ｂＢＬ１，ｂＢＬ２が各領域１１，１２内のメモリセルＭＣ１，ＭＣ２にそれぞれ接続されていれば、副ビット線ｂＢＬ１，ｂＢＬ２の電位を個別に制御できる。

つまり、選択セルを含まない領域のメモリセルが接続される副ビット線ｂＢＬ１，ｂＢＬ２の電位を、主ビット線ＢＬ１とほぼ同じ電位に設定することで、選択セルを含まない領域において、メモリセルが含む選択トランジスタに起因するカットオフ電流の発生を防止できる。

したがって、本発明の第３の実施形態に係るＭＲＡＭによっても、第１の実施形態と同様に、メモリセルのカットオフ電流に起因する読み出しマージンの劣化を抑制できる。

（２） 全体構成
以下、図９乃至図１２を用いて、本発明の第３の実施形態に係るＭＲＡＭのメモリセルアレイ領域の構成について、説明する。

（２−１） 回路構成
図９を用いて、本発明の第３の実施形態に係るＭＲＡＭの回路構成について説明する。

図９は、本実施形態に係るＭＲＡＭのメモリセルアレイ領域の等価回路を示している。

本実施形態において、ビット線対ＢＬ１，ｂＢＬ１をなす主ビット線ＢＬ１及び副ビット線ｂＢＬ１に対して、第１領域１１内の複数のメモリセルＭＣ１は、第１の実施形態に示す例（図２参照）と同様の回路構成で、接続されている。

即ち、第１のメモリセルＭＣ１を構成している第１のＭＴＪ素子ＭＴＪの一端が、第１の主ビット線ＢＬ１が接続され、第１のメモリセルＭＣ１を構成している第１の選択トランジスタＴｒ１の電流経路の一端が、副ビット線ｂＢＬ１に接続されている。

第１領域１１内の第１のメモリセルＭＣ１が接続された主ビット線対ＢＬ１には、第２の領域１２内に設けられた複数の第２のメモリセルＭＣ２も接続されている。主ビット線ＢＬ１に接続された第２のメモリセルＭＣ２に対して、この主ビット線ＢＬ１とビット線対をなしているのは、第２のビット線ｂＢＬ２である。
このように、本実施形態においても、同じ主ビットＢＬ１に接続される複数の第１及び第２のメモリセルＭＣ１，ＭＣ２は、第１領域１１内の第１のメモリセルＭＣ１と第２領域１２内の第２のメモリセルＭＣ２とで、それぞれ異なった副ビット線ｂＢＬ１，ｂＢＬ２に接続される。

第１の主ビット線ＢＬ１に接続された第２のメモリセルＭＣ２において、第１の主ビット線ＢＬ１には、第２の選択トランジスタＴｒ２の電流経路の一端が接続される。また、第１の主ビット線ＢＬ１に接続された第２のメモリセルＭＣ２において、第１の主ビット線ＢＬ１とビット線対ＢＬ１，ｂＢＬ２をなす第２の副ビット線ｂＢＬ２には、第２のＭＴＪ素子ＭＴＪ２の一端が接続される。
また、第１領域１１内の複数のメモリセルＭＣ１に対して、第２の副ビット線ｂＢＬ２とビット線対をなしているビット線は、第２の主ビット線ＢＬ２である。
このビット線対ＢＬ２，ｂＢＬ２に接続される第１のメモリセルＭＣ１は、ビット線対ＢＬ１，ｂＢＬ１に接続されるメモリセルＭＣ１と同様の接続関係によって、１組のビット線対ＢＬ２，ｂＢＬ２に接続される。即ち、第２の主ビット線ＢＬ２にＭＴＪ素子ＭＴＪ１の一端が接続され、第２の副ビット線ｂＢＬ２に選択トランジスタＴｒ１の電流経路の一端が接続される。

このように、ビット線対ＢＬ１，ｂＢＬ１とメモリセルＭＣ１との接続関係と同様の回路構成によって、第１領域１１内の複数の第１のメモリセルＭＣ１は、第１のＭＴＪ素子ＭＴＪ１の一端が主ビット線ＢＬ０，ＢＬ３に接続され、第１の選択トランジスタＴｒ１の電流経路の一端が副ビット線ｂＢＬ０，ｂＢＬ３に接続されている。

また、第２のビット線ＢＬ２は、第２領域１２内の複数のメモリセルＭＣ２に対しては、第３の副ビット線ｂＢＬ３とビット線対をなしている。
ビット線対ＢＬ２，ｂＢＬ３に接続される第２のメモリセルＭＣ２は、ビット線対ＢＬ１，ｂＢＬ２に対するメモリセルＭＣ２の接続関係と同様に、ビット線ＢＬ２，ｂＢＬ３に接続される。即ち、メモリセルＭＣ２を構成している選択トランジスタＴｒ２の電流経路の一端が第２の主ビット線ＢＬ２に接続され、メモリセルＭＣ２を構成しているＭＴＪ素子ＭＴＪ１の一端が第３の副ビット線ｂＢＬ３に接続される。

このように、ビット線対ＢＬ１，ｂＢＬ２とメモリセルＭＣ２との接続関係と同様の回路構成によって、第２領域１２内の複数の第２のメモリセルＭＣ２は、選択トランジスタＴｒ１の電流経路の一端が主ビット線ＢＬ０，ＢＬ３に接続され、ＭＴＪ素子ＭＴＪ１の一端が副ビット線ｂＢＬ０，ｂＢＬ１に接続される。

以上のように、本発明の第３の実施形態に係るＭＲＡＭのメモリセルアレイ１０においても、同じ主ビット線ＢＬ１に接続される第１及び第２領域１１，１２の複数のメモリセルＭＣ１，ＭＣ２は、第１のメモリセルＭＣ１と第２のメモリセルＭＣ２とで、それぞれ異なった副ビット線ｂＢＬ１、ｂＢＬ２に接続される。

さらに、本実施形態では、同じ主ビット線ＢＬ１に接続される第１及び第２領域１１，１２内の複数のメモリセルＭＣ１，ＭＣ２において、第２のメモリセルＭＣ２を構成している素子とビット線対との接続関係が、第１のメモリセルを構成している素子とビット線対との接続関係とは反対になっている。

図９に示される回路構成を有する本実施形態に係るＭＲＡＭにおいても、第１の実施形態に係るＭＲＡＭと同様に、第１領域１１内の第１のメモリセルＭＣ１と第２領域１２内の第２のメモリセルＭＣ２は、同じ主ビット線ＢＬ１に共通接続されていても、それぞれ異なった副ビット線ｂＢＬ１，ｂＢＬ２に接続されているので、第１及び第２のメモリセルＭＣ１，ＭＣ２とで、個別に副ビット線ｂＢＬ１，ｂＢＬ２の電位が制御できる。

それゆえ、選択セルを含まない領域のメモリセルに対し、主ビット線と副ビット線とのの設定電位を同じにでき、カットオフ電流の発生を防止できる。

以上のように、本発明の第３の実施形態のＭＲＡＭによれば、第１の実施形態のＭＲＡＭと同様に、読み出しマージンの劣化を抑制できる。

（２−２） 構造
図１０乃至図１２を用いて、本発明の第３の実施形態に係るＭＲＡＭの構造について説明する。図１０は、本実施形態に係るＭＲＡＭのメモリセルアレイ１０のレイアウトを示している。図１１は、図１０のＣ−Ｃ’線に沿う断面構造を示し、図１２は、図１０のＤ−Ｄ’線に沿う断面構造を示している。

図１０乃至図１２に示すように、本実施形態に係るＭＲＡＭのメモリセルアレイ１０内には、第１領域１１と第２領域１２とが設けられている。第１領域１１内のアクティブ領域ＡＡ内には、第１のメモリセルＭＣ１が設けられている。また、第２領域１２内のアクティブ領域ＡＡ内には、第２のメモリセルＭＣ２が設けられている。尚、第１の実施形態と同様に、１つのアクティブ領域ＡＡ内には、２つのメモリセルが形成される。

本実施形態において、例えば、第１領域１１と第２領域１２との間に、ビット線切り替え領域１５が設けられている。このビット線切り替え領域１５内に形成された切り替え配線２００やビアＶ２などによって、第１領域１１内に設けられた配線層Ｍ１，Ｍ３と第２領域１２内に設けられた配線層Ｍ１，Ｍ３との接続関係が切り替えられる。

図１０乃至図１２に示すように、例えば、第１の主ビット線ＢＬ１は、第１のメモリセルＭＣ１が設けられる第１領域１１内において、層間絶縁膜１９０上に設けられた第３の配線層Ｍ３からなる。一方、第２のメモリセルＭＣ２が設けられている第２領域１２において、主ビット線ＢＬ１は、第１の配線層Ｍ１からなる。また、例えば、副ビット線ｂＢＬ１は、第１領域１１内において、第１の配線層Ｍ１からなる。それに対して、第２領域１２内において、副ビット線ｂＢＬ１は、第３の配線層Ｍ３からなる。

このように、本実施形態のＭＲＡＭのメモリセルアレイ１０では、ビット線とメモリセルとの接続関係を、第１領域１１内と第２領域１２内とで互いに反対にするために、同一の主ビット線ＢＬ０〜ＢＬ３又は副ビット線ｂＢＬ０〜ｂＢＬ３であっても、第１領域１１内と第２領域１２内とでそれぞれ異なった配線層Ｍ１，Ｍ３から形成される。

そのため、図１１に示すように、ビット線切り替え領域１５が、第１領域１１と第２領域との間のメモリセルアレイ１０内に設けられ、第１領域１１内からビット線切替え領域１５内に引き出された第３の配線層Ｍ３（主ビット線ＢＬ１）は、例えば、第２の配線層Ｍ２（切り替え配線２００）と２つのビアＶ１，Ｖ２を介して、第２領域１２内からビット線切り替え領域１５内に引き出された第１の配線層Ｍ１に接続される。これによって、第１のメモリセルＭＣ１と第２のメモリセルＭＣ２とに共通に用いられる主ビット線ＢＬ１が形成される。

また、図１２に示すように、第１領域１１内からビット線切替え領域１５内に引き出された第１の配線層Ｍ１（副ビット線ｂＢＬ１）は、例えば、コンタクトＣ４を介して、ダミーアクティブ領域ＤＡＡ（半導体基板１１０）内に設けられた拡散層１４５に接続される。第２領域１２内からビット線切り替え領域１５内に引き出された第３の配線層Ｍ３は、ビアＶ１，Ｖ２、コンタクトＣ５及び２つの配線層Ｍ１，Ｍ２を介して、拡散層１４５に接続される。この拡散層１４５が電流経路（切り替え配線）となって、第１領域１１内の配線層Ｍ１と第２領域１２内の配線層Ｍ３とが接続され、第１のメモリセルＭＣ１と第２のメモリセルとに共通に用いられる第１の副ビット線ｂＢＬ１が形成される。

本実施形態のように、１つのビット線が、第１の配線層Ｍ１と第３の配線層Ｍ３とからなる場合、例えば、第１の主ビット線ＢＬ１は、第１の領域１１内では直線状の形状を有し、第２領域１２内ではジグザグ状の形状を有した平面構造となる。又は、例えば、第１の副ビット線ｂＢＬ１は、第１領域１１内ではジグザグ状の形状を有し、第２領域１２内では直線状の形状を有した平面構造となる。

尚、第２の配線層Ｍ２は、第１及び第３の配線層を接続するための切り替え配線２００として機能すると共に、例えば、ＭＴＪ素子ＭＴＪ１，ＭＴＪ２の下部電極１８０としても機能する。

また、本実施形態において、メモリセルアレイ１０（半導体基板１１０）内に設けられるアクティブ領域ＡＡのレイアウトが、例えば、第１領域１１内と第２領域１２内とで、異なっている。

具体的には、ｘ方向に配列される複数のアクティブ領域ＡＡにおいて、第２領域１２内のアクティブ領域ＡＡは、第１領域１１内のアクティブ領域ＡＡと同一直線上に、配列されていない。第２領域１２内のアクティブ領域ＡＡは、第１領域１１内のアクティブ領域ＡＡに対して、ｙ方向にずれたレイアウトとなっている。尚、アクティブ領域ＡＡは、各領域１１，１２内では、ｘ方向及びｙ方向に沿ってアレイ状にそれぞれ配列されている。

これによって、ビット線切り替え領域１５内において、切り替え配線として機能する各配線層Ｍ１〜Ｍ３及び拡散層（ダミーアクティブ領域ＤＡＡ）の形状を直線状とできる。このように、アクティブ領域ＡＡのレイアウトを第１領域１１と第２領域１２とで異ならせることによって、第１の配線層Ｍ１と第３の配線層との接続を、複雑な形状の切り替え配線（第２の配線層Ｍ２）を用いずとも行える。

図１０乃至図１２に示すように、本実施形態に係るＭＲＡＭのメモリセルアレイ１０内には、第１領域１１と第２領域１２との間に、ビット線切り替え領域１５が設けられている。このビット線切り替え領域１５内に形成される切り替え配線１４５，２００によって、第１領域１１内で主又は副ビット線となる配線層Ｍ１，Ｍ３と第２領域１２内で主又は副ビット線となる配線層Ｍ３，Ｍ１との接続関係が、切り替えられる。

これによって、本実施形態の第１領域１１内に設けられるメモリセルＭＣ１と第２領域１２内に設けられるメモリセルＭＣ２とのビット線対に対する接続関係において、メモリセルＭＣ１，ＭＣ２の各々は、同じ第１の主ビット線ＢＬ１に接続され、第１のメモリセルＭＣ１は第１の副ビット線ｂＢＬ１に接続され、第２のメモリセルＭＣ２は第２の副ビット線ｂＢＬ２に接続される。また、本実施形態のＭＲＡＭのメモリセルアレイ１０では、ビット線切り替え領域１５内に形成される切り替え配線１４５，２００によって、第２のメモリセルＭＣ２を構成している選択トランジスタの電流経路の一端が主ビット線ＢＬ１に接続され、第２のメモリセルＭＣ２を構成しているＭＴＪ素子の一端が副ビット線ｂＢＬ２に接続される。

尚、第１領域１１内に設けられた配線層Ｍ１〜Ｍ３と第２領域１２内に設けられた配線層Ｍ１〜Ｍ３とを接続するための切り替え配線層の構造、又は、第１領域１１内のアクティブ領域ＡＡ（ＭＣ１）と第２領域１２内のアクティブ領域ＡＡ内のアクティブ領域ＡＡ（ＭＣ２）のレイアウトは、図１０乃至図１２に示す構造に限定されるものではなく、適宜変更可能である。

（３） 動作
以下、図１３Ａ及び図１３Ｂを用いて、本発明の第３の実施形態に係るＭＲＡＭの読み出し動作について、説明する。本実施形態に係るＭＲＡＭも、第１の実施形態に係るＭＲＡＭと同様の原理に基づいて動作するため、詳細な説明は省略する。

また、図１３Ａ及び図１３Ｂを用いて説明する読み出し動作では、上述の第１の読み出し動作を用いた場合について述べ、第１の実施形態と同じ動作については、詳細な説明を省略する。

図１３Ａは、第１領域１１内に設けられた第１のメモリセルＭＣ１＿Ｓに対する読み出し動作を説明するための模式図である。
はじめに、第１の実施形態と同様に、選択されたワード線ＷＬ１＿Ｓが高電位に設定されることで、選択セルＭＣ１＿Ｓを構成している選択トランジスタＴｒ１＿Ｓはオン状態となる。
その後、選択セルＭＣ１＿Ｓが接続されたビット線対ＢＬ１，ｂＢＬ１のうち、第１の主ビット線（選択ビット線）ＢＬ１が高電位（例えば、０．４Ｖ）に設定され、第１の副ビット線ｂＢＬ１が低電位（たとえば、０Ｖ）に設定される。そして、読み出し電流Ｉｒが、選択セルＭＣ１＿Ｓ内のＭＴＪ素子ＭＴＪ１＿Ｓから選択トランジスタＴｒ１の電流経路へと流れる。これによって、ＭＴＪ素子ＭＴＪ１＿Ｓのトンネル抵抗値に応じて、第１の主ビット線ＢＬ１の電位が変動する。そして、主ビット線ＢＬ１に接続されたセンスアンプＳ／Ａがその変動量を検知し、選択セルＭＣ１＿Ｓに記憶されたデータが判別される。

選択セルＭＣ１＿Ｓと同じ主ビット線ＢＬ１に接続された第２領域１２内の第２のメモリセルＭＣ２において、第２のメモリセルＭＣ２は、選択セルＭＣ１＿Ｓが接続された副ビット線ｂＢＬ１とは異なった副ビット線ｂＢＬ２に接続されている。選択セルＭＣ１＿Ｓに対するデータの読み出し時、この副ビット線ｂＢＬ２は、例えば、選択セルＭＣ１＿Ｓが接続された主ビット線ＢＬ１と同じ電位（例えば、０．４Ｖ）に設定される。

この場合、選択された主ビット線ＢＬ１に接続された第２のメモリセル（非選択セル）ＭＣ２において、そのメモリセルＭＣ２が接続された主ビット線ＢＬ１の電位と副ビット線ｂＢＬ２の電位は実質的に同じとなるため、ビット線対ＢＬ１，ｂＢＬ２間の電位差はなくなる。それゆえ、選択セルＭＣ１＿Ｓと同じ主ビット線ＢＬ１に接続された第２領域１２内の非選択セルＭＣ２において、非選択セルＭＣ２を構成している選択トランジスタＴｒ２に起因するカットオフ電流が発生しない。

したがって、選択セルＭＣ１＿Ｓが接続された主ビット線ＢＬ１の電位に対して、第２の領域１２内の非選択セルＭＣのカットオフ電流がビット線ＢＬ１の電位を変動させることはない。即ち、選択ビット線ＢＬ１に対するセンシングに悪影響を及ぼすカットオフ電流の総量が減少される。

図１３Ｂは、第２領域１２内に設けられた第２のメモリセルＭＣ２＿Ｓに対する読み出し動作を説明するための模式図である。

第１領域１１内のメモリセルＭＣ１に対する読み出し動作と同様に、選択されたワード線ＷＬ２＿Ｓが高電位に設定され、選択セルＭＣ２＿Ｓを構成している選択トランジスタＴｒ２＿Ｓはオン状態となる。
その後、選択セルＭＣ２＿Ｓが接続されたビット線対ＢＬ１，ｂＢＬ２のうち、第１の主ビット線ＢＬ１が高電位（例えば、０．４Ｖ）に設定され、第２の副ビット線ｂＢＬ２が低電位（たとえば、０Ｖ）に設定される。本実施形態では、第２領域１２内のメモリセルＭＣ２において、主ビット線ＢＬ１及び副ビット線ｂＢＬ２に対するメモリセルＭＣ２の構成素子ＭＴＪ２，Ｔｒ２の接続関係が、主ビット線ＢＬ１及び副ビット線ｂＢＬ１に対する第１領域１１内のメモリセルＭＣ１の構成素子ＭＴＪ１，Ｔｒ１の接続関係とは逆になっている。

そのため、第２領域１２内の選択セルＭＣ２に対して、読み出し電流Ｉｒは、選択セルＭＣ２＿Ｓ内の選択トランジスタＴｒ２の電流経路からＭＴＪ素子ＭＴＪ２＿Ｓへと流れる。これによって、ＭＴＪ素子ＭＴＪ２＿Ｓのトンネル抵抗値に応じて、主ビット線ＢＬ１の電位が変動する。主ビット線ＢＬ１に接続されたセンスアンプＳ／Ａが、その変動量を検知し、選択セルＭＣ２＿Ｓに記憶されたデータが判別される。

選択セルＭＣ２＿Ｓと同じ主ビット線ＢＬ１に接続された第１のメモリセルＭＣ１において、第１のメモリセルＭＣ１は、選択セルＭＣ２＿Ｓが接続された第１の副ビット線ｂＢＬ２とは異なった第２の副ビット線ｂＢＬ１に接続されている。選択セルＭＣ２＿Ｓに対するデータの読み出し時、この副ビット線ｂＢＬ１は、例えば、選択セルＭＣ２＿Ｓが接続された主ビット線ＢＬ１と同じ電位（例えば、０．４Ｖ）に設定される。

この場合、選択された主ビット線ＢＬ１に接続された第１領域１１内の非選択セルＭＣ１において、非選択セルＭＣ１が接続された主ビット線ＢＬ１の電位と副ビット線ｂＢＬ１の電位は実質的に同じになるため、ビット線対ＢＬ１，ｂＢＬ１間の電位差はなくなる。
それゆえ、選択セルＭＣ２＿Ｓと同じ主ビット線ＢＬ１に接続された第１領域１１内の非選択セルＭＣ１において、非選択セルＭＣ１を構成している選択トランジスタＴｒ１に起因するカットオフ電流が発生しない。即ち、選択ビット線に対するセンシングに悪影響を及ぼすカットオフ電流の総量が減少される。

したがって、選択セルＭＣ２＿Ｓが接続された主ビット線ＢＬ１の電位に対して、第１の領域１１内の非選択セルのカットオフ電流が電位変動を引き起こすことはない。

以上のように、本発明の第３の実施形態に係るＭＲＡＭによれば、第１の実施形態のＭＲＡＭと同様に、特に、カットオフ電流に起因する読み出しマージンの劣化を抑制できる。

尚、第２の実施形態で述べた第２の読み出し動作を用いても、本実施形態に係るＭＲＡＭの読み出し動作を実行できる。本実施形態に係るＭＲＡＭに第２の読み出し動作を適用した場合には、第１の実施形態と同様に、読み出しマージンの劣化を抑制するとともに、ＭＲＡＭの動作の高速化を図ることが可能となる。

［４］ 第４の実施形態
第１乃至第３の実施形態で述べたように、１つのアクティブ領域ＡＡ内には、２つのメモリセルが設けられ、それら２つのメモリセル内の選択トランジスタはソース／ドレイン拡散層の１つを共有し、共有ノードをなしている。そして、２つのメモリセル内にそれぞれ含まれるＭＴＪ素子の一端と選択トランジスタの共有ノードとが、１組のビット線対に接続されている。このような回路構成を有する２つのメモリセルは、セル群と呼ばれる。

本発明の第４の実施形態は、セル群の半導体基板上におけるレイアウトに関する。以下、図１４乃至図１８を用いて、本発明の第４の実施形態に係るＭＲＡＭについて、説明する。

（１） 構造
図１４乃至図１７を用いて、本発明の第４の実施形態に係るＭＲＡＭの構造について、説明する。

図１４は、本実施形態に係るＭＲＡＭのメモリセルアレイ１０のレイアウトを示している。図１５は図１４のＰ−Ｐ’線に沿う断面構造を図示し、図１６は図１４中のＱ−Ｑ’線に沿う断面構造を図示している。また、図１７は、図１４中のＲ−Ｒ’線に沿う断面構造を図示している。尚、図１６及び図１７において、部材の明確化のため、層間絶縁膜の図示は省略している。また、図１６及び図１７中において、手前方向及び奥行き方向に設けられた部材については、破線で示している。

図１４乃至図１７に示すように、メモリセルアレイ１０の第１及び第２領域１１，１２内には、複数のアクティブ領域ＡＡが設けられている。第１領域１１内の１つのアクティブ領域ＡＡ内には、第１及び第２の実施形態と同様に、２つのメモリセル、即ち、１つのセル群Ｇ１Ａ、Ｇ１Ｂが設けられている。第１領域１１内と同様に、第２領域１２内の１つのアクティブ領域ＡＡ内に対しても、１つのセル群Ｇ２Ａ，Ｇ２Ｂが設けられている。本実施形態において、１つメモリセルのセルサイズは、８Ｆ^２となる。

尚、第１領域１１内において、セル群Ｇ１Ａ，Ｇ１Ｂをそれぞれ構成しているＭＴＪ素子ＭＴＪ１Ａ，ＭＴＪ１Ｂ及び選択トランジスタＴｒ１Ａ，Ｔｒ１Ｂの構造は、第１乃至第３の実施形態で述べたＭＴＪ素子及び選択トランジスタの構造と同様である。また、第２領域１２内のセル群Ｇ１Ａ，Ｇ１Ｂ内にそれぞれ含まれているＭＴＪ素子ＭＴＪ２Ａ、ＭＴＪ２Ｂ及び選択トランジスタＴｒ２Ａ，Ｔｒ２Ｂの構造も、第１乃至第３の実施形態で述べたＭＴＪ素子及び選択トランジスタと同様である。それゆえ、本実施形態では、ＭＴＪ素子ＭＴＪ１Ａ〜ＭＴＪ２Ｂ及び選択トランジスタＴｒ１Ａ〜Ｔｒ２Ｂの構造の詳細な説明は省略する。

第１領域１１内において、主ビット線ＢＬ０〜ＢＬ３及び副ビット線ｂＢＬ０〜ｂＢＬ３は直線状の形状を有し、ｘ方向に延在している。主ビット線ＢＬ０〜ＢＬ３は、例えば、第３の配線層Ｍ３からなり、副ビット線ｂＢＬ０〜ｂＢＬ３は、例えば、第２の配線層Ｍ２からなる。第１及び第２領域１１，１２内において、ビット線のレイアウトは、主ビット線ＢＬ０〜ＢＬ３と副ビット線ｂＢＬ０〜ｂＢＬ３とがｙ方向に交互に並ぶようにそれぞれ配置されている。

主ビット線ＢＬ０〜ＢＬ３には、各セル群Ｇ１Ａ，Ｇ１Ｂ，Ｇ２Ａ，Ｇ２Ｂが含んでいるＭＴＪ素子ＭＴＪ１Ａ，ＭＴＪ１Ｂの一端が接続される。
副ビット線ｂＢＬ０〜ｂＢＬ３には、各セル群Ｇ１Ａ，Ｇ１Ｂ，Ｇ２Ａ，Ｇ２Ｂの共有ノードが、第１の配線層Ｍ１（以下、引き出し配線２５０と呼ぶ）及びビアＶ１を介して、接続される。共有ノードは、上述のように、各セル群Ｇ１Ａ，Ｇ１Ｂ，Ｇ２Ａ，Ｇ２Ｂが含んでいる２つの選択トランジスタが共有する１つのソース／ドレイン拡散層１４２からなる（例えば、図４参照）。
引き出し配線２５０は、ソース／ドレイン拡散層１４２上のコンタクトＣ２Ａ，Ｃ２Ｂに接続される。引き出し配線Ｍ１は、１つのアクティブ領域ＡＡ上の２つのワード線間に配置され、１つの主ビット線と１つの副ビット線とにまたがって、ワード線の延在方向（ｙ方向）に延在している。

第１領域１１内の複数のセル群Ｇ１Ａ，Ｇ１Ｂにおいて、引き出し配線２５０は、コンタクト２Ａ（共有ノード）から同じ方向（例えば、図１４中の紙面上側）に引き出される。また、第２領域１２内の複数のセル群Ｇ２Ａ，Ｇ２Ｂにおいても、引き出し配線２５０は、コンタクト２Ｂ（共有ノード）から同じ方向（例えば、図１４中の紙面上側）に引き出される
ｘ方向にそれぞれ隣り合う第１領域１１内のセル群Ｇ１Ａ，Ｇ１Ｂは、同じ主ビット線ＢＬ０〜ＢＬ４に接続される。また、ｘ方向に隣り合うセル群Ｇ１Ａ，Ｇ１Ｂは、引き出し配線２５０を介して、同じ副ビット線ｂＢＬ０〜ｂＢＬ４に接続される。

第１領域１１内において、ワード線ＷＬ１Ａ，ＷＬ１Ｂは、ｙ方向に延在している。ワード線ＷＬ１Ａには、ｙ方向に隣り合うセル群Ｇ１Ａが共有接続される。ワード線ＷＬ１Ａは、例えば、セル群Ｇ１Ａに含まれている選択トランジスタＴｒ１Ａのゲート電極からなる。ワード線ＷＬ１Ｂには、ｙ方向に隣り合うセル群Ｇ１Ｂが共有接続される。ワード線ＷＬ１Ｂは、例えば、セル群Ｇ１Ｂに含まれている選択トランジスタＴｒ１Ｂのゲート電極からなる。
ｙ方向に隣り合うセル群Ｇ１Ａ，Ｇ１Ｂは、それぞれ異なるビット線対に接続される。但し、各セル群Ｇ１Ａ，Ｇ１Ｂの構成素子とビット線対との接続関係は同じになっている。第１領域１１内において、斜め方向に隣り合うセル群Ｇ１Ａ，Ｇ１Ｂは、それぞれ異なるビット線に接続されるが、各セル群の構成素子とビット線対との接続関係は同じとなっている。
斜め方向に隣り合うセル群Ｇ１Ａ，Ｇ１Ｂは、ワード線を互いに共有しない。このため、セル群Ｇ１Ｂで用いられるワード線ＷＬ１Ｂは、ｘ方向に隣接する２つのセル群Ｇ１Ａの間を通過するだけで、セル群Ｇ１Ａに接続されない。
また、セル群Ｇ１Ｂで用いられるビット線対（例えば、ビット線対ＢＬ２、ｂＢＬ２）は、ｙ方向に隣り合う２つのセル群Ｇ１Ａ間を通過するだけで、セル群Ｇ１Ａに接続されない。

このように、本実施形態に係るＭＲＡＭのメモリセルアレイ１０において、第１領域１１内に設けられるセル群Ｇ１Ａ，Ｇ１Ｂは、ｘ方向に隣り合うセル群、ｙ方向に隣り合うセル群及び斜め方向に隣り合うセル群が、並進関係を成している。尚、並進関係とは、並進対称である関係を意味する。

第２領域１２内に設けられたセル群Ｇ２Ａ，Ｇ２Ｂも、第１領域内のセル群Ｇ１Ａ，Ｇ１Ｂと同様に、ｘ方向に隣り合うセル群、ｙ方向に隣り合うセル群及び斜め方向に隣り合うセル群のいずれもが、並進関係を成している。即ち、各セル群Ｇ２Ａ，Ｇ２Ｂが接続されるビット線対に対する接続関係が、隣り合うセル群間で同じとなっている。

第１及び第２領域１１，１２間には、ビット線切り替え領域１５が設けられている。ビット線切り替え領域１５内には、複数の切り替え配線２００が形成される。

本実施形態においては、これらの切り替え配線２００によって、第１領域１１内の第３の配線層Ｍ３と第２領域１２内の第３の配線層Ｍ３とが接続される。

図１４に示すように、副ビット線ｂＢＬ０〜ｂＢＬ３となる、例えば、第２の配線層Ｍ２は、直線状の形状を有し、ビット線切り替え領域１５上を経由して、第１領域１１から第２領域１２へ延在している。

一方、主ビット線ＢＬ１〜ＢＬ３となる、例えば、第３の配線層Ｍ３は、副ビット線ｂＢＬ０〜ｂＢＬ３と同じく直線状を有しているが、ビット線切り替え領域１５内で分断され、第１領域１１及び第２領域１２内にそれぞれ個別に設けられている。

そして、切り替え配線２００によって、第１領域１１内の第３の配線層Ｍ３と第２領域１２内の第３の配線層Ｍ３とが接続される。

例えば、第１領域１１内において第１の主ビット線ＢＬ１となる配線層Ｍ３は、切り替え配線２００を介して、第１領域１１内において第２の主ビット線ＢＬ２とｘ方向に同一直線上に位置する第２領域１２内の配線層Ｍ３に接続される。切り替え配線２００は、第１の副ビット線ｂＢＬ１（第２の配線層Ｍ２）下方を経由して、斜め方向に延在している。

このように、本実施形態では、切り替え配線２００によって、第１領域１１内の配線層Ｍ３と第２領域１２内の配線層Ｍ３とが接続され、１つの主ビット線が形成される。

以上のように、ｘ方向、ｙ方向及び斜め方向に隣り合うセル群が並進関係をなすメモリセルアレイ１０を有する本実施形態のＭＲＡＭにおいても、第１領域１１内の第１のセル群Ｇ１Ａ，Ｇ１Ｂ（メモリセル）と第２領域１２内の第２のセル群Ｇ２Ａ，Ｇ２Ｂは同じ主ビット線に共通に接続され、第１のセル群Ｇ１，Ｇ１Ｂと第２のセル群とでそれぞれ異なった副ビット線ｂＢＬ１，ｂＢＬ２に接続される。

したがって、本発明の第３の実施形態に係るＭＲＡＭにおいても、第１乃至第３の実施形態と同様に、カットオフ電流に起因する読み出しマージンの劣化を抑制できる。

尚、本実施形態においては、ビット線切り替え領域１５内に切り替え配線２００が設けられ、その切り替え配線２００によって、第１及び第２領域１１，１２内にそれぞれ設けられた配線層Ｍ３を接続し、主ビット線を構成する例について述べた。
しかし、それに限定されず、切り替え配線２００によって、第１及び第２領域１１，１２内にそれぞれ設けられた第２の配線層Ｍ２が接続されて、副ビット線ｂＢＬ０〜ｂＢＬ３が形成される場合においても、本実施形態と同様の効果が得られる。

（２） 回路構成及び動作
図１８を用いて、本発明の第３の実施形態に係るＭＲＡＭのメモリセルアレイ１０の回路構成及び動作について説明する。図１８は、本実施形態に係るＭＲＡＭのメモリセルアレイ１０の等価回路と、その動作を説明するための模式図である。

図１８に示すように、主ビット線ＢＬ０〜ＢＬ３及び副ビット線ｂＢＬ０〜ｂＢＬ３はｘ方向に延在している。また、複数のワード線ＷＬ１Ａ，ＷＬ１Ｂ，ＷＬ２Ａ，ＷＬ２Ｂは、ｙ方向に延在している。ワード線ＷＬ１Ａ，ＷＬ１Ｂは、第１領域１１内に設けられ、ワード線ＷＬ２Ａ，ＷＬ２Ｂは、第２領域１２内に設けられる。

第１及び第２領域１１，１２内には、複数の第１のセル群Ｇ１Ａ，Ｇ１Ｂ，Ｇ２Ａ，Ｇ２Ｂが、それぞれ設けられている。

第１領域１１内のセル群Ｇ１Ａには、ワード線ＷＬ１Ａが用いられ、ワード線ＷＬ１Ａはｙ方向に隣り合う複数のセル群Ｇ１Ａに共有接続される。第１領域１１内のセル群Ｇ１Ｂには、ワード線ＷＬ１Ｂが用いられ、ワード線ＷＬ１Ｂはｙ方向に隣り合う複数のセル群Ｇ１Ｂに共有接続される。尚、ワード線ＷＬ１Ｂは、ｘ方向に隣り合う２つのセル群Ｇ１Ａ間を通過するのみで、ワード線ＷＬ１Ｂはセル群Ｇ１Ａに接続されない。

第１領域１１内のセル群Ｇ１Ａ，Ｇ１Ｂと同様に、第２領域１２内のセル群Ｇ２Ａには、ワード線ＷＬ２Ａが用いられ、第２領域１２内のセル群Ｇ２Ｂには、ワード線ＷＬ２Ｂが用いられる。

ワード線ＷＬ２Ａ，ＷＬ２Ｂはｙ方向に隣り合う複数のセル群Ｇ２Ａ，Ｇ２Ｂでそれぞれ共有接続される。尚、ワード線ＷＬ２Ｂは、ｘ方向に隣り合う２つのセル群Ｇ２Ａ間を通過するのみで、ワード線ＷＬ２Ｂはセル群Ｇ２Ａに共有接続されない。

図１８に示す例のメモリセルアレイ１０では、各ビット線対に対するＭＴＪ素子及び選択トランジスタの接続関係は、第１の実施形態（図２参照）とほぼ同様である。

例えば、同じ第１の主ビット線ＢＬ１に接続された第１及び第２領域１１，１２内のセル群Ｇ１Ａ，Ｇ２Ａにおいて、ＭＴＪ素子ＭＴＪ１Ａ，ＭＴＪ２Ｂの一端は主ビット線ＢＬ１に接続される。
そして、第１領域１１内のセル群Ｇ１Ａにおいて、そのセル群Ｇ１Ａ内の選択トランジスタＴｒ１Ａの電流経路の一端（共有ノード）は、第１の副ビット線ｂＢＬ１に接続される。一方、第２領域１２内のセル群Ｇ２Ａにおいて、そのセル群Ｇ２Ａ内の選択トランジスタＴｒ２Ａの電流経路の一端（共有ノード）は、第２の副ビット線ｂＢＬ２に接続される。

本実施形態のように、ｘ方向に隣り合うセル群、ｙ方向に隣り合うセル群、斜め方向に隣り合うセル群のいずれもが並進関係を成しているＭＲＡＭにおいても、同じ主ビット線ＢＬ１に共通接続された複数のセル群（メモリセル）Ｇ１Ａ，Ｇ１Ｂ，Ｇ２Ａ，Ｇ２Ｂは、第１領域１１内のセル群Ｇ１Ａ，Ｇ１Ｂと第２領域１２内のセル群Ｇ２Ａ，Ｇ２Ｂとで、それぞれ異なった副ビット線ｂＢＬ１，ｂＢＬ２に接続される。

図１８に示す本実施形態に係るＭＲＡＭのメモリセルアレイ１０は、上述の第１又は第２の読み出し動作を用いて、読み出し動作を実行することができる。ここでは、第１の読み出し動作を用い、第１領域１１内の選択セルＭＣ１＿Ｓに対して、データの読み出しを行う場合について説明する。

図１８に示すように、セル群Ｇ１Ａ内の選択セルＭＣ１＿Ｓに用いられるワード線ＷＬ１Ａ＿Ｓが高電位に設定され、選択セルＭＣ１＿Ｓ内の選択トランジスタＴｒ１＿Ｓがオン状態となる。

そして、選択セルＭＣ１＿Ｓに用いられるビット線対ＢＬ１，ｂＢＬ１の電位が制御される。第１の主ビット線ＢＬ１は高電位（例えば、０．４Ｖ）、第１の副ビット線ｂＢＬ１は低電位（例えば、０Ｖ）に設定される。
この際、選択セルＭＣ１＿Ｓと同じ主ビット線ＢＬ１に接続された第２領域１２内の複数のセル群Ｇ２Ｂにおいて、それらのセル群２ＧＢに用いられる第２の副ビット線ｂＢＬ２の電位が、主ビット線ＢＬ１の電位とほぼ同じ電位（例えば、０．４Ｖ）に設定される。このため、第２領域１２内のセル群Ｇ２Ｂが接続されるビット線対ＢＬ１，ｂＢＬ２間の電位差が小さくなる。これによって、同じ主ビット線ＢＬ１に接続された第１及び第２領域１１，１２内の複数のセル群Ｇ１Ａ，Ｇ２Ａにおいて、第２領域１２内のセル群Ｇ２Ａ（メモリセル）からカットオフ電流が発生するのを防止できる。

したがって、第１領域１１内の選択セルからデータを読み出す際に、カットオフ電流に起因して、選択セルが接続された主ビット線ＢＬ１の電位が変動するのを防止できる。

また、ビット線対ＢＬ１，ｂＢＬ２に接続された第２領域１２内の選択セルに対して読み出し動作を行う際には、次のようになる。

選択セルに用いられるワード線が高電位に設定され、選択セル内の選択トランジスタがオン状態とされる。
そして、第２領域１２内の選択セルが接続される第１の主ビット線ＢＬ１が高電位（例えば、０．４Ｖ）に設定され、第２の副ビット線ｂＢＬ２は低電位（例えば、０Ｖ）に設定される。一方、選択セルと同じ主ビット線ＢＬ１に共通接続された第１領域１１内の複数のセル群Ｇ１Ａにおいて、それらのセル群Ｇ１Ａに接続された副ビット線ｂＢＬ１の電位は、主ビット線ＢＬ１とほぼ同じ電位（例えば、０．４Ｖ）に設定される。

これによって、第１領域１１内のセル群（非選択セル）Ｇ１Ａが接続されるビット線対ＢＬ１，ｂＢＬ１の電位差が小さくなり、第１領域１１内のセル群Ｇ１Ａからカットオフ電流が発生するのを防止できる。

したがって、第２領域１２内の選択セルＭＣ２＿Ｓからデータを読み出す際に、カットオフ電流に起因して、選択ビット線ＢＬ１の電位が変動するのを防止できる。

以上のように、本実施形態のように、ｘ方向、ｙ方向及び斜め方向に隣接するセル群が並進関係をなすＭＲＡＭのメモリセルアレイ１０において、同じ主ビット線に共通接続された第１領域１１内のセル群Ｇ１Ａ，Ｇ１Ｂ及び第２領域１２内のセル群Ｇ２Ａ，Ｇ２Ｂを、それぞれ異なる副ビット線ｂＢＬ１，ｂＢＬ２に接続することができる。

したがって、本発明の第４の実施形態によれば、第１乃至第３の実施形態と同様に、特に、カットオフ電流に起因する読み出しマージンの劣化を抑制できる。

尚、本実施形態のＭＲＡＭには、第２の読み出し動作も適用できる。この場合には、非選択セルが接続されたビット線対の電位が、高電位（例えば、０．４Ｖ）に設定される。これによって、読み出しマージンの劣化を抑制できると共に、読み出し動作の際にビット線の充放電に起因する動作の遅延が抑制され、本実施形態のＭＲＡＭの読み出し動作を高速化できる。

［５］ 第５の実施形態
図１９及び図２０を用いて、本発明の第５の実施形態に係るＭＲＡＭについて、説明する。尚、第１乃至第４の実施形態と同一部材に関しては、同一符号を付し、詳細な説明は省略する。

第１乃至第４の実施形態においては、メモリセルアレイ１０内に複数の領域１１，１２が設けられ、ビット線のレイアウトを工夫したり、切り替え配線を用いたりすることで、ビット線対とメモリセルとの接続関係を、各領域１１，１２内に設けられたメモリセルＭＣ１，ＭＣ２で異ならせていた。

本発明の第５の実施形態においては、隣り合うメモリセルのレイアウトを工夫することで、読み出しマージンの劣化を抑制できると共に、メモリセルアレイ１０内のレイアウトの簡略化及び製造工程の簡略化を図ることができる例について、述べる。

以下、図１８及び図１９を用いて、本発明の第４の実施形態に係るＭＲＡＭについて、説明する。

（１） 構造
図１９を用いて、本発明の第５の実施形態に係るＭＲＡＭのメモリセルアレイ１０の構造について説明する。

図１９は、本実施形態に係るＭＲＡＭのメモリセルアレイ１０のレイアウトを示している。尚、第１乃至第４の実施形態と同一部材に関しては、同一符号を付し、詳細な説明は省略する。ここで、メモリセル（セル群）のｘ方向に沿う断面構造は、第４の実施形態に示す図１５と実質的に同様であるため、詳細な説明は省略する。また、引き出し配線２５０のｙ方向に沿う断面構造は、第４の実施形態に示す図１６と実質的に同じであるため、詳細な説明は省略する。

図１９に示すように、本発明の第５の実施形態のＭＲＡＭのメモリセルアレイ１０は、第１乃至第４の実施形態のメモリセルアレイ１０とは異なって、第１領域と第２領域とに分割されていない。本実施形態に係るＭＲＡＭのメモリセルアレイ１０は、ｘ方向に隣り合う第１及び第２のセル群Ｇ１，Ｇ２が鏡像関係となるように、複数のセル群Ｇ１，Ｇ２がメモリセルアレイ１０内に配置される。ここで、鏡像関係とは、隣り合うセル群がｙ方向に反転した関係である。

図１９に示す例では、１つの第１のセル群Ｇ１と、そのセル群Ｇ１と鏡像関係をなす第２のセル群Ｇ２が、例えば、ｘ方向に沿って交互に配置されている。同じワード線ＷＬ１に共有接続されている複数のセル群Ｇ１は、例えば、並進関係をなして、ｙ方向に配置されている。これと同様に、同じワード線ＷＬ２に共有接続されている複数のセル群Ｇ２は、例えば、並進関係をなして、ｙ方向に沿って配置されている。セル群Ｇ１の斜め方向に隣接するセル群に用いられるワード線は、ｘ方向に隣り合うセル群Ｇ１とセル群Ｇ２との間を通過するのみである。

尚、セル群Ｇ１，Ｇ２のレイアウトは、図１９に示す例に限定されない。例えば、並進関係をなすセル群Ｇ１を複数個続けて、ｘ方向に沿って配置し、それらと隣り合うように、セル群Ｇ１と鏡像関係をなすセル群Ｇ２を複数個続けて、ｘ方向に沿って配置してもよい。

本実施形態では、主ビット線ＢＬ０〜ＢＬ３及び副ビット線ｂＢＬ０〜ｂＢＬ３は、直線状の形状を有し、メモリセルアレイ１０上をｘ方向に延在している。

主ビット線ＢＬ０〜ＢＬ３と副ビット線ｂＢＬ０〜ｂＢＬ３とは、主ビット線と副ビット線が、ｙ方向に沿って交互に配置されている。つまり、１つの主ビット線ＢＬ１が、２つの副ビット線ｂＢＬ１，ｂＢＬ２に挟み込まれたレイアウトとなっている。
主ビット線から副ビット線へ引き出される引き出し配線２５０の向きは、セル群Ｇ１とセル群Ｇ２とで互いに反対にされる。これによって、本実施形態においては、１つの主ビットに接続される複数のセル群（メモリセル）Ｇ１，Ｇ２が、それぞれ異なる副ビット線に接続される。

このように、ｘ方向に隣り合い、鏡像関係をなすセル群Ｇ１，Ｇ２が、ビット線の延在方向に沿ってメモリセルアレイ１０内に配置されることで、同じ主ビット線に共通接続される複数のセル群Ｇ１，Ｇ２を、それぞれ異なる副ビット線に接続できる。

それゆえ、切り替え配線を設けたり、ビット線やアクティブ領域のレイアウトを工夫したりしなくとも、同じ主ビット線に共通接続される複数のセル群（メモリセル）を、引き出し配線の引き出し方向をそれぞれ異ならせることによって、容易にセル群毎にそれぞれ異なった副ビット線に接続させることができる。したがって、本発明の第５の実施形態に係るＭＲＡＭによれば、メモリセルアレイ１０内のレイアウトの簡略化及びＭＲＡＭの製造工程を簡略化できる。

また、本実施形態によれば、メモリセルアレイ１０内の第１領域と第２領域との間に、切り替え配線を形成するためのビット線切り替え領域を設けずともよくなり、チップサイズを縮小できる。

したがって、本発明の第５の実施形態に係るＭＲＡＭによれば、第１乃至第４の実施形態のＭＲＡＭと同様に、カットオフ電流に起因する読み出しマージンの劣化を抑制できる。それとともに、本実施形態によれば、ＭＲＡＭのレイアウト及び製造工程の簡略化を図ることができる。

（２） 回路構成及び動作
以下、図２０を用いて、本発明の第５の実施形態に係るＭＲＡＭの読み出し動作について、説明する。図２０は、本実施形態に係るＭＲＡＭのメモリセルアレイ１０の等価回路と、その動作を説明するための模式図である。

ビット線対ＢＬ０〜ＢＬ３，ｂＢＬ０〜ｂＢＬ３に対する第１及び第２のセル群Ｇ１，Ｇ２の接続関係は、主ビット線ＢＬ０〜ＢＬ３ごとに、ほぼ同様である。以下では、主ビット線ＢＬ１に接続された複数のセル群Ｇ１，Ｇ２を例に説明する。

図２０に示すように、同じ主ビット線ＢＬ１に共通接続された複数のセル群Ｇ１，Ｇ２は、例えば、第１のセル群Ｇ１と第２のセル群Ｇ２とがｘ方向に沿って交互に配置されている。第２のセル群Ｇ２は、図１９において、第１のセル群Ｇ１に対して鏡像関係となすようにメモリセルアレイ１０内に配置されたセル群である。

第１の主ビット線ＢＬ１に共通接続されたセル群Ｇ１，Ｇ２において、ＭＴＪ素子ＭＴＪ１，ＭＴＪ２の一端（第１、第３の端子）が主ビット線ＢＬ１に接続されている。そして、セル群Ｇ１に含まれる２つの選択トランジスタＴｒ１の電流経路の一端（共有ノード）は第１の副ビット線ｂＢＬ１に接続され、これに対し、セル群Ｇ２に含まれる２つの選択トランジスタＴｒ２の電流経路の一端（共有ノード）は、セル群Ｇ１とは異なり、第２の副ビット線ｂＢＬ２に接続される。

ここで、第１の主ビット線ＢＬ１に接続された１つの第１のセル群Ｇ１に含まれるメモリセル（選択セル）ＭＣ１＿Ｓからデータを読み出す場合について、説明する。本実施形態では、上述の第１読み出し動作を用いた例について説明する。

はじめに、選択セルＭＣ１＿Ｓが接続されたワード線ＷＬ１＿Ｓが、高電位に設定され、選択セルＭＣ１＿Ｓを構成している選択トランジスタＴｒ１＿Ｓがオン状態となる。

そして、選択セルＭＣ１＿Ｓが接続されたビット線対ＢＬ１，ｂＢＬ１において、第１の主ビット線ＢＬ１の電位が高電位（例えば、０．４Ｖ）に設定され、第１の副ビット線ｂＢＬ１の電位が低電位（例えば、０Ｖ）に設定される。これによって、選択セルＭＣ＿１＿Ｓ内に読み出し電流Ｉｒが流れ、選択セルＭＣ１＿Ｓ内のＭＴＪ素子ＭＴＪ１＿Ｓのデータが読み出される。

この際、選択セルＭＣ１＿Ｓ（セル群Ｇ１）と第１の同じ主ビット線ＢＬ１に共通接続されたセル群Ｇ２において、第２の副ビット線ｂＢＬ２の電位は、主ビット線ＢＬ１とほぼ同じ電位（例えば、０．４Ｖ）に設定される。これによって、セル群Ｇ２が接続されたビット線対ＢＬ１，ｂＢＬ２間の電位は同じになり、セル群Ｇ２内の選択トランジスタに起因するカットオフ電流の発生は防止される。それゆえ、非選択のセル群Ｇ２からのカットオフ電流によって、主ビット線ＢＬ１の電位が変動することが低減される。

また、第２のセル群Ｇ２内のメモリセルに対してデータの読み出しを実行する場合には、副ビット線ｂＢＬ１，ｂＢＬ２に対する設定電位が、第１のセル群Ｇ１に対する読み出し動作と反対となる。即ち、主ビット線ＢＬ１の電位が高電位（例えば、０．４Ｖ）に設定され、セル群Ｇ２が接続された第２の副ビット線ｂＢＬ２の電位が低電位（例えば、０Ｖ）に設定される。そして、セル群Ｇ１が接続された第１の副ビット線ｂＢＬ１の電位が主ビット線とほぼ同じ電位（例えば、０．４Ｖ）に設定される。
これによって、非選択のセル群Ｇ１からのカットオフ電流により、選択セル（セル群Ｇ２）が接続された主ビット線ＢＬ１の電位が変動することが低減される。

以上のように、本発明の第４の実施形態によれば、カットオフ電流に起因する読み出しマージンの劣化を抑制できる。

尚、本実施形態のＭＲＡＭには、第２の読み出し動作も適用できる。この場合には、非選択セルが接続されたビット線対の電位が、高電位（例えば、０．４Ｖ）に設定される。これによって、読み出しマージンの劣化を抑制できると共に、読み出し動作の際にビット線の充放電に起因する動作の遅延が抑制され、本実施形態のＭＲＡＭの読み出し動作を高速化できる。

Ｂ． その他
本発明の例によれば、読み出しマージンの劣化を抑制できる。

尚、本発明の第１乃至第４の実施形態においては、抵抗性記憶素子としてＭＴＪ素子を用いたＭＲＡＭを、本発明の例に係る半導体メモリとして説明した。しかし、本発明の例は、ＭＲＡＭに限定されるものではなく、メモリセルが、少なくとも１つの記憶素子と、その記憶素子に対して、選択スイッチ素子として機能するＭＩＳトランジスタとから構成される半導体メモリに適用できる。例えば、結晶相の変化を利用する記憶素子を用いたＰＲＡＭ（Phase change Random Access Memory）や、電圧の印加により抵抗値が大きく変化することを利用した記憶素子を用いたＲｅＲＡＭ（Resistive Random Access Memory）にも適用可能である。本発明の例をＰＲＡＭやＲｅＲＡＭに適用した場合においても、本発明の各実施形態で述べた効果と同様の効果が得られる。

本発明の例は、上述の実施形態に限定されるものではなく、その要旨を逸脱しない範囲で、各構成要素を変形して具体化できる。また、上述の実施形態に開示されている複数の構成要素の適宜な組み合せにより種々の発明を構成できる。例えば、上述の実施形態に開示される全構成要素から幾つかの構成要素を削除してもよいし、異なる実施形態の構成要素を適宜組み合わせてもよい。

第１の実施形態に係るＭＲＡＭの基本構成を説明するための等価回路図。 第１の実施形態に係るＭＲＡＭのメモリセルアレイの等価回路図。 第１の実施形態に係るＭＲＡＭのメモリセルアレイのレイアウトを示す平面図。 図３のＡ−Ａ’線に沿う断面図。 図３のＢ−Ｂ’線に沿う断面図。 第１の実施形態に係るＭＲＡＭの読み出し動作を説明するための図。 第１の実施形態に係るＭＲＡＭの読み出し動作を説明するための図。 第２の実施形態に係るＭＲＡＭの読み出し動作を説明するための図。 第２の実施形態に係るＭＲＡＭの読み出し動作を説明するための図。 第２の実施形態に係るＭＲＡＭの基本構成を説明するための等価回路図。 第３の実施形態に係るＭＲＡＭのメモリセルアレイの等価回路図。 第３の実施形態に係るＭＲＡＭのメモリセルアレイのレイアウトを示す平面図。 図１０のＣ−Ｃ’線に沿う断面図。 図１０のＤ−Ｄ’線に沿う断面図。 第３の実施形態に係るＭＲＡＭの読み出し動作を説明するための図。 第３の実施形態に係るＭＲＡＭの読み出し動作を説明するための図。 第４の実施形態に係るＭＲＡＭのメモリセルアレイのレイアウト。 図１４のＰ−Ｐ’線に沿う断面図。 図１４のＱ−Ｑ’線に沿う断面図。 図１４のＲ−Ｒ’線に沿う断面図。 第４の実施形態に係るＭＲＡＭの等価回路及び読み出し動作を説明するための図。 第５の実施形態に係るＭＲＡＭのメモリセルアレイのレイアウトを示す平面図。 第５の実施形態に係るＭＲＡＭの回路構成及び読み出し動作を説明するための図。

符号の説明

１０：メモリセルアレイ、１１：第１領域、１２：第２領域、１５：ビット線切り替え領域、ＡＡ：アクティブ領域、ＭＣ１：第１のメモリセル、ＭＣ２：第２のメモリセル、ＭＣ１＿Ｓ，ＭＣ２＿Ｓ：選択セル、ＭＴＪ１，ＭＴＪ２：ＭＴＪ素子、Ｔｒ１，Ｔｒ２：選択トランジスタ、ＢＬ０〜ＢＬ３：主ビット線、ｂＢＬ０〜ｂＢＬ３：副ビット線、ＷＬ１，ＷＬ２，ＷＬ１Ａ，ＷＬ１Ｂ：ワード線、Ｓ／Ａ：センスアンプ、１１０：半導体基板、１２０：ゲート絶縁膜、１３０：ゲート電極（ワード線）、１４１，１４２：ソース／ドレイン拡散層、１４５：拡散層（切り替え配線）、Ｍ１〜Ｍ３：配線層、１５０：素子分離絶縁膜、１９０：層間絶縁膜、２００：切り替え配線、２５０：引き出し配線、Ｍ１〜Ｍ３：配線層、Ｖ１，Ｖ２：ビア、Ｃ１〜Ｃ５：コンタクト。

Claims (5)

1. 第１の主ビット線と、
   前記第１の主ビット線と１組のビット線対をなす第１の副ビット線と、
   前記第１の主ビット線の延在方向と交差する方向に延びる第１のワード線と、
   第１の端子と第２の端子とを有し、前記第１の端子が前記第１の主ビット線に接続される第１の抵抗性記憶素子と、
   第１の電流経路と、前記第１のワード線に接続される第１のゲート電極とを有し、前記第１の電流経路の一端が前記第１の抵抗性記憶素子の前記第２の端子に接続され、前記第１の電流経路の他端が前記第１の副ビット線に接続される第１の選択トランジスタと、
   前記第１の主ビット線と１組のビット線対をなす第２の副ビット線と、
   前記第１の主ビット線の延在方向と交差する方向に延びる第２のワード線と、
   第３の端子と第４の端子を有し、前記第３の端子が前記第１の主ビット線に接続される第２の抵抗性記憶素子と、
   第２の電流経路と、前記第２のワード線に接続される第２のゲート電極とを有し、前記第２の電流経路の一端が前記第２の抵抗性記憶素子の前記第４の端子に接続され、前記第２の電流経路の他端が前記第２の副ビット線に接続される第２の選択トランジスタと、
   を具備することを特徴する半導体メモリ。
2. 第１の主ビット線と、
   前記第１の主ビット線と１組のビット線対をなす第１の副ビット線と、
   前記第１の主ビット線の延在方向と交差する方向に延びる第１のワード線と、
   第１の端子と第２の端子とを有し、前記第１の端子が前記第１の主ビット線に接続される第１の抵抗性記憶素子と、
   第１の電流経路と、前記第１のワード線に接続される第１のゲート電極とを有し、前記第１の電流経路の一端が前記第１の抵抗性記憶素子の第２の端子に接続され、前記第１の電流経路の他端が前記第１の副ビット線に接続される第１の選択トランジスタと、
   前記第１の主ビット線と１組のビット線対をなす第２の副ビット線と、
   前記第１の主ビット線の延在方向と交差する方向に延びる第２のワード線と、
   第３の端子と第４の端子とを有し、前記第３の端子が前記第２の副ビット線に接続される第２の抵抗性記憶素子と、
   第２の電流経路と、前記第２のワード線に接続される第２のゲート電極とを有し、前記第２の電流経路の一端が前記第２の抵抗性記憶素子の前記第４の端子に接続され、前記第２の電流経路の他端が前記第１の主ビット線に接続される第２の選択トランジスタと、
   を具備することを特徴する半導体メモリ。
3. 前記第２の副ビット線と１組のビット線対をなす第２の主ビット線と、
   第５の端子と第６の端子とを有し、前記第２の主ビット線に前記第５の端子が接続される第３の抵抗性記憶素子と、
   第３の電流経路と、前記第１のワード線に接続される第３のゲート電極とを有し、前記第３の電流経路の一端が前記第３の抵抗性記憶素子の前記第６の端子に接続され、前記第３の電流経路の他端が前記第２の副ビット線に接続される第３の選択トランジスタと、
   をさらに具備することを特徴とする請求項１又は２に記載の半導体メモリ。
4. 前記第１のメモリセルに読み出し動作を実行する際に、
   前記第１の主ビット線を高電位に設定し、
   前記第１の副ビット線を低電位に設定し、
   前記第２の副ビット線を前記第１の主ビット線と同じ電位に設定する、
   ことを特徴とする請求項１乃至３に記載の半導体メモリ。
5. 前記第１のメモリセルに読み出し動作を実行する際に、
   前記第１の主ビット線を高電位に設定し、
   前記第１の副ビット線を低電位に設定し、
   前記第２の副ビット線を前記第１の主ビット線と同じ電位に設定し、
   前記第２の主ビット線を前記第１の主ビット線と同じ電位に設定する、
   ことを特徴とする請求項３に記載の半導体メモリ。

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