JP2008198317A - 半導体記憶装置及びそのデータ書き込み／読み出し方法 - Google Patents

Abstract

【課題】１ビットあたりのメモリセル面積を縮小する。
【解決手段】半導体記憶装置は、メモリセルＭＣを構成する第１乃至第３の抵抗性記憶素子ＭＴＪ１、ＭＴＪ２、ＭＴＪ３と、第１のソース／ドレイン電極が第１の抵抗性記憶素子の一端に接続され、第２のソース／ドレイン電極が第３の抵抗性記憶素子の一端に接続された第１のトランジスタＴｒ１と、第３のソース／ドレイン電極が第２の抵抗性記憶素子の一端に接続され、第４のソース／ドレイン電極が第３の抵抗性記憶素子の一端に接続された第２のトランジスタＴｒ２と、第３の抵抗性記憶素子の他端に接続された第１のビット線ＢＬ１と、第１及び第２の抵抗性記憶素子の他端に接続された第２のビット線ＢＬ２と、第１のトランジスタのゲート電極に接続された第１のワード線ＷＬ１と、第２のトランジスタのゲート電極に接続された第２のワード線ＷＬ２とを具備する。
【選択図】 図１

Description

本発明は、メモリセルに抵抗性記憶素子を利用し、抵抗性記憶素子を流れる電流によって情報の書き込みを行う半導体記憶装置に係り、特に、２つのトランジスタと３つの抵抗性記憶素子とで１つのメモリセル単位が構成された半導体記憶装置及びそのデータ書き込み／読み出し方法に関する。

近年、ＰＲＡＭ（Phase change Random Access Memory）やＭＲＡＭ（Magnetoresistive Random Access Memory）などの記憶素子に抵抗性素子を利用した半導体メモリが注目され開発が行われている。前者は、抵抗性記憶素子に書き込み電流を流して素子の結晶構造を相変化させることで抵抗値が変化することを利用して情報を記憶する半導体メモリである。後者は、ＭＴＪ（Magnetic Tunnel Junction）と呼ばれる二枚の強磁性体の間に絶縁膜を挟み一方の強磁性層（固定層）の磁化方向を固定し且つ他方の強磁性層（記録層）の磁化方向を自由に反転可能とさせた構造の磁気抵抗素子を記憶素子に用い、記録層と固定層の相対的な磁化方向に応じて抵抗値が変化する所謂磁気抵抗効果を利用して情報を記憶する半導体メモリである。特に、ＭＲＡＭは、不揮発性、高速動作、高集積性、高信頼性を兼ね備えるという特長を持つため、ＳＲＡＭ、ＰＳＲＡＭ（Pseudo SRAM）、ＤＲＡＭなどを置き換え可能なメモリデバイスとして期待され開発が進められている。

従来、ＭＲＡＭの書き込み方式としては、書き込み配線を流れる電流によって誘起された磁場によって記録層の磁化方向を反転させる、所謂電流誘導磁場書き込み方式が一般的であった。一方、偏極スピン電流注入による磁化反転を利用した、所謂スピン注入ＭＲＡＭが近年注目を集めている（例えば，特許文献１、非特許文献１など）。本方式では、スピン注入磁化反転に必要な電流量（反転閾値電流）は磁気抵抗素子を流れる電流密度で規定されるため、磁気抵抗素子の面積を縮小するに従って反転閾値電流量は減少する。つまり、反転閾値電流もスケーリングされるため、ギガビット級のＭＲＡＭを実現可能な技術として期待されている。

スピン注入ＭＲＡＭの書き込み動作は、磁気抵抗素子に反転閾値電流以上の書き込み電流を流すことで行われ、その書き込まれるデータの極性は磁気抵抗素子を流れる書き込み電流の方向によって決定される。読み出し動作は、従来の電流誘導磁場書き込み方式のＭＲＡＭと同様、磁気抵抗素子に定電流を流してビット線電位を読み出すか、または定電圧を印加して磁気抵抗素子を流れる電流を読み出すことで行われる。つまり、スピン注入ＭＲＡＭのメモリセルには、従来の電流誘導磁場書き込み方式ＭＲＡＭの場合に必要であった書き込みワード線は必要とされない。例えば、一般的な１Ｔｒ＋１ＭＴＪ型のメモリセルでは、ＭＴＪ素子の一端が第１のビット線に接続され、ＭＴＪ素子の他端がトランジスタの一方のソース／ドレイン電極に接続され、トランジスタの他方のソース／ドレイン電極は第２のビット線に接続され、トランジスタのゲート電極はワード線に接続される、という接続構成をとることが一般的である。この場合のメモリセルサイズは８Ｆ^２である（Ｆは最小加工寸法）。

一方、現状で最も広く使われているＲＡＭは、ＤＲＡＭである。ＭＲＡＭがＤＲＡＭを置換するためには、チップ製造コストすなわちチップ面積をＤＲＡＭと同等かそれよりも小さくする必要がある（一般的なＤＲＡＭのセルサイズは８Ｆ^２）。一般的に、半導体メモリのチップサイズ縮小には、そのチップ面積内に占める割合が高いメモリセルのセルサイズを縮小することが最も効果が大きい。従って、低コストのスピン注入ＭＲＡＭを実現するためには、そのセルサイズをＤＲＡＭのセルサイズ（８Ｆ^２）よりも小さくする必要がある。一方、従来のスピン注入ＭＲＡＭのセルサイズは、前述したように８Ｆ^２であり、ＤＲＡＭと同等程度であった。
米国特許第5,695,864号明細書 2005 IEDM Technical Digest, pp.473-pp.476, Dec. 2005,

本発明は、１ビットあたりのメモリセル面積を縮小することが可能な半導体記憶装置及びそのデータ書き込み／読み出し方法を提供する。

本発明の第１の視点による半導体記憶装置は、第１のメモリセルを構成する第１乃至第３の抵抗性記憶素子と、第１のゲート電極と第１のソース／ドレイン電極と第２のソース／ドレイン電極とを有し、前記第１のソース／ドレイン電極が前記第１の抵抗性記憶素子の一端に接続され、前記第２のソース／ドレイン電極が前記第３の抵抗性記憶素子の一端に接続された第１のトランジスタと、第２のゲート電極と第３のソース／ドレイン電極と第４のソース／ドレイン電極とを有し、前記第３のソース／ドレイン電極が前記第２の抵抗性記憶素子の一端に接続され、前記第４のソース／ドレイン電極が前記第３の抵抗性記憶素子の前記一端に接続された第２のトランジスタと、前記第３の抵抗性記憶素子の他端に接続された第１のビット線と、前記第１及び第２の抵抗性記憶素子の他端に接続された第２のビット線と、前記第１のゲート電極に接続された第１のワード線と、前記第２のゲート電極に接続された第２のワード線とを具備し、前記第１乃至第３の抵抗性記憶素子のそれぞれは、磁化方向が固定された固定層と磁化方向が可変な記録層と前記固定層及び前記記録層の間に設けられた絶縁層とを有するトンネル磁気抵抗素子であり、前記第１乃至第３の抵抗性記憶素子のそれぞれに書き込み電流を流すことで前記記録層の前記磁化方向を反転させ、前記書き込み電流の流れる向きに応じて前記固定層と前記記録層との相対的な磁化方向を平行又は反平行にし、前記第１乃至第３の抵抗性記憶素子の抵抗値を変化させる。

本発明の第２の視点による半導体記憶装置のデータ書き込み方法は、第１のメモリセルを構成する第１乃至第３の抵抗性記憶素子と、第１のゲート電極と第１のソース／ドレイン電極と第２のソース／ドレイン電極とを有し、前記第１のソース／ドレイン電極が前記第１の抵抗性記憶素子の一端に接続され、前記第２のソース／ドレイン電極が前記第３の抵抗性記憶素子の一端に接続された第１のトランジスタと、第２のゲート電極と第３のソース／ドレイン電極と第４のソース／ドレイン電極とを有し、前記第３のソース／ドレイン電極が前記第２の抵抗性記憶素子の一端に接続され、前記第４のソース／ドレイン電極が前記第３の抵抗性記憶素子の前記一端に接続された第２のトランジスタと、前記第３の抵抗性記憶素子の他端に接続された第１のビット線と、前記第１及び第２の抵抗性記憶素子の他端に接続された第２のビット線と、前記第１のゲート電極に接続された第１のワード線と、前記第２のゲート電極に接続された第２のワード線とを備え、前記第１のトランジスタをオンにすることで前記第１及び第３の抵抗性記憶素子に対して第１の書き込み電流を流し、前記第１の書き込み電流の向きに応じたデータを前記第１及び第３の抵抗性記憶素子に同時に書き込む第１の書き込み動作と、前記第２のトランジスタをオンにすることで前記第２及び第３の抵抗性記憶素子に対して第２の書き込み電流を流し、前記第２の書き込み電流の向きに応じたデータを前記第２及び第３の抵抗性記憶素子に同時に書き込む第２の書き込み動作とを具備する。

本発明の第３の視点による半導体記憶装置のデータ読み出し方法は、第１のメモリセルを構成する第１乃至第３の抵抗性記憶素子と、第１のゲート電極と第１のソース／ドレイン電極と第２のソース／ドレイン電極とを有し、前記第１のソース／ドレイン電極が前記第１の抵抗性記憶素子の一端に接続され、前記第２のソース／ドレイン電極が前記第３の抵抗性記憶素子の一端に接続された第１のトランジスタと、第２のゲート電極と第３のソース／ドレイン電極と第４のソース／ドレイン電極とを有し、前記第３のソース／ドレイン電極が前記第２の抵抗性記憶素子の一端に接続され、前記第４のソース／ドレイン電極が前記第３の抵抗性記憶素子の前記一端に接続された第２のトランジスタと、前記第３の抵抗性記憶素子の他端に接続された第１のビット線と、前記第１及び第２の抵抗性記憶素子の他端に接続された第２のビット線と、前記第１のゲート電極に接続された第１のワード線と、前記第２のゲート電極に接続された第２のワード線と、前記第１のビット線又は前記第２のビット線に接続された読み出し回路とを備え、前記第１のワード線を活性化することで第１及び第３の抵抗性記憶素子のデータを同時に読み出す第１の読み出し動作と、前記第２のワード線を活性化することで第２及び第３の抵抗性記憶素子のデータを同時に読み出す第２の読み出し動作とを具備し、前記第１の読み出し動作では、前記第１及び第３の抵抗性記憶素子と前記第１のトランジスタとの直列接続による合成抵抗を読み出し、前記第１及び第３の抵抗性記憶素子のデータを判別し、前記第２の読み出し動作では、前記第２及び第３の抵抗性記憶素子と前記第２のトランジスタとの直列接続による合成抵抗を読み出し、前記第２及び第３の抵抗性記憶素子のデータを判別する。

本発明によれば、１ビットあたりのメモリセル面積を縮小することが可能な半導体記憶装置及びそのデータ書き込み／読み出し方法を提供できる。

本発明の実施の形態を以下に図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。

尚、以下の実施形態では、半導体記憶装置として磁気ランダムアクセスメモリを例にあげ、抵抗性記憶素子としてＭＴＪ素子（磁気抵抗効果素子）を用いる。

［１］メモリセル
［１−１］回路構成
図１は、本発明の一実施形態に係る磁気ランダムアクセスメモリのメモリセルの等価回路図を示す。本図において、片矢印と両矢印とからなる記号はＭＴＪ素子を表し、片矢印側が固定層、両矢印側が記録層をそれぞれ表す。この記号の意味は、他の図面においても同様である。以下に、本発明の一実施形態に係る磁気ランダムアクセスメモリのメモリセルの回路構成について説明する。

図１に示すように、メモリセルＭＣ１は、２つのトランジスタＴｒ１、Ｔｒ２と３つのＭＴＪ素子ＭＴＪ１、ＭＴＪ２、ＭＴＪ３とで構成されている。

第１のトランジスタＴｒ１の電流経路（ソース／ドレイン電極）の一端は第１のＭＴＪ素子ＭＴＪ１の一端に接続され、第１のトランジスタＴｒ１の電流経路の他端がノードｎ１に接続されている。第１のトランジスタＴｒ１のゲートには第１のワード線ＷＬ１が接続されている。

第２のトランジスタＴｒ２の電流経路の一端は第２のＭＴＪ素子ＭＴＪ２の一端に接続され、第２のトランジスタＴｒ２の電流経路の他端がノードｎ１に接続されている。第２のトランジスタＴｒ２のゲートには第２のワード線ＷＬ２が接続されている。

第１及び第２のＭＴＪ素子ＭＴＪ１、ＭＴＪ２の他端は第２のビット線ＢＬ２に接続されている。第３のＭＴＪ素子ＭＴＪ３の一端はノードｎ１に接続され、第３のＭＴＪ素子ＭＴＪ３の他端は第１のビット線ＢＬ１に接続されている。

ＭＴＪ素子ＭＴＪ１、ＭＴＪ２、ＭＴＪ３は、磁化方向が固定された固定層（ピン層）Ｐと磁化方向が可変な記録層（フリー層）Ｆと固定層及び記録層間に設けられた絶縁層（非磁性層）とを含んで構成されている。

第１のＭＴＪ素子ＭＴＪ１の固定層Ｐは第１のトランジスタＴｒ１の電流経路の一端に接続され、第１のＭＴＪ素子ＭＴＪ１の記録層Ｆは第２のビット線ＢＬ２に接続されている。第２のＭＴＪ素子ＭＴＪ２の固定層Ｐは第２のトランジスタＴｒ２の電流経路の一端に接続され、第２のＭＴＪ素子ＭＴＪ２の記録層Ｆは第２のビット線ＢＬ２に接続されている。第３のＭＴＪ素子ＭＴＪ３の固定層Ｐは第１及び第２のトランジスタＴｒ１、Ｔｒ２の電流経路の他端に接続され、第３のＭＴＪ素子ＭＴＪ３の記録層Ｆは第１のビット線ＢＬ１に接続されている。

尚、図１では、ＭＴＪ素子ＭＴＪ１、ＭＴＪ２、ＭＴＪ３の記録層Ｆは全てビット線に接続され、固定層Ｐは全てトランジスタＴｒ１、Ｔｒ２のソース／ドレイン電極に接続されているが、ＭＴＪ素子ＭＴＪ１、ＭＴＪ２、ＭＴＪ３の固定層Ｐ及び記録層ＦとトランジスタＴｒ１、Ｔｒ２との接続関係は図１の関係に限定されない。例えば、ＭＴＪ素子ＭＴＪ１、ＭＴＪ２、ＭＴＪ３の固定層Ｐを全てビット線に接続し、記録層Ｆを全てトランジスタＴｒ１、Ｔｒ２のソース／ドレイン電極に接続することや、第３のＭＴＪ素子ＭＴＪ３のみ固定層Ｐを第１のビット線ＢＬ１に接続し、記録層Ｆを第１及び第２のトランジスタＴｒ１、Ｔｒ２の電流経路の他端に接続するなど、種々に変更することが可能である。

Ｘ方向において隣り合うメモリセルＭＣ１、ＭＣ２は、互いに同じビット線対ＢＬ１、ＢＬ２に接続されるが、このビット線対ＢＬ１、ＢＬ２との接続関係が互いに逆になっている。すなわち、メモリセルＭＣ１では、共有ノードｎ１が第１のビット線ＢＬ１に接続されるのに対し、メモリセルＭＣ２では、共有ノードｎ２が第２のビット線ＢＬ２に接続される。このように、Ｘ方向に隣り合うメモリセルＭＣ１、ＭＣ２は、鏡像関係を成している。ここで、鏡像関係とは、隣り合うセル群がビット線ＢＬの延在方向（Ｘ方向）に対して線対称な関係や、隣り合うセル群がＹ方向に反転した関係であることを意味する。

［１−２］レイアウト及び断面構造
図２は、本発明の一実施形態に係る磁気ランダムアクセスメモリのメモリセルのレイアウト図を示す。図３（ａ）は、図２のＩＩＩＡ−ＩＩＩＡ線に沿った断面図を示す。図３（ｂ）は、図２のＩＩＩＢ−ＩＩＩＢ線に沿った断面図を示す。以下に、本発明の一実施形態に係る磁気ランダムアクセスメモリのメモリセルのレイアウト及び断面構造について説明する。

図２、図３（ａ）及び（ｂ）に示すように、互いに隣り合う第１及び第２のビット線ＢＬ１、ＢＬ２は、同一の配線層で形成され、同一の方向（ここではＸ方向）に延在されている。互いに隣り合う第１及び第２のワード線ＷＬ１、ＷＬ２は、同一の配線層で形成され、第１及び第２のビット線ＢＬ１、ＢＬ２と交差する方向（ここではＹ方向）に延在されている。

第２のビット線ＢＬ２下には、第１及び第２のＭＴＪ素子ＭＴＪ１、ＭＴＪ２が配置されている。第１及び第２のＭＴＪ素子ＭＴＪ１、ＭＴＪ２間には、第１及び第２のワード線ＷＬ１、ＷＬ２が存在する。第１及び第２のＭＴＪ素子ＭＴＪ１、ＭＴＪ２下には、下部電極層１４−１、１４−２が配置されている。

第１のビット線ＢＬ１下には、第３のＭＴＪ素子ＭＴＪ３が配置されている。第３のＭＴＪ素子ＭＴＪ３下には、下部電極層１４−３が配置されている。この下部電極層１４−３は、第１のビット線ＢＬ１下から第２のビット線ＢＬ２下までワード線ＷＬ１、ＷＬ２の延在方向（ここではＹ方向）に延びている。

第２のビット線ＢＬ２下には、第１のトランジスタＴｒ１が配置されている。この第１のトランジスタＴｒ１は、第１のゲート電極と第１のソース／ドレイン拡散層Ｓ／Ｄ１と第２のソース／ドレイン拡散層Ｓ／Ｄ２とを有する。第１のゲート電極は、第１のワード線ＷＬ１からなる。第１及び第２のソース／ドレイン拡散層Ｓ／Ｄ１、Ｓ／Ｄ２は、第１のワード線ＷＬ１を挟んで第２のビット線ＢＬ２下に形成されている。

第２のビット線ＢＬ２下には、第２のトランジスタＴｒ２が配置されている。この第２のトランジスタＴｒ２は、第２のゲート電極と第２のソース／ドレイン拡散層Ｓ／Ｄ２と第３のソース／ドレイン拡散層Ｓ／Ｄ３とを有する。第２のゲート電極は、第２のワード線ＷＬ２からなる。第２及び第３のソース／ドレイン拡散層Ｓ／Ｄ２、Ｓ／Ｄ３は、第２のワード線ＷＬ３を挟んで第２のビット線ＢＬ２下に形成されている。

第２のソース／ドレイン拡散層Ｓ／Ｄ２は、第１及び第２のワード線ＷＬ１、ＷＬ２間に配置されている。この第２のソース／ドレイン拡散層Ｓ／Ｄ２は、第１のトランジスタＴｒ１の電流経路の一端として機能するとともに、第２のトランジスタＴｒ２の電流経路の一端として機能する。つまり、第２のソース／ドレイン拡散層Ｓ／Ｄ２は、第１及び第２のトランジスタＴｒ１、Ｔｒ２で共有された１つの拡散層で形成されている。

第１のソース／ドレイン拡散層Ｓ／Ｄ１上には、コンタクトＣ１が配置されている。このコンタクトＣ１により、第１のＭＴＪ素子ＭＴＪ１と第１のソース／ドレイン拡散層Ｓ／Ｄ１とが接続されている。

第３のソース／ドレイン拡散層Ｓ／Ｄ３上には、コンタクトＣ２が配置されている。このコンタクトＣ２により、第２のＭＴＪ素子ＭＴＪ２と第３のソース／ドレイン拡散層Ｓ／Ｄ３とが接続されている。

第２のソース／ドレイン拡散層Ｓ／Ｄ２上には、コンタクトＣ３が配置されている。このコンタクトＣ３により、第２のソース／ドレイン拡散層Ｓ／Ｄ２と下部電極層１４−３とが接続されている。

尚、メモリセルのレイアウト及び断面図は、図２、図３（ａ）及び（ｂ）に限定されない。例えば、第２のソース／ドレイン拡散層Ｓ／Ｄ２と第３のＭＴＪ素子ＭＴＪ３との接続方法は、次のように変更することも可能である。

図４に示すように、第２のソース／ドレイン拡散層Ｓ／Ｄ２は、第２のビット線ＢＬ２下から第１のビット線ＢＬ１下まで第１及び第２のワード線ＷＬ１、ＷＬ２の延在方向（ここではＹ方向）に延長し、第１のビット線ＢＬ１下に設けられたコンタクトＣ３及び下部電極層１４−３を介して第３のＭＴＪ素子ＭＴＪ３に接続してもよい。この場合、第１乃至第３のソース／ドレイン拡散層Ｓ／Ｄ１、Ｓ／Ｄ２、Ｓ／Ｄ３からなる素子領域を上から見ると、凸型形状となっている。凸型形状の素子領域は、ビット線ＢＬと平行な第１の部分とワード線ＷＬと平行な第２の部分とを有する。メモリセルＭＣ１を例に挙げると、第１の部分は第２のビット線ＢＬ２下に位置し、第２の部分は第１及び第２のワード線ＷＬ１、ＷＬ２間に位置する。

図５に示すように、第１及び第２のワード線ＷＬ１、ＷＬ２間に、例えばポリシリコン等からなる配線層１５を形成してもよい。この配線層１５は、第２のビット線ＢＬ２下から第１のビット線ＢＬ１下まで第１及び第２のワード線ＷＬ１、ＷＬ２の延在方向（ここではＹ方向）に延長される。ここで、配線層１５は、半導体基板１１上を這っており、第２のソース／ドレイン拡散層Ｓ／Ｄ２及び素子分離領域１２に接している。第１及び第２のワード線ＷＬ１、ＷＬ２間の第１のビット線ＢＬ１下には、コンタクトＣ３が配置される。このコンタクトＣ３及び下部電極層１４−３により、配線層１５と第３のＭＴＪ素子ＭＴＪ３とが接続される。

［１−３］ＭＴＪ素子
本発明の一実施形態に適用するＭＴＪ素子は、その構造や形状などは制限なく、種々に変更可能である。

ＭＴＪ素子は、絶縁層を１層有するシングルジャンクション構造でもよいし、絶縁層を２層有するダブルジャンクション構造でもよい。このダブルジャンクション構造のＭＴＪ素子は、第１の固定層と、第２の固定層と、第１及び第２の固定層間に設けられた記録層と、第１の固定層及び記録層間に設けられた第１の絶縁層と、第２の固定層及び記録層間に設けられた第２の絶縁層とを有する。

ＭＴＪ素子の平面形状は、図示する正方形に限定されない。例えば、ＭＴＪ素子の平面形状は、長方形、楕円、円、六角形、菱型、平行四辺形、十字型、ビーンズ型（凹型）等種々変更可能である。

ＭＴＪ素子における固定層及び記録層の磁化方向は、絶縁層の膜面に対して垂直方向に向く垂直磁化型でもよいし、絶縁層の膜面に対して平行方向に向く平行磁化型（面内磁化型）でもよい。

［２］書き込み方法
［２−１］スピン注入磁化反転技術による書き込み方法
本発明の一実施形態では、スピン注入磁化反転技術を用いたスピン注入書き込みを採用する。すなわち、ＭＴＪ素子の両端に電位差を印加して磁化反転閾値電流以上の書き込み電流を流すことで記録層の磁化方向を反転させ、書き込み電流の流れる向きに応じて固定層と記録層との相対的な磁化方向を平行又は反平行にする。

図６（ａ）及び（ｂ）は、本発明の一実施形態に係る磁気ランダムアクセスメモリのスピン注入書き込みの説明図を示す。尚、本図では、ＭＴＪ素子における固定層及び記録層の磁化方向は、便宜的に膜面に対して平行方向を向いているが、膜面に対して垂直方向に向いていても勿論よい。

“１”データを書き込む場合、図６（ａ）に示すように、ＭＴＪ素子ＭＴＪの固定層Ｐから記録層Ｆの方向に電流Ｉを流す。すなわち、電子ｅを記録層Ｆ側から固定層Ｐ側へ注入する。この時、固定層Ｐの磁化方向とは逆方向のスピンを持つ電子は記録層Ｆによって固定層Ｐ側に反射する。この反射した電子と記録層Ｆ内の電子との交換相互作用によるスピン角運動量の移動によって記録層Ｆは磁化反転する。これにより、固定層Ｐ及び記録層Ｆの磁化は逆方向に向き反平行状態となる。この状態を“１”データと規定する。

一方、“０”データを書き込む場合、図６（ｂ）に示すように、ＭＴＪ素子ＭＴＪの記録層Ｆから固定層Ｐの方向に電流Ｉを流す。すなわち、電子ｅを固定層Ｐ側から記録層Ｆ側へ注入する。この時、固定層Ｐはスピンフィルタとして働き、固定層Ｐの磁化方向とは逆方向のスピンを持つ電子は固定層Ｐ内を通過できず、結果として記録層Ｆには固定層Ｐの磁化方向と同方向のスピンを持つ電子のみが注入される。つまり、この場合、固定層Ｐはスピン注入源として働く。そして、“１”書き込みの場合と同様に、記録層Ｆに注入された電子と記録層Ｆ内の電子との交換相互作用によるスピン角運動量の移動によって記録層Ｆは磁化反転する。これにより、固定層Ｐ及び記録層Ｆの磁化は同じ方向に向き平行状態となる。この状態を“０”データと規定する。

［２−２］書き込み動作の概要
図７は、本発明の一実施形態に係る磁気ランダムアクセスメモリの書き込み動作の概要を説明するための図を示す。以下に、本発明の一実施形態に係るメモリセルの書き込み動作の概要について説明する。

図７に示すように、本発明の一実施形態では、１つのメモリセルＭＣが３つのＭＴＪ素子ＭＴＪ１、ＭＴＪ２、ＭＴＪ３で構成されている。そして、ここでは、第１及び第３のＭＴＪ素子ＭＴＪ１、ＭＴＪ３を有するセル部分をセル部Ａと規定し、第２及び第３のＭＴＪ素子ＭＴＪ２、ＭＴＪ３を有するセル部分をセル部Ｂと規定する。

このようなメモリセルＭＣへの書き込みは、セル部Ａに対して書き込み電流Ｉｗ１Ａを流す第１の書き込み動作と、セル部Ｂに対して書き込み電流Ｉｗ１Ｂを流す第２の書き込み動作と、メモリセル全体に書き込み電流Ｉｗ２を流す第３の書き込み動作とを有する。

第１の書き込み動作では、第１のトランジスタＴｒ１のゲートをオンにし、セル部Ａの第１及び第３のＭＴＪ素子ＭＴＪ１、ＭＴＪ３に対して書き込み電流Ｉｗ１Ａを流す。これにより、第１及び第３のＭＴＪ素子ＭＴＪ１、ＭＴＪ３には、書き込み電流Ｉｗ１Ａの向きに応じたデータが同時に書き込まれる（ＭＴＪ素子ＭＴＪ１とＭＴＪ素子ＭＴＪ３とには、逆データが書き込まれる）。

第２の書き込み動作では、第２のトランジスタＴｒ２のゲートをオンにし、セル部Ｂの第２及び第３のＭＴＪ素子ＭＴＪ２、ＭＴＪ３に対して書き込み電流Ｉｗ１Ｂを流す。これにより、第２及び第３のＭＴＪ素子ＭＴＪ２、ＭＴＪ３には、書き込み電流Ｉｗ１Ｂの向きに応じたデータが同時に書き込まれる（ＭＴＪ素子ＭＴＪ２とＭＴＪ素子ＭＴＪ３とには、逆データが書き込まれる）。

第３の書き込み動作では、第１及び第２のトランジスタＴｒ１、Ｔｒ２の両方のゲートをオンにし、メモリセル全体の第１乃至第３のＭＴＪ素子ＭＴＪ１、ＭＴＪ２、ＭＴＪ３に対して書き込み電流Ｉｗ２を流す。この際、第１及び第２のＭＴＪ素子ＭＴＪ１、ＭＴＪ２には書き込み電流Ｉｗ２の半分程度の分流電流（トランジスタのチャネル抵抗を無視すれば、第１及び第２のＭＴＪ素子ＭＴＪ１、ＭＴＪ２の抵抗比の逆数に応じた電流量）しか流れないため、第１及び第２のＭＴＪ素子ＭＴＪ１、ＭＴＪ２の記録層Ｆの磁化反転は起こらない。従って、第３のＭＴＪ素子ＭＴＪ３のみに、書き込み電流Ｉｗ２の向きに応じたデータが書き込まれる。

上述する第１乃至第３の書き込み動作の順番は、第１及び第２の書き込み動作の一方を行い、次に、第１及び第２の書き込み動作の他方を行い、その後、第３の書き込み動作を行う。

これは、次の理由による。第１の書き込み動作では、第１のＭＴＪ素子ＭＴＪ１に書き込むための書き込み電流Ｉｗ１Ａが第３のＭＴＪ素子ＭＴＪ３にも流れ、上述するように第１及び第３のＭＴＪ素子ＭＴＪ１、ＭＴＪ３の両方にデータが書き込まれる。同様に、第２の書き込み動作では、第２のＭＴＪ素子ＭＴＪ２に書き込むための書き込み電流Ｉｗ１Ｂが第３のＭＴＪ素子ＭＴＪ３にも流れ、上述するように第２及び第３のＭＴＪ素子ＭＴＪ２、ＭＴＪ３の両方にデータが書き込まれる。従って、第３の書き込み動作により第３のＭＴＪ素子ＭＴＪ３にデータを書き込んだ後に第１及び第２の書き込み動作を行うと、第１及び第２の書き込み動作時に書き込んだデータの組み合わせによっては，第３のＭＴＪ素子ＭＴＪ３のデータが書き換わってしまう場合がある。又は、第１及び第２の書き込み動作によって第１及び第２のＭＴＪ素子ＭＴＪ１、ＭＴＪ２に同一データを書き込んだ場合、第３のＭＴＪ素子ＭＴＪ３にもそれらと同じデータを書き込みたい場合は、第３の書き込み動作で第１及び第２の書き込み動作時の書き込み電流とは逆方向の書き込み電流を流して書き込み動作を行う必要がある。このため、第３の書き込み動作は、第１及び第２の書き込み動作を行った後に実行する。

尚、第１及び第２の書き込み動作は、どちらを先に実行してもよい。また、第３の書き込み動作は、例えば後述する書き込み方法の具体例２、３等を採用する場合は省略することも可能である。

［２−３］書き込み方法の具体例１
書き込み方法の具体例１は、１つのメモリセルＭＣに対して３回の書き込み動作を行う場合を含み、８レベルの書き込みを実現する方法である。

図８（ａ）乃至（ｈ）は、本発明の一実施形態に係るメモリセルへの書き込み方法の具体例１の説明図を示す。本図において、粗い点線矢印は１回目の書き込み動作を示し、細かい点線矢印は２回目の書き込み動作を示し、実線矢印は３回目の書き込み動作を示す。以下に、本発明の一実施形態に係るメモリセルへの書き込み方法の具体例１について説明する。尚、ここでは、第３のＭＴＪ素子ＭＴＪ３の固定層Ｐがノードｎに接続された回路を用いる。

図８（ａ）は、第１のＭＴＪ素子ＭＴＪ１に“０”データ、第２のＭＴＪ素子ＭＴＪ２に“０”データ、第３のＭＴＪ素子ＭＴＪ３に“１”データを書き込む場合の例である。このような書き込みは、次のような順序で行われる。まず、１回目の書き込み動作では、第１のトランジスタＴｒ１のゲートをオン状態にし、第１のＭＴＪ素子ＭＴＪ１の記録層Ｆから固定層Ｐに書き込み電流Ｉｗ１を流す。これにより、第１のＭＴＪ素子ＭＴＪ１の固定層Ｐ及び記録層Ｆの磁化は平行状態となり、第１のＭＴＪ素子ＭＴＪ１に“０”データが書き込まれる。次に、２回目の書き込み動作では、第２のトランジスタＴｒ２のゲートをオン状態にし、第２のＭＴＪ素子ＭＴＪ２の記録層Ｆから固定層Ｐに書き込み電流Ｉｗ２を流す。これにより、第２のＭＴＪ素子ＭＴＪ２の固定層Ｐ及び記録層Ｆの磁化は平行状態となり、第２のＭＴＪ素子ＭＴＪ２に“０”データが書き込まれる。ここで、書き込み電流Ｉｗ２は、第３のＭＴＪ素子ＭＴＪ３の固定層Ｐから記録層Ｆに流れる。従って、２回目の書き込み動作が終わった段階で、第３のＭＴＪ素子ＭＴＪ３の固定層Ｐ及び記録層Ｆの磁化は反平行状態となるため、第３のＭＴＪ素子ＭＴＪ３には“１”データが書き込まれている。このため、本例においては、第３のＭＴＪ素子ＭＴＪ３にデータを書き込むための３回目の新たな書き込み動作は不要である。

図８（ｂ）は、第１のＭＴＪ素子ＭＴＪ１に“０”データ、第２のＭＴＪ素子ＭＴＪ２に“１”データ、第３のＭＴＪ素子ＭＴＪ３に“０”データを書き込む場合の例である。このような書き込みは、次のような順序で行われる。まず、１回目の書き込み動作では、第１のトランジスタＴｒ１のゲートをオン状態にし、第１のＭＴＪ素子ＭＴＪ１の記録層Ｆから固定層Ｐに書き込み電流Ｉｗ１を流す。これにより、第１のＭＴＪ素子ＭＴＪ１の固定層Ｐ及び記録層Ｆの磁化は平行状態となり、第１のＭＴＪ素子ＭＴＪ１に“０”データが書き込まれる。次に、２回目の書き込み動作では、第２のトランジスタＴｒ２のゲートをオン状態にし、第２のＭＴＪ素子ＭＴＪ２の固定層Ｐから記録層Ｆに書き込み電流Ｉｗ２を流す。これにより、第２のＭＴＪ素子ＭＴＪ２の固定層Ｐ及び記録層Ｆの磁化は反平行状態となり、第２のＭＴＪ素子ＭＴＪ２に“１”データが書き込まれる。ここで、書き込み電流Ｉｗ２は、第３のＭＴＪ素子ＭＴＪ３の記録層Ｆから固定層Ｐに流れる。従って、２回目の書き込み動作が終わった段階で、第３のＭＴＪ素子ＭＴＪ３の固定層Ｐ及び記録層Ｆの磁化は平行状態となるため、第３のＭＴＪ素子ＭＴＪ３には“０”データが書き込まれている。このため、本例においては、第３のＭＴＪ素子ＭＴＪ３にデータを書き込むための３回目の新たな書き込み動作は不要である。

図８（ｃ）は、第１のＭＴＪ素子ＭＴＪ１に“１”データ、第２のＭＴＪ素子ＭＴＪ２に“０”データ、第３のＭＴＪ素子ＭＴＪ３に“１”データを書き込む場合の例である。このような書き込みは、次のような順序で行われる。まず、１回目の書き込み動作では、第１のトランジスタＴｒ１のゲートをオン状態にし、第１のＭＴＪ素子ＭＴＪ１の固定層Ｐから記録層Ｆに書き込み電流Ｉｗ１を流す。これにより、第１のＭＴＪ素子ＭＴＪ１の固定層Ｐ及び記録層Ｆの磁化は反平行状態となり、第１のＭＴＪ素子ＭＴＪ１に“１”データが書き込まれる。次に、２回目の書き込み動作では、第２のトランジスタＴｒ２のゲートをオン状態にし、第２のＭＴＪ素子ＭＴＪ２の記録層Ｆから固定層Ｐに書き込み電流Ｉｗ２を流す。これにより、第２のＭＴＪ素子ＭＴＪ２の固定層Ｐ及び記録層Ｆの磁化は平行状態となり、第２のＭＴＪ素子ＭＴＪ２に“０”データが書き込まれる。ここで、書き込み電流Ｉｗ２は、第３のＭＴＪ素子ＭＴＪ３の固定層Ｐから記録層Ｆに流れる。従って、２回目の書き込み動作が終わった段階で、第３のＭＴＪ素子ＭＴＪ３の固定層Ｐ及び記録層Ｆの磁化は反平行状態となるため、第３のＭＴＪ素子ＭＴＪ３には“１”データが書き込まれている。このため、本例においては、第３のＭＴＪ素子ＭＴＪ３にデータを書き込むための３回目の新たな書き込み動作は不要である。

図８（ｄ）は、第１のＭＴＪ素子ＭＴＪ１に“１”データ、第２のＭＴＪ素子ＭＴＪ２に“１”データ、第３のＭＴＪ素子ＭＴＪ３に“１”データを書き込む場合の例である。このような書き込みは、次のような順序で行われる。まず、１回目の書き込み動作では、第１のトランジスタＴｒ１のゲートをオン状態にし、第１のＭＴＪ素子ＭＴＪ１の固定層Ｐから記録層Ｆに書き込み電流Ｉｗ１を流す。これにより、第１のＭＴＪ素子ＭＴＪ１の固定層Ｐ及び記録層Ｆの磁化は反平行状態となり、第１のＭＴＪ素子ＭＴＪ１に“１”データが書き込まれる。次に、２回目の書き込み動作では、第２のトランジスタＴｒ２のゲートをオン状態にし、第２のＭＴＪ素子ＭＴＪ２の固定層Ｐから記録層Ｆに書き込み電流Ｉｗ２を流す。これにより、第２のＭＴＪ素子ＭＴＪ２の固定層Ｐ及び記録層Ｆの磁化は反平行状態となり、第２のＭＴＪ素子ＭＴＪ２に“１”データが書き込まれる。ここで、書き込み電流Ｉｗ２は、第３のＭＴＪ素子ＭＴＪ３の記録層Ｆから固定層Ｐに流れる。従って、２回目の書き込み動作が終わった段階で、第３のＭＴＪ素子ＭＴＪ３の固定層Ｐ及び記録層Ｆの磁化は平行状態となるため、第３のＭＴＪ素子ＭＴＪ３には“０”データが書き込まれている。このため、本例においては、第３のＭＴＪ素子ＭＴＪ３に“１”データを書き込むための３回目の新たな書き込み動作が行われる。この３回目の書き込み動作では、第１及び第２のトランジスタＴｒ１、Ｔｒ２の両方のゲートをオン状態にし、第３のＭＴＪ素子ＭＴＪ３の固定層Ｐから記録層Ｆに書き込み電流Ｉｗ３を流す。これにより、第３のＭＴＪ素子ＭＴＪ３の固定層Ｐ及び記録層Ｆの磁化は反平行状態となり、第３のＭＴＪ素子ＭＴＪ３に“１”データが書き込まれる。

図８（ｅ）は、第１のＭＴＪ素子ＭＴＪ１に“０”データ、第２のＭＴＪ素子ＭＴＪ２に“０”データ、第３のＭＴＪ素子ＭＴＪ３に“０”データを書き込む場合の例である。このような書き込みは、次のような順序で行われる。まず、１回目の書き込み動作では、第１のトランジスタＴｒ１のゲートをオン状態にし、第１のＭＴＪ素子ＭＴＪ１の記録層Ｆから固定層Ｐに書き込み電流Ｉｗ１を流す。これにより、第１のＭＴＪ素子ＭＴＪ１の固定層Ｐ及び記録層Ｆの磁化は平行状態となり、第１のＭＴＪ素子ＭＴＪ１に“０”データが書き込まれる。次に、２回目の書き込み動作では、第２のトランジスタＴｒ２のゲートをオン状態にし、第２のＭＴＪ素子ＭＴＪ２の記録層Ｆから固定層Ｐに書き込み電流Ｉｗ２を流す。これにより、第２のＭＴＪ素子ＭＴＪ２の固定層Ｐ及び記録層Ｆの磁化は平行状態となり、第２のＭＴＪ素子ＭＴＪ２に“０”データが書き込まれる。ここで、書き込み電流Ｉｗ２は、第３のＭＴＪ素子ＭＴＪ３の固定層Ｐから記録層Ｆに流れる。従って、２回目の書き込み動作が終わった段階で、第３のＭＴＪ素子ＭＴＪ３の固定層Ｐ及び記録層Ｆの磁化は反平行状態となるため、第３のＭＴＪ素子ＭＴＪ３には“１”データが書き込まれている。このため、本例においては、第３のＭＴＪ素子ＭＴＪ３に“０”データを書き込むための３回目の新たな書き込み動作が行われる。この３回目の書き込み動作では、第１及び第２のトランジスタＴｒ１、Ｔｒ２の両方のゲートをオン状態にし、第３のＭＴＪ素子ＭＴＪ３の記録層Ｆから固定層Ｐに書き込み電流Ｉｗ３を流す。これにより、第３のＭＴＪ素子ＭＴＪ３の固定層Ｐ及び記録層Ｆの磁化は平行状態となり、第３のＭＴＪ素子ＭＴＪ３に“０”データが書き込まれる。

図８（ｆ）は、第１のＭＴＪ素子ＭＴＪ１に“０”データ、第２のＭＴＪ素子ＭＴＪ２に“１”データ、第３のＭＴＪ素子ＭＴＪ３に“１”データを書き込む場合の例である。このような書き込みは、次のような順序で行われる。まず、１回目の書き込み動作では、第２のトランジスタＴｒ２のゲートをオン状態にし、第２のＭＴＪ素子ＭＴＪ２の固定層Ｐから記録層Ｆに書き込み電流Ｉｗ１を流す。これにより、第２のＭＴＪ素子ＭＴＪ２の固定層Ｐ及び記録層Ｆの磁化は反平行状態となり、第２のＭＴＪ素子ＭＴＪ２に“１”データが書き込まれる。次に、２回目の書き込み動作では、第１のトランジスタＴｒ１のゲートをオン状態にし、第１のＭＴＪ素子ＭＴＪ１の記録層Ｆから固定層Ｐに書き込み電流Ｉｗ２を流す。これにより、第１のＭＴＪ素子ＭＴＪ１の固定層Ｐ及び記録層Ｆの磁化は平行状態となり、第１のＭＴＪ素子ＭＴＪ１に“０”データが書き込まれる。ここで、書き込み電流Ｉｗ２は、第３のＭＴＪ素子ＭＴＪ３の固定層Ｐから記録層Ｆに流れる。従って、２回目の書き込み動作が終わった段階で、第３のＭＴＪ素子ＭＴＪ３の固定層Ｐ及び記録層Ｆの磁化は反平行状態となるため、第３のＭＴＪ素子ＭＴＪ３には“１”データが書き込まれている。このため、本例においては、第３のＭＴＪ素子ＭＴＪ３にデータを書き込むための３回目の新たな書き込み動作は不要である。

図８（ｇ）は、第１のＭＴＪ素子ＭＴＪ１に“１”データ、第２のＭＴＪ素子ＭＴＪ２に“０”データ、第３のＭＴＪ素子ＭＴＪ３に“０”データを書き込む場合の例である。このような書き込みは、次のような順序で行われる。まず、１回目の書き込み動作では、第２のトランジスタＴｒ２のゲートをオン状態にし、第２のＭＴＪ素子ＭＴＪ２の記録層Ｆから固定層Ｐに書き込み電流Ｉｗ１を流す。これにより、第２のＭＴＪ素子ＭＴＪ２の固定層Ｐ及び記録層Ｆの磁化は平行状態となり、第２のＭＴＪ素子ＭＴＪ２に“０”データが書き込まれる。次に、２回目の書き込み動作では、第１のトランジスタＴｒ１のゲートをオン状態にし、第１のＭＴＪ素子ＭＴＪ１の固定層Ｐから記録層Ｆに書き込み電流Ｉｗ２を流す。これにより、第１のＭＴＪ素子ＭＴＪ１の固定層Ｐ及び記録層Ｆの磁化は反平行状態となり、第１のＭＴＪ素子ＭＴＪ１に“１”データが書き込まれる。ここで、書き込み電流Ｉｗ２は、第３のＭＴＪ素子ＭＴＪ３の記録層Ｆから固定層Ｐに流れる。従って、２回目の書き込み動作が終わった段階で、第３のＭＴＪ素子ＭＴＪ３の固定層Ｐ及び記録層Ｆの磁化は平行状態となるため、第３のＭＴＪ素子ＭＴＪ３には“０”データが書き込まれている。このため、本例においては、第３のＭＴＪ素子ＭＴＪ３にデータを書き込むための３回目の新たな書き込み動作は不要である。

図８（ｈ）は、第１のＭＴＪ素子ＭＴＪ１に“１”データ、第２のＭＴＪ素子ＭＴＪ２に“１”データ、第３のＭＴＪ素子ＭＴＪ３に“０”データを書き込む場合の例である。このような書き込みは、次のような順序で行われる。まず、１回目の書き込み動作では、第１のトランジスタＴｒ１のゲートをオン状態にし、第１のＭＴＪ素子ＭＴＪ１の固定層Ｐから記録層Ｆに書き込み電流Ｉｗ１を流す。これにより、第１のＭＴＪ素子ＭＴＪ１の固定層Ｐ及び記録層Ｆの磁化は反平行状態となり、第１のＭＴＪ素子ＭＴＪ１に“１”データが書き込まれる。次に、２回目の書き込み動作では、第２のトランジスタＴｒ２のゲートをオン状態にし、第２のＭＴＪ素子ＭＴＪ２の固定層Ｐから記録層Ｆに書き込み電流Ｉｗ２を流す。これにより、第２のＭＴＪ素子ＭＴＪ２の固定層Ｐ及び記録層Ｆの磁化は反平行状態となり、第２のＭＴＪ素子ＭＴＪ２に“１”データが書き込まれる。ここで、書き込み電流Ｉｗ２は、第３のＭＴＪ素子ＭＴＪ３の記録層Ｆから固定層Ｐに流れる。従って、２回目の書き込み動作が終わった段階で、第３のＭＴＪ素子ＭＴＪ３の固定層Ｐ及び記録層Ｆの磁化は平行状態となるため、第３のＭＴＪ素子ＭＴＪ３には“０”データが書き込まれている。このため、本例においては、第３のＭＴＪ素子ＭＴＪ３にデータを書き込むための３回目の新たな書き込み動作は不要である。

尚、図８（ｄ）において、書き込み電流Ｉｗ３は、第１及び第２のＭＴＪ素子ＭＴＪ１、ＭＴＪ２の記録層Ｆから固定層Ｐにも流れる。同様に、図８（ｅ）において、書き込み電流Ｉｗ３は、第１及び第２のＭＴＪ素子ＭＴＪ１、ＭＴＪ２の固定層Ｐから記録層Ｆにも流れる。しかし、各ＭＴＪ素子ＭＴＪ１、ＭＴＪ２にはスピン注入磁化反転が起こり得る電流密度の半分程度の電流しか流れないため、ＭＴＪ素子ＭＴＪ１、ＭＴＪ２の記録層Ｆの磁化反転は起こらない。

［２−４］書き込み方法の具体例２
書き込み方法の具体例１では、第１のＭＴＪ素子ＭＴＪ１及び第２のＭＴＪ素子ＭＴＪ２に対してそれぞれ書き込み動作を行うと、２回目の書き込み動作により第１のＭＴＪ素子ＭＴＪ１又は第２のＭＴＪ素子ＭＴＪ２に書き込まれたデータと逆のデータが第３のＭＴＪ素子ＭＴＪ３に書き込まれる。

そこで、書き込み方法の具体例２では、これを利用して、第３のＭＴＪ素子ＭＴＪ３に書き込むデータが第１及び第２のＭＴＪ素子ＭＴＪ１、ＭＴＪ２の少なくとも一方と逆のデータである場合には、第３のＭＴＪ素子ＭＴＪ３と逆のデータを書き込むための書き込み動作を第３のＭＴＪ素子ＭＴＪ３への書き込み動作と兼用する。従って、第３のＭＴＪ素子ＭＴＪ３に書き込むべきデータの極性によって第１及び第２のＭＴＪ素子ＭＴＪ１、ＭＴＪ２の書き込み動作の順番を決定すればよい。これにより、書き込み方法の具体例２では、書き込み動作はいずれの場合も２回となる。

尚、書き込み方法の具体例２では、第１乃至第３のＭＴＪ素子ＭＴＪ１、ＭＴＪ２、ＭＴＪ３を全て同じデータに書き込む場合（図８（ｄ）及び（ｅ）のケース）は含まれない。従って、書き込み方法の具体例２は、６レベルの書き込みを実現する方法である。

図９（ａ）乃至（ｆ）は、本発明の一実施形態に係るメモリセルへの書き込み方法の具体例２の説明図を示す。本図において、粗い点線矢印は１回目の書き込み動作を示し、細かい点線矢印は２回目の書き込み動作を示す。以下に、本発明の一実施形態に係るメモリセルへの書き込み方法の具体例２について説明する。

図９（ａ）は、第３のＭＴＪ素子ＭＴＪ３に“１”データを書き込むにあたり、この逆の“０”データを書き込む第２のＭＴＪ素子ＭＴＪ２への書き込み動作を２回目に行う例である。この例では、２回目の書き込み動作が、第２及び第３のＭＴＪ素子ＭＴＪ２、ＭＴＪ３への書き込みとして兼用される。本例の詳細は、図８（ａ）と同様の書き込み動作であるため説明は省略する。尚、第１のＭＴＪ素子ＭＴＪ１に対しても“０”データの書き込み動作が行われるため、第１のＭＴＪ素子ＭＴＪ１の書き込み動作を２回目にしても第３のＭＴＪ素子３に“１”データを書き込むことは可能である。

図９（ｂ）は、第３のＭＴＪ素子ＭＴＪ３に“０”データを書き込むにあたり、この逆の“１”データを書き込む第２のＭＴＪ素子ＭＴＪ２への書き込み動作を２回目に行う例である。この例では、２回目の書き込み動作が、第２及び第３のＭＴＪ素子ＭＴＪ２、ＭＴＪ３への書き込みとして兼用される。本例の詳細は、図８（ｂ）と同様の書き込み動作であるため説明は省略する。

図９（ｃ）は、第３のＭＴＪ素子ＭＴＪ３に“１”データを書き込むにあたり、この逆の“０”データを書き込む第２のＭＴＪ素子ＭＴＪ２への書き込み動作を２回目に行う例である。この例では、２回目の書き込み動作が、第２及び第３のＭＴＪ素子ＭＴＪ２、ＭＴＪ３への書き込みとして兼用される。本例の詳細は、図８（ｃ）と同様の書き込み動作であるため説明は省略する。

図９（ｄ）は、第３のＭＴＪ素子ＭＴＪ３に“１”データを書き込むにあたり、この逆の“０”データを書き込む第１のＭＴＪ素子ＭＴＪ１への書き込み動作を２回目に行う例である。この例では、２回目の書き込み動作が、第１及び第３のＭＴＪ素子ＭＴＪ１、ＭＴＪ３への書き込みとして兼用される。本例の詳細は、図８（ｆ）と同様の書き込み動作であるため説明は省略する。

図９（ｅ）は、第３のＭＴＪ素子ＭＴＪ３に“０”データを書き込むにあたり、この逆の“１”データを書き込む第１のＭＴＪ素子ＭＴＪ１への書き込み動作を２回目に行う例である。この例では、２回目の書き込み動作が、第１及び第３のＭＴＪ素子ＭＴＪ１、ＭＴＪ３への書き込みとして兼用される。本例の詳細は、図８（ｇ）と同様の書き込み動作であるため説明は省略する。

図９（ｆ）は、第３のＭＴＪ素子ＭＴＪ３に“０”データを書き込むにあたり、この逆の“１”データを書き込む第２のＭＴＪ素子ＭＴＪ２への書き込み動作を２回目に行う例である。この例では、２回目の書き込み動作が、第２及び第３のＭＴＪ素子ＭＴＪ２、ＭＴＪ３への書き込みとして兼用される。本例の詳細は、図８（ｈ）と同様の書き込み動作であるため説明は省略する。尚、第１のＭＴＪ素子ＭＴＪ１に対しても“１”データの書き込み動作が行われるため、第１のＭＴＪ素子ＭＴＪ１の書き込み動作を２回目にしても第３のＭＴＪ素子３に“０”データを書き込むことは可能である。

尚、書き込み方法の具体例１、２では、第３のＭＴＪ素子ＭＴＪ３の固定層Ｐが共有ノードｎに接続されている回路構成を例に挙げて説明した。つまり、第１又は第２のＭＴＪ素子ＭＴＪ１、ＭＴＪ２の２回目の書き込み動作により書き込まれたデータと逆のデータが第３のＭＴＪ素子ＭＴＪ３に書き込まれるケースである。しかし、第３のＭＴＪ素子ＭＴＪ３の記録層Ｆを共有ノードｎに接続することも可能である。この場合は、第１及び第２のＭＴＪ素子ＭＴＪ１、ＭＴＪ２の２回目の書き込み動作により書き込まれたデータと同じデータが第３のＭＴＪ素子ＭＴＪ３に書き込まれるようになる。

［２−５］書き込み方法の具体例３
書き込み方法の具体例３では、第３のＭＴＪ素子ＭＴＪ３は、第１のＭＴＪ素子ＭＴＪ１又は第２のＭＴＪ素子ＭＴＪ２のうち最後に書き込み動作が行われたＭＴＪ素子の逆極性データを保持する複製（レプリカ）素子として働く。このような書き込み方法の具体例３は、記憶できるデータ量は２ビット（４値）であり従来と同じであるが、後述するように２ビットのデータを１回の読み出し動作で読み出すことが可能である、という利点がある。

図１０（ａ）乃至（ｄ）は、本発明の一実施形態に係るメモリセルへの書き込み方法の具体例３の説明図を示す。本図において、粗い点線矢印は１回目の書き込み動作を示し、細かい点線矢印は２回目の書き込み動作を示す。以下に、本発明の一実施形態に係るメモリセルへの書き込み方法の具体例３について説明する。但し、各図の動作は、図８（ａ）乃至（ｃ）、（ｈ）とそれぞれ同様の動作であるため説明は省略する。

図１０（ａ）乃至（ｄ）に示すように、具体例３では、第３のＭＴＪ素子ＭＴＪ３は、２回目の書き込み動作が行われた第２のＭＴＪ素子ＭＴＪ２の逆データ素子として機能するように、具体例１等のように第３のＭＴＪ素子ＭＴＪ３の固定層Ｐがノードｎに接続している。

具体例３の書き込み方法では、１つのメモリセルＭＣにおいて、１回目は第１のＭＴＪ素子ＭＴＪ１に対して書き込み動作を行い、２回目は第２のＭＴＪ素子ＭＴＪ２に対して書き込み動作を行う、というように第１のＭＴＪ素子ＭＴＪ１と第２のＭＴＪ素子ＭＴＪ２への書き込み動作の順序を決めておく。

この順序の場合、２回目の書き込み動作を行うことで、書き込み電流Ｉｗ２の作用により、第３のＭＴＪ素子ＭＴＪ３の固定層Ｐ及び記録層Ｆの磁化は平行状態又は反平行状態となる。この第３のＭＴＪ素子ＭＴＪ３の磁化状態は、本例の場合、第２のＭＴＪ素子ＭＴＪ２と常に逆の磁化状態となる。つまり、第２のＭＴＪ素子ＭＴＪ２の磁化が平行状態（“０”データ）のときは第３のＭＴＪ素子ＭＴＪ３の磁化は反平行状態（“１”データ）となり、第２のＭＴＪ素子ＭＴＪ２の磁化が反平行状態（“１”データ）のときは第３のＭＴＪ素子ＭＴＪ３の磁化は平行状態（“０”データ）となる。このように、第３のＭＴＪ素子ＭＴＪ３は、２回目の書き込み動作が行われた第２のＭＴＪ素子ＭＴＪ２の逆極性データを保持する複製素子として機能する。

尚、１回目を第２のＭＴＪ素子ＭＴＪ２へ書き込み、２回目を第１のＭＴＪ素子ＭＴＪ１へ書き込む、という順序にすることも勿論可能である。

また、第３のＭＴＪ素子ＭＴＪ３に第１又は第２のＭＴＪ素子ＭＴＪ１、ＭＴＪ２と同じ極性データが書き込まれるように、第３のＭＴＪ素子ＭＴＪ３の固定層Ｐ及び記録層Ｆに流れる電流方向を第１及び第２のＭＴＪ素子ＭＴＪ１、ＭＴＪ２の固定層Ｐ及び記録層Ｆに流れる電流方向と同じにすることも可能である。すなわち、第３のＭＴＪ素子ＭＴＪ３の記録層Ｆをノードｎに接続し、固定層Ｐをビット線に接続してもよい。

［３］読み出し方法
［３−１］トンネル磁気抵抗効果による読み出し方法
本発明の一実施形態では、トンネル磁気抵抗効果（Tunneling Magneto Resistive Effect）を用いた読み出しを採用する。

ＭＴＪ素子ＭＴＪは、固定層Ｐ及び記録層Ｆの磁化の方向が平行になった場合と反平行になった場合とでトンネル電流の大きさが変わる、トンネル磁気抵抗効果を有する。

ＭＴＪ素子ＭＴＪの固定層Ｐ及び記録層Ｆの磁化が反平行状態（“１”データ）の場合、ＭＴＪ素子ＭＴＪは高抵抗となる（図６（ａ））。一方、ＭＴＪ素子ＭＴＪの固定層Ｐ及び記録層Ｆの磁化が平行状態（“０”データ）の場合、ＭＴＪ素子ＭＴＪは低抵抗となる（図６（ｂ））。つまり、ＭＴＪ素子ＭＴＪは、記録層Ｆと固定層Ｐの相対的な磁化方向に応じて低抵抗状態Ｒｐと高抵抗状態Ｒａｐとの２つの状態をとる。そこで、ＭＴＪ素子ＭＴＪに読み出し電流を流し、ＭＴＪ素子ＭＴＪの抵抗値を読み出し、“１”、“０”データの判別が行われる。

［３−２］読み出し動作の概要
図１１は、本発明の一実施形態に係る磁気ランダムアクセスメモリの読み出し動作の概要を説明するための図を示す。以下に、本発明の一実施形態に係るメモリセルの読み出し動作の概要について説明する。

図１１に示すように、本発明の一実施形態では、１つのメモリセルＭＣは、３つのＭＴＪ素子ＭＴＪ１、ＭＴＪ２、ＭＴＪ３で構成されるため、２^３の情報量を持つ。そして、ここでは、第１及び第３のＭＴＪ素子ＭＴＪ１、ＭＴＪ３を有するセル部分をセル部Ａと規定し、第２及び第３のＭＴＪ素子ＭＴＪ２、ＭＴＪ３を有するセル部分をセル部Ｂと規定する。

このようなメモリセルＭＣのデータは、次のように読み出される。セル部Ａに対して読み出し電流ＩｒＡを流すことで、ＭＴＪ素子ＭＴＪ１、ＭＴＪ３のデータを同時に読み出すことができる。セル部Ｂに対して読み出し電流ＩｒＢを流すことで、ＭＴＪ素子ＭＴＪ２、ＭＴＪ３のデータを同時に読み出すことができる。すなわち、メモリセルＭＣの２^３のデータを、２回のみの読み出し動作で読み出すことができる。

具体的には、ビット線ＢＬ＜ｔ＞、ＢＬ＜ｃ＞の一方（本例ではＢＬ＜ｃ＞）を接地電位等の固定電位に設定し、その後、２つの読み出しワード線ＲＷＬ＜ｏｄｄ＞、ＲＷＬ＜ｅｖｅｎ＞をそれぞれ１回ずつ活性化させる。

ここで、読み出しワード線ＲＷＬの１回の活性化において、２つのＭＴＪ素子（ＭＴＪ１とＭＴＪ３又はＭＴＪ２とＭＴＪ３）が選択され、２^２のデータ、すなわち４値のデータが読み出される。例えば、読み出しワード線ＲＷＬ＜ｏｄｄ＞が活性化された場合は第１のＭＴＪ素子ＭＴＪ１と第３のＭＴＪ素子ＭＴＪ３のデータが一度に読み出され、読み出しワード線ＲＷＬ＜ｅｖｅｎ＞が活性化された場合は第２のＭＴＪ素子ＭＴＪ２と第３のＭＴＪ素子ＭＴＪ３のデータが一度に読み出される。

尚、この時の読み出し方法に関しては、定電圧をメモリセルＭＣに印加して電流にてデータ（つまりメモリセルＭＣの抵抗値）を読み出しても、定電流をメモリセルＭＣに流して電圧にてデータを読み出しても、どちらでも構わない。

［３−３］データ判別の原理
本発明の一実施形態に係るメモリセルの読み出し方法では、１回の読み出し動作でセル部Ａ又はセル部Ｂの２つのＭＴＪ素子のデータが読み出される。そして、読み出し信号量、つまりセル部Ａ又はセル部Ｂ内の合成抵抗値が書き込みデータに応じて異なることを利用して、データの判別が行われる。

ここで、本例では、セル部Ａ又はセル部Ｂ内の合成抵抗値は、２つのＭＴＪ素子の直列接続の合成抵抗だけでなく、２つのＭＴＪ素子にさらにメモリセルトランジスタを加えた直列接続の合成抵抗を意味する。さらに、このメモリセルトランジスタの抵抗は、ソース側のＭＴＪ素子の抵抗値と読み出し電流の積に応じてソース電位が上昇した状態でのトランジスタのＯＮ抵抗を意味する。つまり、本例の読み出し動作では、ソース側のＭＴＪ素子の抵抗値に応じてトランジスタのゲート／ソース間の電位差Ｖｇｓとソース／基板（ウェル）間の電位差Ｖｂｓが異なり、それに伴う基板バイアス効果とゲート／ソース間の電位差Ｖｇｓの減少により、トランジスタのＯＮ抵抗（チャネル抵抗）が変化することを利用する。

図１２は、本発明の一実施形態に係るメモリセルの読み出し動作におけるデータ判別方法の説明図を示す。以下に、本発明の一実施形態に係るメモリセルの読み出し動作におけるデータ判別の原理について説明する。尚、ここでは、図１１のセル部Ａを例に挙げてデータ判別の原理を説明するが、図１１のセル部Ｂも同様の原理でデータの判別が可能である。

図１２に示すように、第１及び第３のＭＴＪ素子ＭＴＪ１、ＭＴＪ３は、記録層Ｆと固定層Ｐの相対的な磁化方向に応じて低抵抗状態Ｒｐと高抵抗状態Ｒａｐの２つの状態をとる。本例では、第１及び第３のＭＴＪ素子ＭＴＪ１、ＭＴＪ３の両方が高抵抗状態Ｒａｐのときを“３”状態と規定し、第１のＭＴＪ素子ＭＴＪ１が高抵抗状態Ｒａｐで第３のＭＴＪ素子ＭＴＪ３が低抵抗状態Ｒｐのときを“２”状態と規定し、第１のＭＴＪ素子ＭＴＪ１が低抵抗状態Ｒｐで第３のＭＴＪ素子ＭＴＪ３が高抵抗状態Ｒａｐのときを“１”状態と規定し、第１及び第３のＭＴＪ素子ＭＴＪ１、ＭＴＪ３の両方が低抵抗状態Ｒｐのときを“０”状態と規定する。

ここで、第１及び第３のＭＴＪ素子ＭＴＪ１、ＭＴＪ３の抵抗値だけを考えると、“３”状態と“２”状態での第１及び第３のＭＴＪ素子ＭＴＪ１、ＭＴＪ３の合成抵抗は（Ｒａｐ−Ｒｐ）だけ異なり、“１”状態と“０”状態での第１及び第３のＭＴＪ素子ＭＴＪ１、ＭＴＪ３の合成抵抗は（Ｒａｐ−Ｒｐ）だけ異なる。もちろん、“３”状態と“０”状態での第１及び第３のＭＴＪ素子ＭＴＪ１、ＭＴＪ３の合成抵抗も異なる。従って、第１及び第３のＭＴＪ素子ＭＴＪ１、ＭＴＪ３の抵抗値だけを参照することで、“３”状態と“２”状態は区別でき、“１”状態と“０”状態も区別でき、“３”状態と“０”状態も区別できる。

しかし、“２”状態と“１”状態での第１及び第３のＭＴＪ素子ＭＴＪ１、ＭＴＪ３の合成抵抗を比較した場合、第１及び第３のＭＴＪ素子ＭＴＪ１、ＭＴＪ３の抵抗値だけを参照すると、どちらも（Ｒａｐ＋Ｒｐ）である。このため、第１及び第３のＭＴＪ素子ＭＴＪ１、ＭＴＪ３の抵抗値だけでは“２”状態と“１”状態の区別ができない。

そこで、本発明の一実施形態に係る読み出し方法では、メモリセルトランジスタに注目する。すなわち、第１のＭＴＪ素子ＭＴＪ１に接続されるトランジスタＴｒ１の第１のＭＴＪ素子ＭＴＪ１側のノード（ここでは、ソースノードと称す）ｎｓの電位が第１のＭＴＪ素子ＭＴＪ１の抵抗値に応じて異なることを利用する。

例えば、第１のＭＴＪ素子ＭＴＪ１が高抵抗状態Ｒａｐの場合はソースノードｎｓの電位は高くなり、第１のＭＴＪ素子ＭＴＪ１が低抵抗状態Ｒｐの場合はソースノードｎｓの電位は第１のＭＴＪ素子ＭＴＪ１が高抵抗状態の場合に比べて低くなる。つまり、第１のＭＴＪ素子ＭＴＪ１が高抵抗状態Ｒａｐの場合は、ソース／基板（ウェル）間の電位差Ｖｂｓの絶対値が大きくなるために閾値電圧はＶｔｈ［＋］と高くなり、加えて、ゲート／ソース間の電位差Ｖｇｓは小さくなるためにチャネル抵抗は大きくなる。一方、第１のＭＴＪ素子ＭＴＪ１が低抵抗状態Ｒｐの場合は、ソース／基板（ウェル）間の電位差Ｖｂｓの絶対値が第１のＭＴＪ素子ＭＴＪ１が高抵抗状態の場合に比べて小さくなるために閾値電圧は第１のＭＴＪ素子ＭＴＪ１が高抵抗状態の場合に比べて低くなってＶｔｈ［−］になり、加えて、ゲート／ソース間の電位差Ｖｇｓは第１のＭＴＪ素子ＭＴＪ１が高抵抗状態の場合に比べて大きくなるためにチャネル抵抗は第１のＭＴＪ素子ＭＴＪ１が高抵抗状態の場合に比べて小さくなる。

従って、第１のＭＴＪ素子ＭＴＪ１が高抵抗状態Ｒａｐである“２”状態の場合、トランジスタＴｒ１の閾値電圧Ｖｔｈ［＋］は高くなり、第１のＭＴＪ素子ＭＴＪ１が低抵抗状態Ｒｐである“１”状態の場合、トランジスタＴｒ１の閾値電圧Ｖｔｈ［−］は低くなる。

これらの効果により、トランジスタＴｒ１を考慮に入れた場合、“２”状態におけるメモリセルＭＣ全体の抵抗値は（Ｒｐ＋Ｖｔｈ［＋］＋Ｒａｐ）となるのに対し、“１”状態におけるメモリセルＭＣ全体の抵抗値は（Ｒａｐ＋Ｖｔｈ［−］＋Ｒｐ）となる。このため、“２”状態と“１”状態での第１及び第３のＭＴＪ素子ＭＴＪ１、ＭＴＪ３とトランジスタＴｒ１の合成抵抗は（Ｖｔｈ［＋］−Ｖｔｈ［−］）だけ異なる。従って、“２”状態と“１”状態を区別することができ、“０”〜“３”状態の４値データを読み出すことが可能となる。

尚、本例では、第１のＭＴＪ素子ＭＴＪ１に繋がるビット線ＢＬ＜ｃ＞を接地電位に固定するため、第１のＭＴＪ素子ＭＴＪ１の抵抗値によってトランジスタのチャネル抵抗が変化することを利用するが、これに限定されない。すなわち、第３のＭＴＪ素子ＭＴＪ３に繋がるビット線ＢＬ＜ｔ＞を接地電位に固定した場合は、トランジスタＴｒ１の第３のＭＴＪ素子ＭＴＪ３側のノード（ここでは、ドレインノードと称す）ｎｄの電位が第３のＭＴＪ素子ＭＴＪ３の抵抗値に応じて異なることを利用する。

図１３は、本発明の一実施形態に係る読み出し動作における“０”〜“３”状態の読み出し信号の波形図を示す。以下に、“０”〜“３”状態によって読み出し信号量が異なることについて説明する。尚、読み出し信号は電流でも電位でもどちらでもよい。

図１３に示すように、読み出し信号量は、第１及び第３のＭＴＪ素子ＭＴＪ１、ＭＴＪ３における“０”〜“３”状態によって異なり、“０”、“１”、“２”、“３”の順で序々に大きくなっている。

ここで、実際の読み出し動作を考えた場合、後述するようなセンスアンプ動作を考慮すると、“２”状態と“１”状態の読み出し信号量の差は、“３”状態と“２”状態又は“１”状態と“０”状態の読み出し信号量の差と同等かそれ以上であることが望ましい。

尚、前述したように、“３”状態と“２”状態又は“１”状態と“０”状態の読み出し信号量の差（以後ｄＶ３２、ｄＶ１０と表記）は、ＭＴＪ素子の高抵抗状態Ｒａｐと低抵抗状態Ｒｐの差（Ｒａｐ−Ｒｐ＝（１＋ＭＲ）Ｒｐ−Ｒｐ＝ＲｐＭＲ）で決まる。一方、“２”状態と“１”状態の読み出し信号量の差（以後ｄＶ２１と表記）は、トランジスタＴｒの閾値電圧とチャネル抵抗で決まる。

信号量の差ｄＶ２１を増加させる手段としては、次の２つの手段が挙げられる。第１の手段は、メモリセルトランジスタＴｒに負の基板バイアス電位を印加する方法である。これにより、基板バイアス効果が加速され、チャネル抵抗は更に増大し、信号量の差ｄＶ２１も増加する。第２の手段は、読み出しワード線ＲＷＬの活性化時の電位を従来よりも低下させる手段である。例えば、読み出しワード線ＲＷＬを活性化する時の電位は、電源電位よりも低くする。これにより、ゲート／ソース間の電位差Ｖｇｓが小さくなり、信号量の差ｄＶ２１は増加する。尚、第１の手段と第２の手段を併用することで、更に信号量の差ｄＶ２１の増加が可能となると共に、信号量の差ｄＶ２１の設定の容易性が高まり、設計の容易性が高くなる。

［３−４］読み出し信号とデータとの関係
図１４は、本発明の一実施形態に係るメモリセルの読み出し動作の結果図を示す。以下に、本発明の一実施形態に係るメモリセルの読み出し動作の結果について、読み出し信号とデータとの関係をもとに説明する。

図１４に示すように、１つのメモリセルＭＣに対して読み出し動作を行うことで、２^３＝８パターン（Ｄａｔａ０〜７）のデータが読み出される。この読み出し動作は、２回行われ、図１１の読み出しワード線ＲＷＬ＜ｏｄｄ＞を活性化してセル部Ａ（ＭＴＪ１とＭＴＪ３）のデータを読み出す動作と図１１の読み出しワード線ＲＷＬ＜ｅｖｅｎ＞を活性化してセル部Ｂ（ＭＴＪ２とＭＴＪ３）のデータを読み出す動作である。

Ｄａｔａ０の例は、次のような場合である。すなわち、読み出しワード線ＲＷＬ＜ｏｄｄ＞を活性化してセル部Ａのデータを読み出した結果、読み出し信号が“０”状態となり、読み出しワード線ＲＷＬ＜ｅｖｅｎ＞を活性化してセル部Ｂのデータを読み出した結果、読み出し信号が“０”状態となった場合である。このケースは、第１乃至第３のＭＴＪ素子ＭＴＪ１、ＭＴＪ２、ＭＴＪ３は、全て低抵抗状態Ｒｐ（“０”データ）である。

Ｄａｔａ１の例は、次のような場合である。すなわち、読み出しワード線ＲＷＬ＜ｏｄｄ＞を活性化してセル部Ａのデータを読み出した結果、読み出し信号が“１”状態となり、読み出しワード線ＲＷＬ＜ｅｖｅｎ＞を活性化してセル部Ｂのデータを読み出した結果、読み出し信号が“１”状態となった場合である。このケースは、第１及び第２のＭＴＪ素子ＭＴＪ１、ＭＴＪ２は低抵抗状態Ｒｐ（“０”データ）であり、第３のＭＴＪ素子ＭＴＪ３は高抵抗状態Ｒａｐ（“１”データ）である。

Ｄａｔａ２の例は、次のような場合である。すなわち、読み出しワード線ＲＷＬ＜ｏｄｄ＞を活性化してセル部Ａのデータを読み出した結果、読み出し信号が“０”状態となり、読み出しワード線ＲＷＬ＜ｅｖｅｎ＞を活性化してセル部Ｂのデータを読み出した結果、読み出し信号が“２”状態となった場合である。このケースは、第１及び第３のＭＴＪ素子ＭＴＪ１、ＭＴＪ３は低抵抗状態Ｒｐ（“０”データ）であり、第２のＭＴＪ素子ＭＴＪ２は高抵抗状態Ｒａｐ（“１”データ）である。

Ｄａｔａ３の例は、次のような場合である。すなわち、読み出しワード線ＲＷＬ＜ｏｄｄ＞を活性化してセル部Ａのデータを読み出した結果、読み出し信号が“１”状態となり、読み出しワード線ＲＷＬ＜ｅｖｅｎ＞を活性化してセル部Ｂのデータを読み出した結果、読み出し信号が“３”状態となった場合である。このケースは、第１のＭＴＪ素子ＭＴＪ１は低抵抗状態Ｒｐ（“０”データ）であり、第２及び第３のＭＴＪ素子ＭＴＪ２、ＭＴＪ３は高抵抗状態Ｒａｐ（“１”データ）である。

Ｄａｔａ４の例は、次のような場合である。すなわち、読み出しワード線ＲＷＬ＜ｏｄｄ＞を活性化してセル部Ａのデータを読み出した結果、読み出し信号が“２”状態となり、読み出しワード線ＲＷＬ＜ｅｖｅｎ＞を活性化してセル部Ｂのデータを読み出した結果、読み出し信号が“０”状態となった場合である。このケースは、第１のＭＴＪ素子ＭＴＪ１は高抵抗状態Ｒａｐ（“１”データ）であり、第２及び第３のＭＴＪ素子ＭＴＪ２、ＭＴＪ３は低抵抗状態Ｒｐ（“０”データ）である。

Ｄａｔａ５の例は、次のような場合である。すなわち、読み出しワード線ＲＷＬ＜ｏｄｄ＞を活性化してセル部Ａのデータを読み出した結果、読み出し信号が“３”状態となり、読み出しワード線ＲＷＬ＜ｅｖｅｎ＞を活性化してセル部Ｂのデータを読み出した結果、読み出し信号が“１”状態となった場合である。このケースは、第１及び第３のＭＴＪ素子ＭＴＪ１、ＭＴＪ３は高抵抗状態Ｒａｐ（“１”データ）であり、第２のＭＴＪ素子ＭＴＪ２は低抵抗状態Ｒｐ（“０”データ）である。

Ｄａｔａ６の例は、次のような場合である。すなわち、読み出しワード線ＲＷＬ＜ｏｄｄ＞を活性化してセル部Ａのデータを読み出した結果、読み出し信号が“２”状態となり、読み出しワード線ＲＷＬ＜ｅｖｅｎ＞を活性化してセル部Ｂのデータを読み出した結果、読み出し信号が“２”状態となった場合である。このケースは、第１及び第２のＭＴＪ素子ＭＴＪ１、ＭＴＪ２は高抵抗状態Ｒａｐ（“１”データ）であり、第３のＭＴＪ素子ＭＴＪ３は低抵抗状態Ｒｐ（“０”データ）である。

Ｄａｔａ７の例は、次のような場合である。すなわち、読み出しワード線ＲＷＬ＜ｏｄｄ＞を活性化してセル部Ａのデータを読み出した結果、読み出し信号が“３”状態となり、読み出しワード線ＲＷＬ＜ｅｖｅｎ＞を活性化してセル部Ｂのデータを読み出した結果、読み出し信号が“３”状態となった場合である。このケースは、第１乃至第３のＭＴＪ素子ＭＴＪ１、ＭＴＪ２、ＭＴＪ３は、全て高抵抗状態Ｒａｐ（“１”データ）である。

尚、定電圧印加／電流読み出しの場合は、抵抗値がＨ（Ｒａｐ）の場合にＩｓｉｇは小さくなり、抵抗値がＬ（Ｒｐ）の場合にＩｓｉｇは大きくなる。つまり、抵抗値と読み出し信号（電流）の大きさは、反比例の関係になる。一方、定電流／電圧読み出しの場合は、抵抗値と読み出し信号（Ｖｓｉｇ：電圧）は、比例関係になる。

以上、上述した本発明の一実施形態に係る読み出し動作では、メモリセルＭＣ内に含まれる第１乃至第３のＭＴＪ素子ＭＴＪ１、ＭＴＪ２、ＭＴＪ３が全て同じ特性を持つように作成された場合を考えた。例えば、第１乃至第３のＭＴＪ素子ＭＴＪ１、ＭＴＪ２、ＭＴＪ３のＭＲ比（抵抗値の最大値と最小値の抵抗比）、第１乃至第３のＭＴＪ素子ＭＴＪ１、ＭＴＪ２、ＭＴＪ３の低抵抗状態（磁化方向が平行状態）のとき抵抗値Ｒｐ又は高抵抗状態（磁化方向が反平行状態）のときの抵抗値Ｒａｐ等が同じである。しかし、これに限定されない。例えば、特開２００３−２２９５４７号公報に開示されているように、第１及び第２のＭＴＪ素子ＭＴＪ１、ＭＴＪ２は同じ抵抗値にし、第３のＭＴＪ素子ＭＴＪ３の抵抗値と第１のＭＴＪ素子ＭＴＪ１の抵抗値とを異なるもの（例えば一方の抵抗値を２倍）にしてもよい。この場合、第１のＭＴＪ素子ＭＴＪ１の抵抗値によってメモリセルトランジスタＴｒ１の閾値電圧及びチャネル抵抗が変化する効果を利用しなくとも、信号量の差ｄＶ２１は読み出し動作に十分なだけ確保できることになる。但し、第１及び第２のＭＴＪ素子ＭＴＪ１、ＭＴＪ２と第３のＭＴＪ素子ＭＴＪ３とで異なるプロセス工程が必要となるため、ロット工期の増大やプロセスコストの増加を許容する必要がある。

［４］読み出し回路
［４−１］センスアンプの参照電位
図１５は、本発明の一実施形態に係る読み出し回路において、センスアンプの２入力となる読み出し信号（電位）と参照用電位との関係図を示す。以下に、本発明の一実施形態に係る読み出し回路において、センスアンプの２入力となる読み出し信号（電位）と参照用電位との関係について説明する。

図１５において、“０”〜“３”状態の読み出し信号はセンスアンプの入力信号となり、参照電位ＶＲＥＦ１０、ＶＲＥＦ２１、ＶＲＥＦ３２はセンスアンプで用いる参照用電位となる。

そして、“１”状態と“０”状態の読み出し信号に対して参照電位ＶＲＥＦ１０が設定され、“２”状態と“１”状態の読み出し信号に対して参照電位ＶＲＥＦ２１が設定され、“３”状態と“２”状態の読み出し信号に対して参照電位ＶＲＥＦ３２が設定されている。ここで、参照電位ＶＲＥＦ１０は“１”状態と“０”状態の読み出し信号の中間の電位であることが望ましく、参照電位ＶＲＥＦ２１は“２”状態と“１”状態の読み出し信号の中間の電位であることが望ましく、参照電位ＶＲＥＦ３２は“３”状態と“２”状態の読み出し信号の中間の電位であることが望ましい。

尚、参照電位ＶＲＥＦ２１は、上位ビットの信号（表中Ｕ）を検出するための参照電位であり、参照電位ＶＲＥＦ３２、ＶＲＥＦ１０は、下位ビットの信号（表中Ｌ）を検出するための参照電位である。

［４−２］読み出し回路の具体例１
具体例１の読み出し回路は、上位ビット判定用に１つ、下位ビット判定用に２つのセンスアンプを有し、下位ビット判定用センスアンプの出力信号が上位ビット判定用センスアンプの出力信号に応じて選択される出力選択型の例である。

図１６は、本発明の一実施形態に係るメモリセルに適用する読み出し回路の具体例１の回路図を示す。以下に、本発明の一実施形態に係る読み出し回路の具体例１について説明する。

図１６に示すように、ビット線ＢＬ＜ｔ＞、ＢＬ＜ｃ＞には、読み出し時に所定のビット線ＢＬ＜ｔ＞、ＢＬ＜ｃ＞を選択するための例えばトランジスタからなるスイッチ回路（トランスファーゲート）ＲＳＷ１、ＲＳＷ２がそれぞれ接続されている。スイッチ回路ＲＳＷ１には、メモリセルＭＣのデータを読み出すための読み出し回路ＲＣ１が接続されている。読み出し回路ＲＣ１は、センスアンプＳ／Ａ１、Ｓ／Ａ２、Ｓ／Ａ３と、定電流源ＣＣと、スイッチ回路（トランスファーゲート）ＳＷ１、ＳＷ２、ＳＷ３とを有している。ここで、センスアンプＳ／Ａ１は上位ビット判定用として用いられ、センスアンプＳ／Ａ２、Ｓ／Ａ３は下位ビット判定用として用いられる。

定電流源ＣＣはスイッチ回路ＳＷ１の電流経路の一端に接続され、このスイッチ回路ＳＷ１の電流経路の他端はノードｎｒ１に接続されている。このノードｎｒ１には、スイッチ回路ＲＳＷ１を介して、ビット線ＢＬ＜ｔ＞が接続されている。

センスアンプＳ／Ａ１、Ｓ／Ａ２、Ｓ／Ａ３の第１の入力端子（＋）は、全てノードｎｒ１に接続されている。従って、定電流源ＣＣから供給された定電流をメモリセルＭＣに流し、電流―電圧変換された読み出し信号がセンスアンプＳ／Ａ１、Ｓ／Ａ２、Ｓ／Ａ３に入力される。一方、センスアンプＳ／Ａ１、Ｓ／Ａ２、Ｓ／Ａ３の第２の入力端子（−）には、参照電位ＶＲＥＦ２１、ＶＲＥＦ３２、ＶＲＥＦ１０がそれぞれ入力される。

下位ビット判定用の２つのセンスアンプＳ／Ａ２、Ｓ／Ａ３の出力端子は、スイッチ回路ＳＷ２、ＳＷ３に接続されている。このスイッチ回路ＳＷ２、ＳＷ３をつなぐノードｎｒ２には、上位ビット判定用のセンスアンプＳ／Ａ１の出力端子が接続されている。従って、センスアンプＳ／Ａ１の上位ビットの出力信号（Ｕ）に応じて、スイッチ回路ＳＷ２、ＳＷ３のどちらか一方が選択され、下位ビットの信号（Ｌ）が出力される。

ここで、本例の場合、スイッチ回路ＳＷ２、ＳＷ３のオン／オフは、上位ビットの出力信号（Ｕ）が“１”データの場合はスイッチ回路ＳＷ２がオンし、上位ビットの出力信号（Ｕ）が“０”データの場合はスイッチ回路ＳＷ３がオンするように、設定されている。

以上のように、具体例１では、センスアンプＳ／Ａ１の上位ビットの出力信号（Ｕ）に応じて、センスアンプＳ／Ａ２、Ｓ／Ａ３の下位ビットの出力信号（Ｌ）が選択される、出力選択型の読み出し回路ＲＣ１になっている。

この出力選択型の読み出し回路ＲＣ１を用いた読み出し動作を以下に説明する。ここでは、第１及び第３のＭＴＪ素子ＭＴＪ１、ＭＴＪ３の信号を読み出す場合を例に挙げる。尚、第１のＭＴＪ素子ＭＴＪ１の信号を上位ビット信号（Ｕ）、第３のＭＴＪ素子ＭＴＪ３の信号を下位ビット信号（Ｌ）と割り当てる。

まず、ビット線ＢＬ＜ｃ＞が例えば接地電位に設定される。読み出しワード線ＲＷＬ＜ｏｄｄ＞が選択され、トランジスタＴｒ１がオンとなる。スイッチ回路ＲＳＷ１、ＳＷ１をオンにし、定電流源ＣＣからメモリセルＭＣへ読み出し電流Ｉが供給される。この読み出し電流Ｉは第１及び第３のＭＴＪ素子ＭＴＪ１、ＭＴＪ３に流れ、電流―電圧変換された読み出し信号ＳがセンスアンプＳ／Ａ１、Ｓ／Ａ２、Ｓ／Ａ３にそれぞれ入力される。

ここで、センスアンプＳ／Ａ１では、上位ビットである第１のＭＴＪ素子ＭＴＪ１のデータが判別される。すなわち、読み出し信号Ｓが参照電位ＶＲＥＦ２１より大きい場合は、第１及び第３のＭＴＪ素子ＭＴＪ１、ＭＴＪ３は図１５の“３”状態又は“２”状態であるため、第１のＭＴＪ素子ＭＴＪ１は“１”データであると判断される。一方、読み出し信号Ｓが参照電位ＶＲＥＦ２１より小さい場合は、第１及び第３のＭＴＪ素子ＭＴＪ１、ＭＴＪ３は図１５の“１”状態又は“０”状態であるため、第１のＭＴＪ素子ＭＴＪ１は“０”データであると判断される。このような判断に基づく信号（Ｕ）が、読み出し回路ＲＣ１の第１の出力信号として、センスアンプＳ／Ａ１の出力端子から出力される。

第１のＭＴＪ素子ＭＴＪ１が“１”データ（例えば“Ｈ”状態）である場合、上位ビットの出力信号（Ｕ）によりスイッチ回路ＳＷ２が導通状態となり、センスアンプＳ／Ａ２の判断結果が出力される。ここで、センスアンプＳ／Ａ２では、下位ビットである第３のＭＴＪ素子ＭＴＪ３のデータが判別される。すなわち、読み出し信号Ｓが参照電位ＶＲＥＦ３２より大きい場合は、第１及び第３のＭＴＪ素子ＭＴＪ１、ＭＴＪ３は図１５の“３”状態であるため、第３のＭＴＪ素子ＭＴＪ３は“１”データであると判断される。一方、読み出し信号Ｓが参照電位ＶＲＥＦ３２より小さい場合は、第１及び第３のＭＴＪ素子ＭＴＪ１、ＭＴＪ３は図１５の“２”状態であるため、第３のＭＴＪ素子ＭＴＪ３は“０”データであると判断される。このような判断に基づく信号（Ｌ）が、読み出し回路ＲＣ１の第２の出力信号として、センスアンプＳ／Ａ２の出力端子からスイッチ回路ＳＷ２を介して出力される。

第１のＭＴＪ素子ＭＴＪ１が“０”データ（例えば“Ｌ”状態）である場合、上位ビットの出力信号（Ｕ）によりスイッチ回路ＳＷ３が導通状態となり、センスアンプＳ／Ａ３の判断結果が出力される。ここで、センスアンプＳ／Ａ３では、下位ビットである第３のＭＴＪ素子ＭＴＪ３のデータが判別される。すなわち、読み出し信号Ｓが参照電位ＶＲＥＦ１０より大きい場合は、第１及び第３のＭＴＪ素子ＭＴＪ１、ＭＴＪ３は図１５の“１”状態であるため、第３のＭＴＪ素子ＭＴＪ３は“１”データであると判断される。一方、読み出し信号Ｓが参照電位ＶＲＥＦ１０より小さい場合は、第１及び第３のＭＴＪ素子ＭＴＪ１、ＭＴＪ３は図１５の“０”状態であるため、第３のＭＴＪ素子ＭＴＪ３は“０”データであると判断される。このような判断に基づく信号（Ｌ）が、読み出し回路ＲＣ１の第２の出力信号として、センスアンプＳ／Ａ３の出力端子からスイッチ回路ＳＷ３を介して出力される。

［４−３］読み出し回路の具体例２
具体例２の読み出し回路は、上位ビット判定用に１つ、下位ビット判定用に１つのセンスアンプを有し、下位ビット判定用センスアンプの参照信号が上位ビット判定用センスアンプの出力信号に応じて選択される入力選択型の例である。この具体例２は、上述した３つのセンスアンプを有する具体例１と比べて、センスアンプを２つに減らすことができるため、チップ面積が縮小できる等の効果がある。

図１７は、本発明の一実施形態に係るメモリセルに適用する読み出し回路の具体例２の回路図を示す。以下に、本発明の一実施形態に係る読み出し回路の具体例２について説明する。

図１７に示すように、具体例２において、上記具体例１と異なる点は、下位ビット判定用のセンスアンプＳ／Ａ２が１つであり、このセンスアンプＳ／Ａ２の参照信号は上位ビットの信号（Ｕ）に応じて選択されている点である。

すなわち、具体例２の読み出し回路ＲＣ２は、センスアンプＳ／Ａ１、Ｓ／Ａ２と、定電流源ＣＣと、スイッチ回路ＳＷ１、ＳＷ２、ＳＷ３とを有している。ここで、センスアンプＳ／Ａ１は上位ビット判定用として用いられ、センスアンプＳ／Ａ２は下位ビット判定用として用いられる。

センスアンプＳ／Ａ１、Ｓ／Ａ２の第１の入力端子（＋）は、全てノードｎｒ１に接続されている。従って、定電流源ＣＣから供給された定電流をメモリセルＭＣに流し、電流―電圧変換された読み出し信号がセンスアンプＳ／Ａ１、Ｓ／Ａ２に入力される。センスアンプＳ／Ａ１の第２の入力端子（−）には、参照電位ＶＲＥＦ２１が入力される。センスアンプＳ／Ａ２の第２の入力端子（−）には、スイッチ回路ＳＷ２、ＳＷ３に接続されており、スイッチ回路ＳＷ２、ＳＷ３のオン／オフに応じて参照電位ＶＲＥＦ３２、ＶＲＥＦ１０のいずれか一方が入力される。

スイッチ回路ＳＷ２、ＳＷ３をつなぐノードｎｒ２には、上位ビット判定用のセンスアンプＳ／Ａ１の出力端子が接続されている。従って、センスアンプＳ／Ａ１の上位ビットの出力信号（Ｕ）に応じて、スイッチ回路ＳＷ２、ＳＷ３のどちらか一方が選択され、参照電位ＶＲＥＦ３２、ＶＲＥＦ１０のいずれか一方がセンスアンプＳ／Ａ２の第２の入力端子（−）に入力される。

ここで、本例の場合、スイッチ回路ＳＷ２、ＳＷ３のオン／オフは、上位ビットの出力信号（Ｕ）が“１”データの場合はスイッチ回路ＳＷ２がオンし、上位ビットの出力信号（Ｕ）が“０”データの場合はスイッチ回路ＳＷ３がオンするように、設定されている。

以上のように、具体例２では、センスアンプＳ／Ａ１の上位ビットの出力信号（Ｕ）に応じて、センスアンプＳ／Ａ２の入力信号（−）が選択される、入力選択型の読み出し回路ＲＣ２になっている。

この入力選択型の読み出し回路ＲＣ２を用いた読み出し動作を以下に説明する。ここでは、第１及び第３のＭＴＪ素子ＭＴＪ１、ＭＴＪ３の信号を読み出す場合を例に挙げる。尚、第１のＭＴＪ素子ＭＴＪ１の信号を上位ビット信号（Ｕ）、第３のＭＴＪ素子ＭＴＪ３の信号を下位ビット信号（Ｌ）と割り当てる。

まず、ビット線ＢＬ＜ｃ＞が例えば接地電位に設定される。読み出しワード線ＲＷＬ＜ｏｄｄ＞が選択され、トランジスタＴｒ１がオンとなる。スイッチ回路ＲＳＷ１、ＳＷ１をオンにし、定電流源ＣＣからメモリセルＭＣへ読み出し電流Ｉが供給される。この読み出し電流Ｉは第１及び第３のＭＴＪ素子ＭＴＪ１、ＭＴＪ３に流れ、電流―電圧変換された読み出し信号ＳがセンスアンプＳ／Ａ１、Ｓ／Ａ２にそれぞれ入力される。

ここで、センスアンプＳ／Ａ１では、上位ビットである第１のＭＴＪ素子ＭＴＪ１のデータが判別される。すなわち、読み出し信号Ｓが参照電位ＶＲＥＦ２１より大きい場合は、第１及び第３のＭＴＪ素子ＭＴＪ１、ＭＴＪ３は図１５の“３”状態又は“２”状態であるため、第１のＭＴＪ素子ＭＴＪ１は“１”データであると判断される。一方、読み出し信号Ｓが参照電位ＶＲＥＦ２１より小さい場合は、第１及び第３のＭＴＪ素子ＭＴＪ１、ＭＴＪ３は図１５の“１”状態又は“０”状態であるため、第１のＭＴＪ素子ＭＴＪ１は“０”データであると判断される。このような判断に基づく信号（Ｕ）が、読み出し回路ＲＣ２の第１の出力信号として、センスアンプＳ／Ａ１の出力端子から出力される。

第１のＭＴＪ素子ＭＴＪ１が“１”データ（例えば“Ｈ”状態）である場合、上位ビットの出力信号（Ｕ）によりスイッチ回路ＳＷ２が導通状態となり、センスアンプＳ／Ａ２の第２の入力端子（−）に参照電位ＶＲＥＦ３２が入力される。そして、センスアンプＳ／Ａ２では、下位ビットである第３のＭＴＪ素子ＭＴＪ３のデータが判別される。すなわち、読み出し信号Ｓが参照電位ＶＲＥＦ３２より大きい場合は、第１及び第３のＭＴＪ素子ＭＴＪ１、ＭＴＪ３は図１５の“３”状態であるため、第３のＭＴＪ素子ＭＴＪ３は“１”データであると判断される。一方、読み出し信号Ｓが参照電位ＶＲＥＦ３２より小さい場合は、第１及び第３のＭＴＪ素子ＭＴＪ１、ＭＴＪ３は図１５の“２”状態であるため、第３のＭＴＪ素子ＭＴＪ３は“０”データであると判断される。このような判断に基づく信号（Ｌ）が、読み出し回路ＲＣ２の第２の出力信号として、センスアンプＳ／Ａ２の出力端子から出力される。

第１のＭＴＪ素子ＭＴＪ１が“０”データ（例えば“Ｌ”状態）である場合、上位ビットの出力信号（Ｕ）によりスイッチ回路ＳＷ３が導通状態となり、センスアンプＳ／Ａ２の第２の入力端子（−）に参照電位ＶＲＥＦ１０が入力される。そして、センスアンプＳ／Ａ２では、下位ビットである第３のＭＴＪ素子ＭＴＪ３のデータが判別される。すなわち、読み出し信号Ｓが参照電位ＶＲＥＦ１０より大きい場合は、第１及び第３のＭＴＪ素子ＭＴＪ１、ＭＴＪ３は図１５の“１”状態であるため、第３のＭＴＪ素子ＭＴＪ３は“１”データであると判断される。一方、読み出し信号Ｓが参照電位ＶＲＥＦ１０より小さい場合は、第１及び第３のＭＴＪ素子ＭＴＪ１、ＭＴＪ３は図１５の“０”状態であるため、第３のＭＴＪ素子ＭＴＪ３は“０”データであると判断される。このような判断に基づく信号（Ｌ）が、読み出し回路ＲＣ２の第２の出力信号として、センスアンプＳ／Ａ２の出力端子から出力される。

尚、具体例２では、上位ビット判定用のセンスアンプＳ／Ａ１が動作し、その判定が確定し、選択された参照電位ＶＲＥＦ３２又はＶＲＥＦ１０が下位ビット判定用のセンスアンプＳ／Ａ２に転送された後に、下位ビット判定用のセンスアンプＳ／Ａ２が活性化されることが望ましい。つまり、上位ビット判定用のセンスアンプＳ／Ａ１の活性化信号と下位ビット判定用のセンスアンプＳ／Ａ２の活性化信号を異なる信号とし、センスアンプＳ／Ａ１が動作した後にセンスアンプＳ／Ａ２が動作するように制御することが望ましい。

具体例１及び具体例２においては、メモリセルトランジスタＴｒ１、Ｔｒ２の基板バイアス電位は、接地電位よりも電位の調整が容易なことから負電位に設定した場合の例を示したが、接地電位に設定することも可能である。

［５］効果
上記本発明の一実施形態に係るスピン注入型磁気ランダムアクセスメモリによれば、１メモリセルは２Ｔ＋３ＭＴＪで構成され、その中に３ビット（２^３＝８値）の情報を記憶する。この２Ｔ＋３ＭＴＪ型のメモリセルの面積は１６Ｆ^２となる。従って、実質的に１ビットあたりのメモリセルサイズは、１６Ｆ^２／３、すなわち約５．３Ｆ^２となる。このため、従来のメモリセルサイズ（８Ｆ^２）と比べて、単位ビット数あたりのメモリセルサイズを約３３．３％縮小することができる。これにより、チップ面積を縮小でき、低コストかつ大容量のスピン注入型ＭＲＡＭが実現できる。

上記本発明の一実施形態に係るスピン注入型磁気ランダムアクセスメモリの書き込み動作によれは、２Ｔ＋３ＭＴＪ構成のメモリセルの３つのＭＴＪ素子に、それぞれ別のデータを書き込むことが可能になる。

上記本発明の一実施形態に係るスピン注入型磁気ランダムアクセスメモリの読み出し動作によれは、１回の読み出し動作で２ビットの情報を同時に読み出すことが可能あり、２回の読み出し動作で３ビットの情報を読み出すことが可能である。従って、従来と同じメモリセルサイズで高速な読み出し動作を実現することができる。

その他、本発明は、上記実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で、種々に変形することが可能である。さらに、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出され得る。例えば、実施形態に示される全構成要件から幾つかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出され得る。

本発明の一実施形態に係る磁気ランダムアクセスメモリのメモリセルの等価回路図。 本発明の一実施形態に係る磁気ランダムアクセスメモリのメモリセルのレイアウト図。 図３（ａ）は、図２のＩＩＩＡ−ＩＩＩＡ線に沿った断面図、図３（ｂ）は、図２のＩＩＩＢ−ＩＩＩＢ線に沿った断面図。 本発明の一実施形態に係る磁気ランダムアクセスメモリのメモリセルの断面図。 本発明の一実施形態に係る磁気ランダムアクセスメモリのメモリセルの断面図。 図６（ａ）及び（ｂ）は、本発明の一実施形態に係る磁気ランダムアクセスメモリのスピン注入書き込みの説明図。 本発明の一実施形態に係る磁気ランダムアクセスメモリの書き込み動作の概要を説明するための図。 図８（ａ）乃至（ｈ）は、本発明の一実施形態に係るメモリセルへの書き込み方法の具体例１の説明図。 図９（ａ）乃至（ｆ）は、本発明の一実施形態に係るメモリセルへの書き込み方法の具体例２の説明図。 図１０（ａ）乃至（ｄ）は、本発明の一実施形態に係るメモリセルへの書き込み方法の具体例３の説明図。 本発明の一実施形態に係る磁気ランダムアクセスメモリの読み出し動作の概要を説明するための図。 本発明の一実施形態に係るメモリセルの読み出し動作におけるデータ判別方法の説明図。 本発明の一実施形態に係る読み出し動作における“０”〜“３”状態の読み出し信号の波形図。 本発明の一実施形態に係るメモリセルの読み出し動作の結果図。 本発明の一実施形態に係る読み出し回路において、センスアンプの２入力となる読み出し信号（電位）と参照用電位との関係図。 本発明の一実施形態に係るメモリセルに適用する読み出し回路の具体例１の回路図。 本発明の一実施形態に係るメモリセルに適用する読み出し回路の具体例２の回路図。

符号の説明

１１…半導体基板、１２…素子分離領域、１３…素子領域、１４−ｎ（ｎ＝１，２，３…）…下部電極層、１５…配線層、ＭＣ…メモリセル、ＭＴＪｎ（ｎ＝１，２，３…）…ＭＴＪ素子、Ｐ…固定層、Ｆ…記録層、ＢＬｎ（ｎ＝１，２，３…）…ビット線、ＷＬｎ（ｎ＝１，２，３…）…ワード線、Ｃｎ（ｎ＝１，２，３…）…コンタクト、Ｔｒｎ（ｎ＝１，２，３…）…トランジスタ、Ｓ／Ｄｎ（ｎ＝１，２，３…）…ソース／ドレイン拡散層、ＲＣ１、ＲＣ２…読み出し回路、Ｓ／Ａｎ（ｎ＝１，２，３…）…センスアンプ、ＲＳＷｎ、ＳＷｎ（ｎ＝１，２，３…）…スイッチ回路、ＣＣ…定電流源。

Claims (5)

1. 第１のメモリセルを構成する第１乃至第３の抵抗性記憶素子と、
   第１のゲート電極と第１のソース／ドレイン電極と第２のソース／ドレイン電極とを有し、前記第１のソース／ドレイン電極が前記第１の抵抗性記憶素子の一端に接続され、前記第２のソース／ドレイン電極が前記第３の抵抗性記憶素子の一端に接続された第１のトランジスタと、
   第２のゲート電極と第３のソース／ドレイン電極と第４のソース／ドレイン電極とを有し、前記第３のソース／ドレイン電極が前記第２の抵抗性記憶素子の一端に接続され、前記第４のソース／ドレイン電極が前記第３の抵抗性記憶素子の前記一端に接続された第２のトランジスタと、
   前記第３の抵抗性記憶素子の他端に接続された第１のビット線と、
   前記第１及び第２の抵抗性記憶素子の他端に接続された第２のビット線と、
   前記第１のゲート電極に接続された第１のワード線と、
   前記第２のゲート電極に接続された第２のワード線と
   を具備し、
   前記第１乃至第３の抵抗性記憶素子のそれぞれは、磁化方向が固定された固定層と磁化方向が可変な記録層と前記固定層及び前記記録層の間に設けられた絶縁層とを有するトンネル磁気抵抗素子であり、
   前記第１乃至第３の抵抗性記憶素子のそれぞれに書き込み電流を流すことで前記記録層の前記磁化方向を反転させ、前記書き込み電流の流れる向きに応じて前記固定層と前記記録層との相対的な磁化方向を平行又は反平行にし、前記第１乃至第３の抵抗性記憶素子の抵抗値を変化させることを特徴とする半導体記憶装置。
2. 前記第１及び第２のビット線は、互いに隣り合い、同一の方向に延在され、
   前記第１及び第２のワード線は、互いに隣り合い、前記第１及び第２のビット線と交差し、
   前記第２及び第４のソース／ドレイン電極は、前記第１及び第２のワード線間に配置され、前記第１及び第２のトランジスタで共有する１つの共有拡散層であり、
   前記第１のソース／ドレイン電極と前記共有拡散層とは、前記第１のワード線を挟んで配置され、
   前記第１のソース／ドレイン電極は、前記第２のビット線下に配置され、
   前記共有拡散層の少なくとも一部は、前記第２のビット線下に配置され、
   前記第３のソース／ドレイン電極と前記共有拡散層とは、前記第２のワード線を挟んで前記第２のビット線下に配置され、
   前記第１の抵抗性記憶素子は、前記第１のソース／ドレイン電極の上方の前記第２のビット線下に配置され、
   前記第２の抵抗性記憶素子は、前記第３のソース／ドレイン電極の上方の前記第２のビット線下に配置され、
   前記第３の抵抗性記憶素子は、前記第１及び第２のワード線間の前記第１のビット線下に配置されている
   ことを特徴とする請求項１に記載の半導体記憶装置。
3. 第１のメモリセルを構成する第１乃至第３の抵抗性記憶素子と、
   第１のゲート電極と第１のソース／ドレイン電極と第２のソース／ドレイン電極とを有し、前記第１のソース／ドレイン電極が前記第１の抵抗性記憶素子の一端に接続され、前記第２のソース／ドレイン電極が前記第３の抵抗性記憶素子の一端に接続された第１のトランジスタと、
   第２のゲート電極と第３のソース／ドレイン電極と第４のソース／ドレイン電極とを有し、前記第３のソース／ドレイン電極が前記第２の抵抗性記憶素子の一端に接続され、前記第４のソース／ドレイン電極が前記第３の抵抗性記憶素子の前記一端に接続された第２のトランジスタと、
   前記第３の抵抗性記憶素子の他端に接続された第１のビット線と、
   前記第１及び第２の抵抗性記憶素子の他端に接続された第２のビット線と、
   前記第１のゲート電極に接続された第１のワード線と、
   前記第２のゲート電極に接続された第２のワード線と
   を備え、
   前記第１のトランジスタをオンにすることで前記第１及び第３の抵抗性記憶素子に対して第１の書き込み電流を流し、前記第１の書き込み電流の向きに応じたデータを前記第１及び第３の抵抗性記憶素子に同時に書き込む第１の書き込み動作と、
   前記第２のトランジスタをオンにすることで前記第２及び第３の抵抗性記憶素子に対して第２の書き込み電流を流し、前記第２の書き込み電流の向きに応じたデータを前記第２及び第３の抵抗性記憶素子に同時に書き込む第２の書き込み動作と
   を具備することを特徴とする半導体記憶装置のデータ書き込み方法。
4. 前記第１のトランジスタと前記第２のトランジスタとを共にオンにすることで前記第３の抵抗性記憶素子に対して第３の書き込み電流を流しかつ前記第１及び第２の抵抗性記憶素子に前記第３の書き込み電流の分流電流を流し、前記第３の書き込み電流の向きに応じたデータを前記第３の抵抗性記憶素子のみに書き込む第３の書き込み動作と
   をさらに具備することを特徴とする請求項３に記載の半導体記憶装置のデータ書き込み方法。
5. 第１のメモリセルを構成する第１乃至第３の抵抗性記憶素子と、
   第１のゲート電極と第１のソース／ドレイン電極と第２のソース／ドレイン電極とを有し、前記第１のソース／ドレイン電極が前記第１の抵抗性記憶素子の一端に接続され、前記第２のソース／ドレイン電極が前記第３の抵抗性記憶素子の一端に接続された第１のトランジスタと、
   第２のゲート電極と第３のソース／ドレイン電極と第４のソース／ドレイン電極とを有し、前記第３のソース／ドレイン電極が前記第２の抵抗性記憶素子の一端に接続され、前記第４のソース／ドレイン電極が前記第３の抵抗性記憶素子の前記一端に接続された第２のトランジスタと、
   前記第３の抵抗性記憶素子の他端に接続された第１のビット線と、
   前記第１及び第２の抵抗性記憶素子の他端に接続された第２のビット線と、
   前記第１のゲート電極に接続された第１のワード線と、
   前記第２のゲート電極に接続された第２のワード線と、
   前記第１のビット線又は前記第２のビット線に接続された読み出し回路と
   を備え、
   前記第１のワード線を活性化することで第１及び第３の抵抗性記憶素子のデータを同時に読み出す第１の読み出し動作と、
   前記第２のワード線を活性化することで第２及び第３の抵抗性記憶素子のデータを同時に読み出す第２の読み出し動作と
   を具備し、
   前記第１の読み出し動作では、前記第１及び第３の抵抗性記憶素子と前記第１のトランジスタとの直列接続による合成抵抗を読み出し、前記第１及び第３の抵抗性記憶素子のデータを判別し、
   前記第２の読み出し動作では、前記第２及び第３の抵抗性記憶素子と前記第２のトランジスタとの直列接続による合成抵抗を読み出し、前記第２及び第３の抵抗性記憶素子のデータを判別することを特徴とする半導体記憶装置のデータ読み出し方法。

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