JP2010212661A - 磁気ランダムアクセスメモリ - Google Patents

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Abstract

【課題】スピン注入型の磁気ランダムアクセスメモリに関し、より小さいサイズのメモリセル選択トランジスタで効率的な書き込みが可能な磁気ランダムアクセスメモリを提供する。
【解決手段】ビット線２４、接続導体層２５及びＭＴＪ素子３０が形成された層間絶縁膜２２上には、層間絶縁膜２６が形成されている。層間絶縁膜２６には、接続導体層２５に接続されたプラグ２７と、ＭＴＪ素子３０に接続されたプラグ２８とが埋め込まれている。層間絶縁膜２６上には、プラグ２７とプラグ２８とを電気的に接続する局所内部配線２９が形成されている。これにより、ＭＴＪ素子３０のフリー層側は、プラグ２８、局所内部配線２９、プラグ２７、接続導体層２５、プラグ２３、接続導体層２１、及びプラグ１９を介して、ｎ型ドレイン領域１６に電気的に接続されている。
【選択図】図２

Description

本発明は、磁気ランダムアクセスメモリ（ＭＲＡＭ：Magnetic Random Access Memory）に係り、特に、スピン注入型の磁気ランダムアクセスメモリ（Spin Torque Transfer MRAM）に関する。
近年、不揮発性メモリとして、磁気抵抗効果素子を用いたＭＲＡＭが注目を集めている。磁気抵抗効果素子としては、例えば、トンネル絶縁膜を中間層に用いたＭＴＪ（磁性トンネル接合）素子が用いられている。このようなＭＲＡＭにおいて、情報の書込みは、書込線に流す電流により発生する磁界により行っていた。
近年、書込線が不要なスピン注入型ＭＲＡＭとして、スピン注入型のＭＲＡＭが開発されている。スピン注入型のＭＲＡＭでは、ＭＴＪ素子に流す電流の向きを変えて書き込みを行う双方向書き込みが採用されている。
特表２００５−５０３６６９号公報 特開２００８−１９８３１７号公報
しかしながら、従来のスピン注入型ＭＲＡＭは、書き込みに必要な電流を得るためにゲート幅の大きなメモリセル選択トランジスタを用いる必要があり、セル面積が大きくなって集積度が低下することがあった。
本発明の目的は、より小さいサイズのメモリセル選択トランジスタを用いて効率的に書き込みが可能な磁気ランダムアクセスメモリを提供することにある。
実施形態の一観点によれば、ピンド層とフリー層と、前記ピンド層と前記フリー層との間に設けられたトンネル絶縁膜とを少なくとも有する磁性トンネル接合素子と、前記磁性トンネル接合素子の前記フリー層側に一方の拡散領域が電気的に接続されたメモリセル選択トランジスタとを有する磁気ランダムアクセスメモリが提供される。
また、実施形態の他の観点によれば、ピンド層とフリー層と、前記ピンド層と前記フリー層との間に設けられトンネル絶縁膜とを少なくとも有する磁性トンネル接合素子と、前記磁性トンネル接合素子の前記フリー層側に一方の拡散領域が電気的に接続されたメモリセル選択トランジスタと、前記磁性トンネル接合素子の前記ピンド層側に電気的に接続されたビット線と、前記ビット線と平行な方向に延在し、前記メモリセル選択トランジスタの他方の拡散領域に電気的に接続されたソース線と、前記ビット線と交差する方向に延在し、メモリセル選択トランジスタのゲート電極に電気的に接続されたワード線とを有する磁気ランダムアクセスメモリが提供される。
開示の磁気ランダムアクセスメモリによれば、メモリセル選択トランジスタの電流駆動能力の非対称性と磁性トンネル接合素子の書込電流の非対称性を互いの短所を相殺するように組み合わせているので効率良く、電流駆動させることができる。それによって、よりサイズの小さな、例えば、ゲート幅が３μｍ以下のトランジスタをメモリセル選択トランジスタとして用いることができ、スピン注入型磁気ランダムアクセスメモリの集積度のさらなる向上が可能になる。
図１は、第１実施形態によるスピン注入型ＭＲＡＭの概略的平面図である。 図２は、第１実施形態によるスピン注入型ＭＲＡＭの各部の概略的断面図である。 図３は、第１実施形態によるスピン注入型ＭＲＡＭを構成するＭＴＪ素子の概略的断面図である。 図４は、第１実施形態によるスピン注入型ＭＲＡＭを構成するメモリセルの等価回路を示す図である。 図５は、第１実施形態によるスピン注入型ＭＲＡＭを構成するメモリセルの概念的斜視図である。 図６は、第１実施形態によるスピン注入型ＭＲＡＭの書込動作の説明図である。 図７は、メモリセル選択トランジスタの電流駆動能力と書込電流の説明図である。 図８は、第２実施形態によるスピン注入型ＭＲＡＭの概略的平面図である。 図９は、第２実施形態によるスピン注入型ＭＲＡＭの各部の概略的断面図である。 図１０は、第３実施形態によるスピン注入型ＭＲＡＭを構成するＭＴＪ素子の概略的断面図である。 図１１は、第４実施形態によるスピン注入型ＭＲＡＭを構成するＭＴＪ素子の概略的断面図である。 図１２は、参考実施形態によるスピン注入型ＭＲＡＭの概略的平面図である。 図１３は、参考実施形態によるスピン注入型ＭＲＡＭの各部の概略的断面図である。 図１４は、参考実施形態によるスピン注入型ＭＲＡＭのＢｏｔｔｏｍピン型のＭＴＪ素子の概略的断面図である。 図１５は、参考実施形態によるスピン注入型ＭＲＡＭを構成する１Ｔ−１ＭＴＪメモリセルの概念的斜視図である。 図１６は、参考実施形態によるスピン注入型ＭＲＡＭの書込動作の説明図である。 図１７は、ＭＴＪ素子の特性説明図である。 図１８は、参考実施形態によるスピン注入型ＭＲＡＭの書込電流の説明図である。 図１９は、シミュレーション結果の説明図である。
［参考実施形態］
参考実施形態によるスピン注入型ＭＲＡＭについて図１２乃至図１９を用いて説明する。
はじめに、本実施形態によるスピン注入型ＭＲＡＭの構造について図１２乃至図１４を用いて説明する。
図１２は、本実施形態のスピン注入型ＭＲＡＭの概略的平面図である。図１３は、本実施形態によるスピン注入型ＭＲＡＭの各部の概略的断面図である。図１３（ａ）は、図１２のＡ−Ａ′を結ぶ一点鎖線に沿った概略的断面図であり、図１３（ｂ）は図１２のＢ−Ｂ′を結ぶ一点鎖線に沿った概略的断面図である。図１４は、本実施形態によるスピン注入型ＭＲＡＭのＢｏｔｔｏｍピン型のＭＴＪ素子の概略的断面図である。なお、説明を簡単にするためにエクステンション領域、サイドウォール、或いは、層間絶縁膜の詳細な構成等は図示及び説明を省略する。
図１２及び図１３に示すように、ｐ型シリコン基板８１には、素子形成領域を画定する素子分離領域８２が形成されている。素子形成領域の表面上には、ゲート絶縁膜８３を介してワード線８４となるゲート電極が形成されている。ゲート電極の両側の素子形成領域内には、ｎ型ソース領域８５及びｎ型ドレイン領域８６が形成されている。こうして、素子形成領域には、ワード線８４により形成されるゲート電極、ｎ型ソース領域８５及びｎ型ドレイン領域８６を有するメモリセル選択トランジスタが形成されている。なお、各素子形成領域には、ｎ型ソース領域８５を共通とする２つのメモリセル選択トランジスタが、それぞれ形成されている。
メモリセル選択トランジスタが形成されたｐ型シリコン基板８１上には、層間絶縁膜８７が形成されている。層間絶縁膜８７には、ｎ型ソース領域８５に接続されたプラグ８８と、ｎ型ドレイン領域８６に接続されたプラグ８９が埋め込まれている。プラグ８８，８９が埋め込まれた層間絶縁膜８７上には、プラグ８８を介してｎ型ソース領域８５に電気的に接続され、ワード線８４と交差する方向に延在するソース線９０と、プラグ８９を介してｎ型ドレイン領域８６に電気的に接続された接続導体層９１が形成されている。
ソース線９０及び接続導体層９１が形成された層間絶縁膜８７上には、層間絶縁膜９２が形成されている。層間絶縁膜９２には、接続導体層９１に接続されたプラグ９３が埋め込まれている。プラグ９３が埋め込まれた層間絶縁膜９２上には、プラグ９３に接続されたボトムピン型のＭＴＪ素子９４が形成されている。
ＭＴＪ素子９４が形成された層間絶縁膜９２上には、層間絶縁膜９５が形成されている。層間絶縁膜９５には、ＭＴＪ素子９４に接続されたプラグ９６が埋め込まれている。プラグ９６が埋め込まれた層間絶縁膜９５上には、プラグに接続されたビット線９７が形成されている。
ＭＴＪ素子９４は、ボトムピン型のＭＴＪ素子であれば特に限定されるものではないが、例えば、図１４に示す構造のＭＴＪ素子を適用することができる。
図１４に示すＭＴＪ素子９４は、Ｗからなるプラグ９３に接続する下部電極上１００に、厚さが例えば１５ｎｍのＰｔＭｎ反強磁性層１０１、ＣｏＦｅＢ層１０３（厚さが例えば２．３ｎｍ）／Ｒｕ層１０４（厚さが例えば０．６８ｎｍ）／ＣｏＦｅＢ層１０５（厚さが例えば２．２ｎｍ）構造の結合ピンド層１０２、厚さが例えば１．１６ｎｍのＭｇＯトンネル絶縁膜１０６、及び、厚さが例えば２ｎｍのＣｏＦｅＢフリー層１０７を順次積層して形成したものである。なお、下部電極１００は、特に限定されるものではないが、例えば、Ｔａ膜１０８／Ｒｕ膜１０９／ＮｉＦｅ膜１１０／Ｔａ膜１１１の積層構造により形成することができる。上部電極は通常の構成であるので説明を省略する。
ボトムピン型のＭＴＪ素子を用いているのは、反強磁性層は平坦性が特に要求されており、プロセスフローとして固定層が下側の方が作りやすいためである。また、Ｂｏｔｔｏｍピン型の構造の方が、ドライエッチングによる加工において、加工がＴｏｐピン型よりも容易であるとともに、ピンド層の磁場の固定（ピン特性）も良くなるという特徴がある。
図１２に示すように、ソース線９０とビット線９７とは互いに平行になるように配置され、ワード線８４はソース線９０及びビット線９７と直交する方向に配置される。また、一つ分のトランジスタと１個のＭＴＪ素子９４とによりメモリセルが構成される。
次に、本実施形態によるスピン注入型ＭＲＡＭの製造方法について図１３を参照して説明する。
図１３（ａ）及び（ｂ）に示すように、ｐ型シリコン基板８１に素子分離領域８２を形成し、この素子分離領域８２に囲まれた素子形成領域の表面にゲート絶縁膜８３を介してワード線８４となるゲート電極を形成する。次いで、ゲート電極の両側にｎ型ソース領域８５及びｎ型ドレイン領域８６を形成する。なお、この場合のソース領域及びドレイン領域の呼称は相対的なものであるが、ここでは、便宜的にビット線に接続する側をドレイン領域とする。
次いで、層間絶縁膜８７を設けたのち、ｎ型ソース領域８５に接続するプラグ８８とドレイン領域に接続するプラグ８９を形成し、このプラグ８８に接続するようにソース線９０を設けるとともに、プラグ８９に接続するように接続導体層９１を形成する。
次いで、層間絶縁膜９２を設けたのち、接続導体層９１に接続するプラグ９３を設け、このプラグ９３に接続するようにＭＴＪ素子９４を形成する。次いで、層間絶縁膜９５を設けたのち、ＭＴＪ素子９４に接続するプラグ９６を設け、このプラグ９６に接続するようにビット線９７を形成することによって、従来のスピン注入型ＭＲＡＭの基本的構成が完成する。
次に、本実施形態によるスピン注入型ＭＲＡＭの動作について図１５乃至図１９を用いて説明する。
図１５は、本実施形態によるスピン注入型ＭＲＡＭを構成する１Ｔ−１ＭＴＪメモリセルの概念的斜視図である。図１６は、本実施形態によるスピン注入型ＭＲＡＭの書込動作の説明図である。図１７は、ＭＴＪ素子の特性説明図である。図１８は、本実施形態によるスピン注入型ＭＲＡＭの書込電流の説明図である。図１９は、シミュレーション結果の説明図である。
メモリセルは、メモリセル選択トランジスタ１とＭＴＪ素子２とを有している。ソース線７３とビット線７４との間には、双方向性書込／読出電圧発生器７５が接続されている。ビット線７４はセンスアンプ７６にも接続されており、ビット線７４からの読出出力はセンスアンプ７６に出力されて情報を読み出すことができる。この場合、前述のように、ＭＴＪ素子７２はプロセスフローとして、反強磁性層、即ち、ピン層が下側の方が作りやすいため、下部電極側にピン層が形成されているＢｏｔｔｏｍピン型のＭＴＪ素子が採用されている。なお、図における符号７７はワード線である。
図１６は、スピン注入型ＭＲＡＭの書込動作の説明図である。図１６（ａ）は、フリー層とピンド層のスピンの向きが平行で低抵抗状態である“０”の書込動作の説明図であり、図１６（ｂ）は、フリー層とピンド層のスピンの向き（磁化方向）が互いに反平行で高抵抗状態である“１”の書込動作の説明図である。
図１６（ａ）に示すように、“０”を書き込む場合には、ソース線を接地して、ビット線に書込電圧ＶＢＬを印加して順方向の電流を流す。この場合、電子は電流と逆にピンド層からフリー層に流れ、ピンド層においてピンド層の磁化方向と同じスピン向の電子が選択的に通過してフリー層に達して、フリー層の磁化方向がピンド層の磁化方向と平行になる。
一方、図１６（ｂ）に示すように、“１”を書き込む場合には、ビット線を接地して、ソース線に書込電圧ＶＳＬを印加して逆方向の電流を流す。この場合、電子は電流と逆にフリー層からピンド層に流れ、ピンド層においてピンド層の磁化方向と反対のスピン向の電子が反射されてフリー層に戻り、フリー層の磁化方向がピンド層の磁化方向と反平行になる。
このような書込動作において、回路動作は非対称になっており、電流駆動能力は書込方向によって、約２倍程度異なる。即ち、メモリセル選択トランジスタと抵抗となるＭＴＪ素子を接続した場合、抵抗が接続された側（ドレイン領域）が高電位となって電流を流す場合、即ち、順方向の場合は、メモリセル選択トランジスタの他方の側（ソース領域）が接地されるので、所謂ソース接地回路動作となる。
一方、逆に、メモリセル選択トランジスタの他方の側（ソース領域）が高電位となって電流を流す場合は、メモリセル選択トランジスタの一方の側（ドレイン領域）に抵抗が接続されているので、所謂ソースフォロワ回路動作となって電流駆動能力が小さくなる。
一方、ＭＴＪ素子自体の書込特性にも非対称性があるので、図１７を参照して説明する。
図１７（ａ）はＭＴＪ素子のＲ（抵抗）−Ｈ（磁場）特性の説明図であり、Ｒ−Ｈ特性自体はほぼ対称であり、Ｈシフトはほぼ０である。
図１７（ｂ）はＭＴＪ素子のスピン注入特性の説明図であり、順方向電流により“０”を書き込む場合、書込電圧ＶＢＬを上げて電流を増加させていくと、約１ｍＡのところでスピン反転が起こり、低抵抗状態となる。
一方、逆方向電流により“１”を書き込む場合、書込電圧ＶＳＬを上げて電流の絶対値を増加させていくと、約−１．５ｍＡのところでスピン反転が起こり、高抵抗状態となり、“１”書き込みの方が、スピン注入反転電流（書込電流）が大きい。これは、理論式（Slonczewskiの式）から予測されていて、一般的に実験的に確認されている特性である。なお、ここでは、１４個の試料の特性を示しており、若干のばらつきがある。
したがって、Ｒ−Ｈ特性がほぼ対称で、Ｈシフトがほぼ０であっても、“１”書き込み、即ち、反平行化書き込みの方が、平行化書き込みより書込電流が大きくなる。そこで、本実施形態においては、“１”書き込みにおける駆動電流量を確保するために、メモリセル選択トランジスタとして、ゲート幅Ｗが、例えば６μｍのＭＯＳＦＥＴを用いている。
図１８は、本実施形態のスピンＭＲＡＭの書込電流の説明図である。ここでは、逆方向電流が“１”の書き込みに必要な約１．５ｍＡが得られるように、メモリセル選択トランジスタのゲート幅Ｗを６μｍとしている。なお、“０”を書き込む順方向電流には十分すぎるほどの余裕がある。
しかし、前述のように、ＭＴＪ素子単体の特性は、ピンド層側からフリー層側へ電流を流して書き込む場合に書込電流が大きくなる。一方、１Ｔ−１ＭＴＪのメモリセルの場合には、ピンド層側からフリー層側へ電流を流す場合にはメモリセル選択トランジスタの電流駆動能力の低いソースフォロワ回路駆動となっている。
そこで、書込時のメモリセル選択トランジスタの動作の解析を行なった。回路シミュレーションは、メモリセル選択トランジスタは、ゲート幅Ｗが３μｍ、ゲート長Ｌが０．３４μｍのＭＯＳＦＥＴで、３．３Ｖ駆動とし、ＭＴＪ素子の抵抗を１ｋΩとして行った。
図１９はシミュレーション結果の説明図である。図１９に示すように、ソース線側から書き込む方（逆方向電流）が、電流が流れにくい。これは、ＭＴＪ素子の抵抗がメモリセル選択トランジスタのソース側に負荷されたことになって、電流を流すとソースの電位が上がって、ゲート−ソース間電圧が下がってくるためである。
１Ｔ−１ＭＴＪのメモリセルの動作を解析すると、書き込む方向に対して、流せる電流が変わり、ワーストケースはソース線側からの書き込みであること、ビット線側からの書き込みはソース線側からの書き込みよりも約２倍程度許容電流値が大きいことがわかった。したがって、ゲート幅Ｗが、例えば３μｍのメモリセル選択トランジスタでは、安定した“１”の書き込みを行うことができない。
そこで、本実施形態では、ゲート幅Ｗが６μｍの大きなメモリセル選択トランジスタを用いている。これにより、ソース線側から書き込む（逆方向電流）場合にも、３．３Ｖの電圧印加で１．５ｍＡ程度の電流を得ることができる。
ただし、ゲート幅Ｗが例えば６μｍもあるような大きなメモリセル選択トランジスタを用いると、セル面積が大きくなり集積度が低下するため、より小さいサイズのメモリセル選択トランジスタを用いて、効率良く書き込みができるようにすることが望まれる。
［第１実施形態］
第１実施形態によるスピン注入型ＭＲＡＭについて図１乃至図７を用いて説明する。
はじめに、本実施形態によるスピン注入型ＭＲＡＭの構造について図１乃至図４を用いて説明する。
図１は、本実施形態のスピン注入型ＭＲＡＭの概略的平面図である。図２は、本実施形態によるスピン注入型ＭＲＡＭの各部の概略的断面図である。図２（ａ）は、図１のＡ−Ａ′を結ぶ一点鎖線に沿った概略的断面図である。図２（ｂ）は、図１２のＢ−Ｂ′を結ぶ一点鎖線に沿った概略的断面図である。図２（ｃ）は、図２のＣ−Ｃ′を結ぶ一点鎖線に沿った概略的断面図である。図３は、本実施形態のスピン注入型ＭＲＡＭを構成するＭＴＪ素子の概略的断面図である。図４は、本実施形態によるスピン注入型ＭＲＡＭを構成するメモリセルの等価回路を示す図である。なお、説明を簡単にするためにエクステンション領域、サイドウォール、或いは、層間絶縁膜の詳細な構成等は図示及び説明を省略する。
図１及び図２に示すように、ｐ型シリコン基板１１には、素子形成領域を画定する素子分離領域１２が形成されている。素子形成領域の表面上には、ゲート絶縁膜１３を介してワード線１４となるゲート電極が形成されている。ゲート電極の両側の素子形成領域内には、ｎ型ソース領域１５及びｎ型ドレイン領域１６が形成されている。こうして、素子形成領域には、ワード線１４により形成されるゲート電極、ｎ型ソース領域１５及びｎ型ドレイン領域１６を有するメモリセル選択トランジスタが形成されている。なお、各素子形成領域には、ｎ型ソース領域１５を共通とする２つのメモリセル選択トランジスタが、それぞれ形成されている。
メモリセル選択トランジスタが形成されたｐ型シリコン基板１１上には、層間絶縁膜１７が形成されている。層間絶縁膜１７には、ｎ型ソース領域１５に接続されたプラグ１８と、ｎ型ドレイン領域１６に接続されたプラグ１９が埋め込まれている。プラグ１８，１９が埋め込まれた層間絶縁膜１７上には、プラグ１８を介してｎ型ソース領域１５に電気的に接続され、ワード線１４と交差する方向に延在するソース線２０と、プラグ１９を介してｎ型ドレイン領域１６に電気的に接続された接続導体層２１が形成されている。
ソース線２０及び接続導体層２１が形成された層間絶縁膜１７上には、層間絶縁膜２２が形成されている。層間絶縁膜２２には、接続導体層２１に接続されたプラグ２３が埋め込まれている。プラグ２３が埋め込まれた層間絶縁膜２２上には、ソース線２０と平行に延在し、ソース線２０と投影的に重なるように設けられたビット線２４と、プラグ２３に接続された接続導体層２５が形成されている。ビット線２４は、ソース線２０とは異なる準位の配線層により形成されている。ビット線２４上には、ボトムピン型のＭＴＪ素子３０が形成されている。
ビット線２４、接続導体層２５及びＭＴＪ素子３０が形成された層間絶縁膜２２上には、層間絶縁膜２６が形成されている。層間絶縁膜２６には、接続導体層２５に接続されたプラグ２７と、ＭＴＪ素子３０に接続されたプラグ２８とが埋め込まれている。層間絶縁膜２６上には、プラグ２７とプラグ２８とを電気的に接続する局所内部配線２９が形成されている。これにより、ＭＴＪ素子３０のフリー層側は、プラグ２８、局所内部配線２９、プラグ２７、接続導体層２５、プラグ２３、接続導体層２１、及びプラグ１９を介して、ｎ型ドレイン領域１６に電気的に接続されている。
局所内部配線２９によってＭＴＪ素子３０のフリー層側とメモリセル選択トランジスタのｎ型ドレイン領域１６とを接続するために、ビット線２４は、プラグ１９，２３，２７等を使用してメモリセル選択トランジスタのｎ型ドレイン領域１６と局所内部配線２９とを接続している位置を避け、且つ、ソース線２０と平行方向に配置することが望ましい。また、更に最小寸法でレイアウトするために、ビット線２４は、ソース線２０の真上に配置することが望ましい。
ソース線２０とビット線２４とは互いに平行且つ投影的に重なるように配置され、ワード線１４はソース線２０及びビット線２４と直交する方向に配置される。また、一つ分のトランジスタと１個のＭＴＪ素子３０とによりメモリセルが構成される。
ＭＴＪ素子３０は、ボトムピン型のＭＴＪ素子であれば特に限定されるものではないが、例えば、図３に示す構造のＭＴＪ素子を適用することができる。図３に示すＭＴＪ素子３０は、下部電極３１上に、厚さが例えば１５ｎｍのＰｔＭｎ反強磁性層３６、ＣｏＦｅＢ層３８（厚さが例えば２．３ｎｍ）／Ｒｕ層３９（厚さが例えば０．６８ｎｍ）／ＣｏＦｅＢ層４０（厚さが例えば２．２ｎｍ）構造の結合ピンド層３７、厚さが例えば１．１６ｎｍのＭｇＯトンネル絶縁膜４１、及び、厚さが例えば２ｎｍのＣｏＦｅＢフリー層４２を順次積層して形成したものである。なお、下部電極３１は、特に限定されるものではないが、例えば、Ｔａ膜３２／Ｒｕ膜３３／ＮｉＦｅ膜３４／Ｔａ膜３５の積層構造により形成することができる。上部電極は説明を省略する。ＭＴＪ素子３０は、例えば、幅０．１μｍで長さが０．１５μｍである。
図４は、本実施形態によるスピン注入型ＭＲＡＭのメモリセルの等価回路を示す図である。本実施形態によるスピン注入型ＭＲＡＭのメモリセルは、一つのメモリセル選択トランジスタ１と、一つのＭＴＪ素子２とを有する１Ｔ−１ＭＴＪ型のメモリセルである。メモリセル選択トランジスタ１のゲート電極はワード線ＷＬに接続され、メモリセル選択トランジスタ１のソース端子はソース線ＳＬに接続され、メモリセル選択トランジスタ１のドレイン端子はＭＴＪ素子２のフリー層３側に接続されている。ＭＴＪ素子２のピンド層５側には、ビット線ＢＬが接続されている。
このように、本実施形態によるスピン注入型ＭＲＡＭは、参考実施形態と同様にプロセス的に有利なボトムピン型のＭＴＪ素子３０を用いているが、局所内部配線２９を用いることによって、ピンド層側をビット線２４に接続している。
次に、本実施形態によるスピン注入型ＭＲＡＭの製造方法について図２を参照して説明する。
まず、ｐ型シリコン基板１１に素子分離領域１２を形成し、この素子分離領域１２に囲まれた素子形成領域の表面にゲート絶縁膜１３を介してワード線１４となるゲート電極を形成する。
次いで、ゲート電極の両側にｎ型ソース領域１５及びｎ型ドレイン領域１６を形成する。なお、この場合も、ソース領域及びドレイン領域の呼称は相対的なものであるが、ここでは、便宜的にビット線に接続する側をドレイン領域とする。
次いで、層間絶縁膜１７を設けたのち、ｎ型ソース領域１５に接続するプラグ１８とドレイン領域に接続するプラグ１９を形成し、このプラグ１８に接続するようにソース線２０を設けるとともに、プラグ１９に接続するように接続導体層２１を形成する。
次いで、層間絶縁膜２２を設けたのち、接続導体層２１に接続するプラグ２３を設ける。
次いで、ソース線２０と投影的に重なる位置にビット線２４を設けるとともに、プラグ２３に接続するように接続導体層２５を設ける。
次いで、ビット線２４上に投影的に重なるようにボトムピン型のＭＴＪ素子３０を形成する。次いで、層間絶縁膜２６を設けたのち、接続導体層２５に接続するプラグ２７を形成する。次いで、ＭＴＪ素子３０に接続するプラグ２８を形成する。
次いで、プラグ２８とプラグ２７とを局所内部配線２９によって接続することによって本実施形態のスピン注入型ＭＲＡＭの基本的構成が完成する。
次に、本実施形態によるスピン注入型ＭＲＡＭの動作について図５乃至図７を用いて説明する。
図５は、本実施形態によるスピン注入型ＭＲＡＭを構成するメモリセルの概念的斜視図である。図６は、本実施形態によるスピン注入型ＭＲＡＭの書込動作の説明図である。図７は、メモリセル選択トランジスタの電流駆動能力と書込電流の説明図である。
メモリセルは、メモリセル選択トランジスタ１とＭＴＪ素子２とを有している。この場合のＭＴＪ素子２は、フリー層３、ピンド層５、及び、その間に挟まれたトンネル絶縁膜４を少なくとも備えており、ピンド層５側がビット線６に接続され、フリー層３側がソース線７に接続されている。
ビット線６及びソース線７には、書き込み回路及び読み出し回路が接続される。例えば図５に示すように、ソース線７とビット線６との間には、双方向性書込／読出電圧発生器８が接続されている。ビット線６はセンスアンプ９にも接続されており、ビット線６からの読出出力はセンスアンプ９に出力される。これにより、ＭＴＪ素子２に記憶された情報を読み出すことができる。なお、図における符号１０はワード線である。
図６は、書込動作の説明図である。図６（ａ）に示すように、１Ｔ−１ＭＴＪのメモリセルにおいて、電流駆動能力の大きいビット線側から電流を流す順方向側で、ＭＴＪ素子特性における書込電流が大きい反平行化の書き込み（“１”書き込み）を行う。一方、図６（ｂ）に示すように、駆動能力の低い逆方向側で、書き込みにより小さい電流で良い”０”書き込みを行うようにする。
図７は、メモリセル選択トランジスタの電流駆動能力と書込電流の説明図である。ここでは、一例として、ゲート幅Ｗが３μｍのメモリセル選択トランジスタを用いた場合の結果を示している。
図７に示すように、ゲート幅Ｗが３μｍのメモリセル選択トランジスタの逆方向の電流駆動能力は、３．３Ｖの印加電圧で１ｍＡ程度であるが、この逆方向電流により書込電流の小さな“０”を書き込むことができる。
一方、書込電流の大きな“１”は、電流駆動能力の大きな順方向電流により書き込んでいるので、全く問題なく書き込むことができる。このように、本実施形態においては、電流駆動能力の観点から、効率が良くなり、より小さいサイズのメモリセル選択トランジスタの使用が可能になる。
このように、本実施形態においては、参考実施形態と同様にプロセス的に有利なボトムピン型のＭＴＪ素子を用いているが、局所内部配線を用いることによって、ピンド層側をビット線２４に接続している。したがって、書込電流の大きな反平行化書き込み（“１”書き込み）を行う場合、電流駆動能力の大きいビット線側から電流を流すことになるので、セルサイズの小さなメモリセル選択トランジスタを用いても書き込みが可能になる。
［第２実施形態］
第２実施形態によるスピン注入型ＭＲＡＭについて図８及び図９を用いて説明する。図１乃至図７に示す第１実施形態によるスピン注入型ＭＲＡＭと同様の構成要素には同一の符号を付し説明を省略し又は簡潔にする。
図８は、本実施形態によるスピン注入型ＭＲＡＭの概略的平面図である。図９は、本実施形態によるスピン注入型ＭＲＡＭの各部の概略的断面図である。
本実施形態によるスピン注入型ＭＲＡＭは、ＭＴＪ素子３０と局所内部配線２９との間の接続が異なるほかは、第１実施形態によるスピン注入型ＭＲＡＭと同様である。
すなわち、本実施形態によるスピン注入型ＭＲＡＭでは、図９（ａ）〜（ｃ）に示すように、層間絶縁膜２６の表面が平坦化されており、層間絶縁膜３０の表面とＭＴＪ素子３０の表面とが均一な高さになっている。局所内部配線２９は、平坦化された層間絶縁膜３０上に形成されており、ＭＴＪ素子３０が露出した部分においてＭＴＪ素子３０と接続されている。ＭＴＪ素子３０と局所内部配線２９との接続プロセスは、ＣＭＰとエッチバックを用いたボーダーレスコンタクトプロセスにより行うことができる。
ボーダーレスコンタクトプロセスを用いることにより、ＭＴＪ素子３０上にコンタクトホールを開口する必要がないため、ＭＴＪ素子３０が微細化したときにもＭＴＪ素子３０と局所内部配線２９とを確実に接続することができる。
なお、ＭＴＪ素子３０は、長方形形状とすることが望ましい。また、ＭＴＪ素子３０の幅に対する長さの比（アスペクト比）は、２〜３程度であることが望ましい。ＭＴＪ素子３０は、ビット線２４の延在方向に長い長方形でもワード線１４の延在方向に長い長方形でもよいが、ＭＴＪ素子３０はビット線２４上に形成するため、製造容易性の観点からはビット線２４の延在方向に長い長方形形状とすることが望ましい。
このように、本実施形態においては、ＭＴＪ素子と局所内部配線との接続をボーダーレスコンタクトにより形成するので、ＭＴＪ素子が微細化したときにもＭＴＪ素子と局所内部配線とを確実に接続することができる。
［第３実施形態］
第３実施形態によるスピン注入型ＭＲＡＭについて図１０を用いて説明する。図１乃至図９に示す第１及び第２実施形態によるスピン注入型ＭＲＡＭ、図１２乃至図１９に示す参考実施形態によるスピン注入型ＭＲＡＭと同様の構成要素には同一の符号を付し説明を省略し又は簡潔にする。
本実施形態によるスピン注入型ＭＲＡＭは、基本的なメモリセルレイアウトは、図１２及び図１３に示した参考実施形態のスピン注入型ＭＲＡＭと同様であるので、ＭＴＪ素子の構造のみを説明する。
図１０は、本実施形態のスピン注入型ＭＲＡＭを構成するＭＴＪ素子の概略的断面図である。ＭＴＪ素子５０は、トップピン型のＭＴＪ素子であれば特に限定されるものではないが、例えば、Ｗからなるプラグ９３に接続する下部電極５１上に、厚さが例えば２ｎｍのＣｏＦｅＢフリー層５２、厚さが例えば１．１６ｎｍのＭｇＯトンネル絶縁膜５３、ＣｏＦｅＢ層５５（厚さが例えば２．２ｎｍ）／Ｒｕ層５６（厚さが例えば０．６８ｎｍ）／ＣｏＦｅ層５７（厚さが例えば２．３ｎｍ）構造の結合ピンド層５４、及び、反強磁性層５８を順次積層して形成したものを適用することができる。なお、下部電極には、上記第１実施形態と同様の構造を適用することができる。
この場合、結合ピンド層５４上に設ける反強磁性層５８を（１１１）配向或いは（１１０）配向にして結晶性を良くするため、反強磁性層５８に接する側をＣｏリッチのＣｏＦｅ層５７で形成することが望ましい。具体的には、Ｃｏ組成比が７５％〜９０％のＣｏＦｅを用いることができる。
また、反強磁性層５８としてはＰｔＭｎを用いても或いはＩｒＭｎを用いても良いが、ＩｒＭｎを用いる場合には、上層側に設けることによる結晶性の劣化とともにエッチング後の膜厚の目減りのため、膜厚を２５ｎｍ〜３０ｎｍと厚く形成することが望ましい。
このように、本実施形態においては、加工とピン特性の面では不利なトップピン型ＭＴＪ素子を用いているが、局所内部配線が不要になるため、多層配線構造を形成するための工程数を低減することが可能になる。
［第４実施形態］
第４実施形態によるスピン注入型ＭＲＡＭについて図１１を用いて説明する。図１乃至図１０に示す第１乃至第３実施形態によるスピン注入型ＭＲＡＭと同様の構成要素には同一の符号を付し説明を省略し又は簡潔にする。
本実施形態によるスピン注入型ＭＲＡＭは、基本的なメモリセルレイアウトは、図１及び図８に示した第１及び第２実施形態のスピン注入型ＭＲＡＭと同様であるので、ＭＴＪ素子の構造のみを説明する。
本実施形態によるスピン注入型ＭＲＡＭは、ＭＴＪ素子として、反強磁性層でピン層を固定させる交換結合型スピンバルブ（exchange-biased spin-valve）構造のＭＴＪ素子の代わりに、反強磁性層を用いない擬似スピンバルブ（pseudo spin-valve）構造のＭＴＪ素子を用いたものである。
図１１は、本実施形態のスピン注入型ＭＲＡＭを構成するＭＴＪ素子の概略的断面図である。図に示すように、ＭＴＪ素子６０は、擬似スピンバルブ構造のＭＴＪ素子であれば特に限定されるものではないが、例えば、下部電極６１上に、厚さが例えば３．０ｎｍのＣｏＦｅＢピンド層６２、厚さが例えば１．１６ｎｍのＭｇＯトンネル絶縁膜６３、厚さが例えば２ｎｍのＣｏＦｅＢフリー層６４を順次積層して形成したものを適用することができる。なお、下部電極には、上記第１実施形態と同様の構造を適用することができる。
この場合、ＣｏＦｅＢピンド層６２の膜厚はＣｏＦｅＢフリー層６４の膜厚より厚いため保磁力が相対的に大きくなり、それによって、ＣｏＦｅＢピンド層６２の磁化方向を一定に保つことができる。
本実施形態においては、フィルター層となるピンド層がメモリセル選択トランジスタから遠い方にあるので、書込電流の大きな反平行化書き込み（“１”書き込み）を行う場合、電流駆動能力の大きいビット線側から電流を流すことになる。
［変形実施形態］
以上、各実施形態を説明してきたが、各実施形態に示した条件・構成は、これらに限定されるものではない。例えば、上記の第１及び第３実施形態においてはピンド層を結合ピンド層で構成しているが単層のピンド層で構成しても良いものである。
また、上記の各実施形態においては、フリー層をＣｏＦｅＢで構成しているが、ＣｏＦｅＢに限られるものではなく、ＣｏＦｅを用いても良いし、ＣｏＦｅ／ＮｉＦｅの積層構造にしても良い。
また、上記の各実施形態においては、トンネル絶縁膜をＭｇＯで構成しているが、ＭｇＯに限られるものではなく、Ａｌ２Ｏ３やＡｌ−Ｏ等の他の絶縁膜を用いても良い。
また、上記の各実施形態においては、ビット線とソース線を互いに平行に配置しているが、必ずしも平行である必要はなく、互いに直交するように配置してもよい。
また、上記第４実施形態においては、ボトムピン型の擬似スピンバルブ構造のＭＴＪ素子を用いたスピン注入型ＭＲＡＭを示したが、第３実施形態のスピン注入型ＭＲＡＭにおいて、トップピン型の擬似スピンバルブ構造のＭＴＪ素子を用いるようにしてもよい。
また、上記の各実施形態においては、１Ｔ−１ＭＴＪ型のメモリセルを有するスピン注入型ＭＲＡＭについて説明してきたが、メモリセルの構成は、これに限定されるものではない。例えば、１Ｔ−２ＭＴＪ型のメモリセルを有するスピン注入型ＭＲＡＭや、２Ｔ−２ＭＴＪ型のメモリセルを有するスピン注入型ＭＲＡＭに適用することもできる。
以上の第１乃至第３実施形態に関し、更に以下の付記を開示する。
（付記１） ピンド層とフリー層と、前記ピンド層と前記フリー層との間に設けられたトンネル絶縁膜とを少なくとも有する磁性トンネル接合素子と、
前記磁性トンネル接合素子の前記フリー層側に一方の拡散領域が電気的に接続されたメモリセル選択トランジスタと
を有することを特徴とする磁気ランダムアクセスメモリ。
（付記２） 付記１記載の磁気ランダムアクセスメモリにおいて、
前記磁性トンネル接合素子の前記ピンド層側と前記メモリセル選択トランジスタの他方の拡散領域との間に接続され、前記磁性トンネル接合素子に高抵抗状態を書き込む際に前記ピンド層から前記フリー層に向けて書き込み電流を流し、前記磁性トンネル接合素子に低抵抗状態を書き込む際に前記フリー層から前記ピンド層に向けて書き込み電流を流す書き込み回路を更に有する
ことを特徴とする磁気ランダムアクセスメモリ。
（付記３） 付記１又は２記載の磁気ランダムアクセスメモリにおいて、
前記磁性トンネル接合素子は、下部電極側から前記ピンド層、前記トンネル絶縁膜、及び前記フリー層を順次積層した磁性トンネル接合素子である
ことを特徴とする磁気ランダムアクセスメモリ。
（付記４） 付記３記載の磁気ランダムアクセスメモリにおいて、
前記磁性トンネル接合素子の前記フリー層側は、第１の配線を介して前記メモリセル選択トランジスタの前記一方の拡散領域に電気的に接続されている
ことを特徴とする磁気ランダムアクセスメモリ。
（付記５） 付記１又は２記載の磁気ランダムアクセスメモリにおいて、
前記磁性トンネル接合素子は、下部電極側から前記フリー層、前記トンネル絶縁膜、及び前記ピンド層を順次積層した磁性トンネル接合素子である
ことを特徴とする磁気ランダムアクセスメモリ。
（付記６） 付記５記載の磁気ランダムアクセスメモリにおいて、
前記磁性トンネル接合素子は、前記下部電極と前記メモリセル選択トランジスタの前記一方の拡散層とを接続するプラグと投影的に重なるように配置されている
ことを特徴とする磁気ランダムアクセスメモリ。
（付記７） 付記１乃至６のいずれか１項に記載の磁気ランダムアクセスメモリにおいて、
前記磁性トンネル接合素子は、前記ピンド層に接して設けられた反強磁性層を更に有する
ことを特徴とする磁気ランダムアクセスメモリ。
（付記８） 付記７記載の磁気ランダムアクセスメモリにおいて、
前記磁性トンネル接合素子は、前記ピンド層の前記反強磁性層に接する部分が、Ｃｏ組成比が７５％乃至９０％のＣｏＦｅで形成されている
ことを特徴とする磁気ランダムアクセスメモリ。
（付記９） 付記７又は８記載の磁気ランダムアクセスメモリにおいて、
前記反強磁性層は、ＩｒＭｎにより形成されており、前記ＩｒＭｎの膜厚は２５ｎｍ乃至３０ｎｍである
ことを特徴とする磁気ランダムアクセスメモリ。
（付記１０） 付記１乃至６のいずれか１項に記載の磁気ランダムアクセスメモリにおいて、
前記磁性トンネル接合素子は、前記ピンド層と前記フリー層との保磁力の差により前記ピンド層の磁化方向を維持する擬似スピンバルブ構造の磁性トンネル接合素子である
ことを特徴とする磁気ランダムアクセスメモリ。
（付記１１） 付記１乃至１０のいずれか１項に記載の磁気ランダムアクセスメモリにおいて、
前記メモリセル選択トランジスタのゲート幅は、３μｍ以下である
ことを特徴とする磁気ランダムアクセスメモリ。
（付記１２） ピンド層とフリー層と、前記ピンド層と前記フリー層との間に設けられトンネル絶縁膜とを少なくとも有する磁性トンネル接合素子と、
前記磁性トンネル接合素子の前記フリー層側に一方の拡散領域が電気的に接続されたメモリセル選択トランジスタと、
前記磁性トンネル接合素子の前記ピンド層側に電気的に接続されたビット線と、
前記ビット線と平行な方向に延在し、前記メモリセル選択トランジスタの他方の拡散領域に電気的に接続されたソース線と、
前記ビット線と交差する方向に延在し、メモリセル選択トランジスタのゲート電極に電気的に接続されたワード線と
を有することを特徴とする磁気ランダムアクセスメモリ。
（付記１３） 付記１２記載の磁気ランダムアクセスメモリにおいて、
前記メモリセル選択トランジスタの前記一方の拡散領域は、第１の配線を介して前記磁性トンネル接合素子の前記フリー層側に電気的に接続されている
ことを特徴等する磁気ランダムアクセスメモリ。
（付記１４） 付記１３記載の磁気ランダムアクセスメモリにおいて、
前記第１の配線は、前記磁性トンネル接合素子が形成された位置とは異なる位置において、前記メモリセル選択トランジスタの前記一方の拡散領域に電気的に接続されている
ことを特徴等する磁気ランダムアクセスメモリ。
（付記１５） 付記１２乃至１４のいずれか１項に記載の磁気ランダムアクセスメモリにおいて、
前記磁性トンネル接合素子は、前記ビット線上に、前記ビット線と投影的に重なるように配置されている
ことを特徴等する磁気ランダムアクセスメモリ。
（付記１６） 付記１２乃至１５のいずれか１項に記載の磁気ランダムアクセスメモリにおいて、
前記ビット線と前記ソース線とは、互いに異なる準位の配線層により形成されている
ことを特徴とする磁気ランダムアクセスメモリ。
（付記１７） 付記１２乃至１６のいずれか１項に記載の磁気ランダムアクセスメモリにおいて、
前記ビット線と前記ソース線とは、投影的に重なるように配置されている
ことを特徴とする磁気ランダムアクセスメモリ。
（付記１８） 付記１２乃至１７のいずれか１項に記載の磁気ランダムアクセスメモリにおいて、
前記ビット線と前記ソース線との間に接続され、前記磁性トンネル接合素子に高抵抗状態を書き込む際に前記ピンド層から前記フリー層に向けて書き込み電流を流し、前記磁性トンネル接合素子に低抵抗状態を書き込む際に前記フリー層から前記ピンド層に向けて書き込み電流を流す書き込み回路を更に有する
ことを特徴とする磁気ランダムアクセスメモリ。
１，７１…メモリセル選択トランジスタ
２，７２…ＭＴＪ素子
３…フリー層
４…トンネル絶縁膜
５…ピンド層
６，７４…ビット線
７，７３…ソース線
８，７５…双方向性書込／読出電圧発生器
９，７６…センスアンプ
１０，７７…ワード線
１１，８１…ｐ型シリコン基板
１２，８２…素子分離領域
１３，８３…ゲート絶縁膜
１４，８４…ワード線
１５，８５…ｎ型ソース領域
１６，８６…ｎ型ドレイン領域
１７，２２，２６，８７，９２，９５…層間絶縁膜
１８，１９，２３，２７，２８，８８，８９，９３，９６…プラグ
２０，９０…ソース線
２１，２５，９１…接続導体層
２４，９７…ビット線
２９…局所内部配線
３０，５０，６０，９４…ＭＴＪ素子
３１，５１，６１，１００…下部電極
３２，１０８…Ｔａ膜
３３，１０９…Ｒｕ膜
３４，１１０…ＮｉＦｅ膜
３５，１１１…Ｔａ膜
３６，１０１…ＰｔＭｎ反強磁性層
３７，５４，１０２…結合ピンド層
３８，１０５…ＣｏＦｅＢ層
３９，１０４…Ｒｕ層
４０，１０３…ＣｏＦｅＢ層
４１，５３，６３，１０６…ＭｇＯトンネル絶縁膜
４２，５２，６４，１０７…ＣｏＦｅＢフリー層
５５…ＣｏＦｅＢ層
５６…Ｒｕ層
５７…ＣｏＦｅ層
５８…反強磁性層
６２…ＣｏＦｅＢピンド層

Claims (10)

  1. ピンド層とフリー層と、前記ピンド層と前記フリー層との間に設けられたトンネル絶縁膜とを少なくとも有する磁性トンネル接合素子と、
    前記磁性トンネル接合素子の前記フリー層側に一方の拡散領域が電気的に接続されたメモリセル選択トランジスタと
    を有することを特徴とする磁気ランダムアクセスメモリ。
  2. 請求項１記載の磁気ランダムアクセスメモリにおいて、
    前記磁性トンネル接合素子の前記ピンド層側と前記メモリセル選択トランジスタの他方の拡散領域との間に接続され、前記磁性トンネル接合素子に高抵抗状態を書き込む際に前記ピンド層から前記フリー層に向けて書き込み電流を流し、前記磁性トンネル接合素子に低抵抗状態を書き込む際に前記フリー層から前記ピンド層に向けて書き込み電流を流す書き込み回路を更に有する
    ことを特徴とする磁気ランダムアクセスメモリ。
  3. 請求項１又は２記載の磁気ランダムアクセスメモリにおいて、
    前記磁性トンネル接合素子は、下部電極側から前記ピンド層、前記トンネル絶縁膜、及び前記フリー層を順次積層した磁性トンネル接合素子である
    ことを特徴とする磁気ランダムアクセスメモリ。
  4. 請求項３記載の磁気ランダムアクセスメモリにおいて、
    前記磁性トンネル接合素子の前記フリー層側は、第１の配線を介して前記メモリセル選択トランジスタの前記一方の拡散領域に電気的に接続されている
    ことを特徴とする磁気ランダムアクセスメモリ。
  5. 請求項１又は２記載の磁気ランダムアクセスメモリにおいて、
    前記磁性トンネル接合素子は、下部電極側から前記フリー層、前記トンネル絶縁膜、及び前記ピンド層を順次積層した磁性トンネル接合素子である
    ことを特徴とする磁気ランダムアクセスメモリ。
  6. ピンド層とフリー層と、前記ピンド層と前記フリー層との間に設けられトンネル絶縁膜とを少なくとも有する磁性トンネル接合素子と、
    前記磁性トンネル接合素子の前記フリー層側に一方の拡散領域が電気的に接続されたメモリセル選択トランジスタと、
    前記磁性トンネル接合素子の前記ピンド層側に電気的に接続されたビット線と、
    前記ビット線と平行な方向に延在し、前記メモリセル選択トランジスタの他方の拡散領域に電気的に接続されたソース線と、
    前記ビット線と交差する方向に延在し、メモリセル選択トランジスタのゲート電極に電気的に接続されたワード線と
    を有することを特徴とする磁気ランダムアクセスメモリ。
  7. 請求項６記載の磁気ランダムアクセスメモリにおいて、
    前記メモリセル選択トランジスタの前記一方の拡散領域は、第１の配線を介して前記磁性トンネル接合素子の前記フリー層側に電気的に接続されている
    ことを特徴等する磁気ランダムアクセスメモリ。
  8. 請求項７記載の磁気ランダムアクセスメモリにおいて、
    前記第１の配線は、前記磁性トンネル接合素子が形成された位置とは異なる位置において、前記メモリセル選択トランジスタの前記一方の拡散領域に電気的に接続されている
    ことを特徴等する磁気ランダムアクセスメモリ。
  9. 請求項６乃至８のいずれか１項に記載の磁気ランダムアクセスメモリにおいて、
    前記磁性トンネル接合素子は、前記ビット線上に、前記ビット線と投影的に重なるように配置されている
    ことを特徴等する磁気ランダムアクセスメモリ。
  10. 請求項６乃至９のいずれか１項に記載の磁気ランダムアクセスメモリにおいて、
    前記ビット線と前記ソース線とは、投影的に重なるように配置されている
    ことを特徴とする磁気ランダムアクセスメモリ。
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