JP2003289135A - 半導体集積回路装置及びその製造方法 - Google Patents

半導体集積回路装置及びその製造方法

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JP2003289135A JP2002183983A JP2002183983A JP2003289135A JP 2003289135 A JP2003289135 A JP 2003289135A JP 2002183983 A JP2002183983 A JP 2002183983A JP 2002183983 A JP2002183983 A JP 2002183983A JP 2003289135 A JP2003289135 A JP 2003289135A
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吉昭 浅尾
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茂樹 高橋
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Abstract

(57)【要約】 【課題】 セル内ローカル配線の抵抗値のバラツキを抑
制することが可能な半導体集積回路装置を提供するこ
と。 【解決手段】 セルトランジスタと、セルトランジスタ
の上方に設けられたビット線(13-1)と、ビット線(13-1)
の上方に設けられ、セルトランジスタのソース/ドレイ
ン領域(5)の一方に接続されるセル内ローカル配線(21-
1)と、ビット線(13-1)上に設けられ、ビット線(13-1)及
びセル内ローカル配線(21-1)に接続される磁気抵抗素子
(18)とを具備する。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】この発明は半導体集積回路装
置及びその製造方法に係わり、特に磁気抵抗素子を含む
メモリセルを具備した半導体集積回路装置及びその製造
方法に関する。
【0002】
【従来の技術】図73は、典型的な磁気ランダムアクセ
スメモリを示す断面図である。
【0003】図73に示すように、磁気ランダムアクセ
スメモリのメモリセルは、セルトランジスタと、このセ
ルトランジスタのソース/ドレイン領域105の一方と
ビット線113−1との間に接続されたMTJ素子11
8とを有する。セルトランジスタのソース/ドレイン領
域105の他方は、コンタクト107を介してソース線
109−1に接続され、そのゲート電極104は読み出
しワード線として機能する。
【0004】MTJ素子118は、ソース/ドレイン領
域105の一方に、セル内ローカル配線121−1、コ
ンタクト120、セル内ヴィア内113−2、コンタク
ト111、セル内ヴィア109−2、コンタクト107
を介して接続される。
【0005】従来、MTJ素子118は、セル内ローカ
ル配線118上に形成されており、書き込みワード線1
24−1は、セル内ローカル配線118の下方に形成さ
れる。そして、ビット線113−1は、MTJ素子11
8上に形成される。
【0006】
【発明が解決しようとする課題】しかしながら、典型的
な磁気ランダムアクセスメモリでは、以下に説明するよ
うな幾つかの事情がある。
【0007】図74は、典型的な磁気ランダムアクセス
メモリの第1の事情を説明する断面図である。
【0008】図74に示すように、書き込みワード線1
24−1は、セル内ローカル配線121−1の下方に形
成される。このため、MTJ素子118と書き込みワー
ド線121−1との間には、セル内ローカル配線121
−1の厚みt1と、セル内ローカル配線121−1と書
き込みワード線124−1とを絶縁する層間絶縁膜の厚
みt2が加わる。このため、MTJ素子118と書き込
みワード線121−1との間の距離Dが大きくなってし
まう。距離Dが大きくなると、書き込みワード線124
−1からの磁界を、MTJ素子118に効率的に与える
ことが難しくなり、例えばデータを書き込み難くなる、
といった不都合が生じる。
【0009】距離Dを縮小するには、例えばセル内ロー
カル配線121−1の膜厚を薄くすることが考えられ
る。しかし、セル内ローカル配線121−1は、次の事
情から、簡単に薄くすることは難しい。
【0010】図75A、図75B、図75Cは典型的な
磁気ランダムアクセスメモリの第2の事情を説明する断
面図である。
【0011】まず、図75Aに示すように、MTJ素子
を形成する際には、強磁性体層114、絶縁層115、
強磁性体層116からなる磁気トンネル接合を形成し、
MTJ素子の形成パターンに応じたマスク層117を形
成する。
【0012】次に、図75Bに示すように、マスク層1
17をマスクに用いて、上記磁気トンネル接合をエッチ
ングする。このとき、セル内ローカル配線を形成するた
めのメタル層121は、例えばエッチングのストッパと
して機能する。このエッチングの際、メタル層121の
膜厚が薄いと、例えば図75Cに示すように、メタル層
121が消失してしまうことがある。メタル層121が
消失すると、セル内ローカル配線を形成することができ
なくなってしまう。
【0013】例えばこのような事情から、セル内ローカ
ル配線121−1は、簡単に薄くすることは難しい。
【0014】また、メタル層121が消失しなくても、
図75Bに示すように、メタル層121はエッチングさ
れることになるので、メタル層121に膜厚変動が発生
する、という事情もある。メタル層121がエッチング
される量は、例えばチップ内、あるいはウェーハ内で、
必ずしも均一になるとは限らない。このため、メタル層
121の膜厚に、広範囲なバラツキが生じることにな
る。メタル層121の膜厚の広範囲なバラツキは、例え
ばセル内ローカル配線121−1の抵抗値のバラツキに
繋がる。
【0015】もし、セル内ローカル配線121−1の抵
抗値がばらつくと、例えば図76の等価回路図に示すよ
うに、ビット線113−1とセルトランジスタとの間の
抵抗200の抵抗値までばらついてしまう。このような
抵抗値のバラツキは、例えばデータ読み出しに関する信
頼性に影響を与える可能性がある。
【0016】この発明は、上記の事情に鑑み為されたも
ので、その目的は、セル内ローカル配線の抵抗値のバラ
ツキを抑制することが可能な半導体集積回路装置および
その製造方法を提供することにある。
【0017】また、別の目的は、書き込みワード線から
の磁界を、磁気抵抗素子に効率良く与えることが可能な
半導体集積回路装置をおよびその製造方法を提供するこ
とにある。
【0018】
【課題を解決するための手段】この発明の第1態様に係
る半導体集積回路装置は、セルトランジスタと、前記セ
ルトランジスタの上方に設けられたビット線と、前記ビ
ット線の上方に設けられ、前記セルトランジスタのソー
ス/ドレイン領域の一方に接続されるセル内ローカル配
線と、前記ビット線上に設けられ、前記ビット線及び前
記セル内ローカル配線に接続される磁気抵抗素子とを具
備することを特徴とする。
【0019】この発明の第2態様に係る半導体集積回路
装置は、ビット線と、前記ビット線の上方に設けられ、
このビット線と交差する書き込みワード線と、前記ビッ
ト線上に設けられ、かつ前記書き込みワード線の下方に
配置された磁気抵抗素子を含むメモリセルとを具備する
ことを特徴とする。
【0020】この発明の第3態様に係る半導体集積回路
装置の製造方法は、半導体基板に、セルトランジスタを
形成し、前記セルトランジスタのソース/ドレイン領域
の一方に接続される第1ヴィア、及び前記セルトランジ
スタのソース/ドレイン領域の他方に接続されるソース
線を形成し、ビット線、及び前記第1ヴィアに接続され
る第2ヴィアを形成し、前記ビット線上に、磁気抵抗素
子を形成し、前記磁気抵抗素子上に、この磁気抵抗素子
及び前記第2ヴィアに接続されるセル内ローカル配線を
形成し、前記セル内ローカル配線の上方に、書き込みワ
ード線を形成することを特徴とする。
【0021】この発明の第4態様に係る半導体集積回路
装置の製造方法は、半導体基板に、セルトランジスタを
形成し、前記セルトランジスタのソース/ドレイン領域
の一方に接続される第1ヴィア、及び前記セルトランジ
スタのソース/ドレイン領域の他方に接続されるソース
線を形成し、第1ヨーク材により底面及び側面が覆われ
たビット線、及び前記第1ヴィアに接続されるとともに
前記第1ヨーク材により底面及び側面が覆われた第2ヴ
ィアを形成し、前記ビット線上に、磁気抵抗素子を形成
し、前記磁気抵抗素子上に、この磁気抵抗素子及び前記
第2ヴィアに接続されるセル内ローカル配線を形成し、
前記セル内ローカル配線の上方に、書き込みワード線を
形成し、前記書き込みワード線の少なくとも側面及び前
記磁気抵抗素子の側面を覆う第2ヨーク材を形成するこ
とを特徴とする。
【0022】この発明の第5態様に係る半導体集積回路
装置の製造方法は、半導体基板に、セルトランジスタを
形成し、前記セルトランジスタのソース/ドレイン領域
の一方に接続される第1ヴィア、及び前記セルトランジ
スタのソース/ドレイン領域の他方に接続されるソース
線を形成し、第1ヨーク材により底面及び側面が覆われ
たビット線、及び前記第1ヴィアに接続されるとともに
前記第1ヨーク材により底面及び側面が覆われた第2ヴ
ィアを形成し、前記ビット線上に、磁気抵抗素子を形成
し、前記磁気抵抗素子の上面を露出させるとともに前記
第2ヴィアへのコンタクトを有する第1層間絶縁膜を形
成し、前記磁気抵抗素子上に、この磁気抵抗素子及び前
記コンタクトに接続されるセル内ローカル配線を形成
し、前記セル内ローカル配線上に、第2層間絶縁膜を形
成し、前記第2層間絶縁膜上に、書き込みワード線を形
成し、前記書き込みワード線下を除いて、前記第2層間
絶縁膜及び前記第1層間絶縁膜の途中まで除去し、前記
書き込みワード線の少なくとも側面上、前記第2層間絶
縁膜の側面上、及び前記第1層間絶縁膜の側面上に第2
ヨーク材を形成することを特徴とする。
【0023】この発明の第6態様に係る半導体集積回路
装置の製造方法は、半導体基板に、セルトランジスタを
形成し、前記セルトランジスタのソース/ドレイン領域
の一方に接続される第1ヴィア、及び前記セルトランジ
スタのソース/ドレイン領域の他方に接続されるソース
線を形成し、第1ヨーク材により底面及び側面が覆われ
たビット線、及び前記第1ヴィアに接続されるとともに
前記第1ヨーク材により底面及び側面が覆われた第2ヴ
ィアを形成し、前記ビット線上に、磁気抵抗素子を形成
し、前記磁気抵抗素子の上面を露出させるとともに前記
第2ヴィアへのコンタクトを有し、かつストッパ層を含
む第1層間絶縁膜を形成し、前記磁気抵抗素子上に、こ
の磁気抵抗素子及び前記コンタクトに接続されるセル内
ローカル配線を形成し、前記セル内ローカル配線上に、
第2層間絶縁膜を形成し、前記第2層間絶縁膜上に、書
き込みワード線を形成し、前記書き込みワード線下を除
いて、前記第2層間絶縁膜及び前記第1層間絶縁膜を前
記ストッパ層が露出するまで除去し、前記書き込みワー
ド線の少なくとも側面上、前記第2層間絶縁膜の側面
上、及び前記第1層間絶縁膜の側面上に第2ヨーク材を
形成することを特徴とする。
【0024】この発明の第7態様に係る半導体集積回路
装置の製造方法は、半導体基板に、セルトランジスタを
形成し、前記セルトランジスタのソース/ドレイン領域
の一方に接続される第1ヴィア、及び前記セルトランジ
スタのソース/ドレイン領域の他方に接続されるソース
線を形成し、前記第1ヨーク材により底面及び側面が覆
われたビット線、及び前記第1ヴィアに接続されるとと
もに第1ヨーク材により底面及び側面が覆われた第2ヴ
ィアを形成し、前記ビット線上に、磁気抵抗素子を形成
し、前記磁気抵抗素子の上面を露出させるとともに前記
第2ヴィアへのコンタクトを有する第1層間絶縁膜を形
成し、前記磁気抵抗素子上に、この磁気抵抗素子及び前
記コンタクトに接続されるセル内ローカル配線を形成
し、前記セル内ローカル配線の上方に、書き込みワード
線に対応したパターンを持つ配線トレンチを有する第2
層間絶縁膜を形成し、前記配線トレンチ内に、書き込み
ワード線を形成し、前記書き込みワード線下を除いて、
前記第2層間絶縁膜、及び前記第1層間絶縁膜の途中ま
で除去し、前記書き込みワード線の少なくとも側面上、
前記第2層間絶縁膜の側面上、及び前記第1層間絶縁膜
の側面上に第2ヨーク材を形成することを特徴とする。
【0025】この発明の第8態様に係る半導体集積回路
装置の製造方法は、半導体基板に、セルトランジスタを
形成し、前記セルトランジスタのソース/ドレイン領域
の一方に接続される第1ヴィア、及び前記セルトランジ
スタのソース/ドレイン領域の他方に接続されるソース
線を形成し、前記第1ヨーク材により底面及び側面が覆
われたビット線、及び前記第1ヴィアに接続されるとと
もに第1ヨーク材により底面及び側面が覆われた第2ヴ
ィアを形成し、前記ビット線上に、磁気抵抗素子を形成
し、前記磁気抵抗素子の上面を露出させるとともに前記
第2ヴィアへのコンタクトを有する第1層間絶縁膜を形
成し、前記磁気抵抗素子上に、この磁気抵抗素子及び前
記コンタクトに接続されるとともに前記ビット線が延び
る方向に沿ったスリットを有する第1導電層を形成し、
前記第1導電層上に、第2層間絶縁膜を形成し、前記第
2層間絶縁膜上に書き込みワード線を形成し、前記書き
込みワード線下を除いて、前記第1導電層、第2層間絶
縁膜及び前記第1層間絶縁膜の途中まで除去し、セル内
ローカル配線を形成し、前記書き込みワード線の少なく
とも側面上、前記セル内ローカル配線の側面上、前記第
2層間絶縁膜の側面上、前記第1層間絶縁膜の側面上に
第2ヨーク材を形成することを特徴とする半導体集積回
路装置の製造方法。
【0026】この発明の第9態様に係る半導体集積回路
装置の製造方法は、半導体基板に、セルトランジスタ、
及び周辺回路トランジスタを形成し、前記セルトランジ
スタのソース/ドレイン領域の一方に接続される第1ヴ
ィア、前記セルトランジスタのソース/ドレイン領域の
少なくとも一方に接続されるソース線、及び前記周辺回
路トランジスタのソース/ドレイン領域の一方に接続さ
れる第2ヴィアを形成し、第1ヨーク材により底面及び
側面が覆われたビット線、前記第1ヴィアに接続される
とともに前記第1ヨーク材により底面及び側面が覆われ
た第3ヴィア、及び前記第2ヴィアに接続されるととも
に前記第1ヨーク材により底面及び側面が覆われた第4
ヴィアを形成し、前記ビット線上に、磁気抵抗素子を形
成し、前記磁気抵抗素子の上面を露出させるとともに前
記第2ヴィアへのコンタクトを有する第1層間絶縁膜を
形成し、前記磁気抵抗素子上に、この磁気抵抗素子及び
前記コンタクトに接続されるセル内ローカル配線を形成
し、前記セル内ローカル配線上に、第2層間絶縁膜を形
成し、前記第2層間絶縁膜上に、書き込みワード線、及
び前記第4ヴィアに接続される周辺回路配線を形成し、
前記書き込みワード線下、及び前記周辺回路トランジス
タ上を除いて、前記第2層間絶縁膜、及び前記第1層間
絶縁膜の途中まで除去し、前記書き込みワード線の少な
くとも側面上、前記第2層間絶縁膜の側面上、及び前記
第1層間絶縁膜の側面上に第2ヨーク材を形成すること
を特徴とする。
【0027】
【発明の実施の形態】以下、この発明の実施形態を、図
面を参照して説明する。この説明に際し、全図にわた
り、共通する部分には共通する参照符号を付す。
【0028】(第1実施形態)図1はこの発明の第1実
施形態に係る磁気ランダムアクセスメモリの一平面パタ
ーン例を示す平面図、図2Aは図1中のA−A線に沿う
断面図、図2Bは図1中のB−B線に沿う断面図、図2
Cは図1中のC−C線に沿う断面図、図2Dは周辺回路
の基板コンタクト部の断面図である。
【0029】図1、図2A〜図2Dに示すように、第1
実施形態に係る磁気ランダムアクセスメモリは、磁気抵
抗素子を含むメモリセルを具備する。本例では、磁気抵
抗素子を含むメモリセルとして、1つの磁気抵抗素子と
1つのセルトランジスタとを含む1磁気抵抗素子−1ト
ランジスタ型のメモリセルを例示する。セルトランジス
タは、例えばP型シリコン基板1の素子領域に形成され
る。素子領域は、基板1に形成された素子分離領域2に
より区画されている。セルトランジスタは、ゲート電極
4及びN型ソース/ドレイン領域5を有する。ゲート電
極4は、読み出しワード線として機能しており、第1の
方向に延びて形成されている。セルトランジスタの上方
には、ソース線9−1、セル内ヴィア9−2が形成され
ている。これらは、例えば第1層メタル層により形成さ
れる。ソース線9−1は、読み出しワード線と同じ第1
の方向に延び、第1層メタル−基板コンタクト7を介し
て、セルトランジスタのソース/ドレイン領域5の一
方、例えばソース領域に接続される。セル内ヴィア9−
2は、第1層メタル−基板コンタクト7を介して、セル
トランジスタのソース/ドレイン領域5の他方、例えば
ドレイン領域に接続される。ソース線9−1及びセル内
ヴィア9−2の上方には、ビット線13−1及びセル内
ヴィア13−2が形成される。これらは、例えば第2層
メタル層により形成される。セル内ヴィア13−2は、
第2層メタル−第1層メタルコンタクト11を介してセ
ル内ヴィア9−2に接続される。ビット線13−1は、
読み出しワード線と交差する、例えば直交する第2の方
向に延びて形成されている。ビット線13−1上には、
磁気抵抗素子、例えばMTJ素子18が形成されてい
る。MTJ素子18は、磁性層、例えば強磁性層からな
る固定層及びメモリ層、これら固定層とメモリ層との間
に形成された絶縁性非磁性層からなるトンネルバリア層
とを含む。固定層はスピンの向きが固定されている層
で、メモリ層は、書き込み磁界に応じてスピンの向きが
変化する層である。MTJ素子18の一端、例えばメモ
リ層はビット線13−1に接続される。MTJ素子18
上には、セル内ローカル配線21−1が形成されてい
る。セル内ローカル配線21−1は、MTJ素子18の
他端、例えば固定層に接続されるとともに、エキストラ
メタル−第2層メタルコンタクト20を介して、セル内
ヴィア13−2に接続される。(本明細書では、セル内
ローカル配線21−1を形成するための導電体層を、便
宜上、エキストラメタル層と呼ぶ。)これにより、MT
J素子18は、セルトランジスタのソース/ドレイン領
域5の他方、例えばドレイン領域と、ビット線13−1
との間に接続される。セル内ローカル配線21−1の上
方には、書き込みワード線24−1が形成される。書き
込みワード線24−1は、例えば読み出しワード線と同
じ第1の方向に延びて形成され、MTJ素子18の上方
で、ビット線13−1と交差する。書き込みワード線
は、MTJ素子18にデータを書き込む時、このMTJ
素子18に磁界を与える。また、MTJ素子18の磁化
容易軸は、書き込みワード線24−1が延びる第1の方
向に設定されている。
【0030】このような第1実施形態に係る磁気ランダ
ムアクセスメモリであると、MTJ素子18を、セル内
ローカル配線21−1の下に形成する。これにより、M
TJ素子18をパターニングする際の影響を、セル内ロ
ーカル配線21−1が受けなくなる。このため、セル内
ローカル配線21−1の厚さを薄くすることができ、書
き込みワード線24−1とMTJ素子18との距離を縮
小することが可能となる。
【0031】したがって、セル内ローカル配線上にMT
J素子を形成する典型的な磁気ランダムアクセスメモリ
に比較して、書き込みワード線24−1からの磁界をM
TJ素子18が受けやすくなる。よって、MTJ素子1
8にデータを書き込み易くなる。
【0032】また、MTJ素子のパターニングする際の
影響を、セル内ローカル配線21−1が受けなくなるの
で、セル内ローカル配線21−1の膜厚変動を抑制でき
る。これにより、ビット線−セルトランジスタ間の抵抗
値のバラツキも抑制することが可能となる。よって、例
えばデータ読み出しに関する信頼性も向上させることが
できる。
【0033】〔一製法例〕次に、この発明の第1実施形
態に係る磁気ランダムアクセスメモリの一製法例を説明
する。
【0034】図3〜図15はそれぞれ、この発明の第1
実施形態に係る磁気ランダムアクセスメモリの一製法例
を示す断面図である。なお、図3〜図15において、A
図は図2Aに示す断面に対応し、B図は図2Bに示す断
面に対応し、C図は図2Cに示す断面に対応し、D図は
図2Dに示す断面に対応する。
【0035】まず、図3A〜図3Dに示すように、P型
シリコン基板1に素子分離領域に対応したシャロートレ
ンチを形成する。次いで、シャロートレンチ内を絶縁
物、例えばSiO2で埋め込み、素子分離領域(シャロ
ートレンチアイソレーション:STI)を形成する。
【0036】次に、図4A〜図4Dに示すように、基板
1のうち、素子分離領域により区画された素子領域を熱
酸化し、ゲート絶縁膜(SiO2)3を形成する。次い
で、基板1及び素子分離領域2上に導電性ポリシリコン
を堆積し、導電性ポリシリコン膜を形成する。次いで、
導電性ポリシリコン膜をパターニングし、ゲート電極4
を形成する。次いで、ゲート電極4及び素子分離領域2
をマスクに用いて、N型不純物、例えば砒素又はリンを
基板1にイオン注入し、さらに拡散させて、N型ソース
ドレイン領域5を形成する。
【0037】次に、図5A〜図5Dに示すように、図4
A〜図4Dに示す構造上に、絶縁物、例えばSiO2
堆積し、第1層層間絶縁膜6を形成する。次いで、第1
層層間絶縁膜6に、N型ソース/ドレイン領域5に達す
る開孔を形成する。次いで、開孔内を導電物、例えばタ
ングステン等のメタルで埋め込み、第1層メタル−基板
コンタクト7を形成する。
【0038】次に、図6A〜図6Dに示すように、図5
A〜図5Dに示す構造上に、絶縁物、例えばSiO2
堆積し、第2層層間絶縁膜8を形成する。次いで、第2
層層間絶縁膜8に、コンタクト7に達する第1層メタル
配線用トレンチを形成する。次いで、配線用トレンチ内
を導電物、例えばタングステン等のメタルで埋め込み、
第1層メタル層9からなる配線パターンを形成する。こ
れにより、本例では、配線パターンのうち、ソース線9
−1、セル内ヴィア9−2、及び周辺回路内ヴィア9−
3が形成される。
【0039】次に、図7A〜図7Dに示すように、図6
A〜図6Dに示す構造上に、絶縁物、例えばSiO2
堆積し、第3層層間絶縁膜10を形成する。次いで、第
3層層間絶縁膜10に、セル内ヴィア9−2、及び周辺
回路内ヴィア9−3に達する開孔を形成する。次いで、
開孔内を導電物、例えばタングステン等のメタルで埋め
込み、第2層メタル−第1層メタルコンタクト11を形
成する。
【0040】次に、図8A〜図8Dに示すように、図7
A〜図7Dに示す構造上に、絶縁物、例えばSiO2
堆積し、第4層層間絶縁膜12を形成する。次いで、第
4層層間絶縁膜12に、コンタクト11に達する第2層
メタル配線用トレンチを形成する。次いで、配線用トレ
ンチ内を導電物、例えばタングステン等のメタルで埋め
込み、第2層メタル層13からなる配線パターンを形成
する。これにより、本例では、配線パターンのうち、ビ
ット線13−1、セル内ヴィア13−2、及び周辺回路
内ヴィア13−3が形成される。
【0041】次に、図9A〜図9Dに示すように、図8
A〜図8Dに示す構造上に強磁性体、例えばCoFe、
あるいはNiFeをスパッタし、強磁性体層14を形成
する。次いで、強磁性体層14上に絶縁物、例えばアル
ミナを堆積し、絶縁層15を形成する。次いで、絶縁層
15上に強磁性体、例えばCoFe、あるいはNiFe
をスパッタし、強磁性体層16を形成する。次いで、強
磁性体層16上にマスク材を堆積し、マスク層17を形
成する。次いで、マスク層17を、MTJ素子の配置パ
ターンに応じた形状にパターニングする。
【0042】次に、図10A〜図10Dに示すように、
マスク層17をマスクに用いて、強磁性体層16、絶縁
層15、及び強磁性体層14を順次、エッチングする。
これにより、例えば強磁性体層14、絶縁層15、及び
強磁性体層16の、例えば三層構造からなるMTJ素子
18が形成される。本例では、例えば強磁性体層14
が、書き込み磁界に応じてスピンの向きが変化するメモ
リ層として機能し、絶縁層15がトンネルバリアとして
機能し、強磁性体層16がスピンの向きが固定される固
定層として機能する。なお、MTJ素子18は、上記三
層構造に限られるものではない。
【0043】次に、図11A〜図11Dに示すように、
図10A〜図10Dに示す構造上に、絶縁物、例えばS
iO2を堆積し、第5層層間絶縁膜19を形成する。次
いで、第5層層間絶縁膜19を、例えば化学的機械研磨
(CMP)し、MTJ素子18を露出させる。次いで、
第5層層間絶縁膜19に、セル内ヴィア13−2に達す
る開孔を形成する。次いで、開孔内を導電物、例えばタ
ングステン等のメタルで埋め込み、エキストラメタル−
第2層メタルコンタクト20を形成する。
【0044】次に、図12A〜図12Dに示すように、
図11A〜図11Dに示す構造上に、導電物、例えばタ
ングステンを堆積し、エキストラメタル層21を形成す
る。本例では、例えばエキストラメタル層21の厚み
を、典型的な磁気ランダムアクセスメモリにおけるエキ
ストラメタル層の厚みを薄くすることが可能である。
【0045】次に、図13A〜図13Dに示すように、
エキストラメタル層21を、パターニングし、セル内ロ
ーカル配線21−1を形成する。
【0046】次に、図14A〜図14Dに示すように、
図13A〜図13Dに示す構造上に、絶縁物、例えばS
iO2を堆積し、第6層層間絶縁膜22を形成する。次
に、第6層間絶縁膜22、及び第5層層間絶縁膜19
に、周辺回路内ヴィア13−3に達する開孔を形成す
る。次いで、開孔内を導電物、例えばタングステン等の
メタルで埋め込み、第3層メタル−第2層メタルコンタ
クト23を形成する。
【0047】次に、図15A〜図15Dに示すように、
図14A〜図14Dに示す構造上に、導電物、例えばA
lCuあるいはCuを堆積し、第3層メタル層24を形
成する。また、例えばAlCuあるいはCuを第3層メ
タル層24に用いた場合、第3層メタル層24をバリア
メタル層により挟むのが一般的である。このため、第3
層メタル層24の下、及びその上にバリアメタル層を形
成しても良い。これは以下に説明する他の実施形態にお
いても同様である。バリアメタル層の材料例としては、
Ti、TiN、Ta、TaN、W等を挙げることができ
る。
【0048】次いで、第3層メタル層24をパターニン
グし、書き込みワード線24−1、及び周辺回路内配線
24−2を形成する。
【0049】例えばこのようにして、第1実施形態に係
る磁気ランダムアクセスメモリを形成することができ
る。
【0050】(第2実施形態)図16はこの発明の第2
実施形態に係る磁気ランダムアクセスメモリの一平面パ
ターン例を示す平面図、図17Aは図16中のA−A線
に沿う断面図、図17Bは図16中のB−B線に沿う断
面図、図17Cは図16中のC−C線に沿う断面図、図
17Dは周辺回路の基板コンタクト部の断面図である。
【0051】図16、図17A〜図17Dに示すよう
に、第2実施形態に係る磁気ランダムアクセスメモリ
が、第1実施形態と異なるところは、書き込みワード線
24−1の上面及び側面、並びにMTJ素子18の側面
を覆い、書き込みワード線24−1からの磁界を閉じ込
めるヨーク層28を、さらに具備することである。本例
のヨーク層28は、例えば導電性磁性体である。このよ
うに導電性磁性体であるため、本例のヨーク層28は、
書き込みワード線24−1毎に分離されている。また、
本例では、ビット線13−1の底面及び側面を被覆する
ヨーク層26が設けられている。
【0052】このような第2実施形態に係る磁気ランダ
ムアクセスメモリであると、書き込みワード線24−1
の上面及び側面、並びにMTJ素子18の側面を覆い、
ヨーク層28を有するので、ヨーク層28が無い場合に
比較して、書き込みワード線24−1からの磁界を、M
TJ素子18に、効率よく与えることが可能となる。
【0053】これとともに、隣接した非選択のMTJ素
子18に対して、選択された書き込みワード線24−1
からの磁界の影響を受け難くすることができる。このた
め、例えばデータ書き込みに関する信頼性を向上させる
ことが可能となる。
【0054】さらに、ビット線13−1の底面及び側面
を被覆するヨーク層26を設けておくことで、データ書
き込み時、ビット線13−1からの磁界を、MTJ素子
に、効率よく与えることが可能となる。
【0055】また、ヨーク層26は、ヨーク層28と接
触しない。ヨーク層26を、ヨーク層28と接触させな
いことで、例えばヨーク層26からの磁界と、ヨーク層
28からの磁界とが互いに干渉することを抑制できる、
という利点を得ることができる。
【0056】〔第1製法例〕次に、この発明の第2実施
形態に係る磁気ランダムアクセスメモリの第1製法例を
説明する。
【0057】図18〜図31はそれぞれ、この発明の第
2実施形態に係る磁気ランダムアクセスメモリの第1製
法例を示す断面図である。なお、図18〜図31におい
て、A図は図17Aに示す断面に対応し、B図は図17
Bに示す断面に対応し、C図は図17Cに示す断面に対
応し、D図は図17Dに示す断面に対応する。
【0058】まず、図3〜図7を参照して説明した製法
により、図18A〜図18Dに示す構造を得る。
【0059】次に、図19A〜図19Dに示すように、
図18A〜図18Dに示す構造上に、絶縁物、例えばS
iO2を堆積し、第4層層間絶縁膜12を形成する。次
いで、第4層層間絶縁膜12に、コンタクト11に達す
る第2層メタル配線用トレンチ25を形成する。これに
より、本例では、ビット線トレンチ25−1、セル内ヴ
ィアトレンチ25−2、及び周辺回路内ヴィアトレンチ
25−3が形成される。
【0060】次に、図20A〜図20Dに示すように、
図19A〜図19Dに示す構造上に、導電性、又は絶縁
性のヨーク材を堆積し、ヨーク層26を形成する。本例
では、導電性ヨーク層26を例示する。ヨーク材の材料
例は、導電性ヨーク材としては、例えばNi-Fe合
金、Co-Fe-Ni合金、Co-(Zr、Hf、Nb、
Ta、Ti)膜、(Co、Fe、Ni)-(Si、B)-
(P、Al、Mo、Nb、Mn)系のアモルファス材料
を挙げることができる。また、絶縁性ヨーク材として
は、例えば絶縁性フェライト、(Fe、Co)-(B、
Si、Hf、Zr、Sm、Ta、Al)-(F、O、
N)系等の金属−非金属ナノグラニュラー膜を挙げるこ
とができる。次いで、導電性ヨーク層26上に、導電
物、例えばタングステン等のメタルを堆積し、第2層メ
タル層13を形成する。
【0061】次に、図21A〜図21Dに示すように、
第2層メタル層13及び導電性ヨーク層26を、例えば
化学的機械研磨(CMP)し、ビット線トレンチ25−
1、セル内ヴィアトレンチ25−2、及び周辺回路内ヴ
ィアトレンチ25−3を、第2層メタル及び導電性ヨー
ク材で埋め込む。これにより、ビット線13−1、セル
内ヴィア13−2、及び周辺回路が形成される。
【0062】次に、図22A〜図22Dに示すように、
図21A〜図21Dに示す構造上に、強磁性体をスパッ
タし、強磁性体層14を形成する。次いで、強磁性体層
14上に絶縁物を堆積し、絶縁層15を形成する。次い
で、絶縁層15上に強磁性体をスパッタし、強磁性体層
16を形成する。次いで、強磁性体層16上にマスク材
を堆積し、マスク層17を形成する。次いで、マスク層
17を、MTJ素子の配置パターンに応じた形状にパタ
ーニングする。
【0063】次に、図23A〜図23Dに示すように、
マスク層17をマスクに用いて、強磁性体層16、絶縁
層15、及び強磁性体層14を順次、エッチングする。
これにより、例えば強磁性体層14、絶縁層15、及び
強磁性体層16の三層構造からなるMTJ素子18が形
成される。本例では、例えば強磁性体層14が、書き込
み磁界に応じてスピンの向きが変化するメモリ層として
機能し、絶縁層15がトンネルバリアとして機能し、強
磁性体層16がスピンの向きが固定される固定層として
機能する。
【0064】次に、図24A〜図24Dに示すように、
図23A〜図23Dに示す構造上に、絶縁物、例えばS
iO2を堆積し、第5層層間絶縁膜19を形成する。次
いで、第5層層間絶縁膜19を、例えば化学的機械研磨
(CMP)し、MTJ素子18を露出させる。次いで、
第5層層間絶縁膜19に、セル内ヴィア13−2に達す
る開孔を形成する。次いで、開孔内を導電物、例えばタ
ングステン等のメタルで埋め込み、エキストラメタル−
第2層メタルコンタクト20を形成する。
【0065】次に、図25A〜図25Dに示すように、
図24A〜図24Dに示す構造上に、導電物、例えばタ
ングステンを堆積し、エキストラメタル層21を形成す
る。
【0066】次に、図26A〜図26Dに示すように、
エキストラメタル層21を、パターニングし、セル内ロ
ーカル配線21−1を形成する。
【0067】次に、図27A〜図27Dに示すように、
図26A〜図26Dに示す構造上に、絶縁物、例えばS
iO2を堆積し、第6層層間絶縁膜22を形成する。次
に、第6層間絶縁膜22、及び第5層層間絶縁膜19
に、周辺回路内ヴィア13−3に達する開孔を形成す
る。次いで、開孔内を導電物、例えばタングステン等の
メタルで埋め込み、第3層メタル−第2層メタルコンタ
クト23を形成する。
【0068】次に、図28A〜図28Dに示すように、
図27A〜図27Dに示す構造上に、導電物、例えばA
lCuあるいはCuを堆積し、第3層メタル層24を形
成する。次いで、第3層メタル層24上に、導電性ヨー
ク材を堆積し、導電性ヨーク層27を形成する。導電性
ヨーク層27の材料としては、例えばNi-Fe合金、
Co-Fe-Ni合金、Co-(Zr、Hf、Nb、T
a、Ti)膜、(Co、Fe、Ni)-(Si、B)-
(P、Al、Mo、Nb、Mn)系のアモルファス材料
を挙げることができる。
【0069】次に、図29A〜図29Dに示すように、
書き込みワード線パターン及び周辺回路内配線パターン
に対応したマスク材(図示せず)をマスクに用いて、導
電性ヨーク層27、第3層メタル層24、第6層層間絶
縁膜22をエッチングし、さらに第5層層間絶縁膜19
の途中までエッチングする。これにより、書き込みワー
ド線24−1、及び周辺回路内配線24−2が形成され
る。なお、第5層層間絶縁膜19を途中までエッチング
する理由は、後に形成されるヨーク層28を、例えばビ
ット線13−1に対して極力近づけるためである。ま
た、第5層層間絶縁膜をビット線13−1が露出するま
でエッチングしない理由は、ヨーク層26が、後に形成
されるヨーク層28と接触しないようにするためであ
る。
【0070】次に、図30A〜図30Dに示すように、
図29A〜図29Dに示す構造上に、導電性ヨーク材を
堆積し、導電性ヨーク層28を形成する。導電性ヨーク
層28の材料としては、導電性ヨーク層27と同様に、
例えばNi-Fe合金、Co-Fe-Ni合金、Co-(Z
r、Hf、Nb、Ta、Ti)膜、(Co、Fe、N
i)-(Si、B)-(P、Al、Mo、Nb、Mn)系
のアモルファス材料を挙げることができる。
【0071】次に、図31A〜図31Dに示すように、
導電性ヨーク層28を、異方性エッチング、例えば反応
性イオンエッチング(RIE)を用いて異方性エッチン
グし、導電性ヨーク層28を、導電性ヨーク層27、書
き込みワード線24−1又は周辺回路内配線24−2、
第6層層間絶縁膜22、第5層層間絶縁膜19の側壁上
に残す。
【0072】例えばこのようにして、第2実施形態に係
る磁気ランダムアクセスメモリを形成することができ
る。
【0073】〔第2製法例〕次に、この発明の第2実施
形態に係る磁気ランダムアクセスメモリの第2製法例を
説明する。
【0074】図32〜図41はそれぞれ、この発明の第
2実施形態に係る磁気ランダムアクセスメモリの第2製
法例を示す断面図である。なお、図32〜図41におい
て、A図は図17Aに示す断面に対応し、B図は図17
Bに示す断面に対応し、C図は図17Cに示す断面に対
応し、D図は図17Dに示す断面に対応する。
【0075】まず、図3〜図7、図19〜図23を参照
して説明した製法により、図32A〜図32Dに示す構
造を得る。
【0076】次に、図33A〜図33Dに示すように、
図32A〜図32Dに示す構造上に、絶縁物、例えばS
iNを堆積し、ストッパ層29を形成する。次いで、ス
トッパそう29上に、絶縁物、例えばSiO2を堆積
し、第5層層間絶縁膜19を形成する。ストッパ層29
の材料例は、例えばSiNであるが、第5層層間絶縁膜
19とエッチング選択比を取ることが可能な材料であれ
ば良い。
【0077】次に、図34A〜図34Dに示すように、
第5層層間絶縁膜19及びストッパ層29を、例えば化
学的機械研磨(CMP)し、MTJ素子18を露出させ
る。次いで、第5層層間絶縁膜19及びストッパ層29
に、セル内ヴィア13−2に達する開孔を形成する。次
いで、開孔内を導電物、例えばタングステン等のメタル
で埋め込み、エキストラメタル−第2層メタルコンタク
ト20を形成する。
【0078】次に、図35A〜図35Dに示すように、
図34A〜図34Dに示す構造上に、導電物、例えばタ
ングステンを堆積し、エキストラメタル層21を形成す
る。次に、図36A〜図36Dに示すように、エキスト
ラメタル層21を、パターニングし、セル内ローカル配
線21−1を形成する。
【0079】次に、図37A〜図37Dに示すように、
図36A〜図36Dに示す構造上に、絶縁物、例えばS
iO2を堆積し、第6層層間絶縁膜22を形成する。次
に、第6層間絶縁膜22、及び第5層層間絶縁膜19
に、周辺回路内ヴィア13−3に達する開孔を形成す
る。次いで、開孔内を導電物、例えばタングステン等の
メタルで埋め込み、第3層メタル−第2層メタルコンタ
クト23を形成する。
【0080】次に、図38A〜図38Dに示すように、
図37A〜図37Dに示す構造上に、導電物、例えばA
lCuあるいはCuを堆積し、第3層メタル層24を形
成する。次いで、第3層メタル層24上に、導電性ヨー
ク材を堆積し、導電性ヨーク層27を形成する。
【0081】次に、図39A〜図39Dに示すように、
書き込みワード線パターン及び周辺回路内配線パターン
に対応したマスク材(図示せず)をマスクに用いて、導
電性ヨーク層27、第3層メタル層24、第6層層間絶
縁膜22、及び第5層層間絶縁膜19を、例えばストッ
パ層29が露出するまでエッチングする。これにより、
書き込みワード線24−1、及び周辺回路内配線24−
2が形成される。
【0082】次に、図40A〜図40Dに示すように、
図39A〜図39Dに示す構造上に、導電性ヨーク材を
堆積し、導電性ヨーク層28を形成する。
【0083】次に、図41A〜図41Dに示すように、
導電性ヨーク層28を、異方性エッチング、例えば反応
性イオンエッチング(RIE)を用いて異方性エッチン
グし、導電性ヨーク層28を、導電性ヨーク層27、書
き込みワード線24−1又は周辺回路内配線24−2、
第6層層間絶縁膜22、第5層層間絶縁膜19の側壁上
に残す。
【0084】例えばこのようにして、第2実施形態に係
る磁気ランダムアクセスメモリを形成することができ
る。
【0085】〔第3製法例〕次に、この発明の第2実施
形態に係る磁気ランダムアクセスメモリの第3製法例を
説明する。
【0086】図42〜図47はそれぞれ、この発明の第
2実施形態に係る磁気ランダムアクセスメモリの第3製
法例を示す断面図である。なお、図42〜図47におい
て、A図は図17Aに示す断面に対応し、B図は図17
Bに示す断面に対応し、C図は図17Cに示す断面に対
応し、D図は図17Dに示す断面に対応する。
【0087】まず、図3〜図7、図19〜図27を参照
して説明した製法により、図42A〜図42Dに示す構
造を得る。
【0088】次に、図43A〜図43Dに示すように、
図42A〜図42Dに示す構造上に、絶縁物、例えばS
iO2を堆積し、第7層層間絶縁膜30を形成する。次
いで、第7層層間絶縁膜30に、第3層メタル配線用ト
レンチ31を形成する。これにより、本例では、書き込
みワード線トレンチ31−1、及び周辺回路内配線トレ
ンチ31−2が形成される。
【0089】次に、図44A〜図44Dに示すように、
図42A〜図42Dに示す構造上に、導電物、例えばA
lCuあるいはCuを堆積し、第3層メタル層24を形
成する。次いで、第3層メタル層24を、例えばエッチ
バックし、第3層メタル層24を、書き込みワード線ト
レンチ31−1、及び周辺回路内配線トレンチ31−2
の途中まで埋め込む。次いで、第3層メタル層24及び
第7層層間絶縁膜30上に、導電性ヨーク材を堆積し、
導電性ヨーク層27を形成する。次いで、導電性ヨーク
材27層を、例えば化学的機械研磨(CMP)し、導電
性ヨーク層27を書き込みワード線トレンチ31−1、
及び周辺回路内配線トレンチ31−2に埋め込む。
【0090】次に、図45A〜図45Dに示すように、
書き込みワード線パターン及び周辺回路内配線パターン
に対応したマスク材(図示せず)をマスクに用いて、導
電性ヨーク層27、第3層メタル層24、第7層層間絶
縁膜30、及び第6層層間絶縁膜22をエッチングし、
さらに第5層層間絶縁膜19の途中までエッチングす
る。これにより、書き込みワード線24−1、及び周辺
回路内配線24−2が形成される。
【0091】次に、図46A〜図46Dに示すように、
第7層層間絶縁膜30を、例えばウェットエッチング
し、導電性ヨーク層27の側壁上に存在する第7層層間
絶縁膜30を除去する。これにより、導電性ヨーク層2
7の側壁が露出する部分32を得る。なお、この工程
は、必要に応じて行われる。
【0092】次に、図47A〜図47Dに示すように、
図46A〜図46Dに示す構造上に、導電性ヨーク材を
堆積し、導電性ヨーク層28を形成する。次いで、導電
性ヨーク層28を、異方性エッチング、例えば反応性イ
オンエッチング(RIE)を用いて異方性エッチング
し、導電性ヨーク層28を、導電性ヨーク層27、書き
込みワード線24−1又は周辺回路内配線24−2、第
7層層間絶縁膜30、第6層層間絶縁膜22、第5層層
間絶縁膜19の側壁上に残す。
【0093】例えばこのようにして、第2実施形態に係
る磁気ランダムアクセスメモリを形成することができ
る。
【0094】〔一変形例〕次に、この発明の第2実施形
態に係る磁気ランダムアクセスメモリの第1変形例を説
明する。
【0095】図48A、図48B、図48C、図48D
はこの発明の第2実施形態に係る磁気ランダムアクセス
メモリの一変形例を示す断面図である。なお、図48A
は図17Aに示す断面に対応し、図48Bは図17Bに
示す断面に対応し、図48Cは図17Cに示す断面に対
応し、図48Dは図17Dに示す断面に対応する。
【0096】図48A〜図48Dに示すように、導電性
ヨーク層28は、書き込みワード線24−1の側面及び
MTJ素子18の側面を覆うように形成することが可能
である。
【0097】(第3実施形態)図49はこの発明の第3
実施形態に係る磁気ランダムアクセスメモリの一平面パ
ターン例を示す平面図、図50Aは図49中のA−A線
に沿う断面図、図50Bは図49中のB−B線に沿う断
面図、図50Cは図49中のC−C線に沿う断面図、図
50Dは周辺回路の基板コンタクト部の断面図である。
【0098】図49、図50A〜図50Dに示すよう
に、第3実施形態に係る磁気ランダムアクセスメモリ
が、第2実施形態と異なるところは、ヨーク層34が絶
縁物であることにある。
【0099】ヨーク層34が絶縁物であれば、セル内ロ
ーカル配線21−1がヨーク層34に接触しても構わな
い。このため、ヨーク層が導電物である場合に比べ、メ
モリセルの微細化に有利である。例えば書き込みワード
線24−1を形成する際に、例えばセル内ローカル配線
21−1に対するマスクのアライメントマージンを見込
む必要がなくなるからである。
【0100】また、セル内ローカル配線21−1がヨー
ク層34に接触しても良いので、セル内ローカル配線2
1−1の幅を広くすることも可能になる。例えば本例の
ように、セル内ローカル配線21−1の幅を、書き込み
ワード線24−1の幅と同じにすることも可能である。
セル内ローカル配線21−1の幅を広くすることが可能
になれば、セル内ローカル配線21−1の抵抗値を低く
することが可能となる。
【0101】〔一製法例〕次に、この発明の第3実施形
態に係る磁気ランダムアクセスメモリの一製法例を説明
する。
【0102】図51〜図56はそれぞれ、この発明の第
3実施形態に係る磁気ランダムアクセスメモリの一製法
例を示す断面図である。なお、図51〜図56におい
て、A図は図50Aに示す断面に対応し、B図は図50
Bに示す断面に対応し、C図は図50Cに示す断面に対
応し、D図は図50Dに示す断面に対応する。
【0103】まず、図3〜図7、図19〜図25を参照
して説明した製法により、図51A〜図51Dに示す構
造を得る。
【0104】次に、図52A〜図52Dに示すように、
エキストラメタル層21をエッチングし、エキストラメ
タル層21にスリット33を形成する。スリット33
は、例えばビット線13−1と同じ方向に延び、後に形
成されるセル内ローカル配線21−1を、例えば読み出
しワード線4が延びる方向に沿って順次分離していくた
めの分離領域である。
【0105】次に、図53A〜図53Dに示すように、
図52A〜図52Dに示す構造上に、絶縁物、例えばS
iO2を堆積し、第6層層間絶縁膜22を形成する。次
に、第6層間絶縁膜22、及び第5層層間絶縁膜19
に、周辺回路内ヴィア13−3に達する開孔を形成す
る。次いで、開孔内を導電物、例えばタングステン等の
メタルで埋め込み、第3層メタル−第2層メタルコンタ
クト23を形成する。
【0106】次に、図54A〜図54Dに示すように、
図53A〜図53Dに示す構造上に、導電物、例えばA
lCuあるいはCuを堆積し、第3層メタル層24を形
成する。
【0107】次に、図55A〜図55Dに示すように、
書き込みワード線パターン及び周辺回路内配線パターン
に対応したマスク材(図示せず)をマスクに用いて、第
3層メタル層24、第6層層間絶縁膜22、エキストラ
メタル層21をエッチングし、さらに第5層層間絶縁膜
19の途中までエッチングする。これにより、書き込み
ワード線24−1、周辺回路内配線24−2、セル内ロ
ーカル配線21−1が形成される。
【0108】次に、図56A〜図56Dに示すように、
図55A〜図55Dに示す構造上に、絶縁性ヨーク材を
堆積し、絶縁性ヨーク層34を形成する。絶縁性ヨーク
層34の材料としては、例えば絶縁性フェライト、(F
e、Co)-(B、Si、Hf、Zr、Sm、Ta、A
l)-(F、O、N)系等の金属−非金属ナノグラニュ
ラー膜を挙げることができる。
【0109】例えばこのようにして、第3実施形態に係
る磁気ランダムアクセスメモリを形成することができ
る。
【0110】〔第1変形例〕次に、この発明の第3実施
形態に係る磁気ランダムアクセスメモリの第1変形例を
説明する。
【0111】図57A、図57B、図57C、図57D
はこの発明の第3実施形態に係る磁気ランダムアクセス
メモリの第1変形例を示す断面図である。なお、図57
Aは図50Aに示す断面に対応し、図57Bは図50B
に示す断面に対応し、図57Cは図50Cに示す断面に
対応し、図57Dは図50Dに示す断面に対応する。
【0112】図57A〜図57Dに示すように、絶縁性
ヨーク層34は、書き込みワード線24−1の側面及び
MTJ素子18の側面を覆うように形成することが可能
である。
【0113】〔第2変形例〕次に、この発明の第3実施
形態に係る磁気ランダムアクセスメモリの第2変形例を
説明する。
【0114】図58A、図58B、図58C、図58D
はこの発明の第3実施形態に係る磁気ランダムアクセス
メモリの第2変形例を示す断面図である。なお、図58
Aは図50Aに示す断面に対応し、図58Bは図50B
に示す断面に対応し、図58Cは図50Cに示す断面に
対応し、図58Dは図50Dに示す断面に対応する。
【0115】図58A〜図58Dに示すように、書き込
みワード線24−1の側面及びMTJ素子18の側面を
絶縁性ヨーク層34により覆い、書き込みワード線24
−1の上面を導電性ヨーク層27により覆うようにする
ことも可能である。
【0116】(第4実施形態)図59〜図62はそれぞ
れ、この発明の第4実施形態に係る磁気ランダムアクセ
スメモリの製造方法を示す断面図である。なお、図59
〜図62において、A図は図17Aに示す断面に対応
し、B図は図17Bに示す断面に対応し、C図は図17
Cに示す断面に対応し、D図は図17Dに示す断面に対
応する。
【0117】まず、図3〜図7、図19〜図28を参照
して説明した製法により、図59A〜図59Dに示す構
造を得る。
【0118】次に、図60A〜図60Dに示すように、
書き込みワード線パターン及び周辺回路内配線パターン
に対応したマスク材(図示せず)をマスクに用いて、導
電性ヨーク層27、及び第3層メタル層24をエッチン
グする。これにより、書き込みワード線24−1、及び
周辺回路内配線24−2が形成される。
【0119】次に、図61A〜図61Dに示すように、
例えばホトレジストからなるマスク層35を形成し、周
辺回路部をマスク層35により覆う。次いで、マスク層
35、及び書き込みワード線24−1、本例では特にヨ
ーク層27をマスクに用いて、第6層層間絶縁膜22、
及び第5層層間絶縁膜19の途中までエッチングする。
これにより、例えばメモリセルが集積されているメモリ
セルアレイ部のみ、ヨーク層を形成するための窪みが形
成される。この後、本例ではマスク層35を除去する。
【0120】次に、図62A〜図62Dに示すように、
第5層層間絶縁膜19の露出面上、書き込みワード線2
4−1の露出面上、ヨーク層27の露出面上、第6層層
間絶縁膜22上に、導電性ヨーク材を堆積し、導電性ヨ
ーク層28を形成する。次いで、導電性ヨーク層28
を、導電性ヨーク層27、書き込みワード線24−1又
は周辺回路内配線24−2、第6層層間絶縁膜22、第
5層層間絶縁膜19の側壁上に残す。
【0121】このようにして形成された磁気ランダムア
クセスメモリであると、ヨーク層28を形成するための
窪みを、例えばメモリセルアレイ部のみに形成でき、例
えば周辺回路部に良好な平坦性を持たせることができ
る。
【0122】周辺回路部に良好な平坦性を持たせること
ができれば、例えば周辺回路部において、第3層メタル
層よりも上層の第4層メタル層、第5層メタル層、…を
用いての配線工程を行い易くなる、という利点を得るこ
とができる。
【0123】(第5実施形態)図63〜図69はそれぞ
れ、この発明の第5実施形態に係る磁気ランダムアクセ
スメモリの製造方法を示す断面図である。なお、図63
〜図69において、A図は図17Aに示す断面に対応
し、B図は図17Bに示す断面に対応し、C図は図17
Cに示す断面に対応し、D図は図17Dに示す断面に対
応する。
【0124】まず、図3〜図7、図19〜図25を参照
して説明した製法により、図63A〜図63Dに示す構
造を得る。
【0125】次に、図64A〜図64Dに示すように、
エキストラメタル層21をエッチングし、エキストラメ
タル層21にスリット33を形成する。スリット33
は、図52A〜図52Dを参照して説明したスリット3
3と同様のものである。即ち、スリット33は、例えば
ビット線13−1と同じ方向に延び、後に形成されるセ
ル内ローカル配線21−1を、例えば読み出しワード線
4が延びる方向に沿って順次分離するための分離領域で
ある。
【0126】次に、図65A〜図65Dに示すように、
図64A〜図64Dに示す構造上に、絶縁物、例えばS
iO2を堆積し、第6層層間絶縁膜22を形成する。次
に、第6層間絶縁膜22、及び第5層層間絶縁膜19
に、周辺回路内ヴィア13−3に達する開孔を形成す
る。次いで、開孔内を導電物、例えばタングステン等の
メタルで埋め込み、第3層メタル−第2層メタルコンタ
クト23を形成する。
【0127】次に、図66A〜図66Dに示すように、
図65A〜図65Dに示す構造上に、導電物、例えばA
lCuあるいはCuを堆積し、第3層メタル層24を形
成する。次いで、第3層メタル層24上に、導電性ヨー
ク材を堆積し、導電性ヨーク層27を形成する。導電性
ヨーク層27の材料としては、例えばNi-Fe合金、
Co-Fe-Ni合金、Co-(Zr、Hf、Nb、T
a、Ti)膜、(Co、Fe、Ni)-(Si、B)-
(P、Al、Mo、Nb、Mn)系のアモルファス材料
を挙げることができる。
【0128】次に、図67A〜図67Dに示すように、
書き込みワード線パターン及び周辺回路内配線パターン
に対応したマスク材(図示せず)をマスクに用いて、導
電性ヨーク層27、第3層メタル層24、第6層層間絶
縁膜22、エキストラメタル層21をエッチングし、さ
らに第5層層間絶縁膜19の途中までエッチングする。
これにより、書き込みワード線24−1、周辺回路内配
線24−2、セル内ローカル配線21−1が形成され
る。
【0129】次に、図68A〜図68Dに示すように、
図67A〜図67Dに示す構造上に、絶縁物、例えばS
iO2を堆積し、絶縁層36を形成する。次いで、絶縁
層36を、例えば反応性イオンエッチングを用いて異方
性エッチングし、絶縁層36を、書き込みワード線24
−1、周辺回路内配線24−2、第6層間絶縁膜22、
セル内ローカル配線21−1、第5層間絶縁膜19上の
側壁上に残す。この時、導電性ヨーク層27の側壁の一
部は露出させる。
【0130】次に、図69A〜図69Dに示すように、
図68A〜図68Dに示す構造上に、導電性ヨーク材を
堆積し、導電性ヨーク層28を形成する。導電性ヨーク
層28の材料としては、導電性ヨーク層27と同様に、
例えばNi-Fe合金、Co-Fe-Ni合金、Co-(Z
r、Hf、Nb、Ta、Ti)膜、(Co、Fe、N
i)-(Si、B)-(P、Al、Mo、Nb、Mn)系
のアモルファス材料を挙げることができる。次に、導電
性ヨーク層28を、例えば反応性イオンエッチングを用
いて異方性エッチングし、導電性ヨーク層28を、導電
性ヨーク層27、及び絶縁層36の側壁上に残す。
【0131】このようにして形成された磁気ランダムア
クセスメモリであると、書き込みワード線24−1の側
壁上に形成されるヨーク層を、導電性ヨーク材を用いて
形成したとしても、セル内ローカル配線21−1を、書
き込みワード線24−1と同時にパターニングして形成
することができる。このため、セル内ローカル配線21
−1の幅を、書き込みワード線24−1の幅と同等の幅
にでき、セル内ローカル配線21−1の抵抗値を軽減で
きる、という利点を得ることができる。
【0132】〔磁気抵抗素子の例〕〔第1の例〕第1〜
第5実施形態にて説明したように、磁気抵抗素子にはM
TJ素子を使うことができる。以下MTJ素子の幾つか
の例について説明する。
【0133】図70Aは、MTJ素子の第1の例を示す
断面図である。
【0134】図70Aに示すように、下地層50上に
は、反強磁性層51、強磁性層52、トンネルバリア層
53、強磁性層54及び保護層55が順次形成されてい
る。
【0135】本例では、強磁性層52がスピンの向きが
固定される固定層(FIXED-LAYER)として機能し、強磁
性層54がスピンの向きが変化されるメモリ層(FREE-LA
YER)として機能する。反強磁性層51は、強磁性層52
のスピンの向きを固定する層である。本例のように、固
定層として機能する強磁性層52のスピンの向きは、例
えば反強磁性層51を用いて固定しても良い。
【0136】なお、下地層51は、例えば強磁性層や反
強磁性層を形成し易くしたり、保護したりするための層
であり、必要に応じて設けられる。保護層55は、例え
ば強磁性層や反強磁性層を保護するための層であり、下
地層51と同様、必要に応じて設けられる。これら下地
層51及び保護層55に関する事項は、以下に説明する
第2〜第4の例においても同様である。
【0137】強磁性層52、54の材料例としては、下
記の材料を挙げることができる。
【0138】Fe、Co、Ni、またはそれらの合金 スピン分極率の大きいマグネタイト CrO2、RXMnO3-y等の酸化物(R:希土類、X:
Ca、Ba、Sr) NiMnSb、PtMnSb等のホイスラー合金 なお、上記強磁性体52、54の材料例において、例え
ば強磁性を失わない範囲内で、非磁性元素が含まれてい
ても良い。
【0139】非磁性元素の例としては、下記の元素を挙
げることができる。
【0140】Ag、Cu、Au、Al、Mg、Si、B
i、Ta、B、C、O、N、Pd、Pt、Zr、Ir、
W、Mo、Nb 強磁性層52、54の厚さの例は、強磁性層52、54
が超常磁性(super-paramagnetic)にならない程度の厚
さ以上にすることである。具体的な一例は、強磁性層5
2、54の厚さを0.4nm以上とする。また、強磁性
層52、54の厚さの上限は特に無いが、例えばMTJ
素子の作製上100nm以下が良い。
【0141】反強磁性層51の材料例としては、下記の
材料を挙げることができる。
【0142】Fe-Mn、Pt-Mn、Pt-Cr-Mn、
Ni-Mn、Ir-Mn、NiO、Fe23 トンネルバリア層53の材料例としては、下記の材料を
挙げることができる。
【0143】Al23、SiO2、MgO、AlN、B
23、MgF2、CaF2、SrTiO2、AlLaO3 なお、上記トンネルバリア層53の材料例において、例
えば絶縁性を失わない範囲内で、酸素、窒素及びフッ素
の少なくともいずれか一つをさらに含んでいても良く、
例えば絶縁性を失わない範囲内で、酸素、窒素及びフッ
素の少なくともいずれか一つが欠損していても良い。
【0144】トンネルバリア層53の厚さは、薄い方が
良いが、特に制限はない。敢えて一例を示すならば、ト
ンネルバリア層53の厚さを10nm以下とする。これ
は、MTJ素子の作製上の観点からである。
【0145】〔第2の例〕図70Bは、MTJ素子の第
2の例を示す断面図である。
【0146】第2の例に係るMTJ素子は、ダブルジャ
ンクション型と呼ばれているMTJ素子である。
【0147】図70Bに示すように、下地層50上に
は、反強磁性層51-1、強磁性層52-1、トンネルバリ
ア層53-1、強磁性層54、トンネルバリア層53-2、
強磁性層52-2、反強磁性層51-2、及び保護層55が
順次形成されている。
【0148】本例では、強磁性層52-1、52-2が固定
層として機能し、強磁性層54がメモリ層として機能す
る。反強磁性層51-1は、強磁性層52-1のスピンの向
きを固定する層であり、反強磁性層51-2は、強磁性層
52-2のスピンの向きを固定する層である。
【0149】本例のようなダブルジャンクション型のM
TJ素子は、例えば図70Aに示すMTJ素子(シング
ルジャンクション型)に比較して、低抵抗時における抵
抗値と高抵抗時における抵抗値との比、いわゆるMR比
(magneto-resistance ratio)をさらに大きくできる、
という利点がある。
【0150】反強磁性層51-1、51-2、強磁性層52
-1、52-2、54、及びトンネルバリア層53-1、53
-2それぞれの材料例は、上記第1の例で説明した通りで
ある。
【0151】また、強磁性層51-1、51-2、54それ
ぞれの厚さの例は、上記第1の例で説明した通りであ
る。
【0152】また、トンネルバリア層53-1、53-2の
材料例、及び厚さの例は、上記第1の例で説明した通り
である。
【0153】〔第3の例〕図70Cは、MTJ素子の第
3の例を示す断面図である。
【0154】図70Cに示すように、第3の例に係るM
TJ素子は、第1の例に係るMTJ素子の強磁性層5
2、54を、強磁性層と非磁性層とのスタック構造とし
たものである。スタック構造の例としては、本例のよう
に、強磁性層/非磁性層/強磁性層の三層膜を挙げるこ
とができる。本例では、強磁性層52が強磁性層61/
非磁性層62/強磁性層63の三層膜とされ、強磁性層
54が強磁性層64/非磁性層65/強磁性層66の三
層膜とされている。
【0155】強磁性層61、63、64、66の材料例
は、上記第1の例で説明した通りである。
【0156】非磁性層62、65の材料例は、下記の通
りである。
【0157】Ru、Ir強磁性層/非磁性層/強磁性層
の三層膜の具体的な例を挙げるとするならば、下記の通
りである。
【0158】Co/Ru/Co、Co/Ir/Co Co-Fe/Ru/Co-Fe、Co-Fe/Ir/Co-
Fe 固定層として機能する強磁性層52をスタック構造とし
た場合、例えば強磁性層61/非磁性層62/強磁性層
63の三層膜とした場合、強磁性層61と強磁性層63
との間に、非磁性層62を介して反強磁性結合を生じさ
せるのが良い。さらに上記三層膜に接して反強磁性層5
1を設ける。このような構造とすることで、固定層とし
て機能する強磁性層52、特に強磁性層63のスピンの
向きをより固く固定できる、という利点を得ることがで
きる。この利点により、強磁性層52、特に強磁性層6
3は、電流磁界の影響を受け難くなり、固定層として機
能する強磁性層52のスピンの向きが、不慮に反転する
ことを抑制することができる。
【0159】また、メモリ層として機能する強磁性層5
4をスタック構造とした場合、例えば強磁性層64/非
磁性層65/強磁性層66の三層膜とした場合にも、強
磁性層64と強磁性層66との間に、非磁性層65を介
して反強磁性結合を生じさせておくのが良い。この場
合、磁束が上記三層膜内で閉じるので、例えば磁極に起
因したスイッチング磁界の増大を抑制することができ
る。この結果、例えばメモリセルの大きさ、あるいはM
TJ素子の大きさがサブミクロン以下になっても、例え
ば反磁界による電流磁界に起因した消費電力の増大を抑
えることができる、という利点を得ることができる。
【0160】また、メモリ層として機能する強磁性層5
4は、ソフト強磁性層と強磁性層とのスタック構造とす
ることも可能である。ここで述べるソフト強磁性層と
は、例えば強磁性層に比較して、スピンの向きがより反
転し易い層のことである。
【0161】強磁性層54を、ソフト強磁性層と強磁性
層とのスタック構造とした場合、電流磁場配線、例えば
ビット線に近い方に、ソフト強磁性層が配置される。
【0162】このスタック構造には、非磁性層をさらに
含ませることも可能である。例えば本例のように、強磁
性層64/非磁性層65/強磁性層66の三層膜である
場合、例えば強磁性層66を、ソフト強磁性層とするこ
ともできる。
【0163】本例では、強磁性層52、54それぞれを
スタック構造としているが、強磁性層52のみ、あるい
は強磁性層54のみをスタック構造としても良い。
【0164】〔第4の例〕図70Dは、MTJ素子の第
4の例を示す断面図である。
【0165】図70Dに示すように、第4の例に係るM
TJ素子は、第2の例に係るMTJ素子の強磁性層52
-1、54、52-2を、第3の例で述べたスタック構造と
した例である。
【0166】本例では、強磁性層52-1が強磁性層61
-1/非磁性層62-1/強磁性層63-1の三層膜とされ、
強磁性層54が強磁性層64/非磁性層65/強磁性層
66の三層膜とされ、強磁性層52-2が強磁性層61-2
/非磁性層62-2/強磁性層63-2の三層膜とされてい
る。
【0167】強磁性層61-1、61-2、63-1、63-
2、64、66の材料例は、上記第1の例で説明した通
りである。
【0168】非磁性層62-1、62-2、65の材料例
は、上記第3の例で説明した通りである。
【0169】本例では、強磁性層52-1、54、52-2
それぞれをスタック構造としているが、少なくともいず
れか一層のみをスタック構造としても良い。
【0170】〔第2〜第5実施形態から得られる効果
例〕第2〜第5実施形態では、例えば書き込みワード線
24−1の少なくとも側面、並びにMTJ素子18の側
面を覆う、ヨーク層を有する。このため、ヨーク層が無
い場合に比較して、書き込みワード線24−1からの磁
界を、MTJ素子18に、効率よく与えることが可能と
なる。
【0171】これとともに、隣接した非選択のMTJ素
子18に対して、選択された書き込みワード線24−1
からの磁界の影響を受け難くすることができる。このた
め、例えばデータ書き込みに関する信頼性を向上させる
ことが可能となる。
【0172】さらに第2〜第5実施形態によれば、下記
参考例に比較して、次のような効果を得ることができ
る。
【0173】図71A、図71Bは参考例に係る磁気ラ
ンダムアクセスメモリの側面図である。
【0174】本参考例は、図71A、図71Bに示すよ
うに、例えば図73に示した磁気ランダムアクセスメモ
リに、ヨーク層を設けたものである。本参考例におい
て、ヨーク層は、書き込みワード線124−1の下面、
及び側面上を覆うヨーク層126と、ビット線113−
1の上面、及び側面、並びにMTJ素子118の側面を
覆うヨーク層128とがある。
【0175】図73に示した磁気ランダムアクセスメモ
リでは、書き込みワード線124−1の上方に、セル内
ローカル配線121−1が形成される。このため、MT
J素子118と書き込みワード線121−1との間に
は、セル内ローカル配線121−1の厚みt1と、セル
内ローカル配線121−1と書き込みワード線124−
1とを絶縁する層間絶縁膜の厚みt2が加わる。
【0176】このような磁気ランダムアクセスメモリに
対して、ヨーク層128を形成すると、MTJ素子11
8のメモリ層からヨーク層128までの距離は近くなる
が、MTJ素子118のメモリ層からヨーク層126ま
での距離DWWL-Mは遠くなる。
【0177】図72A、図72Bは第2〜第5実施形態
に係る磁気ランダムアクセスメモリの側面図である。
【0178】図72A、図72Bに示すように、第2〜
第5実施形態に係る磁気ランダムアクセスメモリでは、
書き込みワード線24−1の下方に、セル内ローカル配
線21−1が形成され、MTJ素子18は、ビット線1
3−1上に形成される。即ち、ビット線13−1がMT
J素子18の下方にあり、かつビット線13−1の上面
Stopと、MTJ素子18の下面Sbtmとが同一平面上に
ある。
【0179】従って、第2〜第5実施形態に係る磁気ラ
ンダムアクセスメモリでは、参考例に比較して、MTJ
素子18のメモリ層をヨーク層26に近づけることがで
きる。
【0180】さらに第2〜第5実施形態に係る磁気ラン
ダムアクセスメモリでは、MTJ素子18のメモリ層か
らヨーク層26までの距離DBL-Mと、MTJ素子18の
メモリ層からヨーク層28までの距離DWWL-Mとを、略
等しくすることも可能である。距離DBL-Mと距離D
WWL-Mとを略等しくすることができれば、メモリ層に対
して、ヨーク層26から発生する磁界、及びヨーク層2
8から発生する磁界を、均等に与えることができる。こ
のため、参考例に比較して、例えば書き込みワード線2
4−1からの磁界及びビット線13-1からの磁界それぞ
れを、MTJ素子18に対してより効率よく与えること
が可能となる。
【0181】さらに、参考例に比較して、隣接した非選
択のMTJ素子18に対して、選択された書き込みワー
ド線24−1からの磁界の影響を受け難くすることがで
きる。このため、例えばデータ書き込みに関する信頼性
をさらに向上させることが可能となる。
【0182】以上、この発明を第1〜第5実施形態によ
り説明したが、この発明は、これら実施形態それぞれに
限定されるものではなく、その実施にあたっては、発明
の要旨を逸脱しない範囲で種々に変形することが可能で
ある。
【0183】また、上記実施形態はそれぞれ、単独で実
施することが可能であるが、適宜組み合わせて実施する
ことも、もちろん可能である。
【0184】また、上記各実施形態には、種々の段階の
発明が含まれており、各実施形態において開示した複数
の構成要件の適宜な組み合わせにより、種々の段階の発
明を抽出することも可能である。
【0185】また、上記各実施形態では、この発明を磁
気ランダムアクセスメモリに適用した例に基づき説明し
たが、上述したような磁気ランダムアクセスメモリを内
蔵した半導体集積回路装置、例えばプロセッサ、システ
ムLSI等もまた、この発明の範疇である。
【0186】
【発明の効果】以上説明したように、この発明によれ
ば、セル内ローカル配線の抵抗値のバラツキを抑制する
ことが可能な半導体集積回路装置およびその製造方法を
提供できる。
【0187】また、書き込みワード線からの磁界を、磁
気抵抗素子に効率良く与えることが可能な半導体集積回
路装置をおよびその製造方法を提供できる。
【図面の簡単な説明】
【図1】図1はこの発明の第1実施形態に係る磁気ラン
ダムアクセスメモリの一平面パターン例を示す平面図。
【図2】図2Aは図1中のA−A線に沿う断面図、図2
Bは図1中のB−B線に沿う断面図、図2Cは図1中の
C−C線に沿う断面図、図2Dは周辺回路の基板コンタ
クト部の断面図。
【図3】図3A、図3B、図3C、図3Dはこの発明の
第1実施形態に係る磁気ランダムアクセスメモリの一製
法例を示す断面図。
【図4】図4A、図4B、図4C、図4Dはこの発明の
第1実施形態に係る磁気ランダムアクセスメモリの一製
法例を示す断面図。
【図5】図5A、図5B、図5C、図5Dはこの発明の
第1実施形態に係る磁気ランダムアクセスメモリの一製
法例を示す断面図。
【図6】図6A、図6B、図6C、図6Dはこの発明の
第1実施形態に係る磁気ランダムアクセスメモリの一製
法例を示す断面図。
【図7】図7A、図7B、図7C、図7Dはこの発明の
第1実施形態に係る磁気ランダムアクセスメモリの一製
法例を示す断面図。
【図8】図8A、図8B、図8C、図8Dはこの発明の
第1実施形態に係る磁気ランダムアクセスメモリの一製
法例を示す断面図。
【図9】図9A、図9B、図9C、図9Dはこの発明の
第1実施形態に係る磁気ランダムアクセスメモリの一製
法例を示す断面図。
【図10】図10A、図10B、図10C、図10Dは
この発明の第1実施形態に係る磁気ランダムアクセスメ
モリの一製法例を示す断面図。
【図11】図11A、図11B、図11C、図11Dは
この発明の第1実施形態に係る磁気ランダムアクセスメ
モリの一製法例を示す断面図。
【図12】図12A、図12B、図12C、図12Dは
この発明の第1実施形態に係る磁気ランダムアクセスメ
モリの一製法例を示す断面図。
【図13】図13A、図13B、図13C、図13Dは
この発明の第1実施形態に係る磁気ランダムアクセスメ
モリの一製法例を示す断面図。
【図14】図14A、図14B、図14C、図14Dは
この発明の第1実施形態に係る磁気ランダムアクセスメ
モリの一製法例を示す断面図。
【図15】図15A、図15B、図15C、図15Dは
この発明の第1実施形態に係る磁気ランダムアクセスメ
モリの一製法例を示す断面図。
【図16】図16はこの発明の第2実施形態に係る磁気
ランダムアクセスメモリの一平面パターン例を示す平面
図。
【図17】図17Aは図16中のA−A線に沿う断面
図、図17Bは図16中のB−B線に沿う断面図、図1
7Cは図16中のC−C線に沿う断面図、図17Dは周
辺回路の基板コンタクト部の断面図。
【図18】図18A、図18B、図18C、図18Dは
この発明の第2実施形態に係る磁気ランダムアクセスメ
モリの第1製法例を示す断面図。
【図19】図19A、図19B、図19C、図19Dは
この発明の第2実施形態に係る磁気ランダムアクセスメ
モリの第1製法例を示す断面図。
【図20】図20A、図20B、図20C、図20Dは
この発明の第2実施形態に係る磁気ランダムアクセスメ
モリの第1製法例を示す断面図。
【図21】図21A、図21B、図21C、図21Dは
この発明の第2実施形態に係る磁気ランダムアクセスメ
モリの第1製法例を示す断面図。
【図22】図22A、図22B、図22C、図22Dは
この発明の第2実施形態に係る磁気ランダムアクセスメ
モリの第1製法例を示す断面図。
【図23】図23A、図23B、図23C、図23Dは
この発明の第2実施形態に係る磁気ランダムアクセスメ
モリの第1製法例を示す断面図。
【図24】図24A、図24B、図24C、図24Dは
この発明の第2実施形態に係る磁気ランダムアクセスメ
モリの第1製法例を示す断面図。
【図25】図25A、図25B、図25C、図25Dは
この発明の第2実施形態に係る磁気ランダムアクセスメ
モリの第1製法例を示す断面図。
【図26】図26A、図26B、図26C、図26Dは
この発明の第2実施形態に係る磁気ランダムアクセスメ
モリの第1製法例を示す断面図。
【図27】図27A、図27B、図27C、図27Dは
この発明の第2実施形態に係る磁気ランダムアクセスメ
モリの第1製法例を示す断面図。
【図28】図28A、図28B、図28C、図281D
はこの発明の第2実施形態に係る磁気ランダムアクセス
メモリの第1製法例を示す断面図。
【図29】図29A、図29B、図29C、図29Dは
この発明の第2実施形態に係る磁気ランダムアクセスメ
モリの第1製法例を示す断面図。
【図30】図30A、図30B、図30C、図30Dは
この発明の第2実施形態に係る磁気ランダムアクセスメ
モリの第1製法例を示す断面図。
【図31】図31A、図31B、図31C、図31Dは
この発明の第2実施形態に係る磁気ランダムアクセスメ
モリの第1製法例を示す断面図。
【図32】図32A、図32B、図32C、図32Dは
この発明の第2実施形態に係る磁気ランダムアクセスメ
モリの第2製法例を示す断面図。
【図33】図33A、図33B、図33C、図33Dは
この発明の第2実施形態に係る磁気ランダムアクセスメ
モリの第2製法例を示す断面図。
【図34】図34A、図34B、図34C、図34Dは
この発明の第2実施形態に係る磁気ランダムアクセスメ
モリの第2製法例を示す断面図。
【図35】図35A、図35B、図35C、図35Dは
この発明の第2実施形態に係る磁気ランダムアクセスメ
モリの第2製法例を示す断面図。
【図36】図36A、図36B、図36C、図36Dは
この発明の第2実施形態に係る磁気ランダムアクセスメ
モリの第2製法例を示す断面図。
【図37】図37A、図37B、図37C、図37Dは
この発明の第2実施形態に係る磁気ランダムアクセスメ
モリの第2製法例を示す断面図。
【図38】図38A、図38B、図38C、図38Dは
この発明の第2実施形態に係る磁気ランダムアクセスメ
モリの第2製法例を示す断面図。
【図39】図39A、図39B、図39C、図39Dは
この発明の第2実施形態に係る磁気ランダムアクセスメ
モリの第2製法例を示す断面図。
【図40】図40A、図40B、図40C、図40Dは
この発明の第2実施形態に係る磁気ランダムアクセスメ
モリの第2製法例を示す断面図。
【図41】図41A、図41B、図41C、図41Dは
この発明の第2実施形態に係る磁気ランダムアクセスメ
モリの第2製法例を示す断面図。
【図42】図42A、図42B、図42C、図42Dは
この発明の第2実施形態に係る磁気ランダムアクセスメ
モリの第3製法例を示す断面図。
【図43】図43A、図43B、図43C、図43Dは
この発明の第2実施形態に係る磁気ランダムアクセスメ
モリの第3製法例を示す断面図。
【図44】図44A、図44B、図44C、図44Dは
この発明の第2実施形態に係る磁気ランダムアクセスメ
モリの第3製法例を示す断面図。
【図45】図45A、図45B、図45C、図45Dは
この発明の第2実施形態に係る磁気ランダムアクセスメ
モリの第3製法例を示す断面図。
【図46】図46A、図46B、図46C、図46Dは
この発明の第2実施形態に係る磁気ランダムアクセスメ
モリの第3製法例を示す断面図。
【図47】図47A、図47B、図47C、図47Dは
この発明の第2実施形態に係る磁気ランダムアクセスメ
モリの第3製法例を示す断面図。
【図48】図48A、図48B、図48C、図48Dは
この発明の第2実施形態に係る磁気ランダムアクセスメ
モリの一変形例を示す断面図。
【図49】図49はこの発明の第3実施形態に係る磁気
ランダムアクセスメモリの一平面パターン例を示す平面
図。
【図50】図50Aは図49中のA−A線に沿う断面
図、図50Bは図49中のB−B線に沿う断面図、図5
0Cは図49中のC−C線に沿う断面図、図50Dは周
辺回路の基板コンタクト部の断面図。
【図51】図51A、図51B、図51C、図51Dは
この発明の第3実施形態に係る磁気ランダムアクセスメ
モリの一製法例を示す断面図。
【図52】図52A、図52B、図52C、図52Dは
この発明の第3実施形態に係る磁気ランダムアクセスメ
モリの一製法例を示す断面図。
【図53】図53A、図53B、図53C、図53Dは
この発明の第3実施形態に係る磁気ランダムアクセスメ
モリの一製法例を示す断面図。
【図54】図54A、図54B、図54C、図54Dは
この発明の第3実施形態に係る磁気ランダムアクセスメ
モリの一製法例を示す断面図。
【図55】図55A、図55B、図55C、図55Dは
この発明の第3実施形態に係る磁気ランダムアクセスメ
モリの一製法例を示す断面図。
【図56】図56A、図56B、図56C、図56Dは
この発明の第3実施形態に係る磁気ランダムアクセスメ
モリの一製法例を示す断面図。
【図57】図57A、図57B、図57C、図57Dは
この発明の第3実施形態に係る磁気ランダムアクセスメ
モリの第1変形例を示す断面図。
【図58】図58A、図58B、図58C、図58Dは
この発明の第3実施形態に係る磁気ランダムアクセスメ
モリの第2変形例を示す断面図。
【図59】図59A、図59B、図59C、図59Dは
この発明の第4実施形態に係る磁気ランダムアクセスメ
モリの製造方法を示す断面図。
【図60】図60A、図60B、図60C、図60Dは
この発明の第4実施形態に係る磁気ランダムアクセスメ
モリの製造方法を示す断面図。
【図61】図61A、図61B、図61C、図61Dは
この発明の第4実施形態に係る磁気ランダムアクセスメ
モリの製造方法を示す断面図。
【図62】図62A、図62B、図62C、図62Dは
この発明の第4実施形態に係る磁気ランダムアクセスメ
モリの製造方法を示す断面図。
【図63】図63A、図63B、図63C、図63Dは
この発明の第5実施形態に係る磁気ランダムアクセスメ
モリの製造方法を示す断面図。
【図64】図64A、図64B、図64C、図64Dは
この発明の第5実施形態に係る磁気ランダムアクセスメ
モリの製造方法を示す断面図。
【図65】図65A、図65B、図65C、図65Dは
この発明の第5実施形態に係る磁気ランダムアクセスメ
モリの製造方法を示す断面図。
【図66】図66A、図66B、図66C、図66Dは
この発明の第5実施形態に係る磁気ランダムアクセスメ
モリの製造方法を示す断面図。
【図67】図67A、図67B、図67C、図67Dは
この発明の第5実施形態に係る磁気ランダムアクセスメ
モリの製造方法を示す断面図。
【図68】図68A、図68B、図68C、図68Dは
この発明の第5実施形態に係る磁気ランダムアクセスメ
モリの製造方法を示す断面図。
【図69】図69A、図69B、図69C、図69Dは
この発明の第5実施形態に係る磁気ランダムアクセスメ
モリの製造方法を示す断面図。
【図70】図70AはMTJ素子の第1の例を示す断面
図、図70BはMTJ素子の第2の例を示す断面図、図
70CはMTJ素子の第3の例を示す断面図、図70D
はMTJ素子の第4の例を示す断面図、
【図71】図71A、図71Bはこの発明の参考例に係
る磁気ランダムアクセスメモリを示す側面図。
【図72】図72A、図72Bはこの発明の第2〜第5
実施形態に係る磁気ランダムアクセスメモリによる効果
の一例を示す側面図。
【図73】図73は典型的な磁気ランダムアクセスメモ
リを示す断面図。
【図74】図74は典型的な磁気ランダムアクセスメモ
リの第1の事情を説明する断面図。
【図75】図75A、図75B、図75Cは典型的な磁
気ランダムアクセスメモリの第2の事情を説明する断面
図。
【図76】図76は典型的な磁気ランダムアクセスメモ
リの第3の事情を説明する等価回路図。
【符号の説明】
1…P型シリコン基板 2…素子分離領域(STI) 3…ゲート絶縁膜 4…ゲート電極(読み出しワード線) 5…N型ソース/ドレイン領域 6…第1層層間絶縁膜 7…第1層メタル−基板コンタクト 8…第2層層間絶縁膜 9…第1層メタル層 9−1…ソース線 9−2…セル内ヴィア 9−3…周辺回路内ヴィア 10…第3層層間絶縁膜 11…第2層メタル−第1層メタルコンタクト 12…第4層層間絶縁膜 13…第2層メタル層 13−1…ビット線 13−2…セル内ヴィア 13−3…周辺回路内ヴィア 14…強磁性体層 15…絶縁層 16…強磁性体層 17…マスク層 18…MTJ素子 19…第5層層間絶縁膜 20…エキストラメタル−第2層メタルコンタクト 21…エキストラメタル層 21−1…セル内ローカル配線 22…第6層層間絶縁膜 23…第3層メタル−第2層メタルコンタクト 24…第3層メタル層 24−1…書き込みワード線 24−2…周辺回路内配線 25…第2層メタル配線用トレンチ 25−1…ビット線トレンチ 25−2…セル内ヴィアトレンチ 25−3…周辺回路内ヴィアトレンチ 26…ヨーク層(導電性) 27…ヨーク層(導電性) 28…ヨーク層(導電性) 29…ストッパ材層(絶縁性) 30…第7層層間絶縁膜 31…第3層メタル配線用トレンチ 31−1…書き込みワード線トレンチ 31−2…周辺回路内配線トレンチ 32…ヨーク材露出部 33…セル内ローカル配線分離用スリット 34…ヨーク層(絶縁性) 35…マスク層 51、51-1、51-2…反強磁性層 52、52-1、52-2…強磁性層 53、53-1、53-2…トンネルバリア層 54…強磁性層 61、61-1、61-2…強磁性層 62、62-1、62-2…非磁性層 63、63-1、63-2…強磁性層 64…強磁性層 65…非磁性層 66…強磁性層
───────────────────────────────────────────────────── フロントページの続き (72)発明者 斉藤 好昭 神奈川県川崎市幸区小向東芝町1番地 株 式会社東芝研究開発センター内 (72)発明者 浅尾 吉昭 神奈川県横浜市磯子区新杉田町8番地 株 式会社東芝横浜事業所内 (72)発明者 高橋 茂樹 神奈川県川崎市幸区小向東芝町1番地 株 式会社東芝研究開発センター内 (72)発明者 岸 達也 神奈川県川崎市幸区小向東芝町1番地 株 式会社東芝研究開発センター内 (72)発明者 岩田 佳久 神奈川県川崎市幸区小向東芝町1番地 株 式会社東芝マイクロエレクトロニクスセン ター内 Fターム(参考) 5F083 FZ10 JA02 JA32 JA36 JA37 JA39 JA40 JA56 JA60 KA01 KA05 MA06 MA19 NA01

Claims (38)

    【特許請求の範囲】
  1. 【請求項1】 セルトランジスタと、 前記セルトランジスタの上方に設けられたビット線と、 前記ビット線の上方に設けられ、前記セルトランジスタ
    のソース/ドレイン領域の一方に接続されるセル内ロー
    カル配線と、 前記ビット線上に設けられ、前記ビット線及び前記セル
    内ローカル配線に接続される磁気抵抗素子とを具備する
    ことを特徴とする半導体集積回路装置。
  2. 【請求項2】 前記セル内ローカル配線の上方に設けら
    れ、前記ビット線と交差する書き込みワード線を、さら
    に具備することを特徴とする請求項1に記載の半導体集
    積回路装置。
  3. 【請求項3】 前記セル内ローカル配線及び前記セルト
    ランジスタのソース/ドレイン領域の一方に電気的に接
    続される第1ヴィアを、さらに具備し、 前記第1ヴィアは前記ビット線と同じ導電体層から構成
    されることを特徴とする請求項2に記載の半導体集積回
    路装置。
  4. 【請求項4】 前記セルトランジスタのソース/ドレイ
    ン領域の他方に電気的に接続されるソース線と、 前記第1ヴィア及び前記セルトランジスタのソース/ド
    レイン領域の一方に電気的に接続される第2ヴィアと、
    をさらに具備し、 前記第2ヴィアは前記ソース線と同じ導電体層から構成
    されることを特徴とする請求項3に記載の半導体集積回
    路装置。
  5. 【請求項5】 前記書き込みワード線の側面を覆うとと
    もに、この書き込みワード線の下方に延びる第1ヨーク
    材を、さらに具備することを特徴とする請求項2に記載
    の半導体集積回路装置。
  6. 【請求項6】 前記第1ヨーク材は、前記書き込みワー
    ド線の上面を覆うことを特徴とする請求項5に記載の半
    導体集積回路装置。.
  7. 【請求項7】 前記第1ヨーク材のうち、前記書き込み
    ワード線の側面及びこの書き込みワード線の下方に延び
    る部分は絶縁物であり、前記書き込みワード線の上面を
    覆う部分は導電物であることを特徴とする請求項6に記
    載の半導体集積回路装置。
  8. 【請求項8】 前記第1ヨーク材は、導電物であること
    を特徴とする請求項5に記載の半導体集積回路装置。
  9. 【請求項9】 前記第1ヨーク材と前記セル内ローカル
    配線との間に設けられた絶縁層を、さらに具備すること
    を特徴とする請求項8に記載の半導体集積回路装置。
  10. 【請求項10】 前記セル内ローカル配線の幅は、前記
    書き込みワード線の幅に等しいことを特徴とする請求項
    9に記載の半導体集積回路装置。
  11. 【請求項11】 前記第1ヨーク材は、絶縁物であるこ
    とを特徴とする請求項5に記載の半導体集積回路装置。
  12. 【請求項12】 前記第1ヨーク材は、前記セル内ロー
    カル配線に接触することを特徴とする請求項11に記載
    の半導体集積回路装置。
  13. 【請求項13】 前記セル内ローカル配線の幅は、前記
    書き込みワード線の幅に等しいことを特徴とする請求項
    12に記載の半導体集積回路装置。
  14. 【請求項14】 前記ビット線の底面及び側面を覆う第
    2ヨーク材を、さらに具備することを特徴とする請求項
    5に記載の半導体集積回路装置。
  15. 【請求項15】 前記第2ヨーク材は、前記第1ヨーク
    材と接触しないことを特徴とする請求項14に記載の半
    導体集積回路装置。
  16. 【請求項16】 前記セル内ローカル配線と前記ビット
    線との間に設けられた層間絶縁膜をさらに具備し、 前記層間絶縁膜は、前記第2ヨーク材と前記第1ヨーク
    材との間に挟まれた部分を持つことを特徴とする請求項
    15に記載の半導体集積回路装置。
  17. 【請求項17】 前記層間絶縁膜は、この層間絶縁膜と
    は異なる絶縁物を含むストッパ層を含み、前記ストッパ
    層は前記ビット線上に配置され、前記第2ヨーク材と前
    記第1ヨーク材との間に挟まれていることを特徴とする
    請求項16に記載の半導体集積回路装置。
  18. 【請求項18】 前記磁気抵抗素子の底面と前記ビット
    線の上面は同一平面上にあることを特徴とする請求項2
    に記載の半導体集積回路装置。
  19. 【請求項19】 前記磁気抵抗素子はトンネル型磁気抵
    抗素子であることを特徴とする請求項2に記載の半導体
    集積回路装置。
  20. 【請求項20】 ビット線と、 前記ビット線の上方に設けられ、このビット線と交差す
    る書き込みワード線と、 前記ビット線上に設けられ、かつ前記書き込みワード線
    の下方に配置された磁気抵抗素子を含むメモリセルとを
    具備することを特徴とする半導体集積回路装置。
  21. 【請求項21】 前記書き込みワード線の側面を覆うと
    ともに、この書き込みワード線の下方に延びる第1ヨー
    ク材を、さらに具備することを特徴とする請求項20に
    記載の半導体集積回路装置。
  22. 【請求項22】 前記第1ヨーク材は、前記書き込みワ
    ード線の上面を覆うことを特徴とする請求項21に記載
    の半導体集積回路装置。
  23. 【請求項23】 前記第1ヨーク材のうち、前記書き込
    みワード線の側面及びこの書き込みワード線の下方に延
    びる部分は絶縁物であり、前記書き込みワード線の上面
    を覆う部分は導電物であることを特徴とする請求項22
    に記載の半導体集積回路装置。
  24. 【請求項24】 前記第1ヨーク材は、導電物であるこ
    とを特徴とする請求項21に記載の半導体集積回路装
    置。
  25. 【請求項25】 前記第1ヨーク材は、絶縁物であるこ
    とを特徴とする請求項21に記載の半導体集積回路装
    置。
  26. 【請求項26】 前記ビット線の底面及び側面を覆う第
    2ヨーク材を、さらに具備することを特徴とする請求項
    21に記載の半導体集積回路装置。
  27. 【請求項27】 前記第2ヨーク材は、前記第1ヨーク
    材と接触しないことを特徴とする請求項26に記載の半
    導体集積回路装置。
  28. 【請求項28】 前記セル内ローカル配線と前記ビット
    線との間に設けられた層間絶縁膜を、さらに具備し、 前記層間絶縁膜は、前記第2ヨーク材と前記第1ヨーク
    材との間に挟まれた部分を持つことを特徴とする請求項
    27に記載の半導体集積回路装置。
  29. 【請求項29】 前記層間絶縁膜は、この層間絶縁膜と
    は異なる絶縁物を含むストッパ層を含み、前記ストッパ
    層は前記ビット線上に配置され、前記第2ヨーク材と前
    記第1ヨーク材との間に挟まれていることを特徴とする
    請求項28に記載の半導体集積回路装置。
  30. 【請求項30】 前記磁気抵抗素子の底面と前記ビット
    線の上面は同一平面上にあることを特徴とする請求項2
    0に記載の半導体集積回路装置。
  31. 【請求項31】 前記磁気抵抗素子はトンネル型磁気抵
    抗素子であることを特徴とする請求項20に記載の半導
    体集積回路装置。
  32. 【請求項32】 半導体基板に、セルトランジスタを形
    成する工程と、 前記セルトランジスタのソース/ドレイン領域の一方に
    接続される第1ヴィア、及び前記セルトランジスタのソ
    ース/ドレイン領域の他方に接続されるソース線を形成
    する工程と、 ビット線、及び前記第1ヴィアに接続される第2ヴィア
    を形成する工程と、 前記ビット線上に、磁気抵抗素子を形成する工程と、 前記磁気抵抗素子上に、この磁気抵抗素子及び前記第2
    ヴィアに接続されるセル内ローカル配線を形成する工程
    と、 前記セル内ローカル配線の上方に、書き込みワード線を
    形成する工程とを具備することを特徴とする半導体集積
    回路装置の製造方法。
  33. 【請求項33】 半導体基板に、セルトランジスタを形
    成する工程と、 前記セルトランジスタのソース/ドレイン領域の一方に
    接続される第1ヴィア、及び前記セルトランジスタのソ
    ース/ドレイン領域の他方に接続されるソース線を形成
    する工程と、 第1ヨーク材により底面及び側面が覆われたビット線、
    及び前記第1ヴィアに接続されるとともに前記第1ヨー
    ク材により底面及び側面が覆われた第2ヴィアを形成す
    る工程と、 前記ビット線上に、磁気抵抗素子を形成する工程と、 前記磁気抵抗素子上に、この磁気抵抗素子及び前記第2
    ヴィアに接続されるセル内ローカル配線を形成する工程
    と、 前記セル内ローカル配線の上方に、書き込みワード線を
    形成する工程と、 前記書き込みワード線の少なくとも側面及び前記磁気抵
    抗素子の側面を覆う第2ヨーク材を形成する工程とを具
    備することを特徴とする半導体集積回路装置の製造方
    法。
  34. 【請求項34】 半導体基板に、セルトランジスタを形
    成する工程と、 前記セルトランジスタのソース/ドレイン領域の一方に
    接続される第1ヴィア、及び前記セルトランジスタのソ
    ース/ドレイン領域の他方に接続されるソース線を形成
    する工程と、 第1ヨーク材により底面及び側面が覆われたビット線、
    及び前記第1ヴィアに接続されるとともに前記第1ヨー
    ク材により底面及び側面が覆われた第2ヴィアを形成す
    る工程と、 前記ビット線上に、磁気抵抗素子を形成する工程と、 前記磁気抵抗素子の上面を露出させるとともに前記第2
    ヴィアへのコンタクトを有する第1層間絶縁膜を形成す
    る工程と、 前記磁気抵抗素子上に、この磁気抵抗素子及び前記コン
    タクトに接続されるセル内ローカル配線を形成する工程
    と、 前記セル内ローカル配線上に、第2層間絶縁膜を形成す
    る工程と、 前記第2層間絶縁膜上に、書き込みワード線を形成する
    工程と、 前記書き込みワード線下を除いて、前記第2層間絶縁膜
    及び前記第1層間絶縁膜の途中まで除去する工程と、 前記書き込みワード線の少なくとも側面上、前記第2層
    間絶縁膜の側面上、及び前記第1層間絶縁膜の側面上に
    第2ヨーク材を形成する工程とを具備することを特徴と
    する半導体集積回路装置の製造方法。
  35. 【請求項35】 半導体基板に、セルトランジスタを形
    成する工程と、 前記セルトランジスタのソース/ドレイン領域の一方に
    接続される第1ヴィア、及び前記セルトランジスタのソ
    ース/ドレイン領域の他方に接続されるソース線を形成
    する工程と、 第1ヨーク材により底面及び側面が覆われたビット線、
    及び前記第1ヴィアに接続されるとともに前記第1ヨー
    ク材により底面及び側面が覆われた第2ヴィアを形成す
    る工程と、 前記ビット線上に、磁気抵抗素子を形成する工程と、 前記磁気抵抗素子の上面を露出させるとともに前記第2
    ヴィアへのコンタクトを有し、かつストッパ層を含む第
    1層間絶縁膜を形成する工程と、 前記磁気抵抗素子上に、この磁気抵抗素子及び前記コン
    タクトに接続されるセル内ローカル配線を形成する工程
    と、 前記セル内ローカル配線上に、第2層間絶縁膜を形成す
    る工程と、 前記第2層間絶縁膜上に、書き込みワード線を形成する
    工程と、 前記書き込みワード線下を除いて、前記第2層間絶縁膜
    及び前記第1層間絶縁膜を前記ストッパ層が露出するま
    で除去する工程と、 前記書き込みワード線の少なくとも側面上、前記第2層
    間絶縁膜の側面上、及び前記第1層間絶縁膜の側面上に
    第2ヨーク材を形成する工程とを具備することを特徴と
    する半導体集積回路装置の製造方法。
  36. 【請求項36】 半導体基板に、セルトランジスタを形
    成する工程と、 前記セルトランジスタのソース/ドレイン領域の一方に
    接続される第1ヴィア、及び前記セルトランジスタのソ
    ース/ドレイン領域の他方に接続されるソース線を形成
    する工程と、 前記第1ヨーク材により底面及び側面が覆われたビット
    線、及び前記第1ヴィアに接続されるとともに第1ヨー
    ク材により底面及び側面が覆われた第2ヴィアを形成す
    る工程と、 前記ビット線上に、磁気抵抗素子を形成する工程と、 前記磁気抵抗素子の上面を露出させるとともに前記第2
    ヴィアへのコンタクトを有する第1層間絶縁膜を形成す
    る工程と、 前記磁気抵抗素子上に、この磁気抵抗素子及び前記コン
    タクトに接続されるセル内ローカル配線を形成する工程
    と、 前記セル内ローカル配線の上方に、書き込みワード線に
    対応したパターンを持つ配線トレンチを有する第2層間
    絶縁膜を形成する工程と、 前記配線トレンチ内に、書き込みワード線を形成する工
    程と、 前記書き込みワード線下を除いて、前記第2層間絶縁
    膜、及び前記第1層間絶縁膜の途中まで除去する工程
    と、 前記書き込みワード線の少なくとも側面上、前記第2層
    間絶縁膜の側面上、及び前記第1層間絶縁膜の側面上に
    第2ヨーク材を形成する工程とを具備することを特徴と
    する半導体集積回路装置の製造方法。
  37. 【請求項37】 半導体基板に、セルトランジスタを形
    成する工程と、 前記セルトランジスタのソース/ドレイン領域の一方に
    接続される第1ヴィア、及び前記セルトランジスタのソ
    ース/ドレイン領域の他方に接続されるソース線を形成
    する工程と、 前記第1ヨーク材により底面及び側面が覆われたビット
    線、及び前記第1ヴィアに接続されるとともに第1ヨー
    ク材により底面及び側面が覆われた第2ヴィアを形成す
    る工程と、 前記ビット線上に、磁気抵抗素子を形成する工程と、 前記磁気抵抗素子の上面を露出させるとともに前記第2
    ヴィアへのコンタクトを有する第1層間絶縁膜を形成す
    る工程と、 前記磁気抵抗素子上に、この磁気抵抗素子及び前記コン
    タクトに接続されるとともに前記ビット線が延びる方向
    に沿ったスリットを有する第1導電層を形成する工程
    と、 前記第1導電層上に、第2層間絶縁膜を形成する工程
    と、 前記第2層間絶縁膜上に書き込みワード線を形成する工
    程と、 前記書き込みワード線下を除いて、前記第1導電層、第
    2層間絶縁膜及び前記第1層間絶縁膜の途中まで除去
    し、セル内ローカル配線を形成する工程と、 前記書き込みワード線の少なくとも側面上、前記セル内
    ローカル配線の側面上、前記第2層間絶縁膜の側面上、
    前記第1層間絶縁膜の側面上に第2ヨーク材を形成する
    工程とを具備することを特徴とする半導体集積回路装置
    の製造方法。
  38. 【請求項38】 半導体基板に、セルトランジスタ、及
    び周辺回路トランジスタを形成する工程と、 前記セルトランジスタのソース/ドレイン領域の一方に
    接続される第1ヴィア、前記セルトランジスタのソース
    /ドレイン領域の少なくとも一方に接続されるソース
    線、及び前記周辺回路トランジスタのソース/ドレイン
    領域の一方に接続される第2ヴィアを形成する工程と、 第1ヨーク材により底面及び側面が覆われたビット線、
    前記第1ヴィアに接続されるとともに前記第1ヨーク材
    により底面及び側面が覆われた第3ヴィア、及び前記第
    2ヴィアに接続されるとともに前記第1ヨーク材により
    底面及び側面が覆われた第4ヴィアを形成する工程と、 前記ビット線上に、磁気抵抗素子を形成する工程と、 前記磁気抵抗素子の上面を露出させるとともに前記第2
    ヴィアへのコンタクトを有する第1層間絶縁膜を形成す
    る工程と、 前記磁気抵抗素子上に、この磁気抵抗素子及び前記コン
    タクトに接続されるセル内ローカル配線を形成する工程
    と、 前記セル内ローカル配線上に、第2層間絶縁膜を形成す
    る工程と、 前記第2層間絶縁膜上に、書き込みワード線、及び前記
    第4ヴィアに接続される周辺回路配線を形成する工程
    と、 前記書き込みワード線下、及び前記周辺回路トランジス
    タ上を除いて、前記第2層間絶縁膜、及び前記第1層間
    絶縁膜の途中まで除去する工程と、 前記書き込みワード線の少なくとも側面上、前記第2層
    間絶縁膜の側面上、及び前記第1層間絶縁膜の側面上に
    第2ヨーク材を形成する工程とを具備することを特徴と
    する半導体集積回路装置の製造方法。
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