JP2003289135A - 半導体集積回路装置及びその製造方法 - Google Patents

半導体集積回路装置及びその製造方法

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JP2003289135A JP2002183983A JP2002183983A JP2003289135A JP 2003289135 A JP2003289135 A JP 2003289135A JP 2002183983 A JP2002183983 A JP 2002183983A JP 2002183983 A JP2002183983 A JP 2002183983A JP 2003289135 A JP2003289135 A JP 2003289135A
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茂樹 高橋
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Abstract

(57)【要約】 【課題】 セル内ローカル配線の抵抗値のバラツキを抑
制することが可能な半導体集積回路装置を提供するこ
と。 【解決手段】 セルトランジスタと、セルトランジスタ
の上方に設けられたビット線(13-1)と、ビット線(13-1)
の上方に設けられ、セルトランジスタのソース／ドレイ
ン領域(5)の一方に接続されるセル内ローカル配線(21-
1)と、ビット線(13-1)上に設けられ、ビット線(13-1)及
びセル内ローカル配線(21-1)に接続される磁気抵抗素子
(18)とを具備する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は半導体集積回路装
置及びその製造方法に係わり、特に磁気抵抗素子を含む
メモリセルを具備した半導体集積回路装置及びその製造
方法に関する。
【０００２】
【従来の技術】図７３は、典型的な磁気ランダムアクセ
スメモリを示す断面図である。
【０００３】図７３に示すように、磁気ランダムアクセ
スメモリのメモリセルは、セルトランジスタと、このセ
ルトランジスタのソース／ドレイン領域１０５の一方と
ビット線１１３−１との間に接続されたＭＴＪ素子１１
８とを有する。セルトランジスタのソース／ドレイン領
域１０５の他方は、コンタクト１０７を介してソース線
１０９−１に接続され、そのゲート電極１０４は読み出
しワード線として機能する。
【０００４】ＭＴＪ素子１１８は、ソース／ドレイン領
域１０５の一方に、セル内ローカル配線１２１−１、コ
ンタクト１２０、セル内ヴィア内１１３−２、コンタク
ト１１１、セル内ヴィア１０９−２、コンタクト１０７
を介して接続される。
【０００５】従来、ＭＴＪ素子１１８は、セル内ローカ
ル配線１１８上に形成されており、書き込みワード線１
２４−１は、セル内ローカル配線１１８の下方に形成さ
れる。そして、ビット線１１３−１は、ＭＴＪ素子１１
８上に形成される。
【０００６】
【発明が解決しようとする課題】しかしながら、典型的
な磁気ランダムアクセスメモリでは、以下に説明するよ
うな幾つかの事情がある。
【０００７】図７４は、典型的な磁気ランダムアクセス
メモリの第１の事情を説明する断面図である。
【０００８】図７４に示すように、書き込みワード線１
２４−１は、セル内ローカル配線１２１−１の下方に形
成される。このため、ＭＴＪ素子１１８と書き込みワー
ド線１２１−１との間には、セル内ローカル配線１２１
−１の厚みｔ１と、セル内ローカル配線１２１−１と書
き込みワード線１２４−１とを絶縁する層間絶縁膜の厚
みｔ２が加わる。このため、ＭＴＪ素子１１８と書き込
みワード線１２１−１との間の距離Ｄが大きくなってし
まう。距離Ｄが大きくなると、書き込みワード線１２４
−１からの磁界を、ＭＴＪ素子１１８に効率的に与える
ことが難しくなり、例えばデータを書き込み難くなる、
といった不都合が生じる。
【０００９】距離Ｄを縮小するには、例えばセル内ロー
カル配線１２１−１の膜厚を薄くすることが考えられ
る。しかし、セル内ローカル配線１２１−１は、次の事
情から、簡単に薄くすることは難しい。
【００１０】図７５Ａ、図７５Ｂ、図７５Ｃは典型的な
磁気ランダムアクセスメモリの第２の事情を説明する断
面図である。
【００１１】まず、図７５Ａに示すように、ＭＴＪ素子
を形成する際には、強磁性体層１１４、絶縁層１１５、
強磁性体層１１６からなる磁気トンネル接合を形成し、
ＭＴＪ素子の形成パターンに応じたマスク層１１７を形
成する。
【００１２】次に、図７５Ｂに示すように、マスク層１
１７をマスクに用いて、上記磁気トンネル接合をエッチ
ングする。このとき、セル内ローカル配線を形成するた
めのメタル層１２１は、例えばエッチングのストッパと
して機能する。このエッチングの際、メタル層１２１の
膜厚が薄いと、例えば図７５Ｃに示すように、メタル層
１２１が消失してしまうことがある。メタル層１２１が
消失すると、セル内ローカル配線を形成することができ
なくなってしまう。
【００１３】例えばこのような事情から、セル内ローカ
ル配線１２１−１は、簡単に薄くすることは難しい。
【００１４】また、メタル層１２１が消失しなくても、
図７５Ｂに示すように、メタル層１２１はエッチングさ
れることになるので、メタル層１２１に膜厚変動が発生
する、という事情もある。メタル層１２１がエッチング
される量は、例えばチップ内、あるいはウェーハ内で、
必ずしも均一になるとは限らない。このため、メタル層
１２１の膜厚に、広範囲なバラツキが生じることにな
る。メタル層１２１の膜厚の広範囲なバラツキは、例え
ばセル内ローカル配線１２１−１の抵抗値のバラツキに
繋がる。
【００１５】もし、セル内ローカル配線１２１−１の抵
抗値がばらつくと、例えば図７６の等価回路図に示すよ
うに、ビット線１１３−１とセルトランジスタとの間の
抵抗２００の抵抗値までばらついてしまう。このような
抵抗値のバラツキは、例えばデータ読み出しに関する信
頼性に影響を与える可能性がある。
【００１６】この発明は、上記の事情に鑑み為されたも
ので、その目的は、セル内ローカル配線の抵抗値のバラ
ツキを抑制することが可能な半導体集積回路装置および
その製造方法を提供することにある。
【００１７】また、別の目的は、書き込みワード線から
の磁界を、磁気抵抗素子に効率良く与えることが可能な
半導体集積回路装置をおよびその製造方法を提供するこ
とにある。
【００１８】
【課題を解決するための手段】この発明の第１態様に係
る半導体集積回路装置は、セルトランジスタと、前記セ
ルトランジスタの上方に設けられたビット線と、前記ビ
ット線の上方に設けられ、前記セルトランジスタのソー
ス／ドレイン領域の一方に接続されるセル内ローカル配
線と、前記ビット線上に設けられ、前記ビット線及び前
記セル内ローカル配線に接続される磁気抵抗素子とを具
備することを特徴とする。
【００１９】この発明の第２態様に係る半導体集積回路
装置は、ビット線と、前記ビット線の上方に設けられ、
このビット線と交差する書き込みワード線と、前記ビッ
ト線上に設けられ、かつ前記書き込みワード線の下方に
配置された磁気抵抗素子を含むメモリセルとを具備する
ことを特徴とする。
【００２０】この発明の第３態様に係る半導体集積回路
装置の製造方法は、半導体基板に、セルトランジスタを
形成し、前記セルトランジスタのソース／ドレイン領域
の一方に接続される第１ヴィア、及び前記セルトランジ
スタのソース／ドレイン領域の他方に接続されるソース
線を形成し、ビット線、及び前記第１ヴィアに接続され
る第２ヴィアを形成し、前記ビット線上に、磁気抵抗素
子を形成し、前記磁気抵抗素子上に、この磁気抵抗素子
及び前記第２ヴィアに接続されるセル内ローカル配線を
形成し、前記セル内ローカル配線の上方に、書き込みワ
ード線を形成することを特徴とする。
【００２１】この発明の第４態様に係る半導体集積回路
装置の製造方法は、半導体基板に、セルトランジスタを
形成し、前記セルトランジスタのソース／ドレイン領域
の一方に接続される第１ヴィア、及び前記セルトランジ
スタのソース／ドレイン領域の他方に接続されるソース
線を形成し、第１ヨーク材により底面及び側面が覆われ
たビット線、及び前記第１ヴィアに接続されるとともに
前記第１ヨーク材により底面及び側面が覆われた第２ヴ
ィアを形成し、前記ビット線上に、磁気抵抗素子を形成
し、前記磁気抵抗素子上に、この磁気抵抗素子及び前記
第２ヴィアに接続されるセル内ローカル配線を形成し、
前記セル内ローカル配線の上方に、書き込みワード線を
形成し、前記書き込みワード線の少なくとも側面及び前
記磁気抵抗素子の側面を覆う第２ヨーク材を形成するこ
とを特徴とする。
【００２２】この発明の第５態様に係る半導体集積回路
装置の製造方法は、半導体基板に、セルトランジスタを
形成し、前記セルトランジスタのソース／ドレイン領域
の一方に接続される第１ヴィア、及び前記セルトランジ
スタのソース／ドレイン領域の他方に接続されるソース
線を形成し、第１ヨーク材により底面及び側面が覆われ
たビット線、及び前記第１ヴィアに接続されるとともに
前記第１ヨーク材により底面及び側面が覆われた第２ヴ
ィアを形成し、前記ビット線上に、磁気抵抗素子を形成
し、前記磁気抵抗素子の上面を露出させるとともに前記
第２ヴィアへのコンタクトを有する第１層間絶縁膜を形
成し、前記磁気抵抗素子上に、この磁気抵抗素子及び前
記コンタクトに接続されるセル内ローカル配線を形成
し、前記セル内ローカル配線上に、第２層間絶縁膜を形
成し、前記第２層間絶縁膜上に、書き込みワード線を形
成し、前記書き込みワード線下を除いて、前記第２層間
絶縁膜及び前記第１層間絶縁膜の途中まで除去し、前記
書き込みワード線の少なくとも側面上、前記第２層間絶
縁膜の側面上、及び前記第１層間絶縁膜の側面上に第２
ヨーク材を形成することを特徴とする。
【００２３】この発明の第６態様に係る半導体集積回路
装置の製造方法は、半導体基板に、セルトランジスタを
形成し、前記セルトランジスタのソース／ドレイン領域
の一方に接続される第１ヴィア、及び前記セルトランジ
スタのソース／ドレイン領域の他方に接続されるソース
線を形成し、第１ヨーク材により底面及び側面が覆われ
たビット線、及び前記第１ヴィアに接続されるとともに
前記第１ヨーク材により底面及び側面が覆われた第２ヴ
ィアを形成し、前記ビット線上に、磁気抵抗素子を形成
し、前記磁気抵抗素子の上面を露出させるとともに前記
第２ヴィアへのコンタクトを有し、かつストッパ層を含
む第１層間絶縁膜を形成し、前記磁気抵抗素子上に、こ
の磁気抵抗素子及び前記コンタクトに接続されるセル内
ローカル配線を形成し、前記セル内ローカル配線上に、
第２層間絶縁膜を形成し、前記第２層間絶縁膜上に、書
き込みワード線を形成し、前記書き込みワード線下を除
いて、前記第２層間絶縁膜及び前記第１層間絶縁膜を前
記ストッパ層が露出するまで除去し、前記書き込みワー
ド線の少なくとも側面上、前記第２層間絶縁膜の側面
上、及び前記第１層間絶縁膜の側面上に第２ヨーク材を
形成することを特徴とする。
【００２４】この発明の第７態様に係る半導体集積回路
装置の製造方法は、半導体基板に、セルトランジスタを
形成し、前記セルトランジスタのソース／ドレイン領域
の一方に接続される第１ヴィア、及び前記セルトランジ
スタのソース／ドレイン領域の他方に接続されるソース
線を形成し、前記第１ヨーク材により底面及び側面が覆
われたビット線、及び前記第１ヴィアに接続されるとと
もに第１ヨーク材により底面及び側面が覆われた第２ヴ
ィアを形成し、前記ビット線上に、磁気抵抗素子を形成
し、前記磁気抵抗素子の上面を露出させるとともに前記
第２ヴィアへのコンタクトを有する第１層間絶縁膜を形
成し、前記磁気抵抗素子上に、この磁気抵抗素子及び前
記コンタクトに接続されるセル内ローカル配線を形成
し、前記セル内ローカル配線の上方に、書き込みワード
線に対応したパターンを持つ配線トレンチを有する第２
層間絶縁膜を形成し、前記配線トレンチ内に、書き込み
ワード線を形成し、前記書き込みワード線下を除いて、
前記第２層間絶縁膜、及び前記第１層間絶縁膜の途中ま
で除去し、前記書き込みワード線の少なくとも側面上、
前記第２層間絶縁膜の側面上、及び前記第１層間絶縁膜
の側面上に第２ヨーク材を形成することを特徴とする。
【００２５】この発明の第８態様に係る半導体集積回路
装置の製造方法は、半導体基板に、セルトランジスタを
形成し、前記セルトランジスタのソース／ドレイン領域
の一方に接続される第１ヴィア、及び前記セルトランジ
スタのソース／ドレイン領域の他方に接続されるソース
線を形成し、前記第１ヨーク材により底面及び側面が覆
われたビット線、及び前記第１ヴィアに接続されるとと
もに第１ヨーク材により底面及び側面が覆われた第２ヴ
ィアを形成し、前記ビット線上に、磁気抵抗素子を形成
し、前記磁気抵抗素子の上面を露出させるとともに前記
第２ヴィアへのコンタクトを有する第１層間絶縁膜を形
成し、前記磁気抵抗素子上に、この磁気抵抗素子及び前
記コンタクトに接続されるとともに前記ビット線が延び
る方向に沿ったスリットを有する第１導電層を形成し、
前記第１導電層上に、第２層間絶縁膜を形成し、前記第
２層間絶縁膜上に書き込みワード線を形成し、前記書き
込みワード線下を除いて、前記第１導電層、第２層間絶
縁膜及び前記第１層間絶縁膜の途中まで除去し、セル内
ローカル配線を形成し、前記書き込みワード線の少なく
とも側面上、前記セル内ローカル配線の側面上、前記第
２層間絶縁膜の側面上、前記第１層間絶縁膜の側面上に
第２ヨーク材を形成することを特徴とする半導体集積回
路装置の製造方法。
【００２６】この発明の第９態様に係る半導体集積回路
装置の製造方法は、半導体基板に、セルトランジスタ、
及び周辺回路トランジスタを形成し、前記セルトランジ
スタのソース／ドレイン領域の一方に接続される第１ヴ
ィア、前記セルトランジスタのソース／ドレイン領域の
少なくとも一方に接続されるソース線、及び前記周辺回
路トランジスタのソース／ドレイン領域の一方に接続さ
れる第２ヴィアを形成し、第１ヨーク材により底面及び
側面が覆われたビット線、前記第１ヴィアに接続される
とともに前記第１ヨーク材により底面及び側面が覆われ
た第３ヴィア、及び前記第２ヴィアに接続されるととも
に前記第１ヨーク材により底面及び側面が覆われた第４
ヴィアを形成し、前記ビット線上に、磁気抵抗素子を形
成し、前記磁気抵抗素子の上面を露出させるとともに前
記第２ヴィアへのコンタクトを有する第１層間絶縁膜を
形成し、前記磁気抵抗素子上に、この磁気抵抗素子及び
前記コンタクトに接続されるセル内ローカル配線を形成
し、前記セル内ローカル配線上に、第２層間絶縁膜を形
成し、前記第２層間絶縁膜上に、書き込みワード線、及
び前記第４ヴィアに接続される周辺回路配線を形成し、
前記書き込みワード線下、及び前記周辺回路トランジス
タ上を除いて、前記第２層間絶縁膜、及び前記第１層間
絶縁膜の途中まで除去し、前記書き込みワード線の少な
くとも側面上、前記第２層間絶縁膜の側面上、及び前記
第１層間絶縁膜の側面上に第２ヨーク材を形成すること
を特徴とする。
【００２７】
【発明の実施の形態】以下、この発明の実施形態を、図
面を参照して説明する。この説明に際し、全図にわた
り、共通する部分には共通する参照符号を付す。
【００２８】（第１実施形態）図１はこの発明の第１実
施形態に係る磁気ランダムアクセスメモリの一平面パタ
ーン例を示す平面図、図２Ａは図１中のＡ−Ａ線に沿う
断面図、図２Ｂは図１中のＢ−Ｂ線に沿う断面図、図２
Ｃは図１中のＣ−Ｃ線に沿う断面図、図２Ｄは周辺回路
の基板コンタクト部の断面図である。
【００２９】図１、図２Ａ〜図２Ｄに示すように、第１
実施形態に係る磁気ランダムアクセスメモリは、磁気抵
抗素子を含むメモリセルを具備する。本例では、磁気抵
抗素子を含むメモリセルとして、１つの磁気抵抗素子と
１つのセルトランジスタとを含む１磁気抵抗素子−１ト
ランジスタ型のメモリセルを例示する。セルトランジス
タは、例えばＰ型シリコン基板１の素子領域に形成され
る。素子領域は、基板１に形成された素子分離領域２に
より区画されている。セルトランジスタは、ゲート電極
４及びＮ型ソース／ドレイン領域５を有する。ゲート電
極４は、読み出しワード線として機能しており、第１の
方向に延びて形成されている。セルトランジスタの上方
には、ソース線９−１、セル内ヴィア９−２が形成され
ている。これらは、例えば第１層メタル層により形成さ
れる。ソース線９−１は、読み出しワード線と同じ第１
の方向に延び、第１層メタル−基板コンタクト７を介し
て、セルトランジスタのソース／ドレイン領域５の一
方、例えばソース領域に接続される。セル内ヴィア９−
２は、第１層メタル−基板コンタクト７を介して、セル
トランジスタのソース／ドレイン領域５の他方、例えば
ドレイン領域に接続される。ソース線９−１及びセル内
ヴィア９−２の上方には、ビット線１３−１及びセル内
ヴィア１３−２が形成される。これらは、例えば第２層
メタル層により形成される。セル内ヴィア１３−２は、
第２層メタル−第１層メタルコンタクト１１を介してセ
ル内ヴィア９−２に接続される。ビット線１３−１は、
読み出しワード線と交差する、例えば直交する第２の方
向に延びて形成されている。ビット線１３−１上には、
磁気抵抗素子、例えばＭＴＪ素子１８が形成されてい
る。ＭＴＪ素子１８は、磁性層、例えば強磁性層からな
る固定層及びメモリ層、これら固定層とメモリ層との間
に形成された絶縁性非磁性層からなるトンネルバリア層
とを含む。固定層はスピンの向きが固定されている層
で、メモリ層は、書き込み磁界に応じてスピンの向きが
変化する層である。ＭＴＪ素子１８の一端、例えばメモ
リ層はビット線１３−１に接続される。ＭＴＪ素子１８
上には、セル内ローカル配線２１−１が形成されてい
る。セル内ローカル配線２１−１は、ＭＴＪ素子１８の
他端、例えば固定層に接続されるとともに、エキストラ
メタル−第２層メタルコンタクト２０を介して、セル内
ヴィア１３−２に接続される。（本明細書では、セル内
ローカル配線２１−１を形成するための導電体層を、便
宜上、エキストラメタル層と呼ぶ。）これにより、ＭＴ
Ｊ素子１８は、セルトランジスタのソース／ドレイン領
域５の他方、例えばドレイン領域と、ビット線１３−１
との間に接続される。セル内ローカル配線２１−１の上
方には、書き込みワード線２４−１が形成される。書き
込みワード線２４−１は、例えば読み出しワード線と同
じ第１の方向に延びて形成され、ＭＴＪ素子１８の上方
で、ビット線１３−１と交差する。書き込みワード線
は、ＭＴＪ素子１８にデータを書き込む時、このＭＴＪ
素子１８に磁界を与える。また、ＭＴＪ素子１８の磁化
容易軸は、書き込みワード線２４−１が延びる第１の方
向に設定されている。
【００３０】このような第１実施形態に係る磁気ランダ
ムアクセスメモリであると、ＭＴＪ素子１８を、セル内
ローカル配線２１−１の下に形成する。これにより、Ｍ
ＴＪ素子１８をパターニングする際の影響を、セル内ロ
ーカル配線２１−１が受けなくなる。このため、セル内
ローカル配線２１−１の厚さを薄くすることができ、書
き込みワード線２４−１とＭＴＪ素子１８との距離を縮
小することが可能となる。
【００３１】したがって、セル内ローカル配線上にＭＴ
Ｊ素子を形成する典型的な磁気ランダムアクセスメモリ
に比較して、書き込みワード線２４−１からの磁界をＭ
ＴＪ素子１８が受けやすくなる。よって、ＭＴＪ素子１
８にデータを書き込み易くなる。
【００３２】また、ＭＴＪ素子のパターニングする際の
影響を、セル内ローカル配線２１−１が受けなくなるの
で、セル内ローカル配線２１−１の膜厚変動を抑制でき
る。これにより、ビット線−セルトランジスタ間の抵抗
値のバラツキも抑制することが可能となる。よって、例
えばデータ読み出しに関する信頼性も向上させることが
できる。
【００３３】〔一製法例〕次に、この発明の第１実施形
態に係る磁気ランダムアクセスメモリの一製法例を説明
する。
【００３４】図３〜図１５はそれぞれ、この発明の第１
実施形態に係る磁気ランダムアクセスメモリの一製法例
を示す断面図である。なお、図３〜図１５において、Ａ
図は図２Ａに示す断面に対応し、Ｂ図は図２Ｂに示す断
面に対応し、Ｃ図は図２Ｃに示す断面に対応し、Ｄ図は
図２Ｄに示す断面に対応する。
【００３５】まず、図３Ａ〜図３Ｄに示すように、Ｐ型
シリコン基板１に素子分離領域に対応したシャロートレ
ンチを形成する。次いで、シャロートレンチ内を絶縁
物、例えばＳｉＯ2で埋め込み、素子分離領域（シャロ
ートレンチアイソレーション：ＳＴＩ）を形成する。
【００３６】次に、図４Ａ〜図４Ｄに示すように、基板
１のうち、素子分離領域により区画された素子領域を熱
酸化し、ゲート絶縁膜（ＳｉＯ2）３を形成する。次い
で、基板１及び素子分離領域２上に導電性ポリシリコン
を堆積し、導電性ポリシリコン膜を形成する。次いで、
導電性ポリシリコン膜をパターニングし、ゲート電極４
を形成する。次いで、ゲート電極４及び素子分離領域２
をマスクに用いて、Ｎ型不純物、例えば砒素又はリンを
基板１にイオン注入し、さらに拡散させて、Ｎ型ソース
ドレイン領域５を形成する。
【００３７】次に、図５Ａ〜図５Ｄに示すように、図４
Ａ〜図４Ｄに示す構造上に、絶縁物、例えばＳｉＯ2を
堆積し、第１層層間絶縁膜６を形成する。次いで、第１
層層間絶縁膜６に、Ｎ型ソース／ドレイン領域５に達す
る開孔を形成する。次いで、開孔内を導電物、例えばタ
ングステン等のメタルで埋め込み、第１層メタル−基板
コンタクト７を形成する。
【００３８】次に、図６Ａ〜図６Ｄに示すように、図５
Ａ〜図５Ｄに示す構造上に、絶縁物、例えばＳｉＯ2を
堆積し、第２層層間絶縁膜８を形成する。次いで、第２
層層間絶縁膜８に、コンタクト７に達する第１層メタル
配線用トレンチを形成する。次いで、配線用トレンチ内
を導電物、例えばタングステン等のメタルで埋め込み、
第１層メタル層９からなる配線パターンを形成する。こ
れにより、本例では、配線パターンのうち、ソース線９
−１、セル内ヴィア９−２、及び周辺回路内ヴィア９−
３が形成される。
【００３９】次に、図７Ａ〜図７Ｄに示すように、図６
Ａ〜図６Ｄに示す構造上に、絶縁物、例えばＳｉＯ2を
堆積し、第３層層間絶縁膜１０を形成する。次いで、第
３層層間絶縁膜１０に、セル内ヴィア９−２、及び周辺
回路内ヴィア９−３に達する開孔を形成する。次いで、
開孔内を導電物、例えばタングステン等のメタルで埋め
込み、第２層メタル−第１層メタルコンタクト１１を形
成する。
【００４０】次に、図８Ａ〜図８Ｄに示すように、図７
Ａ〜図７Ｄに示す構造上に、絶縁物、例えばＳｉＯ2を
堆積し、第４層層間絶縁膜１２を形成する。次いで、第
４層層間絶縁膜１２に、コンタクト１１に達する第２層
メタル配線用トレンチを形成する。次いで、配線用トレ
ンチ内を導電物、例えばタングステン等のメタルで埋め
込み、第２層メタル層１３からなる配線パターンを形成
する。これにより、本例では、配線パターンのうち、ビ
ット線１３−１、セル内ヴィア１３−２、及び周辺回路
内ヴィア１３−３が形成される。
【００４１】次に、図９Ａ〜図９Ｄに示すように、図８
Ａ〜図８Ｄに示す構造上に強磁性体、例えばＣｏＦｅ、
あるいはＮｉＦｅをスパッタし、強磁性体層１４を形成
する。次いで、強磁性体層１４上に絶縁物、例えばアル
ミナを堆積し、絶縁層１５を形成する。次いで、絶縁層
１５上に強磁性体、例えばＣｏＦｅ、あるいはＮｉＦｅ
をスパッタし、強磁性体層１６を形成する。次いで、強
磁性体層１６上にマスク材を堆積し、マスク層１７を形
成する。次いで、マスク層１７を、ＭＴＪ素子の配置パ
ターンに応じた形状にパターニングする。
【００４２】次に、図１０Ａ〜図１０Ｄに示すように、
マスク層１７をマスクに用いて、強磁性体層１６、絶縁
層１５、及び強磁性体層１４を順次、エッチングする。
これにより、例えば強磁性体層１４、絶縁層１５、及び
強磁性体層１６の、例えば三層構造からなるＭＴＪ素子
１８が形成される。本例では、例えば強磁性体層１４
が、書き込み磁界に応じてスピンの向きが変化するメモ
リ層として機能し、絶縁層１５がトンネルバリアとして
機能し、強磁性体層１６がスピンの向きが固定される固
定層として機能する。なお、ＭＴＪ素子１８は、上記三
層構造に限られるものではない。
【００４３】次に、図１１Ａ〜図１１Ｄに示すように、
図１０Ａ〜図１０Ｄに示す構造上に、絶縁物、例えばＳ
ｉＯ2を堆積し、第５層層間絶縁膜１９を形成する。次
いで、第５層層間絶縁膜１９を、例えば化学的機械研磨
（ＣＭＰ）し、ＭＴＪ素子１８を露出させる。次いで、
第５層層間絶縁膜１９に、セル内ヴィア１３−２に達す
る開孔を形成する。次いで、開孔内を導電物、例えばタ
ングステン等のメタルで埋め込み、エキストラメタル−
第２層メタルコンタクト２０を形成する。
【００４４】次に、図１２Ａ〜図１２Ｄに示すように、
図１１Ａ〜図１１Ｄに示す構造上に、導電物、例えばタ
ングステンを堆積し、エキストラメタル層２１を形成す
る。本例では、例えばエキストラメタル層２１の厚み
を、典型的な磁気ランダムアクセスメモリにおけるエキ
ストラメタル層の厚みを薄くすることが可能である。
【００４５】次に、図１３Ａ〜図１３Ｄに示すように、
エキストラメタル層２１を、パターニングし、セル内ロ
ーカル配線２１−１を形成する。
【００４６】次に、図１４Ａ〜図１４Ｄに示すように、
図１３Ａ〜図１３Ｄに示す構造上に、絶縁物、例えばＳ
ｉＯ2を堆積し、第６層層間絶縁膜２２を形成する。次
に、第６層間絶縁膜２２、及び第５層層間絶縁膜１９
に、周辺回路内ヴィア１３−３に達する開孔を形成す
る。次いで、開孔内を導電物、例えばタングステン等の
メタルで埋め込み、第３層メタル−第２層メタルコンタ
クト２３を形成する。
【００４７】次に、図１５Ａ〜図１５Ｄに示すように、
図１４Ａ〜図１４Ｄに示す構造上に、導電物、例えばＡ
ｌＣｕあるいはＣｕを堆積し、第３層メタル層２４を形
成する。また、例えばＡｌＣｕあるいはＣｕを第３層メ
タル層２４に用いた場合、第３層メタル層２４をバリア
メタル層により挟むのが一般的である。このため、第３
層メタル層２４の下、及びその上にバリアメタル層を形
成しても良い。これは以下に説明する他の実施形態にお
いても同様である。バリアメタル層の材料例としては、
Ｔｉ、ＴｉＮ、Ｔａ、ＴａＮ、Ｗ等を挙げることができ
る。
【００４８】次いで、第３層メタル層２４をパターニン
グし、書き込みワード線２４−１、及び周辺回路内配線
２４−２を形成する。
【００４９】例えばこのようにして、第１実施形態に係
る磁気ランダムアクセスメモリを形成することができ
る。
【００５０】（第２実施形態）図１６はこの発明の第２
実施形態に係る磁気ランダムアクセスメモリの一平面パ
ターン例を示す平面図、図１７Ａは図１６中のＡ−Ａ線
に沿う断面図、図１７Ｂは図１６中のＢ−Ｂ線に沿う断
面図、図１７Ｃは図１６中のＣ−Ｃ線に沿う断面図、図
１７Ｄは周辺回路の基板コンタクト部の断面図である。
【００５１】図１６、図１７Ａ〜図１７Ｄに示すよう
に、第２実施形態に係る磁気ランダムアクセスメモリ
が、第１実施形態と異なるところは、書き込みワード線
２４−１の上面及び側面、並びにＭＴＪ素子１８の側面
を覆い、書き込みワード線２４−１からの磁界を閉じ込
めるヨーク層２８を、さらに具備することである。本例
のヨーク層２８は、例えば導電性磁性体である。このよ
うに導電性磁性体であるため、本例のヨーク層２８は、
書き込みワード線２４−１毎に分離されている。また、
本例では、ビット線１３−１の底面及び側面を被覆する
ヨーク層２６が設けられている。
【００５２】このような第２実施形態に係る磁気ランダ
ムアクセスメモリであると、書き込みワード線２４−１
の上面及び側面、並びにＭＴＪ素子１８の側面を覆い、
ヨーク層２８を有するので、ヨーク層２８が無い場合に
比較して、書き込みワード線２４−１からの磁界を、Ｍ
ＴＪ素子１８に、効率よく与えることが可能となる。
【００５３】これとともに、隣接した非選択のＭＴＪ素
子１８に対して、選択された書き込みワード線２４−１
からの磁界の影響を受け難くすることができる。このた
め、例えばデータ書き込みに関する信頼性を向上させる
ことが可能となる。
【００５４】さらに、ビット線１３−１の底面及び側面
を被覆するヨーク層２６を設けておくことで、データ書
き込み時、ビット線１３−１からの磁界を、ＭＴＪ素子
に、効率よく与えることが可能となる。
【００５５】また、ヨーク層２６は、ヨーク層２８と接
触しない。ヨーク層２６を、ヨーク層２８と接触させな
いことで、例えばヨーク層２６からの磁界と、ヨーク層
２８からの磁界とが互いに干渉することを抑制できる、
という利点を得ることができる。
【００５６】〔第１製法例〕次に、この発明の第２実施
形態に係る磁気ランダムアクセスメモリの第１製法例を
説明する。
【００５７】図１８〜図３１はそれぞれ、この発明の第
２実施形態に係る磁気ランダムアクセスメモリの第１製
法例を示す断面図である。なお、図１８〜図３１におい
て、Ａ図は図１７Ａに示す断面に対応し、Ｂ図は図１７
Ｂに示す断面に対応し、Ｃ図は図１７Ｃに示す断面に対
応し、Ｄ図は図１７Ｄに示す断面に対応する。
【００５８】まず、図３〜図７を参照して説明した製法
により、図１８Ａ〜図１８Ｄに示す構造を得る。
【００５９】次に、図１９Ａ〜図１９Ｄに示すように、
図１８Ａ〜図１８Ｄに示す構造上に、絶縁物、例えばＳ
ｉＯ2を堆積し、第４層層間絶縁膜１２を形成する。次
いで、第４層層間絶縁膜１２に、コンタクト１１に達す
る第２層メタル配線用トレンチ２５を形成する。これに
より、本例では、ビット線トレンチ２５−１、セル内ヴ
ィアトレンチ２５−２、及び周辺回路内ヴィアトレンチ
２５−３が形成される。
【００６０】次に、図２０Ａ〜図２０Ｄに示すように、
図１９Ａ〜図１９Ｄに示す構造上に、導電性、又は絶縁
性のヨーク材を堆積し、ヨーク層２６を形成する。本例
では、導電性ヨーク層２６を例示する。ヨーク材の材料
例は、導電性ヨーク材としては、例えばＮｉ-Ｆｅ合
金、Ｃｏ-Ｆｅ-Ｎｉ合金、Ｃｏ-（Ｚｒ、Ｈｆ、Ｎｂ、
Ｔａ、Ｔｉ）膜、（Ｃｏ、Ｆｅ、Ｎｉ）-（Ｓｉ、Ｂ）-
（Ｐ、Ａｌ、Ｍｏ、Ｎｂ、Ｍｎ）系のアモルファス材料
を挙げることができる。また、絶縁性ヨーク材として
は、例えば絶縁性フェライト、（Ｆｅ、Ｃｏ）-（Ｂ、
Ｓｉ、Ｈｆ、Ｚｒ、Ｓｍ、Ｔａ、Ａｌ）-（Ｆ、Ｏ、
Ｎ）系等の金属−非金属ナノグラニュラー膜を挙げるこ
とができる。次いで、導電性ヨーク層２６上に、導電
物、例えばタングステン等のメタルを堆積し、第２層メ
タル層１３を形成する。
【００６１】次に、図２１Ａ〜図２１Ｄに示すように、
第２層メタル層１３及び導電性ヨーク層２６を、例えば
化学的機械研磨（ＣＭＰ）し、ビット線トレンチ２５−
１、セル内ヴィアトレンチ２５−２、及び周辺回路内ヴ
ィアトレンチ２５−３を、第２層メタル及び導電性ヨー
ク材で埋め込む。これにより、ビット線１３−１、セル
内ヴィア１３−２、及び周辺回路が形成される。
【００６２】次に、図２２Ａ〜図２２Ｄに示すように、
図２１Ａ〜図２１Ｄに示す構造上に、強磁性体をスパッ
タし、強磁性体層１４を形成する。次いで、強磁性体層
１４上に絶縁物を堆積し、絶縁層１５を形成する。次い
で、絶縁層１５上に強磁性体をスパッタし、強磁性体層
１６を形成する。次いで、強磁性体層１６上にマスク材
を堆積し、マスク層１７を形成する。次いで、マスク層
１７を、ＭＴＪ素子の配置パターンに応じた形状にパタ
ーニングする。
【００６３】次に、図２３Ａ〜図２３Ｄに示すように、
マスク層１７をマスクに用いて、強磁性体層１６、絶縁
層１５、及び強磁性体層１４を順次、エッチングする。
これにより、例えば強磁性体層１４、絶縁層１５、及び
強磁性体層１６の三層構造からなるＭＴＪ素子１８が形
成される。本例では、例えば強磁性体層１４が、書き込
み磁界に応じてスピンの向きが変化するメモリ層として
機能し、絶縁層１５がトンネルバリアとして機能し、強
磁性体層１６がスピンの向きが固定される固定層として
機能する。
【００６４】次に、図２４Ａ〜図２４Ｄに示すように、
図２３Ａ〜図２３Ｄに示す構造上に、絶縁物、例えばＳ
ｉＯ2を堆積し、第５層層間絶縁膜１９を形成する。次
いで、第５層層間絶縁膜１９を、例えば化学的機械研磨
（ＣＭＰ）し、ＭＴＪ素子１８を露出させる。次いで、
第５層層間絶縁膜１９に、セル内ヴィア１３−２に達す
る開孔を形成する。次いで、開孔内を導電物、例えばタ
ングステン等のメタルで埋め込み、エキストラメタル−
第２層メタルコンタクト２０を形成する。
【００６５】次に、図２５Ａ〜図２５Ｄに示すように、
図２４Ａ〜図２４Ｄに示す構造上に、導電物、例えばタ
ングステンを堆積し、エキストラメタル層２１を形成す
る。
【００６６】次に、図２６Ａ〜図２６Ｄに示すように、
エキストラメタル層２１を、パターニングし、セル内ロ
ーカル配線２１−１を形成する。
【００６７】次に、図２７Ａ〜図２７Ｄに示すように、
図２６Ａ〜図２６Ｄに示す構造上に、絶縁物、例えばＳ
ｉＯ2を堆積し、第６層層間絶縁膜２２を形成する。次
に、第６層間絶縁膜２２、及び第５層層間絶縁膜１９
に、周辺回路内ヴィア１３−３に達する開孔を形成す
る。次いで、開孔内を導電物、例えばタングステン等の
メタルで埋め込み、第３層メタル−第２層メタルコンタ
クト２３を形成する。
【００６８】次に、図２８Ａ〜図２８Ｄに示すように、
図２７Ａ〜図２７Ｄに示す構造上に、導電物、例えばＡ
ｌＣｕあるいはＣｕを堆積し、第３層メタル層２４を形
成する。次いで、第３層メタル層２４上に、導電性ヨー
ク材を堆積し、導電性ヨーク層２７を形成する。導電性
ヨーク層２７の材料としては、例えばＮｉ-Ｆｅ合金、
Ｃｏ-Ｆｅ-Ｎｉ合金、Ｃｏ-（Ｚｒ、Ｈｆ、Ｎｂ、Ｔ
ａ、Ｔｉ）膜、（Ｃｏ、Ｆｅ、Ｎｉ）-（Ｓｉ、Ｂ）-
（Ｐ、Ａｌ、Ｍｏ、Ｎｂ、Ｍｎ）系のアモルファス材料
を挙げることができる。
【００６９】次に、図２９Ａ〜図２９Ｄに示すように、
書き込みワード線パターン及び周辺回路内配線パターン
に対応したマスク材（図示せず）をマスクに用いて、導
電性ヨーク層２７、第３層メタル層２４、第６層層間絶
縁膜２２をエッチングし、さらに第５層層間絶縁膜１９
の途中までエッチングする。これにより、書き込みワー
ド線２４−１、及び周辺回路内配線２４−２が形成され
る。なお、第５層層間絶縁膜１９を途中までエッチング
する理由は、後に形成されるヨーク層２８を、例えばビ
ット線１３−１に対して極力近づけるためである。ま
た、第５層層間絶縁膜をビット線１３−１が露出するま
でエッチングしない理由は、ヨーク層２６が、後に形成
されるヨーク層２８と接触しないようにするためであ
る。
【００７０】次に、図３０Ａ〜図３０Ｄに示すように、
図２９Ａ〜図２９Ｄに示す構造上に、導電性ヨーク材を
堆積し、導電性ヨーク層２８を形成する。導電性ヨーク
層２８の材料としては、導電性ヨーク層２７と同様に、
例えばＮｉ-Ｆｅ合金、Ｃｏ-Ｆｅ-Ｎｉ合金、Ｃｏ-（Ｚ
ｒ、Ｈｆ、Ｎｂ、Ｔａ、Ｔｉ）膜、（Ｃｏ、Ｆｅ、Ｎ
ｉ）-（Ｓｉ、Ｂ）-（Ｐ、Ａｌ、Ｍｏ、Ｎｂ、Ｍｎ）系
のアモルファス材料を挙げることができる。
【００７１】次に、図３１Ａ〜図３１Ｄに示すように、
導電性ヨーク層２８を、異方性エッチング、例えば反応
性イオンエッチング（ＲＩＥ）を用いて異方性エッチン
グし、導電性ヨーク層２８を、導電性ヨーク層２７、書
き込みワード線２４−１又は周辺回路内配線２４−２、
第６層層間絶縁膜２２、第５層層間絶縁膜１９の側壁上
に残す。
【００７２】例えばこのようにして、第２実施形態に係
る磁気ランダムアクセスメモリを形成することができ
る。
【００７３】〔第２製法例〕次に、この発明の第２実施
形態に係る磁気ランダムアクセスメモリの第２製法例を
説明する。
【００７４】図３２〜図４１はそれぞれ、この発明の第
２実施形態に係る磁気ランダムアクセスメモリの第２製
法例を示す断面図である。なお、図３２〜図４１におい
て、Ａ図は図１７Ａに示す断面に対応し、Ｂ図は図１７
Ｂに示す断面に対応し、Ｃ図は図１７Ｃに示す断面に対
応し、Ｄ図は図１７Ｄに示す断面に対応する。
【００７５】まず、図３〜図７、図１９〜図２３を参照
して説明した製法により、図３２Ａ〜図３２Ｄに示す構
造を得る。
【００７６】次に、図３３Ａ〜図３３Ｄに示すように、
図３２Ａ〜図３２Ｄに示す構造上に、絶縁物、例えばＳ
ｉＮを堆積し、ストッパ層２９を形成する。次いで、ス
トッパそう２９上に、絶縁物、例えばＳｉＯ2を堆積
し、第５層層間絶縁膜１９を形成する。ストッパ層２９
の材料例は、例えばＳｉＮであるが、第５層層間絶縁膜
１９とエッチング選択比を取ることが可能な材料であれ
ば良い。
【００７７】次に、図３４Ａ〜図３４Ｄに示すように、
第５層層間絶縁膜１９及びストッパ層２９を、例えば化
学的機械研磨（ＣＭＰ）し、ＭＴＪ素子１８を露出させ
る。次いで、第５層層間絶縁膜１９及びストッパ層２９
に、セル内ヴィア１３−２に達する開孔を形成する。次
いで、開孔内を導電物、例えばタングステン等のメタル
で埋め込み、エキストラメタル−第２層メタルコンタク
ト２０を形成する。
【００７８】次に、図３５Ａ〜図３５Ｄに示すように、
図３４Ａ〜図３４Ｄに示す構造上に、導電物、例えばタ
ングステンを堆積し、エキストラメタル層２１を形成す
る。次に、図３６Ａ〜図３６Ｄに示すように、エキスト
ラメタル層２１を、パターニングし、セル内ローカル配
線２１−１を形成する。
【００７９】次に、図３７Ａ〜図３７Ｄに示すように、
図３６Ａ〜図３６Ｄに示す構造上に、絶縁物、例えばＳ
ｉＯ2を堆積し、第６層層間絶縁膜２２を形成する。次
に、第６層間絶縁膜２２、及び第５層層間絶縁膜１９
に、周辺回路内ヴィア１３−３に達する開孔を形成す
る。次いで、開孔内を導電物、例えばタングステン等の
メタルで埋め込み、第３層メタル−第２層メタルコンタ
クト２３を形成する。
【００８０】次に、図３８Ａ〜図３８Ｄに示すように、
図３７Ａ〜図３７Ｄに示す構造上に、導電物、例えばＡ
ｌＣｕあるいはＣｕを堆積し、第３層メタル層２４を形
成する。次いで、第３層メタル層２４上に、導電性ヨー
ク材を堆積し、導電性ヨーク層２７を形成する。
【００８１】次に、図３９Ａ〜図３９Ｄに示すように、
書き込みワード線パターン及び周辺回路内配線パターン
に対応したマスク材（図示せず）をマスクに用いて、導
電性ヨーク層２７、第３層メタル層２４、第６層層間絶
縁膜２２、及び第５層層間絶縁膜１９を、例えばストッ
パ層２９が露出するまでエッチングする。これにより、
書き込みワード線２４−１、及び周辺回路内配線２４−
２が形成される。
【００８２】次に、図４０Ａ〜図４０Ｄに示すように、
図３９Ａ〜図３９Ｄに示す構造上に、導電性ヨーク材を
堆積し、導電性ヨーク層２８を形成する。
【００８３】次に、図４１Ａ〜図４１Ｄに示すように、
導電性ヨーク層２８を、異方性エッチング、例えば反応
性イオンエッチング（ＲＩＥ）を用いて異方性エッチン
グし、導電性ヨーク層２８を、導電性ヨーク層２７、書
き込みワード線２４−１又は周辺回路内配線２４−２、
第６層層間絶縁膜２２、第５層層間絶縁膜１９の側壁上
に残す。
【００８４】例えばこのようにして、第２実施形態に係
る磁気ランダムアクセスメモリを形成することができ
る。
【００８５】〔第３製法例〕次に、この発明の第２実施
形態に係る磁気ランダムアクセスメモリの第３製法例を
説明する。
【００８６】図４２〜図４７はそれぞれ、この発明の第
２実施形態に係る磁気ランダムアクセスメモリの第３製
法例を示す断面図である。なお、図４２〜図４７におい
て、Ａ図は図１７Ａに示す断面に対応し、Ｂ図は図１７
Ｂに示す断面に対応し、Ｃ図は図１７Ｃに示す断面に対
応し、Ｄ図は図１７Ｄに示す断面に対応する。
【００８７】まず、図３〜図７、図１９〜図２７を参照
して説明した製法により、図４２Ａ〜図４２Ｄに示す構
造を得る。
【００８８】次に、図４３Ａ〜図４３Ｄに示すように、
図４２Ａ〜図４２Ｄに示す構造上に、絶縁物、例えばＳ
ｉＯ2を堆積し、第７層層間絶縁膜３０を形成する。次
いで、第７層層間絶縁膜３０に、第３層メタル配線用ト
レンチ３１を形成する。これにより、本例では、書き込
みワード線トレンチ３１−１、及び周辺回路内配線トレ
ンチ３１−２が形成される。
【００８９】次に、図４４Ａ〜図４４Ｄに示すように、
図４２Ａ〜図４２Ｄに示す構造上に、導電物、例えばＡ
ｌＣｕあるいはＣｕを堆積し、第３層メタル層２４を形
成する。次いで、第３層メタル層２４を、例えばエッチ
バックし、第３層メタル層２４を、書き込みワード線ト
レンチ３１−１、及び周辺回路内配線トレンチ３１−２
の途中まで埋め込む。次いで、第３層メタル層２４及び
第７層層間絶縁膜３０上に、導電性ヨーク材を堆積し、
導電性ヨーク層２７を形成する。次いで、導電性ヨーク
材２７層を、例えば化学的機械研磨（ＣＭＰ）し、導電
性ヨーク層２７を書き込みワード線トレンチ３１−１、
及び周辺回路内配線トレンチ３１−２に埋め込む。
【００９０】次に、図４５Ａ〜図４５Ｄに示すように、
書き込みワード線パターン及び周辺回路内配線パターン
に対応したマスク材（図示せず）をマスクに用いて、導
電性ヨーク層２７、第３層メタル層２４、第７層層間絶
縁膜３０、及び第６層層間絶縁膜２２をエッチングし、
さらに第５層層間絶縁膜１９の途中までエッチングす
る。これにより、書き込みワード線２４−１、及び周辺
回路内配線２４−２が形成される。
【００９１】次に、図４６Ａ〜図４６Ｄに示すように、
第７層層間絶縁膜３０を、例えばウェットエッチング
し、導電性ヨーク層２７の側壁上に存在する第７層層間
絶縁膜３０を除去する。これにより、導電性ヨーク層２
７の側壁が露出する部分３２を得る。なお、この工程
は、必要に応じて行われる。
【００９２】次に、図４７Ａ〜図４７Ｄに示すように、
図４６Ａ〜図４６Ｄに示す構造上に、導電性ヨーク材を
堆積し、導電性ヨーク層２８を形成する。次いで、導電
性ヨーク層２８を、異方性エッチング、例えば反応性イ
オンエッチング（ＲＩＥ）を用いて異方性エッチング
し、導電性ヨーク層２８を、導電性ヨーク層２７、書き
込みワード線２４−１又は周辺回路内配線２４−２、第
７層層間絶縁膜３０、第６層層間絶縁膜２２、第５層層
間絶縁膜１９の側壁上に残す。
【００９３】例えばこのようにして、第２実施形態に係
る磁気ランダムアクセスメモリを形成することができ
る。
【００９４】〔一変形例〕次に、この発明の第２実施形
態に係る磁気ランダムアクセスメモリの第１変形例を説
明する。
【００９５】図４８Ａ、図４８Ｂ、図４８Ｃ、図４８Ｄ
はこの発明の第２実施形態に係る磁気ランダムアクセス
メモリの一変形例を示す断面図である。なお、図４８Ａ
は図１７Ａに示す断面に対応し、図４８Ｂは図１７Ｂに
示す断面に対応し、図４８Ｃは図１７Ｃに示す断面に対
応し、図４８Ｄは図１７Ｄに示す断面に対応する。
【００９６】図４８Ａ〜図４８Ｄに示すように、導電性
ヨーク層２８は、書き込みワード線２４−１の側面及び
ＭＴＪ素子１８の側面を覆うように形成することが可能
である。
【００９７】（第３実施形態）図４９はこの発明の第３
実施形態に係る磁気ランダムアクセスメモリの一平面パ
ターン例を示す平面図、図５０Ａは図４９中のＡ−Ａ線
に沿う断面図、図５０Ｂは図４９中のＢ−Ｂ線に沿う断
面図、図５０Ｃは図４９中のＣ−Ｃ線に沿う断面図、図
５０Ｄは周辺回路の基板コンタクト部の断面図である。
【００９８】図４９、図５０Ａ〜図５０Ｄに示すよう
に、第３実施形態に係る磁気ランダムアクセスメモリ
が、第２実施形態と異なるところは、ヨーク層３４が絶
縁物であることにある。
【００９９】ヨーク層３４が絶縁物であれば、セル内ロ
ーカル配線２１−１がヨーク層３４に接触しても構わな
い。このため、ヨーク層が導電物である場合に比べ、メ
モリセルの微細化に有利である。例えば書き込みワード
線２４−１を形成する際に、例えばセル内ローカル配線
２１−１に対するマスクのアライメントマージンを見込
む必要がなくなるからである。
【０１００】また、セル内ローカル配線２１−１がヨー
ク層３４に接触しても良いので、セル内ローカル配線２
１−１の幅を広くすることも可能になる。例えば本例の
ように、セル内ローカル配線２１−１の幅を、書き込み
ワード線２４−１の幅と同じにすることも可能である。
セル内ローカル配線２１−１の幅を広くすることが可能
になれば、セル内ローカル配線２１−１の抵抗値を低く
することが可能となる。
【０１０１】〔一製法例〕次に、この発明の第３実施形
態に係る磁気ランダムアクセスメモリの一製法例を説明
する。
【０１０２】図５１〜図５６はそれぞれ、この発明の第
３実施形態に係る磁気ランダムアクセスメモリの一製法
例を示す断面図である。なお、図５１〜図５６におい
て、Ａ図は図５０Ａに示す断面に対応し、Ｂ図は図５０
Ｂに示す断面に対応し、Ｃ図は図５０Ｃに示す断面に対
応し、Ｄ図は図５０Ｄに示す断面に対応する。
【０１０３】まず、図３〜図７、図１９〜図２５を参照
して説明した製法により、図５１Ａ〜図５１Ｄに示す構
造を得る。
【０１０４】次に、図５２Ａ〜図５２Ｄに示すように、
エキストラメタル層２１をエッチングし、エキストラメ
タル層２１にスリット３３を形成する。スリット３３
は、例えばビット線１３−１と同じ方向に延び、後に形
成されるセル内ローカル配線２１−１を、例えば読み出
しワード線４が延びる方向に沿って順次分離していくた
めの分離領域である。
【０１０５】次に、図５３Ａ〜図５３Ｄに示すように、
図５２Ａ〜図５２Ｄに示す構造上に、絶縁物、例えばＳ
ｉＯ2を堆積し、第６層層間絶縁膜２２を形成する。次
に、第６層間絶縁膜２２、及び第５層層間絶縁膜１９
に、周辺回路内ヴィア１３−３に達する開孔を形成す
る。次いで、開孔内を導電物、例えばタングステン等の
メタルで埋め込み、第３層メタル−第２層メタルコンタ
クト２３を形成する。
【０１０６】次に、図５４Ａ〜図５４Ｄに示すように、
図５３Ａ〜図５３Ｄに示す構造上に、導電物、例えばＡ
ｌＣｕあるいはＣｕを堆積し、第３層メタル層２４を形
成する。
【０１０７】次に、図５５Ａ〜図５５Ｄに示すように、
書き込みワード線パターン及び周辺回路内配線パターン
に対応したマスク材（図示せず）をマスクに用いて、第
３層メタル層２４、第６層層間絶縁膜２２、エキストラ
メタル層２１をエッチングし、さらに第５層層間絶縁膜
１９の途中までエッチングする。これにより、書き込み
ワード線２４−１、周辺回路内配線２４−２、セル内ロ
ーカル配線２１−１が形成される。
【０１０８】次に、図５６Ａ〜図５６Ｄに示すように、
図５５Ａ〜図５５Ｄに示す構造上に、絶縁性ヨーク材を
堆積し、絶縁性ヨーク層３４を形成する。絶縁性ヨーク
層３４の材料としては、例えば絶縁性フェライト、（Ｆ
ｅ、Ｃｏ）-（Ｂ、Ｓｉ、Ｈｆ、Ｚｒ、Ｓｍ、Ｔａ、Ａ
ｌ）-（Ｆ、Ｏ、Ｎ）系等の金属−非金属ナノグラニュ
ラー膜を挙げることができる。
【０１０９】例えばこのようにして、第３実施形態に係
る磁気ランダムアクセスメモリを形成することができ
る。
【０１１０】〔第１変形例〕次に、この発明の第３実施
形態に係る磁気ランダムアクセスメモリの第１変形例を
説明する。
【０１１１】図５７Ａ、図５７Ｂ、図５７Ｃ、図５７Ｄ
はこの発明の第３実施形態に係る磁気ランダムアクセス
メモリの第１変形例を示す断面図である。なお、図５７
Ａは図５０Ａに示す断面に対応し、図５７Ｂは図５０Ｂ
に示す断面に対応し、図５７Ｃは図５０Ｃに示す断面に
対応し、図５７Ｄは図５０Ｄに示す断面に対応する。
【０１１２】図５７Ａ〜図５７Ｄに示すように、絶縁性
ヨーク層３４は、書き込みワード線２４−１の側面及び
ＭＴＪ素子１８の側面を覆うように形成することが可能
である。
【０１１３】〔第２変形例〕次に、この発明の第３実施
形態に係る磁気ランダムアクセスメモリの第２変形例を
説明する。
【０１１４】図５８Ａ、図５８Ｂ、図５８Ｃ、図５８Ｄ
はこの発明の第３実施形態に係る磁気ランダムアクセス
メモリの第２変形例を示す断面図である。なお、図５８
Ａは図５０Ａに示す断面に対応し、図５８Ｂは図５０Ｂ
に示す断面に対応し、図５８Ｃは図５０Ｃに示す断面に
対応し、図５８Ｄは図５０Ｄに示す断面に対応する。
【０１１５】図５８Ａ〜図５８Ｄに示すように、書き込
みワード線２４−１の側面及びＭＴＪ素子１８の側面を
絶縁性ヨーク層３４により覆い、書き込みワード線２４
−１の上面を導電性ヨーク層２７により覆うようにする
ことも可能である。
【０１１６】（第４実施形態）図５９〜図６２はそれぞ
れ、この発明の第４実施形態に係る磁気ランダムアクセ
スメモリの製造方法を示す断面図である。なお、図５９
〜図６２において、Ａ図は図１７Ａに示す断面に対応
し、Ｂ図は図１７Ｂに示す断面に対応し、Ｃ図は図１７
Ｃに示す断面に対応し、Ｄ図は図１７Ｄに示す断面に対
応する。
【０１１７】まず、図３〜図７、図１９〜図２８を参照
して説明した製法により、図５９Ａ〜図５９Ｄに示す構
造を得る。
【０１１８】次に、図６０Ａ〜図６０Ｄに示すように、
書き込みワード線パターン及び周辺回路内配線パターン
に対応したマスク材（図示せず）をマスクに用いて、導
電性ヨーク層２７、及び第３層メタル層２４をエッチン
グする。これにより、書き込みワード線２４−１、及び
周辺回路内配線２４−２が形成される。
【０１１９】次に、図６１Ａ〜図６１Ｄに示すように、
例えばホトレジストからなるマスク層３５を形成し、周
辺回路部をマスク層３５により覆う。次いで、マスク層
３５、及び書き込みワード線２４−１、本例では特にヨ
ーク層２７をマスクに用いて、第６層層間絶縁膜２２、
及び第５層層間絶縁膜１９の途中までエッチングする。
これにより、例えばメモリセルが集積されているメモリ
セルアレイ部のみ、ヨーク層を形成するための窪みが形
成される。この後、本例ではマスク層３５を除去する。
【０１２０】次に、図６２Ａ〜図６２Ｄに示すように、
第５層層間絶縁膜１９の露出面上、書き込みワード線２
４−１の露出面上、ヨーク層２７の露出面上、第６層層
間絶縁膜２２上に、導電性ヨーク材を堆積し、導電性ヨ
ーク層２８を形成する。次いで、導電性ヨーク層２８
を、導電性ヨーク層２７、書き込みワード線２４−１又
は周辺回路内配線２４−２、第６層層間絶縁膜２２、第
５層層間絶縁膜１９の側壁上に残す。
【０１２１】このようにして形成された磁気ランダムア
クセスメモリであると、ヨーク層２８を形成するための
窪みを、例えばメモリセルアレイ部のみに形成でき、例
えば周辺回路部に良好な平坦性を持たせることができ
る。
【０１２２】周辺回路部に良好な平坦性を持たせること
ができれば、例えば周辺回路部において、第３層メタル
層よりも上層の第４層メタル層、第５層メタル層、…を
用いての配線工程を行い易くなる、という利点を得るこ
とができる。
【０１２３】（第５実施形態）図６３〜図６９はそれぞ
れ、この発明の第５実施形態に係る磁気ランダムアクセ
スメモリの製造方法を示す断面図である。なお、図６３
〜図６９において、Ａ図は図１７Ａに示す断面に対応
し、Ｂ図は図１７Ｂに示す断面に対応し、Ｃ図は図１７
Ｃに示す断面に対応し、Ｄ図は図１７Ｄに示す断面に対
応する。
【０１２４】まず、図３〜図７、図１９〜図２５を参照
して説明した製法により、図６３Ａ〜図６３Ｄに示す構
造を得る。
【０１２５】次に、図６４Ａ〜図６４Ｄに示すように、
エキストラメタル層２１をエッチングし、エキストラメ
タル層２１にスリット３３を形成する。スリット３３
は、図５２Ａ〜図５２Ｄを参照して説明したスリット３
３と同様のものである。即ち、スリット３３は、例えば
ビット線１３−１と同じ方向に延び、後に形成されるセ
ル内ローカル配線２１−１を、例えば読み出しワード線
４が延びる方向に沿って順次分離するための分離領域で
ある。
【０１２６】次に、図６５Ａ〜図６５Ｄに示すように、
図６４Ａ〜図６４Ｄに示す構造上に、絶縁物、例えばＳ
ｉＯ2を堆積し、第６層層間絶縁膜２２を形成する。次
に、第６層間絶縁膜２２、及び第５層層間絶縁膜１９
に、周辺回路内ヴィア１３−３に達する開孔を形成す
る。次いで、開孔内を導電物、例えばタングステン等の
メタルで埋め込み、第３層メタル−第２層メタルコンタ
クト２３を形成する。
【０１２７】次に、図６６Ａ〜図６６Ｄに示すように、
図６５Ａ〜図６５Ｄに示す構造上に、導電物、例えばＡ
ｌＣｕあるいはＣｕを堆積し、第３層メタル層２４を形
成する。次いで、第３層メタル層２４上に、導電性ヨー
ク材を堆積し、導電性ヨーク層２７を形成する。導電性
ヨーク層２７の材料としては、例えばＮｉ-Ｆｅ合金、
Ｃｏ-Ｆｅ-Ｎｉ合金、Ｃｏ-（Ｚｒ、Ｈｆ、Ｎｂ、Ｔ
ａ、Ｔｉ）膜、（Ｃｏ、Ｆｅ、Ｎｉ）-（Ｓｉ、Ｂ）-
（Ｐ、Ａｌ、Ｍｏ、Ｎｂ、Ｍｎ）系のアモルファス材料
を挙げることができる。
【０１２８】次に、図６７Ａ〜図６７Ｄに示すように、
書き込みワード線パターン及び周辺回路内配線パターン
に対応したマスク材（図示せず）をマスクに用いて、導
電性ヨーク層２７、第３層メタル層２４、第６層層間絶
縁膜２２、エキストラメタル層２１をエッチングし、さ
らに第５層層間絶縁膜１９の途中までエッチングする。
これにより、書き込みワード線２４−１、周辺回路内配
線２４−２、セル内ローカル配線２１−１が形成され
る。
【０１２９】次に、図６８Ａ〜図６８Ｄに示すように、
図６７Ａ〜図６７Ｄに示す構造上に、絶縁物、例えばＳ
ｉＯ2を堆積し、絶縁層３６を形成する。次いで、絶縁
層３６を、例えば反応性イオンエッチングを用いて異方
性エッチングし、絶縁層３６を、書き込みワード線２４
−１、周辺回路内配線２４−２、第６層間絶縁膜２２、
セル内ローカル配線２１−１、第５層間絶縁膜１９上の
側壁上に残す。この時、導電性ヨーク層２７の側壁の一
部は露出させる。
【０１３０】次に、図６９Ａ〜図６９Ｄに示すように、
図６８Ａ〜図６８Ｄに示す構造上に、導電性ヨーク材を
堆積し、導電性ヨーク層２８を形成する。導電性ヨーク
層２８の材料としては、導電性ヨーク層２７と同様に、
例えばＮｉ-Ｆｅ合金、Ｃｏ-Ｆｅ-Ｎｉ合金、Ｃｏ-（Ｚ
ｒ、Ｈｆ、Ｎｂ、Ｔａ、Ｔｉ）膜、（Ｃｏ、Ｆｅ、Ｎ
ｉ）-（Ｓｉ、Ｂ）-（Ｐ、Ａｌ、Ｍｏ、Ｎｂ、Ｍｎ）系
のアモルファス材料を挙げることができる。次に、導電
性ヨーク層２８を、例えば反応性イオンエッチングを用
いて異方性エッチングし、導電性ヨーク層２８を、導電
性ヨーク層２７、及び絶縁層３６の側壁上に残す。
【０１３１】このようにして形成された磁気ランダムア
クセスメモリであると、書き込みワード線２４−１の側
壁上に形成されるヨーク層を、導電性ヨーク材を用いて
形成したとしても、セル内ローカル配線２１−１を、書
き込みワード線２４−１と同時にパターニングして形成
することができる。このため、セル内ローカル配線２１
−１の幅を、書き込みワード線２４−１の幅と同等の幅
にでき、セル内ローカル配線２１−１の抵抗値を軽減で
きる、という利点を得ることができる。
【０１３２】〔磁気抵抗素子の例〕〔第１の例〕第１〜
第５実施形態にて説明したように、磁気抵抗素子にはＭ
ＴＪ素子を使うことができる。以下ＭＴＪ素子の幾つか
の例について説明する。
【０１３３】図７０Ａは、ＭＴＪ素子の第１の例を示す
断面図である。
【０１３４】図７０Ａに示すように、下地層５０上に
は、反強磁性層５１、強磁性層５２、トンネルバリア層
５３、強磁性層５４及び保護層５５が順次形成されてい
る。
【０１３５】本例では、強磁性層５２がスピンの向きが
固定される固定層（FIXED-LAYER）として機能し、強磁
性層５４がスピンの向きが変化されるメモリ層(FREE-LA
YER)として機能する。反強磁性層５１は、強磁性層５２
のスピンの向きを固定する層である。本例のように、固
定層として機能する強磁性層５２のスピンの向きは、例
えば反強磁性層５１を用いて固定しても良い。
【０１３６】なお、下地層５１は、例えば強磁性層や反
強磁性層を形成し易くしたり、保護したりするための層
であり、必要に応じて設けられる。保護層５５は、例え
ば強磁性層や反強磁性層を保護するための層であり、下
地層５１と同様、必要に応じて設けられる。これら下地
層５１及び保護層５５に関する事項は、以下に説明する
第２〜第４の例においても同様である。
【０１３７】強磁性層５２、５４の材料例としては、下
記の材料を挙げることができる。
【０１３８】Ｆｅ、Ｃｏ、Ｎｉ、またはそれらの合金 スピン分極率の大きいマグネタイト ＣｒＯ2、ＲＸＭｎＯ3-y等の酸化物（Ｒ：希土類、Ｘ：
Ｃａ、Ｂａ、Ｓｒ） ＮｉＭｎＳｂ、ＰｔＭｎＳｂ等のホイスラー合金 なお、上記強磁性体５２、５４の材料例において、例え
ば強磁性を失わない範囲内で、非磁性元素が含まれてい
ても良い。
【０１３９】非磁性元素の例としては、下記の元素を挙
げることができる。
【０１４０】Ａｇ、Ｃｕ、Ａｕ、Ａｌ、Ｍｇ、Ｓｉ、Ｂ
ｉ、Ｔａ、Ｂ、Ｃ、Ｏ、Ｎ、Ｐｄ、Ｐｔ、Ｚｒ、Ｉｒ、
Ｗ、Ｍｏ、Ｎｂ 強磁性層５２、５４の厚さの例は、強磁性層５２、５４
が超常磁性（super-paramagnetic）にならない程度の厚
さ以上にすることである。具体的な一例は、強磁性層５
２、５４の厚さを０．４ｎｍ以上とする。また、強磁性
層５２、５４の厚さの上限は特に無いが、例えばＭＴＪ
素子の作製上１００ｎｍ以下が良い。
【０１４１】反強磁性層５１の材料例としては、下記の
材料を挙げることができる。
【０１４２】Ｆｅ-Ｍｎ、Ｐｔ-Ｍｎ、Ｐｔ-Ｃｒ-Ｍｎ、
Ｎｉ-Ｍｎ、Ｉｒ-Ｍｎ、ＮｉＯ、Ｆｅ2Ｏ3 トンネルバリア層５３の材料例としては、下記の材料を
挙げることができる。
【０１４３】Ａｌ2Ｏ3、ＳｉＯ2、ＭｇＯ、ＡｌＮ、Ｂ
ｉ2Ｏ3、ＭｇＦ2、ＣａＦ2、ＳｒＴｉＯ2、ＡｌＬａＯ3 なお、上記トンネルバリア層５３の材料例において、例
えば絶縁性を失わない範囲内で、酸素、窒素及びフッ素
の少なくともいずれか一つをさらに含んでいても良く、
例えば絶縁性を失わない範囲内で、酸素、窒素及びフッ
素の少なくともいずれか一つが欠損していても良い。
【０１４４】トンネルバリア層５３の厚さは、薄い方が
良いが、特に制限はない。敢えて一例を示すならば、ト
ンネルバリア層５３の厚さを１０ｎｍ以下とする。これ
は、ＭＴＪ素子の作製上の観点からである。
【０１４５】〔第２の例〕図７０Ｂは、ＭＴＪ素子の第
２の例を示す断面図である。
【０１４６】第２の例に係るＭＴＪ素子は、ダブルジャ
ンクション型と呼ばれているＭＴＪ素子である。
【０１４７】図７０Ｂに示すように、下地層５０上に
は、反強磁性層５１-1、強磁性層５２-1、トンネルバリ
ア層５３-1、強磁性層５４、トンネルバリア層５３-2、
強磁性層５２-2、反強磁性層５１-2、及び保護層５５が
順次形成されている。
【０１４８】本例では、強磁性層５２-1、５２-2が固定
層として機能し、強磁性層５４がメモリ層として機能す
る。反強磁性層５１-1は、強磁性層５２-1のスピンの向
きを固定する層であり、反強磁性層５１-2は、強磁性層
５２-2のスピンの向きを固定する層である。
【０１４９】本例のようなダブルジャンクション型のＭ
ＴＪ素子は、例えば図７０Ａに示すＭＴＪ素子（シング
ルジャンクション型）に比較して、低抵抗時における抵
抗値と高抵抗時における抵抗値との比、いわゆるＭＲ比
（magneto-resistance ratio）をさらに大きくできる、
という利点がある。
【０１５０】反強磁性層５１-1、５１-2、強磁性層５２
-1、５２-2、５４、及びトンネルバリア層５３-1、５３
-2それぞれの材料例は、上記第１の例で説明した通りで
ある。
【０１５１】また、強磁性層５１-1、５１-2、５４それ
ぞれの厚さの例は、上記第１の例で説明した通りであ
る。
【０１５２】また、トンネルバリア層５３-1、５３-2の
材料例、及び厚さの例は、上記第１の例で説明した通り
である。
【０１５３】〔第３の例〕図７０Ｃは、ＭＴＪ素子の第
３の例を示す断面図である。
【０１５４】図７０Ｃに示すように、第３の例に係るＭ
ＴＪ素子は、第１の例に係るＭＴＪ素子の強磁性層５
２、５４を、強磁性層と非磁性層とのスタック構造とし
たものである。スタック構造の例としては、本例のよう
に、強磁性層／非磁性層／強磁性層の三層膜を挙げるこ
とができる。本例では、強磁性層５２が強磁性層６１／
非磁性層６２／強磁性層６３の三層膜とされ、強磁性層
５４が強磁性層６４／非磁性層６５／強磁性層６６の三
層膜とされている。
【０１５５】強磁性層６１、６３、６４、６６の材料例
は、上記第１の例で説明した通りである。
【０１５６】非磁性層６２、６５の材料例は、下記の通
りである。
【０１５７】Ｒｕ、Ｉｒ強磁性層／非磁性層／強磁性層
の三層膜の具体的な例を挙げるとするならば、下記の通
りである。
【０１５８】Ｃｏ／Ｒｕ／Ｃｏ、Ｃｏ／Ｉｒ／Ｃｏ Ｃｏ-Ｆｅ／Ｒｕ／Ｃｏ-Ｆｅ、Ｃｏ-Ｆｅ／Ｉｒ／Ｃｏ-
Ｆｅ 固定層として機能する強磁性層５２をスタック構造とし
た場合、例えば強磁性層６１／非磁性層６２／強磁性層
６３の三層膜とした場合、強磁性層６１と強磁性層６３
との間に、非磁性層６２を介して反強磁性結合を生じさ
せるのが良い。さらに上記三層膜に接して反強磁性層５
１を設ける。このような構造とすることで、固定層とし
て機能する強磁性層５２、特に強磁性層６３のスピンの
向きをより固く固定できる、という利点を得ることがで
きる。この利点により、強磁性層５２、特に強磁性層６
３は、電流磁界の影響を受け難くなり、固定層として機
能する強磁性層５２のスピンの向きが、不慮に反転する
ことを抑制することができる。
【０１５９】また、メモリ層として機能する強磁性層５
４をスタック構造とした場合、例えば強磁性層６４／非
磁性層６５／強磁性層６６の三層膜とした場合にも、強
磁性層６４と強磁性層６６との間に、非磁性層６５を介
して反強磁性結合を生じさせておくのが良い。この場
合、磁束が上記三層膜内で閉じるので、例えば磁極に起
因したスイッチング磁界の増大を抑制することができ
る。この結果、例えばメモリセルの大きさ、あるいはＭ
ＴＪ素子の大きさがサブミクロン以下になっても、例え
ば反磁界による電流磁界に起因した消費電力の増大を抑
えることができる、という利点を得ることができる。
【０１６０】また、メモリ層として機能する強磁性層５
４は、ソフト強磁性層と強磁性層とのスタック構造とす
ることも可能である。ここで述べるソフト強磁性層と
は、例えば強磁性層に比較して、スピンの向きがより反
転し易い層のことである。
【０１６１】強磁性層５４を、ソフト強磁性層と強磁性
層とのスタック構造とした場合、電流磁場配線、例えば
ビット線に近い方に、ソフト強磁性層が配置される。
【０１６２】このスタック構造には、非磁性層をさらに
含ませることも可能である。例えば本例のように、強磁
性層６４／非磁性層６５／強磁性層６６の三層膜である
場合、例えば強磁性層６６を、ソフト強磁性層とするこ
ともできる。
【０１６３】本例では、強磁性層５２、５４それぞれを
スタック構造としているが、強磁性層５２のみ、あるい
は強磁性層５４のみをスタック構造としても良い。
【０１６４】〔第４の例〕図７０Ｄは、ＭＴＪ素子の第
４の例を示す断面図である。
【０１６５】図７０Ｄに示すように、第４の例に係るＭ
ＴＪ素子は、第２の例に係るＭＴＪ素子の強磁性層５２
-1、５４、５２-2を、第３の例で述べたスタック構造と
した例である。
【０１６６】本例では、強磁性層５２-1が強磁性層６１
-1／非磁性層６２-1／強磁性層６３-1の三層膜とされ、
強磁性層５４が強磁性層６４／非磁性層６５／強磁性層
６６の三層膜とされ、強磁性層５２-2が強磁性層６１-2
／非磁性層６２-2／強磁性層６３-2の三層膜とされてい
る。
【０１６７】強磁性層６１-1、６１-2、６３-1、６３-
2、６４、６６の材料例は、上記第１の例で説明した通
りである。
【０１６８】非磁性層６２-1、６２-2、６５の材料例
は、上記第３の例で説明した通りである。
【０１６９】本例では、強磁性層５２-1、５４、５２-2
それぞれをスタック構造としているが、少なくともいず
れか一層のみをスタック構造としても良い。
【０１７０】〔第２〜第５実施形態から得られる効果
例〕第２〜第５実施形態では、例えば書き込みワード線
２４−１の少なくとも側面、並びにＭＴＪ素子１８の側
面を覆う、ヨーク層を有する。このため、ヨーク層が無
い場合に比較して、書き込みワード線２４−１からの磁
界を、ＭＴＪ素子１８に、効率よく与えることが可能と
なる。
【０１７１】これとともに、隣接した非選択のＭＴＪ素
子１８に対して、選択された書き込みワード線２４−１
からの磁界の影響を受け難くすることができる。このた
め、例えばデータ書き込みに関する信頼性を向上させる
ことが可能となる。
【０１７２】さらに第２〜第５実施形態によれば、下記
参考例に比較して、次のような効果を得ることができ
る。
【０１７３】図７１Ａ、図７１Ｂは参考例に係る磁気ラ
ンダムアクセスメモリの側面図である。
【０１７４】本参考例は、図７１Ａ、図７１Ｂに示すよ
うに、例えば図７３に示した磁気ランダムアクセスメモ
リに、ヨーク層を設けたものである。本参考例におい
て、ヨーク層は、書き込みワード線１２４−１の下面、
及び側面上を覆うヨーク層１２６と、ビット線１１３−
１の上面、及び側面、並びにＭＴＪ素子１１８の側面を
覆うヨーク層１２８とがある。
【０１７５】図７３に示した磁気ランダムアクセスメモ
リでは、書き込みワード線１２４−１の上方に、セル内
ローカル配線１２１−１が形成される。このため、ＭＴ
Ｊ素子１１８と書き込みワード線１２１−１との間に
は、セル内ローカル配線１２１−１の厚みｔ１と、セル
内ローカル配線１２１−１と書き込みワード線１２４−
１とを絶縁する層間絶縁膜の厚みｔ２が加わる。
【０１７６】このような磁気ランダムアクセスメモリに
対して、ヨーク層１２８を形成すると、ＭＴＪ素子１１
８のメモリ層からヨーク層１２８までの距離は近くなる
が、ＭＴＪ素子１１８のメモリ層からヨーク層１２６ま
での距離ＤWWL-Mは遠くなる。
【０１７７】図７２Ａ、図７２Ｂは第２〜第５実施形態
に係る磁気ランダムアクセスメモリの側面図である。
【０１７８】図７２Ａ、図７２Ｂに示すように、第２〜
第５実施形態に係る磁気ランダムアクセスメモリでは、
書き込みワード線２４−１の下方に、セル内ローカル配
線２１−１が形成され、ＭＴＪ素子１８は、ビット線１
３−１上に形成される。即ち、ビット線１３−１がＭＴ
Ｊ素子１８の下方にあり、かつビット線１３−１の上面
Ｓtopと、ＭＴＪ素子１８の下面Ｓbtmとが同一平面上に
ある。
【０１７９】従って、第２〜第５実施形態に係る磁気ラ
ンダムアクセスメモリでは、参考例に比較して、ＭＴＪ
素子１８のメモリ層をヨーク層２６に近づけることがで
きる。
【０１８０】さらに第２〜第５実施形態に係る磁気ラン
ダムアクセスメモリでは、ＭＴＪ素子１８のメモリ層か
らヨーク層２６までの距離ＤBL-Mと、ＭＴＪ素子１８の
メモリ層からヨーク層２８までの距離ＤWWL-Mとを、略
等しくすることも可能である。距離ＤBL-Mと距離Ｄ
WWL-Mとを略等しくすることができれば、メモリ層に対
して、ヨーク層２６から発生する磁界、及びヨーク層２
８から発生する磁界を、均等に与えることができる。こ
のため、参考例に比較して、例えば書き込みワード線２
４−１からの磁界及びビット線１３-1からの磁界それぞ
れを、ＭＴＪ素子１８に対してより効率よく与えること
が可能となる。
【０１８１】さらに、参考例に比較して、隣接した非選
択のＭＴＪ素子１８に対して、選択された書き込みワー
ド線２４−１からの磁界の影響を受け難くすることがで
きる。このため、例えばデータ書き込みに関する信頼性
をさらに向上させることが可能となる。
【０１８２】以上、この発明を第１〜第５実施形態によ
り説明したが、この発明は、これら実施形態それぞれに
限定されるものではなく、その実施にあたっては、発明
の要旨を逸脱しない範囲で種々に変形することが可能で
ある。
【０１８３】また、上記実施形態はそれぞれ、単独で実
施することが可能であるが、適宜組み合わせて実施する
ことも、もちろん可能である。
【０１８４】また、上記各実施形態には、種々の段階の
発明が含まれており、各実施形態において開示した複数
の構成要件の適宜な組み合わせにより、種々の段階の発
明を抽出することも可能である。
【０１８５】また、上記各実施形態では、この発明を磁
気ランダムアクセスメモリに適用した例に基づき説明し
たが、上述したような磁気ランダムアクセスメモリを内
蔵した半導体集積回路装置、例えばプロセッサ、システ
ムＬＳＩ等もまた、この発明の範疇である。
【０１８６】
【発明の効果】以上説明したように、この発明によれ
ば、セル内ローカル配線の抵抗値のバラツキを抑制する
ことが可能な半導体集積回路装置およびその製造方法を
提供できる。
【０１８７】また、書き込みワード線からの磁界を、磁
気抵抗素子に効率良く与えることが可能な半導体集積回
路装置をおよびその製造方法を提供できる。
【図面の簡単な説明】
【図１】図１はこの発明の第１実施形態に係る磁気ラン
ダムアクセスメモリの一平面パターン例を示す平面図。
【図２】図２Ａは図１中のＡ−Ａ線に沿う断面図、図２
Ｂは図１中のＢ−Ｂ線に沿う断面図、図２Ｃは図１中の
Ｃ−Ｃ線に沿う断面図、図２Ｄは周辺回路の基板コンタ
クト部の断面図。
【図３】図３Ａ、図３Ｂ、図３Ｃ、図３Ｄはこの発明の
第１実施形態に係る磁気ランダムアクセスメモリの一製
法例を示す断面図。
【図４】図４Ａ、図４Ｂ、図４Ｃ、図４Ｄはこの発明の
第１実施形態に係る磁気ランダムアクセスメモリの一製
法例を示す断面図。
【図５】図５Ａ、図５Ｂ、図５Ｃ、図５Ｄはこの発明の
第１実施形態に係る磁気ランダムアクセスメモリの一製
法例を示す断面図。
【図６】図６Ａ、図６Ｂ、図６Ｃ、図６Ｄはこの発明の
第１実施形態に係る磁気ランダムアクセスメモリの一製
法例を示す断面図。
【図７】図７Ａ、図７Ｂ、図７Ｃ、図７Ｄはこの発明の
第１実施形態に係る磁気ランダムアクセスメモリの一製
法例を示す断面図。
【図８】図８Ａ、図８Ｂ、図８Ｃ、図８Ｄはこの発明の
第１実施形態に係る磁気ランダムアクセスメモリの一製
法例を示す断面図。
【図９】図９Ａ、図９Ｂ、図９Ｃ、図９Ｄはこの発明の
第１実施形態に係る磁気ランダムアクセスメモリの一製
法例を示す断面図。
【図１０】図１０Ａ、図１０Ｂ、図１０Ｃ、図１０Ｄは
この発明の第１実施形態に係る磁気ランダムアクセスメ
モリの一製法例を示す断面図。
【図１１】図１１Ａ、図１１Ｂ、図１１Ｃ、図１１Ｄは
この発明の第１実施形態に係る磁気ランダムアクセスメ
モリの一製法例を示す断面図。
【図１２】図１２Ａ、図１２Ｂ、図１２Ｃ、図１２Ｄは
この発明の第１実施形態に係る磁気ランダムアクセスメ
モリの一製法例を示す断面図。
【図１３】図１３Ａ、図１３Ｂ、図１３Ｃ、図１３Ｄは
この発明の第１実施形態に係る磁気ランダムアクセスメ
モリの一製法例を示す断面図。
【図１４】図１４Ａ、図１４Ｂ、図１４Ｃ、図１４Ｄは
この発明の第１実施形態に係る磁気ランダムアクセスメ
モリの一製法例を示す断面図。
【図１５】図１５Ａ、図１５Ｂ、図１５Ｃ、図１５Ｄは
この発明の第１実施形態に係る磁気ランダムアクセスメ
モリの一製法例を示す断面図。
【図１６】図１６はこの発明の第２実施形態に係る磁気
ランダムアクセスメモリの一平面パターン例を示す平面
図。
【図１７】図１７Ａは図１６中のＡ−Ａ線に沿う断面
図、図１７Ｂは図１６中のＢ−Ｂ線に沿う断面図、図１
７Ｃは図１６中のＣ−Ｃ線に沿う断面図、図１７Ｄは周
辺回路の基板コンタクト部の断面図。
【図１８】図１８Ａ、図１８Ｂ、図１８Ｃ、図１８Ｄは
この発明の第２実施形態に係る磁気ランダムアクセスメ
モリの第１製法例を示す断面図。
【図１９】図１９Ａ、図１９Ｂ、図１９Ｃ、図１９Ｄは
この発明の第２実施形態に係る磁気ランダムアクセスメ
モリの第１製法例を示す断面図。
【図２０】図２０Ａ、図２０Ｂ、図２０Ｃ、図２０Ｄは
この発明の第２実施形態に係る磁気ランダムアクセスメ
モリの第１製法例を示す断面図。
【図２１】図２１Ａ、図２１Ｂ、図２１Ｃ、図２１Ｄは
この発明の第２実施形態に係る磁気ランダムアクセスメ
モリの第１製法例を示す断面図。
【図２２】図２２Ａ、図２２Ｂ、図２２Ｃ、図２２Ｄは
この発明の第２実施形態に係る磁気ランダムアクセスメ
モリの第１製法例を示す断面図。
【図２３】図２３Ａ、図２３Ｂ、図２３Ｃ、図２３Ｄは
この発明の第２実施形態に係る磁気ランダムアクセスメ
モリの第１製法例を示す断面図。
【図２４】図２４Ａ、図２４Ｂ、図２４Ｃ、図２４Ｄは
この発明の第２実施形態に係る磁気ランダムアクセスメ
モリの第１製法例を示す断面図。
【図２５】図２５Ａ、図２５Ｂ、図２５Ｃ、図２５Ｄは
この発明の第２実施形態に係る磁気ランダムアクセスメ
モリの第１製法例を示す断面図。
【図２６】図２６Ａ、図２６Ｂ、図２６Ｃ、図２６Ｄは
この発明の第２実施形態に係る磁気ランダムアクセスメ
モリの第１製法例を示す断面図。
【図２７】図２７Ａ、図２７Ｂ、図２７Ｃ、図２７Ｄは
この発明の第２実施形態に係る磁気ランダムアクセスメ
モリの第１製法例を示す断面図。
【図２８】図２８Ａ、図２８Ｂ、図２８Ｃ、図２８１Ｄ
はこの発明の第２実施形態に係る磁気ランダムアクセス
メモリの第１製法例を示す断面図。
【図２９】図２９Ａ、図２９Ｂ、図２９Ｃ、図２９Ｄは
この発明の第２実施形態に係る磁気ランダムアクセスメ
モリの第１製法例を示す断面図。
【図３０】図３０Ａ、図３０Ｂ、図３０Ｃ、図３０Ｄは
この発明の第２実施形態に係る磁気ランダムアクセスメ
モリの第１製法例を示す断面図。
【図３１】図３１Ａ、図３１Ｂ、図３１Ｃ、図３１Ｄは
この発明の第２実施形態に係る磁気ランダムアクセスメ
モリの第１製法例を示す断面図。
【図３２】図３２Ａ、図３２Ｂ、図３２Ｃ、図３２Ｄは
この発明の第２実施形態に係る磁気ランダムアクセスメ
モリの第２製法例を示す断面図。
【図３３】図３３Ａ、図３３Ｂ、図３３Ｃ、図３３Ｄは
この発明の第２実施形態に係る磁気ランダムアクセスメ
モリの第２製法例を示す断面図。
【図３４】図３４Ａ、図３４Ｂ、図３４Ｃ、図３４Ｄは
この発明の第２実施形態に係る磁気ランダムアクセスメ
モリの第２製法例を示す断面図。
【図３５】図３５Ａ、図３５Ｂ、図３５Ｃ、図３５Ｄは
この発明の第２実施形態に係る磁気ランダムアクセスメ
モリの第２製法例を示す断面図。
【図３６】図３６Ａ、図３６Ｂ、図３６Ｃ、図３６Ｄは
この発明の第２実施形態に係る磁気ランダムアクセスメ
モリの第２製法例を示す断面図。
【図３７】図３７Ａ、図３７Ｂ、図３７Ｃ、図３７Ｄは
この発明の第２実施形態に係る磁気ランダムアクセスメ
モリの第２製法例を示す断面図。
【図３８】図３８Ａ、図３８Ｂ、図３８Ｃ、図３８Ｄは
この発明の第２実施形態に係る磁気ランダムアクセスメ
モリの第２製法例を示す断面図。
【図３９】図３９Ａ、図３９Ｂ、図３９Ｃ、図３９Ｄは
この発明の第２実施形態に係る磁気ランダムアクセスメ
モリの第２製法例を示す断面図。
【図４０】図４０Ａ、図４０Ｂ、図４０Ｃ、図４０Ｄは
この発明の第２実施形態に係る磁気ランダムアクセスメ
モリの第２製法例を示す断面図。
【図４１】図４１Ａ、図４１Ｂ、図４１Ｃ、図４１Ｄは
この発明の第２実施形態に係る磁気ランダムアクセスメ
モリの第２製法例を示す断面図。
【図４２】図４２Ａ、図４２Ｂ、図４２Ｃ、図４２Ｄは
この発明の第２実施形態に係る磁気ランダムアクセスメ
モリの第３製法例を示す断面図。
【図４３】図４３Ａ、図４３Ｂ、図４３Ｃ、図４３Ｄは
この発明の第２実施形態に係る磁気ランダムアクセスメ
モリの第３製法例を示す断面図。
【図４４】図４４Ａ、図４４Ｂ、図４４Ｃ、図４４Ｄは
この発明の第２実施形態に係る磁気ランダムアクセスメ
モリの第３製法例を示す断面図。
【図４５】図４５Ａ、図４５Ｂ、図４５Ｃ、図４５Ｄは
この発明の第２実施形態に係る磁気ランダムアクセスメ
モリの第３製法例を示す断面図。
【図４６】図４６Ａ、図４６Ｂ、図４６Ｃ、図４６Ｄは
この発明の第２実施形態に係る磁気ランダムアクセスメ
モリの第３製法例を示す断面図。
【図４７】図４７Ａ、図４７Ｂ、図４７Ｃ、図４７Ｄは
この発明の第２実施形態に係る磁気ランダムアクセスメ
モリの第３製法例を示す断面図。
【図４８】図４８Ａ、図４８Ｂ、図４８Ｃ、図４８Ｄは
この発明の第２実施形態に係る磁気ランダムアクセスメ
モリの一変形例を示す断面図。
【図４９】図４９はこの発明の第３実施形態に係る磁気
ランダムアクセスメモリの一平面パターン例を示す平面
図。
【図５０】図５０Ａは図４９中のＡ−Ａ線に沿う断面
図、図５０Ｂは図４９中のＢ−Ｂ線に沿う断面図、図５
０Ｃは図４９中のＣ−Ｃ線に沿う断面図、図５０Ｄは周
辺回路の基板コンタクト部の断面図。
【図５１】図５１Ａ、図５１Ｂ、図５１Ｃ、図５１Ｄは
この発明の第３実施形態に係る磁気ランダムアクセスメ
モリの一製法例を示す断面図。
【図５２】図５２Ａ、図５２Ｂ、図５２Ｃ、図５２Ｄは
この発明の第３実施形態に係る磁気ランダムアクセスメ
モリの一製法例を示す断面図。
【図５３】図５３Ａ、図５３Ｂ、図５３Ｃ、図５３Ｄは
この発明の第３実施形態に係る磁気ランダムアクセスメ
モリの一製法例を示す断面図。
【図５４】図５４Ａ、図５４Ｂ、図５４Ｃ、図５４Ｄは
この発明の第３実施形態に係る磁気ランダムアクセスメ
モリの一製法例を示す断面図。
【図５５】図５５Ａ、図５５Ｂ、図５５Ｃ、図５５Ｄは
この発明の第３実施形態に係る磁気ランダムアクセスメ
モリの一製法例を示す断面図。
【図５６】図５６Ａ、図５６Ｂ、図５６Ｃ、図５６Ｄは
この発明の第３実施形態に係る磁気ランダムアクセスメ
モリの一製法例を示す断面図。
【図５７】図５７Ａ、図５７Ｂ、図５７Ｃ、図５７Ｄは
この発明の第３実施形態に係る磁気ランダムアクセスメ
モリの第１変形例を示す断面図。
【図５８】図５８Ａ、図５８Ｂ、図５８Ｃ、図５８Ｄは
この発明の第３実施形態に係る磁気ランダムアクセスメ
モリの第２変形例を示す断面図。
【図５９】図５９Ａ、図５９Ｂ、図５９Ｃ、図５９Ｄは
この発明の第４実施形態に係る磁気ランダムアクセスメ
モリの製造方法を示す断面図。
【図６０】図６０Ａ、図６０Ｂ、図６０Ｃ、図６０Ｄは
この発明の第４実施形態に係る磁気ランダムアクセスメ
モリの製造方法を示す断面図。
【図６１】図６１Ａ、図６１Ｂ、図６１Ｃ、図６１Ｄは
この発明の第４実施形態に係る磁気ランダムアクセスメ
モリの製造方法を示す断面図。
【図６２】図６２Ａ、図６２Ｂ、図６２Ｃ、図６２Ｄは
この発明の第４実施形態に係る磁気ランダムアクセスメ
モリの製造方法を示す断面図。
【図６３】図６３Ａ、図６３Ｂ、図６３Ｃ、図６３Ｄは
この発明の第５実施形態に係る磁気ランダムアクセスメ
モリの製造方法を示す断面図。
【図６４】図６４Ａ、図６４Ｂ、図６４Ｃ、図６４Ｄは
この発明の第５実施形態に係る磁気ランダムアクセスメ
モリの製造方法を示す断面図。
【図６５】図６５Ａ、図６５Ｂ、図６５Ｃ、図６５Ｄは
この発明の第５実施形態に係る磁気ランダムアクセスメ
モリの製造方法を示す断面図。
【図６６】図６６Ａ、図６６Ｂ、図６６Ｃ、図６６Ｄは
この発明の第５実施形態に係る磁気ランダムアクセスメ
モリの製造方法を示す断面図。
【図６７】図６７Ａ、図６７Ｂ、図６７Ｃ、図６７Ｄは
この発明の第５実施形態に係る磁気ランダムアクセスメ
モリの製造方法を示す断面図。
【図６８】図６８Ａ、図６８Ｂ、図６８Ｃ、図６８Ｄは
この発明の第５実施形態に係る磁気ランダムアクセスメ
モリの製造方法を示す断面図。
【図６９】図６９Ａ、図６９Ｂ、図６９Ｃ、図６９Ｄは
この発明の第５実施形態に係る磁気ランダムアクセスメ
モリの製造方法を示す断面図。
【図７０】図７０ＡはＭＴＪ素子の第１の例を示す断面
図、図７０ＢはＭＴＪ素子の第２の例を示す断面図、図
７０ＣはＭＴＪ素子の第３の例を示す断面図、図７０Ｄ
はＭＴＪ素子の第４の例を示す断面図、
【図７１】図７１Ａ、図７１Ｂはこの発明の参考例に係
る磁気ランダムアクセスメモリを示す側面図。
【図７２】図７２Ａ、図７２Ｂはこの発明の第２〜第５
実施形態に係る磁気ランダムアクセスメモリによる効果
の一例を示す側面図。
【図７３】図７３は典型的な磁気ランダムアクセスメモ
リを示す断面図。
【図７４】図７４は典型的な磁気ランダムアクセスメモ
リの第１の事情を説明する断面図。
【図７５】図７５Ａ、図７５Ｂ、図７５Ｃは典型的な磁
気ランダムアクセスメモリの第２の事情を説明する断面
図。
【図７６】図７６は典型的な磁気ランダムアクセスメモ
リの第３の事情を説明する等価回路図。
【符号の説明】
１…Ｐ型シリコン基板 ２…素子分離領域（ＳＴＩ） ３…ゲート絶縁膜 ４…ゲート電極（読み出しワード線） ５…Ｎ型ソース／ドレイン領域 ６…第１層層間絶縁膜 ７…第１層メタル−基板コンタクト ８…第２層層間絶縁膜 ９…第１層メタル層 ９−１…ソース線 ９−２…セル内ヴィア ９−３…周辺回路内ヴィア １０…第３層層間絶縁膜 １１…第２層メタル−第１層メタルコンタクト １２…第４層層間絶縁膜 １３…第２層メタル層 １３−１…ビット線 １３−２…セル内ヴィア １３−３…周辺回路内ヴィア １４…強磁性体層 １５…絶縁層 １６…強磁性体層 １７…マスク層 １８…ＭＴＪ素子 １９…第５層層間絶縁膜 ２０…エキストラメタル−第２層メタルコンタクト ２１…エキストラメタル層 ２１−１…セル内ローカル配線 ２２…第６層層間絶縁膜 ２３…第３層メタル−第２層メタルコンタクト ２４…第３層メタル層 ２４−１…書き込みワード線 ２４−２…周辺回路内配線 ２５…第２層メタル配線用トレンチ ２５−１…ビット線トレンチ ２５−２…セル内ヴィアトレンチ ２５−３…周辺回路内ヴィアトレンチ ２６…ヨーク層（導電性） ２７…ヨーク層（導電性） ２８…ヨーク層（導電性） ２９…ストッパ材層（絶縁性） ３０…第７層層間絶縁膜 ３１…第３層メタル配線用トレンチ ３１−１…書き込みワード線トレンチ ３１−２…周辺回路内配線トレンチ ３２…ヨーク材露出部 ３３…セル内ローカル配線分離用スリット ３４…ヨーク層（絶縁性） ３５…マスク層 ５１、５１-1、５１-2…反強磁性層 ５２、５２-1、５２-2…強磁性層 ５３、５３-1、５３-2…トンネルバリア層 ５４…強磁性層 ６１、６１-1、６１-2…強磁性層 ６２、６２-1、６２-2…非磁性層 ６３、６３-1、６３-2…強磁性層 ６４…強磁性層 ６５…非磁性層 ６６…強磁性層
───────────────────────────────────────────────────── フロントページの続き (72)発明者 斉藤 好昭 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝研究開発センター内 (72)発明者 浅尾 吉昭 神奈川県横浜市磯子区新杉田町８番地 株 式会社東芝横浜事業所内 (72)発明者 高橋 茂樹 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝研究開発センター内 (72)発明者 岸 達也 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝研究開発センター内 (72)発明者 岩田 佳久 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝マイクロエレクトロニクスセン ター内 Ｆターム(参考） 5F083 FZ10 JA02 JA32 JA36 JA37 JA39 JA40 JA56 JA60 KA01 KA05 MA06 MA19 NA01

Claims (38)

    【特許請求の範囲】
  1. 【請求項１】 セルトランジスタと、 前記セルトランジスタの上方に設けられたビット線と、 前記ビット線の上方に設けられ、前記セルトランジスタ
    のソース／ドレイン領域の一方に接続されるセル内ロー
    カル配線と、 前記ビット線上に設けられ、前記ビット線及び前記セル
    内ローカル配線に接続される磁気抵抗素子とを具備する
    ことを特徴とする半導体集積回路装置。
  2. 【請求項２】 前記セル内ローカル配線の上方に設けら
    れ、前記ビット線と交差する書き込みワード線を、さら
    に具備することを特徴とする請求項１に記載の半導体集
    積回路装置。
  3. 【請求項３】 前記セル内ローカル配線及び前記セルト
    ランジスタのソース／ドレイン領域の一方に電気的に接
    続される第１ヴィアを、さらに具備し、 前記第１ヴィアは前記ビット線と同じ導電体層から構成
    されることを特徴とする請求項２に記載の半導体集積回
    路装置。
  4. 【請求項４】 前記セルトランジスタのソース／ドレイ
    ン領域の他方に電気的に接続されるソース線と、 前記第１ヴィア及び前記セルトランジスタのソース／ド
    レイン領域の一方に電気的に接続される第２ヴィアと、
    をさらに具備し、 前記第２ヴィアは前記ソース線と同じ導電体層から構成
    されることを特徴とする請求項３に記載の半導体集積回
    路装置。
  5. 【請求項５】 前記書き込みワード線の側面を覆うとと
    もに、この書き込みワード線の下方に延びる第１ヨーク
    材を、さらに具備することを特徴とする請求項２に記載
    の半導体集積回路装置。
  6. 【請求項６】 前記第１ヨーク材は、前記書き込みワー
    ド線の上面を覆うことを特徴とする請求項５に記載の半
    導体集積回路装置。.
  7. 【請求項７】 前記第１ヨーク材のうち、前記書き込み
    ワード線の側面及びこの書き込みワード線の下方に延び
    る部分は絶縁物であり、前記書き込みワード線の上面を
    覆う部分は導電物であることを特徴とする請求項６に記
    載の半導体集積回路装置。
  8. 【請求項８】 前記第１ヨーク材は、導電物であること
    を特徴とする請求項５に記載の半導体集積回路装置。
  9. 【請求項９】 前記第１ヨーク材と前記セル内ローカル
    配線との間に設けられた絶縁層を、さらに具備すること
    を特徴とする請求項８に記載の半導体集積回路装置。
  10. 【請求項１０】 前記セル内ローカル配線の幅は、前記
    書き込みワード線の幅に等しいことを特徴とする請求項
    ９に記載の半導体集積回路装置。
  11. 【請求項１１】 前記第１ヨーク材は、絶縁物であるこ
    とを特徴とする請求項５に記載の半導体集積回路装置。
  12. 【請求項１２】 前記第１ヨーク材は、前記セル内ロー
    カル配線に接触することを特徴とする請求項１１に記載
    の半導体集積回路装置。
  13. 【請求項１３】 前記セル内ローカル配線の幅は、前記
    書き込みワード線の幅に等しいことを特徴とする請求項
    １２に記載の半導体集積回路装置。
  14. 【請求項１４】 前記ビット線の底面及び側面を覆う第
    ２ヨーク材を、さらに具備することを特徴とする請求項
    ５に記載の半導体集積回路装置。
  15. 【請求項１５】 前記第２ヨーク材は、前記第１ヨーク
    材と接触しないことを特徴とする請求項１４に記載の半
    導体集積回路装置。
  16. 【請求項１６】 前記セル内ローカル配線と前記ビット
    線との間に設けられた層間絶縁膜をさらに具備し、 前記層間絶縁膜は、前記第２ヨーク材と前記第１ヨーク
    材との間に挟まれた部分を持つことを特徴とする請求項
    １５に記載の半導体集積回路装置。
  17. 【請求項１７】 前記層間絶縁膜は、この層間絶縁膜と
    は異なる絶縁物を含むストッパ層を含み、前記ストッパ
    層は前記ビット線上に配置され、前記第２ヨーク材と前
    記第１ヨーク材との間に挟まれていることを特徴とする
    請求項１６に記載の半導体集積回路装置。
  18. 【請求項１８】 前記磁気抵抗素子の底面と前記ビット
    線の上面は同一平面上にあることを特徴とする請求項２
    に記載の半導体集積回路装置。
  19. 【請求項１９】 前記磁気抵抗素子はトンネル型磁気抵
    抗素子であることを特徴とする請求項２に記載の半導体
    集積回路装置。
  20. 【請求項２０】 ビット線と、 前記ビット線の上方に設けられ、このビット線と交差す
    る書き込みワード線と、 前記ビット線上に設けられ、かつ前記書き込みワード線
    の下方に配置された磁気抵抗素子を含むメモリセルとを
    具備することを特徴とする半導体集積回路装置。
  21. 【請求項２１】 前記書き込みワード線の側面を覆うと
    ともに、この書き込みワード線の下方に延びる第１ヨー
    ク材を、さらに具備することを特徴とする請求項２０に
    記載の半導体集積回路装置。
  22. 【請求項２２】 前記第１ヨーク材は、前記書き込みワ
    ード線の上面を覆うことを特徴とする請求項２１に記載
    の半導体集積回路装置。
  23. 【請求項２３】 前記第１ヨーク材のうち、前記書き込
    みワード線の側面及びこの書き込みワード線の下方に延
    びる部分は絶縁物であり、前記書き込みワード線の上面
    を覆う部分は導電物であることを特徴とする請求項２２
    に記載の半導体集積回路装置。
  24. 【請求項２４】 前記第１ヨーク材は、導電物であるこ
    とを特徴とする請求項２１に記載の半導体集積回路装
    置。
  25. 【請求項２５】 前記第１ヨーク材は、絶縁物であるこ
    とを特徴とする請求項２１に記載の半導体集積回路装
    置。
  26. 【請求項２６】 前記ビット線の底面及び側面を覆う第
    ２ヨーク材を、さらに具備することを特徴とする請求項
    ２１に記載の半導体集積回路装置。
  27. 【請求項２７】 前記第２ヨーク材は、前記第１ヨーク
    材と接触しないことを特徴とする請求項２６に記載の半
    導体集積回路装置。
  28. 【請求項２８】 前記セル内ローカル配線と前記ビット
    線との間に設けられた層間絶縁膜を、さらに具備し、 前記層間絶縁膜は、前記第２ヨーク材と前記第１ヨーク
    材との間に挟まれた部分を持つことを特徴とする請求項
    ２７に記載の半導体集積回路装置。
  29. 【請求項２９】 前記層間絶縁膜は、この層間絶縁膜と
    は異なる絶縁物を含むストッパ層を含み、前記ストッパ
    層は前記ビット線上に配置され、前記第２ヨーク材と前
    記第１ヨーク材との間に挟まれていることを特徴とする
    請求項２８に記載の半導体集積回路装置。
  30. 【請求項３０】 前記磁気抵抗素子の底面と前記ビット
    線の上面は同一平面上にあることを特徴とする請求項２
    ０に記載の半導体集積回路装置。
  31. 【請求項３１】 前記磁気抵抗素子はトンネル型磁気抵
    抗素子であることを特徴とする請求項２０に記載の半導
    体集積回路装置。
  32. 【請求項３２】 半導体基板に、セルトランジスタを形
    成する工程と、 前記セルトランジスタのソース／ドレイン領域の一方に
    接続される第１ヴィア、及び前記セルトランジスタのソ
    ース／ドレイン領域の他方に接続されるソース線を形成
    する工程と、 ビット線、及び前記第１ヴィアに接続される第２ヴィア
    を形成する工程と、 前記ビット線上に、磁気抵抗素子を形成する工程と、 前記磁気抵抗素子上に、この磁気抵抗素子及び前記第２
    ヴィアに接続されるセル内ローカル配線を形成する工程
    と、 前記セル内ローカル配線の上方に、書き込みワード線を
    形成する工程とを具備することを特徴とする半導体集積
    回路装置の製造方法。
  33. 【請求項３３】 半導体基板に、セルトランジスタを形
    成する工程と、 前記セルトランジスタのソース／ドレイン領域の一方に
    接続される第１ヴィア、及び前記セルトランジスタのソ
    ース／ドレイン領域の他方に接続されるソース線を形成
    する工程と、 第１ヨーク材により底面及び側面が覆われたビット線、
    及び前記第１ヴィアに接続されるとともに前記第１ヨー
    ク材により底面及び側面が覆われた第２ヴィアを形成す
    る工程と、 前記ビット線上に、磁気抵抗素子を形成する工程と、 前記磁気抵抗素子上に、この磁気抵抗素子及び前記第２
    ヴィアに接続されるセル内ローカル配線を形成する工程
    と、 前記セル内ローカル配線の上方に、書き込みワード線を
    形成する工程と、 前記書き込みワード線の少なくとも側面及び前記磁気抵
    抗素子の側面を覆う第２ヨーク材を形成する工程とを具
    備することを特徴とする半導体集積回路装置の製造方
    法。
  34. 【請求項３４】 半導体基板に、セルトランジスタを形
    成する工程と、 前記セルトランジスタのソース／ドレイン領域の一方に
    接続される第１ヴィア、及び前記セルトランジスタのソ
    ース／ドレイン領域の他方に接続されるソース線を形成
    する工程と、 第１ヨーク材により底面及び側面が覆われたビット線、
    及び前記第１ヴィアに接続されるとともに前記第１ヨー
    ク材により底面及び側面が覆われた第２ヴィアを形成す
    る工程と、 前記ビット線上に、磁気抵抗素子を形成する工程と、 前記磁気抵抗素子の上面を露出させるとともに前記第２
    ヴィアへのコンタクトを有する第１層間絶縁膜を形成す
    る工程と、 前記磁気抵抗素子上に、この磁気抵抗素子及び前記コン
    タクトに接続されるセル内ローカル配線を形成する工程
    と、 前記セル内ローカル配線上に、第２層間絶縁膜を形成す
    る工程と、 前記第２層間絶縁膜上に、書き込みワード線を形成する
    工程と、 前記書き込みワード線下を除いて、前記第２層間絶縁膜
    及び前記第１層間絶縁膜の途中まで除去する工程と、 前記書き込みワード線の少なくとも側面上、前記第２層
    間絶縁膜の側面上、及び前記第１層間絶縁膜の側面上に
    第２ヨーク材を形成する工程とを具備することを特徴と
    する半導体集積回路装置の製造方法。
  35. 【請求項３５】 半導体基板に、セルトランジスタを形
    成する工程と、 前記セルトランジスタのソース／ドレイン領域の一方に
    接続される第１ヴィア、及び前記セルトランジスタのソ
    ース／ドレイン領域の他方に接続されるソース線を形成
    する工程と、 第１ヨーク材により底面及び側面が覆われたビット線、
    及び前記第１ヴィアに接続されるとともに前記第１ヨー
    ク材により底面及び側面が覆われた第２ヴィアを形成す
    る工程と、 前記ビット線上に、磁気抵抗素子を形成する工程と、 前記磁気抵抗素子の上面を露出させるとともに前記第２
    ヴィアへのコンタクトを有し、かつストッパ層を含む第
    １層間絶縁膜を形成する工程と、 前記磁気抵抗素子上に、この磁気抵抗素子及び前記コン
    タクトに接続されるセル内ローカル配線を形成する工程
    と、 前記セル内ローカル配線上に、第２層間絶縁膜を形成す
    る工程と、 前記第２層間絶縁膜上に、書き込みワード線を形成する
    工程と、 前記書き込みワード線下を除いて、前記第２層間絶縁膜
    及び前記第１層間絶縁膜を前記ストッパ層が露出するま
    で除去する工程と、 前記書き込みワード線の少なくとも側面上、前記第２層
    間絶縁膜の側面上、及び前記第１層間絶縁膜の側面上に
    第２ヨーク材を形成する工程とを具備することを特徴と
    する半導体集積回路装置の製造方法。
  36. 【請求項３６】 半導体基板に、セルトランジスタを形
    成する工程と、 前記セルトランジスタのソース／ドレイン領域の一方に
    接続される第１ヴィア、及び前記セルトランジスタのソ
    ース／ドレイン領域の他方に接続されるソース線を形成
    する工程と、 前記第１ヨーク材により底面及び側面が覆われたビット
    線、及び前記第１ヴィアに接続されるとともに第１ヨー
    ク材により底面及び側面が覆われた第２ヴィアを形成す
    る工程と、 前記ビット線上に、磁気抵抗素子を形成する工程と、 前記磁気抵抗素子の上面を露出させるとともに前記第２
    ヴィアへのコンタクトを有する第１層間絶縁膜を形成す
    る工程と、 前記磁気抵抗素子上に、この磁気抵抗素子及び前記コン
    タクトに接続されるセル内ローカル配線を形成する工程
    と、 前記セル内ローカル配線の上方に、書き込みワード線に
    対応したパターンを持つ配線トレンチを有する第２層間
    絶縁膜を形成する工程と、 前記配線トレンチ内に、書き込みワード線を形成する工
    程と、 前記書き込みワード線下を除いて、前記第２層間絶縁
    膜、及び前記第１層間絶縁膜の途中まで除去する工程
    と、 前記書き込みワード線の少なくとも側面上、前記第２層
    間絶縁膜の側面上、及び前記第１層間絶縁膜の側面上に
    第２ヨーク材を形成する工程とを具備することを特徴と
    する半導体集積回路装置の製造方法。
  37. 【請求項３７】 半導体基板に、セルトランジスタを形
    成する工程と、 前記セルトランジスタのソース／ドレイン領域の一方に
    接続される第１ヴィア、及び前記セルトランジスタのソ
    ース／ドレイン領域の他方に接続されるソース線を形成
    する工程と、 前記第１ヨーク材により底面及び側面が覆われたビット
    線、及び前記第１ヴィアに接続されるとともに第１ヨー
    ク材により底面及び側面が覆われた第２ヴィアを形成す
    る工程と、 前記ビット線上に、磁気抵抗素子を形成する工程と、 前記磁気抵抗素子の上面を露出させるとともに前記第２
    ヴィアへのコンタクトを有する第１層間絶縁膜を形成す
    る工程と、 前記磁気抵抗素子上に、この磁気抵抗素子及び前記コン
    タクトに接続されるとともに前記ビット線が延びる方向
    に沿ったスリットを有する第１導電層を形成する工程
    と、 前記第１導電層上に、第２層間絶縁膜を形成する工程
    と、 前記第２層間絶縁膜上に書き込みワード線を形成する工
    程と、 前記書き込みワード線下を除いて、前記第１導電層、第
    ２層間絶縁膜及び前記第１層間絶縁膜の途中まで除去
    し、セル内ローカル配線を形成する工程と、 前記書き込みワード線の少なくとも側面上、前記セル内
    ローカル配線の側面上、前記第２層間絶縁膜の側面上、
    前記第１層間絶縁膜の側面上に第２ヨーク材を形成する
    工程とを具備することを特徴とする半導体集積回路装置
    の製造方法。
  38. 【請求項３８】 半導体基板に、セルトランジスタ、及
    び周辺回路トランジスタを形成する工程と、 前記セルトランジスタのソース／ドレイン領域の一方に
    接続される第１ヴィア、前記セルトランジスタのソース
    ／ドレイン領域の少なくとも一方に接続されるソース
    線、及び前記周辺回路トランジスタのソース／ドレイン
    領域の一方に接続される第２ヴィアを形成する工程と、 第１ヨーク材により底面及び側面が覆われたビット線、
    前記第１ヴィアに接続されるとともに前記第１ヨーク材
    により底面及び側面が覆われた第３ヴィア、及び前記第
    ２ヴィアに接続されるとともに前記第１ヨーク材により
    底面及び側面が覆われた第４ヴィアを形成する工程と、 前記ビット線上に、磁気抵抗素子を形成する工程と、 前記磁気抵抗素子の上面を露出させるとともに前記第２
    ヴィアへのコンタクトを有する第１層間絶縁膜を形成す
    る工程と、 前記磁気抵抗素子上に、この磁気抵抗素子及び前記コン
    タクトに接続されるセル内ローカル配線を形成する工程
    と、 前記セル内ローカル配線上に、第２層間絶縁膜を形成す
    る工程と、 前記第２層間絶縁膜上に、書き込みワード線、及び前記
    第４ヴィアに接続される周辺回路配線を形成する工程
    と、 前記書き込みワード線下、及び前記周辺回路トランジス
    タ上を除いて、前記第２層間絶縁膜、及び前記第１層間
    絶縁膜の途中まで除去する工程と、 前記書き込みワード線の少なくとも側面上、前記第２層
    間絶縁膜の側面上、及び前記第１層間絶縁膜の側面上に
    第２ヨーク材を形成する工程とを具備することを特徴と
    する半導体集積回路装置の製造方法。
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