JP2003249630A

JP2003249630A - 磁気記憶装置及びその製造方法

Info

Publication number: JP2003249630A
Application number: JP2002352784A
Authority: JP
Inventors: Keiji Hosoya; 啓司細谷
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2001-12-18
Filing date: 2002-12-04
Publication date: 2003-09-05
Anticipated expiration: 2022-12-04
Also published as: JP3875627B2

Abstract

(57)【要約】【課題】誤書き込みを抑制するとともに、選択セルへの
磁場を集中させる。【解決手段】半導体記憶装置は、第１の方向に延在する
第１の配線１３と、この第１の配線１３の上方に配置さ
れた記憶素子１８と、この記憶素子１８上に、第１の方
向と異なる第２の方向に延在する第２の配線２０と、こ
の第２の配線２０の側面及び記憶素子１８の側面に形成
された磁気シールド層２１とを具備する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、磁気記憶装置及び
その製造方法に係わり、特に１ビット毎に電流磁界によ
って書き込みを行い、セルの磁化の状態による抵抗変化
によって“１”、“０”の情報を読み出す磁気記憶装置
及びその製造方法に関する。

【０００２】

【従来の技術】近年、記憶素子として磁気抵抗効果を利
用したＭＲＡＭ（Magnetic Random Access Memory）が
提案されている。ＭＲＡＭは、電流磁界を用いて、強磁
性体の磁化の向きを変えてデータを記憶セルに書き込む
ところに特徴を有する。このＭＲＡＭの中でも、トンネ
ル磁気抵抗（ＴＭＲ：Tunneling Magneto Resistive）
効果を用いたＭＴＪ(Magnetic Tunneling Junction)素
子は、“１”、“０”の各々の情報を抵抗値の変化で取
り出すことができる。また、このＭＴＪ素子において、
“１”、“０”の抵抗差であるＭＲ（Magneto Resistiv
e）比は、５０％近くにまで達しており、ＭＲＡＭの実
用化を大きく進展させる原動力となっている。

【０００３】ここで、ＭＴＪ素子のような磁気抵抗素子
を備えた記憶セルに、情報の書き込みが可能な電流磁界
を発生させるためには、十分大きな書き込み電流を書き
込み配線に流す必要がある。この書き込み電流は、現
状、書き込み配線１本当たり数ｍＡ〜１０ｍＡ程度にま
で達する。しかし、微細化を進めようとすると、磁気抵
抗素子間の距離が短くなるため、大きな書き込み電流を
発生させた場合、選択セル以外の隣接するセルにまで影
響を及ぼしてしまうという問題があった。

【０００４】そこで、この問題を克服するための一つの
技術として、「磁気シールド」がある。これは、電流磁
界配線のみ、又は電流磁界配線及び磁気抵抗素子の両方
を磁性体で覆い、ヨークと同じ効果により電流磁界配線
の発生磁界を選択セルに集中させることによって、少な
い書き込み電流で選択セルに情報を書き込めるという技
術である。

【０００５】このような技術の公知例として、特許文献
１に開示される技術があげられる。この特許文献１は、
図６１に示すように、半導体基板７１上に素子分離酸化
膜７２が選択的に形成されており、この素子分離酸化膜
７２間にＭＯＳＦＥＴ７３が選択的に形成されている。
このＭＯＳＦＥＴ７３のソース／ドレイン拡散層には、
コンタクト７４、７６、７８及び第１乃至第３の配線７
５、７７、７９を介して、ＧＭＲ（Giant Magneto Resi
stive）素子８０が接続されている。このＧＭＲ素子８
０の上下には、ＧＭＲ素子８０と離間して、ＧＭＲ素子
８０に電流磁界で書き込みを行うための上部ワード線８
１及び下部ワード線８２が配置されている。そして、こ
のようなメモリセルアレイの全面を覆うパッシベーショ
ン膜として、非導電性のフェライト材料からなる磁気シ
ールド層８３が形成されている。

【０００６】上記従来技術では、非導電性のフェライト
材料によって、磁気シールド層８３の外側の浮遊磁場を
遮蔽することが可能である。さらに、書き込み配線８
１、８２の発生する磁場を記録部であるＧＭＲ素子８０
の磁性層に集中させることも可能である。

【０００７】

【特許文献１】特願平１１−２３８３７７号公報

【０００８】

【発明が解決しようとする課題】しかしながら、上記従
来技術においては、磁気メモリとして微細化を進めた場
合に、隣接セル間に漏れる磁界による誤書き込みを防ぐ
効果が弱く、また、電流磁界配線による磁場を磁性体に
集中させる効果が十分ではないという問題があった。

【０００９】本発明は上記課題を解決するためになされ
たものであり、その目的とするところは、誤書き込みの
抑制及び選択セルへの磁場集中が可能な磁気記憶装置及
びその製造方法を提供することにある。

【００１０】

【課題を解決するための手段】本発明は、前記目的を達
成するために以下に示す手段を用いている。

【００１１】本発明の第１の視点による磁気記憶装置
は、第１の方向に延在する第１の配線と、前記第１の配
線の上方に配置された記憶素子と、前記記憶素子上に配
置され、前記第１の方向と異なる第２の方向に延在する
第２の配線と、前記第２の配線の側面及び前記記憶素子
の側面に形成された第１の磁気シールド層とを具備す
る。

【００１２】本発明の第２の視点による磁気記憶装置の
製造方法は、第１の方向に延在する第１の配線を形成す
る工程と、前記第１の配線の上方に記憶素子を選択的に
形成する工程と、前記記憶素子の周囲に第１の絶縁層を
形成する工程と、前記第１の絶縁層及び前記記憶素子上
に、前記第１の方向と異なる第２の方向に延在する第２
の配線を形成する工程と、前記第２の配線をマスクとし
て用いて、前記第２の配線で覆われていない前記第１の
絶縁層を除去する工程と、前記第１及び第２の配線及び
前記記憶素子を覆うように、前記第２の配線間を跨いで
第１の磁気シールド層を形成する工程とを具備する。

【００１３】

【発明の実施の形態】本発明の実施の形態は、トンネル
磁気抵抗（ＴＭＲ：Tunneling Magneto Resistive）効
果を用いたＭＴＪ(Magnetic Tunneling Junction)素子
を記憶素子として用いた磁気記憶装置（ＭＲＡＭ：Magn
etic Random Access Memory）に関するものである。

【００１４】本発明の実施の形態を以下に図面を参照し
て説明する。この説明に際し、全図にわたり、共通する
部分には共通する参照符号を付す。

【００１５】［第１の実施形態］第１の実施形態は、磁
気シールド層をＭＴＪ素子及び第２の配線を覆うように
隣接する第２の配線を跨いで形成した構造であり、ま
た、スイッチング素子は用いない例である。

【００１６】図１（ａ）は、本発明の第１の実施形態に
係る磁気記憶装置の斜視図を示す。図１（ｂ）は、図１
（ａ）に示すIＢ−IＢ線に沿った磁気記憶装置の断面図
を示す。図１（ｃ）は、図１（ａ）に示すIＣ−IＣ線に
沿った磁気記憶装置の断面図を示す。以下に、第１の実
施形態に係る磁気記憶装置の構造について説明する。

【００１７】図１（ａ）、１（ｂ）、１（ｃ）に示すよ
うに、第１の実施形態に係る磁気記憶装置は、第１の配
線１３と第２の配線２０とが互いに異なる方向に延在さ
れ、これら第１及び第２の配線１３、２０間の第１及び
第２の配線１３、２０の交点に、第１及び第２の配線１
３、２０に電気的に接続するＭＴＪ素子１８が配置され
ている。そして、ＭＴＪ素子１８の側面、第２の配線２
０の上面及び側面を覆うように磁気シールド層２１が形
成され、この磁気シールド層２１は隣接する第２の配線
２０を跨いで連続して形成されている。

【００１８】ここで、ＭＴＪ素子１８における第１の配
線１３の延在方向の幅Ｘは第２の配線２０の幅と等し
く、ＭＴＪ素子１８における第２の配線２０の延在方向
の幅Ｙは第１の配線１３の幅と等しい。従って、ＭＴＪ
素子１８の第２の配線２０の延在方向における側面と、
第２の配線２０の延在方向における側面とは、ほぼ段差
のない平面となっている。そして、磁気シールド層２１
は、この平面を覆うように形成されている。また、層間
絶縁膜１９はＭＴＪ素子１８間を埋め込み、この層間絶
縁膜１９とＭＴＪ素子１８の膜厚はほぼ等しくなってい
る。

【００１９】このような第１の実施形態の場合、磁気シ
ールド層２１は隣接する第２の配線２０間を跨ぐように
連続して形成するため、磁気シールド層２１は絶縁性の
材料を用いることが望ましい。これは、導電性の材料か
らなる磁気シールド層２１を第２の配線２０間を跨ぐよ
うに連続して形成すると、この磁気シールド層２１を介
して隣接する第２の配線２０が電気的に接続されたり、
セル毎に分離されたＭＴＪ素子１８が電気的に接続され
たりするからである。

【００２０】つまり、磁気シールド層２１は、絶縁性の
磁性層である。この絶縁性の磁性層の材料としては、例
えば、絶縁性のフェライトや、（Ｆｅ、Ｃｏ）−（Ｂ、
Ｓｉ、Ｈｆ、Ｚｒ、Ｓｍ、Ｔａ、Ａｌ）−（Ｆ、Ｏ、
Ｎ）系などの金属−非金属ナノグラニュラー膜があげら
れる。具体的に、絶縁性のフェライトは、例えば、Ｍｎ
−Ｚｎ−フェライト、Ｎｉ−Ｚｎ−フェライト、ＭｎＦ
ｅＯ、ＣｕＦｅＯ、ＦｅＯ、ＮｉＦｅＯのうち少なくと
も１つ以上の材料からなる。

【００２１】また、第１の実施形態では、第１及び第２
の配線１３、２０は直交するように配置され、大規模な
セルアレイを形成するのに適した構造となっているが、
第１及び第２の配線１３、２０が異なる方向に延在して
いれば直交していなくてもよい。

【００２２】また、ＭＴＪ素子１８は、磁化の向きが固
定された磁化固着層（磁性層）１４と、トンネル接合層
（非磁性層）１５と、磁化の向きが反転する磁気記録層
（磁性層）１６との３層で構成されている。ここで、磁
化固着層１４と磁気記録層１６の位置は入れ替えてもよ
く、ＭＴＪ素子１８は、１層のトンネル接合層１５から
なる１重トンネル接合構造であっても、２層のトンネル
接合層１５からなる２重トンネル接合構造であってもよ
い。以下、１重トンネル接合構造や２重トンネル接合構
造のＭＴＪ素子１８の例について説明する。

【００２３】図２（ａ）に示す１重トンネル接合構造の
ＭＴＪ素子１８は、テンプレート層１０１、初期強磁性
層１０２、反強磁性層１０３、基準強磁性層１０４が順
に積層された磁化固着層１４と、この磁化固着層１４上
に形成されたトンネル接合層１５と、このトンネル接合
層１５上に自由強磁性層１０５、接点層１０６が順に積
層された磁気記録層１６とからなる。

【００２４】図２（ｂ）に示す１重トンネル接合構造の
ＭＴＪ素子１８は、テンプレート層１０１、初期強磁性
層１０２、反強磁性層１０３、強磁性層１０４′、非磁
性層１０７、強磁性層１０４″が順に積層された磁化固
着層１４と、この磁化固着層１４上に形成されたトンネ
ル接合層１５と、このトンネル接合層１５上に強磁性層
１０５′、非磁性層１０７、強磁性層１０５″、接点層
１０６が順に積層された磁気記録層１６とからなる。

【００２５】尚、図２（ｂ）に示すＭＴＪ素子１８で
は、磁化固着層１４内の強磁性層１０４′、非磁性層１
０７、強磁性層１０４″からなる３層構造と、磁気記録
層１６内の強磁性層１０５′、非磁性層１０７、強磁性
層１０５″からなる３層構造とを導入することで、図２
（ａ）に示すＭＴＪ素子１８よりも、強磁性内部の磁極
の発生を抑制し、より微細化に適したセル構造が提供で
きる。

【００２６】図３（ａ）に示す２重トンネル接合構造の
ＭＴＪ素子１８は、テンプレート層１０１、初期強磁性
層１０２、反強磁性層１０３、基準強磁性層１０４が順
に積層された第１の磁化固着層１４ａと、この第１の磁
化固着層１４ａ上に形成された第１のトンネル接合層１
５ａと、この第１のトンネル接合層１５ａ上に形成され
た磁気記録層１６と、この磁気記録層１６上に形成され
た第２のトンネル接合層１５ｂと、この第２のトンネル
接合層１５ｂ上に基準強磁性層１０４、反強磁性層１０
３、初期強磁性層１０２、接点層１０６が順に積層され
た第２の磁化固着層１４ｂとからなる。

【００２７】図３（ｂ）に示す２重トンネル接合構造の
ＭＴＪ素子１８は、テンプレート層１０１、初期強磁性
層１０２、反強磁性層１０３、基準強磁性層１０４が順
に積層され第１の磁化固着層１４ａと、この第１の磁化
固着層１４ａ上に形成された第１のトンネル接合層１５
ａと、この第１のトンネル接合層１５ａ上に強磁性層１
６′、非磁性層１０７、強磁性層１６″の３層構造によ
って順に積層された磁気記録層１６と、この磁気記録層
１６上に形成された第２のトンネル接合層１５ｂと、こ
の第２のトンネル接合層１５ｂ上に強磁性層１０４′、
非磁性層１０７、強磁性層１０４″、反強磁性層１０
３、初期強磁性層１０２、接点層１０６が順に積層され
た第２の磁化固着層１４ｂとからなる。

【００２８】尚、図３（ｂ）に示すＭＴＪ素子１８で
は、磁気記録層１６を構成する強磁性層１６′、非磁性
層１０７、強磁性層１６″の３層構造と、第２の磁化固
着層１４ｂ内の強磁性層１０４′、非磁性層１０７、強
磁性層１０４″からなる３層構造とを導入することで、
図３（ａ）に示すＭＴＪ素子１８よりも、強磁性内部の
磁極の発生を抑制し、より微細化に適したセル構造が提
供できる。

【００２９】このような２重トンネル接合構造のＭＴＪ
素子１８は、１重トンネル接合構造のＭＴＪ素子１８よ
りも、同じ外部バイアスを印加したときのＭＲ（Magnet
o Resistive）比（“１”の状態と“０”の状態の抵抗
の変化率）の劣化が少なく、より高いバイアスで動作で
きる。すなわち、２重トンネル接合構造は、セル内の情
報を読み出す際に有利となる。

【００３０】このような１重トンネル接合構造又は２重
トンネル接合構造のＭＴＪ素子１８は、例えば以下の材
料を用いて形成される。

【００３１】磁化固着層１４、１４ａ、１４ｂ及び磁気
記録層１６の材料には、例えば、Ｆｅ，Ｃｏ，Ｎｉ又は
それらの合金、スピン分極率の大きいマグネタイト、Ｃ
ｒＯ ₂，ＲＸＭｎＯ_3-y（Ｒ；希土類、Ｘ；Ｃａ，Ｂ
ａ，Ｓｒ）などの酸化物の他、ＮｉＭｎＳｂ，ＰｔＭｎ
Ｓｂなどのホイスラー合金などを用いることが好まし
い。また、これら磁性体には、強磁性を失わないかぎ
り、Ａｇ，Ｃｕ，Ａｕ，Ａｌ，Ｍｇ，Ｓｉ，Ｂｉ，Ｔ
ａ，Ｂ，Ｃ，Ｏ，Ｎ，Ｐｄ，Ｐｔ，Ｚｒ，Ｉｒ，Ｗ，Ｍ
ｏ，Ｎｂなどの非磁性元素が多少含まれていてもよい。

【００３２】磁化固着層１４、１４ａ、１４ｂの一部を
構成する反強磁性層１０３の材料には、Ｆｅ−Ｍｎ，Ｐ
ｔ−Ｍｎ，Ｐｔ−Ｃｒ−Ｍｎ，Ｎｉ−Ｍｎ，Ｉｒ−Ｍ
ｎ，ＮｉＯ，Ｆｅ₂Ｏ₃などを用いることが好ましい。

【００３３】トンネル接合層１５、１５ａ、１５ｂの材
料には、Ａｌ₂Ｏ₃，ＳｉＯ₂，ＭｇＯ，ＡｌＮ，Ｂｉ
₂Ｏ₃，ＭｇＦ₂，ＣａＦ₂，ＳｒＴｉＯ₂，ＡｌＬａ
Ｏ₃などの様々な誘電体を使用することができる。これ
らの誘電体には、酸素、窒素、フッ素欠損が存在してい
てもよい。

【００３４】図４（ａ）、４（ｂ）、４（ｃ）乃至図９
（ａ）、９（ｂ）、９（ｃ）は、本発明の第１の実施形
態に係る磁気記憶装置の製造工程を示す。以下に、第１
の実施形態に係る磁気記憶装置の製造方法について説明
する。

【００３５】まず、図４（ａ）、４（ｂ）、４（ｃ）に
示すように、半導体基板１１上に第１の層間絶縁膜１２
及び第１の配線１３が形成される。具体的には、ＲＩＥ
（Reactive Ion Etching）を用いて第１の配線１３が所
望のパターンに形成された後、この第１の配線１３上に
第１の層間絶縁膜１２が形成され、この第１の層間絶縁
膜１２が第１の配線１３の表面が露出するまでＣＭＰ
（Chemical MechanicalPolish）又はエッチバック法を
用いて平坦化される。

【００３６】次に、図５（ａ）、５（ｂ）、５（ｃ）に
示すように、第１の層間絶縁膜１２及び第１の配線１３
上に磁化固着層１４が堆積され、この磁化固着層１４上
にトンネル接合層１５が堆積され、このトンネル接合層
１５上に磁気記録層１６が堆積される。これにより、磁
化固着層１４とトンネル接合層１５と磁気記録層１６と
からなるＴＭＲ材料層１７が形成される。

【００３７】次に、図６（ａ）、６（ｂ）、６（ｃ）に
示すように、マスク材（図示せず）を用いて、ＴＭＲ材
料層１７が選択的にエッチングされ、セル毎に分離され
た島状のＭＴＪ素子１８が形成される。次に、第１の層
間絶縁膜１２、ＭＴＪ素子１８及び第１の配線１３上に
第２の層間絶縁膜１９が形成され、この第２の層間絶縁
膜１９がＭＴＪ素子１８の表面が露出するまでＣＭＰ又
はエッチバック法を用いて平坦化される。

【００３８】次に、図７（ａ）、７（ｂ）、７（ｃ）に
示すように、ＭＴＪ素子１８及び第２の層間絶縁膜１９
上に、第１の配線１３の延在方向と直交するように、第
２の配線２０が形成される。

【００３９】次に、図８（ａ）、８（ｂ）、８（ｃ）に
示すように、第２の配線２０をマスクとして用いて、第
２の配線２０間に露出している第２の層間絶縁膜１９
が、第１の層間絶縁膜１２及び第１の配線１３が露出ま
で除去される。

【００４０】次に、図９（ａ）、９（ｂ）、９（ｃ）に
示すように、第２の配線２０、第１の層間絶縁膜１２及
び第１の配線１３上に、磁気シールド層２１が形成され
る。この際、磁気シールド層２１の膜厚は、第２の配線
２０間のスペースＳの１／２以下にすることが望まし
い。これは、隣接する第２の配線２０の側面を覆う磁気
シールド層２１が接してしまうことを防止するためであ
る。

【００４１】次に、図１（ａ）、１（ｂ）、１（ｃ）に
示すように、磁気シールド層２１上に第３の層間絶縁膜
２２が堆積される。これにより、ＭＲＡＭのメモリセル
アレイ部が完成する。

【００４２】以上のようなＭＴＪ素子１８を記憶素子と
して用いたＭＲＡＭでは、次のように、データの書き込
み及び読み出しが行われる。

【００４３】まず、データの書き込みは、選択された第
１及び第２の配線１３、２０の双方に書き込み電流を流
して電流磁界をそれぞれ発生させ、この２つの電流磁界
の合成磁界を第１及び第２の配線１３、２０の交点に位
置するＭＴＪ素子１８に印加する。これにより、磁化固
着層１４よりも磁化の反転閾値が低い磁気記録層１６の
磁化が反転し、磁気固着層１４と磁気記録層１６の磁化
の方向が互いに平行となる状態（例えば“０”の状
態）、若しくは、互いに反平行となる状態（例えば
“１”の状態）が作り出される。

【００４４】一方、データの読み出しは、“０”の状態
又は１”の状態が書き込まれたＭＴＪ素子１８に電流を
流し、このＭＴＪ素子１８の抵抗値の違いによって
“１”、“０”のデータが判断される。

【００４５】上記第１の実施形態によれば、第２の配線
２０の上面及び側面、そして第２の配線２０を用いてデ
ータが書き込まれるＭＴＪ素子１８の側面は、磁気シー
ルド層２１で覆われている。このため、磁気シールド層
２１が十分にヨークとしての効果を発揮し、第２の配線
２０の作る電流磁界を選択セルに効率的に印加すること
ができる。従って、書きこみ電流が低減できるため、消
費電力を低減することが可能なＭＲＡＭを提供できる。

【００４６】また、磁気シールド層２１で第２の配線２
０及びＭＴＪ素子１８を覆うことにより、第１の配線１
３の延在方向に配置された隣接するＭＴＪ素子１８への
漏れ磁界をより効率的に遮断することができる。従っ
て、誤った書き込みを抑制することができる。

【００４７】また、絶縁性の磁気シールド層２１を用い
ることにより、隣接する第２の配線２０間で磁気シール
ド層２１を分断する必要がなくなる。これにより、第２
の配線２０間の距離を大きく保つ必要がないため、メモ
リセルの微細化を図ることができる。

【００４８】また、記憶素子としてＭＴＪ素子１８を用
いている。このため、２つの磁性層とこれら磁性層に挟
まれた導体層とからなるＧＭＲ（Giant Magneto Resist
ive）素子を用いた場合よりも、大きな読出し信号が得
られ、読出し動作の高速化を図ることができる。

【００４９】また、第１及び第２の配線１３、２０と、
ＭＴＪ素子１８と、第２の層間絶縁膜１９とが、自己整
合的に形成されることにより、微細化に適したＭＲＡＭ
を提供することができる。

【００５０】［第２の実施形態］第２の実施形態は、磁
気シールド層をＭＴＪ素子及び第２の配線を覆うように
隣接する第２の配線を跨いで形成した構造であり、ま
た、スイッチング素子としてダイオードを用いた例であ
る。

【００５１】図１０（ａ）、１０（ｂ）は、本発明の第
２の実施形態に係る磁気記憶装置の断面図を示す。ここ
で、図１０（ａ）は、第１の配線の延在方向に沿った磁
気記憶装置の断面図を示し、図１０（ｂ）は、第２の配
線の延在方向に沿った磁気記憶装置の断面図を示す。以
下に、第２の実施形態に係る磁気記憶装置の構造につい
て説明する。尚、第１の実施形態と異なる構造のみ説明
する。

【００５２】図１０（ａ）、１０（ｂ）に示すように、
第２の実施形態は、第１の配線１３とＭＴＪ素子１８と
の間に、読み出し電流用のスイッチング素子としてダイ
オード３２を設けている。このダイオード３２は、ＭＴ
Ｊ素子１８とほぼ同じ形状となっている。つまり、ダイ
オード３２の第２の配線２０の延在方向における側面
と、ＭＴＪ素子１８の第２の配線２０の延在方向におけ
る側面と、第２の配線２０の延在方向における側面と
は、ほぼ段差のない平面となっている。そして、磁気シ
ールド層２１は、この平面及び第２の配線２０の上面
に、隣接する第２の配線２０を跨いで連続して形成され
ている。

【００５３】尚、磁気シールド層２１は、少なくとも第
２の配線２０及びＭＴＪ素子１８の側面に形成されてい
ればよく、ダイオード３２の側面には必ずしも形成する
必要はない。また、磁気シールド層２１は隣接する第２
の配線２０間を跨ぐように連続して形成するため、磁気
シールド層２１は絶縁性の材料を用いることが望まし
い。

【００５４】図１１（ａ）、１１（ｂ）乃至図１５
（ａ）、１５（ｂ）は、本発明の第２の実施形態に係る
磁気記憶装置の製造工程の断面図を示す。以下に、第２
の実施形態に係る磁気記憶装置の製造方法について説明
する。尚、第１の実施形態と同様の工程については簡単
に説明する。

【００５５】まず、図１１（ａ）、１１（ｂ）に示すよ
うに、半導体基板１１上に第１の層間絶縁膜１２及び第
１の配線１３が形成される。

【００５６】次に、図１２（ａ）、１２（ｂ）に示すよ
うに、第１の層間絶縁膜１２及び第１の配線１３上にダ
イオード材料層３１が形成される。次に、ダイオード材
料層３１上に、磁化固着層１４とトンネル接合層１５と
磁気記録層１６とからなるＴＭＲ材料層１７が形成され
る。

【００５７】次に、図１３（ａ）、１３（ｂ）に示すよ
うに、マスク材（図示せず）を用いて、ＴＭＲ材料層１
７及びダイオード材料層３１が選択的にエッチングさ
れ、セル毎に分離された島状のＭＴＪ素子１８及びダイ
オード３２が形成される。次に、ＭＴＪ素子１８及び第
１の配線１３上に第２の層間絶縁膜１９が形成され、こ
の第２の層間絶縁膜１９がＭＴＪ素子１８の表面が露出
するまでＣＭＰ又はエッチバック法を用いて平坦化され
る。

【００５８】次に、図１４（ａ）、１４（ｂ）に示すよ
うに、ＭＴＪ素子１８及び第２の層間絶縁膜１９上に、
第１の配線１３の延在方向と直交するように、第２の配
線２０が形成される。

【００５９】次に、図１５（ａ）、１５（ｂ）に示すよ
うに、第２の配線２０をマスクとして用いて、第２の配
線２０間に露出している第２の層間絶縁膜１９が、第１
の層間絶縁膜１２及び第１の配線１３が露出まで除去さ
れる。次に、第２の配線２０、第１の層間絶縁膜１２及
び第１の配線１３上に、磁気シールド層２１が形成され
る。

【００６０】次に、図１０（ａ）、１０（ｂ）に示すよ
うに、磁気シールド層２１上に第３の層間絶縁膜２２が
堆積される。これにより、ＭＲＡＭのメモリセルアレイ
部が完成する。

【００６１】上記第２の実施形態によれば、第１の実施
形態と同様の効果を得ることができるだけでなく、さら
に、次のような効果を有する。

【００６２】第１の実施形態では、マトリクス状のアレ
イ構造であるため、データの読み出し時に選択セル以外
にも電流が漏れるおそれがある。これにより、読み出し
信号のＳ／Ｎ比が劣化したり、読み出し速度が遅くなっ
たりするという問題が生じることもある。これに対し、
第２の実施形態では、スイッチング素子としてダイオー
ド３２を設けることで、ダイオード３２の整流性を利用
して選択セルのみに、読み出し電流を流すことができ
る。このため、読み出し信号のＳ／Ｎ比を改善すること
ができ、読み出し速度を向上することができる。

【００６３】尚、第２の実施形態において、ダイオード
３２は、第２の配線２０とＭＴＪ素子１８との間に配置
されてもよい。

【００６４】［第３の実施形態］第３の実施形態は、磁
気シールド層をＭＴＪ素子及び第２の配線を覆うように
隣接する第２の配線を跨いで形成した構造であり、ま
た、スイッチング素子としてトランジスタを用いた例で
ある。

【００６５】図１６（ａ）、１６（ｂ）は、本発明の第
３の実施形態に係る磁気記憶装置の断面図を示す。ここ
で、図１６（ａ）は、第１の配線の延在方向に沿った磁
気記憶装置の断面図を示し、図１６（ｂ）は、第２の配
線の延在方向に沿った磁気記憶装置の断面図を示す。以
下に、第３の実施形態に係る磁気記憶装置の構造につい
て説明する。尚、第１の実施形態と異なる構造のみ説明
する。

【００６６】図１６（ａ）、１６（ｂ）に示すように、
第３の実施形態は、読み出し電流用のスイッチング素子
としてＭＯＳＦＥＴ４４を設けている。つまり、ＭＯＳ
ＦＥＴ４４のソース／ドレイン拡散層４３に接続するコ
ンタクト４５が形成され、このコンタクト４５に接続す
るＭＴＪ素子１８の下部電極４８が形成されている。こ
の下部電極４８は、第１の配線１３と離間して形成さ
れ、ＭＴＪ素子１８に電気的に接続されている。そし
て、下部電極４８の第２の配線２０の延在方向における
側面と、ＭＴＪ素子１８の第２の配線２０の延在方向に
おける側面と、第２の配線２０の延在方向における側面
とは、ほぼ段差のない平面となっている。そして、磁気
シールド層２１は、この平面及び第２の配線２０の上面
に、隣接する第２の配線２０を跨いで連続して形成され
ている。

【００６７】尚、磁気シールド層２１は、少なくとも第
２の配線２０及びＭＴＪ素子１８の側面に形成されてい
ればよく、下部電極４８の側面には必ずしも形成する必
要はない。また、磁気シールド層２１は隣接する第２の
配線２０間を跨ぐように連続して形成するため、磁気シ
ールド層２１は絶縁性の材料を用いることが望ましい。

【００６８】図１７（ａ）、１７（ｂ）乃至図２１
（ａ）、２１（ｂ）は、本発明の第３の実施形態に係る
磁気記憶装置の製造工程の断面図を示す。以下に、第３
の実施形態に係る磁気記憶装置の製造方法について説明
する。尚、第１の実施形態と同様の工程については簡単
に説明する。

【００６９】まず、図１７（ａ）、１７（ｂ）に示すよ
うに、半導体基板１１上にゲート絶縁膜４１を介してゲ
ート電極４２が選択的に形成される。そして、このゲー
ト電極４２の両側の半導体基板１１内にソース／ドレイ
ン拡散層４３が形成される。これにより、スイッチング
素子としてのＭＯＳＦＥＴ４４が形成される。次に、第
１の層間絶縁膜１２及び第１の配線１３が形成され、こ
れら第１の層間絶縁膜１２及び第１の配線１３上に第４
の層間絶縁膜４６が形成される。さらに、ソース／ドレ
イン拡散層４３に接続するコンタクト４５が形成され
る。

【００７０】次に、図１８（ａ）、１８（ｂ）に示すよ
うに、第４の層間絶縁膜４６及びコンタクト４５上に下
部電極材料層４７が形成される。次に、下部電極材料層
４７上に、磁化固着層１４とトンネル接合層１５と磁気
記録層１６とからなるＴＭＲ材料層１７が形成される。

【００７１】次に、図１９（ａ）、１９（ｂ）に示すよ
うに、マスク材（図示せず）を用いて、ＴＭＲ材料層１
７が選択的にエッチングされ、セル毎に分離された島状
のＭＴＪ素子１８が形成される。次に、下部電極材料層
４７が選択的にエッチングされ、所望の形状の下部電極
４８が形成される。次に、ＭＴＪ素子１８、下部電極４
８及び第４の層間絶縁膜４６上に第２の層間絶縁膜１９
が形成され、この第２の層間絶縁膜１９がＭＴＪ素子１
８の表面が露出するまでＣＭＰ又はエッチバック法を用
いて平坦化される。

【００７２】次に、図２０（ａ）、２０（ｂ）に示すよ
うに、ＭＴＪ素子１８及び第２の層間絶縁膜１９上に、
第１の配線１３の延在方向と直交するように、第２の配
線２０が形成される。

【００７３】次に、図２１（ａ）、２１（ｂ）に示すよ
うに、第２の配線２０をマスクとして用いて、第２の配
線２０間に露出している第２の層間絶縁膜１９が、第４
の層間絶縁膜４６が露出まで除去される。次に、第２の
配線２０及び第４の層間絶縁膜４６上に、磁気シールド
層２１が形成される。

【００７４】次に、図１６（ａ）、１６（ｂ）に示すよ
うに、磁気シールド層２１上に第３の層間絶縁膜２２が
堆積される。これにより、ＭＲＡＭのメモリセルアレイ
部が完成する。

【００７５】上記第３の実施形態によれば、第１の実施
形態と同様の効果を得ることができるだけでなく、さら
に、次のような効果を有する。

【００７６】第１の実施形態では、マトリクス状のアレ
イ構造であるため、データの読み出し時に選択セル以外
にも電流が漏れるおそれがある。これにより、読み出し
信号のＳ／Ｎ比が劣化したり、読み出し速度が遅くなっ
たりするという問題が生じることがある。これに対し、
第３の実施形態では、スイッチング素子としてＭＯＳＦ
ＥＴ４４を設けることで、選択セルのみに読み出し電流
を流すことができる。このため、読み出し信号のＳ／Ｎ
比を改善することができ、読み出し速度を向上すること
ができる。

【００７７】さらに、読み出し用のスイッチがＭＯＳＦ
ＥＴ４４であるため、通常のＣＭＯＳプロセスとの整合
性が良く、第３の実施形態のようなメモリセルをロジッ
ク回路に混載する場合に適用が容易である。

【００７８】［第４の実施形態］第４の実施形態は、第
１の実施形態の変形例であり、磁気シールド層を第２の
配線毎に分断している例である。

【００７９】図２２（ａ）は、本発明の第４の実施形態
に係る磁気記憶装置の斜視図を示す。図２２（ｂ）は、
図２２（ａ）に示すXXIIＢ−XXIIＢ線に沿った磁気記憶
装置の断面図を示す。図２２（ｃ）は、図２２（ａ）に
示すXXIIＣ−XXIIＣ線に沿った磁気記憶装置の断面図を
示す。以下に、第４の実施形態に係る磁気記憶装置の構
造について説明する。尚、第１の実施形態と異なる構造
のみ説明する。

【００８０】図２２（ａ）、２２（ｂ）、２２（ｃ）に
示すように、第４の実施形態は、磁気シールド層２１ａ
が、第２の配線２０及びＭＴＪ素子１９の側面にのみ形
成されており、第２の配線２０上や隣接する第２の配線
２０間には形成されていない。つまり、磁気シールド層
２１ａは、第２の配線２０毎に分断されている。ここ
で、磁気シールド層２１ａは、ＭＴＪ素子１９の上下の
磁性層１４、１６がショートされることを防ぐために、
絶縁性の材料を用いることが望ましい。

【００８１】図２３（ａ）、２３（ｂ）、２３（ｃ）
は、本発明の第４の実施形態に係る磁気記憶装置の製造
工程の断面図を示す。以下に、第４の実施形態に係る磁
気記憶装置の製造方法について説明する。尚、第１の実
施形態と同様の工程については説明を省略する。

【００８２】まず、図２（ａ）、２（ｂ）、２（ｃ）乃
至図９（ａ）、９（ｂ）、９（ｃ）に示すように、第２
の配線２０及びＭＴＪ素子１８を覆うように、磁気シー
ルド層２１が形成される。

【００８３】次に、図２３（ａ）、２３（ｂ）、２３
（ｃ）に示すように、例えばＲＩＥのような垂直方向の
異方性エッチングによって、第２の配線２０の上面に形
成された磁気シールド層２１と、第２の配線２０間の第
１の層間絶縁膜１２及び第１の配線１３上に形成された
磁気シールド層２１とが除去される。これにより、ＭＴ
Ｊ素子１８の側面、第２の層間絶縁膜１９の側面及び第
２の配線２０の側面にのみ、磁気シールド層２１ａが残
存される。

【００８４】次に、図２２（ａ）、２２（ｂ）、２２
（ｃ）に示すように、磁気シールド層２１ａ、第２の配
線２０、第１の配線１３及び第１の層間絶縁膜１２上
に、第３の層間絶縁膜２２が堆積される。これにより、
ＭＲＡＭのメモリセルアレイ部が完成する。

【００８５】上記第４の実施形態によれば、第１の実施
形態と同様の効果を得ることができる。

【００８６】［第５の実施形態］第５の実施形態は、第
２の実施形態の変形例であり、磁気シールド層を第２の
配線毎に分断している例である。

【００８７】図２４（ａ）、２４（ｂ）は、本発明の第
５の実施形態に係る磁気記憶装置の断面図を示す。ここ
で、図２４（ａ）は、第１の配線の延在方向に沿った磁
気記憶装置の断面図を示し、図２４（ｂ）は、第２の配
線の延在方向に沿った磁気記憶装置の断面図を示す。以
下に、第５の実施形態に係る磁気記憶装置の構造につい
て説明する。尚、第２の実施形態と異なる構造のみ説明
する。

【００８８】図２４（ａ）、２４（ｂ）に示すように、
第５の実施形態は、磁気シールド層２１ａが、ダイオー
ド３２、第２の配線２０及びＭＴＪ素子１９の側面にの
み形成されており、第２の配線２０上や隣接する第２の
配線２０間には形成されていない。つまり、磁気シール
ド層２１ａは、第２の配線２０毎に分断されている。こ
こで、磁気シールド層２１ａは、ＭＴＪ素子１９の上下
の磁性層１４、１６がショートされることを防ぐため
に、絶縁性の材料を用いることが望ましい。

【００８９】尚、磁気シールド層２１ａは、少なくとも
第２の配線２０及びＭＴＪ素子１８の側面に形成されて
いればよく、ダイオード３２の側面には必ずしも形成す
る必要はない。

【００９０】図２５（ａ）、２５（ｂ）は、本発明の第
５の実施形態に係る磁気記憶装置の製造工程の断面図を
示す。以下に、第５の実施形態に係る磁気記憶装置の製
造方法について説明する。尚、第２の実施形態と同様の
工程については説明を省略する。

【００９１】まず、図１１（ａ）、１１（ｂ）乃至図１
５（ａ）、１５（ｂ）に示すように、ダイオード３２、
第２の配線２０及びＭＴＪ素子１８を覆うように、磁気
シールド層２１が形成される。

【００９２】次に、図２５（ａ）、２５（ｂ）に示すよ
うに、例えばＲＩＥのような垂直方向の異方性エッチン
グによって、第２の配線２０の上面に形成された磁気シ
ールド層２１と、第２の配線２０間の第１の層間絶縁膜
１２及び第１の配線１３上に形成された磁気シールド層
２１とが除去される。これにより、ダイオード３２の側
面、ＭＴＪ素子１８の側面、第２の層間絶縁膜１９の側
面及び第２の配線２０の側面にのみ、磁気シールド層２
１ａが残存される。

【００９３】次に、図２４（ａ）、２４（ｂ）に示すよ
うに、磁気シールド層２１ａ、第２の配線２０、第１の
配線１３及び第１の層間絶縁膜１２上に、第３の層間絶
縁膜２２が堆積される。これにより、ＭＲＡＭのメモリ
セルアレイ部が完成する。

【００９４】上記第５の実施形態によれば、第２の実施
形態と同様の効果を得ることができる。

【００９５】［第６の実施形態］第６の実施形態は、第
３の実施形態の変形例であり、磁気シールド層を第２の
配線毎に分断している例である。

【００９６】図２６（ａ）、２６（ｂ）は、本発明の第
６の実施形態に係る磁気記憶装置の断面図を示す。ここ
で、図２６（ａ）は、第１の配線の延在方向に沿った磁
気記憶装置の断面図を示し、図２６（ｂ）は、第２の配
線の延在方向に沿った磁気記憶装置の断面図を示す。以
下に、第６の実施形態に係る磁気記憶装置の構造につい
て説明する。尚、第３の実施形態と異なる構造のみ説明
する。

【００９７】図２６（ａ）、２６（ｂ）に示すように、
第６の実施形態は、磁気シールド層２１ａが、下部電極
４８、第２の配線２０及びＭＴＪ素子１９の側面にのみ
形成されており、第２の配線２０上や隣接する第２の配
線２０間には形成されていない。つまり、磁気シールド
層２１ａは、第２の配線２０毎に分断されている。ここ
で、磁気シールド層２１ａは、ＭＴＪ素子１９の上下の
磁性層１４、１６がショートされることを防ぐために、
絶縁性の材料を用いることが望ましい。

【００９８】尚、磁気シールド層２１ａは、少なくとも
第２の配線２０及びＭＴＪ素子１８の側面に形成されて
いればよく、下部電極４８の側面には必ずしも形成する
必要はない。

【００９９】図２７（ａ）、２７（ｂ）は、本発明の第
６の実施形態に係る磁気記憶装置の製造工程の断面図を
示す。以下に、第６の実施形態に係る磁気記憶装置の製
造方法について説明する。尚、第３の実施形態と同様の
工程については説明を省略する。

【０１００】まず、図１７（ａ）、１７（ｂ）乃至図２
１（ａ）、２１（ｂ）に示すように、下部電極４８、第
２の配線２０及びＭＴＪ素子１８を覆うように、磁気シ
ールド層２１が形成される。

【０１０１】次に、図２７（ａ）、２７（ｂ）に示すよ
うに、例えばＲＩＥのような垂直方向の異方性エッチン
グによって、第２の配線２０の上面に形成された磁気シ
ールド層２１と、第２の配線２０間の第１の層間絶縁膜
１２及び第１の配線１３上に形成された磁気シールド層
２１とが除去される。これにより、下部電極４８の側
面、ＭＴＪ素子１８の側面、第２の層間絶縁膜１９の側
面及び第２の配線２０の側面にのみ、磁気シールド層２
１ａが残存される。

【０１０２】次に、図２６（ａ）、２６（ｂ）に示すよ
うに、磁気シールド層２１ａ、第２の配線２０、第１の
配線１３及び第１の層間絶縁膜１２上に、第３の層間絶
縁膜２２が堆積される。これにより、ＭＲＡＭのメモリ
セルアレイ部が完成する。

【０１０３】上記第６の実施形態によれば、第３の実施
形態と同様の効果を得ることができる。

【０１０４】［第７の実施形態］第７の実施形態は、第
１の実施形態の変形例であり、第４の実施形態と同様に
磁気シールド層を第２の配線毎に分断し、かつ第２の配
線上にも磁気シールド層を設けている例である。

【０１０５】図２８は、本発明の第７の実施形態に係る
磁気記憶装置の断面図を示す。以下に、第７の実施形態
に係る磁気記憶装置の構造について説明する。尚、第１
の実施形態と異なる構造のみ説明する。

【０１０６】図２８に示すように、第７の実施形態に係
る磁気記憶装置は、第２の配線２０及びＭＴＪ素子１９
の側面に形成された第１の磁気シールド層２１ａと、第
２の配線２０上に形成された第２の磁気シールド層５１
とを具備している。つまり、隣接する第２の配線２０間
には形成されていないため、第４の実施形態と同様に、
磁気シールド層２１ａは、第２の配線２０毎に分断され
ている。ここで、第１の磁気シールド層２１ａは、ＭＴ
Ｊ素子１９の上下の磁性層１４、１６がショートされる
ことを防ぐために、絶縁性の材料を用いることが望まし
い。また、第２の磁気シールド層５１は、絶縁性の材料
に限られず、導電性の材料を用いることも可能である。

【０１０７】つまり、第２の磁気シールド層５１に導電
性の磁性層を用いた場合、この導電性の磁性層の材料と
しては、例えば、Ｎｉ−Ｆｅ合金、Ｃｏ−Ｆｅ合金、Ｃ
ｏ−Ｆｅ−Ｎｉ合金、Ｃｏ−（Ｚｒ、Ｈｆ、Ｎｂ、Ｔ
ａ、Ｔｉ）系のアモルファス材料、（Ｃｏ、Ｆｅ、Ｎ
ｉ）−（Ｓｉ、Ｂ）−（Ｐ、Ａｌ、Ｍｏ、Ｎｂ、Ｍｎ）
系のアモルファス材料があげられる。

【０１０８】図２９は、本発明の第７の実施形態に係る
磁気記憶装置の製造工程の断面図を示す。以下に、第７
の実施形態に係る磁気記憶装置の製造方法について説明
する。尚、第１の実施形態と同様の工程については説明
を省略する。

【０１０９】まず、図２（ａ）、２（ｂ）、２（ｃ）乃
至図８（ａ）、８（ｂ）、８（ｃ）に示すように、第２
の配線２０をマスクとして用いて、第２の配線２０間に
露出している第２の層間絶縁膜１９が、第１の層間絶縁
膜１２及び第１の配線１３が露出まで除去される。

【０１１０】次に、図２９に示すように、第２の配線２
０上に磁気シールド層５１が形成される。次に、磁気シ
ールド層５１、第２の配線２０及びＭＴＪ素子１８を覆
うように、磁気シールド層２１が形成される。

【０１１１】次に、図２８に示すように、例えばＲＩＥ
のような垂直方向の異方性エッチングによって、第２の
配線２０の上面に形成された磁気シールド層２１と、第
２の配線２０間の第１の層間絶縁膜１２及び第１の配線
１３上に形成された磁気シールド層２１とが除去され
る。これにより、ＭＴＪ素子１８の側面、第２の層間絶
縁膜１９の側面及び第２の配線２０の側面に磁気シール
ド層２１ａが残存されるとともに、第２の配線２０上に
磁気シールド層５１が残存される。次に、磁気シールド
層５１、第１の配線１３及び第１の層間絶縁膜１２上
に、第３の層間絶縁膜２２が堆積される。これにより、
ＭＲＡＭのメモリセルアレイ部が完成する。

【０１１２】上記第７の実施形態によれば、第１の実施
形態と同様の効果を得ることができる。

【０１１３】さらに、第４の実施形態と同様に、磁気シ
ールド層２１ａ、５１は、隣接する第２の配線２０毎に
分離しているため、磁気シールド層５１の材料は、絶縁
性の材料に限られず、導電性の材料を用いることもでき
る。このため、磁気シールド層５１の材料の選択性を向
上させることができる。

【０１１４】また、第７の実施形態では、第２の配線２
０上にも磁気シールド層５１が形成されているため、第
４の実施形態よりも、誤書き込みの抑制や選択セルへの
磁場集中の効果を高めることができる。

【０１１５】尚、第７の実施形態は、第１の実施形態の
構造に適用したが、これに限定されない。例えば、図３
０（ａ）、３０（ｂ）に示すように、上記第２の実施形
態のようにスイッチング素子としてダイオード３２を備
えた磁気記憶装置に適用することも可能であるし、例え
ば、図３１（ａ）、３１（ｂ）に示すように、上記第３
の実施形態のようにスイッチング素子としてＭＯＳＦＥ
Ｔ４４を備えた磁気記憶装置に適用することも可能であ
る。

【０１１６】［第８の実施形態］第８の実施形態は、第
１の実施形態の変形例であり、第２の配線及びＭＴＪ素
子の側面を絶縁層で覆い、磁気シールド層を隣接する第
２の配線を跨いで形成した例である。

【０１１７】図３２は、本発明の第８の実施形態に係る
磁気記憶装置の断面図を示す。以下に、第８の実施形態
に係る磁気記憶装置の構造について説明する。尚、第１
の実施形態と異なる構造のみ説明する。

【０１１８】図３２に示すように、第８の実施形態に係
る磁気記憶装置は、第２の配線２０及びＭＴＪ素子１９
の側面には側壁絶縁層６１が形成され、第２の配線２０
上には磁気シールド層５１が形成され、これら側壁絶縁
層６１及び磁気シールド層５１を覆うように磁気シール
ド層２１が形成されている。つまり、第８の実施形態で
は、側壁絶縁層６１を設けることで、隣接する第２の配
線２０及びＭＴＪ素子１８を電気的に分離できるため、
磁気シールド層２１が隣接する第２の配線２０を跨いで
連続して形成されている。

【０１１９】ここで、磁気シールド層５１に例えば絶縁
性の材料を用いた場合は、磁気シールド層２１には、絶
縁性の材料に限られず、導電性の材料を用いることも可
能である。一方、磁気シールド層５１に例えば導電性の
材料を用いた場合は、隣接する第２の配線２０がショー
トすることを防止するために、磁気シールド層２１には
絶縁性の材料を用いることが望ましい。

【０１２０】尚、第２の配線２０上の磁気シールド層５
１は必ずしも形成する必要はなく、第２の配線２０上に
磁気シールド層２１を直接形成してもよい。

【０１２１】図３３は、本発明の第８の実施形態に係る
磁気記憶装置の製造工程の断面図を示す。以下に、第８
の実施形態に係る磁気記憶装置の製造方法について説明
する。尚、第１の実施形態と同様の工程については説明
を省略する。

【０１２２】まず、図２（ａ）、２（ｂ）、２（ｃ）乃
至図８（ａ）、８（ｂ）、８（ｃ）に示すように、第２
の配線２０をマスクとして用いて、第２の配線２０間に
露出している第２の層間絶縁膜１９が、第１の層間絶縁
膜１２及び第１の配線１３が露出まで除去される。

【０１２３】次に、図３３に示すように、第２の配線２
０上に磁気シールド層５１が形成される。次に、第２の
層間絶縁膜１９（図示せず）、第２の配線２０及びＭＴ
Ｊ素子１８の側面に側壁絶縁膜６１が形成される。

【０１２４】次に、図３２に示すように、磁気シールド
層５１及び側壁絶縁膜６１を覆うように、磁気シールド
層２１が形成される。次に、磁気シールド層２１上に、
第３の層間絶縁膜２２が堆積される。これにより、ＭＲ
ＡＭのメモリセルアレイ部が完成する。

【０１２５】上記第８の実施形態によれば、第１の実施
形態と同様の効果を得ることができる。

【０１２６】さらに、第８の実施形態では、第２の配線
２０及びＭＴＪ素子１８の側面を側壁絶縁層６１で覆っ
ている。このため、磁気シールド層２１を隣接する第２
の配線２０を跨いで連続して形成した場合であっても、
磁気シールド層２１の材料は、絶縁性の材料に限定され
ることなく、導電性の材料を用いることもできる。この
ため、磁気シールド層２１の材料の選択性を向上させる
ことができる。

【０１２７】尚、第８の実施形態は、第１の実施形態の
構造に適用したが、これに限定されない。例えば、図３
４（ａ）、３４（ｂ）に示すように、上記第２の実施形
態のようにスイッチング素子としてダイオード３２を備
えた磁気記憶装置に適用することも可能であるし、例え
ば、図３５（ａ）、３５（ｂ）に示すように、上記第３
の実施形態のようにスイッチング素子としてＭＯＳＦＥ
Ｔ４４を備えた磁気記憶装置に適用することも可能であ
る。

【０１２８】また、図３０、図３４（ａ）、３４
（ｂ）、図３５（ａ）、３５（ｂ）において、磁気シー
ルド層２１は、隣接する第２の配線２０を跨いで連続し
て形成されているが、これに限定されない。例えば、図
３６、図３７（ａ）、３７（ｂ）、図３８（ａ）、３８
（ｂ）に示すように、隣接する第２の配線２０間及び磁
気シールド層５１上の磁気シールド層２１を除去し、磁
気シールド層２１を第２の配線２０毎に分断してもよ
い。この場合、磁気シールド層２１、５１は、絶縁性の
材料及び導電性の材料のどちらの材料でも用いることが
可能である。

【０１２９】［第９の実施形態］第９の実施形態は、第
１の実施形態の変形例であり、ＭＴＪ素子の側面を絶縁
層で覆い、磁気シールド層を隣接する第２の配線を跨い
で形成した例である。

【０１３０】図３９は、本発明の第９の実施形態に係る
磁気記憶装置の断面図を示す。以下に、第９の実施形態
に係る磁気記憶装置の構造について説明する。尚、第１
の実施形態と異なる構造のみ説明する。

【０１３１】図３９に示すように、第９の実施形態に係
る磁気記憶装置は、第２の配線２０の幅がＭＴＪ素子１
８の幅よりも大きくなっており、第２の配線２０の側面
よりも窪んだＭＴＪ素子１９の側面には側壁絶縁層１９
ａが形成されている。そして、側壁絶縁層１９ａ及び第
２の配線２０を覆うように磁気シールド層２１が形成さ
れ、この磁気シールド層２１は隣接する第２の配線２０
を跨いで連続して形成されている。

【０１３２】尚、第９の実施形態では、導電性の材料か
らなる磁気シールド層２１を隣接する第２の配線２０を
跨いで形成した場合、第１の配線１３の延在方向に隣接
するＭＴＪ素子１８は側壁絶縁膜１９ａによって電気的
に分離されているが、隣接する第２の配線２０は電気的
に分離されていない。このため、第９の実施形態では、
磁気シールド層２１には、絶縁性の材料を用いることが
望ましい。

【０１３３】図４０は、本発明の第９の実施形態に係る
磁気記憶装置の製造工程の断面図を示す。以下に、第９
の実施形態に係る磁気記憶装置の製造方法について説明
する。尚、第１の実施形態と同様の工程については説明
を省略する。

【０１３４】まず、図２（ａ）、２（ｂ）、２（ｃ）乃
至図６（ａ）、６（ｂ）、６（ｃ）に示すように、セル
毎に分離された島状のＭＴＪ素子１８が形成される。次
に、ＭＴＪ素子１８及び第１の配線１３上に第２の層間
絶縁膜１９が形成され、この第２の層間絶縁膜１９がＭ
ＴＪ素子１８の表面が露出するまでＣＭＰ又はエッチバ
ック法を用いて平坦化される。

【０１３５】次に、図４０に示すように、ＭＴＪ素子１
８及び第２の層間絶縁膜１９上に、第１の配線１３の延
在方向と直交するように、第２の配線２０が形成され
る。ここで、第２の配線２０は、第２の配線２０の幅が
ＭＴＪ素子１８の幅よりも大きくなるように形成され
る。

【０１３６】次に、図３９に示すように、第２の配線２
０をマスクとして用いて、第２の配線２０間に露出して
いる第２の層間絶縁膜１９が、第１の層間絶縁膜１２及
び第１の配線１３が露出まで除去される。これにより、
ＭＴＪ素子１８の側面には、第２の層間絶縁膜１９から
なる側壁絶縁層１９ａが形成される。次に、第２の配線
２０、第１の層間絶縁膜１２及び第１の配線１３上に、
磁気シールド層２１が形成される。次に、磁気シールド
層２１上に第３の層間絶縁膜２２が堆積される。これに
より、ＭＲＡＭのメモリセルアレイ部が完成する。

【０１３７】上記第９の実施形態によれば、第１の実施
形態と同様の効果を得ることができる。

【０１３８】尚、第９の実施形態は、第１の実施形態の
構造に適用したが、これに限定されない。例えば、図４
１（ａ）、４１（ｂ）に示すように、上記第２の実施形
態のようにスイッチング素子としてダイオード３２を備
えた磁気記憶装置に適用することも可能であるし、例え
ば、図４２（ａ）、４２（ｂ）に示すように、上記第３
の実施形態のようにスイッチング素子としてＭＯＳＦＥ
Ｔ４４を備えた磁気記憶装置に適用することも可能であ
る。

【０１３９】また、図３９、図４１（ａ）、４１
（ｂ）、図４２（ａ）、４２（ｂ）において、磁気シー
ルド層２１は、隣接する第２の配線２０を跨いで連続し
て形成されているが、これに限定されない。例えば、図
４３、図４４（ａ）、４４（ｂ）、図４５（ａ）、４５
（ｂ）に示すように、隣接する第２の配線２０間及び磁
気シールド層５１上の磁気シールド層２１を除去し、磁
気シールド層２１を第２の配線２０毎に分断してもよ
い。この場合、磁気シールド層２１は、絶縁性の材料及
び導電性の材料のどちらの材料でも用いることが可能で
ある。

【０１４０】また、図４３、図４４（ａ）、４４
（ｂ）、図４５（ａ）、４５（ｂ）において、第２の配
線２０上に磁気シールド層２１は残していないが、これ
に限定されない。例えば、図４６、図４７（ａ）、４７
（ｂ）、図４８（ａ）、４８（ｂ）に示すように、第２
の配線２０上に磁気シールド層５１を形成してもよい。
この場合、磁気シールド層２１、５１は、絶縁性の材料
及び導電性の材料のどちらの材料でも用いることが可能
である。これらの構造によれば、誤書き込みの抑制や選
択セルへの磁場集中の効果をさらに高めることができ
る。

【０１４１】［第１０の実施形態］第１０の実施形態
は、第１の実施形態と同様の構造であるが、ＭＴＪ素子
のパターニング方法が異なる。

【０１４２】図４９乃至図５２は、本発明の第１０の実
施形態に係る磁気記憶装置の製造工程の斜視図を示す。
以下に、第１０の実施形態に係る磁気記憶装置の製造方
法について説明する。尚、第１の実施形態と同様の工程
は簡単に説明する。

【０１４３】まず、図４９に示すように、第１の実施形
態と同様に、半導体基板１１上に第１の層間絶縁膜１２
及び第１の配線１３が形成される。次に、第１の層間絶
縁膜１２及び第１の配線１３上に、磁化固着層１４とト
ンネル接合層１５と磁気記録層１６とからなるＴＭＲ材
料層１７が形成される。次に、マスク材（図示せず）を
用いて、ＴＭＲ材料層１７が選択的にエッチングされ、
第１の配線１３の延在方向に延びる直線状のＴＭＲ材料
層１７が形成される。次に、ＴＭＲ材料層１７及び第１
の層間絶縁膜１２上に第２の層間絶縁膜１９が形成さ
れ、この第２の層間絶縁膜１９がＴＭＲ材料層１７の表
面が露出するまでＣＭＰ又はエッチバック法を用いて平
坦化される。

【０１４４】次に、図５０に示すように、ＴＭＲ材料層
１７及び第２の層間絶縁膜１９上に、第１の配線１３の
延在方向と直交するように、第２の配線２０が形成され
る。

【０１４５】次に、図５１に示すように、第２の配線２
０をマスクとして用いて、第２の配線２０間に露出して
いる第２の層間絶縁膜１９及びＴＭＲ材料層１７が、第
１の層間絶縁膜１２及び第１の配線１３が露出まで除去
される。これにより、セル毎に分離された島状のＭＴＪ
素子１８が形成される。

【０１４６】次に、図５２に示すように、第２の配線２
０、第１の層間絶縁膜１２及び第１の配線１３上に、磁
気シールド層２１が形成される。

【０１４７】その後は、第１の実施形態と同様に、図１
（ａ）、１（ｂ）、１（ｃ）に示すように、磁気シール
ド層２１上に第３の層間絶縁膜２２が堆積される。これ
により、ＭＲＡＭのメモリセルアレイ部が完成する。

【０１４８】上記第１０の実施形態によれば、第１の実
施形態と同様の効果を得ることができる。

【０１４９】さらに、第１０の実施形態では、ＭＴＪ素
子１８のパターニングは、まず直線状に加工し、続いて
第２の配線２０と自己整合的に加工することにより行わ
れる。このため、本来リソグラフィー技術のみでは実現
できない、例えば長方形のＭＴＪ素子１８を形成するこ
とが可能である。従って、例えば、磁化の反転閾値を下
げることにより、書き込みに必要な電流量を減少するこ
とができる。さらに、ＭＴＪ素子１８毎の形状のばらつ
きが抑制できるため、ＭＴＪ素子１８毎の書き込み電流
の閾値のばらつきを抑制できる。これにより、メモリセ
ル全体としての消費電力を抑え、書き込みの誤りが生じ
難いメモリを形成することが可能になる。

【０１５０】尚、上記第１０の実施形態に係る製造方法
は、第１の実施形態に適用して説明したが、第２の配線
とＭＴＪ素子の幅が等しくなる構造であれば、上記第２
乃至第８の実施形態にも適用することも可能である。

【０１５１】［第１１の実施形態］第１１の実施形態
は、第１乃至第３の実施形態の変形例であり、第２の配
線だけでなく第１の配線も磁気シールド層で覆う例であ
る。

【０１５２】図５３（ａ）、５３（ｂ）、５４（ａ）、
５４（ｂ）、５５（ａ）、５５（ｂ）は、本発明の第１
１の実施形態に係る磁気記憶装置の断面図を示す。ここ
で、図５３（ａ）、５３（ｂ）は、スイッチング素子を
設けない第１の実施形態の変形例を示し、図５４
（ａ）、５４（ｂ）は、スイッチング素子としてダイオ
ード３２を設けた第２の実施形態の変形例を示し、図５
５（ａ）、５５（ｂ）は、スイッチング素子としてトラ
ンジスタ４４を設けた第３の実施形態の変形例を示す。
以下に、第１１の実施形態に係る磁気記憶装置の構造に
ついて説明する。尚、第１の実施形態と異なる構造のみ
説明する。

【０１５３】図５３（ａ）、５３（ｂ）、５４（ａ）、
５４（ｂ）、５５（ａ）、５５（ｂ）に示すように、第
１１の実施形態に係る磁気記憶装置は、第１の配線１３
の底面及び側面にも、磁気シールド層６２が形成されて
いる。この磁気シールド層６２は、セル毎に分断されて
いるため、絶縁性の材料で形成してもよいし、導電性の
材料で形成してもよい。

【０１５４】尚、第１の配線１３がダマシン構造の場
合、磁気シールド層６２は、例えば次のような方法で形
成される。まず、絶縁膜１２内に第１の配線用の溝が形
成される。そして、この溝内に磁気シールド層６２が形
成され、この磁気シールド層６２上に第１の配線用の材
料層が形成される。その後、ＣＭＰ又はエッチバックに
より、磁気シールド層６２及び材料層が絶縁膜１２の表
面が露出するまで平坦化される。これにより、第１の配
線１３の底面及び側面に磁気シールド層６２が形成され
た構造がなし得る。

【０１５５】上記第１１の実施形態によれば、第１の実
施形態と同様の効果を得ることができる。

【０１５６】さらに、第１１の実施形態では、第１の配
線１３の底面及び側面が、磁気シールド層６２で覆われ
ている。このため、磁気シールド層６２が十分にヨーク
としての効果を発揮し、第１の配線１３の作る電流磁界
を選択セルに効率的に印加することができる。従って、
第１の配線１３に流す書きこみ電流を低減できるため、
消費電力をさらに低減することができる。

【０１５７】また、磁気シールド層６２で第１の配線１
３を覆うことにより、第２の配線２０の延在方向に配置
された隣接するＭＴＪ素子１８への漏れ磁界をより効率
的に遮断することができる。従って、誤書き込みを抑制
することができる。

【０１５８】また、磁気シールド層６２は、隣接する第
１の配線１３毎に分離している。従って、磁気シールド
層６２の材料は、絶縁性の材料に限られず、導電性の材
料を用いることもできるため、磁気シールド層６２の材
料の選択性を向上させることができる。

【０１５９】［第１２の実施形態］第１２の実施形態
は、第１１の実施形態の変形例であり、磁気シールド層
をバリアメタルで挟んだ構造である。

【０１６０】図５６（ａ）、５６（ｂ）、５７（ａ）、
５７（ｂ）、５８（ａ）、５８（ｂ）は、本発明の第１
２の実施形態に係る磁気記憶装置の断面図を示す。ここ
で、図５６（ａ）、５６（ｂ）は、スイッチング素子を
設けない第１の実施形態の変形例を示し、図５７
（ａ）、５７（ｂ）は、スイッチング素子としてダイオ
ード３２を設けた第２の実施形態の変形例を示し、図５
８（ａ）、５８（ｂ）は、スイッチング素子としてトラ
ンジスタ４４を設けた第３の実施形態の変形例を示す。
以下に、第１２の実施形態に係る磁気記憶装置の構造に
ついて説明する。尚、第１１の実施形態と異なる構造の
み説明する。

【０１６１】図５６（ａ）、５６（ｂ）、５７（ａ）、
５７（ｂ）、５８（ａ）、５８（ｂ）に示すように、第
１２の実施形態に係る磁気記憶装置は、第２の配線２０
の上面及び側面に形成された磁気シールド層２１をバリ
アメタル層６３，６４で挟み、第１の配線１３の底面及
び側面に形成された磁気シールド層６２をバリアメタル
層６５，６６で挟んでいる。

【０１６２】磁気シールド層２１，６２の内側に形成さ
れたバリアメタル層６３，６５は、例えば、Ｃｏ、Ｃｏ
Ｆｅのような材料が用いられる。一方、磁気シールド層
２１，６２の外側に形成されたバリアメタル層６４，６
６は、例えば、Ｔａ、ＴａＮ、ＴａＳｉＮのような材料
が用いられる。

【０１６３】尚、第１の配線１３がダマシン構造の場
合、磁気シールド層６２及びバリアメタル層６５，６６
は、例えば次のような方法で形成される。まず、絶縁膜
１２内に第１の配線用の溝が形成される。そして、この
溝内にバリアメタル層６６、磁気シールド層６２、バリ
アメタル層６５が順に形成され、この磁気シールド層６
２上に第１の配線用の材料層が形成される。その後、Ｃ
ＭＰ又はエッチバックにより、バリアメタル層６５，６
６、磁気シールド層６２及び材料層が絶縁膜１２の表面
が露出するまで平坦化される。これにより、バリアメタ
ル層６５，６６で挟まれた磁気シールド層６２が、第１
の配線１３の底面及び側面に形成される。

【０１６４】上記第１２の実施形態によれば、第１１の
実施形態と同様の効果を得ることができる。

【０１６５】さらに、第１２の実施形態では、磁気シー
ルド層２１，６２の内側及び外側にバリアメタル層６
３，６４，６５，６６を設けることで、次のような効果
がそれぞれ得られる。

【０１６６】バリアメタル層６３を第２の配線２０と磁
気シールド層２１との間に設けることで、磁気シールド
層２１と第２の配線２０とが反応することを抑制し、磁
気シールドの性能（ヨーク性能）を向上することがで
き、さらに第２の配線２０における配線抵抗の上昇も抑
制できる。

【０１６７】バリアメタル層６４を磁気シールド層２１
と層間絶縁膜２２との間に設けることで、磁気シールド
層２１と上層膜である層間絶縁膜２２との密着性を向上
することができ、さらに磁気シールド層２１のシールド
材料が層間絶縁膜２２に拡散することを防止できる。

【０１６８】バリアメタル層６５を第１の配線１３と磁
気シールド層６２との間に設けることで、磁気シールド
層６２と第１の配線１３とが反応することを抑制し、ヨ
ーク性能を向上することができ、さらに第１の配線１３
における配線抵抗の上昇も抑制できる。

【０１６９】バリアメタル層６６を磁気シールド層６２
と層間絶縁膜１２との間に設けることで、磁気シールド
層６２と下地である層間絶縁膜１２との密着性を向上す
ることができ、さらに磁気シールド層６２のシールド材
料が層間絶縁膜１２に拡散することを防止できる。

【０１７０】［第１３の実施形態］第１３の実施形態
は、スイッチング素子を用いない磁気記憶装置の変形例
である。

【０１７１】図５９、６０は、本発明の第１３の実施形
態に係る磁気記憶装置の斜視図を示す。以下に、第１３
の実施形態に係る磁気記憶装置の構造について説明す
る。尚、図５３（ａ）、５３（ｂ）の構造と異なる部分
を中心に説明する。

【０１７２】図５９に示す構造は、第１の配線１３が、
書き込みワード線１３ａと読み出しワード線１３ｂとに
分かれている。書き込みワード線１３ａは、第２の配線
（ビット線）２０と例えば直交するように延在され、Ｍ
ＴＪ素子１８と離間して配置されている。一方、読み出
しワード線１３ｂは、書き込みワード線１３ａと同一面
上に平行して延在され、下部金属層６７及びコンタクト
６８を介してＭＴＪ素子１８と接続されている。これら
書き込み及び読み出しワード線１３ａ、１３ｂの側面及
び底面には、磁気シールド層６２ａ、６２ｂがそれぞれ
形成されている。

【０１７３】図６０に示す構造も、第１の配線１３が、
書き込みワード線１３ａと読み出しワード線１３ｂとに
分かれている。書き込みワード線１３ａは、第２の配線
（ビット線）２０と例えば直交するように延在され、Ｍ
ＴＪ素子１８と離間して配置されている。この書き込み
ワード線１３ａの側面及び底面には、磁気シールド層６
２ａが形成されている。一方、読み出しワード線１３ｂ
は、書き込みワード線１３ａと平行して延在され、ＭＴ
Ｊ素子１８と書き込みワード線１３ａ間に配置され、Ｍ
ＴＪ素子１８に接している。

【０１７４】上記第１３の実施形態によれば、第１１の
実施形態と同様の効果を得ることができる。

【０１７５】さらに、第１３の実施形態では、第１の配
線１３が、書き込みワード線１３ａと読み出しワード線
１３ｂとに分かれている。このため、図５３（ａ）、５
３（ｂ）のような単純なクロスポイント構造と比べて、
読み出し信号を大きく取ることができ、読み出し速度を
向上することができる。

【０１７６】また、書き込み線と読み出し線が一部分離
されることにより、書き込み時にトンネル接合層１５に
かかる電圧バイアスをなくすことができ、信頼性の向上
を図ることができる。

【０１７７】また、第１３の実施形態では、スイッチ素
子がないことでセルサイズを小さくでき、多層化への展
開も容易になる。

【０１７８】その他、本発明は、上記各実施形態に限定
されるものではなく、実施段階ではその要旨を逸脱しな
い範囲で、種々に変形することが可能である。さらに、
上記実施形態には種々の段階の発明が含まれており、開
示される複数の構成要件における適宜な組み合わせによ
り種々の発明が抽出され得る。例えば、実施形態に示さ
れる全構成要件から幾つかの構成要件が削除されても、
発明が解決しようとする課題の欄で述べた課題が解決で
き、発明の効果の欄で述べられている効果が得られる場
合には、この構成要件が削除された構成が発明として抽
出され得る。

【０１７９】

【発明の効果】以上説明したように本発明によれば、誤
書き込みの抑制及び選択セルへの磁場集中が可能な磁気
記憶装置及びその製造方法を提供できる。

【図面の簡単な説明】

【図１】図１（ａ）は本発明の第１の実施形態に係わる
半導体記憶装置を示す斜視図、図１（ｂ）は図１（ａ）
のIＢ−IＢ線に沿った半導体記憶装置の断面図、図１
（ｃ）は図１（ａ）のIＣ−IＣ線に沿った半導体記憶装
置の断面図。

【図２】図２（ａ）、（ｂ）は、本発明の各実施形態に
係わる１重トンネル接合構造のＴＭＲ素子を示す断面
図。

【図３】図３（ａ）、（ｂ）は、本発明の各実施形態に
係わる２重トンネル接合構造のＴＭＲ素子を示す断面
図。

【図４】図４（ａ）は本発明の第１の実施形態に係わる
半導体記憶装置の製造工程を示す斜視図、図４（ｂ）は
図４（ａ）のIVＢ−IVＢ線に沿った半導体記憶装置の断
面図、図４（ｃ）は図４（ａ）のIVＣ−IVＣ線に沿った
半導体記憶装置の断面図。

【図５】図５（ａ）は、図４（ａ）に続く、本発明の第
１の実施形態に係わる半導体記憶装置の製造工程を示す
斜視図、図５（ｂ）は図５（ａ）のVＢ−VＢ線に沿った
半導体記憶装置の断面図、図５（ｃ）は図５（ａ）のV
Ｃ−VＣ線に沿った半導体記憶装置の断面図。

【図６】図６（ａ）は、図５（ａ）に続く、本発明の第
１の実施形態に係わる半導体記憶装置の製造工程を示す
斜視図、図６（ｂ）は図６（ａ）のVIＢ−VIＢ線に沿っ
た半導体記憶装置の断面図、図６（ｃ）は図６（ａ）の
VIＣ−VIＣ線に沿った半導体記憶装置の断面図。

【図７】図７（ａ）は、図６（ａ）に続く、本発明の第
１の実施形態に係わる半導体記憶装置の製造工程を示す
斜視図、図７（ｂ）は図７（ａ）のVIIＢ−VIIＢ線に沿
った半導体記憶装置の断面図、図７（ｃ）は図７（ａ）
のVIIＣ−VIIＣ線に沿った半導体記憶装置の断面図。

【図８】図８（ａ）は、図７（ａ）に続く、本発明の第
１の実施形態に係わる半導体記憶装置の製造工程を示す
斜視図、図８（ｂ）は図８（ａ）のVIIIＢ−VIIIＢ線に
沿った半導体記憶装置の断面図、図８（ｃ）は図８
（ａ）のVIIIＣ−VIIIＣ線に沿った半導体記憶装置の断
面図。

【図９】図９（ａ）は、図８（ａ）に続く、本発明の第
１の実施形態に係わる半導体記憶装置の製造工程を示す
斜視図、図９（ｂ）は図９（ａ）のIXＢ−IXＢ線に沿っ
た半導体記憶装置の断面図、図９（ｃ）は図９（ａ）の
IXＣ−IXＣ線に沿った半導体記憶装置の断面図。

【図１０】図１０（ａ）は本発明の第２の実施形態に係
わる半導体記憶装置を示す第１の配線の延在方向におけ
る断面図、図１０（ｂ）は本発明の第２の実施形態に係
わる半導体記憶装置を示す第２の配線の延在方向におけ
る断面図。

【図１１】図１１（ａ）は本発明の第２の実施形態に係
わる半導体記憶装置の製造工程を示す第１の配線の延在
方向における断面図、図１１（ｂ）は本発明の第２の実
施形態に係わる半導体記憶装置の製造工程を示す第２の
配線の延在方向における断面図。

【図１２】図１２（ａ）は、図１１（ａ）に続く、本発
明の第２の実施形態に係わる半導体記憶装置の製造工程
を示す第１の配線の延在方向における断面図、図１２
（ｂ）は、図１１（ｂ）に続く、本発明の第２の実施形
態に係わる半導体記憶装置の製造工程を示す第２の配線
の延在方向における断面図。

【図１３】図１３（ａ）は、図１２（ａ）に続く、本発
明の第２の実施形態に係わる半導体記憶装置の製造工程
を示す第１の配線の延在方向における断面図、図１３
（ｂ）は、図１２（ｂ）に続く、本発明の第２の実施形
態に係わる半導体記憶装置の製造工程を示す第２の配線
の延在方向における断面図。

【図１４】図１４（ａ）は、図１３（ａ）に続く、本発
明の第２の実施形態に係わる半導体記憶装置の製造工程
を示す第１の配線の延在方向における断面図、図１４
（ｂ）は、図１３（ｂ）に続く、本発明の第２の実施形
態に係わる半導体記憶装置の製造工程を示す第２の配線
の延在方向における断面図。

【図１５】図１５（ａ）は、図１４（ａ）に続く、本発
明の第２の実施形態に係わる半導体記憶装置の製造工程
を示す第１の配線の延在方向における断面図、図１５
（ｂ）は、図１４（ｂ）に続く、本発明の第２の実施形
態に係わる半導体記憶装置の製造工程を示す第２の配線
の延在方向における断面図。

【図１６】図１６（ａ）は本発明の第３の実施形態に係
わる半導体記憶装置を示す第１の配線の延在方向におけ
る断面図、図１６（ｂ）は本発明の第３の実施形態に係
わる半導体記憶装置を示す第２の配線の延在方向におけ
る断面図。

【図１７】図１７（ａ）は本発明の第３の実施形態に係
わる半導体記憶装置の製造工程を示す第１の配線の延在
方向における断面図、図１７（ｂ）は本発明の第３の実
施形態に係わる半導体記憶装置の製造工程を示す第２の
配線の延在方向における断面図。

【図１８】図１８（ａ）は、図１７（ａ）に続く、本発
明の第３の実施形態に係わる半導体記憶装置の製造工程
を示す第１の配線の延在方向における断面図、図１８
（ｂ）は、図１７（ｂ）に続く、本発明の第３の実施形
態に係わる半導体記憶装置の製造工程を示す第２の配線
の延在方向における断面図。

【図１９】図１９（ａ）は、図１８（ａ）に続く、本発
明の第３の実施形態に係わる半導体記憶装置の製造工程
を示す第１の配線の延在方向における断面図、図１９
（ｂ）は、図１８（ｂ）に続く、本発明の第３の実施形
態に係わる半導体記憶装置の製造工程を示す第２の配線
の延在方向における断面図。

【図２０】図２０（ａ）は、図１９（ａ）に続く、本発
明の第３の実施形態に係わる半導体記憶装置の製造工程
を示す第１の配線の延在方向における断面図、図２０
（ｂ）は、図１９（ｂ）に続く、本発明の第３の実施形
態に係わる半導体記憶装置の製造工程を示す第２の配線
の延在方向における断面図。

【図２１】図２１（ａ）は、図２０（ａ）に続く、本発
明の第３の実施形態に係わる半導体記憶装置の製造工程
を示す第１の配線の延在方向における断面図、図２１
（ｂ）は、図２０（ｂ）に続く、本発明の第３の実施形
態に係わる半導体記憶装置の製造工程を示す第２の配線
の延在方向における断面図。

【図２２】図２２（ａ）は本発明の第４の実施形態に係
わる半導体記憶装置を示す斜視図、図２２（ｂ）は図２
２（ａ）のXXIIＢ−XXIIＢ線に沿った半導体記憶装置の
断面図、図２２（ｃ）は図２２（ａ）のXXIIＣ−XXIIＣ
線に沿った半導体記憶装置の断面図。

【図２３】図２３（ａ）は本発明の第４の実施形態に係
わる半導体記憶装置の製造工程を示す斜視図、図２３
（ｂ）は図２３（ａ）のXXIIIＢ−XXIIIＢ線に沿った半
導体記憶装置の断面図、図２３（ｃ）は図２３（ａ）の
XXIIIＣ−XXIIIＣ線に沿った半導体記憶装置の断面図。

【図２４】図２４（ａ）は本発明の第５の実施形態に係
わる半導体記憶装置を示す第１の配線の延在方向におけ
る断面図、図２４（ｂ）は本発明の第５の実施形態に係
わる半導体記憶装置を示す第２の配線の延在方向におけ
る断面図。

【図２５】図２５（ａ）は本発明の第５の実施形態に係
わる半導体記憶装置の製造工程を示す第１の配線の延在
方向における断面図、図２５（ｂ）は本発明の第５の実
施形態に係わる半導体記憶装置の製造工程を示す第２の
配線の延在方向における断面図。

【図２６】図２６（ａ）は本発明の第６の実施形態に係
わる半導体記憶装置を示す第１の配線の延在方向におけ
る断面図、図２６（ｂ）は本発明の第６の実施形態に係
わる半導体記憶装置を示す第２の配線の延在方向におけ
る断面図。

【図２７】図２７（ａ）は本発明の第６の実施形態に係
わる半導体記憶装置の製造工程を示す第１の配線の延在
方向における断面図、図２７（ｂ）は本発明の第６の実
施形態に係わる半導体記憶装置の製造工程を示す第２の
配線の延在方向における断面図。

【図２８】本発明の第７の実施形態に係わる半導体記憶
装置を示す断面図。

【図２９】本発明の第７の実施形態に係わる半導体記憶
装置の製造工程を示す断面図。

【図３０】図３０（ａ）、（ｂ）は本発明の第７の実施
形態に係わるスイッチング素子としてのダイオードを有
する半導体記憶装置を示す断面図、図３０（ａ）は第２
の配線の延在方向に対して垂直方向の断面図、図３０
（ｂ）は第１の配線の延在方向に対して垂直な断面図。

【図３１】図３１（ａ）、（ｂ）は本発明の第７の実施
形態に係わるスイッチング素子としてのＭＯＳＦＥＴを
有する半導体記憶装置を示す断面図、図３１（ａ）は第
２の配線の延在方向に対して垂直方向の断面図、図３１
（ｂ）は第１の配線の延在方向に対して垂直な断面図。

【図３２】本発明の第８の実施形態に係わる半導体記憶
装置を示す断面図。

【図３３】本発明の第８の実施形態に係わる半導体記憶
装置の製造工程を示す断面図。

【図３４】図３４（ａ）、（ｂ）は本発明の第８の実施
形態に係わるスイッチング素子としてのダイオードを有
する半導体記憶装置を示す断面図、図３４（ａ）は第２
の配線の延在方向に対して垂直方向の断面図、図３４
（ｂ）は第１の配線の延在方向に対して垂直な断面図。

【図３５】図３５（ａ）、（ｂ）は本発明の第８の実施
形態に係わるスイッチング素子としてのＭＯＳＦＥＴを
有する半導体記憶装置を示す断面図、図３５（ａ）は第
２の配線の延在方向に対して垂直方向の断面図、図３５
（ｂ）は第１の配線の延在方向に対して垂直な断面図。

【図３６】本発明の第８の実施形態に係わる他の半導体
記憶装置を示す、磁気シールド層が第２の配線毎に分断
されている断面図。

【図３７】図３７（ａ）、（ｂ）は本発明の第８の実施
形態に係わるスイッチング素子としてのダイオードを有
する他の半導体記憶装置を示す、磁気シールド層が第２
の配線毎に分断されている断面図、図３７（ａ）は第２
の配線の延在方向に対して垂直方向の断面図、図３７
（ｂ）は第１の配線の延在方向に対して垂直な断面図。

【図３８】図３８（ａ）、（ｂ）は本発明の第８の実施
形態に係わるスイッチング素子としてのＭＯＳＦＥＴを
有する他の半導体記憶装置を示す、磁気シールド層が第
２の配線毎に分断されている断面図、図３８（ａ）は第
２の配線の延在方向に対して垂直方向の断面図、図３８
（ｂ）は第１の配線の延在方向に対して垂直な断面図。

【図３９】本発明の第９の実施形態に係わる半導体記憶
装置を示す断面図。

【図４０】本発明の第９の実施形態に係わる半導体記憶
装置の製造工程を示す断面図。

【図４１】図４１（ａ）、（ｂ）は本発明の第９の実施
形態に係わるスイッチング素子としてのダイオードを有
する半導体記憶装置を示す断面図、図４１（ａ）は第２
の配線の延在方向に対して垂直方向の断面図、図４１
（ｂ）は第１の配線の延在方向に対して垂直な断面図。

【図４２】図４２（ａ）、（ｂ）は本発明の第９の実施
形態に係わるスイッチング素子としてのＭＯＳＦＥＴを
有する半導体記憶装置を示す断面図、図４２（ａ）は第
２の配線の延在方向に対して垂直方向の断面図、図４２
（ｂ）は第１の配線の延在方向に対して垂直な断面図。

【図４３】本発明の第９の実施形態に係わる他の半導体
記憶装置を示す、磁気シールド層が第２の配線毎に分断
されている断面図。

【図４４】図４４（ａ）、（ｂ）は本発明の第９の実施
形態に係わるスイッチング素子としてのダイオードを有
する他の半導体記憶装置を示す、磁気シールド層が第２
の配線毎に分断されている断面図、図４４（ａ）は第２
の配線の延在方向に対して垂直方向の断面図、図４４
（ｂ）は第１の配線の延在方向に対して垂直な断面図。

【図４５】図４５（ａ）、（ｂ）は本発明の第９の実施
形態に係わるスイッチング素子としてのＭＯＳＦＥＴを
有する他の半導体記憶装置を示す、磁気シールド層が第
２の配線毎に分断されている断面図、図４５（ａ）は第
２の配線の延在方向に対して垂直方向の断面図、図４５
（ｂ）は第１の配線の延在方向に対して垂直な断面図。

【図４６】本発明の第９の実施形態に係わる他の半導体
記憶装置を示す、磁気シールド層が第２の配線毎に分断
され、かつ第２の配線上に形成されている断面図。

【図４７】図４７（ａ）、（ｂ）は本発明の第９の実施
形態に係わるスイッチング素子としてのダイオードを有
する他の半導体記憶装置を示す、磁気シールド層が第２
の配線毎に分断され、かつ第２の配線上に形成されてい
る断面図、図４７（ａ）は第２の配線の延在方向に対し
て垂直方向の断面図、図４７（ｂ）は第１の配線の延在
方向に対して垂直な断面図。

【図４８】図４８（ａ）、（ｂ）は本発明の第９の実施
形態に係わるスイッチング素子としてのＭＯＳＦＥＴを
有する他の半導体記憶装置を示す、磁気シールド層が第
２の配線毎に分断され、かつ第２の配線上に形成されて
いる断面図、図４８（ａ）は第２の配線の延在方向に対
して垂直方向の断面図、図４８（ｂ）は第１の配線の延
在方向に対して垂直な断面図。

【図４９】本発明の第１０の実施形態に係わる半導体記
憶装置の製造工程を示す斜視図。

【図５０】図４９に続く、本発明の第１０の実施形態に
係わる半導体記憶装置の製造工程を示す斜視図。

【図５１】図５０に続く、本発明の第１０の実施形態に
係わる半導体記憶装置の製造工程を示す斜視図。

【図５２】図５１に続く、本発明の第１０の実施形態に
係わる半導体記憶装置の製造工程を示す斜視図。

【図５３】図５３（ａ）、（ｂ）は、本発明の第１１の
実施形態に係わるスイッチング素子を設けない磁気記憶
装置を示す断面図。

【図５４】図５４（ａ）、（ｂ）は、本発明の第１１の
実施形態に係わるスイッチング素子としてのダイオード
を有する磁気記憶装置を示す断面図。

【図５５】図５５（ａ）、（ｂ）は、本発明の第１１の
実施形態に係わるスイッチング素子としてのＭＯＳＦＥ
Ｔを有する磁気記憶装置を示す断面図。

【図５６】図５６（ａ）、（ｂ）は、本発明の第１２の
実施形態に係わるスイッチング素子を設けない磁気記憶
装置を示す断面図。

【図５７】図５７（ａ）、（ｂ）は、本発明の第１２の
実施形態に係わるスイッチング素子としてのダイオード
を有する磁気記憶装置を示す断面図。

【図５８】図５８（ａ）、（ｂ）は、本発明の第１２の
実施形態に係わるスイッチング素子としてのＭＯＳＦＥ
Ｔを有する磁気記憶装置を示す断面図。

【図５９】本発明の第１３の実施形態に係わる磁気記憶
装置を示す斜視図。

【図６０】本発明の第１３の実施形態に係わる他の磁気
記憶装置を示す斜視図。

【図６１】従来技術による半導体記憶装置を示す断面
図。

【符号の説明】

１１…半導体基板、１２…第１の層間絶縁膜、１３…第
１の配線、１３ａ…書き込みワード線、１３ｂ…読み出
しワード線、１４、１４ａ、１４ｂ…磁化固着層、１
５、１５ａ、１５ｂ…トンネル接合層、１６…磁気記録
層、１７…ＴＭＲ材料層、１８…ＴＭＲ素子、１９…第
２の層間絶縁膜、１９ａ、６１…側壁絶縁層、２０…第
２の配線、２１、２１ａ、５１、６２、６２ａ、６２ｂ
…磁気シールド層、２２…第３の層間絶縁膜、３１…ダ
イオード材料層、３２…ダイオード、４１…ゲート絶縁
膜、４２…ゲート電極、４３…ソース／ドレイン拡散
層、４４…ＭＯＳＦＥＴ、４５、６８…コンタクト、４
６…第４の層間絶縁膜、４７…下部電極材料層、４８…
下部電極、６３、６４、６５、６６…バリアメタル層、
６７…下部金属層、１０１…テンプレート層、１０２…
初期強磁性層、１０３…反強磁性層、１０４、１０
４′、１０４″…基準強磁性層、１０５、１０５′、１
０５″…自由記録層、１０６…接点層、１０７…非磁性
層。

Claims

【特許請求の範囲】

【請求項１】第１の方向に延在する第１の配線と、前記第１の配線の上方に配置された記憶素子と、前記記憶素子上に配置され、前記第１の方向と異なる第
２の方向に延在する第２の配線と、前記第２の配線の側面及び前記記憶素子の側面に形成さ
れた第１の磁気シールド層とを具備することを特徴とす
る磁気記憶装置。
【請求項２】前記第１の磁気シールド層は、前記第２
の配線の前記側面及び上面、前記記憶素子の前記側面に
形成され、かつ前記第２の配線間を跨いで連続して形成
されていることを特徴とする請求項１に記載の磁気記憶
装置。
【請求項３】前記第１の磁気シールド層は、絶縁性の
磁性層であることを特徴とする請求項１に記載の磁気記
憶装置。
【請求項４】前記絶縁性の磁性層は、絶縁性のフェラ
イトであることを特徴とする請求項３に記載の磁気記憶
装置。
【請求項５】前記第２の配線の前記側面と前記記憶素
子の前記側面とはほぼ平面になっており、この平面に前
記第１の磁気シールド層が形成されていることを特徴と
する請求項１に記載の磁気記憶装置。
【請求項６】前記記憶素子は、第１の磁性層、第２の
磁性層及び非磁性層の少なくとも３層で構成されるＭＴ
Ｊ素子であることを特徴とする請求項１に記載の磁気記
憶装置。
【請求項７】前記ＭＴＪ素子は、１層の前記非磁性層
を有する１重接合構造又は２層の前記非磁性層を有する
２重接合構造であることを特徴とする請求項６に記載の
磁気記憶装置。
【請求項８】前記第１及び第２の磁性層の磁化は異な
る反転閾値を有し、前記第１及び第２の磁性層の磁化方向が平行な場合又は
前記第１及び第２の磁性層の磁化方向が反平行な場合を
作りだし、前記ＭＴＪ素子にデータが書き込まれること
を特徴とする請求項６に記載の磁気記憶装置。
【請求項９】前記第１及び第２の磁性層の磁化方向が
平行な場合又は前記第１及び第２の磁性層の磁化方向が
反平行な場合によって、前記ＭＴＪ素子の抵抗値に変化
が生じ、この抵抗値の変化により前記ＭＴＪ素子に書き
込まれたデータを読み出すことを特徴とする請求項６に
記載の磁気記憶装置。
【請求項１０】前記記憶素子の前記第２の方向におけ
る側面に配置され、前記記憶素子と同等の厚さを有する
第１の絶縁層とをさらに具備することを特徴とする請求
項１に記載の磁気記憶装置。
【請求項１１】前記第１又は第２の配線と前記記憶素
子との間に形成されたダイオードとをさらに具備するこ
とを特徴とする請求項１に記載の磁気記憶装置。
【請求項１２】前記第１の配線と離間して配置された
前記記憶素子に接続されたトランジスタとをさらに具備
することを特徴とする請求項１に記載の磁気記憶装置。
【請求項１３】前記第２の配線の上面に形成された第
２の磁気シールド層とをさらに具備することを特徴とす
る請求項１に記載の磁気記憶装置。
【請求項１４】前記第１の磁気シールド層は、絶縁性
の磁性層であることを特徴とする請求項１３に記載の磁
気記憶装置。
【請求項１５】前記第２の磁気シールド層は、絶縁性
の磁性層又は導電性の磁性層であることを特徴とする請
求項１３に記載の磁気記憶装置。
【請求項１６】前記第２の配線の上面に形成された第
２の磁気シールド層と、前記第２の配線の前記側面及び前記記憶素子の前記側面
と前記第１の磁気シールド層との間に形成された第２の
絶縁層とをさらに具備することを特徴とする請求項１に
記載の磁気記憶装置。
【請求項１７】前記第１の磁気シールド層は、絶縁性
の磁性層又は導電性の磁性層であることを特徴とする請
求項１６に記載の磁気記憶装置。
【請求項１８】前記第２の磁気シールド層は、絶縁性
の磁性層又は導電性の磁性層であることを特徴とする請
求項１６に記載の磁気記憶装置。
【請求項１９】前記第１の磁気シールド層は、前記第
２の絶縁層の側面及び前記第２の磁気シールド層の上面
に形成され、かつ前記第２の配線間を跨いで連続して形
成されることを特徴とする請求項１６に記載の磁気記憶
装置。
【請求項２０】前記第２の磁気シールド層は、絶縁性
の磁性層であり、前記第１の磁気シールド層は、絶縁性の磁性層又は導電
性の磁性層であることを特徴とする請求項１９に記載の
磁気記憶装置。
【請求項２１】前記第２の磁気シールド層は、導電性
の磁性層であり、前記第１の磁気シールド層は、絶縁性の磁性層であるこ
とを特徴とする請求項１９に記載の磁気記憶装置。
【請求項２２】前記記憶素子の前記側面と前記第１の
磁気シールド層との間に形成され、前記第２の配線の前
記側面とほぼ平面になっている側面を有する第３の絶縁
層とをさらに具備することを特徴とする請求項１に記載
の磁気記憶装置。
【請求項２３】前記記憶素子の前記第１の方向の幅
は、前記第２の配線の幅より小さいことを特徴とする請
求項２２に記載の磁気記憶装置。
【請求項２４】前記第１の磁気シールド層は、絶縁性
の磁性層又は導電性の磁性層であることを特徴とする請
求項２２に記載の磁気記憶装置。
【請求項２５】前記第１の磁気シールド層は、前記第
２の配線の前記側面及び上面、前記第３の絶縁層の前記
側面に形成され、かつ前記第２の配線間を跨いで連続し
て形成されていることを特徴とする請求項２２に記載の
磁気記憶装置。
【請求項２６】前記第１の磁気シールド層は、絶縁性
の磁性層であることを特徴とする請求項２５に記載の磁
気記憶装置。
【請求項２７】前記第２の配線の上面に形成された第
２の磁気シールド層とをさらに具備することを特徴とす
る請求項２２に記載の磁気記憶装置。
【請求項２８】前記第１の磁気シールド層は、絶縁性
の磁性層又は導電性の磁性層であることを特徴とする請
求項２７に記載の磁気記憶装置。
【請求項２９】前記第２の磁気シールド層は、絶縁性
の磁性層又は導電性の磁性層であることを特徴とする請
求項２７に記載の磁気記憶装置。
【請求項３０】前記第１の配線の下面及び側面に形成
された第３の磁気シールド層とをさらに具備することを
特徴とする請求項１に記載の磁気記憶装置。
【請求項３１】前記第３の磁気シールド層は、絶縁性
の磁性層又は導電性の磁性層であることを特徴とする請
求項３０に記載の磁気記憶装置。
【請求項３２】前記第１の磁気シールド層を挟む第１
及び第２のバリアメタル層とをさらに具備することを特
徴とする請求項１に記載の磁気記憶装置。
【請求項３３】前記第３の磁気シールド層を挟む第３
及び第４のバリアメタル層とをさらに具備することを特
徴とする請求項３０に記載の磁気記憶装置。
【請求項３４】前記第１の配線と同一面上に配置さ
れ、前記第１の配線と平行して延在され、前記記憶素子
に接続され、読み出し配線として使用される第３の配線
とをさらに具備することを特徴とする請求項１に記載の
磁気記憶装置。
【請求項３５】前記第１の配線と前記記憶素子との間
に配置され、前記第１の配線と平行して延在され、前記
記憶素子に接続され、読み出し配線として使用される第
４の配線とをさらに具備することを特徴とする請求項１
に記載の磁気記憶装置。
【請求項３６】第１の方向に延在する第１の配線を形
成する工程と、前記第１の配線の上方に記憶素子を選択的に形成する工
程と、前記記憶素子の周囲に第１の絶縁層を形成する工程と、前記第１の絶縁層及び前記記憶素子上に前記第１の方向
と異なる第２の方向に延在する第２の配線を形成する工
程と、前記第２の配線をマスクとして用いて、前記第２の配線
で覆われていない前記第１の絶縁層を除去する工程と、前記第１及び第２の配線及び前記記憶素子を覆うよう
に、前記第２の配線間を跨いで第１の磁気シールド層を
形成する工程とを具備することを特徴とする磁気記憶装
置の製造方法。
【請求項３７】前記第１の磁気シールド層は、前記第
２の配線間の距離の１／２以下の膜厚で形成することを
特徴とする請求項３６に記載の磁気記憶装置の製造方
法。
【請求項３８】前記記憶素子は、第１の磁性層、第２
の磁性層及び非磁性層の少なくとも３層で構成されるＭ
ＴＪ素子であることを特徴とする請求項３６に記載の磁
気記憶装置の製造方法。
【請求項３９】前記第１又は第２の配線と前記記憶素
子との間にダイオードを形成する工程とをさらに具備す
ることを特徴とする請求項３６に記載の磁気記憶装置の
製造方法。
【請求項４０】前記記憶素子に接続するトランジスタ
を形成する工程とをさらに具備することを特徴とする請
求項３６に記載の磁気記憶装置の製造方法。
【請求項４１】前記第１の磁気シールド層を形成した
後、前記第２の配線の前記上面及び前記第２の配線間の前記
第１の磁気シールド層を除去し、前記第１の磁気シール
ド層を前記第２の配線の前記側面及び前記記憶素子の前
記側面に残す工程とをさらに具備することを特徴とする
請求項３６に記載の磁気記憶装置の製造方法。
【請求項４２】前記第１の磁気シールド層は、異方性
エッチングで除去することを特徴とする請求項４１に記
載の磁気記憶装置の製造方法。
【請求項４３】前記第１の磁気シールド層を形成する
前に、前記第２の配線の前記上面に第２の磁気シールド
層を形成する工程と、前記第１の磁気シールド層を形成した後に、前記第１の
磁気シールド層の選択部分を除去し、前記第１の磁気シ
ールド層を前記第２の配線の前記側面及び前記記憶素子
の前記側面に残す工程とをさらに具備することを特徴と
する請求項３６に記載の磁気記憶装置の製造方法。
【請求項４４】前記第１の磁気シールド層を形成する
前に、前記第２の配線の前記上面に第２の磁気シールド層を形
成する工程と、前記第２の配線の前記側面及び前記記憶素子の前記側面
に第２の絶縁層を形成する工程とをさらに具備すること
を特徴とする請求項３６に記載の磁気記憶装置の製造方
法。
【請求項４５】前記第１の磁気シールド層を形成した
後に、前記第２の磁気シールド層の前記上面及び前記第２の配
線間の前記第１の磁気シールド層を除去し、前記第１の
磁気シールド層を前記第２の絶縁層の側面に残す工程と
をさらに具備することを特徴とする請求項４４に記載の
磁気記憶装置の製造方法。
【請求項４６】前記第２の配線の幅を前記記憶素子の
前記第１の方向の幅よりも大きくして、前記第２の配線
を形成し、前記第２の配線をマスクとして用いて前記第２の配線で
覆われていない前記第１の絶縁層を除去することで、前
記第２の配線の前記側面よりも窪んだ前記記憶素子の前
記側面に前記第１の絶縁層を残し、前記第２の配線の前記側面及び前記上面、前記第１の絶
縁層の側面に前記第１の磁気シールド層を形成すること
を特徴とする請求項３６に記載の磁気記憶装置の製造方
法。
【請求項４７】前記第１の磁気シールド層を形成した
後に、前記第２の磁気シールド層の前記上面及び前記第２の配
線間の前記第１の磁気シールド層を除去し、前記第１の
磁気シールド層を前記第１の絶縁層の側面及び前記第２
の配線の側面に残す工程とをさらに具備することを特徴
とする請求項４６に記載の磁気記憶装置の製造方法。
【請求項４８】前記第１の磁気シールド層を形成する
前に、前記第２の配線の上面に第２の磁気シールド層を形成す
る工程とをさらに具備することを特徴とする請求項４７
に記載の磁気記憶装置の製造方法。
【請求項４９】第１の方向に延在する第１の配線を形
成する工程と、前記第１の配線の上方に前記第１の方向に延在する直線
状の記憶素子を形成する工程と、前記記憶素子の周囲に第１の絶縁層を形成する工程と、前記第１の絶縁層及び前記記憶素子上に、前記第１の方
向と異なる第２の方向に延在する第２の配線を形成する
工程と、前記第２の配線をマスクとして用いて前記第２の配線で
覆われていない前記第１の絶縁層及び前記記憶素子を除
去し、前記記憶素子を島状にする工程と、前記第２の配線間を跨いで第１の磁気シールド層を形成
する工程とを具備することを特徴とする磁気記憶装置の
製造方法。