KR100550506B1 - 반도체 집적 회로 장치 및 그 제조 방법 - Google Patents

반도체 집적 회로 장치 및 그 제조 방법 Download PDF

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Abstract

반도체 집적 회로 장치는, 셀 트랜지스터와, 비트선과, 자기 저항 소자와, 셀 내 로컬 배선과, 기입 워드선을 포함한다. 자기 저항 소자는 비트 선의 상방에 형성된다. 자기 저항 소자의 하부의 단부는 비트선에 전기적 접속된다. 셀 내 로컬 배선은 자기 저항 소자의 상방에 형성된다. 셀 내 로컬 배선은 셀 트랜지스터의 소스 및 드레인 영역들 중의 하나를 자기 저항 소자의 상부 단부에 결합시킨다. 기입 워드선은 셀 내 로컬 배선의 상방에 형성된다. 기입 워드선은 셀 내 로컬 접속된 자기 저항 소자에게 자계를 가한다.
셀 트랜지스터, 비트선, 로컬 배선, 자기 저항 소자, 소스선, 비어

Description

반도체 집적 회로 장치 및 그 제조 방법{SEMICONDUCTOR INTEGRATED CIRCUIT DEVICE AND METHOD OF MANUFACTURING THE SAME}
도 1은 본 발명의 제1 실시예에 따른 자기 랜덤 액세스 메모리의 일 평면 패턴예를 도시하는 평면도.
도 2a는 도 1에서의 A-A선을 따라 취한 단면도이고, 도 2b는 도 1에서의 B-B선을 따라 취한 단면도이며, 도 2c는 도 1에서의 C-C선을 따라 취한 단면도이고, 도 2d는 주변 회로의 기판 컨택트부의 단면도.
도 3a, 도 3b, 도 3c, 도 3d는 본 발명의 제1 실시예에 따른 자기 랜덤 액세스 메모리의 일 제법예를 도시하는 단면도.
도 4a, 도 4b, 도 4c, 도 4d는 본 발명의 제1 실시예에 따른 자기 랜덤 액세스 메모리의 일 제법예를 도시하는 단면도.
도 5a, 도 5b, 도 5c, 도 5d는 본 발명의 제1 실시예에 따른 자기 랜덤 액세스 메모리의 일 제법예를 도시하는 단면도.
도 6a, 도 6b, 도 6c, 도 6d는 본 발명의 제1 실시예에 따른 자기 랜덤 액세스 메모리의 일 제법예를 도시하는 단면도.
도 7a, 도 7b, 도 7c, 도 7d는 본 발명의 제1 실시예에 따른 자기 랜덤 액세스 메모리의 일 제법예를 도시하는 단면도.
도 8a, 도 8b, 도 8c, 도 8d는 본 발명의 제1 실시예에 따른 자기 랜덤 액세스 메모리의 일 제법예를 도시하는 단면도.
도 9a, 도 9b, 도 9c, 도 9d는 본 발명의 제1 실시예에 따른 자기 랜덤 액세스 메모리의 일 제법예를 도시하는 단면도.
도 10a, 도 10b, 도 10c, 도 10d는 본 발명의 제1 실시예에 따른 자기 랜덤 액세스 메모리의 일 제법예를 도시하는 단면도.
도 11a, 도 11b, 도 11c, 도 11d는 본 발명의 제1 실시예에 따른 자기 랜덤 액세스 메모리의 일 제법예를 도시하는 단면도.
도 12a, 도 12b, 도 12c, 도 12d는 본 발명의 제1 실시예에 따른 자기 랜덤 액세스 메모리의 일 제법예를 도시하는 단면도.
도 13a, 도 13b, 도 13c, 도 13d는 본 발명의 제1 실시예에 따른 자기 랜덤 액세스 메모리의 일 제법예를 도시하는 단면도.
도 14a, 도 14b, 도 14c, 도 14d는 본 발명의 제1 실시예에 따른 자기 랜덤 액세스 메모리의 일 제법예를 도시하는 단면도.
도 15a, 도 15b, 도 15c, 도 15d는 본 발명의 제1 실시예에 따른 자기 랜덤 액세스 메모리의 일 제법예를 도시하는 단면도.
도 16은 본 발명의 제2 실시예에 따른 자기 랜덤 액세스 메모리의 일 평면 패턴예를 도시하는 평면도.
도 17a는 도 16에서의 A-A선을 따라 취한 단면도이며, 도 17b는 도 16에서의 B-B선을 따라 취한 단면도이고, 도 17c는 도 16에서의 C-C선을 따라 취한 단면도이 며, 도 17d는 주변 회로의 기판 컨택트부의 단면도.
도 18a, 도 18b, 도 18c, 도 18d는 본 발명의 제2 실시예에 따른 자기 랜덤 액세스 메모리의 제1 제법예를 도시하는 단면도.
도 19a, 도 19b, 도 19c, 도 19d는 본 발명의 제2 실시예에 따른 자기 랜덤 액세스 메모리의 제1 제법예를 도시하는 단면도.
도 20a, 도 20b, 도 20c, 도 20d는 본 발명의 제2 실시예에 따른 자기 랜덤 액세스 메모리의 제1 제법예를 도시하는 단면도.
도 21a, 도 21b, 도 21c, 도 21d는 본 발명의 제2 실시예에 따른 자기 랜덤 액세스 메모리의 제1 제법예를 도시하는 단면도.
도 22a, 도 22b, 도 22c, 도 22d는 본 발명의 제2 실시예에 따른 자기 랜덤 액세스 메모리의 제1 제법예를 도시하는 단면도.
도 23a, 도 23b, 도 23c, 도 23d는 본 발명의 제2 실시예에 따른 자기 랜덤 액세스 메모리의 제1 제법예를 도시하는 단면도.
도 24a, 도 24b, 도 24c, 도 24d는 본 발명의 제2 실시예에 따른 자기 랜덤 액세스 메모리의 제1 제법예를 도시하는 단면도.
도 25a, 도 25b, 도 25c, 도 25d는 본 발명의 제2 실시예에 따른 자기 랜덤 액세스 메모리의 제1 제법예를 도시하는 단면도.
도 26a, 도 26b, 도 26c, 도 26d는 본 발명의 제2 실시예에 따른 자기 랜덤 액세스 메모리의 제1 제법예를 도시하는 단면도.
도 27a, 도 27b, 도 27c, 도 27d는 본 발명의 제2 실시예에 따른 자기 랜덤 액세스 메모리의 제1 제법예를 도시하는 단면도.
도 28a, 도 28b, 도 28c, 도 28d는 본 발명의 제2 실시예에 따른 자기 랜덤 액세스 메모리의 제1 제법예를 도시하는 단면도.
도 29a, 도 29b, 도 29c, 도 29d는 본 발명의 제2 실시예에 따른 자기 랜덤 액세스 메모리의 제1 제법예를 도시하는 단면도.
도 30a, 도 30b, 도 30c, 도 30d는 본 발명의 제2 실시예에 따른 자기 랜덤 액세스 메모리의 제1 제법예를 도시하는 단면도.
도 31a, 도 31b, 도 31c, 도 31d는 본 발명의 제2 실시예에 따른 자기 랜덤 액세스 메모리의 제1 제법예를 도시하는 단면도.
도 32a, 도 32b, 도 32c, 도 32d는 본 발명의 제2 실시예에 따른 자기 랜덤 액세스 메모리의 제2 제법예를 도시하는 단면도.
도 33a, 도 33b, 도 33c, 도 33d는 본 발명의 제2 실시예에 따른 자기 랜덤 액세스 메모리의 제2 제법예를 도시하는 단면도.
도 34a, 도 34b, 도 34c, 도 34d는 본 발명의 제2 실시예에 따른 자기 랜덤 액세스 메모리의 제2 제법예를 도시하는 단면도.
도 35a, 도 35b, 도 35c, 도 35d는 본 발명의 제2 실시예에 따른 자기 랜덤 액세스 메모리의 제2 제법예를 도시하는 단면도.
도 36a, 도 36b, 도 36c, 도 36d는 본 발명의 제2 실시예에 따른 자기 랜덤 액세스 메모리의 제2 제법예를 도시하는 단면도.
도 37a, 도 37b, 도 37c, 도 37d는 본 발명의 제2 실시예에 따른 자기 랜덤 액세스 메모리의 제2 제법예를 도시하는 단면도.
도 38a, 도 38b, 도 38c, 도 38d는 본 발명의 제2 실시예에 따른 자기 랜덤 액세스 메모리의 제2 제법예를 도시하는 단면도.
도 39a, 도 39b, 도 39c, 도 39d는 본 발명의 제2 실시예에 따른 자기 랜덤 액세스 메모리의 제2 제법예를 도시하는 단면도.
도 40a, 도 40b, 도 40c, 도 40d는 본 발명의 제2 실시예에 따른 자기 랜덤 액세스 메모리의 제2 제법예를 도시하는 단면도.
도 41a, 도 41b, 도 41c, 도 41d는 본 발명의 제2 실시예에 따른 자기 랜덤 액세스 메모리의 제2 제법예를 도시하는 단면도.
도 42a, 도 42b, 도 42c, 도 42d는 본 발명의 제2 실시예에 따른 자기 랜덤 액세스 메모리의 제3 제법예를 도시하는 단면도.
도 43a, 도 43b, 도 43c, 도 43d는 본 발명의 제2 실시예에 따른 자기 랜덤 액세스 메모리의 제3 제법예를 도시하는 단면도.
도 44a, 도 44b, 도 44c, 도 44d는 본 발명의 제2 실시예에 따른 자기 랜덤 액세스 메모리의 제3 제법예를 도시하는 단면도.
도 45a, 도 45b, 도 45c, 도 45d는 본 발명의 제2 실시예에 따른 자기 랜덤 액세스 메모리의 제3 제법예를 도시하는 단면도.
도 46a, 도 46b, 도 46c, 도 46d는 본 발명의 제2 실시예에 따른 자기 랜덤 액세스 메모리의 제3 제법예를 도시하는 단면도.
도 47a, 도 47b, 도 47c, 도 47d는 본 발명의 제2 실시예에 따른 자기 랜덤 액세스 메모리의 제3 제법예를 도시하는 단면도.
도 48a, 도 48b, 도 48c, 도 48d는 본 발명의 제2 실시예에 따른 자기 랜덤 액세스 메모리의 일 변형예를 도시하는 단면도.
도 49는 본 발명의 제3 실시예에 따른 자기 랜덤 액세스 메모리의 일 평면 패턴예를 도시하는 평면도.
도 50a는 도 49에서의 A-A선을 따라 취한 단면도이며, 도 50b는 도 49에서의 B-B선을 따라 취한 단면도이고, 도 50c는 도 49에서의 C-C선을 따라 취한 단면도이며, 도 50d는 주변 회로의 기판 컨택트부의 단면도.
도 51a, 도 51b, 도 51c, 도 51d는 본 발명의 제3 실시예에 따른 자기 랜덤 액세스 메모리의 일 제법예를 도시하는 단면도.
도 52a, 도 52b, 도 52c, 도 52d는 본 발명의 제3 실시예에 따른 자기 랜덤 액세스 메모리의 일 제법예를 도시하는 단면도.
도 53a, 도 53b, 도 53c, 도 53d는 본 발명의 제3 실시예에 따른 자기 랜덤 액세스 메모리의 일 제법예를 도시하는 단면도.
도 54a, 도 54b, 도 54c, 도 54d는 본 발명의 제3 실시예에 따른 자기 랜덤 액세스 메모리의 일 제법예를 도시하는 단면도.
도 55a, 도 55b, 도 55c, 도 55d는 본 발명의 제3 실시예에 따른 자기 랜덤 액세스 메모리의 일 제법예를 도시하는 단면도.
도 56a, 도 56b, 도 56c, 도 56d는 본 발명의 제3 실시예에 따른 자기 랜덤 액세스 메모리의 일 제법예를 도시하는 단면도.
도 57a, 도 57b, 도 57c, 도 57d는 본 발명의 제3 실시예에 따른 자기 랜덤 액세스 메모리의 제1 변형예를 도시하는 단면도.
도 58a, 도 58b, 도 58c, 도 58d는 본 발명의 제3 실시예에 따른 자기 랜덤 액세스 메모리의 제2 변형예를 도시하는 단면도.
도 59a, 도 59b, 도 59c, 도 59d는 본 발명의 제4 실시예에 따른 자기 랜덤 액세스 메모리의 제조 방법을 도시하는 단면도.
도 60a, 도 60b, 도 60c, 도 60d는 본 발명의 제4 실시예에 따른 자기 랜덤 액세스 메모리의 제조 방법을 도시하는 단면도.
도 61a, 도 61b, 도 61c, 도 61d는 본 발명의 제4 실시예에 따른 자기 랜덤 액세스 메모리의 제조 방법을 도시하는 단면도.
도 62a, 도 62b, 도 62c, 도 62d는 본 발명의 제4 실시예에 따른 자기 랜덤 액세스 메모리의 제조 방법을 도시하는 단면도.
도 63a, 도 63b, 도 63c, 도 63d는 본 발명의 제5 실시예에 따른 자기 랜덤 액세스 메모리의 제조 방법을 도시하는 단면도.
도 64a, 도 64b, 도 64c, 도 64d는 본 발명의 제5 실시예에 따른 자기 랜덤 액세스 메모리의 제조 방법을 도시하는 단면도.
도 65a, 도 65b, 도 65c, 도 65d는 본 발명의 제5 실시예에 따른 자기 랜덤 액세스 메모리의 제조 방법을 도시하는 단면도.
도 66a, 도 66b, 도 66c, 도 66d는 본 발명의 제5 실시예에 따른 자기 랜덤 액세스 메모리의 제조 방법을 도시하는 단면도.
도 67a, 도 67b, 도 67c, 도 67d는 본 발명의 제5 실시예에 따른 자기 랜덤 액세스 메모리의 제조 방법을 도시하는 단면도.
도 68a, 도 68b, 도 68c, 도 68d는 본 발명의 제5 실시예에 따른 자기 랜덤 액세스 메모리의 제조 방법을 도시하는 단면도.
도 69a, 도 69b, 도 69c, 도 69d는 본 발명의 제5 실시예에 따른 자기 랜덤 액세스 메모리의 제조 방법을 도시하는 단면도.
도 70a는 MTJ 소자의 제1 예를 도시하는 단면도이며, 도 70b는 MTJ 소자의 제2 예를 도시하는 단면도이고, 도 70c는 MTJ 소자의 제3 예를 도시하는 단면도이며, 도 70d는 MTJ 소자의 제4 예를 도시하는 단면도.
도 71a, 도 71b는 본 발명의 참고예에 따른 자기 랜덤 액세스 메모리를 도시하는 측면도.
도 72a, 도 72b는 본 발명의 제2∼제5 실시예에 따른 자기 랜덤 액세스 메모리에 의한 효과의 일례를 도시하는 측면도.
도 73은 전형적인 자기 랜덤 액세스 메모리를 도시하는 단면도.
도 74는 전형적인 자기 랜덤 액세스 메모리의 제1 사정을 설명하는 단면도.
도 75a, 도 75b, 도 75c는 전형적인 자기 랜덤 액세스 메모리의 제2 사정을 설명하는 단면도.
도 76은 전형적인 자기 랜덤 액세스 메모리의 제3 사정을 설명하는 등가 회로도.
<도면의 주요 부분에 대한 부호의 설명>
1 : 기판
2 : 소자 분리 영역
3 ; 게이트 절연막
4 : 게이트 전극
5 : 소스/드레인 영역
7 : 컨택트
본 발명은 반도체 집적 회로 장치 및 그 제조 방법에 관한 것으로, 특히 자기 저항 소자를 포함하는 메모리 셀을 구비한 반도체 집적 회로 장치 및 그 제조 방법에 관한 것이다.
도 73은 전형적인 자기 랜덤 액세스 메모리를 도시하는 단면도이다.
도 73에 도시한 바와 같이, 자기 랜덤 액세스 메모리의 메모리 셀은, 셀 트랜지스터와, 이 셀 트랜지스터의 소스/드레인 영역(105)의 한쪽과 비트선(113-1) 사이에 접속된 MTJ 소자(118)를 갖는다. 셀 트랜지스터의 소스/드레인 영역(105)의 다른쪽은, 컨택트(107)를 통해 소스선(109-1)에 접속되고, 그 게이트 전극(104)은 판독 워드선으로서 기능한다.
MTJ 소자(118)는, 소스/드레인 영역(105)의 한쪽에, 셀 내 로컬 배선(121-1), 컨택트(120), 셀 내 비어(via)(113-2), 컨택트(111), 셀 내 비어(109-2), 컨택트(107)를 통해 접속된다.
종래, MTJ 소자(118)는, 셀 내 로컬 배선(121-1) 상에 형성되어 있고, 기입 워드선(124-1)은, 셀 내 로컬 배선(118)의 하방에 형성된다. 그리고, 비트선(113-1)은 MTJ 소자(118) 상에 형성된다.
그러나, 전형적인 자기 랜덤 액세스 메모리에서는, 이하에 설명하는 몇 개의 사정이 있다.
도 74는 전형적인 자기 랜덤 액세스 메모리의 제1 사정을 설명하는 단면도이다.
도 74에 도시한 바와 같이, 기입 워드선(124-1)은, 셀 내 로컬 배선(121-1)의 하방에 형성된다. 이 때문에, MTJ 소자(118)와 기입 워드선(121-1) 사이에는, 셀 내 로컬 배선(121-1)의 두께 t1과, 셀 내 로컬 배선(121-1)과 기입 워드선(124-1)을 절연하는 층간 절연막의 두께 t2가 더해진다. 이 때문에, MTJ 소자(118)와 기입 워드선(121-1) 사이의 거리 D가 커지게 된다. 거리 D가 커지면, 기입 워드선(124-1)으로부터의 자계를, MTJ 소자(118)에 효율적으로 제공하는 것이 어렵게 되어, 예를 들면 데이터를 기입하기 어렵게 된다고 하는 문제가 발생한다.
거리 D를 축소하기 위해서는, 예를 들면 셀 내 로컬 배선(121-1)의 막 두께를 얇게 하는 것을 생각할 수 있다. 그러나, 셀 내 로컬 배선(121-1)은, 다음 사정 때문에, 간단하게 얇게 하는 것은 어렵다.
도 75a, 도 75b, 도 75c는 전형적인 자기 랜덤 액세스 메모리의 제2 사정을 설명하는 단면도이다.
우선, 도 75a에 도시한 바와 같이, MTJ 소자를 형성할 때에는, 강자성체층(114), 절연층(115), 강자성체층(116)으로 이루어지는 자기 터널 접합을 형성하고, MTJ 소자의 형성 패턴에 따른 마스크층(117)을 형성한다.
다음으로, 도 75b에 도시한 바와 같이, 마스크층(117)을 마스크로서 이용하여, 상기 자기 터널 접합을 에칭한다. 이 때, 셀 내 로컬 배선을 형성하기 위한 메탈층(121)은, 예를 들면 에칭의 스토퍼로서 기능한다. 이 에칭 시, 메탈층(121)의 막 두께가 얇으면, 예를 들면 도 75c에 도시한 바와 같이, 메탈층(121)이 소실되게 되는 경우가 있다. 메탈층(121)이 소실되면, 셀 내 로컬 배선을 형성할 수 없게 된다.
예를 들면 이러한 사정 때문에, 셀 내 로컬 배선(121-1)은 간단하게 얇게 하는 것은 어렵다.
또한, 메탈층(121)이 소실되지 않더라도, 도 75b에 도시한 바와 같이, 메탈층(121)은 에칭되게 되기 때문에, 메탈층(121)에 막 두께 변동이 발생한다고 하는 사정도 있다. 메탈층(121)이 에칭되는 양은, 예를 들면 칩 내, 혹은 웨이퍼 내에서, 반드시 균일하게 된다고는 할 수 없다. 이 때문에, 메탈층(121)의 막 두께에, 광범위한 변동이 발생하게 된다. 메탈층(121)의 막 두께의 광범위한 변동은, 예를 들면 셀 내 로컬 배선(121-1)의 저항값의 변동으로 이어진다.
만약, 셀 내 로컬 배선(121-1)의 저항값이 변동되면, 예를 들면 도 76의 등가 회로도에 도시한 바와 같이, 비트선(113-1)과 셀 트랜지스터 사이의 저항(200) 의 저항값까지 변동되게 된다. 이러한 저항값의 변동은, 예를 들면 데이터 판독에 관한 신뢰성에 영향을 미칠 가능성이 있다.
본 발명의 제1 양태에 따른 반도체 집적 회로 장치는, 셀 트랜지스터와, 상기 셀 트랜지스터의 상방에 형성된 비트선과, 상기 비트선의 상방에 형성되며, 자신의 제1 단부가 상기 비트선에 전기적 접속된 자기 저항 소자(magnetoresistive element)와, 상기 자기 저항 소자의 상방에 형성된 셀 내 로컬 배선 -상기 셀 내 로컬 배선은 상기 셀 트랜지스터의 소스 및 드레인 영역 중 하나를 상기 자기 저항 소자의 제2 단부에 결합시킴- 과, 상기 셀 내 로컬 배선의 상방에 형성된 기입 워드선 -상기 기입 워드선은 셀 내 로컬 접속되어 있는 자기 저항 소자에게 자계를 가함- 을 포함한다.
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이하, 본 발명의 실시예를 도면을 참조하여 설명한다. 설명을 행할 때, 모든 도면에 걸쳐 공통되는 부분에는 공통되는 참조 부호를 붙인다.
(제1 실시예)
도 1은 본 발명의 제1 실시예에 따른 자기 랜덤 액세스 메모리의 일 평면 패턴예를 도시하는 평면도이며, 도 2a는 도 1에서의 A-A선을 따라 취한 단면도이고, 도 2b는 도 1에서의 B-B선을 따라 취한 단면도이며, 도 2c는 도 1에서의 C-C선을 따라 취한 단면도이고, 도 2d는 주변 회로의 기판 컨택트부의 단면도이다.
도 1, 도 2a∼도 2d에 도시한 바와 같이, 제1 실시예에 따른 자기 랜덤 액세스 메모리는, 자기 저항 소자(magnetoresistive element)를 포함하는 메모리 셀을 구비한다. 본 예에서는, 자기 저항 소자를 포함하는 메모리 셀로서, 하나의 자기 저항 소자와 하나의 셀 트랜지스터를 포함하는 1자기 저항 소자-1트랜지스터형의 메모리 셀을 예시한다. 셀 트랜지스터는, 예를 들면 P형 실리콘 기판(1)의 소자 영역에 형성된다. 소자 영역은, 기판(1)에 형성된 소자 분리 영역(2)에 의해 구획되어 있다. 셀 트랜지스터는, 게이트 전극(4) 및 N형 소스/드레인 영역(5)을 갖는다. 게이트 전극(4)은, 판독 워드선으로서 기능하고 있으며, 제1 방향으로 연장되어 형성되어 있다. 셀 트랜지스터의 상방에는 소스선(9-1), 셀 내 비어(9-2)가 형성되어 있다. 이들은, 예를 들면 제1층 메탈층으로 형성된다. 소스선(9-1)은, 판독 워드선과 동일한 제1 방향으로 연장되며, 제1층 메탈-기판 컨택트(7)를 통해, 셀 트랜지스터의 소스/드레인 영역(5)의 다른쪽, 예를 들면 소스 영역에 접속된다. 셀 내 비어(9-2)는, 제1층 메탈-기판 컨택트(7)를 통해, 셀 트랜지스터의 소스/드레인 영역(5)의 한쪽, 예를 들면 드레인 영역에 접속된다. 소스선(9-1) 및 셀 내 비어(9-2)의 상방에는, 비트선(13-1) 및 셀 내 비어(13-2)가 형성된다. 이들은, 예를 들면 제2층 메탈층으로 형성된다. 셀 내 비어(13-2)는, 제2층 메탈-제1층 메탈 컨택트(11)를 통해 셀 내 비어(9-2)에 접속된다. 비트선(13-1)은, 판독 워드선과 교차하는, 예를 들면 직교하는 제2 방향으로 연장되어 형성되어 있다. 비트선(13-1) 상에는, 자기 저항 소자, 예를 들면 MTJ 소자(18)가 형성되어 있다. MTJ 소자(18)는, 자성층, 예를 들면 강자성층으로 이루어지는 고정층 및 메모리층, 이들 고정층과 메모리층 사이에 형성된 절연성 비자성층으로 이루어지는 터널 배리어층을 포함한다. 고정층은 스핀 방향이 고정되어 있는 층이고, 메모리층은 기입 자계에 따라 스핀 방향이 변화되는 층이다. MTJ 소자(18)의 일단, 예를 들면 메모리층은 비트선(13-1)에 접속된다. MTJ 소자(18) 상에는, 셀 내 로컬 배선(21-1)이 형성되어 있다. 셀 내 로컬 배선(21-1)은, MTJ 소자(18)의 타단, 예를 들면 고정층에 접속됨과 함께, 엑스트라 메탈-제2층 메탈 컨택트(20)를 통해, 셀 내 비어(13-2)에 접속된다(본 명세서에서는, 셀 내 로컬 배선(21-1)을 형성하기 위한 도전체층을, 편의상, 엑스트라 메탈층이라고 함). 이에 의해, MTJ 소자(18)는, 셀 트랜지스터의 소스/드레인 영역(5)의 한쪽, 예를 들면 드레인 영역과, 비트선(13-1) 사이에 접속된다. 셀 내 로컬 배선(21-1)의 상방에는, 기입 워드선(24-1)이 형성된다. 기입 워드선(24-1)은, 예를 들면 판독 워드선과 동일한 제1 방향으로 연장되어 형성되며, MTJ 소자(18)의 상방에서, 비트선(13-1)과 교차한다. 기입 워드선은, MTJ 소자(18)에 데이터를 기입할 때, 이 MTJ 소자(18)에 자계를 제공한다. 또한, MTJ 소자(18)의 자화 용이축은, 기입 워드선(24-1)이 연장되는 제1 방향으로 설정되어 있다.
이러한 제1 실시예에 따른 자기 랜덤 액세스 메모리이면, MTJ 소자(18)를, 셀 내 로컬 배선(21-1) 아래에 형성한다. 이에 의해, MTJ 소자(18)를 패터닝할 때의 영향을, 셀 내 로컬 배선(21-1)이 받지 않게 된다. 이 때문에, 셀 내 로컬 배선(21-1)의 두께를 얇게 할 수 있어, 기입 워드선(24-1)과 MTJ 소자(18)와의 거리를 축소하는 것이 가능해진다.
따라서, 셀 내 로컬 배선 상에 MTJ 소자를 형성하는 전형적인 자기 랜덤 액세스 메모리에 비해, 기입 워드선(24-1)으로부터의 자계를 MTJ 소자(18)가 받기 쉬워진다. 따라서, MTJ 소자(18)에 데이터를 기입하기 쉬워진다.
또한, MTJ 소자의 패터닝 시의 영향을, 셀 내 로컬 배선(21-1)이 받지 않게 되기 때문에, 셀 내 로컬 배선(21-1)의 막 두께 변동을 억제할 수 있다. 이에 의해, 비트선-셀 트랜지스터간의 저항값의 변동도 억제하는 것이 가능해진다. 따라서, 예를 들면 데이터 판독에 관한 신뢰성도 향상시킬 수 있다.
〔일 제법예〕
다음으로, 본 발명의 제1 실시예에 따른 자기 랜덤 액세스 메모리의 일 제법예를 설명한다.
도 3∼도 15는 각각, 본 발명의 제1 실시예에 따른 자기 랜덤 액세스 메모리의 일 제법예를 도시하는 단면도이다. 또한, 도 3∼도 15에서, a도는 도 2a에 도시한 단면에 대응하고, b도는 도 2b에 도시한 단면에 대응하며, c도는 도 2c에 도시한 단면에 대응하고, d도는 도 2d에 도시한 단면에 대응한다.
우선, 도 3a∼도 3d에 도시한 바와 같이, P형 실리콘 기판(1)에 소자 분리 영역에 대응한 셸로우 트렌치를 형성한다. 계속해서, 셸로우 트렌치 내를 절연물, 예를 들면 SiO2로 매립하여, 소자 분리 영역(셸로우 트렌치 아이솔레이션 : STI)을 형성한다.
다음으로, 도 4a∼도 4d에 도시한 바와 같이, 기판(1) 내, 소자 분리 영역에 의해 구획된 소자 영역을 열 산화하여, 게이트 절연막(SiO2)(3)을 형성한다. 계속해서, 기판(1) 및 소자 분리 영역(2) 상에 도전성 폴리실리콘을 퇴적하여, 도전성 폴리실리콘막을 형성한다. 계속해서, 도전성 폴리실리콘막을 패터닝하여, 게이트 전극(4)을 형성한다. 계속해서, 게이트 전극(4) 및 소자 분리 영역(2)을 마스크로 이용하여, N형 불순물, 예를 들면 비소 또는 인을 기판(1)에 이온 주입하고, 확산시켜, N형 소스 드레인 영역(5)을 형성한다.
다음으로, 도 5a∼도 5d에 도시한 바와 같이, 도 4a∼도 4d에 도시한 구조 상에, 절연물, 예를 들면 SiO2를 퇴적하여, 제1층 층간 절연막(6)을 형성한다. 계속해서, 제1층 층간 절연막(6)에, N형 소스/드레인 영역(5)에 도달하는 개공을 형성한다. 계속해서, 개공 내를 도전물, 예를 들면 텅스텐 등의 메탈로 매립하여, 제1층 메탈-기판 컨택트(7)를 형성한다.
다음으로, 도 6a∼도 6d에 도시한 바와 같이, 도 5a∼도 5d에 도시한 구조 상에, 절연물, 예를 들면 SiO2를 퇴적하여, 제2층 층간 절연막(8)을 형성한다. 계속해서, 제2층 층간 절연막(8)에, 컨택트(7)에 도달하는 제1층 메탈 배선용 트렌치를 형성한다. 계속해서, 배선용 트렌치 내를 도전물, 예를 들면 텅스텐 등의 메탈로 매립하여, 제1층 메탈층(9)으로 이루어지는 배선 패턴을 형성한다. 이에 의해, 본 예에서는, 배선 패턴 중, 소스선(9-1), 셀 내 비어(9-2), 및 주변 회로 내 비어(9-3)가 형성된다.
다음으로, 도 7a∼도 7d에 도시한 바와 같이, 도 6a∼도 6d에 도시한 구조 상에, 절연물, 예를 들면 SiO2를 퇴적하여, 제3층 층간 절연막(10)을 형성한다. 계속해서, 제3층 층간 절연막(10)에, 셀 내 비어(9-2), 및 주변 회로 내 비어(9-3)에 도달하는 개공을 형성한다. 계속해서, 개공 내를 도전물, 예를 들면 텅스텐 등의 메탈로 매립하여, 제2층 메탈-제1층 메탈 컨택트(11)를 형성한다.
다음으로, 도 8a∼도 8d에 도시한 바와 같이, 도 7a∼도 7d에 도시한 구조 상에, 절연물, 예를 들면 SiO2를 퇴적하여, 제4층 층간 절연막(12)을 형성한다. 계속해서, 제4층 층간 절연막(12)에, 컨택트(11)에 도달하는 제2층 메탈 배선용 트렌 치를 형성한다. 계속해서, 배선용 트렌치 내를 도전물, 예를 들면 텅스텐 등의 메탈로 매립하여, 제2층 메탈층(13)으로 이루어지는 배선 패턴을 형성한다. 이에 의해, 본 예에서는, 배선 패턴 중, 비트선(13-1), 셀 내 비어(13-2), 및 주변 회로 내 비어(13-3)가 형성된다.
다음으로, 도 9a∼도 9d에 도시한 바와 같이, 도 8a∼도 8d에 도시한 구조 상에 강자성체, 예를 들면 CoFe, 혹은 NiFe를 스퍼터하여, 강자성체층(14)을 형성한다. 계속해서, 강자성체층(14) 상에 절연물, 예를 들면 알루미나를 퇴적하여, 절연층(15)을 형성한다. 계속해서, 절연층(15) 상에 강자성체, 예를 들면 CoFe, 혹은 NiFe를 스퍼터하여, 강자성체층(16)을 형성한다. 계속해서, 강자성체층(16) 상에 마스크재를 퇴적하여, 마스크층(17)을 형성한다. 계속해서, 마스크층(17)을, MTJ 소자의 배치 패턴에 따른 형상으로 패터닝한다.
다음으로, 도 10a∼도 10d에 도시한 바와 같이, 마스크층(17)을 마스크로 이용하여, 강자성체층(16), 절연층(15) 및 강자성체층(14)을 순차적으로 에칭한다. 이에 의해, 예를 들면 강자성체층(14), 절연층(15) 및 강자성체층(16)의, 예를 들면 3층 구조로 이루어지는 MTJ 소자(18)가 형성된다. 본 예에서는, 예를 들면 강자성체층(14)이, 기입 자계에 따라 스핀 방향이 변화하는 메모리층으로서 기능하고, 절연층(15)이 터널 배리어로서 기능하며, 강자성체층(16)이 스핀 방향이 고정되는 고정층으로서 기능한다. 또한, MTJ 소자(18)는, 상기 3층 구조에 한정되는 것은 아니다.
다음으로, 도 11a∼도 11d에 도시한 바와 같이, 도 10a∼도 10d에 도시한 구 조 상에, 절연물, 예를 들면 SiO2를 퇴적하여, 제5층 층간 절연막(19)을 형성한다. 계속해서, 제5층 층간 절연막(19)을, 예를 들면 화학적 기계 연마(CMP)하여, MTJ 소자(18)를 노출시킨다. 계속해서, 제5층 층간 절연막(19)에, 셀 내 비어(13-2)에 도달하는 개공을 형성한다. 계속해서, 개공 내를 도전물, 예를 들면 텅스텐 등의 메탈로 매립하여, 엑스트라 메탈-제2층 메탈 컨택트(20)를 형성한다.
다음으로, 도 12a∼도 12d에 도시한 바와 같이, 도 11a∼도 11d에 도시한 구조 상에, 도전물, 예를 들면 텅스텐을 퇴적하여, 엑스트라 메탈층(21)을 형성한다. 본 예에서는, 예를 들면 엑스트라 메탈층(21)의 두께를, 전형적인 자기 랜덤 액세스 메모리에서의 엑스트라 메탈층의 두께를 얇게 하는 것이 가능하다.
다음으로, 도 13a∼도 13d에 도시한 바와 같이, 엑스트라 메탈층(21)을, 패터닝하여, 셀 내 로컬 배선(21-1)을 형성한다.
다음으로, 도 14a∼도 14d에 도시한 바와 같이, 도 13a∼도 13d에 도시한 구조 상에, 절연물, 예를 들면 SiO2를 퇴적하여, 제6층 층간 절연막(22)을 형성한다. 다음으로, 제6층 층간 절연막(22) 및 제5층 층간 절연막(19)에, 주변 회로 내 비어(13-3)에 도달하는 개공을 형성한다. 계속해서, 개공 내를 도전물, 예를 들면 텅스텐 등의 메탈로 매립하여, 제3층 메탈-제2층 메탈 컨택트(23)를 형성한다.
다음으로, 도 15a∼도 15d에 도시한 바와 같이, 도 14a∼도 14d에 도시한 구조 상에, 도전물, 예를 들면 AlCu 혹은 Cu를 퇴적하여, 제3층 메탈층(24)을 형성한다. 또한, 예를 들면 AlCu 혹은 Cu를 제3층 메탈층(24)에 이용한 경우, 제3층 메 탈층(24)을 배리어 메탈층 사이에 두는 것이 일반적이다. 이 때문에, 제3층 메탈층(24)의 아래, 및 그 위에 배리어 메탈층을 형성해도 된다. 이것은 이하에 설명하는 다른 실시예에서도 마찬가지이다. 배리어 메탈층의 재료예로서는, Ti, TiN, Ta, TaN, W 등을 예로 들 수 있다.
계속해서, 제3층 메탈층(24)을 패터닝하여, 기입 워드선(24-1) 및 주변 회로 내 배선(24-2)을 형성한다.
예를 들면 이와 같이 하여, 제1 실시예에 따른 자기 랜덤 액세스 메모리를 형성할 수 있다.
(제2 실시예)
도 16은 본 발명의 제2 실시예에 따른 자기 랜덤 액세스 메모리의 일 평면 패턴예를 도시한는 평면도이며, 도 17a는 도 16에서의 A-A선을 따라 취한 단면도이고, 도 17b는 도 16에서의 B-B선을 따라 취한 단면도이며, 도 17c는 도 16 중의 C-C선을 따라 취한 단면도이고, 도 17d는 주변 회로의 기판 컨택트부의 단면도이다.
도 16, 도 17a∼도 17d에 도시한 바와 같이, 제2 실시예에 따른 자기 랜덤 액세스 메모리가, 제1 실시예와 다른 점은, 기입 워드선(24-1)의 상면 및 측면, 및 MTJ 소자(18)의 측면을 피복하고, 기입 워드선(24-1)으로부터의 자계를 가두는 요크층(28)을 더 구비하는 것이다. 본 예의 요크층(28)은, 예를 들면 도전성 자성체이다. 이와 같이 도전성 자성체이기 때문에, 본 예의 요크층(28)은, 기입 워드선(24-1)마다 분리되어 있다. 또한, 본 예에서는, 비트선(13-1)의 저면 및 측면을 피복하는 요크층(26)이 형성되어 있다.
이러한 제2 실시예에 따른 자기 랜덤 액세스 메모리는, 기입 워드선(24-1)의 상면 및 측면, 및 MTJ 소자(18)의 측면을 피복하는 요크층(28)을 갖기 때문에, 요크층(28)이 없는 경우에 비해, 기입 워드선(24-1)으로부터의 자계를, MTJ 소자(18)에, 효율적으로 제공하는 것이 가능해진다.
이와 함께, 인접한 비선택의 MTJ 소자(18)에 대하여, 선택된 기입 워드선(24-1)으로부터의 자계의 영향을 받지 않게 할 수 있다. 이 때문에, 예를 들면 데이터 기입에 관한 신뢰성을 향상시키는 것이 가능해진다.
또한, 비트선(13-1)의 저면 및 측면을 피복하는 요크층(26)을 형성해 놓음으로써, 데이터 기입 시, 비트선(13-1)으로부터의 자계를, MTJ 소자에, 효율적으로 제공하는 것이 가능해진다.
또한, 요크층(26)은 요크층(28)과 접촉하지 않는다. 요크층(26)을, 요크층(28)과 접촉시키지 않음으로써, 예를 들면 요크층(26)으로부터의 자계와, 요크층(28)으로부터의 자계가 서로 간섭하는 것을 억제할 수 있다고 하는 이점을 얻을 수 있다.
〔제1 제법예〕
다음으로, 본 발명의 제2 실시예에 따른 자기 랜덤 액세스 메모리의 제1 제법예를 설명한다.
도 18∼도 31은 각각, 본 발명의 제2 실시예에 따른 자기 랜덤 액세스 메모리의 제1 제법예를 도시하는 단면도이다. 또한, 도 18∼도 31에서, a도는 도 17a에 도시한 단면에 대응하고, b도는 도 17b에 도시한 단면에 대응하며, c도는 도 17c에 도시한 단면에 대응하고, d도는 도 17d에 도시한 단면에 대응한다.
우선, 도 3∼도 7을 참조하여 설명한 제법에 의해, 도 18a∼도 18d에 도시하는 구조를 얻는다.
다음으로, 도 19a∼도 19d에 도시한 바와 같이, 도 18a∼도 18d에 도시한 구조 상에, 절연물, 예를 들면 SiO2를 퇴적하여, 제4층 층간 절연막(12)을 형성한다. 계속해서, 제4층 층간 절연막(12)에, 컨택트(11)에 도달하는 제2층 메탈 배선용 트렌치(25)를 형성한다. 이에 의해, 본 예에서는, 비트선 트렌치(25-1), 셀 내 비어 트렌치(25-2), 및 주변 회로 내 비어 트렌치(25-3)가 형성된다.
다음으로, 도 20a∼도 20d에 도시한 바와 같이, 도 19a∼도 19d에 도시한 구조 상에, 도전성, 또는 절연성의 요크재를 퇴적하여, 요크층(26)을 형성한다. 본 예에서는, 도전성 요크층(26)을 예시한다. 요크재의 재료 예는, 도전성 요크재로서는, 예를 들면 Ni-Fe 합금, Co-Fe-Ni 합금, Co-(Zr, Hf, Nb, Ta, Ti)막, (Co, Fe, Ni)-(Si, B)-(P, Al, Mo, Nb, Mn)계의 비정질 재료를 예로 들 수 있다. 또한, 절연성 요크재로서는, 예를 들면 절연성 페라이트, (Fe, Co)-(B, Si, Hf, Zr, Sm, Ta, Al)-(F, O, N)계 등의 금속-비금속 나노그래뉼러막을 예로 들 수 있다. 계속해서, 도전성 요크층(26) 상에, 도전물, 예를 들면 텅스텐 등의 메탈을 퇴적하여, 제2층 메탈층(13)을 형성한다.
다음으로, 도 21a∼도 21d에 도시한 바와 같이, 제2층 메탈층(13) 및 도전성 요크층(26)을, 예를 들면 화학적 기계 연마(CMP)하여, 비트선 트렌치(25-1), 셀 내 비어 트렌치(25-2), 및 주변 회로 내 비어 트렌치(25-3)를, 제2층 메탈 및 도전성 요크재로 매립한다. 이에 의해, 비트선(13-1), 셀 내 비어(13-2) 및 주변 회로가 형성된다.
다음으로, 도 22a∼도 22d에 도시한 바와 같이, 도 21a∼도 21d에 도시한 구조 상에, 강자성체를 스퍼터하여, 강자성체층(14)을 형성한다. 계속해서, 강자성체층(14) 상에 절연물을 퇴적하여, 절연층(15)을 형성한다. 계속해서, 절연층(15) 상에 강자성체를 스퍼터하여, 강자성체층(16)을 형성한다. 계속해서, 강자성체층(16) 상에 마스크재를 퇴적하여, 마스크층(17)을 형성한다. 계속해서, 마스크층(17)을, MTJ 소자의 배치 패턴에 따른 형상으로 패터닝한다.
다음으로, 도 23a∼도 23d에 도시한 바와 같이, 마스크층(17)을 마스크로 이용하여, 강자성체층(16), 절연층(15) 및 강자성체층(14)을 순차적으로 에칭한다. 이에 의해, 예를 들면 강자성체층(14), 절연층(15) 및 강자성체층(16)의 3층 구조로 이루어지는 MTJ 소자(18)가 형성된다. 본 예에서는, 예를 들면 강자성체층(14)이, 기입 자계에 따라 스핀 방향이 변화되는 메모리층으로서 기능하고, 절연층(15)이 터널 배리어로서 기능하며, 강자성체층(16)이 스핀 방향이 고정되는 고정층으로서 기능한다.
다음으로, 도 24a∼도 24d에 도시한 바와 같이, 도 23a∼도 23d에 도시한 구조 상에, 절연물, 예를 들면 SiO2를 퇴적하여, 제5층 층간 절연막(19)을 형성한다. 계속해서, 제5층 층간 절연막(19)을, 예를 들면 화학적 기계 연마(CMP)하여, MTJ 소자(18)를 노출시킨다. 계속해서, 제5층 층간 절연막(19)에, 셀 내 비어(13-2)에 도달하는 개공을 형성한다. 계속해서, 개공 내를 도전물, 예를 들면 텅스텐 등의 메탈로 매립하여, 엑스트라 메탈-제2층 메탈 컨택트(20)를 형성한다.
다음으로, 도 25a∼도 25d에 도시한 바와 같이, 도 24a∼도 24d에 도시한 구조 상에, 도전물, 예를 들면 텅스텐을 퇴적하여, 엑스트라 메탈층(21)을 형성한다.
다음으로, 도 26a∼도 26d에 도시한 바와 같이, 엑스트라 메탈층(21)을, 패터닝하여, 셀 내 로컬 배선(21-1)을 형성한다.
다음으로, 도 27a∼도 27d에 도시한 바와 같이, 도 26a∼도 26d에 도시한 구조 상에, 절연물, 예를 들면 SiO2를 퇴적하여, 제6층 층간 절연막(22)을 형성한다. 다음으로, 제6층 층간 절연막(22), 및 제5층 층간 절연막(19)에, 주변 회로 내 비어(13-3)에 도달하는 개공을 형성한다. 계속해서, 개공 내를 도전물, 예를 들면 텅스텐 등의 메탈로 매립하여, 제3층 메탈-제2층 메탈 컨택트(23)를 형성한다.
다음으로, 도 28a∼도 28d에 도시한 바와 같이, 도 27a∼도 27d에 도시한 구조 상에, 도전물, 예를 들면 AlCu 혹은 Cu를 퇴적하여, 제3층 메탈층(24)을 형성한다. 계속해서, 제3층 메탈층(24) 상에, 도전성 요크재를 퇴적하여, 도전성 요크층(27)을 형성한다. 도전성 요크층(27)의 재료로서는, 예를 들면 Ni-Fe 합금, Co-Fe-Ni 합금, Co-(Zr, Hf, Nb, Ta, Ti)막, (Co, Fe, Ni)-(Si, B)-(P, Al, Mo, Nb, Mn)계의 비정질 재료를 예로 들 수 있다.
다음으로, 도 29a∼도 29d에 도시한 바와 같이, 기입 워드선 패턴 및 주변 회로 내 배선 패턴에 대응한 마스크재(도시 생략)를 마스크로 이용하여, 도전성 요크층(27), 제3층 메탈층(24), 제6층 층간 절연막(22)을 에칭하고, 다시 제5층 층간 절연막(19)의 도중까지 에칭한다. 이에 의해, 기입 워드선(24-1), 및 주변 회로 내 배선(24-2)이 형성된다. 또한, 제5층 층간 절연막(19)을 도중까지 에칭하는 이유는, 후에 형성되는 요크층(28)을, 예를 들면 비트선(13-1)에 대하여 매우 가깝게 하기 위해서이다. 또한, 제5층 층간 절연막을 비트선(13-1)이 노출될 때까지 에칭하지 않는 이유는, 요크층(26)이, 후에 형성되는 요크층(28)과 접촉하지 않도록 하기 위해서이다.
다음으로, 도 30a∼도 30d에 도시한 바와 같이, 도 29a∼도 29d에 도시한 구조 상에, 도전성 요크재를 퇴적하여, 도전성 요크층(28)을 형성한다. 도전성 요크층(28)의 재료로서는, 도전성 요크층(27)과 마찬가지로, 예를 들면 Ni-Fe 합금, Co-Fe-Ni 합금, Co-(Zr, Hf, Nb, Ta, Ti)막, (Co, Fe, Ni)-(Si, B)-(P, Al, Mo, Nb, Mn)계의 비정질 재료를 예로 들 수 있다.
다음으로, 도 31a∼도 31d에 도시한 바와 같이, 도전성 요크층(28)을, 이방성 에칭, 예를 들면 반응성 이온 에칭(RIE)을 이용하여 이방성 에칭하고, 도전성 요크층(28)을, 도전성 요크층(27), 기입 워드선(24-1) 또는 주변 회로 내 배선(24-2), 제6층 층간 절연막(22), 제5층 층간 절연막(19)의 측벽 상에 남긴다.
예를 들면 이와 같이 하여, 제2 실시예에 따른 자기 랜덤 액세스 메모리를 형성할 수 있다.
〔제2 제법예〕
다음으로, 본 발명의 제2 실시예에 따른 자기 랜덤 액세스 메모리의 제2 제법예를 설명한다.
도 32∼도 41은 각각, 본 발명의 제2 실시예에 따른 자기 랜덤 액세스 메모리의 제2 제법예를 도시하는 단면도이다. 또한, 도 32∼도 41에서, a도는 도 17a에 도시한 단면에 대응하고, b도는 도 17b에 도시한 단면에 대응하며, c도는 도 17c에 도시한 단면에 대응하고, d도는 도 17d에 도시한 단면에 대응한다.
우선, 도 3∼도 7, 도 19∼도 23을 참조하여 설명한 제법에 의해, 도 32a∼도 32d에 도시한 구조를 얻는다.
다음으로, 도 33a∼도 33d에 도시한 바와 같이, 도 32a∼도 32d에 도시한 구조 상에, 절연물, 예를 들면 SiN을 퇴적하여, 스토퍼층(29)을 형성한다. 계속해서, 스토퍼층(29) 상에, 절연물, 예를 들면 SiO2를 퇴적하여, 제5층 층간 절연막(19)을 형성한다. 스토퍼층(29)의 재료 예는, 예를 들면 SiN이지만, 제5층 층간 절연막(19)과 에칭 선택비를 취하는 것이 가능한 재료이면 된다.
다음으로, 도 34a∼도 34d에 도시한 바와 같이, 제5층 층간 절연막(19) 및 스토퍼층(29)을, 예를 들면 화학적 기계 연마(CMP)하여, MTJ 소자(18)를 노출시킨다. 계속해서, 제5층 층간 절연막(19) 및 스토퍼층(29)에, 셀 내 비어(13-2)에 도달하는 개공을 형성한다. 계속해서, 개공 내를 도전물, 예를 들면 텅스텐 등의 메탈로 매립하여, 엑스트라 메탈-제2층 메탈 컨택트(20)를 형성한다.
다음으로, 도 35a∼도 35d에 도시한 바와 같이, 도 34a∼도 34d에 도시한 구 조 상에, 도전물, 예를 들면 텅스텐을 퇴적하여, 엑스트라 메탈층(21)을 형성한다. 다음으로, 도 36a∼도 36d에 도시한 바와 같이, 엑스트라 메탈층(21)을, 패터닝하여, 셀 내 로컬 배선(21-1)을 형성한다.
다음으로, 도 37a∼도 37d에 도시한 바와 같이, 도 36a∼도 36d에 도시한 구조 상에, 절연물, 예를 들면 SiO2를 퇴적하여, 제6층 층간 절연막(22)을 형성한다. 다음으로, 제6층 층간 절연막(22) 및 제5층 층간 절연막(19)에, 주변 회로 내 비어(13-3)에 도달하는 개공을 형성한다. 계속해서, 개공 내를 도전물, 예를 들면 텅스텐 등의 메탈로 매립하여, 제3층 메탈-제2층 메탈 컨택트(23)를 형성한다.
다음으로, 도 38a∼도 38d에 도시한 바와 같이, 도 37a∼도 37d에 도시한 구조 상에, 도전물, 예를 들면 AlCu 혹은 Cu를 퇴적하여, 제3층 메탈층(24)을 형성한다. 계속해서, 제3층 메탈층(24) 상에, 도전성 요크재를 퇴적하여, 도전성 요크층(27)을 형성한다.
다음으로, 도 39a∼도 39d에 도시한 바와 같이, 기입 워드선 패턴 및 주변 회로 내 배선 패턴에 대응한 마스크재(도시 생략)를 마스크로 이용하여, 도전성 요크층(27), 제3층 메탈층(24), 제6층 층간 절연막(22) 및 제5층 층간 절연막(19)을, 예를 들면 스토퍼층(29)이 노출될 때까지 에칭한다. 이에 의해, 기입 워드선(24-1) 및 주변 회로 내 배선(24-2)이 형성된다.
다음으로, 도 40a∼도 40d에 도시한 바와 같이, 도 39a∼도 39d에 도시한 구조 상에, 도전성 요크재를 퇴적하여, 도전성 요크층(28)을 형성한다.
다음으로, 도 41a∼도 41d에 도시한 바와 같이, 도전성 요크층(28)을, 이방성 에칭, 예를 들면 반응성 이온 에칭(RIE)을 이용하여 이방성 에칭하여, 도전성 요크층(28)을, 도전성 요크층(27), 기입 워드선(24-1) 또는 주변 회로 내 배선(24-2), 제6층 층간 절연막(22), 제5층 층간 절연막(19)의 측벽 상에 남긴다.
예를 들면 이와 같이 하여, 제2 실시예에 따른 자기 랜덤 액세스 메모리를 형성할 수 있다.
〔제3 제법예〕
다음으로, 본 발명의 제2 실시예에 따른 자기 랜덤 액세스 메모리의 제3 제법예를 설명한다.
도 42∼도 47은 각각, 본 발명의 제2 실시예에 따른 자기 랜덤 액세스 메모리의 제3 제법예를 도시하는 단면도이다. 또한, 도 42∼도 47에서, a도는 도 17a에 도시한 단면에 대응하고, b도는 도 17b에 도시한 단면에 대응하며, c도는 도 17c에 도시한 단면에 대응하고, d도는 도 17d에 도시한 단면에 대응한다.
우선, 도 3∼도 7, 도 19∼도 27을 참조하여 설명한 제법에 의해, 도 42a∼도 42d에 도시한 구조를 얻는다.
다음으로, 도 43a∼도 43d에 도시한 바와 같이, 도 42a∼도 42d에 도시한 구조 상에, 절연물, 예를 들면 SiO2를 퇴적하여, 제7층 층간 절연막(30)을 형성한다. 계속해서, 제7층 층간 절연막(30)에, 제3층 메탈 배선용 트렌치(31)를 형성한다. 이에 의해, 본 예에서는, 기입 워드선 트렌치(31-1) 및 주변 회로 내 배선 트렌치(31-2)가 형성된다.
다음으로, 도 44a∼도 44d에 도시한 바와 같이, 도 42a∼도 42d에 도시한 구조 상에, 도전물, 예를 들면 AlCu 혹은 Cu를 퇴적하여, 제3층 메탈층(24)을 형성한다. 계속해서, 제3층 메탈층(24)을, 예를 들면 에치백하여, 제3층 메탈층(24)을, 기입 워드선 트렌치(31-1) 및 주변 회로 내 배선 트렌치(31-2)의 도중까지 매립한다. 계속해서, 제3층 메탈층(24) 및 제7층 층간 절연막(30) 상에, 도전성 요크재를 퇴적하여, 도전성 요크층(27)을 형성한다. 계속해서, 도전성 요크재(27)층을, 예를 들면 화학적 기계 연마(CMP)하여, 도전성 요크층(27)을 기입 워드선 트렌치(31-1) 및 주변 회로 내 배선 트렌치(31-2)에 매립한다.
다음으로, 도 45a∼도 45d에 도시한 바와 같이, 기입 워드선 패턴 및 주변 회로 내 배선 패턴에 대응한 마스크재(도시 생략)를 마스크로 이용하여, 도전성 요크층(27), 제3층 메탈층(24), 제7층 층간 절연막(30), 및 제6층 층간 절연막(22)을 에칭하고, 다시 제5층 층간 절연막(19)의 도중까지 에칭한다. 이에 의해, 기입 워드선(24-1) 및 주변 회로 내 배선(24-2)이 형성된다.
다음으로, 도 46a∼도 46d에 도시한 바와 같이, 제7층 층간 절연막(30)을, 예를 들면 웨트 에칭하여, 도전성 요크층(27)의 측벽 상에 존재하는 제7층 층간 절연막(30)을 제거한다. 이에 의해, 도전성 요크층(27)의 측벽이 노출되는 부분(32)을 얻는다. 또한, 이 공정은 필요에 따라서 행해진다.
다음으로, 도 47a∼도 47d에 도시한 바와 같이, 도 46a∼도 46d에 도시한 구조 상에, 도전성 요크재를 퇴적하여, 도전성 요크층(28)을 형성한다. 계속해서, 도전성 요크층(28)을, 이방성 에칭, 예를 들면 반응성 이온 에칭(RIE)을 이용하여 이방성 에칭하여, 도전성 요크층(28)을, 도전성 요크층(27), 기입 워드선(24-1) 또는 주변 회로 내 배선(24-2), 제7층 층간 절연막(30), 제6층 층간 절연막(22), 제5층 층간 절연막(19)의 측벽 상에 남긴다.
예를 들면 이와 같이 하여, 제2 실시예에 따른 자기 랜덤 액세스 메모리를 형성할 수 있다.
〔일 변형예〕
다음으로, 본 발명의 제2 실시예에 따른 자기 랜덤 액세스 메모리의 제1 변형예를 설명한다.
도 48a, 도 48b, 도 48c, 도 48d는 본 발명의 제2 실시예에 따른 자기 랜덤 액세스 메모리의 일 변형예를 도시하는 단면도이다. 또한, 도 48a는 도 17a에 도시한 단면에 대응하고, 도 48b는 도 17b에 도시한 단면에 대응하며, 도 48c는 도 17c에 도시한 단면에 대응하고, 도 48d는 도 17d에 도시한 단면에 대응한다.
도 48a∼도 48d에 도시한 바와 같이, 도전성 요크층(28)은, 기입 워드선(24-1)의 측면 및 MTJ 소자(18)의 측면을 피복하도록 형성하는 것이 가능하다.
(제3 실시예)
도 49는 본 발명의 제3 실시예에 따른 자기 랜덤 액세스 메모리의 일 평면 패턴예를 도시하는 평면도이고, 도 50a는 도 49에서의 A-A선을 따라 취한 단면도이며, 도 50b는 도 49에서의 B-B선을 따라 취한 단면도이고, 도 50c는 도 49에서의 C-C선을 따라 취한 단면도이며, 도 50d는 주변 회로의 기판 컨택트부의 단면도이 다.
도 49, 도 50a∼도 50d에 도시한 바와 같이, 제3 실시예에 따른 자기 랜덤 액세스 메모리가, 제2 실시예와 다른 점은, 요크층(34)이 절연물인 것에 있다.
요크층(34)이 절연물이면, 셀 내 로컬 배선(21-1)이 요크층(34)에 접촉해도 상관없다. 이 때문에, 요크층이 도전물인 경우에 비해, 메모리 셀의 미세화에 유리하다. 예를 들면 기입 워드선(24-1)을 형성할 때에, 예를 들면 셀 내 로컬 배선(21-1)에 대한 마스크의 얼라이먼트 마진을 고려할 필요가 없어지기 때문이다.
또한, 셀 내 로컬 배선(21-1)이 요크층(34)에 접촉해도 되기 때문에, 셀 내 로컬 배선(21-1)의 폭을 넓게 하는 것도 가능해진다. 예를 들면 본 예와 같이, 셀 내 로컬 배선(21-1)의 폭을, 기입 워드선(24-1)의 폭과 동일하게 하는 것도 가능하다. 셀 내 로컬 배선(21-1)의 폭을 넓게 하는 것이 가능해지면, 셀 내 로컬 배선(21-1)의 저항값을 낮게 하는 것이 가능해진다.
〔일 제법예〕
다음으로, 본 발명의 제3 실시예에 따른 자기 랜덤 액세스 메모리의 일 제법예를 설명한다.
도 51∼도 56은 각각, 본 발명의 제3 실시예에 따른 자기 랜덤 액세스 메모리의 일 제법예를 도시하는 단면도이다. 또한, 도 51∼도 56에서, a도는 도 50a에 도시한 단면에 대응하고, b도는 도 50b에 도시한 단면에 대응하며, c도는 도 50c에 도시한 단면에 대응하고, d도는 도 50d에 도시한 단면에 대응한다.
우선, 도 3∼도 7, 도 19∼도 25를 참조하여 설명한 제법에 의해, 도 51a∼ 도 51d에 도시한 구조를 얻는다.
다음으로, 도 52a∼도 52d에 도시한 바와 같이, 엑스트라 메탈층(21)을 에칭하여, 엑스트라 메탈층(21)에 슬릿(33)을 형성한다. 슬릿(33)은, 예를 들면 비트선(13-1)과 동일한 방향으로 연장되며, 후에 형성되는 셀 내 로컬 배선(21-1)을, 예를 들면 판독 워드선(4)이 연장되는 방향을 따라 순차적으로 분리해 가기 위한 분리 영역이다.
다음으로, 도 53a∼도 53d에 도시한 바와 같이, 도 52a∼도 52d에 도시한 구조 상에, 절연물, 예를 들면 SiO2를 퇴적하여, 제6층 층간 절연막(22)을 형성한다. 다음으로, 제6층 층간 절연막(22) 및 제5층 층간 절연막(19)에, 주변 회로 내 비어(13-3)에 도달하는 개공을 형성한다. 계속해서, 개공 내를 도전물, 예를 들면 텅스텐 등의 메탈로 매립하여, 제3층 메탈-제2층 메탈 컨택트(23)를 형성한다.
다음으로, 도 54a∼도 54d에 도시한 바와 같이, 도 53a∼도 53d에 도시한 구조 상에, 도전물, 예를 들면 AlCu 혹은 Cu를 퇴적하여, 제3층 메탈층(24)을 형성한다.
다음으로, 도 55a∼도 55d에 도시한 바와 같이, 기입 워드선 패턴 및 주변 회로 내 배선 패턴에 대응한 마스크재(도시 생략)를 마스크로 이용하여, 제3층 메탈층(24), 제6층 층간 절연막(22), 엑스트라 메탈층(21)을 에칭하고, 다시 제5층 층간 절연막(19)의 도중까지 에칭한다. 이에 의해, 기입 워드선(24-1), 주변 회로 내 배선(24-2), 셀 내 로컬 배선(21-1)이 형성된다.
다음으로, 도 56a∼도 56d에 도시한 바와 같이, 도 55a∼도 55d에 도시한 구조 상에, 절연성 요크재를 퇴적하여, 절연성 요크층(34)을 형성한다. 절연성 요크층(34)의 재료로서는, 예를 들면 절연성 페라이트, (Fe, Co)-(B, Si, Hf, Zr, Sm, Ta, Al)-(F, O, N)계 등의 금속-비금속 나노그래뉼러막을 예로 들 수 있다.
예를 들면 이와 같이 하여, 제3 실시예에 따른 자기 랜덤 액세스 메모리를 형성할 수 있다.
〔제1 변형예〕
다음으로, 본 발명의 제3 실시예에 따른 자기 랜덤 액세스 메모리의 제1 변형예를 설명한다.
도 57a, 도 57b, 도 57c, 도 57d는 본 발명의 제3 실시예에 따른 자기 랜덤 액세스 메모리의 제1 변형예를 도시하는 단면도이다. 또한, 도 57a는 도 50a에 도시한 단면에 대응하고, 도 57b는 도 50b에 도시한 단면에 대응하며, 도 57c는 도 50c에 도시한 단면에 대응하고, 도 57d는 도 50d에 도시한 단면에 대응한다.
도 57a∼도 57d에 도시한 바와 같이, 절연성 요크층(34)은, 기입 워드선(24-1)의 측면 및 MTJ 소자(18)의 측면을 피복하도록 형성하는 것이 가능하다.
〔제2 변형예〕
다음으로, 본 발명의 제3 실시예에 따른 자기 랜덤 액세스 메모리의 제2 변형예를 설명한다.
도 58a, 도 58b, 도 58c, 도 58d는 본 발명의 제3 실시예에 따른 자기 랜덤 액세스 메모리의 제2 변형예를 도시하는 단면도이다. 또한, 도 58a는 도 50a에 도 시한 단면에 대응하고, 도 58b는 도 50b에 도시한 단면에 대응하며, 도 58c는 도 50c에 도시한 단면에 대응하고, 도 58d는 도 50d에 도시한 단면에 대응한다.
도 58a∼도 58d에 도시한 바와 같이, 기입 워드선(24-1)의 측면 및 MTJ 소자(18)의 측면을 절연성 요크층(34)에 의해 피복하고, 기입 워드선(24-1)의 상면을 도전성 요크층(27)에 의해 피복하도록 하는 것도 가능하다.
(제4 실시예)
도 59∼도 62는 각각, 본 발명의 제4 실시예에 따른 자기 랜덤 액세스 메모리의 제조 방법을 도시하는 단면도이다. 또한, 도 59∼도 62에서, a도는 도 17a에 도시한 단면에 대응하고, b도는 도 17b에 도시한 단면에 대응하며, c도는 도 17c에 도시한 단면에 대응하고, d도는 도 17d에 도시한 단면에 대응한다.
우선, 도 3∼도 7, 도 19∼도 28을 참조하여 설명한 제법에 의해, 도 59a∼도 59d에 도시한 구조를 얻는다.
다음으로, 도 60a∼도 60d에 도시한 바와 같이, 기입 워드선 패턴 및 주변 회로 내 배선 패턴에 대응한 마스크재(도시 생략)를 마스크로 이용하여, 도전성 요크층(27) 및 제3층 메탈층(24)을 에칭한다. 이에 의해, 기입 워드선(24-1) 및 주변 회로 내 배선(24-2)이 형성된다.
다음으로, 도 61a∼도 61d에 도시한 바와 같이, 예를 들면 포토레지스트로 이루어지는 마스크층(35)을 형성하고, 주변 회로부를 마스크층(35)으로 피복한다. 계속해서, 마스크층(35) 및 기입 워드선(24-1), 본 예에서는 특히 요크층(27)을 마스크로 이용하여, 제6층 층간 절연막(22) 및 제5층 층간 절연막(19)의 도중까지 에 칭한다. 이에 의해, 예를 들면 메모리 셀이 집적되어 있는 메모리 셀 어레이부만, 요크층을 형성하기 위한 오목부가 형성된다. 이 후, 본 예에서는 마스크층(35)을 제거한다.
다음으로, 도 62a∼도 62d에 도시한 바와 같이, 제5층 층간 절연막(19)의 노출면 상, 기입 워드선(24-1)의 노출면 상, 요크층(27)의 노출면 상, 제6층 층간 절연막(22) 상에, 도전성 요크재를 퇴적하여, 도전성 요크층(28)을 형성한다. 계속해서, 도전성 요크층(28)을, 도전성 요크층(27), 기입 워드선(24-1) 또는 주변 회로 내 배선(24-2), 제6층 층간 절연막(22), 제5층 층간 절연막(19)의 측벽 상에 남긴다.
이와 같이 하여 형성된 자기 랜덤 액세스 메모리는, 요크층(28)을 형성하기 위한 오목부를, 예를 들면 메모리 셀 어레이부에만 형성할 수 있고, 예를 들면 주변 회로부에 양호한 평탄성을 갖게 할 수 있다.
주변 회로부에 양호한 평탄성을 갖게 할 수 있으면, 예를 들면 주변 회로부에서, 제3층 메탈층보다 상층의 제4층 메탈층, 제5층 메탈층, …을 이용한 배선 공정을 행하기 쉬워진다고 하는 이점을 얻을 수 있다.
(제5 실시예)
도 63∼도 69는 각각, 본 발명의 제5 실시예에 따른 자기 랜덤 액세스 메모리의 제조 방법을 도시하는 단면도이다. 또한, 도 63∼도 69에서, a도는 도 17a에 도시한 단면에 대응하고, b도는 도 17b에 도시한 단면에 대응하며, c도는 도 17c에 도시한 단면에 대응하고, d도는 도 17d에 도시한 단면에 대응한다.
우선, 도 3∼도 7, 도 19∼도 25를 참조하여 설명한 제법에 의해, 도 63a∼도 63d에 도시하는 구조를 얻는다.
다음으로, 도 64a∼도 64d에 도시한 바와 같이, 엑스트라 메탈층(21)을 에칭하여, 엑스트라 메탈층(21)에 슬릿(33)을 형성한다. 슬릿(33)은, 도 52a∼도 52d를 참조하여 설명한 슬릿(33)과 마찬가지의 것이다. 즉, 슬릿(33)은, 예를 들면 비트선(13-1)과 동일한 방향으로 연장되며, 후에 형성되는 셀 내 로컬 배선(21-1)을, 예를 들면 판독 워드선(4)이 연장되는 방향을 따라 순차적으로 분리하기 위한 분리 영역이다.
다음으로, 도 65a∼도 65d에 도시한 바와 같이, 도 64a∼도 64d에 도시한 구조 상에, 절연물, 예를 들면 SiO2를 퇴적하여, 제6층 층간 절연막(22)을 형성한다. 다음으로, 제6층 층간 절연막(22) 및 제5층 층간 절연막(19)에, 주변 회로 내 비어(13-3)에 도달하는 개공을 형성한다. 계속해서, 개공 내를 도전물, 예를 들면 텅스텐 등의 메탈로 매립하여, 제3층 메탈-제2층 메탈 컨택트(23)를 형성한다.
다음으로, 도 66a∼도 66d에 도시한 바와 같이, 도 65a∼도 65d에 도시한 구조 상에, 도전물, 예를 들면 AlCu 혹은 Cu를 퇴적하여, 제3층 메탈층(24)을 형성한다. 계속해서, 제3층 메탈층(24) 상에, 도전성 요크재를 퇴적하여, 도전성 요크층(27)을 형성한다. 도전성 요크층(27)의 재료로서는, 예를 들면 Ni-Fe 합금, Co-Fe-Ni 합금, Co-(Zr, Hf, Nb, Ta, Ti)막, (Co, Fe, Ni)-(Si, B)-(P, Al, Mo, Nb, Mn)계의 비정질 재료를 예로 들 수 있다.
다음으로, 도 67a∼도 67d에 도시한 바와 같이, 기입 워드선 패턴 및 주변 회로 내 배선 패턴에 대응한 마스크재(도시 생략)를 마스크로 이용하여, 도전성 요크층(27), 제3층 메탈층(24), 제6층 층간 절연막(22), 엑스트라 메탈층(21)을 에칭하고, 다시 제5층 층간 절연막(19)의 도중까지 에칭한다. 이에 의해, 기입 워드선(24-1), 주변 회로 내 배선(24-2), 셀 내 로컬 배선(21-1)이 형성된다.
다음으로, 도 68a∼도 68d에 도시한 바와 같이, 도 67a∼도 67d에 도시한 구조 상에, 절연물, 예를 들면 SiO2를 퇴적하여, 절연층(36)을 형성한다. 계속해서, 절연층(36)을, 예를 들면 반응성 이온 에칭을 이용하여 이방성 에칭하여, 절연층(36)을, 기입 워드선(24-1), 주변 회로 내 배선(24-2), 제6층 층간 절연막(22), 셀 내 로컬 배선(21-1), 제5층 층간 절연막(19) 상의 측벽 상에 남긴다. 이 때, 도전성 요크층(27)의 측벽의 일부는 노출시킨다.
다음으로, 도 69a∼도 69d에 도시한 바와 같이, 도 68a∼도 68d에 도시한 구조 상에, 도전성 요크재를 퇴적하여, 도전성 요크층(28)을 형성한다. 도전성 요크층(28)의 재료로서는, 도전성 요크층(27)과 마찬가지로, 예를 들면 Ni-Fe 합금, Co-Fe-Ni 합금, Co-(Zr, Hf, Nb, Ta, Ti)막, (Co, Fe, Ni)-(Si, B)-(P, Al, Mo, Nb, Mn)계의 비정질 재료를 예로 들 수 있다. 다음으로, 도전성 요크층(28)을, 예를 들면 반응성 이온 에칭을 이용하여 이방성 에칭하여, 도전성 요크층(28)을, 도전성 요크층(27) 및 절연층(36)의 측벽 상에 남긴다.
이와 같이 하여 형성된 자기 랜덤 액세스 메모리는, 기입 워드선(24-1)의 측 벽 상에 형성되는 요크층을, 도전성 요크재를 이용하여 형성하였다고 해도, 셀 내 로컬 배선(21-1)을, 기입 워드선(24-1)과 동시에 패터닝하여 형성할 수 있다. 이 때문에, 셀 내 로컬 배선(21-1)의 폭을, 기입 워드선(24-1)의 폭과 동등한 폭으로 할 수 있어, 셀 내 로컬 배선(21-1)의 저항값을 경감할 수 있다고 하는 이점을 얻을 수 있다.
〔자기 저항 소자의 예〕
〔제1 예〕
제1∼제5 실시예에서 설명한 바와 같이, 자기 저항 소자에는 MTJ 소자를 사용할 수 있다. 이하 MTJ 소자의 몇 개의 예에 대하여 설명한다.
도 70a는 MTJ 소자의 제1 예를 도시하는 단면도이다.
도 70a에 도시한 바와 같이, 기초층(50) 상에는, 반강자성층(51), 강자성층(52), 터널 배리어층(53), 강자성층(54) 및 보호층(55)이 순차적으로 형성되어 있다.
본 예에서는, 강자성층(52)이 스핀 방향이 고정되는 고정층(FIXED-LAYER)으로서 기능하고, 강자성층(54)이 스핀 방향이 변화되는 메모리층(FREE-LAYER)으로서 기능한다. 반강자성층(51)은, 강자성층(52)의 스핀 방향을 고정하는 층이다. 본 예와 같이, 고정층으로서 기능하는 강자성층(52)의 스핀 방향은, 예를 들면 반강자성층(51)을 이용하여 고정해도 된다.
또한, 기초층(51)은, 예를 들면 강자성층이나 반강자성층을 형성하기 쉽게 하거나, 보호하기 위한 층으로, 필요에 따라서 형성된다. 보호층(55)은, 예를 들 면 강자성층이나 반강자성층을 보호하기 위한 층으로, 기초층(51)과 마찬가지로, 필요에 따라서 형성된다. 이들 기초층(51) 및 보호층(55)에 관한 사항은 이하에 설명하는 제2∼제4 예에서도 마찬가지이다.
강자성층(52, 54)의 재료 예로서는, 하기의 재료를 예로 들 수 있다.
Fe, Co, Ni, 또는 이들 합금
스핀 분극율이 큰 마그네타이트
CrO2, RXMnO3-y 등의 산화물(R : 희토류, X : Ca, Ba, Sr)
NiMnSb, PtMnSb 등의 호이슬러 합금
또한, 상기 강자성체(52, 54)의 재료 예에서, 예를 들면 강자성을 잃어버리지 않는 범위 내에서, 비자성 원소가 포함되어 있어도 된다.
비자성 원소의 예로서는, 하기의 원소를 예로 들 수 있다.
즉, Ag, Cu, Au, Al, Mg, Si, Bi, Ta, B, C, O, N, Pd, Pt, Zr, Ir, W, Mo, Nb이다.
강자성층(52, 54)의 두께의 예는, 강자성층(52, 54)이 초상자성(super-paramagnetic)이 되지 않을 정도의 두께 이상으로 하는 것이다. 구체적인 일례는, 강자성층(52, 54)의 두께를 0.4㎚ 이상으로 한다. 또한, 강자성층(52, 54)의 두께의 상한은 특별히 없지만, 예를 들면 MTJ 소자의 제작상 100㎚ 이하가 바람직하다.
반강자성층(51)의 재료 예로서는, 하기의 재료를 예로 들 수 있다.
즉, Fe-Mn, Pt-Mn, Pt-Cr-Mn, Ni-Mn, Ir-Mn, NiO, Fe2O3이다.
터널 배리어층(53)의 재료 예로서는, 하기의 재료를 예로 들 수 있다.
즉, Al2O3, SiO2, MgO, AlN, Bi2O3, MgF2, CaF2, SrTiO2, AlLaO3이다.
또한, 상기 터널 배리어층(53)의 재료 예에서, 예를 들면 절연성을 잃어버리지 않는 범위 내에서, 산소, 질소 및 불소 중 적어도 어느 하나를 더 포함하고 있어도 되며, 예를 들면 절연성을 잃어버리지 않는 범위 내에서, 산소, 질소 및 불소 중 적어도 어느 하나가 결손되어 있어도 된다.
터널 배리어층(53)의 두께는, 얇은 쪽이 바람직하지만, 특별히 제한은 없다. 굳이 일례를 들면, 터널 배리어층(53)의 두께를 10㎚ 이하로 한다. 이것은 MTJ 소자의 제작상의 관점에서이다.
〔제2 예〕
도 70b는 MTJ 소자의 제2 예를 도시하는 단면도이다.
제2 예에 따른 MTJ 소자는, 더블 정션형으로 불리고 있는 MTJ 소자이다.
도 70b에 도시한 바와 같이, 기초층(50) 상에는, 반강자성층(51-1), 강자성층(52-1), 터널 배리어층(53-1), 강자성층(54), 터널 배리어층(53-2), 강자성층(52-2), 반강자성층(51-2), 및 보호층(55)이 순차적으로 형성되어 있다.
본 예에서는, 강자성층(52-1, 52-2)이 고정층으로서 기능하고, 강자성층(54)이 메모리층으로서 기능한다. 반강자성층(51-1)은, 강자성층(52-1)의 스핀 방향을 고정하는 층이고, 반강자성층(51-2)은, 강자성층(52-2)의 스핀 방향을 고정하는 층이다.
본 예와 같은 더블 정션형의 MTJ 소자는, 예를 들면 도 70a에 도시한 MTJ 소자(싱글 정션형)에 비해, 저저항 시에서의 저항값과 고저항 시에서의 저항값과의 비, 소위 MR비(magneto-resistance ratio)를 더욱 크게 할 수 있다고 하는 이점이 있다.
반강자성층(51-1, 51-2), 강자성층(52-1, 52-2, 54) 및 터널 배리어층(53-1, 53-2) 각각의 재료 예는, 상기 제1 예에서 설명한 바와 같다.
또한, 강자성층(51-1, 51-2, 54) 각각의 두께의 예는, 상기 제1 예에서 설명한 바와 같다.
또한, 터널 배리어층(53-1, 53-2)의 재료 예, 및 두께의 예는, 상기 제1 예에서 설명한 바와 같다.
〔제3 예〕
도 70c는 MTJ 소자의 제3 예를 도시하는 단면도이다.
도 70c에 도시한 바와 같이, 제3 예에 따른 MTJ 소자는, 제1 예에 따른 MTJ 소자의 강자성층(52, 54)을, 강자성층과 비자성층과의 스택 구조로 한 것이다. 스택 구조의 예로서는, 본 예와 같이, 강자성층/비자성층/강자성층의 3층막을 예로 들 수 있다. 본 예에서는, 강자성층(52)이 강자성층(61)/비자성층(62)/강자성층(63)의 3층막으로 되고, 강자성층(54)이 강자성층(64)/비자성층(65)/강자성층(66)의 3층막으로 되어 있다.
강자성층(61, 63, 64, 66)의 재료 예는, 상기 제1 예에서 설명한 바와 같다.
비자성층(62, 65)의 재료 예는 하기와 같다.
즉, Ru, Ir이다.
강자성층/비자성층/강자성층의 3층막의 구체적인 예를 들면, 하기와 같다.
Co/Ru/Co, Co/Ir/Co
Co-Fe/Ru/Co-Fe, Co-Fe/Ir/Co-Fe
고정층으로서 기능하는 강자성층(52)을 스택 구조로 한 경우, 예를 들면 강자성층(61)/비자성층(62)/강자성층(63)의 3층막으로 한 경우, 강자성층(61)과 강자성층(63) 사이에, 비자성층(62)을 통해 반강자성 결합을 발생시키는 것이 바람직하다. 또한 상기 3층막에 접하여 반강자성층(51)을 형성한다. 이러한 구조로 함으로써, 고정층으로서 기능하는 강자성층(52), 특히 강자성층(63)의 스핀 방향을 보다 단단히 고정할 수 있다고 하는 이점을 얻을 수 있다. 이러한 이점에 의해, 강자성층(52), 특히 강자성층(63)은, 전류 자계의 영향을 받기 어렵게 되어, 고정층으로서 기능하는 강자성층(52)의 스핀 방향이, 뜻하지 않게 반전되는 것을 억제할 수 있다.
또한, 메모리층으로서 기능하는 강자성층(54)을 스택 구조로 한 경우, 예를 들면 강자성층(64)/비자성층(65)/강자성층(66)의 3층막으로 한 경우에도, 강자성층(64)과 강자성층(66) 사이에, 비자성층(65)을 통해 반강자성 결합을 발생시키는 것이 바람직하다. 이 경우, 자속이 상기 3층막 내에서 가둬지기 때문에, 예를 들면 자극에 기인한 스위칭 자계의 증대를 억제할 수 있다. 그 결과, 예를 들면 메모리 셀의 크기, 혹은 MTJ 소자의 크기가 서브미크론 이하로 되어도, 예를 들면 반자계에 의한 전류 자계에 기인한 소비 전력의 증대를 억제할 수 있다고 하 는 이점을 얻을 수 있다.
또한, 메모리층으로서 기능하는 강자성층(54)은, 소프트 강자성층과 강자성층과의 스택 구조로 하는 것도 가능하다. 여기서 설명하는 소프트 강자성층이란, 예를 들면 강자성층에 비해, 스핀 방향이 보다 반전되기 쉬운 층이다.
강자성층(54)을, 소프트 강자성층과 강자성층과의 스택 구조로 한 경우, 전류자장 배선, 예를 들면 비트선에 가까운 쪽에 소프트 강자성층이 배치된다.
이 스택 구조에는, 비자성층을 더 포함시키는 것도 가능하다. 예를 들면 본 예와 같이, 강자성층(64)/비자성층(65)/강자성층(66)의 3층막인 경우, 예를 들면 강자성층(66)을 소프트 강자성층으로 할 수도 있다.
본 예에서는, 강자성층(52, 54) 각각을 스택 구조로 하고 있지만, 강자성층(52)만, 혹은 강자성층(54)만을 스택 구조로 해도 된다.
〔제4 예〕
도 70d는 MTJ 소자의 제4 예를 도시하는 단면도이다.
도 70d에 도시한 바와 같이, 제4 예에 따른 MTJ 소자는, 제2 예에 따른 MTJ 소자의 강자성층(52-1, 54, 52-2)을, 제3 예에서 설명한 스택 구조로 한 예이다.
본 예에서는, 강자성층(52-1)이 강자성층(61-1)/비자성층(62-1)/강자성층(63-1)의 3층막으로 되고, 강자성층(54)이 강자성층(64)/비자성층(65)/강자성층(66)의 3층막으로 되며, 강자성층(52-2)이 강자성층(61-2)/비자성층(62)-2/강자성층(63-2)의 3층막으로 되어 있다.
강자성층(61-1, 61-2, 63-1, 63-2, 64, 66)의 재료 예는, 상기 제1 예에서 설명한 바와 같다.
비자성층(62-1, 62-2, 65)의 재료 예는, 상기 제3 예에서 설명한 바와 같다.
본 예에서는, 강자성층(52-1, 54, 52-2) 각각을 스택 구조로 하고 있지만, 적어도 어느 한층만을 스택 구조로 해도 된다.
〔제2∼제5 실시예로부터 얻어지는 효과예〕
제2∼제5 실시예에서는, 예를 들면 기입 워드선(24-1)의 적어도 측면, 및 MTJ 소자(18)의 측면을 피복하는 요크층을 갖는다. 이 때문에, 요크층이 없는 경우에 비해, 기입 워드선(24-1)으로부터의 자계를, MTJ 소자(18)에, 효율적으로 제공하는 것이 가능해진다.
이와 함께, 인접한 비선택의 MTJ 소자(18)에 대하여, 선택된 기입 워드선(24-1)으로부터의 자계의 영향을 받기 어렵게 할 수 있다. 이 때문에, 예를 들면 데이터 기입에 관한 신뢰성을 향상시키는 것이 가능해진다.
또한 제2∼제5 실시예에 따르면, 하기 참고예에 비해, 다음과 같은 효과를 얻을 수 있다.
도 71a, 도 71b는 참고예에 따른 자기 랜덤 액세스 메모리의 측면도이다.
본 참고예는, 도 71a, 도 71b에 도시한 바와 같이, 예를 들면 도 73에 도시한 자기 랜덤 액세스 메모리에, 요크층을 형성한 것이다. 본 참고예에서, 요크층은, 기입 워드선(124-1)의 하면, 및 측면 상을 피복하는 요크층(126)과, 비트선(113-1)의 상면, 및 측면, 및 MTJ 소자(118의) 측면을 피복하는 요크층(128)이 있다.
도 73에 도시한 자기 랜덤 액세스 메모리에서는, 기입 워드선(124-1)의 상방에, 셀 내 로컬 배선(121-1)이 형성된다. 이 때문에, MTJ 소자(118)와 기입 워드선(121-1) 사이에는, 셀 내 로컬 배선(121-1)의 두께 t1과, 셀 내 로컬 배선(121-1)과 기입 워드선(124-1)을 절연하는 층간 절연막의 두께 t2가 더해진다.
이러한 자기 랜덤 액세스 메모리에 대하여, 요크층(128)을 형성하면, MTJ 소자(118)의 메모리층으로부터 요크층(128)까지의 거리는 가까워지지만, MTJ 소자(118)의 메모리층으로부터 요크층(126)까지의 거리 DWWW-M은 멀어진다.
도 72a, 도 72b는 제2∼제5 실시예에 따른 자기 랜덤 액세스 메모리의 측면도이다.
도 72a, 도 72b에 도시한 바와 같이, 제2∼제5 실시예에 따른 자기 랜덤 액세스 메모리에서는, 기입 워드선(24-1)의 하방에, 셀 내 로컬 배선(21-1)이 형성되고, MTJ 소자(18)는 비트선(13-1) 상에 형성된다. 즉, 비트선(13-1)이 MTJ 소자(18)의 하방에 있고, 또한 비트선(13-1)의 상면 Stop와, MTJ 소자(18)의 하면 Sbtm가 동일 평면 상에 있다.
따라서, 제2∼제5 실시예에 따른 자기 랜덤 액세스 메모리에서는, 참고예에 비해, MTJ 소자(18)의 메모리층을 요크층(26)에 가깝게 할 수 있다. 또한 제2∼제5 실시예에 따른 자기 랜덤 액세스 메모리에서는, MTJ 소자(18)의 메모리층으로부터 요크층(26)까지의 거리 DBL-M과, MTJ 소자(18)의 메모리층으로부터 요크층(28)까지의 거리 DWWL-M을, 대략 동일하게 하는 것도 가능하다. 거리 DBL-M과 거리 DWWL-M을 대략 동일하게 할 수 있으면, 메모리층에 대하여, 요크층(26)으로부터 발생하는 자계, 및 요크층(28)으로부터 발생하는 자계를, 균등하게 제공할 수 있다. 이 때문에, 참고예에 비해, 예를 들면 기입 워드선(24-1)으로부터의 자계 및 비트선(13-1)으로부터의 자계 각각을, MTJ 소자(18)에 대하여 보다 효율적으로 제공하는 것이 가능해진다.
또한, 참고예에 비해, 인접한 비선택의 MTJ 소자(18)에 대하여, 선택된 기입 워드선(24-1)으로부터의 자계의 영향을 받기 어렵게 할 수 있다. 이 때문에, 예를 들면 데이터 기입에 관한 신뢰성을 더욱 향상시키는 것이 가능해진다.
이상, 본 발명을 제1∼제5 실시예에 의해 설명하였지만, 본 발명은, 이들 실시예 각각에 한정되는 것이 아니며, 그 실시에 있어서는, 발명의 요지를 일탈하지 않는 범위에서 다양하게 변형하는 것이 가능하다.
또한, 상기 실시예는 각각, 단독으로 실시하는 것이 가능하지만, 적절하게 조합하여 실시하는 것도 물론 가능하다.
또한, 상기 각 실시예에는, 다양한 단계의 발명이 포함되어 있고, 각 실시예에서 개시한 복수의 구성 요건의 적절한 조합에 의해, 다양한 단계의 발명을 추출하는 것도 가능하다.
또한, 상기 각 실시예에서는, 본 발명을 자기 랜덤 액세스 메모리에 적용한 예에 기초하여 설명하였지만, 상술한 바와 같은 자기 랜덤 액세스 메모리를 내장한 반도체 집적 회로 장치, 예를 들면 프로세서, 시스템 LSI 등도 또한 본 발명의 범 주이다.
당 분야의 업자라면 부가적인 장점 및 변경들을 용이하게 생성할 수 있다. 따라서, 광의의 관점에서의 본 발명은 본 명세서에 예시되고 기술된 상세한 설명 및 대표 실시예들에 한정되는 것은 아니다. 따라서, 첨부된 청구 범위들 및 그 등가물들에 의해 정의된 바와 같은 일반적인 발명적 개념의 정신 또는 범위로부터 벗어나지 않고 다양한 변경이 가능하다.
본 발명에 따르면, 데이터 판독에 관한 신뢰성을 향상시킬 수 있다.

Claims (39)

  1. 삭제
  2. 삭제
  3. 삭제
  4. 삭제
  5. 셀 트랜지스터와,
    상기 셀 트랜지스터의 상방에 형성된 비트선과,
    상기 비트선의 상방에 형성되고, 제1 단부가 상기 비트선에 전기적 접속된 자기 저항 소자(magnetoresistive element)와,
    상기 자기 저항 소자의 상방에 형성된 셀 내 로컬 배선 -상기 셀 내 로컬 배선은 상기 셀 트랜지스터의 소스 및 드레인 영역 중 하나를 상기 자기 저항 소자의 제2 단부에 접속시킴- 과,
    상기 셀 내 로컬 배선의 상방에 형성된 기입 워드선 -상기 기입 워드선과 상기 셀 내 로컬 배선 간의 영역은 절연물로만 채워짐- 과,
    상기 기입 워드선의 측면을 피복함과 함께, 이 기입 워드선의 하방으로 연장되는 제1 요크재를 더 포함하는 반도체 집적 회로 장치.
  6. 제5항에 있어서,
    상기 제1 요크재는 상기 기입 워드선의 상면을 피복하는 반도체 집적 회로 장치.
  7. 제6항에 있어서,
    상기 제1 요크재 중, 상기 기입 워드선의 측면 및 이 기입 워드선의 하방으로 연장되는 부분은 절연물이며, 상기 기입 워드선의 상면을 피복하는 부분은 도전물인 반도체 집적 회로 장치.
  8. 제5항에 있어서,
    상기 제1 요크재는 도전물인 반도체 집적 회로 장치.
  9. 제8항에 있어서,
    상기 제1 요크재와 상기 셀 내 로컬 배선 사이에 형성된 절연층을 더 포함하는 반도체 집적 회로 장치.
  10. 제9항에 있어서,
    상기 셀 내 로컬 배선의 폭은 상기 기입 워드선의 폭과 동일한 반도체 집적 회로 장치.
  11. 제5항에 있어서,
    상기 제1 요크재는 절연물인 반도체 집적 회로 장치.
  12. 제11항에 있어서,
    상기 제1 요크재는 상기 셀 내 로컬 배선에 접촉하는 반도체 집적 회로 장치.
  13. 제12항에 있어서,
    상기 셀 내 로컬 배선의 폭은 상기 기입 워드선의 폭과 동일한 반도체 집적 회로 장치.
  14. 제5항에 있어서,
    상기 비트선의 저면 및 측면을 피복하는 제2 요크재를 더 포함하는 반도체 집적 회로 장치.
  15. 제14항에 있어서,
    상기 제2 요크재는 상기 제1 요크재와 접촉하지 않는 반도체 집적 회로 장치.
  16. 제15항에 있어서,
    상기 셀 내 로컬 배선과 상기 비트선 사이에 형성된 층간 절연막을 더 포함하며,
    상기 층간 절연막은, 상기 제2 요크재와 상기 제1 요크재 사이에 끼워진 부분을 갖는 반도체 집적 회로 장치.
  17. 제16항에 있어서,
    상기 층간 절연막은 이 층간 절연막과는 다른 절연물을 포함하는 스토퍼층을 포함하며,
    상기 스토퍼층은 상기 비트선 상에 배치되며, 상기 제2 요크재와 상기 제1 요크재 사이에 끼워져 있는 반도체 집적 회로 장치.
  18. 제5항에 있어서,
    상기 자기 저항 소자의 저면과 상기 비트선의 상면은 동일 평면 상에 있는 반도체 집적 회로 장치.
  19. 제5항에 있어서,
    상기 자기 저항 소자는 터널형 자기 저항 소자인 반도체 집적 회로 장치.
  20. 삭제
  21. 비트선과,
    상기 비트선의 상방에 형성되며, 이 비트선과 교차하는 기입 워드선과,
    상기 기입 워드선의 측면을 피복함과 함께, 이 기입 워드선의 하방으로 연장되는 제1 요크재와,
    상기 비트선 상에 형성되며, 또한 상기 기입 워드선의 하방에 배치된 자기 저항 소자를 갖는 메모리 셀
    을 포함하는 반도체 집적 회로 장치.
  22. 제21항에 있어서,
    상기 제1 요크재는 상기 기입 워드선의 상면을 피복하는 반도체 집적 회로 장치.
  23. 제22항에 있어서,
    상기 제1 요크재 중, 상기 기입 워드선의 측면 및 이 기입 워드선의 하방으로 연장되는 부분은 절연물이며, 상기 기입 워드선의 상면을 피복하는 부분은 도전물인 반도체 집적 회로 장치.
  24. 제21항에 있어서,
    상기 제1 요크재는 도전물인 반도체 집적 회로 장치.
  25. 제21항에 있어서,
    상기 제1 요크재는 절연물인 반도체 집적 회로 장치.
  26. 제21항에 있어서,
    상기 비트선의 저면 및 측면을 피복하는 제2 요크재를 더 포함하는 반도체 집적 회로 장치.
  27. 제26항에 있어서,
    상기 제2 요크재는 상기 제1 요크재와 접촉하지 않는 반도체 집적 회로 장치.
  28. 제27항에 있어서,
    상기 셀 내 로컬 배선과 상기 비트선 사이에 형성된 층간 절연막을 더 포함하며,
    상기 층간 절연막은, 상기 제2 요크재와 상기 제1 요크재 사이에 끼워진 부분을 갖는 반도체 집적 회로 장치.
  29. 제28항에 있어서,
    상기 층간 절연막은 이 층간 절연막과는 다른 절연물을 포함하는 스토퍼층을 포함하며,
    상기 스토퍼층은 상기 비트선 상에 배치되며, 상기 제2 요크재와 상기 제1 요크재 사이에 끼워져 있는 반도체 집적 회로 장치.
  30. 제21항에 있어서,
    상기 자기 저항 소자의 저면과 상기 비트선의 상면은 동일 평면 상에 있는 반도체 집적 회로 장치.
  31. 제21항에 있어서,
    상기 자기 저항 소자는 터널형 자기 저항 소자인 반도체 집적 회로 장치.
  32. 삭제
  33. 반도체 기판에, 셀 트랜지스터를 형성하는 공정과,
    상기 셀 트랜지스터의 소스/드레인 영역의 한쪽에 접속되는 제1 비어, 및 상기 셀 트랜지스터의 소스/드레인 영역의 다른쪽에 접속되는 소스선을 형성하는 공정과,
    제1 요크재에 의해 저면 및 측면이 피복된 비트선, 및 상기 제1 비어에 접속됨과 함께 상기 제1 요크재에 의해 저면 및 측면이 피복된 제2 비어를 형성하는 공정과,
    상기 비트선 상에, 자기 저항 소자를 형성하는 공정과,
    상기 자기 저항 소자 상에, 이 자기 저항 소자 및 상기 제2 비어에 접속되는 셀 내 로컬 배선을 형성하는 공정과,
    상기 셀 내 로컬 배선의 상방에, 기입 워드선을 형성하는 공정과,
    상기 기입 워드선의 적어도 측면 및 상기 자기 저항 소자의 측면을 피복하는 제2 요크재를 형성하는 공정
    을 포함하는 반도체 집적 회로 장치의 제조 방법.
  34. 반도체 기판에, 셀 트랜지스터를 형성하는 공정과,
    상기 셀 트랜지스터의 소스/드레인 영역의 한쪽에 접속되는 제1 비어, 및 상기 셀 트랜지스터의 소스/드레인 영역의 다른쪽에 접속되는 소스선을 형성하는 공정과,
    제1 요크재에 의해 저면 및 측면이 피복된 비트선, 및 상기 제1 비어에 접속됨과 함께 상기 제1 요크재에 의해 저면 및 측면이 피복된 제2 비어를 형성하는 공정과,
    상기 비트선 상에, 자기 저항 소자를 형성하는 공정과,
    상기 자기 저항 소자의 상면을 노출시킴과 함께 상기 제2 비어에의 컨택트를 갖는 제1 층간 절연막을 형성하는 공정과,
    상기 자기 저항 소자 상에, 이 자기 저항 소자 및 상기 컨택트에 접속되는 셀 내 로컬 배선을 형성하는 공정과,
    상기 셀 내 로컬 배선 상에, 제2 층간 절연막을 형성하는 공정과,
    상기 제2 층간 절연막 상에, 기입 워드선을 형성하는 공정과,
    상기 기입 워드선 아래를 제외하고, 상기 제2 층간 절연막 및 상기 제1 층간 절연막의 도중까지 제거하는 공정과,
    상기 기입 워드선의 적어도 측면 상, 상기 제2 층간 절연막의 측면 상, 및 상기 제1 층간 절연막의 측면 상에 제2 요크재를 형성하는 공정
    을 포함하는 반도체 집적 회로 장치의 제조 방법.
  35. 반도체 기판에, 셀 트랜지스터를 형성하는 공정과,
    상기 셀 트랜지스터의 소스/드레인 영역의 한쪽에 접속되는 제1 비어, 및 상기 셀 트랜지스터의 소스/드레인 영역의 다른쪽에 접속되는 소스선을 형성하는 공정과,
    제1 요크재에 의해 저면 및 측면이 피복된 비트선, 및 상기 제1 비어에 접속됨과 함께 상기 제1 요크재에 의해 저면 및 측면이 피복된 제2 비어를 형성하는 공정과,
    상기 비트선 상에, 자기 저항 소자를 형성하는 공정과,
    상기 자기 저항 소자의 상면을 노출시킴과 함께 상기 제2 비어에의 컨택트를 갖고, 또한 스토퍼층을 포함하는 제1 층간 절연막을 형성하는 공정과,
    상기 자기 저항 소자 상에, 이 자기 저항 소자 및 상기 컨택트에 접속되는 셀 내 로컬 배선을 형성하는 공정과,
    상기 셀 내 로컬 배선 상에, 제2 층간 절연막을 형성하는 공정과,
    상기 제2 층간 절연막 상에, 기입 워드선을 형성하는 공정과,
    상기 기입 워드선 아래를 제외하고, 상기 제2 층간 절연막 및 상기 제1 층간 절연막을 상기 스토퍼층이 노출될 때까지 제거하는 공정과,
    상기 기입 워드선의 적어도 측면 상, 상기 제2 층간 절연막의 측면 상, 및 상기 제1 층간 절연막의 측면 상에 제2 요크재를 형성하는 공정
    을 포함하는 반도체 집적 회로 장치의 제조 방법.
  36. 반도체 기판에, 셀 트랜지스터를 형성하는 공정과,
    상기 셀 트랜지스터의 소스/드레인 영역의 한쪽에 접속되는 제1 비어, 및 상기 셀 트랜지스터의 소스/드레인 영역의 다른쪽에 접속되는 소스선을 형성하는 공정과,
    상기 제1 요크재에 의해 저면 및 측면이 피복된 비트선, 및 상기 제1 비어에 접속됨과 함께 제1 요크재에 의해 저면 및 측면이 피복된 제2 비어를 형성하는 공정과,
    상기 비트선 상에, 자기 저항 소자를 형성하는 공정과,
    상기 자기 저항 소자의 상면을 노출시킴과 함께 상기 제2 비어에의 컨택트를 갖는 제1 층간 절연막을 형성하는 공정과,
    상기 자기 저항 소자 상에, 이 자기 저항 소자 및 상기 컨택트에 접속되는 셀 내 로컬 배선을 형성하는 공정과,
    상기 셀 내 로컬 배선의 상방에, 기입 워드선에 대응한 패턴을 갖는 배선 트렌치를 갖는 제2 층간 절연막을 형성하는 공정과,
    상기 배선 트렌치 내에, 기입 워드선을 형성하는 공정과,
    상기 기입 워드선 아래를 제외하고, 상기 제2 층간 절연막, 및 상기 제1 층간 절연막의 도중까지 제거하는 공정과,
    상기 기입 워드선의 적어도 측면 상, 상기 제2 층간 절연막의 측면 상, 및 상기 제1 층간 절연막의 측면 상에 제2 요크재를 형성하는 공정
    을 포함하는 반도체 집적 회로 장치의 제조 방법.
  37. 반도체 기판에, 셀 트랜지스터를 형성하는 공정과,
    상기 셀 트랜지스터의 소스/드레인 영역의 한쪽에 접속되는 제1 비어, 및 상기 셀 트랜지스터의 소스/드레인 영역의 다른쪽에 접속되는 소스선을 형성하는 공정과,
    상기 제1 요크재에 의해 저면 및 측면이 피복된 비트선, 및 상기 제1 비어에 접속됨과 함께 제1 요크재에 의해 저면 및 측면이 피복된 제2 비어를 형성하는 공정과,
    상기 비트선 상에, 자기 저항 소자를 형성하는 공정과,
    상기 자기 저항 소자의 상면을 노출시킴과 함께 상기 제2 비어에의 컨택트를 갖는 제1 층간 절연막을 형성하는 공정과,
    상기 자기 저항 소자 상에, 이 자기 저항 소자 및 상기 컨택트에 접속됨과 함께 상기 비트선이 연장되는 방향을 따른 슬릿을 갖는 제1 도전층을 형성하는 공정과,
    상기 제1 도전층 상에, 제2 층간 절연막을 형성하는 공정과,
    상기 제2 층간 절연막 상에 기입 워드선을 형성하는 공정과,
    상기 기입 워드선 아래를 제외하고, 상기 제1 도전층, 제2 층간 절연막 및 상기 제1 층간 절연막의 도중까지 제거하고, 셀 내 로컬 배선을 형성하는 공정과,
    상기 기입 워드선의 적어도 측면 상, 상기 셀 내 로컬 배선의 측면 상, 상기 제2 층간 절연막의 측면 상, 상기 제1 층간 절연막의 측면 상에 제2 요크재를 형성하는 공정
    을 포함하는 반도체 집적 회로 장치의 제조 방법.
  38. 반도체 기판에, 셀 트랜지스터, 및 주변 회로 트랜지스터를 형성하는 공정과,
    상기 셀 트랜지스터의 소스/드레인 영역의 한쪽에 접속되는 제1 비어, 상기 셀 트랜지스터의 소스/드레인 영역 중 적어도 한쪽에 접속되는 소스선, 및 상기 주변 회로 트랜지스터의 소스/드레인 영역의 한쪽에 접속되는 제2 비어를 형성하는 공정과,
    제1 요크재에 의해 저면 및 측면이 피복된 비트선, 상기 제1 비어에 접속됨과 함께 상기 제1 요크재에 의해 저면 및 측면이 피복된 제3 비어, 및 상기 제2 비어에 접속됨과 함께 상기 제1 요크재에 의해 저면 및 측면이 피복된 제4 비어를 형 성하는 공정과,
    상기 비트선 상에, 자기 저항 소자를 형성하는 공정과,
    상기 자기 저항 소자의 상면을 노출시킴과 함께 상기 제2 비어에의 컨택트를 갖는 제1 층간 절연막을 형성하는 공정과,
    상기 자기 저항 소자 상에, 이 자기 저항 소자 및 상기 컨택트에 접속되는 셀 내 로컬 배선을 형성하는 공정과,
    상기 셀 내 로컬 배선 상에, 제2 층간 절연막을 형성하는 공정과,
    상기 제2 층간 절연막 상에, 기입 워드선, 및 상기 제4 비어에 접속되는 주변 회로 배선을 형성하는 공정과,
    상기 기입 워드선 아래, 및 상기 주변 회로 트랜지스터 상을 제외하고, 상기 제2 층간 절연막, 및 상기 제1 층간 절연막의 도중까지 제거하는 공정과,
    상기 기입 워드선의 적어도 측면 상, 상기 제2 층간 절연막의 측면 상, 및 상기 제1 층간 절연막의 측면 상에 제2 요크재를 형성하는 공정
    을 포함하는 반도체 집적 회로 장치의 제조 방법.
  39. 삭제
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