JP5483281B2 - 半導体装置および半導体装置アセンブリ - Google Patents

Description

本発明は半導体装置および半導体装置アセンブリに関し、特に、磁気抵抗素子を備える半導体装置および半導体装置アセンブリに関するものである。

記憶用の半導体集積回路などの半導体装置として、従来よりＤＲＡＭ（Dynamic Random Access Memory）やＳＲＡＭ（Static Random Access Memory）が広く用いられている。一方、ＭＲＡＭ（Magnetic Random Access Memory）は、磁気によって情報を記憶するデバイスであり、高速動作、書換え耐性、不揮発性などの点で、他のメモリ技術と比較し優れた特徴を有している。

ＭＲＡＭは、トンネル磁気抵抗（ＴＭＲ：Tunneling Magnetoresistive）効果を利用するＭＴＪ（Magnetic Tunnel Junction）素子と称される磁気抵抗素子を備え、この磁気抵抗素子の磁化状態により情報を記憶する。磁気抵抗素子は、たとえば一方向に延在するディジット線と、これと略直交する方向に延在するビット線とが交差する部分に配置され、アレイ状に形成されている。個々の磁気抵抗素子には、トンネル絶縁膜を間に介在させて２つの磁性層が積層されている。磁気抵抗素子は、ディジット線とビット線とを流れる電流がつくる磁場により磁化の方向が変化する層を含んでいる。磁気抵抗素子はこの磁化の方向を情報として記憶する。そして当該層の磁化方向に応じて、磁気抵抗素子の電気抵抗が変化する。この電気抵抗の変化により、磁気抵抗素子を流れる電流の変化を検出することにより、磁気抵抗素子に記憶された情報を検出する。

一般に、ビット線などの配線の側面や上面には、透磁率の高い材料からなる薄膜からなる高透磁率膜を含むクラッド層を配置する。これは上述した半導体装置におけるビット線などに流れる電流がつくる磁場を磁気抵抗素子に集中的に供給するためであり、また当該磁気抵抗素子に供給される磁場を、所望のビット線以外のビット線などに流れる電流がつくる磁場から遮蔽するためである。

たとえば特開２００９−３８２２１号公報（特許文献１）に記載された半導体装置は、磁気メモリ素子のビット線の上方に、絶縁膜を挟んで高透磁率膜が形成されている。このようにビット線の上方に配置される高透磁率膜は、当該ビット線の下方に配置される磁気抵抗素子が、当該ビット線以外のビット線に流れる電流がつくる磁場（外部磁場）に影響された場合の不具合を抑制するために、外部磁場を遮蔽する役割を有する。

またたとえばＵＳ２００４／００３２０１０Ａ１号公報（特許文献２）に記載された半導体装置は、アモルファス軟磁性材料から構成されたシールド層（高透磁率膜に相当する）が、ＭＲＡＭデバイスの上方に配置されている。このようにアモルファス軟磁性材料から構成された層は、渦電流や強磁性共鳴による透磁率の低下を抑制し、ＭＲＡＭデバイスの機能の低下を抑制する役割を有する。

特開２００９−３８２２１号公報 ＵＳ２００４／００３２０１０Ａ１号公報

上述した半導体装置には、平面視において以下の２つの領域が形成されている。１つは磁気抵抗素子が複数並んでおり、ビット線やディジット線などが複数交差するように配置されているメモリセル部（メモリセル領域）であり、もう１つは上記メモリセル部以外の領域であり、上記メモリセル部の外周部に配置されている周辺回路部（周辺領域）である。

メモリセル部は、磁気抵抗素子に情報を書き込んだり、各磁気抵抗素子に書き込まれた情報を読み出したりする領域であるが、周辺回路部は、メモリセル部に複数並ぶ磁気抵抗素子のうち所望の磁気抵抗素子を選択してデータの読出しや書き込みをしたり、電極パッドを経由して外部の負荷にメモリセル部の電気的情報や電流を供給するための領域である。このためたとえば特開２００９−３８２２１号公報に開示されているように、半導体装置を構成する各層の積層方向（上下方向）に関して、ビット線とほぼ同じ高さの周辺回路部にも、ビット線と同様の配線が配置されている。

しかしながら、特開２００９−３８２２１号公報の半導体装置は、メモリセル部のビット線の上方には高透磁率膜が配置されているものの、周辺回路部の（ビット線とほぼ同じ高さの）配線の上方には高透磁率膜が配置されていない。

またＵＳ２００４／００３２０１０Ａ１号公報の半導体装置は、メモリセル部のみ開示されており、周辺回路部については開示されていない。しかし当該公報にて、シールド層はＭＲＡＭデバイスの直上部や直下部、およびその近傍に配置されることが明示されており、当該半導体装置についても周辺回路部にはシールド層を配置しないものと推測される。

以上のように、メモリセル部の配線の上方にのみ高透磁率膜を配置し、周辺回路部の配線の上方には高透磁率膜を配置しない場合、浮遊磁場などの外部磁場（半導体チップの外部からの磁場）が、メモリセル部の磁気抵抗素子に影響を与える可能性がある。特にメモリセル部のうち、メモリセル端に近い領域に配置された磁気抵抗素子に影響を与える可能性が高くなる。

本発明は、上記の問題に鑑みなされたものである。その目的は、浮遊磁場などの外部磁場に起因する磁場を遮蔽する効果（磁気シールド効果）を高めた半導体装置を提供することである。また、上記半導体装置を用いた半導体装置アセンブリを提供することである。

本発明の一実施例による半導体装置は以下の構成を備えている。半導体基板と、半導体基板の主表面上に形成されたスイッチング素子と、スイッチング素子を覆うように形成された層間絶縁膜と、層間絶縁膜上に形成された平板状の引出配線と、引出配線とスイッチング素子とを接続する接続配線と、磁化の向きが可変とされた磁化自由層を含み、引出配線上に形成された磁気抵抗素子と、磁気抵抗素子の上方に位置し、半導体基板の主表面に沿った方向に向けて延び、流れる電流の量や方向によって磁化自由層の磁化状態を変化させることが可能な配線とを備えている。磁気抵抗素子が複数並んだメモリセル領域において、磁気抵抗素子の上部に配置された第１の高透磁率膜が、上記メモリセル領域から、メモリセル領域以外の領域である周辺領域にまで延在している。第１の高透磁率膜は、主表面の延在する第１の方向に関して第１の高透磁率膜が配置された領域と、第１の高透磁率膜が配置されない領域とが等間隔に配置されている。
本発明の一実施例による半導体装置は以下の構成を備えている。半導体基板と、半導体基板の主表面上に形成されたスイッチング素子と、スイッチング素子を覆うように形成された層間絶縁膜と、層間絶縁膜上に形成された平板状の引出配線と、引出配線とスイッチング素子とを接続する接続配線と、磁化の向きが可変とされた磁化自由層を含み、引出配線上に形成された磁気抵抗素子と、磁気抵抗素子の上方に位置し、半導体基板の主表面に沿った方向に向けて延び、磁化自由層の磁化状態を変化させることが可能な配線とを備えている。磁気抵抗素子が複数並んだメモリセル領域において、磁気抵抗素子の上部に配置された第１の高透磁率膜が、上記メモリセル領域から、メモリセル領域以外の領域である周辺領域にまで延在している。

本実施例によれば、周辺領域の配線も、メモリセル領域のビット線などの配線と同様に、上部が第１の高透磁率膜で覆われる。このため浮遊磁場などの、半導体チップの外部からの磁場は、当該周辺領域の配線の上部に配置される第１の高透磁率膜により遮蔽される。この周辺領域に配置される第１の高透磁率膜が有する外部磁場の遮蔽効果（磁気シールド効果）により、外部から周辺領域の第１の高透磁率膜に入ってくる磁束をいったん当該第１の高透磁率膜に集め、その後再び外部へと導く。したがって浮遊磁場などの外部磁場がメモリセル領域の磁気抵抗素子に到達して当該磁気抵抗素子に影響を与える可能性を低減することができる。

本発明における半導体装置の平面視における構成を示す概略図である。 本発明の実施の形態１における、図１の丸点線で囲んだ「ＩＩ」の領域、すなわちメモリセル部および周辺回路部の平面視における構成を示す概略拡大図である。 （Ａ）本発明の実施の形態１において、メモリセル部および周辺回路部の上部を覆うクラッド層の平面視における態様を示す概略拡大図である。（Ｂ）本発明の実施の形態１において、図３（Ａ）のクラッド層により上方から覆われる、メモリセル部や周辺回路部の平面視における態様を示す概略拡大図である。 本発明の実施の形態１の一例における、メモリセル部に配置された磁気抵抗素子の平面視における態様を示す概略図である。 図４のＶ−Ｖ線に沿う部分における概略断面図である。 図４のＶＩ−ＶＩ線に沿う部分における概略断面図である。 図３（Ｂ）中の丸点線で囲んだ「ＶＩＩ」の周辺回路部における、図５や図６と同様の概略断面図である。 クラッド層の態様の一例を示す概略断面図である。 クラッド層の態様の、図８とは異なる変形例を示す概略断面図である。 磁気抵抗素子の構成を示す概略断面図である。 本発明の実施の形態１の、図４とは異なる一の変形例における、メモリセル部に配置された磁気抵抗素子の平面視における態様を示す概略図である。 図１１のＸＩＩ−ＸＩＩ線に沿う部分における概略断面図である。 図１１のＸＩＩＩ−ＸＩＩＩ線に沿う部分における概略断面図である。 本発明の実施の形態１の、図１１とさらに異なる他の変形例における半導体装置を、図５と同様の方向から見た概略断面図である。 図１４の半導体装置を、図６と同様の方向から見た概略断面図である。 図１４の半導体装置における、図７と同様の周辺回路部の概略断面図である。 本発明の実施の形態１の半導体装置の製造方法のうち、第１製造工程を示す概略断面図である。 図１７に示す製造工程後の製造工程を示す概略断面図である。 図１８に示す製造工程後の製造工程を示す概略断面図である。 図１９に示す製造工程後の製造工程を示す概略断面図である。 図２０に示す製造工程後の製造工程を示す概略断面図である。 図２１に示す製造工程後の製造工程を示す概略断面図である。 図２２に示す製造工程後の製造工程を示す概略断面図である。 図２３に示す製造工程後の製造工程を示す概略断面図である。 図２４と同一の製造工程における、周辺回路部の態様を示す概略断面図である。 スパッタリング装置の模式図である。 図２４に示す製造工程後の製造工程を示す概略断面図である。 図２７と同一の製造工程における、周辺回路部の態様を示す概略断面図である。 図２７に示す製造工程後の製造工程を示す概略断面図である。 図２９と同一の製造工程における、周辺回路部の態様を示す概略断面図である。 金属配線部と磁気抵抗素子とを接続する平坦絶縁膜を示す概略断面図である。 図２９に示す製造工程後の製造工程を示す概略断面図である。 図３２と同一の製造工程における、周辺回路部の態様を示す概略断面図である。 図３２に示す製造工程後の製造工程を示す概略断面図である。 図３４と同一の製造工程における、周辺回路部の態様を示す概略断面図である。 図３４に示す製造工程後の製造工程を示す概略断面図である。 図３６と同一の製造工程における、周辺回路部の態様を示す概略断面図である。 図３６に示す製造工程後の製造工程を示す概略断面図である。 図３８と同一の製造工程における、周辺回路部の態様を示す概略断面図である。 図３８に示す製造工程後の製造工程を示す概略断面図である。 図４０と同一の製造工程における、周辺回路部の態様を示す概略断面図である。 図４０に示す製造工程後の製造工程を示す概略断面図である。 図４２と同一の製造工程における、周辺回路部の態様を示す概略断面図である。 図４２に示す製造工程後の製造工程を示す概略断面図である。 図４４のＸＬＶ−ＸＬＶ線に沿う部分における概略断面図である。 図４４と同一の製造工程における、周辺回路部の態様を示す概略断面図である。 図４４に示す製造工程後の製造工程を示す概略断面図である。 図４７のＸＬＶＩＩＩ−ＸＬＶＩＩＩ線に沿う部分における概略断面図である。 図４７と同一の製造工程における、周辺回路部の態様を示す概略断面図である。 図４７に示す製造工程後の製造工程を示す概略断面図である。 図５０のＬＩ−ＬＩ線に沿う部分における概略断面図である。 図５０と同一の製造工程における、周辺回路部の態様を示す概略断面図である。 図５０に示す製造工程後の製造工程を示す概略断面図である。 図５３のＬＩＶ−ＬＩＶ線に沿う部分における概略断面図である。 図５３と同一の製造工程における、周辺回路部の態様を示す概略断面図である。 図５３に示す製造工程後の製造工程を示す概略断面図である。 図５６のＬＶＩＩ−ＬＶＩＩ線に沿う部分における概略断面図である。 図５６と同一の製造工程における、周辺回路部の態様を示す概略断面図である。 図４４に示す製造工程後の、コンタクト部の態様が図４７と異なる製造工程を示す概略断面図である。 図５９のＬＸ−ＬＸ線に沿う部分における概略断面図である。 図５９と同一の製造工程における、周辺回路部の態様を示す概略断面図である。 図５９に示す製造工程後の製造工程を示す概略断面図である。 図６２のＬＸＩＩＩ−ＬＸＩＩＩ線に沿う部分における概略断面図である。 図６２と同一の製造工程における、周辺回路部の態様を示す概略断面図である。 本発明の実施の形態１の、図１１〜図１３に示す一の変形例の製造方法であり、図４２に示す製造工程後の製造工程を示す概略断面図である。 図６５のＬＸＶＩ−ＬＸＶＩ線に沿う部分における概略断面図である。 図６５と同一の製造工程における、周辺回路部の態様を示す概略断面図である。 図６５に示す製造工程後の製造工程を示す概略断面図である。 図６８のＬＸＩＸ−ＬＸＩＸ線に沿う部分における概略断面図である。 図６８と同一の製造工程における、周辺回路部の態様を示す概略断面図である。 本発明の実施の形態１の、図１４〜図１６に示す他の変形例の製造方法であり、図２３に示す製造工程後の製造工程を示す概略断面図である。 図７１と同一の製造工程における、周辺回路部の態様を示す概略断面図である。 図７１に示す製造工程後の製造工程を示す概略断面図である。 図７３と同一の製造工程における、周辺回路部の態様を示す概略断面図である。 図７３に示す製造工程後の製造工程を示す概略断面図である。 図７５のＬＸＸＶＩ−ＬＸＸＶＩ線に沿う部分における概略断面図である。 図７５と同一の製造工程における、周辺回路部の態様を示す概略断面図である。 図７５に示す製造工程後の製造工程を示す概略断面図である。 図７８のＬＸＸＩＸ−ＬＸＸＩＸ線に沿う部分における概略断面図である。 図７８と同一の製造工程における、周辺回路部の態様を示す概略断面図である。 従来の半導体装置の製造方法における、図５０に示す製造工程後の製造工程を示す周辺回路部の概略断面図である。 従来の半導体装置の製造方法における、図８１に示す製造工程後の製造工程を示す周辺回路部の概略断面図である。 本発明の実施の形態１の半導体装置の、平面視において高透磁率膜の一部が除去されたダミーパターンの形状の一の例を示す概略図である。 本発明の実施の形態１の半導体装置の、平面視において高透磁率膜の一部が除去されたダミーパターンの形状の、図８３とは別の例を示す概略図である。 本発明の実施の形態１の半導体装置の、平面視において高透磁率膜の一部が除去されたダミーパターンの形状の、図８４とさらに別の例を示す概略図である。 本発明の実施の形態１の半導体装置の、高透磁率膜の一部がダミーとして除去されたビア穴の態様を示す概略断面図である。 図８６のビア穴ＶＩＡ４の内部を充填するように、図５８と同様に電極パッドＰＡＤが形成された態様を示す概略断面図である。 本発明の実施の形態２における、図２と同様のメモリセル部および周辺回路部の平面視における構成を示す概略拡大図である。 （Ａ）本発明の実施の形態２において、メモリセル部および周辺回路部の上部を覆うクラッド層の平面視における態様を示す概略拡大図である。（Ｂ）本発明の実施の形態２において、図８９（Ａ）のクラッド層により上方から覆われる、メモリセル部や周辺回路部の平面視における態様を示す概略拡大図である。 本発明の実施の形態２における、メモリセル部に配置された磁気抵抗素子の一例を、図６と同様の方向から見た態様を示す概略断面図である。 本発明の実施の形態２における、メモリセル部に配置された磁気抵抗素子の、図９０とは異なる変形例を、図６と同様の方向から見た態様を示す概略断面図である。 本発明の実施の形態２の半導体装置の製造方法における、図５３に示す製造工程後の製造工程を示す、図６と同様の方向から見た概略断面図である。 本発明の実施の形態３における、図２と同様のメモリセル部および周辺回路部の平面視における構成を示す概略拡大図である。 本発明の実施の形態３における、メモリセル部に配置された磁気抵抗素子を、図５と同様の方向から見た態様を示す概略断面図である。 図９４のＸＣＶ−ＸＣＶ線に沿う部分における概略断面図である。 本発明の実施の形態３における、メモリセル部に配置された磁気抵抗素子の、図９５とは異なる変形例を、図６と同様の方向から見た態様を示す概略断面図である。 本発明の実施の形態３における、周辺回路部に配置された磁気抵抗素子を、図７と同様の方向から見た態様を示す概略断面図である。 本発明の実施の形態３の半導体装置の製造方法における、図５３に示す製造工程後の製造工程を示す、図５と同様の方向から見た概略断面図である。 図９８のＸＣＩＸ−ＸＣＩＸ線に沿う部分における概略断面図である。 図９８と同一の製造工程における、周辺回路部の態様を示す概略断面図である。 本発明の実施の形態４における、図２と同様のメモリセル部および周辺回路部の平面視における構成を示す概略拡大図である。 本発明の実施の形態５における、図２と同様のメモリセル部および周辺回路部の平面視における構成を示す概略拡大図である。 （Ａ）本発明の実施の形態５において、メモリセル部および周辺回路部の上部を覆う、上側のクラッド層の平面視における態様を示す概略拡大図である。（Ｂ）本発明の実施の形態５において、メモリセル部および周辺回路部の上部を覆う、下側のクラッド層の平面視における態様を示す概略拡大図である。（Ｃ）本発明の実施の形態５において、図１０３（Ａ）（Ｂ）の各クラッド層により上方から覆われる、メモリセル部や周辺回路部の平面視における態様を示す概略拡大図である。 本発明の実施の形態５における、メモリセル部に配置された磁気抵抗素子を、図５と同様の方向から見た態様を示す概略断面図である。 図１０４のＣＶ−ＣＶ線に沿う部分における概略断面図である。 本発明の実施の形態５における、周辺回路部に配置された磁気抵抗素子を、図７と同様の方向から見た態様を示す概略断面図である。 （Ａ）本発明の実施の形態５の、図１０３とは異なる変形例において、メモリセル部および周辺回路部の上部を覆う、上側のクラッド層の平面視における態様を示す概略拡大図である。（Ｂ）本発明の実施の形態５の、図１０３とは異なる変形例において、メモリセル部および周辺回路部の上部を覆う、下側のクラッド層の平面視における態様を示す概略拡大図である。（Ｃ）本発明の実施の形態５の、図１０３とは異なる変形例において、図１０７（Ａ）（Ｂ）の各クラッド層により上方から覆われる、メモリセル部や周辺回路部の平面視における態様を示す概略拡大図である。 図１０７における、メモリセル部に配置された磁気抵抗素子を、図６と同様の方向から見た態様を示す概略断面図である。 本発明の実施の形態５の半導体装置の製造方法における、図５３に示す製造工程後の製造工程を示す、図５と同様の方向から見た概略断面図である。 図１０９のＣＸ−ＣＸ線に沿う部分における概略断面図である。 図１０９と同一の製造工程における、周辺回路部の態様を示す概略断面図である。 図１０９に示す製造工程後の製造工程を示す概略断面図である。 図１１２のＣＸＩＩＩ−ＣＸＩＩＩ線に沿う部分における概略断面図である。 図１１２と同一の製造工程における、周辺回路部の態様を示す概略断面図である。 マーク領域を形成する第１製造工程を示す概略断面図である。 図１１５に示す製造工程後の製造工程を示す概略断面図である。 図１１６に示す製造工程後の製造工程を示す概略断面図である。 （Ａ）図１１５〜図１１７と別方法でマーク領域を形成する第１製造工程を示す概略断面図である。（Ｂ）図１１８（Ａ）に示す製造工程後の製造工程を示す概略断面図である。 本発明の実施の形態６における、図２と同様のメモリセル部および周辺回路部の平面視における構成を示す概略拡大図である。 （Ａ）本発明の実施の形態６において、メモリセル部および周辺回路部の上部を覆う、上側のクラッド層の平面視における態様を示す概略拡大図である。（Ｂ）本発明の実施の形態６において、メモリセル部および周辺回路部の上部を覆う、下側のクラッド層の平面視における態様を示す概略拡大図である。（Ｃ）本発明の実施の形態６において、図１２０（Ａ）（Ｂ）の各クラッド層により上方から覆われる、メモリセル部や周辺回路部の平面視における態様を示す概略拡大図である。 本発明の実施の形態６における、メモリセル部に配置された磁気抵抗素子を、図５と同様の方向から見た態様を示す概略断面図である。 図１２１のＣＸＸＩＩ−ＣＸＸＩＩ線に沿う部分における概略断面図である。 本発明の実施の形態６における、周辺回路部に配置された磁気抵抗素子を、図７と同様の方向から見た態様を示す概略断面図である。 （Ａ）本発明の実施の形態６の、図１２０とは異なる変形例において、メモリセル部および周辺回路部の上部を覆う、上側のクラッド層の平面視における態様を示す概略拡大図である。（Ｂ）本発明の実施の形態６の、図１２０とは異なる変形例において、メモリセル部および周辺回路部の上部を覆う、下側のクラッド層の平面視における態様を示す概略拡大図である。（Ｃ）本発明の実施の形態６の、図１２０とは異なる変形例において、図１２４（Ａ）（Ｂ）の各クラッド層により上方から覆われる、メモリセル部や周辺回路部の平面視における態様を示す概略拡大図である。 （Ａ）本発明の実施の形態６の、図１２０および図１２４とは異なる変形例において、メモリセル部および周辺回路部の上部を覆う、上側のクラッド層の平面視における態様を示す概略拡大図である。（Ｂ）本発明の実施の形態６の、図１２０および図１２４とは異なる変形例において、メモリセル部および周辺回路部の上部を覆う、下側のクラッド層の平面視における態様を示す概略拡大図である。（Ｃ）本発明の実施の形態６の、図１２０および図１２４とは異なる変形例において、図１２５（Ａ）（Ｂ）の各クラッド層により上方から覆われる、メモリセル部や周辺回路部の平面視における態様を示す概略拡大図である。 本発明の実施の形態６の半導体装置の製造方法における、図５３に示す製造工程後の製造工程を示す、図５と同様の方向から見た概略断面図である。 図１２６のＣＸＸＶＩＩ−ＣＸＸＶＩＩ線に沿う部分における概略断面図である。 図１２６と同一の製造工程における、周辺回路部の態様を示す概略断面図である。 本発明の実施の形態７における、図２と同様のメモリセル部および周辺回路部の平面視における構成を示す概略拡大図である。 （Ａ）本発明の実施の形態７において、メモリセル部および周辺回路部の上部を覆う、上側のクラッド層の平面視における態様を示す概略拡大図である。（Ｂ）本発明の実施の形態７において、メモリセル部および周辺回路部の上部を覆う、下側のクラッド層の平面視における態様を示す概略拡大図である。（Ｃ）本発明の実施の形態７において、図１３０（Ａ）（Ｂ）の各クラッド層により上方から覆われる、メモリセル部や周辺回路部の平面視における態様を示す概略拡大図である。 （Ａ）本発明の実施の形態８において、メモリセル部および周辺回路部の上部を覆う、最上層のクラッド層の平面視における態様を示す概略拡大図である。（Ｂ）本発明の実施の形態８において、メモリセル部および周辺回路部の上部を覆う、図１３１（Ａ）の下側のクラッド層の平面視における態様を示す概略拡大図である。（Ｃ）本発明の実施の形態８において、メモリセル部および周辺回路部の上部を覆う、図１３１（Ｂ）の下側のクラッド層の平面視における態様を示す概略拡大図である。（Ｄ）本発明の実施の形態８において、図１３０（Ａ）（Ｂ）（Ｃ）の各クラッド層により上方から覆われる、メモリセル部や周辺回路部の平面視における態様を示す概略拡大図である。 図１３１における、メモリセル部に配置された磁気抵抗素子を、図５と同様の方向から見た態様を示す概略断面図である。 図１３２のＣＸＸＸＩＩＩ−ＣＸＸＸＩＩＩ線に沿う部分における概略断面図である。 本発明の実施の形態８における、周辺回路部に配置された磁気抵抗素子を、図７と同様の方向から見た態様を示す概略断面図である。 本発明の実施の形態９の一の例における、実施の形態１〜実施の形態８に示す各半導体装置に高透磁率材料が貼り付けられた構成を有する半導体装置アセンブリの平面視における構成を示す概略図である。 図１３５のＣＸＸＸＶＩ−ＣＸＸＸＶＩ線に沿う部分における概略断面図である。 図１３５の半導体アセンブリがＳＯＰに封止された態様を示す概略断面図である。 図１３５の半導体アセンブリがＢＧＡに封止された態様を示す概略断面図である。 本発明の実施の形態９の、図１３５とは異なる一の変形例における、実施の形態１〜実施の形態８に示す各半導体装置に高透磁率材料が貼り付けられた構成を有する半導体装置アセンブリの平面視における構成を示す概略図である。 図１３９のＣＸＬ−ＣＸＬ線に沿う部分における概略断面図である。 図１３９の半導体アセンブリがＳＯＰに封止された態様を示す概略断面図である。 図１３９の半導体アセンブリがＢＧＡに封止された態様を示す概略断面図である。 本発明の実施の形態９の、図１３９とは異なる他の変形例における、実施の形態１〜実施の形態８に示す各半導体装置に高透磁率材料が貼り付けられた構成を有する半導体装置アセンブリの平面視における構成を示す概略図である。 図１４３のＣＸＬＩＶ−ＣＸＬＩＶ線に沿う部分における概略断面図である。 図１４３の半導体アセンブリがＳＯＰに封止された態様を示す概略断面図である。 図１４３の半導体アセンブリがＢＧＡに封止された態様を示す概略断面図である。 図１４３とメモリセル部の配置が異なる、図１４３と同様の変形例の半導体アセンブリがＳＯＰに封止された態様を示す概略断面図である。 図１４７のＣＸＬＶＩＩＩ−ＣＸＬＶＩＩＩ線に沿う部分における概略断面図である。 本発明の実施の形態９の、図１４３とはさらに異なる他の変形例における、実施の形態１〜実施の形態８に示す各半導体装置に高透磁率材料が貼り付けられた構成を有する半導体装置アセンブリの平面視における構成を示す概略図である。 図１４９のＣＬ−ＣＬ線に沿う部分における概略断面図である。 図１４９の半導体アセンブリがＳＯＰに封止された態様を示す概略断面図である。 図１４９の半導体アセンブリがＢＧＡに封止された態様を示す概略断面図である。

以下、本発明の実施の形態について図に基づいて説明する。
(実施の形態１）
図１を参照して、本実施の形態の半導体装置は、半導体基板上に素子が形成された、記憶用の集積回路であり、メモリセル部と周辺回路部とを備えている。

メモリセル部（メモリセル領域）には、記憶用の素子が複数配列されており、情報を書き換えたり読み出したりする。メモリセル部は、たとえば複数のセル領域ＣＥＬＬから構成される領域である。

周辺回路部（周辺領域）は半導体装置のうち、メモリセル部以外の（メモリセル部の周辺の）領域であり、外部負荷と電気信号を接続したり、メモリセル部に配置される素子を選択したりする。なお図１において図示されないが、周辺回路部は外部負荷と電気的に接続するためのコンタクト部と接続されている。

図２を参照して、本実施の形態の半導体装置は、メモリセル部および周辺回路部の両方がクラッド層ＣＬＡＤで覆われている。クラッド層ＣＬＡＤは、後述するように高透磁率膜を含み、他にたとえば金属薄膜が積層された構成を有する層である。

図２においては、図１のメモリセル部および周辺回路部の一部の領域（下層）と、図１のメモリセル部や周辺回路部に配置された配線の上部に配置されたクラッド層ＣＬＡＤ（上層）とが重畳した態様が図示されている。図２をより明確に、上層と下層とを分けて図示したものが図３である。つまり図３（Ａ）は上層（回路を覆うクラッド層ＣＬＡＤ）を示し、図３（Ｂ）は図３（Ａ）のクラッド層に覆われる下層（メモリセル部および周辺回路部）を示す。

図２および図３（Ａ）を参照して、本実施の形態１においては、メモリセル部と周辺回路部とのほぼ全体を上方から覆うように、クラッド層ＣＬＡＤが配置されている。つまり第１の高透磁率膜としてのクラッド層ＣＬＡＤが、メモリセル部から周辺回路部にまで延在している。

図４を参照して、本実施の形態の半導体装置のメモリセル部に複数配列される記憶用の素子は、たとえば磁気抵抗素子ＴＭＲを備えるＭＲＡＭである。図４には磁気抵抗素子ＴＭＲおよび、磁気抵抗素子ＴＭＲに電気信号を供給するための電極（下部電極ＬＥＬ）、電気的な接続部であるコンタクト部ＣＮＴ１およびコンタクト部ＣＮＴ２のみ図示されている。

なお図４に示すように、磁気抵抗素子ＴＭＲはたとえば楕円形状に近い形状を有している。また図４における金属配線部Ｍは、後述するコンタクトＭ１と、ビア穴およびその内部を充填する金属配線の組み合わせであるプラグＭ２、プラグＭ３、プラグＭ４とを総括した表現である。つまりコンタクト部ＣＮＴ１の下側に実際に金属配線部Ｍといわれる領域が存在するわけではなく、コンタクト部ＣＮＴ１の下側にプラグＭ４、Ｍ３などが配置されることを説明するために金属配線部Ｍが図示されている。

図５および図６は、半導体装置の内部に、単一の磁気抵抗素子ＴＭＲおよび、磁気抵抗素子ＴＭＲと電気的に直接接続された配線やスイッチング素子などを含む構成が備えられた態様を示す断面図である。図６は図５に対して直交する方向から見た断面図であるが、図５中の絶縁膜ＩＩ３より下側（半導体基板ＳＵＢ側）は図示が省略されている。

なお図５や図６に示す、単一の磁気抵抗素子ＴＭＲおよび、当該磁気抵抗素子ＴＭＲと電気的に直接接続される配線やスイッチング素子を合わせた単位を、ここでは（単一の）ＭＲＡＭと定義する。

本実施の形態の半導体装置のメモリセル部（図１や図２のセル領域ＣＥＬＬの内部）には、たとえば図５に示す磁気抵抗素子ＴＭＲを含むＭＲＡＭが、間隔をあけて複数配列されている。メモリセル部の上方（図５、図６における上側）には、一方向（図５における左右方向）に向けて延びる配線であるビット線ＢＬと、ビット線ＢＬの下方（図５、図６における下側）に位置し、ビット線ＢＬと交差するように形成されたディジット線ＤＬとを備える。

磁気抵抗素子ＴＭＲは平面視において間隔をあけて複数形成されている。このためビット線ＢＬは一方向に延びるとともに、平面視において間隔をあけて複数形成されている。ディジット線ＤＬは、ビット線ＢＬの配列方向に並び、ビット線ＢＬの延在方向に間隔をあけて複数形成されている。磁気抵抗素子ＴＭＲは、ディジット線ＤＬおよびビット線ＢＬが交差する部分ごとに設けられている。より具体的には磁気抵抗素子ＴＭＲは、平面視において、ディジット線ＤＬとビット線ＢＬとの交差する領域に形成されている。

メモリセル部のＭＲＡＭは、半導体基板ＳＵＢと、半導体基板ＳＵＢの主表面上（図５における上側）に形成されたＭＯＳトランジスタ（スイッチング素子）と、このＭＯＳトランジスタを覆うように形成された複数の層間絶縁膜（層間絶縁膜ＩＩＩ１、ＩＩＩ２など）や絶縁膜（絶縁膜ＩＩ１など）および平坦絶縁膜ＦＩＩと、上記複数の層間絶縁膜上（平坦絶縁膜ＦＩＩ上）に形成された、平板状の引出配線としての下部電極ＬＥＬとを備える。

なお、ここで半導体基板ＳＵＢの主表面とは、表面のうちもっとも面積の大きい主要な面であり、具体的には、複数の層が積層される方向（図５の上下方向）に交差する水平方向に延在する面を意味する。

各ＭＲＡＭを構成する複数のＭＯＳトランジスタは、半導体基板ＳＵＢの主表面に沿った方向に関して、間隔をあけて形成されている。

ＭＯＳトランジスタは、半導体基板ＳＵＢの主表面に形成されたチャネル領域と、このチャネル領域の両側に形成された不純物領域ＩＰＲと、ゲート絶縁膜ＧＩと、ゲート絶縁膜ＧＩ上に形成されたゲート電極ＧＥとを備えている。ＭＯＳトランジスタは、ゲート電極ＧＥの側面に形成されたサイドウォールＳＷと、不純物領域ＩＰＲの上面上に形成された金属シリサイド膜ＭＦと、ゲート電極上に形成された金属シリサイド膜ＭＦとを含む。

ドレイン電極として機能する不純物領域ＩＰＲに金属配線部Ｍが接続されており、他方の不純物領域ＩＰＲはソース電極として機能する。

ソース電極として機能する不純物領域ＩＰＲには、図示されないコンタクト部が接続されており、層間絶縁膜内に形成されたソース配線ＳＣＬに接続されている。

さらにＭＲＡＭは、引出配線としての下部電極ＬＥＬと、スイッチング素子としてのＭＯＳトランジスタとを接続する金属配線部Ｍを備えており、下部電極ＬＥＬ上に磁気抵抗素子ＴＭＲが配置されている。

磁気抵抗素子ＴＭＲの下部電極ＬＥＬとＭＯＳトランジスタとは、複数の層間絶縁膜ＩＩＩ１などや絶縁膜ＩＩ１などを貫通するように形成された、コンタクトＭ１（コンタクトＭ１の内部を充填する導電性材料を含む）、プラグＭ２、Ｍ３、Ｍ４およびコンタクト部ＣＮＴ１により電気的に接続される。また磁気抵抗素子ＴＭＲの上面に形成される上部電極ＵＥＬとビット線ＢＬとは、コンタクト部ＣＮＴ２により電気的に接続される。

磁気抵抗素子ＴＭＲは、下部電極ＬＥＬの一方（上側）の主表面上に形成されている。磁気抵抗素子ＴＭＲは、下部電極ＬＥＬ上に形成され、下部電極ＬＥＬに接続された磁化固定層ＭＰＬと、この磁化固定層ＭＰＬ上に形成されたトンネル絶縁膜ＭＴＬと、トンネル絶縁膜ＭＴＬ上に形成された磁化自由層ＭＦＬとを備えている。

磁化自由層ＭＦＬは、磁場が作用することで、磁化する方向が可変となっている。磁化固定層ＭＰＬは、磁化方向が固定されており、周囲から磁場が加えられたとしても、磁化方向は一定に保たれるように形成されている。

ビット線ＢＬは、配線の本体部である銅配線本体部ＣＵと、銅配線本体部ＣＵの側壁面を覆うクラッド層ＣＬＡＤ１とから構成される。ただし銅配線本体部ＣＵ上のライナー膜ＬＮＦや、さらにその上のクラッド層ＣＬＡＤ２までを含めてビット線ＢＬと考えてもよい。
銅配線本体部ＣＵは、その延在する方向に電流が流れることにより、磁気抵抗素子ＴＭＲへのデータの書き込みや、磁気抵抗素子ＴＭＲのデータの読み出しを行なう。またビット線ＢＬは、そこを流れる電流の量や方向などにより、磁化自由層ＭＦＬの磁化状態を変化させることができる。

ディジット線ＤＬは、配線の本体部である銅配線本体部ＣＵと、銅配線本体部ＣＵの側壁面および底面（内表面）を覆うクラッド層ＣＬＡＤ１とから構成される。ディジット線の銅配線本体部ＣＵも、その延在する方向に電流が流れることにより、磁気抵抗素子ＴＭＲへのデータの書き込みを行なう。具体的には後述するように、ビット線ＢＬに流れる電流がつくる磁場とディジット線ＤＬに流れる電流がつくる磁場との合成磁場により、磁気抵抗素子ＴＭＲにデータが書き込まれる。

クラッド層ＣＬＡＤ１は、銅配線本体部ＣＵに流れる電流がつくる磁場を、その直下の所望の磁気抵抗素子ＴＭＲに集中的に働きかけることにより、磁気抵抗素子ＴＭＲをより高効率に、より精密に動作させるために配置されている。クラッド層ＣＬＡＤ１は上述したクラッド層ＣＬＡＤ同様、高透磁率膜を含む。すなわちクラッド層ＣＬＡＤ１には磁場の遮蔽効果があり、当該クラッド層ＣＬＡＤ１が取り囲む銅配線本体部ＣＵに流れる電流がつくる磁場が、外部に漏洩することを抑制することができる。

ビット線ＢＬの上部（上面上）に配置されるクラッド層ＣＬＡＤ２も、ビット線ＢＬの側壁面上のクラッド層ＣＬＡＤ１と同様に、銅配線本体部ＣＵに流れる電流がつくる磁場をより効果的に磁気抵抗素子ＴＭＲに作用させるために配置されている。この、ビット線ＢＬの上面上に配置される、第１の高透磁率膜としてのクラッド層ＣＬＡＤ２が、上述した図２や図３（Ａ）に示すクラッド層ＣＬＡＤに相当するものである。したがって上述したようにクラッド層ＣＬＡＤ２は高透磁率膜を含んでおり、個々のＭＲＡＭを含む、メモリセル部のほぼ全面を覆うように形成される。

後述するように、ビット線ＢＬの上面上のクラッド層ＣＬＡＤ２は導電体の薄膜から構成される。このため仮にクラッド層ＣＬＡＤ２がビット線ＢＬの上面上（銅配線本体部ＣＵの上面上）に直接形成されれば、ビット線ＢＬとクラッド層ＣＬＡＤ２とが導通し、両者の間でショートが発生することになる。これを抑制するために、ビット線ＢＬの上面上にはクラッド層ＣＬＡＤ２に挟まれるように、絶縁膜からなるライナー膜ＬＮＦが形成されている。

ライナー膜ＬＮＦが複数並ぶビット線ＢＬ間を含む、ビット線ＢＬの上面上のほぼ全面を覆うことにより、複数並ぶビット線ＢＬ間は電気的に絶縁される。したがって隣りあうＭＲＡＭ間の電気的な導通が妨げられる。

メモリセル部（ＭＲＡＭ）においては、クラッド層ＣＬＡＤ２の上部には、さらに層間絶縁膜（図５、図６においては層間絶縁膜ＩＩＩ８）を挟んでパッシベーション膜ＰＡＳＦが形成されている。

以上に説明した、本実施の形態の半導体装置における、周辺回路部に複数並ぶ（単一の）回路の構成は、図７の断面図に示すとおりである。

図７を参照して、周辺回路部はメモリセル部と同一の半導体基板ＳＵＢの主表面上に形成された回路部である。このため周辺回路部には、メモリセル部と同様に、半導体基板ＳＵＢの主表面上に層間絶縁膜ＩＩＩ１などの複数の層間絶縁膜や、絶縁膜ＩＩ１などの複数の絶縁膜が形成されている。そして半導体基板ＳＵＢの主表面上に形成されたＭＯＳトランジスタは、複数の層間絶縁膜ＩＩＩ１などや絶縁膜ＩＩ１などを貫通するように形成された、金属配線部Ｍ（すなわちコンタクトＭ１、プラグＭ２、Ｍ３、Ｍ４）および、ビット線ＢＬと同時に形成される配線Ｍ５により、外部負荷と電気的に接続する電極パッドＰＡＤと電気的に接続される。

メモリセル部および周辺回路部のプラグＭ４は、ディジット線ＤＬと同様に、層間絶縁膜ＩＩＩ６の一部をエッチングすることにより形成された配線である。周辺回路部の配線Ｍ５は、ビット線ＢＬと同様に、層間絶縁膜ＩＩＩ７の一部をエッチングすることにより形成された配線である。このため配線Ｍ５は、ビット線ＢＬと同様に、その側壁面がクラッド層ＣＬＡＤ１で覆われていることが好ましい。

さらに図５〜図７を参照して、コンタクトＭ１、プラグＭ２、プラグＭ３はその内表面がバリア層ＢＲＬで覆われており、プラグＭ４およびディジット線ＤＬの内表面はクラッド層ＣＬＡＤ１で覆われていることが好ましい。また図５〜図７において、ビット線ＢＬおよび配線Ｍ５の側壁面はクラッド層ＣＬＡＤ１で覆われており、底面は薄膜で覆われていない。しかしビット線ＢＬおよび配線Ｍ５の底面にバリア層ＢＲＬが形成されていてもよい。

図７の周辺回路部における配線Ｍ５の上面上には、ライナー膜ＬＮＦを挟んで、クラッド層ＣＬＡＤ２が形成されている。このクラッド層ＣＬＡＤ２は、図５や図６のビット線ＢＬ上のクラッド層ＣＬＡＤ２と同一の層であり、メモリセル領域のクラッド層ＣＬＡＤ２が周辺回路部にまで延在したものである。

上述したように、（第１の高透磁率膜としての）クラッド層ＣＬＡＤ（図５〜図７のクラッド層ＣＬＡＤ２）は、ビット線ＢＬの上方においてメモリセル部および周辺回路部のほぼ全面を覆うものである。しかし実際は、たとえば図７に示すように、電極パッドＰＡＤなどの配線部が配置される領域においてはクラッド層ＣＬＡＤ２は不連続となっている。すなわち必要に応じて随所に僅かながらクラッド層ＣＬＡＤ２にて覆われない領域が存在する。

なお図５〜図７に示す、ビット線ＢＬや配線Ｍ５の上方のクラッド層ＣＬＡＤ２の、（特に当該クラッド層ＣＬＡＤ２を構成する高透磁率膜の）厚みＷ２は、ビット線ＢＬや配線Ｍ５の側壁面上のクラッド層ＣＬＡＤ１の（特に当該クラッド層ＣＬＡＤ１を構成する高透磁率膜の）厚みＷ１よりも厚いことが好ましい。

具体的には、たとえばＷ１は５ｎｍ以上１００ｎｍ以下、Ｗ２は１０ｎｍ以上１００ｎｍ以下であることが好ましい。またそのなかでも、Ｗ１は５ｎｍ以上４０ｎｍ以下、Ｗ２は１０ｎｍ以上４００ｎｍ以下であることがより好ましい。

また、本実施の形態の半導体装置の最上層のパッシベーション膜ＰＡＳＦは、図７に示すように、電極パッドＰＡＤを他の領域と電気的に絶縁するために形成された、絶縁膜からなる層である。

ここで、以上に述べた半導体装置の、主な構成要素の材質や寸法について説明する。
複数積層された層間絶縁膜ＩＩＩ１、ＩＩＩ２などや、絶縁膜ＩＩ１、ＩＩ２などや、パッシベーション膜ＰＡＳＦは、たとえばシリコン窒化膜（ＳｉＮ）などから形成されることが好ましい。なお絶縁膜ＩＩ１などの絶縁膜よりも層間絶縁膜ＩＩＩ１などの層間絶縁膜の方が厚く、層間絶縁膜よりもパッシベーション膜ＰＡＳＦの方が厚いことが好ましい。

またライナー膜ＬＮＦは、たとえばＳｉＮ、ＳｉＣ、ＳｉＯＮ、ＳｉＯＣ、ＳｉＯＮなどの誘電体（絶縁体）材料からなることが好ましい。ライナー膜ＬＮＦにＳｉＮなど、ＳｉＯ₂と異なる材料を用いることにより、層間絶縁膜ＩＩＩ８とライナー膜ＬＮＦと、銅配線本体部ＣＵとの密着性を互いに良好にすることができる。

図５〜図７において、磁気抵抗素子ＴＭＲの上方に配置されたクラッド層ＣＬＡＤ２は、図２や図３（Ａ）のクラッド層ＣＬＡＤに相当するものである。したがってクラッド層ＣＬＡＤ２は、高透磁率膜と金属薄膜とが積層された構成を有する層である。これはクラッド層ＣＬＡＤ１についても同様である。

具体的には、たとえば図８に示すように、クラッド層ＣＬＡＤ１は、金属材料の薄膜であるバリア層ＢＲＬと、高透磁率膜ＭＡＧと、バリア層ＢＲＬとがこの順に積層された３層構造である。またたとえば図９に示すように、クラッド層ＣＬＡＤ２は、バリア層ＢＲＬと高透磁率膜ＭＡＧとが積層された２層構造である。

バリア層ＢＲＬは非磁性のタンタルの薄膜や、これに窒素が添加されたＴａＮ（窒化タンタル）が用いられることが好ましい。これはコンタクトＭ１、プラグＭ２、プラグＭ３の内表面を覆うバリア層ＢＲＬについても同様である。

また高透磁率膜ＭＡＧとしては、透磁率が高く残留磁化の非常に低い軟磁性体を用いることが好ましい。具体的にはＮｉＦｅ（鉄ニッケル）、ＮｉＦｅＭｏ、ＣｏＮｂＺｒ（コバルトニオブジルコニウム）、ＣｏＦｅＮｂ、ＣｏＦｅＳｉＢ、ＣｏＮｂＲｕ、ＣｏＮｂＺｒＭｏＣｒ、ＣｏＺｒＣｒＭｏなどの合金、もしくはアモルファス合金を用いることが好ましい。また上述したように、ビット線ＢＬの上方のクラッド層ＣＬＡＤ２における高透磁率膜ＭＡＧは、ビット線ＢＬの側方のクラッド層ＣＬＡＤ１における高透磁率膜ＭＡＧよりも厚いことが好ましい。

クラッド層が配置される領域は、電流がつくる磁場を遮蔽すべき領域である。したがって図８や図９に示す積層構造でなく、高透磁率膜ＭＡＧの単層のみであっても、図８や図９に示す積層構造としてのクラッド層を用いた場合と同様の磁場遮蔽効果を奏する。

ここで図８や図９に示すバリア層ＢＲＬが積層されたクラッド層を、たとえば（ビット線ＢＬの）銅配線本体部ＣＵの上面上に配置すれば、高透磁率膜ＭＡＧと銅配線本体部ＣＵを構成する銅（Ｃｕ）との間で原子の相互拡散（図８や図９中に矢印で示す）を抑制することができる。すなわちバリア層ＢＲＬを配置すれば、銅配線本体部ＣＵや高透磁率膜ＭＡＧの変質や機能低下などの不具合を抑制することができる。

しかし、ビット線ＢＬ上のクラッド層ＣＬＡＤ２は、絶縁膜であるライナー膜ＬＮＦ上に配置される。つまり銅配線本体部ＣＵと、ライナー膜ＬＮＦ上の高透磁率膜ＭＡＧとの間にて原子の相互拡散は起こりにくい。このためビット線ＢＬ上のクラッド層については、クラッド層ＣＬＡＤ１を用いる代わりに、ライナー膜ＬＮＦ上に直接高透磁率膜ＭＡＧが形成される、図９に示すクラッド層ＣＬＡＤ２を用いることが好ましい。

なお図８および図９においては、一例として層間絶縁膜ＩＩＩ６と接触するクラッド層が図示されている。層間絶縁膜を構成するシリコン酸化膜と、高透磁率膜ＭＡＧとの間には上述した相互拡散は起こりにくい。このため層間絶縁膜と高透磁率膜ＭＡＧとが、（バリア層ＢＲＬを挟まず）直接接触するように配置されていても機能上問題はない。

したがって、たとえばビット線ＢＬの側壁面上に図９のクラッド層ＣＬＡＤ２を用い、たとえばビット線ＢＬ（ライナー膜ＬＮＦ）の上面上には単層の高透磁率膜ＭＡＧが配置された構成であってもよい。

図８や図９に示す層間絶縁膜ＩＩＩ５には、プラグＭ４が形成されている。プラグＭ４の内表面のクラッド層についても、図８のクラッド層ＣＬＡＤ１、図９のクラッド層ＣＬＡＤ２のいずれも用いることができる。

たとえば図５の半導体装置においては、下部電極ＬＥＬの平面視における面積は、上部電極ＵＥＬの平面視における面積よりも大きい。また上部電極ＵＥＬの平面視における面積は、たとえば磁気抵抗素子ＴＭＲの平面視における面積とほぼ同じである。しかし上部電極ＵＥＬや下部電極ＬＥＬの平面視における面積が、上記と異なる態様を有していてもよい。たとえば上部電極ＵＥＬが磁気抵抗素子ＴＭＲよりも平面視における面積が大きくなっていてもよい。

ここでは下部電極ＬＥＬ、上部電極ＵＥＬともに、たとえばＴａ（タンタル）、ＴａＮ（窒化タンタル）、Ｒｕ（ルテニウム）、ＴｉＮ（窒化チタン）からなることが好ましい。また下部電極ＬＥＬや上部電極ＵＥＬは１層でもよいが、上述した異なる材料からなる複数の薄膜が積層された構成であってもよい。

下部電極ＬＥＬの厚み（図５〜図６における上下方向）はたとえば１０ｎｍ以上１００ｎｍ以下であることが好ましく、なかでも２０ｎｍ以上６０ｎｍ以下（一例として４０ｎｍ）であることが好ましい。また上部電極ＵＥＬの厚みはたとえば３０ｎｍ以上１００ｎｍ以下であることが好ましく、なかでも４０ｎｍ以上８０ｎｍ以下（一例として６０ｎｍ）であることが好ましい。

次に磁気抵抗素子ＴＭＲについて、まず磁化固定層ＭＰＬは、図５および図６においては１層として図示されている。しかし一般に磁化固定層ＭＰＬは、反強磁性層上に強磁性層が積層された２層構造や、反強磁性層上に強磁性層、非磁性層、強磁性層の順に積層された４層構造、あるいは５層構造などが用いられる。ただし積層数や積層される層の順序などはこれに限られない。

たとえば磁化固定層ＭＰＬが５層構造である場合、図１０に示すように下側からシード層ＭＰＬｐ、反強磁性層ＭＰＬｑ、強磁性層ＭＰＬｒ、非磁性層ＭＰＬｓ、強磁性層ＭＰＬｔの順に積層された構成であることが好ましい。

シード層ＭＰＬｐは、Ｔａ、ＲｕもしくはＮｉ（ニッケル）と、Ｆｅ（鉄）との合金からなる金属膜であることが好ましい。あるいはシード層ＭＰＬｐは、ＮｉとＦｅとＣｒ（クロム）との合金からなる金属膜であってもよい。または上述した各種の合金からなる金属膜が複数積層されることによりシード層ＭＰＬｐを形成してもよい。シード層ＭＰＬｐ全体の厚みは０．５ｎｍ以上１０ｎｍ以下であることが好ましく、なかでも１．０ｎｍ以上８．５ｎｍ以下であることがより好ましい。

反強磁性層ＭＰＬｑは、Ｐｔ（白金）とＭｎ（マンガン）との合金か、Ｉｒ（イリジウム）とＭｎ（マンガン）との合金か、ＲｕとＭｎとの合金かのいずれかからなる金属膜であることが好ましい。その厚みは１０ｎｍ以上３０ｎｍ以下であることが好ましく、なかでも１２ｎｍ以上２５ｎｍ以下であることがより好ましい。

強磁性層ＭＰＬｒは、Ｎｉ、Ｃｏ（コバルト）、Ｆｅ、Ｂ（ボロン）からなる群から選択される１種以上から構成される金属単体または合金の膜であることが好ましい。あるいはこれらの材料を適宜組み合わせた合金層が複数層積層された構成であってもよい。強磁性層ＭＰＬｒの全体の厚みは１．２ｎｍ以上３．０ｎｍ以下であることが好ましく、１．５ｎｍ以上２．５ｎｍ以下であることがより好ましい。

非磁性層ＭＰＬｓは、Ｒｕからなる、厚みが０．４ｎｍ以上１．０ｎｍ以下の金属膜であることが好ましい。なお、非磁性層ＭＰＬｓの厚みは０．６ｎｍ以上０．９ｎｍ以下であることがより好ましい。

さらに強磁性層ＭＰＬｔは、強磁性層ＭＰＬｒと同様の材質からなることが好ましい。またその厚みは、強磁性層ＭＰＬｒと磁化量がほぼ同じになる膜厚とすることが好ましい。

トンネル絶縁膜ＭＴＬは、ＡｌＯ_ｘ（酸化アルミニウム）、ＭｇＯ（酸化マグネシウム）、ＨｆＯ（酸化ハフニウム）のいずれかからなる絶縁膜であることが好ましい。その厚みは０．５ｎｍ以上２．０ｎｍ以下であることが好ましく、なかでも０．６ｎｍ以上１．５ｎｍ以下であることがより好ましい。

磁化自由層ＭＦＬは、強磁性層からなる薄膜であることが好ましい。具体的にはＮｉ、Ｃｏ、Ｆｅ、Ｂ、Ｒｕからなる群から選択される１種以上から構成される金属単体または合金の膜であることが好ましい。また上記の異なる材質の合金からなる薄膜が複数積層された構成であってもよい。その全体の厚みは２．０ｎｍ以上１０ｎｍ以下であることが好ましく、３．０ｎｍ以上９．０ｎｍ以下であることがより好ましい。

そして磁気抵抗素子ＴＭＲの側面を覆う保護層ＩＩＩは、たとえばＳｉＮ（シリコン窒化膜）により形成されることが好ましい。ただし保護層ＩＩＩは、ＳｉＮの代わりにＳｉＯ_２、ＡｌＯ_ｘ、ＳｉＯＮにより形成されるものであってもよい。

ここで本実施の形態に係る半導体装置の変形例について説明する。
本実施の形態に係る、磁気抵抗素子ＴＭＲ（特にビット線ＢＬ）の上部に位置するクラッド層がメモリセル部から周辺回路部にまで延在する特徴を有する半導体装置は、以上の図４〜図７に示すように、ビット線ＢＬと磁気抵抗素子ＴＭＲ（上部電極ＵＥＬ）とがコンタクト部ＣＮＴ２により電気的に接続された構成を有するものであってもよい。しかし、たとえば図１１〜図１３に示す半導体装置のように、ビット線ＢＬの下部（最下面）と磁気抵抗素子ＴＭＲ（上部電極ＵＥＬ）の上部（最上面）との間にコンタクト部ＣＭＴ２を備えず、両者が直接接続された構成を有するものであってもよい。

図１１〜図１３に示すＭＲＡＭを備えた半導体装置は、上述したビット線ＢＬと磁気抵抗素子ＴＭＲとの接続される態様においてのみ、図４〜図７に示す半導体装置と異なっている。図１１は図４に対応し、図１２は図５に対応し、図１３は図６に対応する。なお周辺回路部の態様については、図７と同様であるため、図示を省略している。

あるいは図１４〜図１６に示す半導体装置のように、いわゆるＳＴＴ（Spin Transfer Torque）−ＭＲＡＭが複数配置された構成を有するものであってもよい。図１４〜図１６の半導体装置は、ディジット線ＤＬを備えず、プラグＭ４やビット線ＢＬの内表面がコンタクトＭ１、プラグＭ２、Ｍ３の内表面と同様にバリア層ＢＲＬのみで覆われた構成を有する点においてのみ、図４〜図７に示す半導体装置と異なっている。たとえば図１４〜図１６のＳＴＴ−ＭＲＡＭにおいて、図１１〜図１３のＭＲＡＭのようにビット線ＢＬと磁気抵抗素子ＴＭＲとが直接接続された態様を有していてもよい。

次に、以上のような構成を有する半導体装置の動作原理について説明する。
まず図４〜図７、図１１〜図１３に示すＭＲＡＭが複数配列された半導体装置の動作原理について説明する。

所望のＭＯＳトランジスタを選択し、スイッチをオンして所望のディジット線ＤＬやビット線ＢＬ（銅配線本体部ＣＵ）に電流を流すと、これらに連なっているすべての磁気抵抗素子ＴＭＲの磁化自由層ＭＦＬの磁化の向きが変化する。

このときこれらのディジット線ＤＬやビット線ＢＬに流れる電流（または当該電流がつくる磁場）が、磁化の向きの反転に必要な電流よりも小さければ、電流を切った後、そのディジット線ＤＬやビット線ＢＬに連なっているすべての磁気抵抗素子ＴＭＲの磁化自由層ＭＦＬの磁化の向きは、電流を流す前の状態に戻る。これは当該電流がつくる磁場が、磁化自由層ＭＦＬの磁化の向きの反転に必要な磁場よりも小さい場合を意味する。

しかし当該電流が磁化自由層ＭＦＬの磁化の向きの反転に必要な電流よりも大きければ、電流を切った後、そのディジット線ＤＬやビット線ＢＬに連なっているすべての磁気抵抗素子ＴＭＲの磁化自由層ＭＦＬの磁化の向きが反転された状態となる。これは当該電流がつくる磁場が、磁化自由層ＭＦＬの磁化の向きの反転に必要な磁場よりも大きい場合を意味する。

以上に述べた特性を利用して、まずディジット線ＤＬまたはビット線ＢＬのいずれか一方に、磁化自由層ＭＦＬの磁化の向きの反転に必要な電流よりも小さい電流（第１の電流）を流す。次にその状態で、ディジット線ＤＬまたはビット線ＢＬのうち、上述した一方と異なる他方に、適切な電流（第２の電流）を流す。

ここで適切な電流とは、上述した第１の電流と第２の電流とを流す配線が交差する領域においてのみ、第１の電流と第２の電流とがつくる合成磁場が、磁気抵抗素子ＴＭＲの磁化自由層ＭＦＬの磁化の向きの反転に必要な磁場よりも大きくなるために必要な電流値を意味する。

このようにすれば、これらの電流を流したディジット線ＤＬとビット線ＢＬとの交差する領域内にある磁気抵抗素子ＴＭＲのみ、磁化自由層ＭＦＬの磁化の向きが反転することによりデータが書き換えられる。つまりデータの書き換え時には、書き換えを行なう磁気抵抗素子ＴＭＲの選択と書き換えとは同時に行なわれる。

具体的には、磁化自由層ＭＦＬの磁化の向きが、磁化固定層ＭＰＬの磁化の向きと同じ向きとなったり、磁化自由層ＭＦＬの磁化の向きが磁化固定層ＭＰＬの磁化の向きと反対方向となる。磁化自由層ＭＦＬの磁化の向きと磁化固定層ＭＰＬの磁化の向きとが一致しているときと、磁化自由層ＭＦＬの磁化の向きと磁化固定層ＭＰＬの磁化の向きとが反対方向となっているときとでは、磁気抵抗素子ＴＭＲの電気的抵抗が変化する。この抵抗値の違いが「０」または「１」に対応する情報として利用される。

選択された磁気抵抗素子ＴＭＲの情報を読み出す際には、選択された磁気抵抗素子ＴＭＲに接続されたＭＯＳトランジスタがＯＮとなる。

そして、ＭＯＳトランジスタおよびビット線ＢＬを通るように電圧が印加され、選択された磁気抵抗素子ＴＭＲの抵抗値を検知し、磁気抵抗素子ＴＭＲに格納された電気的情報を読み出すことができる。

なお、たとえばビット線ＢＬの上部や側部に配置されるクラッド層の高透磁率膜ＭＡＧは、ビット線ＢＬに流れる電流がつくる磁場を、当該ビット線ＢＬの直下に配置される磁気抵抗素子ＴＭＲにより高効率に作用させるために配置されている。

具体的には高透磁率膜ＭＡＧの内部を磁場が通るため、当該磁場は高透磁率膜ＭＡＧの外部、つまり近傍の磁気抵抗素子ＴＭＲの方に作用することが妨げられる。したがって近傍の磁気抵抗素子ＴＭＲが外部の電流がつくる磁場に影響されることが抑制される。ディジット線ＤＬの内表面に配置されるクラッド層ＣＬＡＤ１（の高透磁率膜ＭＡＧ）についても同様の効果を奏する。

次に、図１４〜図１６に示すＳＴＴ−ＭＲＡＭが複数配列された半導体装置の動作原理について説明する。

書き換えの原理は以下のとおりである。まず所望のＭＯＳトランジスタを選択し、スイッチをオンにする。するとその上の金属配線部Ｍ、コンタクト部ＣＮＴ１、下部電極ＬＥＬ、磁気抵抗素子ＴＭＲ、上部電極ＵＥＬ、ビット線ＢＬという電流経路に電流が流れる。

このとき、たとえばＭＯＳトランジスタ側からビット線ＢＬ側へ電子を供給することにより電流を流せば、磁化固定層ＭＰＬの磁化の向きと同じスピン方向を持つ電子のみが、トンネル絶縁膜ＭＴＬを超えて磁化自由層ＭＦＬの内部に注入される。そして磁化固定層ＭＰＬの磁化の向きと反対方向のスピン方向を持つ電子は、磁化固定層ＭＰＬにより反射される。つまりこれらの電子は磁化自由層ＭＦＬの内部に到達できない。その結果、磁化自由層ＭＦＬの磁化の向きが、磁化固定層ＭＰＬの磁化の向きと同じ向きとなる。

これに対し、ビット線ＢＬ側からＭＯＳトランジスタ側へ電子を供給することにより電流を流せば、磁化固定層ＭＰＬの磁化の向きと同じスピン方向を持つ電子は、磁化固定層ＭＰＬを透過する。そして磁化固定層ＭＰＬの磁化の向きと反対方向のスピン方向を持つ電子は、磁化固定層ＭＰＬにより反射される。つまりこれらの電子は逆方向に移動して磁化自由層ＭＦＬの内部に注入される。その結果、磁化自由層ＭＦＬの磁化の向きが、磁化固定層ＭＰＬの磁化の向きと反対方向となる。

このようにして、標準ＭＲＡＭと同様に、磁気抵抗素子ＴＭＲの電気的抵抗が変化する。この抵抗値の違いが「０」または「１」に対応する情報として利用される。

なお、ＳＴＴ−ＭＲＡＭが選択された磁気抵抗素子ＴＭＲの情報を読み出す原理は、図４〜図７、図１１〜図１３の標準ＭＲＡＭと同様である。

つまりＳＴＴ−ＭＲＡＭにおいても、標準ＭＲＡＭと同様に、ビット線ＢＬに流れる電流が、そこを流れる電流の向きにより磁化自由層ＭＦＬの磁化状態を変化させることになる。

以上の動作原理から、ＭＲＡＭ、ＳＴＴ−ＭＲＡＭのいずれにおいても、ビット線ＢＬに流れる電流が、磁化自由層ＭＦＬの磁化状態を変化させ、この磁化状態の変化による磁気抵抗素子ＴＭＲの電気的抵抗の違いが「０」または「１」に対応する情報として利用される。

次に、本実施の形態の半導体装置の製造方法について説明する。
まず、図４〜図７に示すＭＲＡＭを有する半導体装置の製造方法について、図１７〜図６４を用いて説明する。

まず下地配線を準備する工程を実施する。具体的には主表面を有する半導体基板を準備する工程や、当該半導体基板の主表面上にＭＲＡＭや周辺回路を形成するための下地の回路を形成する工程である。

図１７〜図２３は、メモリセル部のＭＲＡＭが形成される態様を、図５と同様の方向から見た態様を示す断面図である。図１７〜図２３に図示された各工程においては、周辺回路部においても同様の処理がなされるため、周辺回路部の図示は省略されている。

まず図１７を参照して、主表面を有する半導体基板ＳＵＢを準備する。半導体基板ＳＵＢの主表面上に分離絶縁膜ＳＰＩを形成する。分離絶縁膜ＳＰＩによって、半導体基板ＳＵＢの主表面上に活性領域が形成される。

次に、活性領域にイオン注入法などにより、不純物を活性領域内に導入して、ウェル領域ＷＥＬおよびチャネル領域ＣＨＡを順次形成する。

図１８を参照して、熱酸化処理法により、チャネル領域ＣＨＡの主表面上にゲート絶縁膜ＧＩを形成する。その後、多結晶シリコン膜等を堆積し、この多結晶シリコン膜等をパターニングすることで、ゲート電極ＧＥをゲート絶縁膜ＧＩ上に形成する。

次に、図１９を参照して、ゲート電極ＧＥをマスクとして、所定の導電型の不純物を活性領域に導入する。さらに、ゲート電極ＧＥの側面にシリコン酸化膜等の絶縁膜を形成し、この絶縁膜を形成した後に、再度、不純物を活性領域に導入する。

２度目の不純物を導入した後、シリコン酸化膜や窒化シリコン膜等の絶縁膜を堆積する。この堆積した絶縁膜をドライエッチングして、サイドウォールＳＷを形成する。サイドウォールＳＷを形成した後、再度、不純物をチャネル領域ＣＨＡに導入する。これにより、ソースまたはドレインとして機能する不純物領域ＩＰＲが形成される。

図２０を参照して、スパッタリングで金属膜を形成し、その後、熱処理をすることにより、不純物領域ＩＰＲの上面およびゲート電極ＧＥの上面に金属シリサイド膜ＭＦを形成し、その後不要な金属膜を除去する。これにより、ＭＯＳトランジスタＴＲが形成される。

図２１を参照して、ＭＯＳトランジスタＴＲを形成した後、たとえば、ＭＯＳトランジスタＴＲを覆うように、シリコン酸化膜等から形成された層間絶縁膜ＩＩＩ１を形成する。

形成された層間絶縁膜ＩＩＩ１にフォトリソグラフィおよびエッチングを施して、コンタクトホールを形成する。このコンタクトホールは、不純物領域ＩＰＲ上に形成された金属シリサイド膜ＭＦに達するように形成される。

その後、スパッタリング等で、上記コンタクトホールの内表面にバリア層ＢＲＬを形成する。バリア層ＢＲＬを形成した後、コンタクトホール内にタングステン等の導電膜ＴＵＮを充填し、この導電膜ＴＵＮにＣＭＰ（Chemical Mechanical Polishing）処理を施すことで、コンタクトＭ１を形成する。

ここで導電膜ＴＵＮの充填は、たとえばＣＶＤ法により行なうことが好ましい。
次に、図２２を参照して、層間絶縁膜ＩＩＩ１の上面上に、絶縁膜ＩＩ１および層間絶縁膜ＩＩＩ２を順次形成する。そして、層間絶縁膜ＩＩＩ２および絶縁膜ＩＩ１に溝部を形成する。形成された溝部にバリア層ＢＲＬを形成し、導電膜ＣＵを充填する。この導電膜ＣＵを平坦化することで、層間絶縁膜ＩＩＩ２および絶縁膜ＩＩ１にプラグＭ２およびソース配線ＳＣＬを形成する。ここで導電膜ＣＵの充填は、たとえばメッキ法により行なうことが好ましい。

次に、図２３を参照して、絶縁膜ＩＩ２，層間絶縁膜ＩＩＩ３，ＩＩＩ４を順次形成する。その後、絶縁膜ＩＩ２，層間絶縁膜ＩＩＩ３，ＩＩＩ４に穴部を形成し、バリア層ＢＲＬを当該穴部の内表面に形成する。バリア層ＢＲＬ上に導電膜ＣＵを充填し、この導電膜ＣＵを平坦化することで、プラグＭ３を形成する。

以下、図２４〜図４３の各工程については、図１７〜図２３と同様に、図５と同様の方向からメモリセル部のＭＲＡＭが形成される態様を見た断面図と、図７と同様の方向から見た周辺回路図の形成される態様を示す断面図とを並行して図示している。

次に図２４（メモリセル部）を参照して、層間絶縁膜ＩＩＩ４の上面上に絶縁膜ＩＩ３，層間絶縁膜ＩＩＩ５，ＩＩＩ６を順次形成する。その後、絶縁膜ＩＩ３，層間絶縁膜ＩＩＩ５，ＩＩＩ６にプラグＭ４を形成するための穴部であるプラグ穴ＰＬＧが形成される
と共に、層間絶縁膜ＩＩＩ６にディジット線用溝部ＤＬＧを形成する。

このとき図２５（周辺回路部）を参照して、周辺回路部にも同様に絶縁膜ＩＩ３、層間絶縁膜ＩＩＩ５，ＩＩＩ６にプラグ穴ＰＬＧを形成する。

そして、プラグ穴ＰＬＧにクラッド層（たとえばクラッド層ＣＬＡＤ１）を形成すると共に、ディジット線用溝部ＤＬＧの内表面にも同様のクラッド層（たとえばクラッド層ＣＬＡＤ１）を形成する。

このクラッド層ＣＬＡＤ１（バリア層ＢＲＬや高透磁率膜ＭＡＧ）は、図２６に示すスパッタリング装置ＳＰＴＲを用いて、成膜する。スパッタリング装置ＳＰＴＲは、チャンバ内に配置され、上面に製造過程中の半導体基板が配置されるステージＳＴＧと、ターゲットＴＡＲと、直流コイルＣＯＩＬおよび高周波コイルとを備えている。

そして、直流コイルＣＯＩＬおよび高周波コイルから生じる磁力によって、チャンバ内の粒子の指向性を調整することができる。

バリア層ＢＲＬを形成する際には、ステージＳＴＧには、たとえば、２００Ｗ〜２３０Ｗ程度の交流電力を印加する。そして、バリア層ＢＲＬのサイドカバレッジ率を高くすることができる。

ここで、サイドカバレッジ率とは、図２４に示す層間絶縁膜ＩＩＩ６の上面に成膜される成膜速度を基準とし、この成膜速度に対するプラグ穴ＰＬＧおよびディジット線用溝部ＤＬＧの内側面に成膜される成膜速度の比である。

バリア層ＢＲＬを形成した後、高透磁率膜ＭＡＧを形成する。高透磁率膜ＭＡＧを形成する際には、上述した高周波コイルには、たとえば、２０００Ｗ程度の電力を印加する。直流コイルＣＯＩＬには、たとえば、０Ｗ〜５００Ｗ程度の電力を印加する。さらに、チャンバ内の圧力は、０．２Ｐａ程度とする。さらに、ターゲットＴＡＲおよびステージＳＴＧに所定電力を印加する。

上記のような条件で、高透磁率膜ＭＡＧを形成すると、バリア層ＢＲＬの内側面に成膜される成膜速度が、バリア層ＢＲＬの底部に成膜される成膜速度よりも速くなる。

すなわち、高透磁率膜ＭＡＧを形成する際のサイドカバレッジ率は、バリア層ＢＲＬを形成するときのサイドカバレッジ率よりも高くなっている。

成膜速度を調整しながらバリア層ＢＲＬや高透磁率膜ＭＡＧを形成することにより、たとえばこれらの膜が過剰に厚くなるためにディジット線などの延在する方向に交差する断面積が小さくなるなどの不具合を抑制することができる。つまり、ディジット線の電気抵抗が過剰に高くなることを抑制することができる。

このように、高透磁率膜ＭＡＧを形成した後、バリア層ＢＲＬを高透磁率膜ＭＡＧの上面上に形成する。なお、ここでのバリア層ＢＲＬの成膜条件は、上述した（高透磁率膜ＭＡＧを形成する前に形成した）バリア層ＢＲＬを形成するときの成膜条件と同じ条件とする。

バリア層ＢＲＬを形成した後、銅などの導電膜ＣＵをバリア層ＢＲＬ上に充填する。この充填した導電膜は、プラグＭ４を形成するための銅配線本体部ＣＵであり、ディジット線ＤＬの銅配線本体部ＣＵである。

導電膜を充填した後、図２７（メモリセル部）に示すように、ＣＭＰ法により、層間絶縁膜ＩＩＩ６の上面を平坦化することで、プラグＭ４およびディジット線ＤＬを形成する。そして、ディジット線ＤＬを形成するのと同時に図２８に示すように周辺回路部のプラグＭ４を形成することができる。

このように、層間絶縁膜ＩＩＩ１，絶縁膜ＩＩ１，層間絶縁膜ＩＩＩ２，絶縁膜ＩＩ２，層間絶縁膜ＩＩＩ３，層間絶縁膜ＩＩＩ４，絶縁膜ＩＩ３，層間絶縁膜ＩＩＩ５，層間絶縁膜ＩＩＩ６が順次積層される。

さらに、コンタクトＭ１、プラグＭ２、Ｍ３、Ｍ４を順次形成することで、金属配線部Ｍが形成される。

次に図２９（メモリセル部）および図３０（周辺回路部）を参照して、層間絶縁膜ＩＩＩ６の上面上に絶縁膜ＦＩＩを形成する。絶縁膜ＦＩＩは図３１に示すように、窒化シリコン膜（ＳｉＮ）等から形成された絶縁膜ＦＩＩ１の上面上に、酸化シリコン膜（ＳｉＯ₂）等から形成された絶縁膜ＦＩＩ２が積層された構成であることが好ましい。そして図２９に示すように、メモリセル部のプラグＭ４上の絶縁膜ＦＩＩに、貫通孔としてのビア穴ＶＩＡ１を形成する。

そして、図３２（メモリセル部）および図３３（周辺回路部）に示すように、絶縁膜ＦＩＩ上およびビア穴ＶＩＡ１の内周面にバリア層ＢＲＬａを形成する。このバリア層ＢＲＬａ上に導電膜ＣＬ１ａを堆積する。

その後、図３４（メモリセル部）および図３５（周辺回路部）を参照して、ＣＭＰ法により、絶縁膜ＦＩＩをストッパ膜として、絶縁膜ＦＩＩ上に形成されたバリア層ＢＲＬａおよび導電膜ＣＬ１ａを除去する。

これにより、バリア層ＢＲＬおよび導電層ＣＬ１からなるコンタクト部ＣＮＴ１が形成される。その一方で、絶縁膜ＦＩＩ１、ＦＩＩ２の上面は平坦化され、平坦絶縁膜ＦＩＩ１と平坦絶縁膜ＦＩＩ２とからなる平坦絶縁膜ＦＩＩが形成される。

次に、図３６（メモリセル部）および図３７（周辺回路部）を参照して、平坦絶縁膜ＦＩＩ（コンタクト部ＣＮＴ１）の上に導電膜ＬＥＬａを形成し、導電膜ＬＥＬａの上に導電膜ＭＰＬａ、絶縁膜ＭＴＬａ、導電膜ＭＦＬａ、導電膜ＵＥＬａの順に形成する。導電膜ＬＥＬａは下部電極ＬＥＬとなるべき層であり、導電膜ＭＰＬａ、絶縁膜ＭＴＬａ、導電膜ＭＦＬａ、導電膜ＵＥＬａはそれぞれ磁化固定層ＭＰＬ、トンネル絶縁膜ＭＴＬ、磁化自由層ＭＦＬ、上部電極ＵＥＬとなるべき層である。したがって上述した各層を構成する材質や厚みは、それぞれ下部電極ＬＥＬや磁化固定層ＭＰＬなど形成しようとする層の材質や厚みとすることが好ましい。

図３８（メモリセル部）および図３９（周辺回路部）を参照して、導電膜ＭＰＬａ、絶縁膜ＭＴＬａ、導電膜ＭＦＬａおよび導電膜ＵＥＬａをパターニングして、磁気抵抗素子ＴＭＲおよびこの磁気抵抗素子ＴＭＲの上面上に形成された上部電極ＵＥＬを形成する。図３８に示す上部電極ＵＥＬや下部電極ＬＥＬの平面視における面積はあくまで一例であり、たとえば上部電極ＵＥＬの平面視における面積が、磁気抵抗素子ＴＭＲよりも大きくなっていてもよい。

図４０（メモリセル部）および図４１（周辺回路部）を参照して、磁気抵抗素子ＴＭＲを覆うように、導電膜ＬＥＬａ上に、シリコン窒化膜等から形成された絶縁膜ＩＩＩａを形成する。この絶縁膜ＩＩＩａは保護層ＩＩＩとなるべき層である。保護層ＩＩＩは、磁気抵抗素子ＴＭＲを構成する特に磁化自由層ＭＦＬや磁化固定層ＭＰＬなどの側面が酸化されることによる、磁場の漏洩などの不具合を抑制するためのものである。絶縁膜ＩＩＩａはＣＶＤ法（Chemical Vapor Deposition）等を用いて形成されることが好ましい。絶縁膜ＩＩＩａの膜厚は１０ｎｍ以上８０ｎｍ以下であることが好ましく、４０ｎｍ以上７０ｎｍ以下であることがより好ましい。

この絶縁膜ＩＩＩａ上にレジスト膜を形成し、下部電極ＬＥＬを形成するためのパターニングをレジスト膜に施し、レジストパターンＰＨＲを形成する。このレジストパターンをマスクとして、絶縁膜ＩＩＩａおよび導電膜ＬＥＬａをパターニングして、図４２（メモリセル部）に示すように、絶縁膜ＩＩＩｂおよび下部電極ＬＥＬを形成する。このときの周辺回路部の態様は、図４３に示すとおりである。

以下、図４４〜図５８の各工程については、図１７〜図２３と同様に、図５と同様の方向からメモリセル部のＭＲＡＭが形成される態様を見た断面図と、図６と同様の方向からメモリセル部のＭＲＡＭが形成される態様を見た断面図と、図７と同様の方向から見た周辺回路図の形成される態様を示す断面図との３図を並行して図示している。また各図の、絶縁膜ＩＩ３より下側（半導体基板ＳＵＢ側）は図示を省略している。

図４４、図４５（メモリセル部）を参照して、図４２の磁気抵抗素子ＴＭＲの絶縁膜ＩＩＩｂ上や周囲、および下部電極ＬＥＬの周囲を覆うように、シリコン酸化膜等からなる層間絶縁膜ＩＩＩ７を形成し、この層間絶縁膜ＩＩＩ７にＣＭＰ処理を施す。そしてこの層間絶縁膜ＩＩＩ７に、図４４の左右方向に複数並ぶ磁気抵抗素子ＴＭＲ上を結ぶように延在するビット線用溝部ＢＬＧを形成すると同時に、平面視において上部電極ＵＥＬと重なる位置に、貫通孔としてのビア穴ＶＩＡ２を形成する。

これと同時に、周辺回路部については、図４６を参照して、当該層間絶縁膜ＩＩＩ７にプラグ穴ＰＬＧを形成する。このプラグ穴ＰＬＧは、平坦絶縁膜ＦＩＩの最下面（プラグＭ４の最上面）に達するように形成される。

次に、図４７、図４８（メモリセル部）および図４９（周辺回路部）を参照して、ビット線用溝部ＢＬＧおよびビア穴ＶＩＡ２と、周辺回路部のプラグ穴ＰＬＧとの内表面に図２４、図２５と同様のクラッド層ＣＬＡＤ１ａを形成する。

次に図５０、図５１（メモリセル部）および図５２（周辺回路部）を参照して、図４７〜図４９にて形成されたクラッド層ＣＬＡＤ１ａのうち底部ＢＯＴＭに形成されたものをエッチングにより除去し、クラッド層ＣＬＡＤ１ａをクラッド層ＣＬＡＤ１とすることが好ましい。

その後、ビット線用溝部ＢＬＧやビア穴ＶＩＡ２、プラグ穴ＰＬＧの内部に銅等の導電膜ＣＵを充填し、この導電膜ＣＵを平坦化することで、ビット線ＢＬおよび配線Ｍ５、コンタクト部ＣＮＴ２を形成する。

次に図５３、図５４（メモリセル部）および図５５（周辺回路部）を参照して、ビット線ＢＬや配線Ｍ５の上にライナー膜ＬＮＦａおよびクラッド層ＣＬＡＤ２ａを形成する。これらはそれぞれライナー膜ＬＮＦおよびクラッド層ＣＬＡＤ２となるべき層である。

ここでライナー膜ＬＮＦはＣＶＤ法等により形成されることが好ましい。
さらに図５６、図５７（メモリセル部）および図５８（周辺回路部）を参照して、クラッド層ＣＬＡＤ２ａ上に層間絶縁膜ＩＩＩ８を形成する。その後、平面視において配線Ｍ５と重なる領域の一部の層間絶縁膜ＩＩＩ８、クラッド層ＣＬＡＤ２ａ、ライナー膜ＬＮＦａを除去して配線Ｍ５を露出させる。

このようにしてビア穴ＶＩＡ３およびビア穴ＶＩＡ４を形成するが、ここでビア穴ＶＩＡ３はビア穴ＶＩＡ４よりも、平面視における穴の面積が大きくなるように形成する。これはビア穴ＶＩＡ３はクラッド層ＣＬＡＤ２に設けた孔であるため、後にビア穴ＶＩＡ４を充填するように形成される電極パッドＰＡＤとクラッド層ＣＬＡＤ２とを電気的に絶縁する必要があるためである。

その後、ビア穴ＶＩＡ４を充填するように電極パッドＰＡＤ、および電極パッドＰＡＤ間を断線するようにパッシベーション膜ＰＡＳＦを形成することにより、図５〜図７に示す本実施の形態の半導体装置が形成される。

なお電極パッドＰＡＤの形成の際には、ビア穴ＶＩＡ４の内部の側面に、スパッタリングによりバリア層ＢＲＬを形成した後、ここへタングステンなどの金属膜を充填することが好ましい。その後、ビア穴ＶＩＡ４および層間絶縁膜ＩＩＩ８の上にパッシベーション膜ＰＡＳＦを形成し、パッシベーション膜ＰＡＳＦのうち、平面視においてビア穴ＶＩＡ４と重なる領域に電極パッドＰＡＤ用の溝を形成する。そして上記溝の内部をタングステンなどの金属膜で充填することにより、電極パッドＰＡＤが形成される。

ここで、コンタクト部ＣＮＴ２の形成方法の変形例を以下の図５９〜図６４を用いて説明する。なおこれらの図についても、図４４〜図５８と同様に３図を並行して図示しており、絶縁膜ＩＩ３より下側（半導体基板ＳＵＢ側）は図示を省略している。

図５９、図６０（メモリセル部）および図６１（周辺回路部）を参照して、図４４〜図４６に示す工程の後に、ビア穴ＶＩＡ２およびプラグ穴ＰＬＧの下部（断面図における横幅が狭くなった領域）の側面のみにバリア層ＢＲＬを形成した後、これらの内部を導電膜ＣＵで充填する。

その上で、図６２、図６３（メモリセル部）および図６４（周辺回路部）を参照して、ビット線用溝部ＢＬＧの内部およびプラグ穴ＰＬＧの上部（断面図における横幅が広くなった領域）の側面にクラッド層ＣＬＡＤ１を形成した後、これらの内部を導電膜ＣＵで充填し、導電膜ＣＵを平坦化する。図６２〜図６４は図５０〜図５２に対して、コンタクト部ＣＮＴ２の態様のみ異なるが、このような構成となるように処理を行なってもよい。

図６２〜図６４以降は、上述した図５３〜図５８と同様の処理を行なうことにより、コンタクト部ＣＮＴ２の態様のみ異なる半導体装置が形成される。

次に、図１１〜図１３に示すＭＲＡＭを有する半導体装置の製造方法について、図６５〜図７０を用いて説明する。なおこれらの図についても、図４４〜図５８と同様に３図を並行して図示しており、絶縁膜ＩＩ３より下側（半導体基板ＳＵＢ側）は図示を省略している。

図６５、図６６（メモリセル部）、および図６７（周辺回路部）を参照して、図４２〜図４３に示す工程の後に、図４２の磁気抵抗素子ＴＭＲの絶縁膜ＩＩＩｂ上や周囲、および上部電極ＵＥＬ上や下部電極ＬＥＬの周囲を覆うように層間絶縁膜ＩＩＩ７を形成する。次に上部電極ＵＥＬ上の絶縁膜ＩＩＩｂおよび層間絶縁膜ＩＩＩ７をＣＭＰ工程により除去して保護層ＩＩＩを形成する。その後は図４４〜図４６と同様にビット線用溝部ＢＬＧやプラグ穴ＰＬＧを形成し、図４７〜図４９と同様にクラッド層ＣＬＡＤ１ａを形成する。

なおここで、ビット線用溝部ＢＬＧを形成する際、その底部（最下部）が上部電極ＵＥＬの最上面とほぼ同じ高さとなるようにすることが好ましい。

次に図６８、図６９（メモリセル部）および図７０（周辺回路部）を参照して、図５０〜図５２と同様にビット線用溝部ＢＬＧやプラグ穴ＰＬＧの内表面にクラッド層ＣＬＡＤ１ａを形成する。そしてこれらの内部に導電膜ＣＵを充填し、導電膜ＣＵを平坦化する。

以下は上述した図５３〜図５８と同様の工程を実施し、パッシベーション膜ＰＡＳＦや電極パッドＰＡＤを形成することにより、図１１〜図１３に示す本実施の形態の半導体装置が形成される。

次に、図１４〜図１６に示すＳＴＴ−ＭＲＡＭを有する半導体装置の製造方法について、図７１〜図８０を用いて説明する。なおこれらの図についても、図７１〜図７４については図２４〜図２５などと同様に２図を並行して図示しており、図７５〜図８０については図図４４〜図５８と同様に３図を並行して図示している。また図７５〜図８０については、絶縁膜ＩＩ３より下側（半導体基板ＳＵＢ側）は図示を省略している。

図７１（メモリセル部）および図７２（周辺回路部）を参照して、図２３に示す工程の後に、層間絶縁膜ＩＩＩ４の上面上に絶縁膜ＩＩ３，層間絶縁膜ＩＩＩ５，ＩＩＩ６を順次形成する。その後、絶縁膜ＩＩ３，層間絶縁膜ＩＩＩ５，ＩＩＩ６にプラグ穴ＰＬＧを形成する。ただし図２４に示すようなディジット線用溝部ＤＬＧは形成しない。

またメモリセル部および周辺回路部のプラグ穴ＰＬＧの内表面には、クラッド層の代わりにバリア層ＢＲＬを形成する。

次に図７３（メモリセル部）および図７４（周辺回路部）を参照して、図２７および図２８と同様に、プラグ穴ＰＬＧの内部を銅などの導電膜ＣＵで充填し、ＣＭＰ法により、層間絶縁膜ＩＩＩ６の上面を平坦化することで、プラグＭ４を形成する。

次に図７５、図７６（メモリセル部）および図７７（周辺回路部）を参照して、図２９〜図４６と同様の処理を行なう。

さらに図７８、図７９（メモリセル部）および図８０（周辺回路部）を参照して、図４７〜図４９にてビット線用溝部ＢＬＧの内表面に形成するクラッド層ＣＬＡＤ１ａの代わりにバリア層ＢＲＬを形成した上で、図５０〜図５２と同様に、ビット線用溝部ＢＬＧの内部などをＣＵ等で充填する。

なお図７５〜図８０においては、図４〜図７と同様にコンタクト部ＣＮＴ２を形成することにより、ビット線ＢＬと磁気抵抗素子ＴＭＲとを接続する構成のものが図示されている。しかしたとえば図１１〜図１３と同様に、ビット線ＢＬと磁気抵抗素子ＴＭＲ（上部電極ＵＥＬ）とが直接接続された構成の、ＳＴＴ−ＭＲＡＭを形成してもよい。

以下は上述した図５３〜図５８と同様の工程を実施し、パッシベーション膜ＰＡＳＦや電極パッドＰＡＤを形成することにより、図１４〜図１６に示す本実施の形態の、メモリセル部にＳＴＴ−ＭＲＡＭを備える半導体装置が形成される。

次に、本実施の形態の作用効果について説明する。
ここで比較例として、従来の半導体装置の製造方法について説明する。従来の半導体装置の製造方法においては、上記の図５０〜図５２の工程の後、メモリセル部については図５３および図５４と同様の処理を行なうが、このとき周辺回路部においては、図５５と異なり、図８１に示すように、クラッド層ＣＬＡＤ２ａは除去される。すなわちクラッド層ＣＬＡＤ２ａが除去されている点以外は、図８１は図５５と同様である。その上で、図８２に示すように、図５８と同様の、層間絶縁膜ＩＩＩ８を形成しビア穴ＶＩＡ４を形成する処理がなされる。

この場合、たとえば浮遊磁場などの（当該半導体装置の）外部磁場が磁気抵抗素子ＴＭＲに悪影響を与える可能性が高くなる。

しかし本実施の形態においては図５５に示すように、周辺回路部のクラッド層ＣＬＡＤ２ａが除去されないまま、図５８にて層間絶縁膜ＩＩＩ８やビア穴ＶＩＡ３、ＶＩＡ４が形成される。したがって図７や図１６に示すように、本実施の形態の半導体装置の周辺回路部において、ビット線ＢＬと同時に形成される配線Ｍ５の上部には、高透磁率膜ＭＡＧを含むクラッド層ＣＬＡＤ２が配置されている。

このため、外部磁場は周辺回路部の配線Ｍ５の上部のクラッド層ＣＬＡＤ２の内部にいったん集まり、その後再び外部へ出て行く可能性が高くなる。

したがって周辺回路部にクラッド層ＣＬＡＤ２が配置されていれば、周辺回路部にクラッド層ＣＬＡＤ２が配置されない場合に比べて、周辺回路部にクラッド層ＣＬＡＤ２が配置されることにより、当該半導体装置の磁気シールド効果を高めることができる。すなわち、外部磁場のメモリセル部の磁気抵抗素子ＴＭＲへの影響を抑制することができる。

またメモリセル部のビット線ＢＬなどに流れる電流がつくる磁場は、周辺回路部の配線上に配置されたクラッド層ＣＬＡＤ２の内部に進入する可能性が高くなる。このためビット線ＢＬの電流がつくる磁場の、所望の磁気抵抗素子ＴＭＲ以外の磁気抵抗素子ＴＭＲへの影響を抑制することができる。この効果は特にメモリセル部と周辺回路部との境界部において顕著となる。

さらに、図６に示すクラッド層ＣＬＡＤ２の（特に高透磁率膜ＭＡＧの）厚みＷ２は、クラッド層ＣＬＡＤ１の厚みＷ１よりも厚くすることができる。上述したように厚みＷ１は、当該クラッド層ＣＬＡＤ１が取り囲むビット線ＢＬなどの配線の、銅配線本体部ＣＵの断面積に影響する。また配線の側壁面を覆うクラッド層の厚みＷ１は、隣接する配線との干渉を防ぐ観点からも、過剰に厚くすることはできない。

クラッド層ＣＬＡＤ２の厚みＷ２をより厚くすれば、クラッド層ＣＬＡＤ２のボリュームをより大きくすることができる。したがってクラッド層ＣＬＡＤ２の有する磁気シールド効果をより高くすることができる。

クラッド層ＣＬＡＤ２のボリュームは、クラッド層ＣＬＡＤ２の平面視における大きさと厚みとで決定する。ここではクラッド層ＣＬＡＤ２の厚みを大きくすることによりクラッド層ＣＬＡＤ２のボリュームを大きくする方がより好ましい。これはクラッド層ＣＬＡＤ２の厚みを大きくすることにより、特に磁気抵抗素子ＴＭＲから離れた領域にクラッド層ＣＬＡＤ２が配置されることになる。このため外部の余分な磁場を磁気抵抗素子ＴＭＲからよりはなれた領域に誘導する効果がより大きくなるためである。

本実施の形態の、特に図４〜図７、図１１〜図１３のＭＲＡＭ構造を有する半導体装置は、コンタクトＭ１、Ｍ２、Ｍ３の内表面がバリア層ＢＲＬのみで覆われているのに対して、プラグＭ４、配線Ｍ５、ビット線ＢＬ、ディジット線ＤＬの内表面はクラッド層ＣＬＡＤ１で覆われている。このように、上下方向に関して磁気抵抗素子ＴＭＲに近い領域に形成されているプラグＭ４などの内表面をクラッド層ＣＬＡＤ１で覆うことにより、磁気抵抗素子ＴＭＲに所望の磁場をより効率的に作用させ、それ以外の磁場を遮蔽する効果をより高めることができる。

さらに本実施の形態の半導体装置は、ディジット線ＤＬの内表面のうち上面（磁気抵抗素子ＴＭＲに対向する面）にはクラッド層が配置されない。このような構成であるため、ディジット線ＤＬに流れる電流がつくる磁場を、磁気抵抗素子ＴＭＲに集中させることができる。

ところで上述したように、ビット線ＢＬ上方の（第１の高透磁率膜である）クラッド層ＣＬＡＤ２は、メモリセル部および周辺回路部のほぼ全面を覆うものである。しかし実際にはクラッド層ＣＬＡＤ２は、周辺回路部において、電極パッドＰＡＤが形成されるためにビア穴ＶＩＡ４として除去される領域が存在するほかにも、平面視における一部の領域において除去されていてもよい。

具体的には、図８３〜図８５に示すように、ビット線ＢＬ上のクラッド層ＣＬＡＤ２のうち高透磁率膜ＭＡＧが、周辺回路部において一部の領域が略長方形状（図８３）、略正方形状（図８４）、長方形の内部から小さい正方形を複数刳り貫いた形状（図８５）を有するダミーパターンＤＵＭＭＹを形成するように除去されていることが好ましい。

ただしダミーパターンはこれらの形状に限られず、たとえば円形や楕円形など、任意の形状をとりうる。

なお図８３〜図８５においては（第１の高透磁率膜である）クラッド層ＣＬＡＤ２を構成する高透磁率膜ＭＡＧが上述したダミーパターンを有する態様としている。しかしバリア層ＢＲＬを含むクラッド層ＣＬＡＤ２の全体が上記と同様のダミーパターンを有する構成であってもよい。

このように周辺回路部のクラッド層ＣＬＡＤ２の一部が除去されていれば、当該クラッド層ＣＬＡＤ２の、たとえばライナー膜ＬＮＦや層間絶縁膜ＩＩＩ８との密着性をさらに向上することができる。これはクラッド層ＣＬＡＤ２が層間絶縁膜ＩＩＩ８などと密着する力が、ライナー膜ＬＮＦが層間絶縁膜ＩＩＩ７などと密着する力に比べて弱いためである。つまりクラッド層ＣＬＡＤ２が層間絶縁膜ＩＩＩ８と密着する面積を小さくすることにより、クラッド層ＣＬＡＤ２と層間絶縁膜ＩＩＩ８との間での剥離を抑制することができる。

あるいは図８６や図８７に示すように、周辺回路部のクラッド層ＣＬＡＤ２のうち、配線Ｍ５の直上に形成される、電極パッドＰＡＤを形成するためのビア穴ＶＩＡ４とは別に、配線を形成しない領域にダミーとしてのビア穴ＶＩＡ５を形成してもよい。この場合ビア穴が、図８３〜図８５のダミーパターンＤＵＭＭＹと同様の効果をもたらす。

（実施の形態２）
本実施の形態は、実施の形態１と比較して、メモリセル部および周辺回路部を覆うクラッド層の構成において異なっている。以下、本実施の形態の構成について説明する。

図２に示すように、実施の形態１では、半導体装置のメモリセル部および周辺回路部の両方が同一の（平面視において連続する）クラッド層ＣＬＡＤで覆われている。これに対して実施の形態２の半導体装置では、図８８を参照して、第１の高透磁率膜であるクラッド層ＣＬＡＤのうち、メモリセル部を覆うクラッド層ＣＬＡＤと周辺回路部を覆うクラッド層ＣＬＡＤとが不連続となっている。

図８８には図２と同様に、図１のメモリセル部および周辺回路部の下層と上層とが重畳した態様が図示されている。図８８をより明確に、上層と下層とを分けて図示したものが図８９である。図８９（Ａ）は上層、図８９（Ｂ）は下層（それぞれ図３（Ａ）、図３（Ｂ）と同様）を示す。

図８８および図８９（Ａ）を参照して、本実施の形態２においては、メモリセル部のクラッド層ＣＬＡＤと周辺回路部のクラッド層ＣＬＡＤとが、互いに分離している。メモリセル部の上方を覆うクラッド層ＣＬＡＤと、周辺回路部の上方を覆うクラッド層ＣＬＡＤとの間には、クラッド層ＣＬＡＤが配置されないギャップＧＡＰが形成されている。ギャップＧＡＰの幅、つまりメモリセル部のクラッド層ＣＬＡＤと周辺回路部のクラッド層ＣＬＡＤとの最短距離は、デザインルールの最小値寸法以上である。

このギャップＧＡＰを挟んで、メモリセル部と周辺回路部とのクラッド層は分離されている。なお図８９（Ｂ）の構成は、図３（Ｂ）の構成と同様である。

また、実施の形態１のクラッド層ＣＬＡＤは、メモリセル部、周辺回路部ともに、ほぼ全面に一様に配置されている。これに対して実施の形態２の半導体装置では、メモリセル部を覆うクラッド層ＣＬＡＤは、メモリセル部のほぼ全面を覆っていてもよいが、たとえば図９０に示すように、メモリセル部に複数並ぶ磁気抵抗素子ＴＭＲの、ビット線ＢＬの直上のみを覆っていてもよい。あるいはビット線ＢＬの直上のみをクラッド層ＣＬＡＤが覆う場合は、たとえば図９１のように、ビット線ＢＬの直上にはライナー膜ＬＮＦが配置されず、平面視においてビット線ＢＬの直上のクラッド層ＣＬＡＤとその周囲のライナー膜ＬＮＦとが並列する配置となってもよい。

なおここでビット線ＢＬの直上とは、ビット線ＢＬの上側（半導体基板ＳＵＢと反対側）の領域のうち、平面視においてビット線ＢＬと重なる領域を意味する。ただしビット線ＢＬと完全に重ならなくても、ビット線ＢＬと重なる領域に近い（実質的にビット線ＢＬと重なる）領域をも含むものとする。

つまりメモリセル部のうち、ビット線ＢＬの直上以外の領域には、ギャップＧＡＰと同様に、クラッド層ＣＬＡＤ（たとえばクラッド層ＣＬＡＤ２）が形成されない。

なお、本実施の形態の構成は、上記以外は実施の形態１の構成とほぼ同じであるため、図８８〜図９２において実施の形態１と同一の要素については同一の符号を付し、その説明を繰り返さない。またたとえば図５と同じ方向から見た装置の構成や、図７の周辺回路図については、本実施の形態においても図５や図７と同様となるため、記載を省略している。

次に、本実施の形態の半導体装置の製造方法について説明する。
上述した半導体装置の製造方法においては、実施の形態１の図５３〜図５５の工程を行なった後、クラッド層ＣＬＡＤ２ａが、周辺回路部のほぼ全面および、メモリセル部のたとえばビット線ＢＬの直上のみを覆う状態となるようなパターンを形成する。このパターンの形成は、フォトリソグラフィおよびエッチングにより行なうことが好ましい。

その上で、図５６〜図５８に示す工程と同様の処理を行なう。このようにして、図９２に示すような態様となる。

図９２は、ライナー膜ＬＮＦ上のクラッド層ＣＬＡＤ２がビット線ＢＬの直上のみに配置される点を除いて、図５７と同様である。また図９２の工程を行なった後における、図５６および図５８と同じ方向から見た断面図は、それぞれ図５６および図５８と同様となるため、ここでは記載を省略している。

なお図９２に示す製造工程後の製造工程については、実施の形態１と同様である。
次に、本実施の形態の作用効果について説明する。

本実施の形態のように、メモリセル部と周辺回路部とで分離されたクラッド層ＣＬＡＤ（クラッド層ＣＬＡＤ２）を配置すれば、磁気シールド効果を、実施の形態１よりも一層高めることができる。これは周辺回路部のクラッド層ＣＬＡＤ２は、メモリセル部のクラッド層ＣＬＡＤ２と不連続となっているため、周辺回路部のクラッド層ＣＬＡＤ２の内部の磁場がメモリセル部まで到達する可能性が低いためである。

また、メモリセル部においてたとえばビット線ＢＬの直上のみにクラッド層ＣＬＡＤ２を配置すれば、１つの磁気抵抗素子ＴＭＲ上のビット線ＢＬに流れる電流がつくる磁場が、当該磁気抵抗素子ＴＭＲに隣接する磁気抵抗素子ＴＭＲの動作に影響する可能性を小さくすることができる。これは１つの磁気抵抗素子ＴＭＲのビット線ＢＬ上のクラッド層ＣＬＡＤ２の内部に集められた磁場は、当該１つの磁気抵抗素子ＴＭＲに隣接する磁気抵抗素子ＴＭＲの方へ漏洩する可能性が低いためである。

以上より本実施の形態によれば、実施の形態１以上に、磁気抵抗素子ＴＭＲが外部磁場に影響される可能性を低減することができる。

本発明の実施の形態２は、以上に述べた各点についてのみ、本発明の実施の形態１と異なる。すなわち、本発明の実施の形態２について、上述しなかった構成や条件、手順や効果などは、全て本発明の実施の形態１に順ずる。

つまり上記において、実施の形態２は、実施の形態１の図４〜図７に示す、コンタクト部ＣＮＴ２を備えるＭＲＡＭを用いて説明している。しかし実施の形態２の特徴を、実施の形態１における他の半導体装置（図１１〜図１３、図１４〜図１６に示すＭＲＡＭを有する半導体装置）に組み合わせてもよい。さらに実施の形態２に対して、実施の形態１で示したダミーパターンＤＵＭＭＹなどを併用してもよい。

（実施の形態３）
本実施の形態は、実施の形態１と比較して、メモリセル部および周辺回路部を覆うクラッド層の構成において異なっている。以下、本実施の形態の構成について説明する。

図９３を参照して、実施の形態３の半導体装置では、メモリセル部にはビット線ＢＬや配線Ｍ５の上方のクラッド層ＣＬＡＤ（たとえばクラッド層ＣＬＡＤ２）が形成されておらず、周辺回路部のみに形成されている。ただし実施の形態３においても、メモリセル部に実施の形態１や実施の形態２と同様にクラッド層ＣＬＡＤが配置されていてもよい。

また周辺回路部には、半導体基板の主表面の延在する第１の方向に関して、クラッド層ＣＬＡＤが配置された領域と、クラッド層ＣＬＡＤが配置されない領域とが周期的に配置されている。

具体的には、クラッド層ＣＬＡＤは、図９３における一の方向である左右方向に関して、クラッド層ＣＬＡＤが配置された領域と、クラッド層ＣＬＡＤが配置されない領域とが周期的に交互に配置されている。クラッド層ＣＬＡＤが配置された領域においては、上記一の方向に直交する図９３の上下方向に関しては連続するように延在している。そしてクラッド層ＣＬＡＤが配置されない領域はギャップＧＡＰとして、クラッド層ＣＬＡＤが配置された領域と同様に、図９３の上下方向に関しては連続するように延在している。

なお、クラッド層ＣＬＡＤの配置は図９３に対して直交する方向、つまり図９３における左右方向に連続するように延在してもよい。ギャップＧＡＰについても同様である。

つまり周辺回路部において、クラッド層ＣＬＡＤが配置された領域と配置されない領域とは、いずれも短冊形状のＬ／Ｓとして形成されている。

ここで隣接する上記Ｌ／Ｓ間の最短距離（ギャップＧＡＰの幅）は、デザインルールの最小値寸法以上であることが好ましい。

上述した周期的に配置とは、クラッド層ＣＬＡＤが配置された領域とクラッド層ＣＬＡＤが配置されない領域とが一定の周期でない場合も含むものとする。つまり１つのクラッド層ＣＬＡＤの平面視における幅と、１つのギャップＧＡＰの平面視における幅とは、複数のクラッド層ＣＬＡＤやギャップＧＡＰ間で異なっていてもよい。

周辺回路部のほぼ全体において、図９３のようにクラッド層ＣＬＡＤがＬ／Ｓを形成する構成であってもよいが、周辺回路部の一部の領域のみのクラッド層ＣＬＡＤがＬ／Ｓを形成する構成であってもよい。

図９４、図９５はそれぞれ図５、図６と同様の方向から見た、本実施の形態の半導体装置を構成するＭＲＡＭの構成を示す。図９７は図７と同様の方向から見た、本実施の形態の半導体装置の周辺回路部の構成を示す。なお図９４〜図９７においては、クラッド層ＣＬＡＤ２が配置されないギャップＧＡＰが形成されていることを模式的に説明するために、任意の位置にギャップＧＡＰが図示されている。

図９４および図９５は、ビット線ＢＬの上方にクラッド層ＣＬＡＤ２が配置されない点においてのみ、図５、図６と異なる。ただし上述したように、メモリセル部においても図５、図６のように（ビット線ＢＬの直上およびそれ以外の領域の両方に）クラッド層ＣＬＡＤ２が配置されてもよいし、図９０や図９６のようにクラッド層ＣＬＡＤ２がビット線ＢＬの直上のみに配置された構成であってもよい。

図９７は、電極パッドＰＡＤが形成されている領域以外にも、ギャップＧＡＰとして、クラッド層ＣＬＡＤ２が形成されていない領域が存在する点においてのみ、図７と異なる。図９７は、図９５や図９６に示すメモリセル部（ビット線ＢＬ）を有する半導体装置における周辺回路部を示している。

なお、本実施の形態の構成は、上記以外は実施の形態１の構成とほぼ同じであるため、図９３〜図１００において実施の形態１と同一の要素については同一の符号を付し、その説明を繰り返さない。

次に、本実施の形態の半導体装置の製造方法について、図９８〜図１００を用いて説明する。

上述した半導体装置の製造方法においては、実施の形態１の図５３〜図５５の工程を行なった後、クラッド層ＣＬＡＤ２ａが、図９３に示すような平面視におけるパターンとなるように、たとえばフォトリソグラフィおよびエッチングを行なう。

その上で、図５６〜図５８に示す工程と同様の処理を行なう。このようにして、図９８、図９９（メモリセル部）および図１００（周辺回路部）に示すような態様となる。

図９８、図９９は、ライナー膜ＬＮＦ上のクラッド層ＣＬＡＤ２が配置されていない点を除いて、それぞれ図５６、図５７と同様である。また図１００は、ライナー膜ＬＮＦ上のクラッド層ＣＬＡＤ２の構成を除き、図５８と同様である。

なお図９８〜図１００に示す製造工程後の製造工程については、実施の形態１と同様である。

次に、本実施の形態の作用効果について説明する。本実施の形態は、実施の形態１の半導体装置の効果に加えて、以下の効果を有する。

本実施の形態のように、周辺回路部の配線Ｍ５上のクラッド層ＣＬＡＤ（クラッド層ＣＬＡＤ２）を短冊形状（Ｌ／Ｓ）とすることにより、実施の形態２と同様に外部磁場の、メモリセル部に対する磁気シールド効果をより高めることができる。

さらに本実施の形態の当該クラッド層ＣＬＡＤ２はＬ／Ｓとなっている。このため、たとえば実施の形態１のクラッド層ＣＬＡＤ２のように周辺回路部のほぼ全面に配置された場合に比べて、当該クラッド層ＣＬＡＤ２のライナー膜ＬＮＦや層間絶縁膜ＩＩＩ８との密着性を向上することができる。これは実施の形態１のダミーパターンＤＵＭＭＹなどと同様の理由に基づく。

なお、本実施の形態のようにＬ／Ｓであるクラッド層ＣＬＡＤ２は、たとえば実施の形態１のように周辺回路部のほぼ全面を覆うようにクラッド層ＣＬＡＤ２が形成される場合に比べて、全体としてのクラッド層ＣＬＡＤ２のボリュームが減少する。これはギャップＧＡＰの占める面積が大きくなることにより、クラッド層ＣＬＡＤ２が配置される領域の面積が小さくなるためである。しかし上述したように、特に当該クラッド層ＣＬＡＤ２の厚みを十分大きくすることにより、当該クラッド層ＣＬＡＤ２の機能を果たすために十分なボリュームを確保することができる。

本発明の実施の形態３は、以上に述べた各点についてのみ、本発明の実施の形態１と異なる。すなわち、本発明の実施の形態３について、上述しなかった構成や条件、手順や効果などは、全て本発明の実施の形態１に順ずる。つまり実施の形態３の特徴を、実施の形態１における各種の半導体装置に組み合わせてもよい。

（実施の形態４）
本実施の形態は、実施の形態３と比較して、周辺回路部を覆うクラッド層の構成において異なっている。以下、本実施の形態の構成について説明する。

図１０１を参照して、実施の形態４の半導体装置では、周辺回路部の（配線Ｍ５の上方の）クラッド層ＣＬＡＤには、半導体基板の主表面の延在する第１の方向に加えて、第１の方向に直交する第２の方向に関しても、クラッド層ＣＬＡＤが配置された領域と、クラッド層ＣＬＡＤが配置されない領域とが周期的に配置されている。

具体的には、クラッド層ＣＬＡＤは、図１０１における一の方向である左右方向および、一の方向に直交する上下方向の両方に関して、クラッド層ＣＬＡＤが配置された領域と、クラッド層ＣＬＡＤが配置されない領域とが周期的に交互に配置されている。したがってクラッド層ＣＬＡＤが配置される領域は、平面視においてメッシュ形状を有する。

そしてクラッド層ＣＬＡＤが配置されない領域はギャップＧＡＰとして、平面視においてクラッド層ＣＬＡＤに囲まれた矩形状の領域として形成される。

なお、周辺回路部のほぼ全体において、図１０１のようにクラッド層ＣＬＡＤがＬ／Ｓを形成する構成であってもよいが、周辺回路部の一部の領域のみのクラッド層ＣＬＡＤがＬ／Ｓを形成する構成であってもよい。

本実施の形態の半導体装置の製造方法は、クラッド層ＣＬＡＤ（クラッド層ＣＬＡＤ２）の平面視におけるパターンが実施の形態３と異なる点を除いて、実施の形態３と同様である。つまり本実施の形態においてもメモリセル部において図５、図６のように（ビット線ＢＬの直上およびそれ以外の領域の両方に）クラッド層ＣＬＡＤ２が配置されてもよいし、図９０および図９１のようにクラッド層ＣＬＡＤ２がビット線ＢＬの直上のみに配置された構成であってもよい。この場合図１０１中のギャップＧＡＰの幅や、メモリセル部のクラッド層ＣＬＡＤと周辺回路部のクラッド層ＣＬＡＤとの最短距離は、デザインルールの最小値寸法以上であることが好ましい。

また本実施の形態の作用効果についても、基本的に実施の形態３と同様である。
本発明の実施の形態４は、以上に述べた各点についてのみ、本発明の実施の形態３と異なる。すなわち、本発明の実施の形態４について、上述しなかった構成や条件、手順や効果などは、全て本発明の実施の形態３に順ずる。つまり実施の形態４の特徴を、実施の形態１における各種の半導体装置に組み合わせてもよい。

（実施の形態５）
本実施の形態は、実施の形態１と比較して、メモリセル部および周辺回路部を覆うクラッド層の層数において異なっている。以下、本実施の形態の構成について説明する。

図１０２を参照して、本実施の形態の半導体装置は、ビット線ＢＬや配線Ｍ５の上方に位置する第１の高透磁率膜としてのクラッド層ＣＬＡＤ（クラッド層ＣＬＡＤ２）のほかに、上記第１の高透磁率膜の上部（半導体基板ＳＵＢと反対側）に、第１の高透磁率膜と距離を隔てて第２の高透磁率膜が配置（積層）された構成となっている。

図１０２においては、図１のメモリセル部および周辺回路部の一部の領域（下層）と、図１のメモリセル部や周辺回路部に配置された配線の上部に配置された、上述の第２の高透磁率膜としてのクラッド層ＣＬＡＤ（上層）とが重畳した態様が図示されている。

図１０２をより明確に、上層と中層（上記第１の高透磁率膜の層）と下層とを分けて図示したものが図１０３である。つまり図１０３（Ａ）は上層（回路を覆うクラッド層ＣＬＡＤのうち上側）を示し、図１０３（Ｂ）は中層（回路を覆うクラッド層ＣＬＡＤのうち下側）を示す。さらに図１０３（Ｃ）は図１０３（Ａ）（Ｂ）のクラッド層に覆われる下層（メモリセル部および周辺回路部）を示す。

図１０２および図１０３（Ａ）を参照して、本実施の形態５においては、ビット線ＢＬや配線Ｍ５の上方のクラッド層ＣＬＡＤのさらに上方において、メモリセル部と周辺回路部とのほぼ全体を上方から覆うように、クラッド層ＣＬＡＤが配置されている。つまり第２の高透磁率膜としてのクラッド層ＣＬＡＤ（以下「第２のクラッド層」）が、メモリセル部から周辺回路部にまで延在している。

なお図１０３（Ｂ）に示すように、下側のクラッド層ＣＬＡＤ、つまり実施の形態１〜実施の形態４においてビット線ＢＬや配線Ｍ５上に配置されるクラッド層ＣＬＡＤと同様の、（第１の高透磁率膜としての）クラッド層ＣＬＡＤ（以下「第１のクラッド層」）は、実施の形態１のクラッド層と同様に、メモリセル部および周辺回路部のほぼ全面を覆うように配置されている。

図１０４、図１０５はそれぞれ図５、図６と同様の方向から見た、本実施の形態の半導体装置を構成するＭＲＡＭの構成を示す。図１０６は図７と同様の方向から見た、本実施の形態の半導体装置の周辺回路部の構成を示す。

図１０４、図１０５、図１０６は、ビット線ＢＬの上方のクラッド層ＣＬＡＤ２（第１のクラッド層）の上方に、層間絶縁膜ＩＩＩ８を挟んでクラッド層ＣＬＡＤ１（第２のクラッド層）が配置され、クラッド層ＣＬＡＤ１の上に層間絶縁膜ＩＩＩ９が配置されている点においてのみ、それぞれ図５、図６、図７と異なる。

なお図１０４〜図１０６においては、第２のクラッド層としてクラッド層ＣＬＡＤ１（図８参照）を用いている。しかし第２のクラッド層は、積層方向（上下方向）に関してシリコン酸化膜等からなる層間絶縁膜ＩＩＩ８、ＩＩＩ９に挟まれた構成となっている。このため第２のクラッド層を構成する高透磁率膜ＭＡＧが銅配線本体部ＣＵなどと相互拡散を起こす可能性は低い。したがって第２のクラッド層として、３層構造を有するクラッド層ＣＬＡＤ１の代わりに、２層構造を有するクラッド層ＣＬＡＤ２（図９参照）または単層の高透磁率膜ＭＡＧを用いてもよい。

上述したように第２のクラッド層であるクラッド層ＣＬＡＤ１は、ビット線ＢＬの上方においてメモリセル部および周辺回路部のほぼ全面を覆うものである。しかし実際は第１のクラッド層と同様に、第２のクラッド層についても、電極パッドＰＡＤなどの配線部が配置される領域においてはクラッド層ＣＬＡＤ２は不連続となっている。すなわち必要に応じて随所に僅かながらクラッド層ＣＬＡＤ２にて覆われない領域が存在する。

なお図１０５に示すように、第２のクラッド層の、（特に当該第２のクラッド層を構成する高透磁率膜の）厚みＷ３は、第１のクラッド層の当該厚みＷ２と同様に、図１０５中の厚みＷ１よりも厚いことが好ましい。

ここで本実施の形態に係る半導体装置の変形例について説明する。
図１０７に示すように、本実施の形態においては、第１のクラッド層として、実施の形態１のクラッド層の代わりに、実施の形態２〜実施の形態４のいずれかのクラッド層を用いてもよい。

一例として、第１のクラッド層として実施の形態２のクラッド層ＣＬＡＤを用いた半導体装置において、図１０３と同様に各層の平面視における態様を示したものが図１０７（Ａ）〜図１０７（Ｃ）である。したがって図１０７（Ａ）は図１０３（Ａ）と同様であり、図１０７（Ｂ）は図８９（Ａ）と同様であり、図１０７（Ｃ）は図１０３（Ｃ）と同様である。

さらに別の変形例として、図示しないが、第１のクラッド層がメモリセル部のみに形成され、周辺回路部には形成されない態様であってもよい。この場合も本実施の形態においては第２のクラッド層は、図１０３（Ａ）や図１０７（Ａ）と同様に、メモリセル部および周辺回路部の全面にクラッド層ＣＬＡＤが形成されている。

また上記の別の変形例のように第１のクラッド層がメモリセル部のみに形成される場合、メモリセル部において図５、図６のように（ビット線ＢＬの直上およびそれ以外の領域の両方に）クラッド層ＣＬＡＤ２が配置されてもよいし、図９０および図９１のようにクラッド層ＣＬＡＤ２がビット線ＢＬの直上のみに配置された構成であってもよい。

また図１０８は、図１０７の変形例における半導体装置について、図６と同様の方向から見た概略断面図である。図１０８を参照して、この場合の第２のクラッド層であるクラッド層ＣＬＡＤ１は、図９０に示す実施の形態２の、ビット線ＢＬの直上のクラッド層ＣＬＡＤ２と同様の態様を有している。

図１０７や図１０８の変形例の半導体装置については、図５と同じ方向から見た装置の構成や、図７の周辺回路図については、図５や図７と同様となるため、記載を省略している。

なお、本実施の形態の構成は、上記以外は実施の形態１の構成とほぼ同じであるため、図１０２〜図１１４において実施の形態１と同一の要素については同一の符号を付し、その説明を繰り返さない。

次に、本実施の形態の半導体装置の製造方法について説明する。ここでは一例として、図１０７〜図１０８に示すように、第１のクラッド層が実施の形態２に示すクラッド層ＣＬＡＤ２である半導体装置の製造方法を、図１０９〜図１１４を用いて説明する。

実施の形態１における図５３〜図５５の工程を行なった後、図１０９、図１１０（メモリセル部）および図１１１（周辺回路部）を参照して、ライナー膜ＬＮＦａ上にクラッド層を形成する。ここへ図１１１に示すビア穴ＶＩＡ３を形成することにより、クラッド層ＣＬＡＤ２（第１のクラッド層）とする。

次にクラッド層ＣＬＡＤ２上に層間絶縁膜ＩＩＩ８ａ、クラッド層をこの順に形成する。このクラッド層に、第１のクラッド層と同様のビア穴ＶＩＡ３を形成することにより、クラッド層ＣＬＡＤ１（第２のクラッド層）とする。

次に、図１１２、図１１３（メモリセル部）および図１１４（周辺回路部）を参照して、まず図１０９〜図１１１のクラッド層ＣＬＡＤ１上に層間絶縁膜ＩＩＩ９を形成する。その後、平面視において配線Ｍ５と重なる領域の一部の層間絶縁膜ＩＩＩ９、層間絶縁膜ＩＩＩ８、ライナー膜ＬＮＦａを除去して、図５８と同様にＶＩＡ４を形成し、配線Ｍ５を露出させる。

その後、ビア穴ＶＩＡ４を充填するように電極パッドＰＡＤが形成される。ここで図１１４に示すように、タングステンなどを用いてビア穴ＶＩＡ４の内部を充填した後、層間絶縁膜ＩＩＩ９の上側の層の、電極パッドＰＡＤを形成すべき領域にタングステンなどをパターニングすることにより、電極パッドＰＡＤを形成してもよい。

あるいは先に層間絶縁膜ＩＩＩ９の上にパッシベーション膜ＰＡＳＦを形成した上で（電極パッドＰＡＤを形成すべき領域の）パッシベーション膜ＰＡＳＦの一部を除去し、パッシベーション膜ＰＡＳＦを除去した領域にタングステンなどの金属膜を充填することにより、電極パッドＰＡＤを形成してもよい。

以上の手順により、図１０４、図１０６、図１０７、図１０８に示す本実施の形態の半導体装置が形成される。

次に、本実施の形態の作用効果について説明する。
本実施の形態のように、ビット線ＢＬや配線Ｍ５の上方のクラッド層を２層とすれば、実施の形態１の半導体装置の効果に加えて、以下の効果を有する。

クラッド層が２層となるため、たとえばメモリセル部の磁気抵抗素子ＴＭＲに対して、図１０４〜図１０６の上下方向に沿って（第２のクラッド層の上方から）入ってくる外部磁場は、第２のクラッド層および第１のクラッド層の２層にて遮蔽される。このため当該クラッド層が１層である場合に比べて、図１０４〜図１０６の上下方向から入ってくる磁場に対する磁気シールド効果が大きくなる。

また、メモリセル部のビット線ＢＬの上部において、図１０４〜図１０６の左右方向に沿って入ってくる外部磁場は、第１のクラッド層と第２のクラッド層との両方を通すことができる。このため、第１のクラッド層と第２のクラッド層とを合計したクラッド層のボリュームが大きくなり、外部磁場に対する磁気シールド効果を大きくすることができる。したがって当該外部磁場の影響をより確実に低減することができる。

また視点を変えれば、本実施の形態の第２のクラッド層は、磁気抵抗素子ＴＭＲからの距離が第１のクラッド層よりも遠い位置に配置される。このため上述した外部磁場を、より磁気抵抗素子ＴＭＲから離れた場所に誘導することが可能となる。したがって、第２のクラッド層が配置されれば、外部磁場の影響をより確実に低減することができる。

さらに図１０５の厚みＷ３や厚みＷ２を厚みＷ１よりも大きくした場合の効果は、基本的に実施の形態１の厚みＷ２を厚みＷ１よりも大きくすることによる効果と同様であるが、クラッド層が２層になり、クラッド層のボリュームが大きくなる分、当該クラッド層の内部により多くの磁束を通すことができる。したがって当該クラッド層の飽和磁束密度が高くなるため、クラッド層の外部への磁束の漏洩が抑制される。

ところで、以上に述べた第１のクラッド層や第２のクラッド層には、平面視における一部の領域において除去されたマーク領域が配置されていることが好ましい。

マーク領域とは、フォトリソグラフィを行なう際にマスクを所望の位置にセットするアライメント作業を行なうためのマークが形成された領域である。このマーク領域が、たとえば周辺回路部の、配線Ｍ５の直上に形成された第１のクラッド層に形成されることが好ましい。ただし第２のクラッド層など、ビット線ＢＬよりも上部（ビット線ＢＬから見て半導体基板ＳＵＢと反対側）に配置された、半導体基板ＳＵＢの主表面に沿う任意のクラッド層に形成されてもよい。

第１のクラッド層に形成されるマークは、たとえば平面視において矩形状や十字型など任意の形状を有する、第１のクラッド層が部分的に除去された領域であることが好ましい。

たとえば図１１５を参照して、周辺回路部の層間絶縁膜ＩＩＩ７の一部の領域に形成された、銅配線本体部ＣＵと同様の銅材料などからなるマークＭＡＲＫが形成されるとする。マークＭＡＲＫはビット線ＢＬの銅配線本体部ＣＵと同一の層として形成される、銅の薄膜からなるパターンである。

このマークＭＡＲＫを含む層間絶縁膜ＩＩＩ７上に、たとえば図１０６に示すライナー膜ＬＮＦおよびクラッド層ＣＬＡＤ２（ＣＬＡＤ２ａ）が形成される。

このとき、クラッド層ＣＬＡＤ２ａをパターニングする処理の際には、写真製版技術における露光位置合わせのために上記マークＭＡＲＫを用いる。ところが不透明なクラッド層ＣＬＡＤ２ａがマークＭＡＲＫ上に形成されていることから、マークＭＡＲＫの視認性が問題になる。

このため図１１６に示すように、マークＭＡＲＫが形成された領域に対向した領域のクラッド層２ａをエッチング除去するためのレジストパターンＰＨＲをパターニングする。そして図１１７に示すように上記マークが形成された領域（マーク領域ＭＡＲ）のクラッド層ＣＬＡＤ２ａを除去し、クラッド層ＣＬＡＤ２とする。

このようにすれば、不透明なクラッド層の存在によりマークＭＡＲＫが見えなくなる可能性を低減することができる。したがって、写真製版技術における露光位置合わせの作業性が向上する。

あるいはマークＭＡＲＫの視認性を確保するために、上記方法の代わりに以下の方法を用いてもよい。

たとえば図１１８（Ａ）に示すように、通常は上記マークＭＡＲＫの（図１１８（Ａ）の左右方向における）幅は１μｍ程度である。この状態では上記の図１１５と同様に、クラッド層ＣＬＡＤ２ａの存在によりマークＭＡＲＫの視認が困難となる。

しかし図１１８（Ｂ）に示すように、マークＭＡＲＫの幅を４μｍ程度と太くし、マークＭＡＲＫの上面から一定の深さ分を、たとえばＣＭＰ処理により研磨する。ＣＭＰ処理が容易にできるようにするために、マークＭＡＲＫの幅を太くする。

このようにすれば図１１８（Ｂ）に示すようにマークＭＡＲＫの上面が、半導体基板ＳＵＢの主表面に沿った方向に対して（凹方向に）湾曲した形状となる。この上にライナー膜ＬＮＦおよびクラッド層ＣＬＡＤ２（ＣＬＡＤ２ａ）を形成すれば、マークＭＡＲＫ上に形成されるライナー膜ＬＮＦおよびクラッド層ＣＬＡＤ２（ＣＬＡＤ２ａ）も、下側のマークＭＡＲＫの形状と同様に、半導体基板ＳＵＢの主表面に沿った方向に対して（凹方向に）湾曲した形状となる。

このようにマーク領域ＭＡＲのライナー膜ＬＮＦおよびクラッド層ＣＬＡＤ２（ＣＬＡＤ２ａ）がたとえば凹形状などの湾曲形状を有するパターンＰＡＴＮとなるため、マーク領域ＭＡＲのパターンＰＡＴＮを容易に視認することができるようになる。

本発明の実施の形態５は、以上に述べた各点についてのみ、本発明の実施の形態１と異なる。すなわち、本発明の実施の形態５について、上述しなかった構成や条件、手順や効果などは、全て本発明の実施の形態１に順ずる。

つまり上記において、実施の形態５は、実施の形態１の図４〜図７に示す、コンタクト部ＣＮＴ２を備えるＭＲＡＭを用いて説明している。しかし実施の形態５の特徴を、実施の形態１における他の半導体装置（図１１〜図１３、図１４〜図１６に示すＭＲＡＭを有する半導体装置）に組み合わせてもよい。さらに実施の形態５に対して、実施の形態１で示したダミーパターンＤＵＭＭＹなどを併用してもよい。

（実施の形態６）
本実施の形態は、実施の形態５と比較して、第２のクラッド層の構成において異なっている。以下、本実施の形態の構成について説明する。

実施の形態６の半導体装置では、実施の形態５における第２の高透磁率膜は、半導体基板の主表面の延在する第１の方向に関して、第２の高透磁率膜が配置された領域と、第２の高透磁率膜が配置されない領域とが周期的に配置されている。

つまり図１１９を参照して、実施の形態６の半導体装置では第２のクラッド層（クラッド層ＣＬＡＤ）が、たとえば実施の形態３におけるビット線ＢＬや配線Ｍ５の上方のクラッド層ＣＬＡＤ（図９３参照）と同様に、平面視において短冊形状のＬ／Ｓとして形成されている。

ただし実施の形態３のクラッド層ＣＬＡＤ（クラッド層ＣＬＡＤ２）は、短冊形状のＬ／Ｓ形状が周辺回路部にのみ配置され、メモリセル部には配置されない構成であるのに対し、本実施の形態の第２のクラッド層は、メモリセル部においても周辺回路部と同様に形成されていてもよい。これは第２のクラッド層は第１のクラッド層よりも、磁気抵抗素子ＴＭＲからの距離が遠い位置に配置されるため、メモリセル部における第２のクラッド層の有無の影響が比較的小さくなるためである。しかし実施の形態３のクラッド層ＣＬＡＤと同様に、本実施の形態においても、Ｌ／Ｓ形状の第２のクラッド層を周辺回路部のみに配置した構成としてもよい。

図１１９をより明確に、上層と中層（上記第１の高透磁率膜の層）と下層とを分けて図示したものが図１２０である。図１２０（Ａ）には上述したようにＬ／Ｓ形状を有する第２のクラッド層が図示されている。また図１２０（Ｂ）には一例として、第１のクラッド層として、実施の形態２のクラッド層を用いている。

図１２０（Ｂ）において、メモリセル部において図５、図６のように（ビット線ＢＬの直上およびそれ以外の領域の両方に）第１のクラッド層が配置されてもよいし、図９０および図９１のように第１のクラッド層がビット線ＢＬの直上のみに配置された構成であってもよい。

図１２１、図１２２はそれぞれ図５、図６と同様の方向から見た、図１２０に示す本実施の形態の半導体装置を構成するＭＲＡＭの構成を示す。図１２３は図７と同様の方向から見た、図１２０に示す本実施の形態の半導体装置の周辺回路部の構成を示す。なお図１２１〜図１２３においては、第２のクラッド層が配置されないギャップＧＡＰが形成されていることを模式的に説明するために、任意の位置にギャップＧＡＰが図示されている。

本実施の形態に係る半導体装置の変形例として、たとえば図１２４（Ａ）に示すように、第２のクラッド層ＣＬＡＤが図１２０（Ａ）と同様のＬ／Ｓ形状を、周辺回路部とメモリセル部との両方に備え、かつメモリセル部の全体を覆うように第２のクラッド層ＣＬＡＤが配置されていてもよい。このときの第１のクラッド層は図１２４（Ｂ）に示すように図１２０（Ｂ）と同様（図８９の実施の形態２のクラッド層と同様）であってもよいが、メモリセル部のみに第１のクラッド層が配置されていてもよい。図１２４（Ｂ）に示すメモリセル部における第１のクラッド層の配置のされ方は、上記図５、図６のような構成と、図９０、図９１のような構成との両方が考えられる。

さらに図１２５（Ａ）〜図１２５（Ｃ）に示すように、図１２０（Ａ）に示す第２のクラッド層と、図１０３（Ｂ）に示す（実施の形態１と同様、全体に配置された）第１のクラッド層との組み合わせも考えられる。

なお、本実施の形態の構成は、上記以外は実施の形態５の構成とほぼ同じであるため、図１１９〜図１２８において実施の形態５と同一の要素については同一の符号を付し、その説明を繰り返さない。

次に、本実施の形態の半導体装置の製造方法について説明する。ここでは一例として、図１２０〜図１２３に示すように、第１のクラッド層が実施の形態２に示すクラッド層ＣＬＡＤ２である半導体装置の製造方法を説明する。

図１２０〜図１２３の半導体装置の製造方法は、図１２６、図１２７（メモリセル部）および図１２８（周辺回路部）を参照して、図１０９〜図１１１に示す半導体装置の製造工程において形成される第２のクラッド層（クラッド層ＣＬＡＤ１）に対してビア穴ＶＩＡ３のほかにギャップＧＡＰを形成する。この点においてのみ、当該製造方法は、実施の形態５の半導体装置の製造方法と異なる。

次に、本実施の形態の作用効果について説明する。本実施の形態の半導体装置は、実施の形態５の半導体装置の効果に加えて、以下の効果を有する。

本実施の形態のように、第２のクラッド層ＣＬＡＤ（クラッド層ＣＬＡＤ１）を短冊形状（Ｌ／Ｓ）とすることにより、実施の形態３におけるクラッド層ＣＬＡＤ２を短冊形状とする場合と同様に、外部磁場の、メモリセル部に対する磁気シールド効果をより高めることができる。また第２のクラッド層の、層間絶縁膜ＩＩＩ８や層間絶縁膜ＩＩＩ９との密着性をさらに向上することができる。

本発明の実施の形態６は、以上に述べた各点についてのみ、本発明の実施の形態５と異なる。すなわち、本発明の実施の形態６について、上述しなかった構成や条件、手順や効果などは、全て本発明の実施の形態５に順ずる。つまり上述した各構成の半導体装置や各特徴を、本実施の形態に組み合わせてもよい。

（実施の形態７）
本実施の形態は、実施の形態６と比較して、第２のクラッド層の構成において異なっている。以下、本実施の形態の構成について説明する。

実施の形態７の半導体装置では、実施の形態６における第２の高透磁率膜は、半導体基板の主表面の延在する第１の方向に加えて、第１の方向に直交する第２の方向に関しても、クラッド層ＣＬＡＤが配置された領域と、クラッド層ＣＬＡＤが配置されない領域とが周期的に配置されている。

つまり図１２９を参照して、実施の形態７の半導体装置では第２のクラッド層（クラッド層ＣＬＡＤ）が、たとえば実施の形態４におけるビット線ＢＬや配線Ｍ５の上方のクラッド層ＣＬＡＤ（図１０１参照）と同様に、平面視においてメッシュ形状を有する。

ただし実施の形態４のクラッド層ＣＬＡＤ（クラッド層ＣＬＡＤ２）は、周辺回路部にのみ配置され、メモリセル部には配置されない構成であるのに対し、本実施の形態の第２のクラッド層は、メモリセル部においても周辺回路部と同様に形成されていてもよい。しかし実施の形態４のクラッド層ＣＬＡＤと同様に、本実施の形態のメッシュ形状の第２のクラッド層を周辺回路部のみに配置した構成としてもよい。

図１２９をより明確に、上層と中層（上記第１の高透磁率膜の層）と下層とを分けて図示したものが図１３０である。図１３０（Ｂ）には一例として、第１のクラッド層として、実施の形態２のクラッド層を用いている。図１３０（Ｂ）のように第１のクラッド層ＣＬＡＤがメモリセル部と周辺回路部との両方に配置されていてもよいが、たとえばメモリセル部上にのみ第１のクラッド層が配置されていてもよい。

図１３０（Ｂ）において、メモリセル部において図５、図６のように（ビット線ＢＬの直上およびそれ以外の領域の両方に）第１のクラッド層が配置されてもよいし、図９０および図９１のように第１のクラッド層がビット線ＢＬの直上のみに配置された構成であってもよい。

さらにたとえば図１２４（Ａ）と同様に、本実施の形態においても、メモリセル部には全体に第２のクラッド層ＣＬＡＤが配置され、周辺回路部に図１３０（Ａ）に示すメッシュ形状の第２のクラッド層が配置された構成であってもよい。

本実施の形態の半導体装置の製造方法は、第２のクラッド層の平面視におけるパターンが実施の形態６と異なる点を除いて、実施の形態６と同様である。

また本実施の形態の作用効果についても、基本的に実施の形態７と同様である。
本発明の実施の形態７は、以上に述べた各点についてのみ、本発明の実施の形態６と異なる。すなわち、本発明の実施の形態７について、上述しなかった構成や条件、手順や効果などは、全て本発明の実施の形態６に順ずる。つまり上述した各構成の半導体装置や各特徴を、本実施の形態に組み合わせてもよい。

（実施の形態８）
本実施の形態は、実施の形態１、実施の形態５と比較して、メモリセル部および周辺回路部を覆うクラッド層の層数において異なっている。以下、本実施の形態の構成について説明する。

実施の形態８の半導体装置は、第２の高透磁率膜の上部に、第２の高透磁率膜と距離を隔てて、第１の高透磁率膜や第２の高透磁率膜とは別の高透磁率膜（ここでは第３の高透磁率膜）がさらに配置（積層）された構成となっている。

本実施の形態の半導体装置を、たとえば図３や図１０３などと同様に、各高透磁率膜の層ごとに分けて図示したものが図１３１である。つまり図１３１（Ａ）は回路を覆うクラッド層ＣＬＡＤのうちもっとも上側（半導体基板ＳＵＢと反対側）に配置された第３の高透磁率膜（以下「第３のクラッド層」）を示し、図１３１（Ｂ）は実施の形態５〜実施の形態７と同様の第２の高透磁率膜としてのクラッド層ＣＬＡＤを示す。図１３１（Ｃ）は実施の形態５〜実施の形態７と同様の第１の高透磁率膜としてのクラッド層ＣＬＡＤを示し、図１３１（Ｄ）は図１３１（Ａ）（Ｂ）（Ｃ）のクラッド層に覆われる下層（メモリセル部および周辺回路部）を示す。

ここで図１３１（Ａ）〜図１３１（Ｃ）においては第１のクラッド層、第２のクラッド層、第３のクラッド層がそれぞれメモリセル部と周辺回路部との両方に（全面に）配置されている。しかしたとえば第１のクラッド層がメモリセル部にのみ配置されていてもよい。その場合のメモリセル部における第１のクラッド層の配置のされ方は、図５や図６に示すように全面の配置であってもよいし、図９０や図９１に示すようにビット線ＢＬの直上のみの配置であってもよい。

また、第２のクラッド層や第３のクラッド層の配置のされ方についても、図１３１に示す態様に限られず、上述した各実施の形態に示すクラッド層の配置のされ方のうちから任意に選択することができる。

図１３２、図１３３はそれぞれ図５、図６と同様の方向から見た、図１３１に示す本実施の形態の半導体装置を構成するＭＲＡＭの構成を示す。図１３５は図７と同様の方向から見た、図１３１に示す本実施の形態の半導体装置の周辺回路部の構成を示す。

図１３１〜図１３４に図示した半導体装置については、第１のクラッド層が実施の形態１のクラッド層ＣＬＡＤ２と同様であり、第２のクラッド層および第３のクラッド層が実施の形態５のクラッド層ＣＬＡＤ１と同様である。つまりこれらのクラッド層はいずれもメモリセル部および周辺回路部のほぼ全面を覆うように形成されたものである。しかしこれらの各クラッド層において、上述した各実施の形態のクラッド層を適宜組み合わせてもよい。

また図１３１〜図１３４においてはクラッド層が３層積層された構成の半導体装置が開示されているが、クラッド層が４層以上積層された構成としてもよい。

第３のクラッド層は、層間絶縁膜ＩＩＩ９と層間絶縁膜ＩＩＩ１０とに挟まれている。これは、層間絶縁膜ＩＩＩ８と層間絶縁膜ＩＩＩ９とに挟まれた第２のクラッド層と同様の構成となっている。したがって第３のクラッド層は第２のクラッド層と同様に、３層構造を有するクラッド層ＣＬＡＤ１を用いている。しかし第３のクラッド層に２層構造のクラッド層ＣＬＡＤ２や、単層の高透磁率膜ＭＡＧを用いてもよい。

また図１３３を参照して、第３のクラッド層についても、第１のクラッド層の厚みＷ２や第２のクラッド層の厚みＷ３と同様に、その厚みＷ４が、厚みＷ１よりも厚いことが好ましい。

本実施の形態の半導体装置の作用効果は、基本的に実施の形態５の半導体装置と同様の作用効果がより顕著になったものである。つまりビット線ＢＬや配線Ｍ５上のクラッド層が２層から３層になることにより、当該クラッド層のトータルのボリュームがより大きくなる。したがって、外部磁場の影響をより確実に低減することができる。

また、特に第３のクラッド層は、第１のクラッド層や第２のクラッド層よりもさらに、磁気抵抗素子ＴＭＲから離れた位置に配置される。このため、第３のクラッド層が配置されることにより、外部磁場を磁気抵抗素子ＴＭＲから離れた場所に誘導する効果をより一層高めることができる。

本発明の実施の形態８は、以上に述べた各点についてのみ、本発明の実施の形態１や実施の形態５と異なる。すなわち、本発明の実施の形態８について、上述しなかった構成や条件、手順や効果などは、全て本発明の実施の形態１や実施の形態５に順ずる。つまり上述した各構成の半導体装置や各特徴を、本実施の形態に組み合わせてもよい。

（実施の形態９）
実施の形態１〜実施の形態８に示す各半導体装置においては、いずれも磁気シールド効果をもたらす高透磁率膜（クラッド層）は半導体装置を構成する積層構造の一つの薄膜として、スパッタリングなどの手法により構成されたものである。このような半導体装置自身のプロセスにおいて形成される高透磁率膜（クラッド層）とは別に、完成した半導体装置（ＭＲＡＭなどの素子を複数備える半導体チップ）の外側から、予め準備された、高透磁率膜と同様の材料からなる構造体を重ね合わせた構造としてもよい。

このように、半導体チップの外側から、高透磁率膜と同様の材料からなる構造体を重ね合わせた構造を、ここでは半導体装置アセンブリと呼ぶ。

図１３５および図１３６を参照して、本実施の形態の半導体装置アセンブリは、実施の形態１〜実施の形態８に示すいずれかの半導体装置が形成された半導体基板ＳＵＢ（半導体チップＳＣＣ）に対して、その上部（上側の主表面上）と下部（下側の主表面上）とに、上述した高透磁率膜ＭＡＧと同一の材料からなる平板状の高透磁率材料ＭＡＧが貼り付けられている。

高透磁率材料ＭＡＧの、図１３６の上下方向における厚みは、上述したクラッド層ＣＬＡＤ（第１のクラッド層、第２のクラッド層など）よりも厚い、１０μｍ以上５００μｍ以下であることが好ましく、５０μｍ以上２００μｍ以下であることがより好ましい。このような高透磁率材料ＭＡＧからなる基板が、所望の大きさに切断されたものを、半導体チップＳＣＣに接着する高透磁率材料ＭＡＧとして用いることが好ましい。

高透磁率材料ＭＡＧは、半導体装置（半導体チップＳＣＣ）が完成した後の組立工程において、たとえばペーストにより貼り付けるなどの方法により、半導体チップＳＣＣの上側および下側の主表面上に貼り付けられて、半導体チップＳＣＣと一体になる。

高透磁率材料ＭＡＧが配置された半導体チップＳＣＣは、ダイパッドＤＩＥの上に載置されることにより使用される。

ダイパッドＤＩＥは、半導体チップＳＣＣを所望の位置に固定するために用いる部材である。ダイパッドＤＩＥには半導体チップＳＣＣの発生する熱を高効率に放熱する役割を有する。このためダイパッドＤＩＥはたとえば銅（Ｃｕ）などの、熱伝導率の高い材質から形成されることが好ましい。

またダイパッドＤＩＥ上に、高透磁率材料ＭＡＧが配置された半導体チップＳＣＣを載置するためには、たとえばエポキシ樹脂や、銀（Ａｇ）などの導電性の材料からなる接着剤を用いることが好ましい。

図１３５および図１３６においては、半導体チップＳＣＣの上側の高透磁率材料ＭＡＧは、平面視における面積が半導体チップＳＣＣの平面視における面積とほぼ同じ大きさとなっている。つまり高透磁率材料ＭＡＧは、半導体チップＳＣＣのメモリセル部と周辺回路部とのほぼ全面を覆うように配置されている。

これに対して、半導体チップＳＣＣの下側の高透磁率材料ＭＡＧは、平面視における面積が半導体チップＳＣＣよりもやや大きくなっている。これはダイパッドＤＩＥの平面視における面積が半導体チップよりも大きいためである。したがって半導体チップＳＣＣの下側の高透磁率材料ＭＡＧについても、半導体チップＳＣＣの平面視における面積と同じ大きさとしてもよい。

ここで以上のような半導体装置アセンブリの作用効果について説明する。上記の半導体装置アセンブリは、実施の形態１〜実施の形態８の半導体装置の効果に加えて、以下の効果を有する。

当該半導体装置アセンブリの高透磁率材料ＭＡＧは、上述した高透磁率膜（クラッド層）と同様の磁気シールド効果を有する。したがって、半導体装置（半導体チップＳＣＣ）に対して外付けの高透磁率材料ＭＡＧを接着した構成とすることにより、クラッド層単独で存在する場合に比べてさらに磁気シールド効果を高めることができる。

高透磁率材料ＭＡＧは一般に、高透磁率膜ＭＡＧよりも厚みが大きい。このため高透磁率材料ＭＡＧは一般に、高透磁率膜ＭＡＧよりもボリュームが大きい。厚みの大きい高透磁率材料ＭＡＧを備えることにより、当該半導体装置アセンブリにおいて、磁気抵抗素子ＴＭＲから上方へより離れた領域に外部磁場を誘導する効果をより高めることができる。つまり、高透磁率材料ＭＡＧによる磁気シールド効果をさらに高めることができる。

また高透磁率材料ＭＡＧは、高透磁率膜ＭＡＧのようにスパッタリングにより形成されるものではない。このため高透磁率材料ＭＡＧは高透磁率膜ＭＡＧの薄膜よりも機械的な強度が高くなる。したがって高透磁率材料ＭＡＧが供給されることにより、磁気シールド効果をより安定させることができる。

またダイパッドＤＩＥを構成する材質によっては、ダイパッドＤＩＥが磁気シールド効果を有する場合もある。この場合、当該半導体装置アセンブリの磁気シールド効果をより一層高めることができる。

次に、上記の半導体装置アセンブリが封止される態様について説明する。
上記半導体装置アセンブリは、パッケージなどの内部に封止した状態で用いられることが好ましい。

このようにすれば、形成した半導体装置（半導体チップ）に組まれた微細な回路が、パーティクルや水分などの異物の影響を受けて正常な動作が妨げられるなどの不具合を抑制することができる。また、当該回路が光の影響を受けて正常な動作が妨げられるなどの不具合を抑制することができる。

パッケージの形態としては、たとえば図１３７に示すＳＯＰ（Small Outline Package）と、図１３８に示すＢＧＡ（Ball Grid Array package）とが考えられる。なお図１３７および図１３８は、半導体装置アセンブリを図１３５の左側の矢印の方向から見た態様を示すものである。

図１３７に示す、たとえばエポキシ樹脂からなるパッケージＳＯＰには、リードフレームＦＲＡＭＥが備えられている。リードフレームＦＲＡＭＥは、半導体チップＳＣＣを外部の基板の配線などと結線するために用いられる配線である。リードフレームＦＲＡＭＥはたとえば鉄−ニッケル（Ｆｅ−Ｎｉ）合金、銅などの金属板からなる。

リードフレームＦＲＡＭＥと半導体チップＳＣＣとは、たとえばアルミニウム（Ａｌ）や金（Ａｕ）からなるボンディングワイヤＷＩＲＥにより結線される。そしてパッケージＳＯＰの内部に配置された各部材は、封止樹脂ＲＥＳＩＮにより封止される。

一方、図１３８に示す、たとえばエポキシ樹脂からなるパッケージＢＧＡは、その下方（ダイパッドＤＩＥ側）に配置されたパッケージ基板ＰＳＵＢと、端子部ＥＥと、接続部ＣＯＮと、はんだボールＢＡＬＬとを備える。

端子部ＥＥは、パッケージ基板ＰＳＵＢの上側の主表面上に配置される。はんだボールＢＡＬＬはパッケージ基板ＰＳＵＢの下側に配置され、パッケージＳＯＰのリードフレームＦＲＡＭＥと同様に外部の基板などと結線するために用いられる。

接続部ＣＯＮは、パッケージ基板ＰＳＵＢの上側の主表面上に、平面視において複数並列するように配置される。この接続部ＣＯＮは、端子部ＥＥとはんだボールＢＡＬＬとを電気的に接続する。そして半導体チップＳＣＣと端子部ＥＥとが、ボンディングワイヤＷＩＲＥにより電気的に接続される。

半導体装置アセンブリを搭載したダイパッドＤＩＥは、パッケージ基板ＰＳＵＢの上側の主表面上に固定される。この固定についても、たとえばエポキシ樹脂や、銀（Ａｇ）などの導電性の材料からなる接着剤を用いることが好ましい。
パッケージＢＧＡの内部に配置された各部材は、封止樹脂ＲＥＳＩＮにより封止される。

高透磁率材料ＭＡＧは、以上に述べた半導体装置アセンブリのような態様で配置されてもよいが、次に述べるような態様で配置されていてもよい。以下に、本実施の形態の各変形例について説明する。

図１３９〜図１４０を参照して、本実施の形態の一の変形例における半導体装置アセンブリは、半導体チップＳＣＣの上部に配置される第１の高透磁率材料（高透磁率材料ＭＡＧ）の、半導体基板の主表面に沿った方向に関する（平面視における）面積は、半導体チップＳＣＣの下部に配置される第２の高透磁率材料（高透磁率材料ＭＡＧ）の、半導体基板の主表面に沿った方向に関する面積よりも小さくなっている。

具体的には、たとえば第１の高透磁率材料ＭＡＧは、メモリセル部（セル領域ＣＥＬＬ）のほぼ全面のみを上方から覆うように配置される。図１３９〜図１４０に示すように、周辺回路部についても、特にメモリセル部に近い領域については、第１の高透磁率材料ＭＡＧによって覆われていてもよい。

メモリセル部のセル領域ＣＥＬＬは、図１３９においては平面視において矩形状となっているが、たとえば円形や楕円形状など、任意の形状を有するものとしてもよい。これに伴い、たとえば第１の高透磁率材料ＭＡＧについても平面視において任意の形状を有するものとしてもよい。

なお、図１３９〜図１４０の半導体装置アセンブリが、図１３７や図１３８のそれぞれのパッケージにより封止された態様は、図１４１〜図１４２に示すとおりである。図１４１〜図１４２についても、図１３９中の矢印の方向から見た態様が図示されている。

なお、本変形例の構成は、上記以外は図１３５〜図１３８の半導体装置アセンブリの構成とほぼ同じであるため、図１３９〜図１４２において図１３５〜図１３８と同一の要素については同一の符号を付し、その説明を繰り返さない。

ここで図１３９〜図１４２の半導体装置アセンブリの作用効果について説明する。図１３９〜図１４２の半導体装置アセンブリは、図１３５〜図１３８の半導体装置アセンブリの効果に加えて、以下の効果を有する。

第１の高透磁率材料ＭＡＧが、メモリセル部（セル領域ＣＥＬＬ）の上部にのみ配置されるため、実施の形態２や実施の形態３のクラッド層ＣＬＡＤと同様に、メモリセル部と周辺回路部との間で高透磁率材料ＭＡＧが分離されることになる。したがって、周辺回路部の配線に流れる電流がつくる磁場の、メモリセル部に対する磁気シールド効果を、より高めることができる。

さらに、メモリセル部やセル領域ＣＥＬＬの平面視における形状を、たとえば長方形状からより正方形に近い矩形や、円形状に変えれば、それに伴い第１の高透磁率材料ＭＡＧも正方形に近い矩形や、円形状など、長方形よりもアスペクト比の小さい形状となる。このようにすれば、第１の高透磁率材料ＭＡＧには平面視において不必要に寸法の長い領域が存在しなくなる。このため、第１の高透磁率材料ＭＡＧが、寸法の長い領域に沿って、周辺回路部などから余分な磁束を取り込む可能性を低減することができる。

つまり、第１の高透磁率材料ＭＡＧの平面視における形状を変更することにより、当該第１の高透磁率材料ＭＡＧの磁気シールド効果を一層高めることができる。

さらに、半導体装置アセンブリとして、以下のような変形例が考えられる。
図１４３〜図１４４を参照して、本実施の形態の他の変形例における半導体装置アセンブリは、半導体装置のメモリセル部が、半導体基板の主表面に沿った方向に関して（平面視において）、距離を隔てて複数並列している。

上述した各実施の形態や、実施の形態９の各変形例においては、複数のセル領域ＣＥＬＬが平面視において連続して１つのメモリセル部を形成している。これに対して本変形例においては、複数のセル領域ＣＥＬＬが平面視において分離しており、これに伴いメモリセル部も分離された状態となっている。

そして図１３９〜図１４２の例と同様に、図１４３〜図１４４の例においても、メモリセル部の上部のみを覆うように第１の高透磁率材料ＭＡＧが配置されている。したがって第１の高透磁率材料ＭＡＧも、セル領域ＣＥＬＬと同様に、平面視において複数が並列するように分離している。

なお、図１４３〜図１４４の半導体装置アセンブリが、図１３７や図１３８のそれぞれのパッケージにより封止された態様は、図１４５〜図１４６に示すとおりである。また、複数に分割されたメモリセル部の配置の態様としては、図１４３〜図１４４に示すものの他に、たとえば図１４７〜図１４８に示すものが考えられる。

なお、本変形例の構成は、上記以外は図１３５〜図１３８の半導体装置アセンブリの構成とほぼ同じであるため、図１４３〜図１４８において図１３５〜図１３８と同一の要素については同一の符号を付し、その説明を繰り返さない。

ここで図１４３〜図１４８の半導体装置アセンブリの作用効果について説明する。図１４３〜図１４８の半導体装置アセンブリは、図１３９〜図１４２に示す、本実施の形態の一の変形例である半導体装置アセンブリの効果に加えて、以下の効果を有する。

本変形例のように、複数のセル領域ＣＥＬＬが平面視において互いに離れた領域に配置されるように分割すれば、複数のセル領域ＣＥＬＬのうち一のセル領域ＣＥＬＬに形成されたＭＲＡＭなどの磁気抵抗素子ＴＭＲへの、他のセル領域ＣＥＬＬに作用すべき磁場の影響が抑制される。

つまり、たとえば実施の形態２において、ビット線ＢＬの直上のみにクラッド層ＣＬＡＤ２を形成することによる磁気シールド効果と同様に、メモリセル部同士の間での、外部磁場に対する、第１の高透磁率材料ＭＡＧの磁気シールド効果をより高めることができる。

別の視点から言えば、平面視において複数のセル領域ＣＥＬＬ（メモリセル領域）に挟まれた領域は、ＭＲＡＭなどの素子が配置されない領域である。すなわちこの領域は、たとえば漏洩した外部磁場が流入しても、磁気抵抗素子ＴＭＲの動作上特に問題のない領域である。

つまり、平面視においてなるべく狭い範囲ごとに、このような外部磁場の流入が許容できる領域を意図的に形成することにより、メモリセル部への外部磁場の流入をさらに確実に抑制することができる。

なお、以上に述べた図１３５〜図１４８に示す半導体装置アセンブリにおいては、たとえば図１３６の断面図に示すような下側の高透磁率膜ＭＡＧの配置が省略されてもよい。

さらに、半導体装置アセンブリとして、以下のような変形例が考えられる。
図１４９〜図１５０を参照して、本実施の形態の他の変形例における半導体装置アセンブリは、第１の高透磁率材料ＭＡＧと第２の高透磁率材料ＭＡＧとは、半導体装置の外周部に配置される第３の高透磁率材料ＭＡＧにより接続されている。

ここで半導体装置の外周部とは、半導体基板の平面視における外周部（外縁部）を意味する。つまり図１４９や図１５０に示すように、半導体チップＳＣＣの上側の主表面上を覆う第１の高透磁率材料ＭＡＧおよび、半導体チップＳＣＣの下側の主表面上を覆う第２の高透磁率材料ＭＡＧに加えて、半導体チップＳＣＣの厚み方向（図１５０の上下方向）に延在し、第１の高透磁率材料ＭＡＧと第２の高透磁率材料ＭＡＧとを接続するように配置される第３の高透磁率材料ＭＡＧが配置されている。

第３の高透磁率材料ＭＡＧは、第１の高透磁率材料ＭＡＧと第２の高透磁率材料ＭＡＧとの両方に交差するように配置されている。第１、第２、第３の高透磁率材料ＭＡＧは、半導体チップＳＣＣの、特に図１４９の左側の領域を覆うように配置されている。

そして第１の高透磁率材料ＭＡＧは、実質的にメモリセル部の上部のみを覆うように配置されている。

なお、図１４９〜図１５０の半導体装置アセンブリが、図１３７や図１３８のそれぞれのパッケージにより封止された態様は、図１５１〜図１５２に示すとおりである。

なお、本変形例の構成は、上記以外は図１３５〜図１３８の半導体装置アセンブリの構成とほぼ同じであるため、図１４９〜図１５２において図１３５〜図１３８と同一の要素については同一の符号を付し、その説明を繰り返さない。

ここで図１４９〜図１５２の半導体装置アセンブリの作用効果について説明する。
図１４９〜図１５２に示す半導体装置アセンブリは、半導体チップＳＣＣの主表面に沿った方向および、半導体チップＳＣＣの厚み方向の２方向から、メモリセル部を囲むように高透磁率材料ＭＡＧが配置される。このため、たとえば半導体チップＳＣＣの主表面上にのみ高透磁率材料ＭＡＧが配置される場合に比べて、外部磁場に対する磁気シールド効果をより高めることができる。

以上、実施の形態９の各種変形例について説明したが、ここに示した複数の変形例を適宜組み合わせた態様としてもよい。実施の形態９の各種変形例を適宜組み合わせたものを、実施の形態１〜実施の形態８の各種半導体装置に適宜組み合わせて用いることができる。

今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。

本発明は、ＭＲＡＭなどの記憶用の素子を有する半導体装置および、当該半導体装置を用いたアセンブリに、特に有利に適用され得る。

ＢＡＬＬ はんだボール、ＢＧＡ，ＳＯＰ パッケージ、ＢＬ ビット線、ＢＬＧ ビット線用溝部、ＢＯＴＭ 底部、ＢＲＬ，ＢＲＬａ バリア層、ＣＥＬＬ セル領域、ＣＨＡ チャネル領域、ＣＬ１ 導電層、ＣＬ１ａ，ＬＥＬａ，ＭＦＬａ，ＭＰＬａ，ＵＥＬａ 導電膜、ＣＬＡＤ，ＣＬＡＤ１，ＣＬＡＤ１ａ，ＣＬＡＤ２，ＣＬＡＤ２ａ クラッド層、ＣＮＴ１，ＣＮＴ２ コンタクト部、ＣＯＩＬ 直流コイル、ＣＯＮ 接続部、ＣＵ 銅配線本体部、ＤＩＥ ダイパッド、ＤＬ ディジット線、ＤＬＧ ディジット線用溝部、ＤＵＭＭＹ ダミーパターン、ＥＥ 端子部、ＦＩＩ，ＦＩＩ１，ＦＩＩ２ 平坦絶縁膜、ＦＲＡＭＥ リードフレーム、ＧＡＰ ギャップ、ＧＥ ゲート電極、ＧＩ ゲート絶縁膜、ＩＣＬ 接続配線、ＩＩ１，ＩＩ２，ＩＩ３，ＩＩＩａ，ＩＩＩｂ，ＭＴＬａ 絶縁膜、ＩＩＩ 保護層、ＩＩＩ１，ＩＩＩ２，ＩＩＩ６，ＩＩＩ８，ＩＩＩ９ 層間絶縁膜、ＩＰＲ 不純物領域、ＬＥＬ 下部電極、ＬＮＦ，ＬＮＦａ ライナー膜、Ｍ 金属配線部、Ｍ１ コンタクト、Ｍ２，Ｍ３，Ｍ４ プラグ、Ｍ５ 配線、ＭＡＧ，ＭＡＧａ 高透磁率膜、ＭＡＲ マーク領域、ＭＡＲＫ マーク、ＭＦ 金属シリサイド膜、ＭＦＬ 磁化自由層、ＭＰＬ 磁化固定層、ＭＰＬｐ シード層、ＭＰＬｑ 反強磁性層、ＭＰＬｒ 強磁性層、ＭＰＬｓ 非磁性層、ＭＰＬｔ 強磁性層、ＭＴＬ トンネル絶縁膜、ＰＡＤ 電極パッド、ＰＡＳＦ パッシベーション膜、ＰＡＴＮ パターン、ＰＨＲ レジストパターン、ＰＬＧ プラグ穴、ＰＳＵＢ パッケージ基板、ＲＥＳＩＮ 封止樹脂、ＳＣＣ 半導体チップ、ＳＣＬ ソース配線、ＳＰＩ 分離絶縁膜、ＳＰＴＲ スパッタリング装置、ＳＴＧ ステージ、ＳＵＢ 半導体基板、ＳＷ サイドウォール、ＴＡＲ ターゲット、ＴＭＲ 磁気抵抗素子、ＴＲ ＭＯＳトランジスタ、ＶＩＡ１，ＶＩＡ２，ＶＩＡ３，ＶＩＡ４，ＶＩＡ５ ビア穴、ＷＥＬ ウェル領域、ＷＩＲＥ ボンディングワイヤ。

Claims (14)

1. 半導体基板と、
   前記半導体基板の主表面上に形成されたスイッチング素子と、
   前記スイッチング素子を覆うように形成された層間絶縁膜と、
   前記層間絶縁膜上に形成された平板状の引出配線と、
   前記引出配線と前記スイッチング素子とを接続する接続配線と、
   磁化の向きが可変とされた磁化自由層を含み、前記引出配線上に形成された磁気抵抗素子と、
   前記磁気抵抗素子の上方に位置し、前記主表面に沿った方向に向けて延び、流れる電流の量や方向によって前記磁化自由層の磁化状態を変化させることが可能な配線と、を備える半導体装置であり、
   前記磁気抵抗素子が複数並んだメモリセル領域において、前記磁気抵抗素子の上部に配置された第１の高透磁率膜が、前記メモリセル領域から、前記メモリセル領域以外の領域である周辺領域にまで延在しており、
   前記第１の高透磁率膜は、前記主表面の延在する第１の方向に関して前記第１の高透磁率膜が配置された領域と、前記第１の高透磁率膜が配置されない領域とが等間隔に配置されている、半導体装置。
2. 前記周辺領域の上部における前記第１の高透磁率膜は、平面視における一部の領域において除去されている、請求項１に記載の半導体装置。
3. 前記第１の高透磁率膜は、前記第１の方向に直交する第２の方向に関して前記第１の高透磁率膜が配置された領域と、前記第１の高透磁率膜が配置されない領域とが周期的に配置されている、請求項１に記載の半導体装置。
4. 前記第１の高透磁率膜の上部に、前記第１の高透磁率膜と距離を隔てて第２の高透磁率膜をさらに備える、請求項１〜３のいずれか１項に記載の半導体装置。
5. 前記第２の高透磁率膜は、前記主表面の延在する第１の方向に関して前記第２の高透磁率膜が配置された領域と、前記第２の高透磁率膜が配置されない領域とが周期的に配置されている、請求項４に記載の半導体装置。
6. 前記第２の高透磁率膜は、前記第１の方向に直交する第２の方向に関して前記第２の高透磁率膜が配置された領域と、前記第２の高透磁率膜が配置されない領域とが周期的に配置されている、請求項５に記載の半導体装置。
7. 前記第２の高透磁率膜の上部に、前記第２の高透磁率膜と距離を隔てて前記第１の高透磁率膜および前記第２の高透磁率膜とは別の高透磁率膜を１層または複数層備える、請求項４〜６のいずれか１項に記載の半導体装置。
8. 前記第１の高透磁率膜、前記第２の高透磁率膜または前記高透磁率膜には、平面視における一部の領域において除去されたマーク領域が配置されている、請求項７に記載の半導体装置。
9. 前記第１の高透磁率膜、前記第２の高透磁率膜または前記高透磁率膜にはマーク領域が配置されており、
   前記マーク領域に形成されるパターンは、前記主表面に沿った方向に対して湾曲した形状を有する、請求項７に記載の半導体装置。
10. 請求項１〜９のいずれか１項に記載の半導体装置の上部および下部に、前記半導体装置の主表面に対向するように、平板状の高透磁率材料が配置された、半導体装置アセンブリ。
11. 前記高透磁率材料のうち、前記半導体装置の上部に配置される第１の高透磁率材料の、前記主表面に沿った方向に関する面積が、前記半導体装置の下部に配置される第２の高透磁率材料の、前記主表面に沿った方向に関する面積よりも小さい、請求項１０に記載の半導体装置アセンブリ。
12. 前記第１の高透磁率材料は、前記主表面に沿った方向に関して、メモリセル領域の上部の全体を覆う面積を有する、請求項１１に記載の半導体装置アセンブリ。
13. 前記メモリセル領域は、前記主表面に沿った方向に関して、距離を隔てて複数並列する、請求項１２に記載の半導体装置アセンブリ。
14. 前記第１の高透磁率材料と前記第２の高透磁率材料とは、前記半導体装置の外周部に配置される第３の高透磁率材料により接続されている、請求項１１〜１３のいずれか１項に記載の半導体装置アセンブリ。

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