JP2011216622A - 半導体装置および半導体装置アセンブリ - Google Patents
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- H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
- H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
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Abstract
【解決手段】半導体基板SUBの主表面上に形成されたスイッチング素子TRを覆うように形成された層間絶縁膜III1と、平板状の引出配線LELと、引出配線LELとスイッチング素子TRとを接続する接続配線ICLと、磁化の向きが可変とされた磁化自由層MFLを含み、引出配線LEL上に形成された磁気抵抗素子TMRとを備える。磁化自由層MFLの磁化状態を変化させることが可能な配線DLと配線BLとを備えている。磁気抵抗素子TMRが複数並んだメモリセル領域において、磁気抵抗素子TMRの上部に配置された第1の高透磁率膜CLAD2が、上記メモリセル領域から、メモリセル領域以外の領域である周辺領域にまで延在している。
【選択図】図5
Description
(実施の形態1)
図1を参照して、本実施の形態の半導体装置は、半導体基板上に素子が形成された、記憶用の集積回路であり、メモリセル部と周辺回路部とを備えている。
銅配線本体部CUは、その延在する方向に電流が流れることにより、磁気抵抗素子TMRへのデータの書き込みや、磁気抵抗素子TMRのデータの読み出しを行なう。またビット線BLは、そこを流れる電流の量や方向などにより、磁化自由層MFLの磁化状態を変化させることができる。
複数積層された層間絶縁膜III1、III2などや、絶縁膜II1、II2などや、パッシベーション膜PASFは、たとえばシリコン窒化膜(SiN)などから形成されることが好ましい。なお絶縁膜II1などの絶縁膜よりも層間絶縁膜III1などの層間絶縁膜の方が厚く、層間絶縁膜よりもパッシベーション膜PASFの方が厚いことが好ましい。
本実施の形態に係る、磁気抵抗素子TMR(特にビット線BL)の上部に位置するクラッド層がメモリセル部から周辺回路部にまで延在する特徴を有する半導体装置は、以上の図4〜図7に示すように、ビット線BLと磁気抵抗素子TMR(上部電極UEL)とがコンタクト部CNT2により電気的に接続された構成を有するものであってもよい。しかし、たとえば図11〜図13に示す半導体装置のように、ビット線BLの下部(最下面)と磁気抵抗素子TMR(上部電極UEL)の上部(最上面)との間にコンタクト部CMT2を備えず、両者が直接接続された構成を有するものであってもよい。
まず図4〜図7、図11〜図13に示すMRAMが複数配列された半導体装置の動作原理について説明する。
まず、図4〜図7に示すMRAMを有する半導体装置の製造方法について、図17〜図64を用いて説明する。
次に、図22を参照して、層間絶縁膜III1の上面上に、絶縁膜II1および層間絶縁膜III2を順次形成する。そして、層間絶縁膜III2および絶縁膜II1に溝部を形成する。形成された溝部にバリア層BRLを形成し、導電膜CUを充填する。この導電膜CUを平坦化することで、層間絶縁膜III2および絶縁膜II1にプラグM2およびソース配線SCLを形成する。ここで導電膜CUの充填は、たとえばメッキ法により行なうことが好ましい。
と共に、層間絶縁膜III6にディジット線用溝部DLGを形成する。
さらに図56、図57(メモリセル部)および図58(周辺回路部)を参照して、クラッド層CLAD2a上に層間絶縁膜III8を形成する。その後、平面視において配線M5と重なる領域の一部の層間絶縁膜III8、クラッド層CLAD2a、ライナー膜LNFaを除去して配線M5を露出させる。
ここで比較例として、従来の半導体装置の製造方法について説明する。従来の半導体装置の製造方法においては、上記の図50〜図52の工程の後、メモリセル部については図53および図54と同様の処理を行なうが、このとき周辺回路部においては、図55と異なり、図81に示すように、クラッド層CLAD2aは除去される。すなわちクラッド層CLAD2aが除去されている点以外は、図81は図55と同様である。その上で、図82に示すように、図58と同様の、層間絶縁膜III8を形成しビア穴VIA4を形成する処理がなされる。
本実施の形態は、実施の形態1と比較して、メモリセル部および周辺回路部を覆うクラッド層の構成において異なっている。以下、本実施の形態の構成について説明する。
上述した半導体装置の製造方法においては、実施の形態1の図53〜図55の工程を行なった後、クラッド層CLAD2aが、周辺回路部のほぼ全面および、メモリセル部のたとえばビット線BLの直上のみを覆う状態となるようなパターンを形成する。このパターンの形成は、フォトリソグラフィおよびエッチングにより行なうことが好ましい。
次に、本実施の形態の作用効果について説明する。
本実施の形態は、実施の形態1と比較して、メモリセル部および周辺回路部を覆うクラッド層の構成において異なっている。以下、本実施の形態の構成について説明する。
本実施の形態は、実施の形態3と比較して、周辺回路部を覆うクラッド層の構成において異なっている。以下、本実施の形態の構成について説明する。
本発明の実施の形態4は、以上に述べた各点についてのみ、本発明の実施の形態3と異なる。すなわち、本発明の実施の形態4について、上述しなかった構成や条件、手順や効果などは、全て本発明の実施の形態3に順ずる。つまり実施の形態4の特徴を、実施の形態1における各種の半導体装置に組み合わせてもよい。
本実施の形態は、実施の形態1と比較して、メモリセル部および周辺回路部を覆うクラッド層の層数において異なっている。以下、本実施の形態の構成について説明する。
図107に示すように、本実施の形態においては、第1のクラッド層として、実施の形態1のクラッド層の代わりに、実施の形態2〜実施の形態4のいずれかのクラッド層を用いてもよい。
本実施の形態のように、ビット線BLや配線M5の上方のクラッド層を2層とすれば、実施の形態1の半導体装置の効果に加えて、以下の効果を有する。
本実施の形態は、実施の形態5と比較して、第2のクラッド層の構成において異なっている。以下、本実施の形態の構成について説明する。
本実施の形態は、実施の形態6と比較して、第2のクラッド層の構成において異なっている。以下、本実施の形態の構成について説明する。
本発明の実施の形態7は、以上に述べた各点についてのみ、本発明の実施の形態6と異なる。すなわち、本発明の実施の形態7について、上述しなかった構成や条件、手順や効果などは、全て本発明の実施の形態6に順ずる。つまり上述した各構成の半導体装置や各特徴を、本実施の形態に組み合わせてもよい。
本実施の形態は、実施の形態1、実施の形態5と比較して、メモリセル部および周辺回路部を覆うクラッド層の層数において異なっている。以下、本実施の形態の構成について説明する。
実施の形態1〜実施の形態8に示す各半導体装置においては、いずれも磁気シールド効果をもたらす高透磁率膜(クラッド層)は半導体装置を構成する積層構造の一つの薄膜として、スパッタリングなどの手法により構成されたものである。このような半導体装置自身のプロセスにおいて形成される高透磁率膜(クラッド層)とは別に、完成した半導体装置(MRAMなどの素子を複数備える半導体チップ)の外側から、予め準備された、高透磁率膜と同様の材料からなる構造体を重ね合わせた構造としてもよい。
上記半導体装置アセンブリは、パッケージなどの内部に封止した状態で用いられることが好ましい。
パッケージBGAの内部に配置された各部材は、封止樹脂RESINにより封止される。
図143〜図144を参照して、本実施の形態の他の変形例における半導体装置アセンブリは、半導体装置のメモリセル部が、半導体基板の主表面に沿った方向に関して(平面視において)、距離を隔てて複数並列している。
図149〜図150を参照して、本実施の形態の他の変形例における半導体装置アセンブリは、第1の高透磁率材料MAGと第2の高透磁率材料MAGとは、半導体装置の外周部に配置される第3の高透磁率材料MAGにより接続されている。
図149〜図152に示す半導体装置アセンブリは、半導体チップSCCの主表面に沿った方向および、半導体チップSCCの厚み方向の2方向から、メモリセル部を囲むように高透磁率材料MAGが配置される。このため、たとえば半導体チップSCCの主表面上にのみ高透磁率材料MAGが配置される場合に比べて、外部磁場に対する磁気シールド効果をより高めることができる。
Claims (16)
- 半導体基板と、
前記半導体基板の主表面上に形成されたスイッチング素子と、
前記スイッチング素子を覆うように形成された層間絶縁膜と、
前記層間絶縁膜上に形成された平板状の引出配線と、
前記引出配線と前記スイッチング素子とを接続する接続配線と、
磁化の向きが可変とされた磁化自由層を含み、前記引出配線上に形成された磁気抵抗素子と、
前記磁気抵抗素子の上方に位置し、前記主表面に沿った方向に向けて延び、前記磁化自由層の磁化状態を変化させることが可能な配線と、を備える半導体装置であり、
前記磁気抵抗素子が複数並んだメモリセル領域において、前記磁気抵抗素子の上部に配置された第1の高透磁率膜が、前記メモリセル領域から、前記メモリセル領域以外の領域である周辺領域にまで延在している、半導体装置。 - 前記周辺領域の上部における前記第1の高透磁率膜は、平面視における一部の領域において除去されている、請求項1に記載の半導体装置。
- 前記メモリセル領域の上部に配置された前記第1の高透磁率膜が、前記周辺領域の上部に配置された前記第1の高透磁率膜と分離している、請求項1または2に記載の半導体装置。
- 前記第1の高透磁率膜は、前記主表面の延在する第1の方向に関して前記第1の高透磁率膜が配置された領域と、前記第1の高透磁率膜が配置されない領域とが周期的に配置されている、請求項1〜3のいずれか1項に記載の半導体装置。
- 前記第1の高透磁率膜は、前記第1の方向に直交する第2の方向に関して前記第1の高透磁率膜が配置された領域と、前記第1の高透磁率膜が配置されない領域とが周期的に配置されている、請求項4に記載の半導体装置。
- 前記第1の高透磁率膜の上部に、前記第1の高透磁率膜と距離を隔てて第2の高透磁率膜をさらに備える、請求項1〜5のいずれか1項に記載の半導体装置。
- 前記第2の高透磁率膜は、前記主表面の延在する第1の方向に関して前記第2の高透磁率膜が配置された領域と、前記第2の高透磁率膜が配置されない領域とが周期的に配置されている、請求項6に記載の半導体装置。
- 前記第2の高透磁率膜は、前記第1の方向に直交する第2の方向に関して前記第2の高透磁率膜が配置された領域と、前記第2の高透磁率膜が配置されない領域とが周期的に配置されている、請求項7に記載の半導体装置。
- 前記第2の高透磁率膜の上部に、前記第2の高透磁率膜と距離を隔てて前記第1の高透磁率膜および前記第2の高透磁率膜とは別の高透磁率膜を1層または複数層備える、請求項6〜8のいずれか1項に記載の半導体装置。
- 前記第1の高透磁率膜、前記第2の高透磁率膜または前記高透磁率膜には、平面視における一部の領域において除去されたマーク領域が配置されている、請求項9に記載の半導体装置。
- 前記第1の高透磁率膜、前記第2の高透磁率膜または前記高透磁率膜にはマーク領域が配置されており、
前記マーク領域に形成されるパターンは、前記主表面に沿った方向に対して湾曲した形状を有する、請求項9に記載の半導体装置。 - 請求項1〜11のいずれか1項に記載の半導体装置の上部および下部に、前記半導体装置の主表面に対向するように、平板状の高透磁率材料が配置された、半導体装置アセンブリ。
- 前記高透磁率材料のうち、前記半導体装置の上部に配置される第1の高透磁率材料の、前記主表面に沿った方向に関する面積が、前記半導体装置の下部に配置される第2の高透磁率材料の、前記主表面に沿った方向に関する面積よりも小さい、請求項12に記載の半導体装置アセンブリ。
- 前記第1の高透磁率材料は、前記主表面に沿った方向に関して、メモリセル領域の上部の全体を覆う面積を有する、請求項13に記載の半導体装置アセンブリ。
- 前記メモリセル領域は、前記主表面に沿った方向に関して、距離を隔てて複数並列する、請求項14に記載の半導体装置アセンブリ。
- 前記第1の高透磁率材料と前記第2の高透磁率材料とは、前記半導体装置の外周部に配置される第3の高透磁率材料により接続されている、請求項13〜15のいずれか1項に記載の半導体装置アセンブリ。
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