TWI817900B

TWI817900B - 具有複合接觸結構的半導體元件

Info

Publication number: TWI817900B
Application number: TW112104119A
Authority: TW
Inventors: 張裕彰; 陳栢宏
Original assignee: 南亞科技股份有限公司
Priority date: 2022-06-08
Filing date: 2023-02-06
Publication date: 2023-10-01
Also published as: TW202349610A

Abstract

本揭露提供一種半導體元件以及該半導體元件的製備方法。該半導體元件包括一基底；一第一介電層，設置在該基底上；一第一導電結構，設定在該第一介電層中並具有一瓶型剖面輪廓；一第一導電層，設置在該第一導電結構與該第一介電層之間以及在該第一導電結構與該基底之間；以及一黏著層，設置在該第一導電層與該第一介電層之間以及在該第一導電層與該基底之間。該黏著層、該第一導電層以及該第一導電結構一起配置成一複合接觸結構。該複合接觸結構的一深寬比大於7。

Description

具有複合接觸結構的半導體元件

本申請案主張美國第17/834,940及17/835,073號專利申請案之優先權(即優先權日為「2022年6月8日」)，其內容以全文引用之方式併入本文中。

本揭露關於一種半導體元件。特別是有關於一種具有一複合接觸結構的半導體元件。

半導體元件使用在不同的電子應用，例如個人電腦、手機、數位相機，或其他電子設備。半導體元件的尺寸逐漸地變小，以符合計算能力所逐漸增加的需求。然而，在尺寸變小的製程期間，增加不同的問題，且如此的問題持續增加。因此，仍然持續著在達到改善品質、良率、效能與可靠度以及降低複雜度方面的挑戰。

上文之「先前技術」說明僅提供背景技術，並未承認上文之「先前技術」說明揭示本揭露之標的，不構成本揭露之先前技術，且上文之「先前技術」之任何說明均不應作為本案之任一部分。

本揭露之一實施例提供一種半導體元件，包括一基底；一第一介電層，設置在該基底上；一第一導電結構，設置在該第一介電層中並包括一瓶型剖面輪廓；一第一導電層，設置在該第一導電結構與該第一介電層之間以及在該第一導電結構與該基底之間；以及一黏著層，設置在該第一導電層與該第一介電層以及該第一導電層與該基底之間。該黏著層、該第一導電層以及該第一導電結構一起配製成一複合接觸結構。該複合接觸結構的一深寬比大於7。

本揭露之另一實施例提供一種半導體元件的製備方法，包括形成一第一介電層在該基底上；形成一擴孔在該第一介電層中；藉由一第一化學氣相沉積製程而共形地形成一黏著層在該擴孔中；藉由一第二化學氣相沉積製程而共形地形成一第一導電層在該黏著層上；以及藉由一第三化學氣相沉積製程而形成一第一導電結構在該第一導電層上。該黏著層、該第一導電層以及該第一導電結構一起配製成一複合接觸結構。該第二化學氣相沉積製程包括一初始沉積步驟以及重複的後續沉積週期，直到該第一導電層形成到一預定厚度。

本揭露之另一實施例提供一種半導體元件的製備方法，包括形成一第一介電層在該基底上；藉由一第一化學氣相沉積製程而共形地形成一擴孔在該第一介電層中；藉由一第二化學氣相沉積製程而共形地形成一第一導電層在該黏著層上；對該第一導電層執行一後處理；以及藉由一第三化學氣相沉積製程而形成一第一導電結構在該第一導電層上。該黏著層、該第一導電層以及該第一導電結構一起配製成一複合接觸結構。該第二化學氣相沉積製程包括一初始沉積製程以及重複的後續沉積週期，直到該第一導電層形成到一預定厚度。該後處理包括將乙硼烷脈衝引入該第一導電層。

由於本揭露該半導體元件之製備方法的設計，可藉由增加該第二化學氣相沉積製程之多個沉積週期的重複次數來改善側壁覆蓋率。此外，藉由對該第一導電層進行該後處理，該第一導電結構可具有更大的晶粒尺寸以及改善的電阻率。

上文已相當廣泛地概述本揭露之技術特徵及優點，俾使下文之本揭露詳細描述得以獲得較佳瞭解。構成本揭露之申請專利範圍標的之其它技術特徵及優點將描述於下文。本揭露所屬技術領域中具有通常知識者應瞭解，可相當容易地利用下文揭示之概念與特定實施例可作為修改或設計其它結構或製程而實現與本揭露相同之目的。本揭露所屬技術領域中具有通常知識者亦應瞭解，這類等效建構無法脫離後附之申請專利範圍所界定之本揭露的精神和範圍。

1:半導體元件

10:製備方法

100:複合接觸結構

101:黏著層

101B:下部

101SW:側壁部

103:第一導電層

103B:下部

103SW:側壁部

105:第一導電結構

105BP:下部

105MP:中間部

105TP:上部

201:基底

203:第一介電層

203TS:上表面

401:孔洞

403:擴孔

403BE:下端

403ME:中間端

403TE:上端

523:擴口

P1:週期

P2:週期

P3:週期

P4:週期

S11:步驟

S13:步驟

S15:步驟

S17:步驟

T1:厚度

T2:厚度

T3:厚度

T4:厚度

W1:寬度

W2:寬度

W3:寬度

W4:寬度

W5:寬度

W6:寬度

Z:方向

當與附圖一起閱讀時，從以下詳細描述中可以最好地理解本揭露的各方面。應當理解，根據業界的標準慣例，各種特徵並非按比例繪製。事實上，為了清楚討論，可以任意增加或減少各種特徵的尺寸。

圖1是流程示意圖，例示本揭露一實施例之製備半導體元件的方法。

圖2到圖5是剖視示意圖，例示本揭露一實施例之製備半導體元件的部分流程。

圖6是時序圖，例示本發明一實施例形成黏著層之製程條件的一個例子。

圖7是剖視示意圖，例示本揭露一實施例之製備半導體元件的部分流程。

圖8是波形示意圖，例示本揭露一實施例之後處理的還原劑脈衝與間隔時間的圖表。

圖9是波形示意圖，例示本揭露另一實施例之後處理的還原劑脈衝與間隔時間的圖表。

圖10及圖11是剖視示意圖，例示本揭露一實施例之製備半導體元件的部分流程。

以下描述了組件和配置的具體範例，以簡化本揭露之實施例。當然，這些實施例僅用以例示，並非意圖限制本揭露之範圍。舉例而言，在敘述中第一部件形成於第二部件之上，可能包含形成第一和第二部件直接接觸的實施例，也可能包含額外的部件形成於第一和第二部件之間，使得第一和第二部件不會直接接觸的實施例。另外，本揭露之實施例可能在許多範例中重複參照標號及/或字母。這些重複的目的是為了簡化和清楚，除非內文中特別說明，其本身並非代表各種實施例及/或所討論的配置之間有特定的關係。

此外，為易於說明，本文中可能使用例如「之下(beneath)」、「下面(below)」、「下部的(lower)」、「上方(above)」、「上部的(upper)」等空間相對關係用語來闡述圖中所示的一個元件或特徵與另一(其他)元件或特徵的關係。所述空間相對關係用語旨在除圖中所繪示的取向外亦囊括元件在使用或操作中的不同取向。所述裝置可具有其他取向(旋轉90度或處於其他取向)且本文中所用的空間相對關係描述語可同樣相應地進行解釋。

應當理解，當形成一個部件在另一個部件之上(on)、與另一個部件相連(connected to)、及/或與另一個部件耦合(coupled to)，其可能包含形成這些部件直接接觸的實施例，並且也可能包含形成額外的部件介於這些部件之間，使得這些部件不會直接接觸的實施例。

應當理解，儘管這裡可以使用術語第一，第二，第三等來描述各種元件、部件、區域、層或區段(sections)，但是這些元件、部件、區域、層或區段不受這些術語的限制。相反，這些術語僅用於將一個元件、組件、區域、層或區段與另一個區域、層或區段所區分開。因此，在不脫離本發明進步性構思的教導的情況下，下列所討論的第一元件、組件、區域、層或區段可以被稱為第二元件、組件、區域、層或區段。

除非內容中另有所指，否則當代表定向(orientation)、布局(layout)、位置(location)、形狀(shapes)、尺寸(sizes)、數量(amounts)，或其他量測(measures)時，則如在本文中所使用的例如「同樣的(same)」、「相等的(equal)」、「平坦的(planar)」，或是「共面的(coplanar)」等術語(terms)並非必要意指一精確地完全相同的定向、布局、位置、形狀、尺寸、數量，或其他量測，但其意指在可接受的差異內，包含差不多完全相同的定向、布局、位置、形狀、尺寸、數量，或其他量測，而舉例來說，所述可接受的差異可因為製造流程(manufacturing processes)而發生。術語「大致地(substantially)」可被使用在本文中，以表現出此意思。舉例來說，如大致地相同的(substantially the same)、大致地相等的(substantially equal)，或是大致地平坦的(substantially planar)，為精確地相同的、相等的，或是平坦的，或者是其可為在可接受的差異內的相同的、相等的，或是平坦的，而舉例來說，所述可接受的差異可因為製造流程而發生。

在本揭露中，一半導體元件通常意指可藉由利用半導體特性(semiconductor characteristics)運行的一元件，而一光電元件(electro-optic device)、一發光顯示元件(light-emitting display device)、一半導體線路(semiconductor circuit)以及一電子元件(electronic device)，均包括在半導體元件的範疇中。

應當理解，在本揭露的描述中，上方(above)(或之上(up))對應Z方向箭頭的該方向，而下方(below)(或之下(down))對應Z方向箭頭的相對方向。

應當理解，「正在形成(forming)」、「已經形成(formed)」以及「形成(form)」的術語，可表示並包括任何產生(creating)、構建(building)、圖案化(patterning)、植入(implanting)或沉積(depositing)一元件(element)、一摻雜物(dopant)或一材料的方法。形成方法的例子可包括原子層沉積(atomic layer deposition)、化學氣相沉積(chemical vapor deposition)、物理氣相沉積(physical vapor deposition)、噴濺(sputtering)、旋轉塗佈(spin coating)、擴散(diffusing)、沉積(depositing)、生長(growing)、植入(implantation)、微影(photolithography)、乾蝕刻以及濕蝕刻，但並不以此為限。

應當理解，在本揭露的描述中，文中所提到的功能或步驟可發生不同於各圖式中之順序。舉例來說，連續顯示的兩個圖式實際上可以大致同時執行，或者是有時可以相反順序執行，其取決於所包含的功能或步驟。

圖1是流程示意圖，例示本揭露一實施例製備半導體元件1的方法10。圖2到圖5是剖視示意圖，例示本揭露一實施例製備半導體元件1的流程。圖6是時序圖，例示本發明一實施例形成黏著層101之製程條件的一個例子。

請參考圖1到圖4，在步驟S11，可提供一基底201，一第一介電層203可形成在基底201上，以及一擴孔403可形成在第一介電層203中。

請參考圖2，基底201可包括完全由至少一種半導體材料所組成的一塊狀(bulk)半導體基底、多個裝置元件(為清楚起見，圖未示)、多個介電層(為清楚起見，圖未示)以及多個導電特徵(為清楚起見，圖未示)。舉例來說，塊狀半導體基底可包含一元素半導體，例如矽或鍺；一化合物半導體，例如矽鍺、碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦、銻化銦或其他III-V族化合物半導體或II-VI族化合物半導體；或其組合。

在一些實施例中，基底201可包括一絕緣體上覆半導體結構，其從下到上由一處置(handle)基底、一絕緣體層以及一最上面半導體材料層。處置基底與最上面半導體材料層可包含與前述塊狀半導體基底相同的材料。絕緣體層可為一結晶或非結晶介電材料，例如一氧化物及/或一氮化物。舉例來說，絕緣體層可為一介電氧化物，例如氧化矽。舉另一個例子，絕緣體層可為一介電氮化物，例如氮化矽或氮化硼。再舉另一個例子，絕緣體層可包括一介電氧化物與一介電氮化物的一堆疊，例如以任何順序的氧化矽以及氮化矽或淡化硼的一堆疊。絕緣體層可具有一厚度，介於大約10nm到200nm之間。

應當理解，術語「大約(about)」修飾成分(ingredient)、部件的一數量(quantity)，或是本揭露的反應物(reactant)，其表示可發生的數值數量上的變異(variation)，舉例來說，其經由典型的測量以及液體處理程序(liquid handling procedures)，而該液體處理程序用於製造濃縮 (concentrates)或溶液(solutions)。再者，變異的發生可源自於應用在製造組成成分(compositions)或實施該等方法或其類似方式在測量程序中的非故意錯誤(inadvertent error)、在製造中的差異(differences)、來源(source)、或成分的純度(purity)。在一方面，術語「大約(about)」意指報告數值的10%以內。在另一方面，術語「大約(about)」意指報告數值的5%以內。在再另一方面，術語「大約(about)」意指報告數值的10、9、8、7、6、5、4、3、2或1%以內。

請參考圖2，多個裝置元件可形成在塊狀半導體基底上或是在最上面半導體材料層上。多個裝置元件的一些部分可形成在塊狀半導體基底中或是在最上面半導體材料層中。多個裝置元件可為電晶體，例如互補金屬氧化物半導體電晶體、金屬氧化物半導體場效電晶體、鰭式場效電晶體、類似物或其組合。

請參考圖2，多個介電層可形成在塊狀半導體基底上或是最上面半導體材料層上，並覆蓋多個裝置元件。在一些實施例中，舉例來說，多個介電層可包含氧化矽、硼磷矽酸鹽玻璃、未摻雜矽酸鹽玻璃、氟化矽酸鹽玻璃、低介電常數的介電材料、類似物或其組合。低介電常數的介電材料可具有一介電常數，該介電常數小於3.0或甚至小於2.5。在一些實施例中，低介電常數的介電材料可具有小於2.0的介電常數。多個介電層的製作技術可包含多個沉積製程，例如化學氣相沉積、電漿加強化學氣相沉積或類似方法。在該等沉積製程之後，可執行多個平坦化製程以移除多餘材料並提供一大致平坦表面給接下來的處理步驟。

請參考圖2，多個導電特徵可包括多個互連層以及多個導電通孔。該等互連層可相互分隔開並可沿著方向Z而水平地設置在多個介電層中。該等導電通孔可沿著方向Z而連接鄰近的互連層，以及連接相鄰的裝置元件與互連層。在一些實施例中，該等導電通孔可改善散熱並可提供結構支撐。在一些實施例中，舉例來說，多個導電特徵可包含鎢、鈷、鋯、鉭、鈦、鋁、釕、銅、金屬碳化物(例如碳化鉭、碳化鈦、碳化鉭鎂)、金屬氮化物(例如氮化鈦)、過渡金屬鋁化物或其組合。在形成多個介電層期間，可形成多個導電特徵。

在一些實施例中，多個裝置元件與多個導電特徵可一起配置成多個功能單元在基底201中。在本揭露的描述中，一功能單元通常表示功能性相關聯電路，其已針對多個功能目的而劃分成一單獨(distinct)單元。在一些實施例中，該等功能單元通常可為高度複雜電路，例如處理器核心、記憶體控制器或加速器單元。在一些其他實施例中，一功能電路的複雜度以及功能性可為更複雜或是更不複雜。

請參考圖2，在一些實施例中，第一介電層203可包含例如二氧化矽、未摻雜矽酸鹽玻璃、氟化矽酸鹽玻璃、硼磷矽酸鹽玻璃、一旋塗低介電常數的介電層、一化學氣相沉積低介電常數的介電層或其組合。在一些實施例中，第一介電層203可包括一自平坦化材料，例如一旋塗玻璃或是一旋塗低介電常數的介電材料，例如SiLK^TM。一自平坦化材料的使用可避免執行接續的一平坦化步驟的需要。在一些實施例中，第一介電層203的製作技術可包含一沉積製程，舉例來說，沉積製程包括化學氣相沉積、電漿加強化學氣相沉積、蒸鍍或是旋轉塗佈。在一些實施例中，可執行一平坦化製程，例如化學機械研磨，以提供一大致平坦表面給接下來的處理步驟。在一些實施例中，第一介電層203可為基底201的最上面介電層。

請參考圖3，一第一遮罩層301可形成在第一介電層203上。在一些實施例中，第一介電層203可為一光阻層。

請參考圖3，可執行一非等向性蝕刻製程以移除第一介電層203的一些部分並同時形成一孔洞401以暴露基底201的一部分。在一些實施例中，非等向性蝕刻製程可為一非等向性乾蝕刻製程。在一些實施例中，在非等向性蝕刻製程期間，第一介電層203對基底201的蝕刻率比可介於大約100：1到大約1.05：1之間、介於大約15：1到大約2：1之間或是介於大約10：1到大約2：1之間。在一些實施例中，沒有基底201經由孔洞401而暴露。

請參考圖4，可執行一擴張蝕刻製程以將孔洞401擴展成擴孔403。在一些實施例中，擴展蝕刻製程可為一非等向性蝕刻製程。在一些實施例中，擴展蝕刻製程可為一濕蝕刻製程。在一些實施例中，在擴展蝕刻製程期間，第一介電層203對基底201的蝕刻率比可介於大約100：1到大約1.05：1之間、介於大約15：1到大約2：1之間或是介於大約10：1到大約2：1之間。

在一些實施例中，擴孔403的側壁可呈彎曲。在一些實施例中，擴孔403之中間端403ME的寬度W1可大於擴孔403之上端403TE的寬度W2。在一些實施例中，擴孔403之中間端403ME的寬度W1可大於擴孔403之下端403BE的寬度W3。在一些實施例中，擴孔403之上端403TE的寬度W2與擴孔403之下端403BE的寬度W3可大致相同。在一些實施例中，擴孔403之上端403TE的寬度W2與擴孔403之下端403BE的寬度W3可為不同。舉例來說，擴孔403之上端403TE的寬度W2可大於擴孔403之下端403BE的寬度W3。在一些實施例中，擴孔403的深寬比(深度對寬度的一比率)可不小於7。

請參考圖1、圖5及圖6，在步驟S13，黏著層101可共形地形成在擴孔403中。

請參考圖5，可移除第一遮罩層301。接下來，黏著層101可共形地形成在第一介電層203的上表面上以及在擴孔403的內表面(例如擴孔403的側壁以及下表面)。黏著層101之下部101B的厚度T1可大於黏著層101之側壁部101SW的厚度T2。在一些實施例中，黏著層101之側壁部101SW的厚度T2可從擴孔403的下端403BE朝擴孔403的上端403TE而逐漸減小。在一些實施例中，黏著層101可包含對第一介電層203(及/或基底201)與接下來所形成之各層具有良好黏性的一導電材料。在一些實施例中，舉例來說，黏著層101可包含鈦、氮化鈦、鉭、氮化鉭或類似物。在本實施例中，黏著層101包含氮化鈦。

請參考圖5及圖6，黏著層101的製作技術可包含化學氣相沉積(亦表示成第一化學氣相沉積製程)。詳細地說，黏著層101的形成可包括一源氣體引入步驟、一第一清除步驟、一第一反應物流動步驟以及一第二清除步驟。源氣體引入步驟、第一清除步驟、反應物流動步驟以及第二清除步驟可視為一週期。可執行多個週期以獲得黏著層101之所期望的厚度。

舉例來說，可將圖4所示的中間半導體元件(在移除第一遮罩層301之後)裝載到一反應腔室中。在源氣體引入步驟中，在一週期P1期間，包含一前驅物的源氣體以及一反應物可引入到反應腔室。前驅物與反應物可擴散穿過一邊界層並到達圖4所示之中間半導體元件的表面(意即，第一介電層203的上表面與擴孔403的內表面)。前驅物與反應物可吸附並接著遷移到上述表面上。被吸附的前驅物與被吸附的反應物可在上述表面上發生反應並形成固體副產物。固體副產物可在上述表面上形成核。核可生長成島狀體，並且這些島狀體可在上述表面上合併成一連續的薄膜。在第一清除步驟中，在一週期P2期間，可將例如氬的清除氣體注入到反應腔室以清除出氣態副產物、未反應的前驅物以及未反應的反應物。

在反應物流動步驟中，在一週期P3期間，可將反應物單獨引入反應腔室以將連續薄膜變成黏著層101。在第二清除步驟中，在一週期P4期間，可將例如氬氣的清除氣體注入反應腔室以清除出氣態副產物以及未反應的反應物。

在一些實施例中，前驅物可為四氯化鈦。反應物可為氨水。四氯化鈦與氨水可在表面上反應且由於四氯化鈦與氨水之間的不完全反應而形成包含高氯化物污染的一氮化鈦膜。反應物流動步驟中的氨水可降低氮化鈦膜的氯化物含量。在氨水處理之後，氮化鈦膜可稱為黏著層101。

在一些實施例中，使用化學氣相沉積之黏著層101的形成可在電漿的幫助下進行。舉例來說，電漿源可為氬氣、氫氣或其組合。

應當理解，相較於由一原子層沉積製程所形成的一黏著層101而言，由第一化學氣相沉積所形成的黏著層101可具有相對大的晶粒尺寸。結果，可改善藉由第一化學氣相沉積所形成之黏著層101的導電性。

圖7是剖視示意圖，例示本揭露一實施例之製備半導體元件1的部分流程。圖8是波形示意圖，例示本揭露一實施例之後處理的還原劑脈衝與間隔時間的圖表。圖9是波形示意圖，例示本揭露另一實施例之後處理的還原劑脈衝與間隔時間的圖表。縱軸表示氣體流量，橫軸表示時間。

請參考圖1及圖7到圖9，在步驟S15，一第一導電層103可共形地形成在黏著層101上。

請參考圖7，第一導電層103可共形地形成在黏著層101上以及在擴孔403中。第一導電層103之下部103B的厚度T3可大於第一導電層103之側壁部103SW的厚度T4。在一些實施例中，第一導電層103之下部103B的厚度T3可從擴孔403的下端403BE朝擴孔403的上端403TE而逐漸減小。在一些實施例中，舉例來說，第一導電層103可包含銅、一銅合金、銀、金、鎢、鋁、鎳或類似物。在本實施例中，第一導電層103包含鎢。

請參考圖7，舉例來說，第一導電層103的製作技術可包含一脈衝成核層方法(亦表示成第二化學氣相沉積製程)。通常，在脈衝成核層方法中，反應物的脈衝(意即還原劑或前驅物)通常藉由反應物之間的清除氣體脈衝依序地注入並從反應腔室中清除。第一反應物可被吸附到基底(例如，黏著層101)上，可用於與下一個反應物(例如，第二反應物)進行反應。以週期方式(亦稱為沈積週期)重複該製程，直到達到所期望的厚度為止。

應當理解，脈衝成核層方法與原子層沉積的區別通常在於其更高的操作壓力範圍(大於1Torr)以及更高之每個週期的生長速率(每個週期大於1個單層薄膜生長)。在脈衝成核層方法期間的腔室壓力可在從大約1Torr到大約400Torr的範圍內。

舉例來說，第二化學氣相沉積製程的沉積週期可包括一含矽還原劑的脈衝以及一含鎢前驅物的脈衝。黏著層101可最初暴露於含矽還原劑的脈衝，然後暴露於含鎢前驅物的脈衝。暴露於含矽還原劑的脈衝以及含鎢前驅物的脈衝可定義為一個沉積週期。可重複沉積週期直到實現第一導電層103的期望厚度為止。藉由增加第二化學氣相沉積製程之沉積週期的重複次數，第一導電層103可更好地覆蓋黏著層101的側壁部101SW，並且在擴孔403的上端403TE處具有更少的懸垂。

已發現矽烷與相關化合物很好地吸附到金屬氮化物表面，例如在某些積體電路應用中用作阻障層材料的氮化鈦與氮化鎢。任何合適的矽烷或矽烷衍生物都可用作含矽還原劑，包括矽烷的有機衍生物。通常理解的是，矽烷以一自限方式吸附在基底表面上，以產生名義上的一單層矽烷物質。因此，吸附物質的數量很大程度上與矽烷用量無關。

在一些實施例中，在暴露於沉積週期之含矽還原劑的脈衝期間的基底溫度可在大約200℃與大約475℃之間、在大約300℃與大約400℃之間、或大約為300℃。在一些實施例中，在暴露於沉積週期的含矽還原劑脈衝期間的腔室壓力可在大約1Torr與大約350Torr之間或固定在大約40Torr。暴露時間(或脈衝時間)可能部分取決於劑量以及腔室條件而改變。在一些實施例中，暴露黏著層101直到其表面被至少一飽和的矽烷物質層充分且均勻地覆蓋。在一些實施例中，可以單獨提供含矽還原劑。在一些實施例中，可為含矽還原劑提供一載體氣體，例如氬氣或氬-氫混合物。

一旦黏著層101被矽烷物質充分覆蓋，可停止含矽還原劑的脈衝。可執行清除製程以清除黏著層101表面附近的殘留氣體反應物。可以用例如氬氣、氫氣、氮氣或氦氣的載體氣體來執行清除製程。

在一些實施例中，含鎢前驅物可包括六氟化鎢、六氯化鎢或是六羰基鎢。在一些實施例中，含鎢前驅物可包括不含氟的有機金屬化合物，例如甲基環戊二烯基-二羰基亞硝醯基-鎢(MDNOW)以及乙基環戊二烯基-二羰基亞硝醯基-鎢(EDNOW)。在一些實施例中，可在稀釋氣體中提供含鎢前驅物，同時伴隨例如氬氣、氮氣、氫氣或其組合的氣體。

在一些實施例中，在暴露於沉積週期之含鎢前驅物的脈衝期間的基底溫度可在大約200℃與大約475℃之間、在大約300℃與大約400℃之間，或是大約為300℃。在一些實施例中，在暴露於沉積週期之含鎢前驅物的脈衝期間的腔室壓力可在大約1Torr與大約350Torr之間。含鎢前驅物劑量與基底暴露時間(或脈衝時間)將依據許多因素而變化。通常，可進行曝光直到所吸附的矽烷物質藉由與含鎢前驅物的反應而被充分消耗以產生第一導電層103。此後，可以停止含鎢前驅物的脈衝，並且可使用例如氬氣、氫氣、氮氣或氦氣的一載體氣體來執行一清除製程。

通常，可使用原子層沉積形成一額外層以改善第一導電層103的側壁覆蓋率。反之，在本實施例中，可藉由增加第二化學氣相沉積製程之沉積週期的重複次數來改善側壁覆蓋率。因此，不需要該額外層。結果，可以降低製造半導體元件1的複雜度以及成本。

在一些實施例中，第二化學氣相沉積製程可包括在脈衝成核層方法的沉積週期之前執行一初始沉積步驟(意即，第二化學氣相沉積)。在一些實施例中，初始沉積步驟可包括提供一含硼烷前驅物脈衝以及接下來的一含鎢前驅物脈衝，其每一個後續均有一清除脈衝。在一些實施例中，初始沉積步驟的含硼烷前驅物可為例如硼烷、乙硼烷、三硼烷或含氫的滷化硼(例如BF₃、BCl₃)。在一些實施例中，初始沉積步驟的含硼烷前驅物可在稀釋氣體中提供，其伴隨著例如氬氣、氮氣、氫氣、矽烷或其組合的氣體。舉例來說，乙硼烷可由稀釋的來源(例如5%乙硼烷與95%氮)所提供。

在一些實施例中，在初始沉積步驟之含硼烷前驅物脈衝期間的基底溫度可在大約200℃與大約475℃之間、在大約300℃與大約400°C之間、或大約為300℃。在一些實施例中，在初始沉積步驟之含硼烷前驅物脈衝期間的腔室壓力可在大約1Torr與大約350Torr之間。

在一些實施例中，初始沉積步驟的含鎢前驅物可包括六氟化鎢、六氯化鎢或六羰基鎢，或不含氟的有機金屬化合物，例如MDNOW與EDNOW。在一些實施例中，初始沉積步驟的含鎢前驅物可在一稀釋氣體中提供，伴隨有例如氬氣、氮氣、氫氣或其組合的氣體。

在一些實施例中，在暴露於含鎢前驅物期間的基底溫度可介於大約200℃與大約475℃之間、介於大約300℃與大約400℃之間、或大約為300℃。在一些實施例中，在暴露於含鎢前驅物期間的腔室壓力可在大約1Torr與大約350Torr之間。

請參考圖8，在一些實施例中，在形成第一導電層103之後，可對第一導電層103進行一後處理。在後處理期間，第一導電層103可在第一導電層103上形成後續的一導電層之前而暴露於一個或多個還原劑脈衝。暴露於還原劑脈衝可提高包括第一導電層103與後續之導電層的整體結構的電阻率，而該導電層將以層進行描述。

請參考圖8，第一導電層103可暴露於多個還原劑脈衝，脈衝之間具有多個間隔時間。在一間隔時間內，沒有還原劑流向第一導電層103。在一些實施例中，還原劑可以是乙硼烷，但亦可使用其他還原劑。在一些實施例中，脈衝期間還原劑的流速在大約100每分鐘標準立方公分(sccm)與500sccm之間。在一些實施例中，每一個還原劑脈衝的脈衝時間(或脈衝持續時間)可在大約0.5秒與大約5秒之間，或在大約1秒與2秒之間。在一些實施例中，還原劑脈衝的數量可在2到8之間。在一些實施例中，後處理的製程壓力可在大約2Torr與大約100Torr之間，或在大約20Torr與大約40Torr之間。

在一些實施例中，還原劑可以用一稀釋氣體的形式提供，伴隨有例如氬氣、氮氣、氫氣、矽烷或其組合的氣體。舉例來說，乙硼烷可由稀釋的來源(例如5%乙硼烷與95%氮)所提供。在一些實施例中，在還原劑脈衝與後處理的間隔時間期間，一惰性氣體/氫氣混合物可連續流向第一導電層103。在一些實施例中，惰性氣體可以是氬氣。反之，除了連續流動的惰性氣體/氫氣混合物或其他背景氣體之外，沒有其他氣體在後處理的間隔時間內流向後處理，意即，在還原劑脈衝之間的間隔時間內沒有干預脈衝操作。

在一些實施例中，圖5所示的中間半導體元件可在後處理之前被預熱到大約375℃與大約415℃之間，或大約為395℃以進行穩定。在一些實施例中，後處理之後的中間半導體元件可被加熱到大約375℃與大約415℃之間，或大約為395℃。暴露後處理之前的預熱製程以及後處理之後的熱處理可增強膜的附著力並改善薄層電阻的不均勻性百分比。

在一些實施例中，在後處理之後，第一導電層103可暴露於一額外的含鎢前驅物，以在第一導電層103上沉積後續的導電層之前形成第一導電層103的一額外部分。可使用任何合適的含鎢前驅物。舉例來說，含鎢前驅物可包括六氟化鎢、六氯化鎢或六羰基鎢。含鎢前驅物可在一稀釋氣體中提供，伴隨有例如氬氣、氮氣、氫氣或其組合的氣體。

請參考圖9，或者，在一些實施例中，第一導電層103可交替地暴露於多個還原劑脈衝，脈衝之間具有多個間隔時間。在一間隔期間，沒有還原劑流向第一導電層103。在一些實施例中，例如乙硼烷與含鎢前驅物的還原劑可交替地流動(或引入)到第一導電層103。

在一些實施例中，乙硼烷的流量可在大約100sccm與大約500sccm之間，或大約為300sccm。在一些實施例中，含鎢前驅物可包括例如六氟化鎢、六氯化鎢或六羰基鎢。含鎢前驅物的流量可在大約100sccm與大約500sccm之間，或大約為100sccm。在一些實施例中，脈衝時間(或脈衝持續時間)可在大約0.5秒與5秒之間，或在大約1秒與2秒之間。在一些實施例中，每一個脈衝之間的間隔時間可在大約2秒與大約5秒之間。在一些實施例中，脈衝的數量可在2與8之間。在一些實施例中，腔室壓力可在大約2Torr與大約100Torr之間，或在大約20Torr與大約40Torr之間。

在一些實施例中，脈衝時間應該足夠短以確保沒有或基本上沒有鎢沉積。在一些實施例中，在後處理期間施加到第一導電層103之含鎢前驅物的數量可小於在形成第一導電層103期間施加到黏著層101之含鎢前驅物的數量。在一些實施例中，在後處理期間施加到第一導電層103之含鎢前驅物的脈衝時間可小於在形成第一導電層103期間施加到黏著層101之含鎢前驅物的脈衝時間。

在一些特定實施例中，還原劑與含鎢前驅物脈衝可短至小於1秒。在一個例子中，乙硼烷(B₂H₆)可以脈衝1秒，然後是1秒的清除，接著是1秒的六氟化鎢(WF₆)脈衝，然後就是2.5秒的清除。然後將該週期重複四次。

不受特定理論的限制，相信在乙硼烷脈衝之間引入六氟化鎢脈衝可幫助從第一導電層103的表面清除未反應的乙硼烷，否則這會促進微剝離的發生。

在一些實施例中，後處理可進行大約10秒到大約50秒，或大約10秒到大約30秒。較長的後處理時間(或持續時間)可能會導致乙硼烷分解，這對後續導電層的電阻率有不利影響。

在一些實施例中，可在形成第一導電層103之後執行一蝕刻製程以移除第一導電層103(若是有的話)在擴孔403之上端403TE處的懸垂。在一些實施例中，蝕刻製程可為一非等向性蝕刻製程。在一些實施例中，可在後處理之前執行蝕刻製程。在一些實施例中，蝕刻製程可在後處理之後執行。

圖10及圖11是剖視示意圖，例示本揭露一實施例之製備半導體元件1的部分流程。

請參考圖1、圖10及圖11，在步驟S17，一第一導電結構105可形成在第一導電層103上，以配置成一複合接觸結構100。

請參考圖10，一第一導電結構105可形成在第一導電層103上並完全填滿擴孔403。在一些實施例中，第一導電結構105可包含與第一導電層103(例如鎢)相同的材料。舉例來說，第一導電結構105的製作技術可包含物理氣相沉積、原子層沉積、分子層沉積、化學氣相沉積、原位自由基輔助沉積、金屬有機化學氣相沉積、分子束磊晶、噴濺、鍍覆、蒸鍍、離子束沉積、電子束沉積、雷射輔助沉積、化學溶液沉積或其任意組合。在本實施例中，第一導電結構105的製作技術包含化學氣相沉積(亦稱為第三化學氣相沉積)。

在一些實施例中，第三化學氣相沉積可包括一初始沉積步驟、多個沉積週期以及一大批步驟。第三化學氣相沉積的初始沉積步驟可採用與圖7所示之第二化學氣相沉積的初始沉積步驟類似的程序所執行，在此不再贅述。第三化學氣相沉積的沉積週期可按照與圖7所示之第二化學氣相沉積的沉積週期類似的程序所執行，在此不再贅述。第三化學氣相沉積的大批步驟可包括將含鎢前驅物與例如還原劑的一共反應物流動(或引入)到包括第一導電層103的中間半導體元件。第三化學氣相沉積之大批步驟的例示製程壓力可在大約10Torr與大約500Torr之間。第三化學氣相沉積之大批步驟的例示基底溫度可在大約250℃與大約495℃之間。舉例來說，第三化學氣相沉積之大批步驟的含鎢前驅物可為六氟化鎢、氯化鎢或六羰基鎢。舉例來說，第三化學氣相沉積之大批步驟的還原劑可為氫氣、矽烷、乙矽烷、肼、乙硼烷或鍺烷。藉由包括大批步驟而不是依賴於沉積週期，可在一更短的時間內填充擴孔403。

由於採用第二化學氣相沉積所形成的第一導電層103可在擴孔403的側壁上提供良好的覆蓋，因此後續形成的第一導電結構105可填滿擴孔403而不會形成一空隙。因此，可以形成具有改善之導電性的第一導電結構105。

在一些實施例中，第三化學氣相沉積之沉積週期的重複次數可小於第二化學氣相沉積之沉積週期的重複次數。在一些實施例中，第三化學氣相沉積之沉積週期的重複次數與第二化學氣相沉積之沉積週期的重複次數可相同或大致上相同。

在一些實施例中，第一導電結構105之鎢的晶粒尺寸可大於30nm、大於50nm、大於70nm、大於80nm、大於85nm或大於87nm。在一些實施例中，第一導電結構105可包括α相鎢。

請參考圖11，可執行一平坦化製程，例如化學機械研磨，直到第一介電層203的上表面203TS暴露為止，以移除多餘材料並提供一大致平坦表面給接下來的處理步驟。在平坦化製程之後，剩餘的黏著層101、剩餘的第一導電層103以及剩餘的第一導電結構105一起配置成複合接觸結構100。

應當理解，第一導電結構105的形狀可由擴孔403所決定，使得第一導電結構105可具有一瓶型剖面輪廓。舉例來說，第一導電結構105之中間部105MP的寬度W4可大於第一導電結構105之上部105TP的寬度W5或第一導電結構105之下部105BP的寬度W6。在一些實施例中，第一導電結構105之上部105TP的寬度W5與第一導電結構105之下部105BP的寬度W6可大致上相同。在一些實施例中，第一導電結構105之上部105TP的寬度W5與第一導電結構105之下部105BP的寬度W6可為不同。舉例來說，第一導電結構105之上部105TP的寬度W5可小於第一導電結構105之下部105BP的寬度W6。

由於本揭露該半導體元件之製備方法的設計，可藉由增加該第二化學氣相沉積製程之多個沉積週期的重複次數來改善側壁覆蓋率。此外，藉由對第一導電層103進行後處理，第一導電結構105可具有更大的晶粒尺寸以及改善的電阻率。

雖然已詳述本揭露及其優點，然而應理解可進行各種變化、取代與替代而不脫離申請專利範圍所定義之本揭露的精神與範圍。例如，可用不同的方法實施上述的許多製程，並且以其他製程或其組合替代上述的許多製程。

再者，本申請案的範圍並不受限於說明書中所述之製程、機械、製造、物質組成物、手段、方法與步驟之特定實施例。該技藝之技術人士可自本揭露的揭示內容理解可根據本揭露而使用與本文所述之對應實施例具有相同功能或是達到實質上相同結果之現存或是未來發展之製程、機械、製造、物質組成物、手段、方法、或步驟。據此，此等製程、機械、製造、物質組成物、手段、方法、或步驟包含於本申請案之申請專利範圍內。