TWI841176B - 具有輔助層的半導體元件及其製備方法 - Google Patents
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Abstract
本揭露提供一種半導體元件以及該半導體元件的製備方法。該半導體元件包括一第一基底；一電容器結構，設置在該第一基底上並包括一暴露部；一接觸結構，覆蓋在該暴露部上；一輔助層設置在該接觸結構與該暴露部之間；以及一接合結構，設置在該接觸結構上。該輔助層包括鍺或矽鍺。
Description
本申請案主張美國第17/864,468號專利申請案之優先權（即優先權日為「2022年7月14日」），其內容以全文引用之方式併入本文中。
本揭露關於一種半導體元件以及該半導體元件的製備方法。特別是有關於一種具有一輔助層的半導體元件以及具有該輔助層的該半導體元件的製備方法。
半導體元件使用在不同的電子應用，例如個人電腦、手機、數位相機，或其他電子設備。半導體元件的尺寸逐漸地變小，以符合計算能力所逐漸增加的需求。然而，在尺寸變小的製程期間，增加不同的問題，且如此的問題在數量與複雜度上持續增加。因此，仍然持續著在達到改善品質、良率、效能與可靠度以及降低複雜度方面的挑戰。
上文之「先前技術」說明僅提供背景技術，並未承認上文之「先前技術」說明揭示本揭露之標的，不構成本揭露之先前技術，且上文之「先前技術」之任何說明均不應作為本案之任一部分。
本揭露之一實施例提供一種半導體元件，包括一第一基底；一電容器結構，設置在該第一基底上並包括一暴露部；一接觸結構，覆蓋在該暴露部上；一輔助層，設置在該接觸結構與該暴露部之間；以及一接合結構，設置在該接觸結構上。該輔助層包括鍺或矽鍺。
本揭露之另一實施例提供一種半導體元件，包括一第一基底；一電容器結構，設置在該第一基底上並包括一暴露部；一接觸結構，覆蓋在該暴露部上；一輔助層，設置在該接觸結構與該暴露部之間；以及一貫穿基底通孔，設置在該接觸結構上。該輔助層包括鍺或矽鍺。
本揭露之另一實施例提供一種半導體元件的製備方法，包括提供一第一基底；依序將一下介電層、一第一介電層以及一上介電層堆疊在該第一基底上；形成一電容器結構在該第一基底上，以沿著該下介電層、該第一介電層以及該上該介電層設置，並從該上介電層朝上延伸；形成一第二介電層在該上介電層上；沿著該第二介電層形成一接觸開口，以暴露該電容器結構的一暴露部；選擇地形成一輔助層在該第二介電層與該上介電層上的該暴露部上；形成一接觸結構在該暴露部上以及在該接觸開口中；以及形成一接合結構在該接觸結構上。該輔助層包括鍺或矽鍺。
在一些實施例中，該暴露部包括基本上不含氧與氮的矽及/或鍺。
在一些實施例中，該第一介電層與該第二介電層包括相同材料。
在一些實施例中，該第一介電層主要由氧化矽所組成。
在一些實施例中，該下介電層與該上介電層包括相同材料。
在一些實施例中，該上介電層主要由氮化矽所組成。
在一些實施例中，該暴露部的一寬度對該接觸結構的一寬度的一比值介於大約0.3到大約0.7之間。
在一些實施例中，該暴露部的一高度對該接觸結構的一深度的一比值介於大約0.02到大約0.40之間。
在一些實施例中，選擇地形成該輔助層在該第二介電層與該上介電層上的該暴露部上則包括將一反應氣體引入到該接觸開口，且該反應氣體包括一鍺前驅物。
在一些實施例中，該鍺前驅物包括鍺烷、二鍺烷、異丁基鍺烷、氯鍺烷或二氯鍺烷其中的一種或多種。
由於本揭露該半導體元件的設計，藉由利用形成在該電容器結構的該暴露部上的該輔助層而可降低該電容器結構的電阻。因此，可進一步減少該電容器結構的暴露面積。結果，可以增加在該接觸結構到該電容器結構之間的疊對容許度(overlay window)，其增加設計規則的靈活性。
上文已相當廣泛地概述本揭露之技術特徵及優點，俾使下文之本揭露詳細描述得以獲得較佳瞭解。構成本揭露之申請專利範圍標的之其它技術特徵及優點將描述於下文。本揭露所屬技術領域中具有通常知識者應瞭解，可相當容易地利用下文揭示之概念與特定實施例可作為修改或設計其它結構或製程而實現與本揭露相同之目的。本揭露所屬技術領域中具有通常知識者亦應瞭解，這類等效建構無法脫離後附之申請專利範圍所界定之本揭露的精神和範圍。
以下描述了組件和配置的具體範例，以簡化本揭露之實施例。當然，這些實施例僅用以例示，並非意圖限制本揭露之範圍。舉例而言，在敘述中第一部件形成於第二部件之上，可能包含形成第一和第二部件直接接觸的實施例，也可能包含額外的部件形成於第一和第二部件之間，使得第一和第二部件不會直接接觸的實施例。另外，本揭露之實施例可能在許多範例中重複參照標號及/或字母。這些重複的目的是為了簡化和清楚，除非內文中特別說明，其本身並非代表各種實施例及/或所討論的配置之間有特定的關係。
此外，為易於說明，本文中可能使用例如「之下(beneath)」、「下面(below)」、「下部的(lower)」、「上方(above)」、「上部的(upper)」等空間相對關係用語來闡述圖中所示的一個元件或特徵與另一(其他)元件或特徵的關係。所述空間相對關係 用語旨在除圖中所繪示的取向外亦囊括元件在使用或操作中的不同取向。所述裝置可具有其他取向(旋轉90度或處於其他取向)且本文中所用的空間相對關係描述語可同樣相應地進行解釋。
應當理解，當形成一個部件在另一個部件之上(on)、與另一個部件相連(connected to)、及/或與另一個部件耦合(coupled to)，其可能包含形成這些部件直接接觸的實施例，並且也可能包含形成額外的部件介於這些部件之間，使得這些部件不會直接接觸的實施例。
應當理解，儘管這裡可以使用術語第一，第二，第三等來描述各種元件、部件、區域、層或區段(sections)，但是這些元件、部件、區域、層或區段不受這些術語的限制。相反，這些術語僅用於將一個元件、組件、區域、層或區段與另一個區域、層或區段所區分開。因此，在不脫離本發明進步性構思的教導的情況下，下列所討論的第一元件、組件、區域、層或區段可以被稱為第二元件、組件、區域、層或區段。
除非內容中另有所指，否則當代表定向(orientation)、布局(layout)、位置(location)、形狀(shapes)、尺寸(sizes)、數量(amounts)，或其他量測(measures)時，則如在本文中所使用的例如「同樣的(same)」、「相等的(equal)」、「平坦的(planar)」，或是「共面的(coplanar)」等術語(terms)並非必要意指一精確地完全相同的定向、布局、位置、形狀、尺寸、數量，或其他量測，但其意指在可接受的差異內，包含差不多完全相同的定向、布局、位置、形狀、尺寸、數量，或其他量測，而舉例來說，所述可接受的差異可因為製造流程(manufacturing processes)而發生。術語「大致地(substantially)」可被使用在本文中，以表現出此意思。舉例來說，如大致地相同的(substantially the same)、大致地相等的(substantially equal)，或是大致地平坦的(substantially planar)，為精確地相同的、相等的，或是平坦的，或者是其可為在可接受的差異內的相同的、相等的，或是平坦的，而舉例來說，所述可接受的差異可因為製造流程而發生。
在本揭露中，一半導體元件通常意指可藉由利用半導體特性(semiconductor characteristics)運行的一元件，而一光電元件(electro-optic device)、一發光顯示元件(light-emitting display device)、一半導體線路(semiconductor circuit)以及一電子元件(electronic device)，均包括在半導體元件的範疇中。
應當理解，在本揭露的描述中，上方(above)(或之上(up))對應Z方向箭頭的該方向，而下方(below)(或之下(down))對應Z方向箭頭的相對方向。
應當理解，「正在形成(forming)」、「已經形成(formed)」以及「形成(form)」的術語，可表示並包括任何產生(creating)、構建(building)、圖案化(patterning)、植入(implanting)或沉積(depositing)一元件(element)、一摻雜物(dopant)或一材料的方法。形成方法的例子可包括原子層沉積(atomic layer deposition)、化學氣相沉積(chemical vapor deposition)、物理氣相沉積(physical vapor deposition)、噴濺(sputtering)、旋轉塗佈(spin coating)、擴散(diffusing)、沉積(depositing)、生長(growing)、植入(implantation)、微影(photolithography)、乾蝕刻以及濕蝕刻，但並不以此為限。
應當理解，在本揭露的描述中，文中所提到的功能或步驟可發生不同於各圖式中之順序。舉例來說，連續顯示的兩個圖式實際上可以大致同時執行，或者是有時可以相反順序執行，其取決於所包含的功能或步驟。
圖1是流程示意圖，例示本揭露一實施例的半導體元件1A的製備方法10。圖2到圖11是剖視示意圖，例示本揭露一實施例製備半導體元件1A的流程。
參考圖1及圖2，在步驟S11，可提供第一基底111，一下介電層113、一第一介電層115以及一上介電層117可依序形成在第一基底111上。
請參考圖2，在一些實施例中，第一基底111可包括一塊狀半導體基底，其完全由至少一種半導體材料、多個裝置元件(為清楚起見圖未示)、多個介電層(為清楚起見圖未示)以及多個導電特徵(為清楚起見圖未示)所組成。舉例來說，塊狀半導體基底可包含一元素半導體，例如矽或鍺；一化合物半導體，例如矽鍺、碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦、銻化銦或其他III-V族化合物半導體或II-VI族化合物半導體；或是其組合。
在一些實施例中，第一基底111還可以包括一絕緣體上覆半導體結構，其由從下到上是由一處置基底、一絕緣體層以及一最上面的半導體材料層所組成。處置基底以及最上面的半導體材料層可以包含與上述塊狀半導體基底相同的材料。絕緣體層可為一結晶或非結晶介電材料，例如氧化物及/或氮化物。舉例來說，絕緣體層可為一介電氧化物，例如氧化矽。舉另一個例子，絕緣體層可為一介電氮化物，例如氮化矽或氮化硼。再舉另一個例子，絕緣體層可包括一介電氧化物與一介電氮化物的一堆疊，例如氧化矽與氮化矽或氮化硼以任何順序的一堆疊。絕緣體層可具有介於大約10nm與200nm之間的一厚度。
應當理解，術語「大約(about)」修飾成分(ingredient)、部件的一數量(quantity)，或是本揭露的反應物(reactant)，其表示可發生的數值數量上的變異(variation)，舉例來說，其經由典型的測量以及液體處理程序(liquid handling procedures)，而該液體處理程序用於製造濃縮(concentrates)或溶液(solutions)。再者，變異的發生可源自於應用在製造組成成分(compositions)或實施該等方法或其類似方式在測量程序中的非故意錯誤(inadvertent error)、在製造中的差異(differences)、來源(source)、或成分的純度(purity)。在一方面，術語「大約(about)」意指報告數值的10%以內。在另一方面，術語「大約(about)」意指報告數值的5%以內。在再另一方面，術語「大約(about)」意指報告數值的10、9、8、7、6、5、4、3、2或1%以內。
多個裝置元件可形成在第一基底111上。多個裝置元件111的一些部分可形成在第一基底111中。多個裝置元件可為電晶體，例如互補金屬氧化物半導體電晶體、金屬氧化物半導體場效電晶體、鰭式場效電晶體或類似物或其組合。
多個介電層可以形成在第一基底111上並覆蓋多個裝置元件。在一些實施例中，舉例來說，多個介電層可包含例如氧化矽、硼磷矽酸鹽玻璃、未摻雜的矽酸鹽玻璃、氟化矽酸鹽玻璃、低k介電材料或類似物或其組合。低k介電材料可具有一介電常數，其小於3.0或甚至小於2.5。在一些實施例中，低k介電材料可具有一介電常數，其小於2.0。多個介電層的製作技術可包含沉積製程，例如化學氣相沉積、電漿增強化學氣相沉積或類似製程。在沉積製程之後可執行平坦化製程以移除多餘材料並提供一大致平坦的表面給後續的處理步驟。
多個導電特徵可包括互連層、導電通孔以及導電襯墊。互連層可以彼此分開設置並且可以沿Z方向水平地設置在多個介電層中。在目前的實施例中，最上面的互連層可以指定為導電襯墊。導電通孔可以沿Z方向連接相鄰的互連層、相鄰的裝置元件與互連層以及相鄰的導電襯墊與互連層。在一些實施例中，導電通孔可以改善散熱並且可以提供結構支撐。在一些實施例中，舉例來說，多個導電特徵可包含鎢、鈷、鋯、鉭、鈦、鋁、釕、銅、金屬碳化物(例如碳化鉭、碳化鈦、碳化鉭鎂)、金屬氮化物(例如氮化鈦)、過渡金屬鋁化物或其組合。多個導電特徵可以在多個介電層的形成期間形成。
參考圖2，下介電層113可形成在第一基底111上。在一些實施例中，舉例來說，下介電層113可包含氮化矽、氮氧化矽、氧化氮化矽、碳氧化矽、碳氮氧化矽或其組合。下介電層113的製作技術可包含一沉積製程，例如化學氣相沉積、電漿增強化學氣相沉積、原子層沉積或其他可應用的沉積製程。在沉積製程之後可執行一平坦化製程以移除多餘材料並提供一大致平坦的表面給後續的處理步驟。在目前的實施例中，下介電層113包含氮化矽。在一些實施例中，下介電層113主要可由氮化矽所組成。
應當理解，在本揭露的描述中，氮氧化矽是指一物質，其含有矽、氮與氧，其中氧的比例大於氮的比例。氧化氮化矽是指一物質，其含有矽、氧與氮，其中氮的比例大於氧的比例。
應當理解，在本揭露的描述中，「大致上由」一種已識別材料「所組成」的一特徵在一原子基礎上包含大於95%、大於98%、大於99%或大於99.5% 的所述材料。
在一些實施例中，第一介電層115可形成在下介電層113上。在一些實施例中，第一介電層115可包含一材料，其具有相對於下介電層113的蝕刻選擇性。在一些實施例中，舉例來說，第一介電層115可以包含氧化矽、硼磷矽酸鹽玻璃、未摻雜矽酸鹽玻璃、氟化矽酸鹽玻璃、例如旋塗低k介電層或化學氣相沉積低k介電層的低k介電材料或其組合。在一些實施例中，第一介電層115可以包括例如一旋塗玻璃的一自平坦化材料或是例如SiLK
TM的一旋塗低k介電材料。自平坦化介電材料的使用可以避免執行一後續平坦化步驟的需要。在一些實施例中，舉例來說，舉例來說，第一介電層115的製作技術可包含一沉積製程，例如化學氣相沉積、電漿增強化學氣相沉積、蒸鍍或旋轉塗佈。在一些實施例中，可以執行例如化學機械研磨的平坦化製程以提供一大致平坦的表面給後續的處理步驟。在目前實施例中，第一介電層115包含氧化矽。在一些實施例中，第一介電層115主要可由氧化矽所組成。
請參考圖2，上介電層117可形成在第一介電層115上。在一些實施例中，上介電層117可包含與下介電層113相同的材料。在一些實施例中，舉例來說，上介電層117可包含氮化矽、氮氧化矽、氧化氮化矽、碳氧化矽、碳氮氧化矽或其組合。上介電層117的製作技術可包含一沉積製程，例如化學氣相沉積、電漿增強化學氣相沉積、原子層沉積或其他可應用的沉積製程。在沉積製程之後可執行一平坦化製程以移除多餘材料並提供一大致平坦的表面給後續的處理步驟。在目前實施例中，上介電層117包含氮化矽。在一些實施例中，上介電層117主要可由氮化矽所組成。
在一些實施例中，下介電層113、第一介電層115以及上介電層117可以稱為第一基底111的介電層的一部分。
請參考圖2，在一些實施例中，下介電層113的厚度T1可小於第一介電層115的厚度T2。在一些實施例中，第一介電層115的厚度T2可大於上介電層117的厚度T3。在一些實施例中，上介電層117的厚度T3與下介電層113的厚度T1可大致上相同。在一些實施例中，下介電層113的厚度T1與上介電層117的厚度T3可不相同。舉例來說，上介電層117的厚度T3可大於下介電層113的厚度T1。
請參考圖1及圖3，在步驟S13，一電容器結構121可形成在第一基底111上。
請參考圖3，可以沿著上介電層117、第一介電層115以及下介電層113而形成一電容器開口(為清楚起見圖未示)以暴露第一基底111的一部分。電容器結構121可形成在該電容器開口中且可經由第一基底111的對應的導電特徵而電性耦接到第一基底111的裝置元件。電容器結構121可以從上介電層117的上表面而突伸。在一些實施例中，電容器結構121可包括一底板(為了清楚起見圖未示)、一頂板(為了清楚起見圖未示)以及形成在底板與頂板之間的一絕緣層(為了清楚起見圖未示)。底板可經配置以電性耦接到第一基底111的裝置元件。絕緣層可經配置以電性絕緣底板與頂板。頂板可經配置以電性連接到一導電特徵，例如之後將說明的一接合結構150。
應當理解，在本揭露的描述中，位在沿維度Z的最高垂直位面的一元素(或一特徵)的一表面被稱為該元素(或該特徵)的一上表面。位在沿維度Z的最低垂直位面的一元素(或一特徵)的一表面被稱為該元素(或該特徵)的一下表面。
在一些實施例中，舉例來說，底板可包含摻雜多晶矽、摻雜多晶鍺、摻雜多晶矽鍺、鎢、鈷、鋯、鉭、鈦、鋁、釕、銅、金屬碳化物(例如碳化鉭、碳化鈦、碳化鉭鎂)、金屬氮化物(例如氮化鈦)、過渡金屬鋁化物或其組合。舉例來說，底板的製作技術可包含化學氣相沉積、物理氣相沉積、噴濺、類似製程或其他可應用的沉積製程。
在一些實施例中，絕緣層可共形地形成在底板上。在一些實施例中，舉例來說，絕緣層可包括一高k材料、一氧化物、一氮化物、一氮氧化物或其組合。高k材料可包括一含鉿材料。舉例來說，含鉿材料可為氧化鉿、氧化矽鉿、氮氧化矽鉿或其組合。在一些實施例中，舉例來說，高k材料可為氧化鑭、氧化鋁鑭、氧化鋯、氧化矽鋯、氮氧化矽鋯、氧化鋁或其組合。可選擇性地使用其他高k材料作為高k材料。在一些實施例中，絕緣層的製作技術可包含一沉積製程，例如原子層沉積、化學氣相沉積、電漿增強化學氣相沉積或其他可應用的沉積製程。
在一些實施例中，頂板可包含與底板相同的材料。在一些實施例中，舉例來說，頂板可為摻雜多晶矽、摻雜多晶鍺、摻雜多晶矽鍺、鎢、鈷、鋯、鉭、鈦、鋁、釕、銅、金屬碳化物(例如碳化鉭、碳化鈦、碳化鉭鎂)、金屬氮化物(例如氮化鈦)、過渡金屬鋁化物或其組合。在一些實施例中，頂板可包括基本上不含氧與氮的矽及/或鍺。如在這方面所使用的，「基本上不含氧與氮」的一特徵在原子的基礎上具有小於2%、小於1%或小於0.5%的氧與氮。在一些實施例中，頂板基本上由矽、鍺或矽鍺所組成。
在一些實施例中，舉例來說，頂板的製作技術可包含化學氣相沉積、物理氣相沉積、噴濺、類似製程或其他可應用的沉積製程。
在一些實施例中，電容器結構121可經配置而當作一去耦電容器或者可以經配置而當作一陣列電容器。
參考圖1及圖4到圖6，在步驟S15，一第二介電層119可形成在上介電層117上，可形成一接觸開口CO以暴露電容器結構121的一暴露部121E以及上介電層117的一部分，以及一輔助層131可形成在電容器結構121的暴露部121E上。
請參考圖4，第二介電層119可形成在上介電層117上。在一些實施例中，第二介電層119可以被稱為第一基底111的介電層的一部分。
在一些實施例中，第二介電層119可包含一材料，其具有相對於上介電層117的蝕刻選擇性。在一些實施例中，第二介電層119可包含與第一介電層115相同的材料。在一些實施例中，舉例來說，第二介電層119可包含氧化矽、硼磷矽酸鹽玻璃、未摻雜矽酸鹽玻璃、氟化矽酸鹽玻璃、例如旋塗低k介電層或化學氣相沉積低k介電層的低k介電材料，或其組合。在一些實施例中，第二介電層119可包括例如旋塗玻璃的一自平坦化材料或例如SiLK
TM的一旋塗低k介電材料。自平坦化介電材料的使用可以避免執行一後續平坦化步驟的需要。
在一些實施例中，舉例來說，第二介電層119的製作技術可包含一沉積製程，例如化學氣相沉積、電漿增強化學氣相沉積、蒸鍍或旋轉塗佈。在一些實施例中，可執行例如化學機械研磨的一平坦化製程以提供一大致平坦的表面給後續的處理步驟。在目前實施例中，第二介電層119包含氧化矽。在一些實施例中，第二介電層119基本上可由氧化矽所組成。
請參考圖4，在一些實施例中，第二介電層119的厚度T4與第一介電層115的厚度T2可大致相同。在一些實施例中，第二介電層119的厚度T4可大於第一介電層115的厚度T2。在一些實施例中，第二介電層119的厚度T4可大於下介電層113的厚度T1或上介電層117的厚度T3。
請參考圖4，一第一遮罩層311可形成在第二介電層119上。第一遮罩層311可以包括接觸開口CO的圖案。在一些實施例中，第一遮罩層311可為一光阻層。
請參考圖5，可以使用第一遮罩層311作為遮罩而進行一開口蝕刻製程以移除第二介電層119的一部分。在一些實施例中，在開口蝕刻製程期間，第二介電層119與第一遮罩層311的蝕刻率比可介於大約100：1與大約1.05：1之間、介於大約15：1與大約2：1之間、或介於大約10：1與大約2：1之間。在一些實施例中，在開口蝕刻製程期間，第二介電層119與電容器結構121的頂板的蝕刻率比可介於大約100：1與大約1.05：1之間、介於大約15：1與大約2：1之間、或介於大約10：1與大約2：1之間。在一些實施例中，在開口蝕刻製程期間，第二介電層119與上介電層117的蝕刻率比可介於大約100：1與大約1.05：1之間、介於大約15：1與大約2：1之間或介於大約10：1與大約2：1之間。在開口蝕刻製程之後，可移除第一遮罩層311。
請參考圖5，在開口蝕刻製程之後，可經由接觸開口CO而暴露電容器結構121的頂板的一角落。暴露的電容器結構121的頂板的角落可稱為暴露部121E。暴露部121E的寬度W1與電容器結構121的寬度W2的比率可在大約0.05與大約0.30之間。暴露部121E的高度H1與電容器結構121的高度H2的比率可在大約0.005與大約0.10之間。
請參考圖5，在一些實施例中，暴露部121E的寬度W1與接觸開口CO的寬度W3的比率可在大約0.3與大約0.7之間，或者在大約0.4與大約0.6之間。在一些實施例中，暴露部121E的高度H1與接觸開口CO的深度D1的比率可在大約0.02與大約0.40之間。
應當理解，在本揭露的描述中，術語「將在一第一特徵上的一層選擇性地沉積在一第二特徵上」或類似術語表示第一數量的該層沉積在該第一特徵上並且一第二數量的該層沉積在該第二特徵上，其中該層的第一數量大於該層的第二數量，或者沒有層沉積在該第二特徵上。沉積製程的選擇性可表示為生長速率的一倍數。舉例來說，如果一個表面的沉積速度比另一個表面快25倍的話，則該製程將描述為具有25:1或簡單的25的選擇性。在這方面，較高的比率表示更有選擇性的沉積製程。
在這方面所使用的術語「上方」並不意味著一個特徵在另一個特徵之上的一物理方向，而是一個特徵相對於另一個特徵的化學反應的熱力學或動力學性質的一關係。舉例來說，選擇性地將一鈷層沉積到在一介電表面上的一金屬表面上則意味著鈷層沉積在金屬表面上，而更少或沒有鈷層沉積在介電表面上；或者，相對於在介電表面上所形成鈷層，在金屬表面上形成一鈷層在熱力學或動力學上是有利的。
請參考圖6，輔助層131可以共形地且選擇性地沉積在上介電層117上方以及在第二介電層119上方的暴露部121E上。在一些實施例中，舉例來說，輔助層131可包含鍺。在一些實施例中，輔助層131可以包括大於或等於50％的鍺的一原子百分比。在此方面上，輔助層131可以描述為「富含鍺層」。在一些實施例中，在輔助層131中的鍺的原子百分比可大於或等於60%、大於或等於70%、大於或等於80%、大於或等於90%、大於或等於95%、大於或等於98%、大於或等於99%或者是大於或等於99.5%。換句話說，在一些實施例中，輔助層131主要由鍺所組成。在一些實施例中，輔助層131包括矽與鍺。換句話說，在一些實施例中，輔助層131可包括矽鍺。
在一些實施例中，輔助層131的製作技術可包含一沉積製程。在一些實施例中，沉積製程可包括一反應氣體，其包含一鍺前驅物及/或氫氣。在一些實施例中，鍺前驅物基本上可由鍺所組成。在一些實施例中，鍺前驅物可包括鍺烷、二鍺烷、異丁基鍺烷、氯鍺烷或二氯鍺烷中的一種或多種。在一些實施例中，氫氣可用作鍺前驅物的一載體或稀釋劑。在一些實施例中，反應氣體基本上可由鍺烷與氫氣所組成。在一些實施例中，反應氣體中鍺烷的莫爾百分比可在大約1%到大約50%的範圍內、在大約2%到大約30%的範圍內、或是在大約5%到大約20%的範圍內。
或者，在一些實施例中，反應氣體還可包括一含矽前驅物。在一些實施例中，含矽前驅物可包括矽烷、聚矽烷或鹵基矽烷中的一種或多種。就此而言，「聚矽烷」是具有通式Si
nH2
n+2的一物質，其中n為2到6。此外，「鹵基矽烷」是具有通式Si
aX
bH2
a+2-b的一物質，其中X是鹵素，a是1到6，b是1到2a+2。在一些實施例中，含矽前驅物包括SiH
4、Si
2H
6、Si
3H
8、Si
4H
10、SiCl
4或SiH
2Cl
2中的一種或多種。
在一些實施例中，在沉積製程期間可保持待沉積的中間半導體元件的溫度。該溫度可稱為基底溫度。在一些實施例中，基底溫度可在大約300°C與大約800°C之間、大約400°C與大約800°C之間、大約500°C與大約800°C之間、大約250°C與大約600°C之間、大約400°C與大約600°C之間，或大約500°C與大約600°C之間的範圍內。在一些實施例中，基底溫度可為大約540°C。
在一些實施例中，可以在沉積製程期間保持用於沉積輔助層131的處理腔室的壓力。在一些實施例中，壓力保持在大約1Torr與大約300Torr之間、大約10Torr與大約300Torr之間、大約50Torr與大約300Torr之間、大約100Torr與大約300Tor之間、大約200Torr與大約300Torr之間，或是大約1Torr與大約20Torr之間的範圍內。在一些實施例中，壓力可維持在大約13Torr。
在一些實施例中，沉積的選擇性可大於或等於5、大於或等於10、大於或等於20、大於或等於30或大於或等於50。在一些實施例中，在上介電層117與第二介電層119上所觀察到的沉積之前，輔助層131可在暴露部121E上沉積到一厚度。在一些實施例中，在5nm的輔助層131沉積在上介電層117與第二介電層119上之前，大於50nm、大於100nm、大於150nm、大於200nm或大於250nm的輔助層131可沉積在暴露部121E上。
請參考圖1及圖7至圖9，在步驟S17中，一接觸結構140可形成在接觸開口CO中。
請參考圖7，一層阻障材料321可共形地形成在第二介電層119上、字元線溝槽501中以及暴露部121E上。在一些實施例中，舉例來說，該層阻障材料321的製作技術可包含原子層沉積。該層阻障材料321可以避免接觸導電層143中的金屬離子擴散到第二介電層119中，並且可以改善第二介電層119與接觸導電層143之間的附著力，導電層143將在後面進行說明。在一些實施例中，舉例來說，阻障材料321可包括氮化鈦。在一些實施例中，該層阻障材料321可包括一柱狀晶粒結構。
請參考圖8，一成核層323-1可共形地形成在阻障材料層321上並且一塊體層323-3可形成在成核層323-1上，其中成核層323-1與塊體層323-3一起配置成一層填充材料323。
請參考圖8，成核層323-1與塊體層323-3可包括鎢。鎢在積體電路元件的動態隨機存取記憶體類型中的閘極電極與字元線以及位元線中可能特別有用，因為在隨後的高溫製程期間其具有熱穩定性，其中製程溫度可能達到900°C或更高。此外，鎢是一高折射率材料，其具有良好的抗氧化性以及較低的電阻率。
在一些實施例中，成核層323-1可為一薄共形層，用於促進隨後在其上所形成一塊體材料(意即塊體層323-3)。符合下面的阻障材料層321對於支持高品質沉積而言可能是關鍵的。在一些實施例中，成核層323-1的製作技術可包括一脈衝成核層方法。
在脈衝成核層方法中，反應物脈衝(例如還原劑或前驅物)可以依序注入並從反應腔室中清除，通常藉由反應物之間的一清除氣體的一脈衝。一第一反應物可被吸附到基底(例如阻障材料層321)上，可用於與下一反應物進行反應。該製程以一週期方式重複，直到達到期望的厚度。應當理解，脈衝成核層方法通常可以藉由其更高的操作壓力範圍(大於1Torr)與其更高的每一週期的生長速率(每一週期大於1個單層膜生長)而與原子層沉積區別。脈衝成核層方法期間的腔室壓力可在大約1Torr到大約400Torr的範圍內。
在一些實施例中，舉例來說，形成成核層323-1的反應物可為一含矽還原劑以及一含鎢前驅物。該層阻障材料321初始可暴露在含矽還原劑，然後暴露在含鎢前驅物以形成成核層323-1。暴露在含矽還原劑以及含鎢前驅物可定義為一個週期並且可被重複直到獲得期望的成核層323-1的厚度為止。
已發現矽烷以及相關化合物能很好地吸附在某些積體電路應用中用作阻障層材料的金屬氮化物表面，例如氮化鈦以及氮化鎢。任何合適的矽烷或矽烷衍生物可用作含矽還原劑，包括矽烷的有機衍生物。通常理解的是，矽烷以一自限方式吸附在基底表面上以產生名義上的一單層矽烷物質。因此，吸附物質的數量在很大程度上與矽烷用量無關。
在一些實施例中，在暴露在含矽還原劑期間的基底溫度可在大約200℃與大約475℃之間、在大約300℃與大約400℃之間、或大約300℃。在一些實施例中，在暴露在含矽還原劑期間的腔室壓力可在大約1Torr與大約350Torr託之間或固定在大約40Torr。曝光時間(或脈衝時間)可能會部分取決於劑量以及腔室條件。在一些實施例中，暴露該層阻障材料321直到表面被至少一飽和的矽烷物質層充分且均勻地覆蓋。在一些實施例中，可單獨提供含矽還原劑。在一些實施例中，含矽還原劑可與例如氬或氬-氫混合物的一載體氣體一起提供。
在一些實施例中，一旦該層阻障材料321被矽烷物質充分覆蓋，就可以停止含矽還原劑的流動。可執行一清除製程以清除該層阻障材料321的表面附近的殘餘氣體反應物。可以用例如氬氣、氫氣、氮氣或氦氣的一載體氣體來執行清除製程。
在一些實施例中，含鎢前驅物可包括六氟化鎢、六氯化鎢或六羰基鎢。在一些實施例中，含鎢前驅物可包括不含氟的有機金屬化合物，例如MDNOW(甲基環戊二烯基-二羰基亞硝酰基-鎢)以及EDNOW(乙基環戊二烯基-二羰基亞硝酰基-鎢)。在一些實施例中，可在稀釋氣體中提供有含鎢前驅物，其伴隨有例如氬氣、氮氣、氫氣或其組合的氣體。
在一些實施例中，在暴露在含鎢前驅物期間的基底溫度可在大約200℃與大約475℃之間、在大約300℃與大約400℃之間、或大約300℃。在一些實施例中，在暴露在含鎢前驅物期間的腔室壓力可在大約1Torr與大約350Torr之間。含鎢前驅物劑量與基底暴露時間(或脈衝時間)將根據許多因素而變化。通常，可以進行曝光直到吸附的矽烷物質藉由與含鎢前驅物的反應而充分消耗以產生成核層323-1。此後，可以停止含鎢前驅物的流動，並且可以用例如氬氣、氫氣、氮氣或氦氣的一載體氣體執行一清除製程。
或者，在一些實施例中，舉例來說，形成成核層323-1的反應物可為一含硼還原劑以及含鎢前驅物。初始時，該層阻障材料321可暴露在含硼還原劑，然後暴露在含鎢前驅物以形成成核層323-1。暴露在含硼還原劑與含鎢前驅物可定義為一個週期並且可被重複直到獲得期望的成核層323-1的厚度為止。
在一些實施例中，舉例來說，含硼還原劑可為硼烷、乙硼烷、三硼烷或與氫的滷化硼(例如BF
3、BCl
3)。含鎢前驅物可為與上述含鎢前驅物類似的材料，在此不再贅述。在一些實施例中，在稀釋氣體中可提供有含硼還原劑，伴隨有例如氬氣、氮氣、氫氣、矽烷或其組合的氣體。舉例來說，乙硼烷可由一稀釋來源所提供(例如5%乙硼烷與95%氮氣)。在一些實施例中，在暴露在含硼還原劑期間的基底溫度可以在大約200℃與大約475℃之間、在大約300℃與大約400℃之間、或大約300℃。在一些實施例中，在暴露在含硼還原劑期間的腔室壓力可在大約1Torr與大約350Tor之間。在一些實施例中，一旦含硼還原劑沉積到足夠的厚度，就可以停止含硼還原劑的流動。可以用例如氬氣、氫氣、氮氣或氦氣的一載體氣體來執行一清除製程。
在暴露在含硼還原劑之後，然後中間半導體元件可暴露在含鎢前驅物。該製程類似於暴露在含矽還原劑之後暴露在含鎢前驅物的製程，在此不再贅述。
在一些實施例中，可在形成成核層323-1之前使用暴露在含硼還原劑與含鎢前驅物對該層阻障材料321進行一預先處理。該預先處理可以包括乙硼烷。
在一些實施例中，例示的資料揭示乙硼烷基的成核層323-1可在形成成核層323-1的初始階段產生具有更大晶粒尺寸的鎢。相反，矽烷基的成核層323-1可在形成成核層323-1的初始階段產生具有較小晶粒尺寸的鎢。意即，在矽烷基的成核層323-1上所形成的沉積塊體層323-3可具有較少或沒有缺陷，例如縫隙與空隙。
或者，成核層323-1的製作技術可包含依序暴露在含矽還原劑、含鎢前驅物、含硼還原劑以及含鎢前區鎢。暴露的四個步驟可定義為一個週期。可以重複整個四步驟的週期以形成具有期望厚度的成核層323-1。在該製程的一實施例中，該週期的前兩個步驟(依序暴露在含矽還原劑與含鎢前驅物)可在與含硼還原劑接觸之前重複一次或多次。在另一個實施例中，該週期的最後兩個步驟(依序暴露在含硼還原劑與含鎢前驅物)可在前兩個步驟完成後重複一次或多次。
或者，在一些實施例中，舉例來說，形成成核層323-1的反應物可為一含鍺還原劑與含鎢前驅物。初始時，該層阻障材料321可暴露在含鍺還原劑，然後暴露在含鎢前驅物以形成成核層323-1。在一些實施例中，含鍺還原劑可為一鍺烷，例如Ge
nH
n+4、Ge
nH
n+6、Ge
nH
n+8與Ge
nH
m，其中n為1到10的整數，且n為不同於m的整數。舉例來說，亦可使用其他含鍺化合物，例如烷基鍺、烷基鍺、氨基鍺、碳鍺與鹵鍺。含鎢前驅物可類似於上述含鎢前驅物的材料，在此不再贅述。
用於形成成核層323-1的例示製程可如下所示。
首先，圖7所示的中間半導體元件可在氫氣環境中暴露在含鍺還原劑的脈衝以在該層阻障材料321上形成一鍺層。在一些實施例中，氫與含鍺還原劑的比率可為大約10：1、大約50：1、大約70：1或大約100：1。氫的存在可降低每一個週期的沉積的厚度，以及降低沉積的塊體層323-3的電阻率。
在一些實施例中，可使用一種或多種額外的還原劑的脈衝，例如含硼或含矽還原劑的脈衝。額外的還原劑可與含鍺還原劑依序或同時脈衝。在一些實施例中，脈衝之間的間隔時間暫停可在大約0.5秒與大約5秒之間。在一些實施例中，含鍺還原劑的脈衝可為可選擇的，可以僅使用含硼或含矽還原劑的脈衝。
在一些實施例中，脈衝的持續時間(或脈衝時間)可在大約0.25秒與大約30秒之間、在大約0.25秒與大約5秒之間、或在大約0.5秒與大約3秒之間。該脈衝可能足以使該層阻障材料321的表面飽和或過飽和。在一些實施例中，可以使用一載體氣體，例如氬氣、氦氣或氮氣。在一些實施例中，可執行一可選擇的清除製程以清除仍處於氣相且未吸附到該層阻障材料321的表面的過量含鍺還原劑。可以藉由使惰性氣體在固定壓力下流動，藉此降低腔室的壓力並在開始另一次氣體暴露之前對腔室重新加壓來進行清除製程。
接下來，中間半導體元件可以暴露在含鎢前驅物的脈衝。含鎢前驅物與沈積的鍺層進行反應以形成元素鎢。在一些實施例中，脈衝的持續時間(或脈衝時間)可在大約0.25秒與大約30秒之間、在大約0.25秒與大約5秒之間、或在大約0.5秒與大約3秒之間。該脈衝可能足以與該層阻障材料321表面上的反應位點反應，其中鍺吸附在表面上。在一些實施例中，脈衝之間的間隔時間暫停可在大約0.5秒與大約5秒之間。
在一些實施例中，可以使用一載體氣體，例如氬氣、氦氣或氮氣。在一些實施例中，可在氫氣環境中進行暴露在含鎢前驅物。在一些實施例中，可執行可選擇的清除製程以清除仍處於氣相中的過量含鎢前驅物，其未與吸附到該層阻障材料321的表面上的鍺進行反應。可以藉由使惰性氣體在固定壓力下流動，藉此降低腔室的壓力並在開始另一次氣體暴露之前對腔室重新加壓來進行清除製程。
最後，可以重複暴露在含鍺還原劑與含鎢前驅物的脈衝，直到在該層阻障材料321的表面上沉積一期望厚度的成核層323-1為止。每一次重複暴露在含鍺還原劑與含鎢前驅物的脈衝可稱為一個週期。
在一些實施例中，含鍺還原劑與含鎢前驅物暴露在脈衝的順序可以顛倒，使得首先對含鎢前驅物進行脈衝。
請參考圖8，塊體層323-3可形成在成核層323-1上並且完全填充接觸開口CO。舉例來說，塊體層323-3的製作技術可包含物理氣相沉積、原子層沉積、分子層沉積、化學氣相沉積、原位自由基輔助沉積、金屬有機化學氣相沉積、分子束磊晶、噴濺、電鍍、蒸鍍、離子束沉積、電子束沉積、雷射輔助沉積、化學溶液沉積或其任意組合。
舉例來說，使用化學氣相沉積的塊體層323-3的沉積可以包括使一含鎢前驅物與例如一還原劑的一共反應物而流動(或引入)到包括成核層323-1的中間半導體元件。例示的製程壓力可在大約10Torr與大約500Torr之間。例示的基底溫度可在大約250℃與大約495℃之間。舉例來說，含鎢前驅物可為六氟化鎢、氯化鎢或六羰基鎢。舉例來說，還原劑可以是例如氫氣、矽烷、乙矽烷、肼、乙硼烷或鍺烷。
在一些實施例中，塊體層323-3的鎢的晶粒尺寸可大於30nm、大於50nm、大於70nm、大於80nm、大於85nm或大於87nm。在一些實施例中，塊體層323-3可以包括α相的鎢。
參考圖9，可以執行一平坦化製程，例如化學機械研磨，直到暴露第二介電層119的上表面為止，以移除多餘的材料，並提供一大致平坦表面給接續的處理步驟。在平坦化製程之後，剩餘的該層阻障材料321可變成在接觸開口CO中與電容器結構121的暴露部分121E上的接觸阻障層141。剩餘的成核層323-1可變成在接觸阻障層141上的一成核部143-1。剩餘的塊體層323-3可變成在成核部143-1上的一塊體部143-3並完全填充接觸開口CO。成核部143-1與塊體部143-3一起配置成在接觸阻障層141上的接觸導電層143。接觸導電層143可以完全填充接觸開口CO。接觸阻障層141與接觸導電層143一起配置成接觸結構140。
參考圖9，接觸結構140的尺寸可以由接觸開口CO所確定。也就是說，接觸結構140亦可以具有寬度W3與深度D1。在一些實施例中，暴露部121E的寬度W1與接觸結構140的寬度W3的比率可在大約0.3與大約0.7之間，或在大約0.4與大約0.6之間。在一些實施例中，暴露部121E的高度H1與接觸結構140的深度D1的比率可在大約0.02與大約0.40之間。
參考圖1、圖10及圖11，在步驟S19，一接合結構150可形成在接觸結構140上。
請參考圖10，一層第一導電材料325可形成在第二介電層119上。在一些實施例中，舉例來說，第一導電材料325可為鎢、鈷、鋯、鉭、鈦、鋁、釕、銅、金屬碳化物(例如碳化鉭、碳化鈦、碳化鉭鎂)、金屬氮化物(例如氮化鈦)、過渡金屬鋁化物或其組合。在目前實施例中，第一導電材料325為鈦。在一些實施例中，舉例來說，該層第一導電材料325的製作技術可包含化學氣相沉積、物理氣相沉積、噴濺、電鍍或無電鍍覆。
請參考圖10，一層第二導電材料327可形成在該層第一導電材料325上。在一些實施例中，舉例來說，第二導電材料327可為金屬合金(例如鋁銅合金)、銅、鋁或其他可應用的導電材料。在目前實施例中，第二導電材料327為鋁銅合金。在一些實施例中，舉例來說，該層第二導電材料327的製作技術可包含物理氣相沉積、噴濺、電鍍、無電鍍覆或其他可應用的製程。
請參考圖10，一層第三導電材料329可形成在該層第二導電材料327上。在一些實施例中，舉例來說，第三導電材料329可為鎢、鈷、鋯、鉭、鈦、鋁、釕、銅、金屬碳化物(例如碳化鉭、碳化鈦、碳化鉭鎂)、金屬氮化物(例如氮化鈦)、過渡金屬鋁化物或其組合。在本實施例中，第三導電材料329為氮化鈦。在一些實施例中，舉例來說，該層第三導電材料329的製作技術可包含化學氣相沉積、物理氣相沉積或其他可應用的沉積製程。
請參考圖10，一第二遮罩層313可形成在該層第三導電材料329上。第二遮罩層313可具有接合結構150的圖案。在一些實施例中，第二遮罩層313可為一光阻層。
請參考圖11，可以執行一蝕刻製程以移除部分第一導電材料325、部分第二導電材料327以及部分第三導電材料329。在一些實施例中，在蝕刻製程期間，第一導電材料325與第二遮罩層313的蝕刻率比可在大約100:1與大約1.05:1之間、在大約15:1與大約2:1之間或在大約10:1與大約2:1之間。在一些實施例中，在蝕刻製程期間，第二導電材料327與第二遮罩層313的蝕刻率比可在大約100:1與大約1.05:1之間、在大約15:1與大約2:1之間或在大約10:1與大約2:1之間。在一些實施例中，在蝕刻製程期間，第三導電材料329與第二遮罩層313的蝕刻速比可在大約100:1與大約1.05:1之間、在大約15:1與大約2:1之間或在大約10:1與大約為2:1之間。
請參考圖10，在蝕刻製程之後，剩餘的第一導電材料325可變成一下導電層151。剩餘的第二導電材料327可以變成中間導電層153。剩餘的第三導電材料329可以變成上導電層155。下導電層151、中間導電層153以及上導電層155一起配置成接合結構150。在一些實施例中，接合結構150的寬度W4可以大於接觸結構140的寬度W3。
藉由使用形成在電容器結構121的暴露部121E上的輔助層131，可以降低電容器結構121的電阻。結果，可以進一步縮減電容器結構121的暴露面積，這表明可以增加接觸結構140與電容器結構121之間的覆蓋窗口。
圖12到圖15是剖視示意圖，例示本揭露另一實施例製備半導體元件1B的流程。
請參考圖12，可提供一第二基底211。在一些實施例中，第二基底211可包括一塊狀半導體基底，其完全由至少一種半導體材料所組成。舉例來說，塊狀半導體基底可包含一元素半導體，例如矽或鍺；一化合物半導體，例如矽鍺、碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦、銻化銦或其他III-V族化合物半導體或II-VI族化合物半導體；或是其組合。
請參考圖12，一通孔開口VO可形成在第二基底211中。一絕緣層221可共形地形成在第二基底211上以及在通孔開口VO中。在一些實施例中，舉例來說，絕緣層221可包含氧化矽、氮化矽、氮氧化矽或四乙氧基矽烷。絕緣層221可具有在大約50nm與大約200nm之間的一厚度。或者，在一些實施例中，舉例來說，絕緣層221可包含聚對二甲苯(parylene)、環氧樹脂或聚對二甲苯(poly(p-xylene))。絕緣層221可以具有在大約1μm與大約5μm之間的一厚度。絕緣層221可以確保後面將要說明的填充層229是電性隔離的。
請參考圖12，一阻障層223可共形地形成在絕緣層221上以及在通孔開口VO中。舉例來說，阻障層223可包含鉭、氮化鉭、鈦、氮化鈦、錸、硼化鎳或氮化鉭/鉭雙層。阻障層223可抑制填充層229的導電材料的擴散。阻障層223的製作技術可包含沉積製程，例如物理氣相沉積、原子層沉積、化學氣相沉積、噴濺或其他可應用的沉積製程。
請參考圖12，一黏著層225可共形地形成在阻障層223上。黏著層225可電性耦接到阻障層223。舉例來說，黏著層225可包含鈦、鉭、鈦鎢或氮化錳。黏著層225可改善稍後將說明的一晶種層227與阻障層223之間的一黏著力。黏著層225可具有在大約5nm與大約50nm之間的一厚度。黏著層225的製作技術可包含一沉積製程，例如物理氣相沉積、原子層沉積、化學氣相沉積、噴濺或其他可應用的沉積製程。
請參考圖12，晶種層227可共形地形成在黏著層225上。晶種層227可電性耦接到黏著層225。晶種層227可具有在大約10nm與大約40nm之間的一厚度。舉例來說，晶種層227可包含銅或釕。晶種層227的製作技術可包含一沉積製程，例如物理氣相沉積、原子層沉積、化學氣相沉積、噴濺或其他可應用的沉積製程。在藉由一電鍍製程形成填充層229期間，晶種層227可以降低通孔開口VO的電阻率。
請參考圖12，填充層229可形成在晶種層227上並且完全填充通孔開口VO。舉例來說，填充層229可包含銅。填充層229的製作技術可包含使用一電鍍液的一電鍍製程。電鍍液可包括硫酸銅、甲烷磺酸銅、葡萄糖酸銅、氨基磺酸銅、硝酸銅、磷酸銅或氯化銅。電鍍液的pH值可在大約2與大約6之間或在大約3與大約5之間。電鍍製程的製程溫度可保持在大約40℃與大約75℃之間或大約50℃與大約70℃之間。
在一些實施例中，電鍍液可包括促進劑、抑制劑或均勻劑。促進劑可包括一極性硫、氧或氮官能基，其有助於提高沉積速率並可促進緻密成核。促進劑可以低濃度存在，例如在大約0與大約200ppm之間。抑制劑是降低電鍍速率的添加劑並且通常以較高濃度存在於電鍍浴中，例如在大約5ppm與大約1000ppm之間。抑制劑可為具有高分子量的聚合物表面活性劑，例如聚乙二醇。
抑制劑可藉由吸附在表面上並形成銅離子的阻障層以減慢沉積速率。由於其大尺寸與低擴散率，抑制劑不太可能到達通孔開口VO的下部。因此，大部分抑制作用可能發生在通孔開口VO的上部，有助於減少填充材料(例如銅)的過載並避免通孔開口VO「關閉」。
均勻劑可用於改善填充效能，降低表面粗糙度，並防止通孔開口VO上部的銅沉積。均勻劑可以小濃度存在，例如在大約1ppm與大約100ppm之間。舉例來說，均勻劑可為3-巰基-1-丙磺酸鹽(3-mercapto-1-propanesulfonate)、(3-磺丙基)二硫化物((3-sulfopropyl) disulfide)或3,3-硫代雙(1-丙磺酸鹽)(3,3-thiobis (1-propanesulfonate))。
請參考圖13，可以執行例如化學機械研磨的一平坦化製程，直到暴露第二基底211的上表面為止，以移除多餘的材料，提供一大致平坦表面給接續的處理步驟。在平坦化製程之後，絕緣層221、阻障層223、黏著層225、晶種層227以及填充層229一起配置成一貫穿基底通孔220。
請參考圖14，可以執行一薄化製程以從下表面移除第二基底211的一部分。薄化製程通常可以使用一平坦化製程，例如化學機械研磨、一旋轉濕蝕刻技術或是一研磨製程。在一些實施例中，在薄化製程期間被移除的第二基底211的部分應該足以暴露貫穿基底通孔220的一下部。
請參考圖15，可提供類似於圖2到圖9所示的製程來製造中間半導體元件，且在此不再重複其描述。包括貫穿基底通孔220的第二基底211可以接合到第二介電層119上。貫穿基底通孔220與接觸結構140可以電性連接。在一些實施例中，包括貫穿基底通孔220的第二基底211可經配置以為一中介層而將接觸結構140電性耦接到形成在第二基底211上的另一導電特徵。
本揭露之一實施例提供一種半導體元件，包括一第一基底；一電容器結構，設置在該第一基底上並包括一暴露部；一接觸結構，覆蓋在該暴露部上；一輔助層，設置在該接觸結構與該暴露部之間；以及一接合結構，設置在該接觸結構上。該輔助層包括鍺或矽鍺。
本揭露之另一實施例提供一種半導體元件，包括一第一基底；一電容器結構，設置在該第一基底上並包括一暴露部；一接觸結構，覆蓋在該暴露部上；一輔助層，設置在該接觸結構與該暴露部之間；以及一貫穿基底通孔，設置在該接觸結構上。該輔助層包括鍺或矽鍺。
本揭露之另一實施例提供一種半導體元件的製備方法，包括提供一第一基底；依序將一下介電層、一第一介電層以及一上介電層堆疊在該第一基底上；形成一電容器結構在該第一基底上，以沿著該下介電層、該第一介電層以及該上該介電層設置，並從該上介電層朝上延伸；形成一第二介電層在該上介電層上；沿著該第二介電層形成一接觸開口，以暴露該電容器結構的一暴露部；選擇地形成一輔助層在該第二介電層與該上介電層上的該暴露部上；形成一接觸結構在該暴露部上以及在該接觸開口中；以及形成一接合結構在該接觸結構上。該輔助層包括鍺或矽鍺。
由於本揭露該半導體元件的設計，藉由利用形成在電容器結構121的暴露部121E上的輔助層131而可降低電容器結構121的電阻。因此，可進一步減少電容器結構121的暴露面積。結果，可以增加在接觸結構140到電容器結構121之間的疊對容許度(overlay window)，其增加設計規則的靈活性。
雖然已詳述本揭露及其優點，然而應理解可進行各種變化、取代與替代而不脫離申請專利範圍所定義之本揭露的精神與範圍。例如，可用不同的方法實施上述的許多製程，並且以其他製程或其組合替代上述的許多製程。
再者，本申請案的範圍並不受限於說明書中所述之製程、機械、製造、物質組成物、手段、方法與步驟之特定實施例。該技藝之技術人士可自本揭露的揭示內容理解可根據本揭露而使用與本文所述之對應實施例具有相同功能或是達到實質上相同結果之現存或是未來發展之製程、機械、製造、物質組成物、手段、方法、或步驟。據此，此等製程、機械、製造、物質組成物、手段、方法、或步驟包含於本申請案之申請專利範圍內。
10:製備方法
1A:半導體元件
1B:半導體元件
111:第一基底
113:下介電層
115:第一介電層
117:上介電層
119:第二介電層
121:電容器結構
121E:暴露部
131:輔助層
140:接觸結構
141:接觸阻障層
143:接觸導電層
143-1:成核部
143-3:塊體部
150:接合結構
151:下導電層
153:中間導電層
155:上導電層
211:第二基底
220:貫穿基底通孔
221:絕緣層
223:阻障層
225:黏著層
227:晶種層
229:填充層
311:第一遮罩層
313:第二遮罩層
321:阻障材料
323:填充材料
323-1:成核層
323-3:塊體層
325:第一導電材料
327:第二導電材料
329:第三導電材料
501:字元線溝槽
CO:接觸開口
D1:深度
H1:高度
H2:高度
S11:步驟
S13:步驟
S15:步驟
S17:步驟
S19:步驟
T1:厚度
T2:厚度
T3:厚度
T4:厚度
VO:通孔開口
W1:寬度
W2:寬度
W3:寬度
W4:寬度
Z:方向
當與附圖一起閱讀時，從以下詳細描述中可以最好地理解本揭露的各方面。應當理解，根據業界的標準慣例，各種特徵並非按比例繪製。事實上，為了清楚討論，可以任意增加或減少各種特徵的尺寸。
圖1是流程示意圖，例示本揭露一實施例的半導體元件的製備方法。
圖2到圖11是剖視示意圖，例示本揭露一實施例製備半導體元件的流程。
圖12到圖15是剖視示意圖，例示本揭露另一實施例製備半導體元件的流程。
1A:半導體元件
111:第一基底
113:下介電層
115:第一介電層
117:上介電層
119:第二介電層
121:電容器結構
121E:暴露部
131:輔助層
140:接觸結構
141:接觸阻障層
143:接觸導電層
143-1:成核部
143-3:塊體部
150:接合結構
151:下導電層
153:中間導電層
155:上導電層
CO:接觸開口
W3:寬度
W4:寬度
Z:方向
Claims (20)
- 一種半導體元件，包括：一第一基底；一電容器結構，設置在該第一基底上並包括一暴露部；一接觸結構，覆蓋在該暴露部上；一輔助層，設置在該接觸結構與該暴露部之間；以及一接合結構，設置在該接觸結構上；其中該輔助層包括鍺或矽鍺。
- 如請求項1所述之半導體元件，其中該暴露部包括基本上不含氧與氮的矽及/或鍺。
- 如請求項2所述之半導體元件，還包括一第一介電層、一上介電層以及一第二介電層，該第一介電層設置在該第一基底上，該上介電層設置在該第一介電層上，該第二介電層設置在該上介電層上；其中該電容器結構沿著該第一介電層與該上介電層設置，並朝上延伸到該第二介電層；其中該接觸結構設置在該第二介電層中。
- 如請求項3所述之半導體元件，其中該第一介電層與該第二介電層包括相同材料。
- 如請求項4所述之半導體元件，其中該第一介電層主要由氧化矽所組成。
- 如請求項5所述之半導體元件，還包括一下介電層，設置在該第一基底與該第一介電層之間。
- 如請求項6所述之半導體元件，其中該下介電層與該上介電層包括相同材料。
- 如請求項7所述之半導體元件，其中該上介電層主要由氮化矽所組成。
- 如請求項8所述之半導體元件，其中該暴露部的一寬度對該接觸結構的一寬度的一比值介於大約0.3到大約0.7之間。
- 如請求項9所述之半導體元件，其中該暴露部的一高度對該接觸結構的一深度的一比值介於大約0.02到大約0.40之間。
- 一種半導體元件，包括：一第一基底；一電容器結構，設置在該第一基底上並包括一暴露部；一接觸結構，覆蓋在該暴露部上；一輔助層，設置在該接觸結構與該暴露部之間；以及 一貫穿基底通孔，設置在該接觸結構上；其中該輔助層包括鍺或矽鍺。
- 如請求項11所述之半導體元件，其中該暴露部包括基本上不含氧與氮的矽及/或鍺。
- 如請求項12所述之半導體元件，還包括一第一介電層、一上介電層以及一第二介電層，該第一介電層設置在該第一基底上，該上介電層設置在該第一介電層上，該第二介電層設置在該上介電層上；其中該電容器結構沿著該第一介電層與該上介電層設置，並朝上延伸到該第二介電層；其中該接觸結構設置在該第二介電層中。
- 如請求項13所述之半導體元件，其中該第一介電層與該第二介電層包括相同材料。
- 如請求項14所述之半導體元件，其中該第一介電層主要由氧化矽所組成。
- 如請求項15所述之半導體元件，還包括一下介電層，設置在該第一基底與該第一介電層之間。
- 如請求項16所述之半導體元件，其中該下介電層與該上介電層包括 相同材料。
- 如請求項17所述之半導體元件，其中該上介電層主要由氮化矽所組成。
- 如請求項18所述之半導體元件，其中該暴露部的一寬度對該接觸結構的一寬度的一比值介於大約0.3到大約0.7之間，且該暴露部的一高度對該接觸結構的一深度的一比值介於大約0.02到大約0.40之間。
- 一種半導體元件的製備方法，包括：提供一第一基底；依序將一下介電層、一第一介電層以及一上介電層堆疊在該第一基底上；形成一電容器結構在該第一基底上，以沿著該下介電層、該第一介電層以及該上該介電層設置，並從該上介電層朝上延伸；形成一第二介電層在該上介電層上；沿著該第二介電層形成一接觸開口，以暴露該電容器結構的一暴露部；選擇地形成一輔助層在該第二介電層與該上介電層上的該暴露部上；形成一接觸結構在該暴露部上以及在該接觸開口中；以及形成一接合結構在該接觸結構上；其中該輔助層包括鍺或矽鍺。
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| US17/864,468 US20240021665A1 (en) | 2022-07-14 | 2022-07-14 | Semiconductor device with assistant layer and method for fabricating the same |
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| Publication Number | Publication Date |
|---|---|
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