JP2004079723A - 磁気抵抗効果を用いたメモリ装置 - Google Patents
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Abstract
【課題】磁気抵抗効果を用いたメモリ装置に関し、メモリセル部の集積度を高めるとともに消費電力を小さくし、且つ、配線及び周辺回路部の諸費電力を小さくするとともに、高速化する。
【解決手段】メモリセル部２を磁気抵抗効果を示す素子１を用いて構成するとともに、メモリセル部２における配線７，８を超電導体によって構成する。
【選択図】 図１
【解決手段】メモリセル部２を磁気抵抗効果を示す素子１を用いて構成するとともに、メモリセル部２における配線７，８を超電導体によって構成する。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
本発明は磁気抵抗効果を用いたメモリ装置に関するものであり、特に、大容量化、高速化、及び、低消費電力化のための構成に特徴のある磁気抵抗効果を用いたメモリ装置に関するものである。
【０００２】
【従来の技術】
超電導接合（ジョセフソン接合）を用いた超電導回路は、１００ＧＨｚを越える高速性、ゲートあたりｎＷのオーダの低消費電力を特長とする論理回路であるため、ハイエンドルーター用やインターコネクト用スイッチ、或いは、コンピュータ用ＡＤコンバータ等に応用が期待されている。
【０００３】
この様な超電導素子を用いたデバイスの一つにメモリ装置があるが、超電導を利用した典型的なメモリは、基本的には超電導リングに磁束量子を一つ蓄える形のものであるので、ここで、図９を参照して説明する。
【０００４】
図９（ａ）及び（ｂ）参照
２つのジョセフソン接合素子６２，６３を含むＳＱＵＩＤ６１からなるリングに、磁束量子を書き込んだり〔図９（ａ）〕或いは磁束量子を消去したり〔図９（ｂ）〕して、”１”或いは”０”の情報を記憶するものである。
このＳＱＵＩＤ６１からなるリングに、磁束量子Φ０ を書き込むと循環電流Ｉｃ が流れ、情報を記憶することになる。
【０００５】
このタイプのメモリは、磁束量子の大きさでそのメモリセルの超電導リングの大きさが決まるため、磁束量子の大きさΦ０ ≒２ｆＷｂ／ｃｍ２ はリングインダクランスＬと超電導電流Ｉｓ との積Ｌ×Ｉｓ となり超電導配線の典型的なインダクタンスを１ｐＨ□、接合臨界電流を１ｍＡとすると、セルの大きさが最小で数μｍ角となり、半導体を用いたＤＲＡＭに比べて大きくなってしまい高密度の大容量メモリができないと言う問題があった。
【０００６】
このため、高速な大容量メモリ装置を構成する場合には、メモリセルとしてＤＲＡＭのセルを用い、センスアンプ等の周辺回路を超電導回路で構成するということが試みられた。
【０００７】
しかしながら、この方式では、ＤＲＡＭセルは半導体回路であるため消費電力が大きくなってしまい、低温の大容量メモリを構成することができないという問題がある。
【０００８】
一方、ＭＲＡＭ（Ｍａｇｎｅｔｏ−Ｒｅｓｉｓｔａｎｃｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）は、強磁性体の巨大磁気抵抗（Ｇｉａｎｔ Ｍａｇｎｅｔｏ−Ｒｅｓｉｓｔａｎｃｅ）効果を用いてメモリセルを形成するものである。
【０００９】
このＭＲＡＭに用いる。磁気抵抗素子にはいくつかの構造が実際に使われ、あるいは提案されているが、基本的には２種類の薄い強磁性体を積層電極として、その間にＣｕ等の常磁性金属（分離層） をはさんだスピンバルブ型と、２種類の薄い強磁性体の間に薄い酸化物等のトンネルバリアをはさんだトンネル型（ＴＭＲ：Ｔｕｎｎｅｌｉｎｇ Ｍａｇｎｅｔｏ−Ｒｅｓｉｓｔａｎｃｅ）がある。
【００１０】
どちらも一方の電極（ピンド層）の磁性を固定し、もう一方の電極（フリー層）の磁化を外部磁場により反転させることにより、”１”，”０”の情報を書き込むものであるので、ここで、図１０を参照してＧＭＲ素子の一種であるスピンバルブ素子を用いたＭＲＡＭの記憶原理を簡単に説明する。
【００１１】
図１０（ａ）及び（ｂ）参照
図１０（ａ）及び（ｂ）は従来のＭＲＡＭの模式図であり、ビット線７１とワード線７２との間に、ＰｄＰｔＭｎピン層７４／ＣｏＦｅピンド層７５／Ｃｕ中間層７６／ＮｉＦｅフリー層７７を積層して構成したスピンバルブ素子７３を挟み込んだ構成となる。
【００１２】
この場合、図１０（ａ）に示すＮｉＦｅフリー層７６の磁化方向が、ＰｄＰｔＭｎピン層７４によって磁化方向を固定したＣｏＦｅピンド層７５と同一である場合、素子の縦方向の抵抗は小さく、一方、図１０（ｂ）に示すように反対であれば大きくなるという磁気抵抗の変化を見ることで情報を読み出すものである。
【００１３】
この素子は、構造が簡単で微細化・集積化に向く、メモリセルが不揮発であるため低消費電力である、応答速度も速い、などの点から次世代のＲＡＭとして注目されている。
【００１４】
現在、ＭＲＡＭは国内外で精力的に研究がなされており、米国では、ＧＭＲ型セルとＳｉＭＯＳＦＥＴ周辺回路を用いて１Ｍｂメモリが軍事用に使用されており、また、近年は、ＴＭＲ型セルを用いて６４Ｋビット程度の回路の試作が行われている。
【００１５】
【発明が解決しようとする課題】
しかし、このＭＲＡＭにおいては、周辺回路を半導体装置によって構成するものであるので、消費電力が依然として大きく、且つ、応答速度を速くすることができないという問題がある。
【００１６】
したがって、本発明は、メモリセル部の集積度を高めるとともに消費電力を小さくし、且つ、配線及び周辺回路部の諸費電力を小さくするとともに、高速化することを目的とする。
【００１７】
【課題を解決するための手段】
図１は本発明の原理的構成図であり、この図１を参照して本発明における課題を解決するための手段を説明する。
図１参照
上記目的を達成するため、本発明は、磁気抵抗効果を用いたメモリ装置において、メモリセル部２を磁気抵抗効果を示す素子１を用いて構成するとともに、メモリセル部２における配線７，８を超電導体によって構成したことを特徴とする。
【００１８】
この様に、メモリセル部２を磁気抵抗効果を示す素子１を用いて構成することによって大容量メモリ装置を構成することが可能になり、且つ、配線７，８、即ち、ワード線及びビット線として超電導体を用いることによって高速化が可能になるとともに、１本のラインに接続できるメモリセルの数を多くすることができる。
【００１９】
この場合、各メモリセルに対してダミーメモリセルを設けることが望ましく、それによって検出感度を高めることができる。
【００２０】
この場合、周辺回路部４を超電導接合を用いたセンスアンプを含む論理回路によって構成することが望ましく、それによって、低消費電力化が可能になる。
また、磁気抵抗効果を示す素子１を用いたメモリは、外部磁場により書き込み、抵抗変化を読みだすタイプのメモリであるため、低インピーダンス回路である超電導素子・回路と馴染みが良く、したがって、周辺回路部４を超電導接合を用いたセンスアンプを含む論理回路によって構成することが望ましく、それによって、低消費電力化が可能になる。
【００２１】
例えば、ＳＱＵＩＤ（Ｓｕｐｅｒｃｏｎｄｕｃｔｉｎｇ Ｑｕａｎｔｕｍ Ｉｎｔｅｒｆｅｒｅｎｃｅ Ｄｅｖｉｃｅ）３やゲートでそこを流れる電流変化を見て、そこに書き込まれている”１”，”０”を読みだすことができる。
また、ＳＱＵＩＤ３は高感度な電流センスアンプであるため、ビット線当りのセル数を増やせるためメモリセルの微細化が可能となり、また一セル当り電流読み出しのしきい値を複数設けた多値化にも対応しやすくなる。
【００２２】
また、超電導回路からなる周辺回路部４の上下を、超電導シールド５で覆うことが望ましく、それによって、耐雑音特性を高めることができる。
【００２３】
また、少なくとも上記メモリセル部２を覆うように高透磁率部材６を設けること、より好適には、高透磁率部材６を超電導シールド５の上にも延在させることが望ましく、それによって、メモリセル部２で発生した磁場を逃がすことができるので、周辺回路部４がメモリセル部２で発生した磁場の影響を受けることがない。
【００２４】
この場合、メモリセル部２を構成する磁気抵抗効果を示す素子１としては、磁気抵抗効果素子（ＭＲ素子）、巨大磁気抵抗効果素子（ＧＭＲ素子）、或いは、トンネル磁気抵抗効果素子（ＴＭＲ素子）のいずれでも良く、磁気抵抗効果素子は抵抗変化が小さいものの、配線７，８として超電導体を用いているので、この様な小さな変化の検出も可能になる。
【００２５】
或いは、メモリセル部２を構成する磁気抵抗効果を示す素子１を、ＬａＳｒＭｎＯｘ 等のペロブスカイト構造を有する素子によって構成しても良いものであり、この場合には、積層構造ではなく、バルクによって磁気抵抗効果を示す素子１を構成することができるので構成が簡単になる。
【００２６】
なお、この場合には、配線７，８を同じペロブスカイト構造を有する高温超電導体で構成することが望ましく、さらには、周辺回路部４も、ペロブスカイト構造を有する高温超電導体で構成することが望ましい。
【００２７】
上述の磁気抵抗効果を用いたメモリ装置によって従来の半導体メモリ装置やＭＲＡＭを置き換えることによって、高速動作が可能で、低消費電力で、大容量の情報の処理が可能な情報処理装置を構成することができる。
【００２８】
【発明の実施の形態】
ここで、図２乃至図４を参照して、本発明の第１の実施の形態の超電導／磁気抵抗メモリ装置を説明する。
図２（ａ）参照
図２（ａ）は、本発明の第１の実施の形態の超電導／磁気抵抗メモリ装置の概略的要部断面図であり、Ｓｉ基板１１上に周辺回路を構成する領域にＮｂグランドプレーン１２を形成し、周辺回路部においては、ＳｉＯ２ からなる層間絶縁膜１３に設けたビアホールを介してＮｂグランドプレーン１２に接続するＮｂ配線層１４を設け、このＮｂ配線層１４に、Ｎｂ下部電極２２／ＡｌＯｘ 層２３／Ｎｂ上部電極２４からなる一対のジョセフソン接合素子を設け、Ｎｂ上部電極２４側をＮｂ内部局所配線層２５で接続することによってＳＱＵＩＤ２１を形成する。
【００２９】
一方、メモリセル部においてはＮｂ配線層１４と同時に形成したＮｂワード線１５上に、Ｎｂワード線１５の延在方向に所定の間隔をもってスピンバルブ素子１６を配置し、層間絶縁膜２６を設けたのち、Ｎｂワード線１５と直交する方向に配列するスピンバルブ素子１６をＮｂビット線２８で接続してマトリックスアレイを構成する。
【００３０】
この場合のスピンバルブ素子１６は、破線の円内に拡大して示すように、ＮｉＦｅフリー層１７／Ａｌ中間層１８／ＣｏＦｅピンド層１９／ＦｅＭｎピン層２０を順次積層して構成するものであり、磁気ヘッドのリードヘッドに用いるスピンバルブ素子と基本的には同様の構成である。
【００３１】
また、Ｎｂビット線２８は周辺回路部上に延在し、Ａｕ抵抗２９及びＮｂビア２７を介してＮｂグランドプレーン１２に接続されており、さらに、全面を層間絶縁膜３０で被覆したものである。
なお、図においては、図示を簡単にするためには、各メモリセルのアドレスをしているスイッチング素子は省略している。
【００３２】
図２（ｂ）参照
図２（ｂ）は、本発明の第１の実施の形態の超電導／磁気抵抗メモリ装置の要部等価回路図であり、各Ｎｂワード線１５には夫々一対のスイッチＳｘｉが接続されており、また、各Ｎｂビット線２８には夫々一対のスイッチＳｂｉが接続され、一方のスイッチＳｂｉを介してＳＱＵＩＤ２１等からなる超電導センスアンプに接続されている。
【００３３】
図３（ａ）参照
図３（ａ）は、本発明の第１の実施の形態の超電導／磁気抵抗メモリ装置の書込動作の説明図であり、図においては破線の円で囲んだ番地（ｍ，ｍ）に位置するスピンバルブ素子１６に書き込む場合、一対のスイッチＳｗｍを接続して番地（ｍ，ｍ）に位置するスピンバルブ素子１６に接続するＮｂワード線１５に書込電流Ｉｗｗを流すとともに、一対のスイッチＳｂｍを接続して番地（ｍ，ｍ）に位置するスピンバルブ素子１６に接続するＮｂビット線２８に書込電流Ｉｂｗを流し、それぞれの電流Ｉｗｗ，Ｉｂｗによって発生した磁界によりＮｉＦｅフリー層１７の磁化方向を変化させて情報”１”を書き込む。
この場合の書込電流Ｉｗｗ，Ｉｂｗは、それぞれ、例えば、１０ｍＡである。
【００３４】
図３（ｂ）参照
図３（ｂ）は、本発明の第１の実施の形態の超電導／磁気抵抗メモリ装置の消去動作の説明図であり、図においては破線の円で囲んだ番地（ｍ，ｍ）に位置するスピンバルブ素子１６に書き込まれた情報を消去する場合、一対のスイッチＳｗｍを接続して番地（ｍ，ｍ）に位置するスピンバルブ素子１６に接続するＮｂワード線１５に書込電流Ｉｗｗと逆方向の消去電流Ｉｗｅを流すとともに、一対のスイッチＳｂｍを接続して番地（ｍ，ｍ）に位置するスピンバルブ素子１６に接続するＮｂビット線２８に書込電流Ｉｂｗと逆方向の消去電流Ｉｂｅを流し、それぞれの電流Ｉｗｅ，Ｉｂｅによって発生した磁界によりＮｉＦｅフリー層１７の磁化方向を変化させて状態を”０”とする。
この場合の消去電流Ｉｗｅ，Ｉｂｅも、それぞれ、例えば、１０ｍＡである。
なお、元々”０”の状態のメモリセル、即ち、スピンバルブ素子１６においては、磁化方向が変化しないので、”０”の状態のままとなる。
【００３５】
図４（ａ）参照
図４（ａ）は、本発明の第１の実施の形態の超電導／磁気抵抗メモリ装置の読出動作の説明図であり、図においては破線の円で囲んだ番地（ｍ，ｍ）に位置するスピンバルブ素子１６に書き込まれた情報を読み出す場合、Ｎｂワード線１５に接続されているスイッチＳｗｍの一方のみをオンにするとともに、Ｎｂビット線２８に接続されているＳＱＵＩＤ２１側のスイッチＳｂｗのみをオンにして、Ｎｂワード線１５側から書込電流の１０％程度、例えば、１ｍＡの読出電流Ｉｂ を流し、スピンバルブ素子１６を貫通して流れた電流量をＳＱＵＩＤ２１で検出する。
【００３６】
図４（ｂ）参照
指定された番地（ｍ，ｍ）のスピンバルブ素子１６の情報が書き込まれていない場合、即ち、ＮｉＦｅフリー層１７の磁化方向がＣｏＦｅピンド層１９の磁化方向と一致している場合、磁化方向が平行であるので低抵抗状態となり、相対的に大きな電流が流れ、それによって発生する磁界Ｂｉ も大きくなるので、ＳＱＵＩＤ２１を構成するジョセフソン接合素子は電圧状態になり、出力端子に電圧を出力する。
なお、図における三角の内部は超電導状態であることを示し、三角の外側が電圧状態であることを意味する。
【００３７】
図４（ｃ）参照
一方、指定された番地（ｍ，ｍ）のスピンバルブ素子１６の情報が書き込まれている場合、即ち、ＮｉＦｅフリー層１７の磁化方向がＣｏＦｅピンド層１９の磁化方向と反対である場合、磁化方向が逆平行であるので高抵抗状態となり、相対的に小さな電流しか流れず、それによって発生する磁界Ｂｉ は小さくなるので、ＳＱＵＩＤ２１を構成するジョセフソン接合素子は超電導状態のままであり、電圧を出力しない。
【００３８】
この様に、本発明の第１の実施の形態においては、ビット線及びワード線をＮｂ、即ち、超電導体で構成しているので、配線抵抗を零にすることができ、それによって、ビット線当りのセルの個数を増やすことができ、また、書込・読出速度を向上させることができる。
【００３９】
また、センスアンプをＳＱＵＩＤ２１で構成しているので、検出感度が非常に高くなり、それによって、ビット線当りのセルの個数を増やすことができる。
【００４０】
次に、図５を参照して、本発明の第２の実施の形態を説明する。
図５参照
図５は、本発明の第２の実施の形態の超電導／磁気抵抗メモリ装置の要部等価回路図であり、各スピンバルブ素子、即ち、各メモリセルに対してダミーセルとなるスピンバルブ素子３１を設けてビット線で接続してＡｕ抵抗３２を介して短絡させたものである。
【００４１】
この場合、ダミーセルとなる各スピンバルブ素子３１には、”１”又は”０”を統一して書き込んでおき、メモリセルを構成するスピンバルブ素子１６からの読出電流Ｉｂ による磁場と、ダミーセルを構成するスピンバルブ素子３１からの読出電流Ｉｂ’による磁場とは、ＳＱＵＩＤ２１に対して互いに逆方向となるので、ＳＱＵＩＤ２１に対して差動入力となり、読出感度を高めることができる。
【００４２】
次に、図６を参照して、本発明の第３の実施の形態の超電導／磁気抵抗メモリ装置を説明する。
図６参照
図６は、本発明の第３の実施の形態の超電導／磁気抵抗メモリ装置の構成説明図であり、基本的構成は上記の第１の実施の形態の超電導／磁気抵抗メモリ装置と全く同様であるが、この第３の実施の形態においては、周辺回路部側にＮｂシールド膜３３を設けるとともに、メモリセル部側には高透磁率のフェライト膜３４を設け、このフェライト膜３４がＮｂシールド膜３３上にも延在するようにしたものである。
【００４３】
これは、超電導素子で構成される周辺回路は磁気的な外部雑音の影響を受けやすいためであり、Ｎｂシールド膜３３を設けることによってＮｂグランドプレーン１２と合わせて周辺回路部を上下から挟み込んでシールドした状態となり、磁気的な外部雑音の影響を低減することができ、回路動作の信頼性が向上する。
【００４４】
また、メモリセル部にフェライト膜３４を設けることによって、スピンバルブ素子１６で発生した磁場は、高透磁率のフェライト膜３４の方へ逃げ、周辺回路部への影響を大幅に低減することができる。
【００４５】
また、フェライト膜３４をＮｂシールド膜３３上に延在させることによって、周辺回路部へ向う磁場を、Ｎｂシールド膜３３上に設けたフェライト膜３４へ追いやり、周辺回路部への影響をさらに低減することができる。
【００４６】
次に、図７を参照して、本発明の第４の実施の形態の超電導／磁気抵抗メモリ装置を説明する。
図７参照
図７は、本発明の第４の実施の形態の超電導／磁気抵抗メモリ装置の構成説明図であり、基本的構成は上記の第１の実施の形態の超電導／磁気抵抗メモリ装置と同様であるが、この場合には、メモリセルをスピンバルブ素子に代えてＣＭＲ効果素子を用い、それに伴って、配線及び周辺回路の酸化物高温超電導体で構成したものである。
【００４７】
即ち、ＭｇＯ基板４１上に周辺回路を構成する領域にＹＢａ２ Ｃｕ３ Ｏ７−Ｘ 組成のＹＢＣＯグランドプレーン４２を形成し、周辺回路部においては、ＰｒＢａ２ Ｃｕ３ Ｏ７−Ｘ 組成のＰＢＣＯ層間絶縁膜４３に設けたビアホールを介してＹＢＣＯグランドプレーン４２に接続するＹＢＣＯ配線層４４を設け、このＹＢＣＯ配線層４４に、ＹＢＣＯ下部電極４８／ＹＢＣＯ表面改質バリア４９／ＹＢＣＯ上部電極５０からなる一対のジョセフソン接合素子を設け、ＹＢＣＯ上部電極５０側をＹＢＣＯ内部局所配線層５１で接続することによってＳＱＵＩＤ４７を形成する。
【００４８】
一方、メモリセル部においてはＹＢＣＯ配線層４４と同時に形成したＹＢＣＯワード線４５上に、ＹＢＣＯワード線４５の延在方向に所定の間隔をもってＣＭＲ効果素子４６を配置し、ＰＢＣＯ層間絶縁膜５２を設けたのち、ＹＢＣＯワード線４５と直交する方向に配列するＣＭＲ効果素子４６をＹＢＣＯビット線５４で接続してマトリックスアレイを構成する。
【００４９】
この場合のＣＭＲ効果素子４６は、ペロブスカイト結晶構造を有するＬａＳｒＭｎＯｘ からなり、積層構造ではなく、バルクとして巨大磁気抵抗効果を示すものであり、従来の金属系強磁性体を用いたものに比べて磁気抵抗の変化が大きいことからＣＭＲ（Ｃｏｒｒｏｓａｌ Ｍａｇｎｅｔｏ−Ｒｅｓｉｓｔａｎｃｅ）効果とも呼ばれているが、この材料では、ＣＭＲ効果は温度２００Ｋ以下でしか観測されていない（必要ならば、Ｙ．Ｔｏｋｕｒａ，Ａ．Ｋｉｄｏ，Ｈ．Ｆｕｒｕｋａｗａ，Ｊ．Ｐｈｙｓ．Ｓｏｃ．Ｊｐｎ．，Ｖｏｌ．６３，ｐｐ．３９３１−３９３５，１９９４，或いは、富岡康秀，十倉好紀，日本応用磁気学会誌，ｖｏｌ．１９，ｐ．９３１−９３７，１９９５参照）。
【００５０】
また、ＹＢＣＯビット線５４は周辺回路部上に延在し、Ａｕ抵抗５５及びＹＢＣＯビア５３を介してＹＢＣＯグランドプレーン４２に接続されており、さらに、全面をＰＢＣＯ層間絶縁膜５６で被覆したものである。
なお、この場合も、図においては、図示を簡単にするためには、各メモリセルのアドレスをしているスイッチング素子は省略している。
【００５１】
この場合、メモリセルを構成するＬａＳｒＭｎＯｘ は、ＹＢＣＯと同じペロブスカイト構造であり、格子定数も近いことから、ＹＢＣＯワード線４５上に堆積させた場合にも、ペロブスカイト結晶構造となり、ＣＭＲ効果を発揮することができる。
【００５２】
この様に、本発明の第４の実施の形態においては、メモリセルをＣＭＲ効果素子４６によって構成しているので、構造が簡素化され、且つ、製造工程も簡素化されるので、スループットが向上する。
【００５３】
また、ビット線及びワード線として超電導体を用いているので、元々低温環境で動作させることになるが、ＬａＳｒＭｎＯｘ は上述のように２００Ｋ以下でしか巨大磁気抵抗効果を示さないので、非常に相性の良い組合せとなる。
【００５４】
次に、図８を参照して、本発明の第５の実施の形態の超電導／磁気抵抗メモリ装置を説明する。
図８参照
図８は、本発明の第５の実施の形態の超電導／磁気抵抗メモリ装置の要部等価回路図であり、メモリセル部の構成は上記の第１の実施の形態の超電導／磁気抵抗メモリ装置と全く同様であるが、周辺回路部を通常の半導体周辺回路３５によって構成したものであり、センスアンプ３６はＭＥＳＦＥＴによって構成される。
【００５５】
この第５の実施の形態においても、ビット線及びワード線として超電導体を用いているので配線抵抗を零にすることができ、それによって、ビット線当たりのメモリセル数を従来の常電導体を用い場合に比べて増やすことができ、それによって、大容量メモリ装置の構築が可能になる。
【００５６】
以上、本発明の各実施の形態を説明したが、本発明は各実施の形態に記載した構成及び条件に限られるものではなく、各種の変更が可能である。
例えば、上記の各実施の形態において用いた材料は一例であり、同様の特性示す材料ならば、実施の形態に記載した材料に置き換えて用いても良いことは言うまでもない。
【００５７】
また、上記の第１乃至第３の実施の形態においては、メモリセルをスピンバルブ素子をＮｉＦｅフリー層／Ａｌ中間層／ＣｏＦｅピンド層／ＦｅＭｎピン層で構成しているが、この様な積層構造に限られるものではなく、通常のリードヘッドに用いられている各種の構造を用いることができ、例えば、ＮｉＦｅフリー層／ＣｏＦｅフリー層／Ｃｕ中間層／ＣｏＦｅピンド層／ＰｄＰｔＭｎピン層で構成しても良いものである。
【００５８】
また、メモリセルはスピンバルブ素子に限られるものではなく、ＴＭＲ素子を用いて構成しても良いものであり、例えば、ＮｉＦｅフリー層／ＡｌＯｘ トンネル膜／ＣｏＦｅピンド層／ＰｄＰｔＭｎピン層等の積層構造によってＴＭＲ素子を構成すれば良い。
【００５９】
さらには、メモリセルを従来型のＭＲ素子で構成しても良いものである。
即ち、ＭＲ素子はＧＭＲ素子に比べて抵抗変化率が小さいが、上記の第１乃至第４の実施の形態のように、配線層を超電導体で構成しているので抵抗が零になり、且つ、周辺回路を超電導回路で構成する場合、特に、センスアンプをＳＱＵＩＤで構成する場合、検出感度が非常に高くなるので、抵抗変化率の小さなＭＲ素子からの出力も検知することができる。
【００６０】
また、上記の各実施の形態においては、メモリセルをスピンバルブ素子で構成する場合に、配線を構成する超電導体として金属超電導体であるＮｂを用いているが、他の金属超電導体を用いても良いものであり、さらには、上記の第４の実施の形態と同様に、酸化物高温超電導体を用いても良いものである。
【００６１】
また、上記の第５の実施の形態においてはビット線及びワード線をＮｂによって構成しているが、この場合もＹＢＣＯ等の酸化物高温超電導体を用いても良いものである。
【００６２】
また、上記の第３の実施の形態においては、超電導シールドと高透磁率部材を双方を用いているが、何方か一方でも良いものであり、高透磁率部材のみを設ける場合には、メモリセル部のみを覆うように高透磁率部材を設ければ良い。
【００６３】
また、上記の第２，４，５の実施の形態においても、超電導シールドと高透磁率部材の少なくとも一方を設けるように構成して良いものであり、さらに、第２の実施の形態におけるダミーセルを設ける構成は、他の実施の形態においても必要に応じて採用するものである。
【００６４】
ここで、再び図１を参照して、改めて本発明の詳細な特徴を説明する。
再び、図１参照
（付記１） メモリセル部２を磁気抵抗効果を示す素子１を用いて構成するとともに、前記メモリセル部２における配線７，８を超電導体によって構成したことを特徴とする磁気抵抗効果を用いたメモリ装置。
（付記２） 上記各メモリセルに対してダミーメモリセルを設けたことを特徴とする付記１記載の磁気抵抗効果を用いたメモリ装置。
（付記３） 周辺回路部４を超電導接合を用いたセンスアンプを含む論理回路によって構成することを特徴とする付記１または２に記載の磁気抵抗効果を用いたメモリ装置。
（付記４） 上記超電導回路からなる周辺回路部４の上下を、超電導シールド５で覆ったことを特徴とする付記３に記載の磁気抵抗効果を用いたメモリ装置。（付記５） 少なくとも上記メモリセル部２を覆うように、高透磁率部材６を設けたことを特徴とする付記４記載の磁気抵抗効果を用いたメモリ装置。
（付記６） 上記高透磁率部材６が、上記超電導シールド５の上に延在していることを特徴とする付記５記載の磁気抵抗効果を用いたメモリ装置。
（付記７） 上記メモリセル部２を構成する磁気抵抗効果を示す素子１が、磁気抵抗効果素子、巨大磁気抵抗効果素子、或いは、トンネル磁気抵抗効果素子のいずれかであることを特徴とする付記１乃至６のいずれか１に記載の磁気抵抗効果を用いたメモリ装置。
（付記８） 上記メモリセル部２を構成する磁気抵抗効果を示す素子１が、ペロブスカイト構造を有するとともに、少なくとも配線７，８がペロブスカイト構造を有する高温超電導体で構成されることを特徴とする付記１乃至６のいずれか１に記載の磁気抵抗効果を用いたメモリ装置。
（付記９） 上記周辺回路部４が、ペロブスカイト構造を有する高温超電導体で構成されることを特徴とする付記８記載の磁気抵抗効果を用いたメモリ装置。
（付記１０） 付記１乃至９に記載の磁気抵抗効果を用いたメモリ装置を備えたことを特徴とする情報処理装置。
【００６５】
【発明の効果】
本発明によれば、少なくともメモリセル部における配線を超電導体によって構成しているので、ビット線当たりのメモリセル数を増大することができるとともに、書込・読出速度を向上することができ、また、周辺回路を超電導体回路によって構成することによって検出感度が高まるのでさらにビット線当たりのメモリセル数を増大することができ、メモリ装置の大容量化及び低消費電力化に寄与するところが大きい。
【図面の簡単な説明】
【図１】本発明の原理的構成の説明図である。
【図２】本発明の第１の実施の形態の超電導／磁気抵抗メモリ装置の構成説明図である。
【図３】本発明の第１の実施の形態の超電導／磁気抵抗メモリ装置の書込動作及び消去動作の説明図である。
【図４】本発明の第１の実施の形態の超電導／磁気抵抗メモリ装置の読出動作の説明図である。
【図５】本発明の第２の実施の形態の超電導／磁気抵抗メモリ装置の要部等価回路図である。
【図６】本発明の第３の実施の形態の超電導／磁気抵抗メモリ装置の構成説明図である。
【図７】本発明の第４の実施の形態の超電導／磁気抵抗メモリ装置の構成説明図である。
【図８】本発明の第５の実施の形態の超電導／磁気抵抗メモリ装置の要部等価回路図である。
【図９】従来の超電導メモリセルの模式図である。
【図１０】従来のＭＲＡＭの模式図である。
【符号の説明】
１ 磁気抵抗効果を示す素子
２ メモリセル部
３ ＳＱＵＩＤ
４ 周辺回路部
５ 超電導シールド
６ 高透磁率部材
７ 配線
８ 配線
１１ Ｓｉ基板
１２ Ｎｂグランドプレーン
１３ 層間絶縁膜
１４ Ｎｂ配線層
１５ Ｎｂワード線
１６ スピンバルブ素子
１７ ＮｉＦｅフリー層
１８ Ａｌ中間層
１９ ＮｉＦｅピンド層
２０ ＦｅＭｎピン層
２１ ＳＱＵＩＤ
２２ Ｎｂ下部電極
２３ ＡｌＯｘ 層
２４ Ｎｂ上部電極
２５ Ｎｂ内部局所配線層
２６ 層間絶縁膜
２７ Ｎｂビア
２８ Ｎｂビット線
２９ Ａｕ抵抗
３０ 層間絶縁膜
３１ スピンバルブ素子
３２ Ａｕ抵抗
３３ Ｎｂシールド膜
３４ フェライト膜
３５ 半導体周辺回路
３６ センスアンプ
４１ ＭｇＯ基板
４２ ＹＢＣＯグランドプレーン
４３ ＰＢＣＯ層間絶縁膜
４４ ＹＢＣＯ配線層
４５ ＹＢＣＯワード線
４６ ＣＭＲ効果素子
４７ ＳＱＵＩＤ
４８ ＹＢＣＯ下部電極
４９ ＹＢＣＯ表面改質バリア
５０ ＹＢＣＯ上部電極
５１ ＹＢＣＯ内部局所配線層
５２ ＰＢＣＯ層間絶縁膜
５３ ＹＢＣＯビア
５４ ＹＢＣＯビット線
５５ Ａｕ抵抗
５６ ＰＢＣＯ層間絶縁膜
６１ ＳＱＵＩＤ
６２ ジョセフソン接合素子
６３ ジョセフソン接合素子
７１ ビット線
７２ ワード線
７３ スピンバルブ素子
７４ ＰｄＰｔＭｎピン層
７５ ＣｏＦｅピンド層
７６ Ｃｕ中間層
７７ ＮｉＦｅフリー層
【発明の属する技術分野】
本発明は磁気抵抗効果を用いたメモリ装置に関するものであり、特に、大容量化、高速化、及び、低消費電力化のための構成に特徴のある磁気抵抗効果を用いたメモリ装置に関するものである。
【０００２】
【従来の技術】
超電導接合（ジョセフソン接合）を用いた超電導回路は、１００ＧＨｚを越える高速性、ゲートあたりｎＷのオーダの低消費電力を特長とする論理回路であるため、ハイエンドルーター用やインターコネクト用スイッチ、或いは、コンピュータ用ＡＤコンバータ等に応用が期待されている。
【０００３】
この様な超電導素子を用いたデバイスの一つにメモリ装置があるが、超電導を利用した典型的なメモリは、基本的には超電導リングに磁束量子を一つ蓄える形のものであるので、ここで、図９を参照して説明する。
【０００４】
図９（ａ）及び（ｂ）参照
２つのジョセフソン接合素子６２，６３を含むＳＱＵＩＤ６１からなるリングに、磁束量子を書き込んだり〔図９（ａ）〕或いは磁束量子を消去したり〔図９（ｂ）〕して、”１”或いは”０”の情報を記憶するものである。
このＳＱＵＩＤ６１からなるリングに、磁束量子Φ０ を書き込むと循環電流Ｉｃ が流れ、情報を記憶することになる。
【０００５】
このタイプのメモリは、磁束量子の大きさでそのメモリセルの超電導リングの大きさが決まるため、磁束量子の大きさΦ０ ≒２ｆＷｂ／ｃｍ２ はリングインダクランスＬと超電導電流Ｉｓ との積Ｌ×Ｉｓ となり超電導配線の典型的なインダクタンスを１ｐＨ□、接合臨界電流を１ｍＡとすると、セルの大きさが最小で数μｍ角となり、半導体を用いたＤＲＡＭに比べて大きくなってしまい高密度の大容量メモリができないと言う問題があった。
【０００６】
このため、高速な大容量メモリ装置を構成する場合には、メモリセルとしてＤＲＡＭのセルを用い、センスアンプ等の周辺回路を超電導回路で構成するということが試みられた。
【０００７】
しかしながら、この方式では、ＤＲＡＭセルは半導体回路であるため消費電力が大きくなってしまい、低温の大容量メモリを構成することができないという問題がある。
【０００８】
一方、ＭＲＡＭ（Ｍａｇｎｅｔｏ−Ｒｅｓｉｓｔａｎｃｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）は、強磁性体の巨大磁気抵抗（Ｇｉａｎｔ Ｍａｇｎｅｔｏ−Ｒｅｓｉｓｔａｎｃｅ）効果を用いてメモリセルを形成するものである。
【０００９】
このＭＲＡＭに用いる。磁気抵抗素子にはいくつかの構造が実際に使われ、あるいは提案されているが、基本的には２種類の薄い強磁性体を積層電極として、その間にＣｕ等の常磁性金属（分離層） をはさんだスピンバルブ型と、２種類の薄い強磁性体の間に薄い酸化物等のトンネルバリアをはさんだトンネル型（ＴＭＲ：Ｔｕｎｎｅｌｉｎｇ Ｍａｇｎｅｔｏ−Ｒｅｓｉｓｔａｎｃｅ）がある。
【００１０】
どちらも一方の電極（ピンド層）の磁性を固定し、もう一方の電極（フリー層）の磁化を外部磁場により反転させることにより、”１”，”０”の情報を書き込むものであるので、ここで、図１０を参照してＧＭＲ素子の一種であるスピンバルブ素子を用いたＭＲＡＭの記憶原理を簡単に説明する。
【００１１】
図１０（ａ）及び（ｂ）参照
図１０（ａ）及び（ｂ）は従来のＭＲＡＭの模式図であり、ビット線７１とワード線７２との間に、ＰｄＰｔＭｎピン層７４／ＣｏＦｅピンド層７５／Ｃｕ中間層７６／ＮｉＦｅフリー層７７を積層して構成したスピンバルブ素子７３を挟み込んだ構成となる。
【００１２】
この場合、図１０（ａ）に示すＮｉＦｅフリー層７６の磁化方向が、ＰｄＰｔＭｎピン層７４によって磁化方向を固定したＣｏＦｅピンド層７５と同一である場合、素子の縦方向の抵抗は小さく、一方、図１０（ｂ）に示すように反対であれば大きくなるという磁気抵抗の変化を見ることで情報を読み出すものである。
【００１３】
この素子は、構造が簡単で微細化・集積化に向く、メモリセルが不揮発であるため低消費電力である、応答速度も速い、などの点から次世代のＲＡＭとして注目されている。
【００１４】
現在、ＭＲＡＭは国内外で精力的に研究がなされており、米国では、ＧＭＲ型セルとＳｉＭＯＳＦＥＴ周辺回路を用いて１Ｍｂメモリが軍事用に使用されており、また、近年は、ＴＭＲ型セルを用いて６４Ｋビット程度の回路の試作が行われている。
【００１５】
【発明が解決しようとする課題】
しかし、このＭＲＡＭにおいては、周辺回路を半導体装置によって構成するものであるので、消費電力が依然として大きく、且つ、応答速度を速くすることができないという問題がある。
【００１６】
したがって、本発明は、メモリセル部の集積度を高めるとともに消費電力を小さくし、且つ、配線及び周辺回路部の諸費電力を小さくするとともに、高速化することを目的とする。
【００１７】
【課題を解決するための手段】
図１は本発明の原理的構成図であり、この図１を参照して本発明における課題を解決するための手段を説明する。
図１参照
上記目的を達成するため、本発明は、磁気抵抗効果を用いたメモリ装置において、メモリセル部２を磁気抵抗効果を示す素子１を用いて構成するとともに、メモリセル部２における配線７，８を超電導体によって構成したことを特徴とする。
【００１８】
この様に、メモリセル部２を磁気抵抗効果を示す素子１を用いて構成することによって大容量メモリ装置を構成することが可能になり、且つ、配線７，８、即ち、ワード線及びビット線として超電導体を用いることによって高速化が可能になるとともに、１本のラインに接続できるメモリセルの数を多くすることができる。
【００１９】
この場合、各メモリセルに対してダミーメモリセルを設けることが望ましく、それによって検出感度を高めることができる。
【００２０】
この場合、周辺回路部４を超電導接合を用いたセンスアンプを含む論理回路によって構成することが望ましく、それによって、低消費電力化が可能になる。
また、磁気抵抗効果を示す素子１を用いたメモリは、外部磁場により書き込み、抵抗変化を読みだすタイプのメモリであるため、低インピーダンス回路である超電導素子・回路と馴染みが良く、したがって、周辺回路部４を超電導接合を用いたセンスアンプを含む論理回路によって構成することが望ましく、それによって、低消費電力化が可能になる。
【００２１】
例えば、ＳＱＵＩＤ（Ｓｕｐｅｒｃｏｎｄｕｃｔｉｎｇ Ｑｕａｎｔｕｍ Ｉｎｔｅｒｆｅｒｅｎｃｅ Ｄｅｖｉｃｅ）３やゲートでそこを流れる電流変化を見て、そこに書き込まれている”１”，”０”を読みだすことができる。
また、ＳＱＵＩＤ３は高感度な電流センスアンプであるため、ビット線当りのセル数を増やせるためメモリセルの微細化が可能となり、また一セル当り電流読み出しのしきい値を複数設けた多値化にも対応しやすくなる。
【００２２】
また、超電導回路からなる周辺回路部４の上下を、超電導シールド５で覆うことが望ましく、それによって、耐雑音特性を高めることができる。
【００２３】
また、少なくとも上記メモリセル部２を覆うように高透磁率部材６を設けること、より好適には、高透磁率部材６を超電導シールド５の上にも延在させることが望ましく、それによって、メモリセル部２で発生した磁場を逃がすことができるので、周辺回路部４がメモリセル部２で発生した磁場の影響を受けることがない。
【００２４】
この場合、メモリセル部２を構成する磁気抵抗効果を示す素子１としては、磁気抵抗効果素子（ＭＲ素子）、巨大磁気抵抗効果素子（ＧＭＲ素子）、或いは、トンネル磁気抵抗効果素子（ＴＭＲ素子）のいずれでも良く、磁気抵抗効果素子は抵抗変化が小さいものの、配線７，８として超電導体を用いているので、この様な小さな変化の検出も可能になる。
【００２５】
或いは、メモリセル部２を構成する磁気抵抗効果を示す素子１を、ＬａＳｒＭｎＯｘ 等のペロブスカイト構造を有する素子によって構成しても良いものであり、この場合には、積層構造ではなく、バルクによって磁気抵抗効果を示す素子１を構成することができるので構成が簡単になる。
【００２６】
なお、この場合には、配線７，８を同じペロブスカイト構造を有する高温超電導体で構成することが望ましく、さらには、周辺回路部４も、ペロブスカイト構造を有する高温超電導体で構成することが望ましい。
【００２７】
上述の磁気抵抗効果を用いたメモリ装置によって従来の半導体メモリ装置やＭＲＡＭを置き換えることによって、高速動作が可能で、低消費電力で、大容量の情報の処理が可能な情報処理装置を構成することができる。
【００２８】
【発明の実施の形態】
ここで、図２乃至図４を参照して、本発明の第１の実施の形態の超電導／磁気抵抗メモリ装置を説明する。
図２（ａ）参照
図２（ａ）は、本発明の第１の実施の形態の超電導／磁気抵抗メモリ装置の概略的要部断面図であり、Ｓｉ基板１１上に周辺回路を構成する領域にＮｂグランドプレーン１２を形成し、周辺回路部においては、ＳｉＯ２ からなる層間絶縁膜１３に設けたビアホールを介してＮｂグランドプレーン１２に接続するＮｂ配線層１４を設け、このＮｂ配線層１４に、Ｎｂ下部電極２２／ＡｌＯｘ 層２３／Ｎｂ上部電極２４からなる一対のジョセフソン接合素子を設け、Ｎｂ上部電極２４側をＮｂ内部局所配線層２５で接続することによってＳＱＵＩＤ２１を形成する。
【００２９】
一方、メモリセル部においてはＮｂ配線層１４と同時に形成したＮｂワード線１５上に、Ｎｂワード線１５の延在方向に所定の間隔をもってスピンバルブ素子１６を配置し、層間絶縁膜２６を設けたのち、Ｎｂワード線１５と直交する方向に配列するスピンバルブ素子１６をＮｂビット線２８で接続してマトリックスアレイを構成する。
【００３０】
この場合のスピンバルブ素子１６は、破線の円内に拡大して示すように、ＮｉＦｅフリー層１７／Ａｌ中間層１８／ＣｏＦｅピンド層１９／ＦｅＭｎピン層２０を順次積層して構成するものであり、磁気ヘッドのリードヘッドに用いるスピンバルブ素子と基本的には同様の構成である。
【００３１】
また、Ｎｂビット線２８は周辺回路部上に延在し、Ａｕ抵抗２９及びＮｂビア２７を介してＮｂグランドプレーン１２に接続されており、さらに、全面を層間絶縁膜３０で被覆したものである。
なお、図においては、図示を簡単にするためには、各メモリセルのアドレスをしているスイッチング素子は省略している。
【００３２】
図２（ｂ）参照
図２（ｂ）は、本発明の第１の実施の形態の超電導／磁気抵抗メモリ装置の要部等価回路図であり、各Ｎｂワード線１５には夫々一対のスイッチＳｘｉが接続されており、また、各Ｎｂビット線２８には夫々一対のスイッチＳｂｉが接続され、一方のスイッチＳｂｉを介してＳＱＵＩＤ２１等からなる超電導センスアンプに接続されている。
【００３３】
図３（ａ）参照
図３（ａ）は、本発明の第１の実施の形態の超電導／磁気抵抗メモリ装置の書込動作の説明図であり、図においては破線の円で囲んだ番地（ｍ，ｍ）に位置するスピンバルブ素子１６に書き込む場合、一対のスイッチＳｗｍを接続して番地（ｍ，ｍ）に位置するスピンバルブ素子１６に接続するＮｂワード線１５に書込電流Ｉｗｗを流すとともに、一対のスイッチＳｂｍを接続して番地（ｍ，ｍ）に位置するスピンバルブ素子１６に接続するＮｂビット線２８に書込電流Ｉｂｗを流し、それぞれの電流Ｉｗｗ，Ｉｂｗによって発生した磁界によりＮｉＦｅフリー層１７の磁化方向を変化させて情報”１”を書き込む。
この場合の書込電流Ｉｗｗ，Ｉｂｗは、それぞれ、例えば、１０ｍＡである。
【００３４】
図３（ｂ）参照
図３（ｂ）は、本発明の第１の実施の形態の超電導／磁気抵抗メモリ装置の消去動作の説明図であり、図においては破線の円で囲んだ番地（ｍ，ｍ）に位置するスピンバルブ素子１６に書き込まれた情報を消去する場合、一対のスイッチＳｗｍを接続して番地（ｍ，ｍ）に位置するスピンバルブ素子１６に接続するＮｂワード線１５に書込電流Ｉｗｗと逆方向の消去電流Ｉｗｅを流すとともに、一対のスイッチＳｂｍを接続して番地（ｍ，ｍ）に位置するスピンバルブ素子１６に接続するＮｂビット線２８に書込電流Ｉｂｗと逆方向の消去電流Ｉｂｅを流し、それぞれの電流Ｉｗｅ，Ｉｂｅによって発生した磁界によりＮｉＦｅフリー層１７の磁化方向を変化させて状態を”０”とする。
この場合の消去電流Ｉｗｅ，Ｉｂｅも、それぞれ、例えば、１０ｍＡである。
なお、元々”０”の状態のメモリセル、即ち、スピンバルブ素子１６においては、磁化方向が変化しないので、”０”の状態のままとなる。
【００３５】
図４（ａ）参照
図４（ａ）は、本発明の第１の実施の形態の超電導／磁気抵抗メモリ装置の読出動作の説明図であり、図においては破線の円で囲んだ番地（ｍ，ｍ）に位置するスピンバルブ素子１６に書き込まれた情報を読み出す場合、Ｎｂワード線１５に接続されているスイッチＳｗｍの一方のみをオンにするとともに、Ｎｂビット線２８に接続されているＳＱＵＩＤ２１側のスイッチＳｂｗのみをオンにして、Ｎｂワード線１５側から書込電流の１０％程度、例えば、１ｍＡの読出電流Ｉｂ を流し、スピンバルブ素子１６を貫通して流れた電流量をＳＱＵＩＤ２１で検出する。
【００３６】
図４（ｂ）参照
指定された番地（ｍ，ｍ）のスピンバルブ素子１６の情報が書き込まれていない場合、即ち、ＮｉＦｅフリー層１７の磁化方向がＣｏＦｅピンド層１９の磁化方向と一致している場合、磁化方向が平行であるので低抵抗状態となり、相対的に大きな電流が流れ、それによって発生する磁界Ｂｉ も大きくなるので、ＳＱＵＩＤ２１を構成するジョセフソン接合素子は電圧状態になり、出力端子に電圧を出力する。
なお、図における三角の内部は超電導状態であることを示し、三角の外側が電圧状態であることを意味する。
【００３７】
図４（ｃ）参照
一方、指定された番地（ｍ，ｍ）のスピンバルブ素子１６の情報が書き込まれている場合、即ち、ＮｉＦｅフリー層１７の磁化方向がＣｏＦｅピンド層１９の磁化方向と反対である場合、磁化方向が逆平行であるので高抵抗状態となり、相対的に小さな電流しか流れず、それによって発生する磁界Ｂｉ は小さくなるので、ＳＱＵＩＤ２１を構成するジョセフソン接合素子は超電導状態のままであり、電圧を出力しない。
【００３８】
この様に、本発明の第１の実施の形態においては、ビット線及びワード線をＮｂ、即ち、超電導体で構成しているので、配線抵抗を零にすることができ、それによって、ビット線当りのセルの個数を増やすことができ、また、書込・読出速度を向上させることができる。
【００３９】
また、センスアンプをＳＱＵＩＤ２１で構成しているので、検出感度が非常に高くなり、それによって、ビット線当りのセルの個数を増やすことができる。
【００４０】
次に、図５を参照して、本発明の第２の実施の形態を説明する。
図５参照
図５は、本発明の第２の実施の形態の超電導／磁気抵抗メモリ装置の要部等価回路図であり、各スピンバルブ素子、即ち、各メモリセルに対してダミーセルとなるスピンバルブ素子３１を設けてビット線で接続してＡｕ抵抗３２を介して短絡させたものである。
【００４１】
この場合、ダミーセルとなる各スピンバルブ素子３１には、”１”又は”０”を統一して書き込んでおき、メモリセルを構成するスピンバルブ素子１６からの読出電流Ｉｂ による磁場と、ダミーセルを構成するスピンバルブ素子３１からの読出電流Ｉｂ’による磁場とは、ＳＱＵＩＤ２１に対して互いに逆方向となるので、ＳＱＵＩＤ２１に対して差動入力となり、読出感度を高めることができる。
【００４２】
次に、図６を参照して、本発明の第３の実施の形態の超電導／磁気抵抗メモリ装置を説明する。
図６参照
図６は、本発明の第３の実施の形態の超電導／磁気抵抗メモリ装置の構成説明図であり、基本的構成は上記の第１の実施の形態の超電導／磁気抵抗メモリ装置と全く同様であるが、この第３の実施の形態においては、周辺回路部側にＮｂシールド膜３３を設けるとともに、メモリセル部側には高透磁率のフェライト膜３４を設け、このフェライト膜３４がＮｂシールド膜３３上にも延在するようにしたものである。
【００４３】
これは、超電導素子で構成される周辺回路は磁気的な外部雑音の影響を受けやすいためであり、Ｎｂシールド膜３３を設けることによってＮｂグランドプレーン１２と合わせて周辺回路部を上下から挟み込んでシールドした状態となり、磁気的な外部雑音の影響を低減することができ、回路動作の信頼性が向上する。
【００４４】
また、メモリセル部にフェライト膜３４を設けることによって、スピンバルブ素子１６で発生した磁場は、高透磁率のフェライト膜３４の方へ逃げ、周辺回路部への影響を大幅に低減することができる。
【００４５】
また、フェライト膜３４をＮｂシールド膜３３上に延在させることによって、周辺回路部へ向う磁場を、Ｎｂシールド膜３３上に設けたフェライト膜３４へ追いやり、周辺回路部への影響をさらに低減することができる。
【００４６】
次に、図７を参照して、本発明の第４の実施の形態の超電導／磁気抵抗メモリ装置を説明する。
図７参照
図７は、本発明の第４の実施の形態の超電導／磁気抵抗メモリ装置の構成説明図であり、基本的構成は上記の第１の実施の形態の超電導／磁気抵抗メモリ装置と同様であるが、この場合には、メモリセルをスピンバルブ素子に代えてＣＭＲ効果素子を用い、それに伴って、配線及び周辺回路の酸化物高温超電導体で構成したものである。
【００４７】
即ち、ＭｇＯ基板４１上に周辺回路を構成する領域にＹＢａ２ Ｃｕ３ Ｏ７−Ｘ 組成のＹＢＣＯグランドプレーン４２を形成し、周辺回路部においては、ＰｒＢａ２ Ｃｕ３ Ｏ７−Ｘ 組成のＰＢＣＯ層間絶縁膜４３に設けたビアホールを介してＹＢＣＯグランドプレーン４２に接続するＹＢＣＯ配線層４４を設け、このＹＢＣＯ配線層４４に、ＹＢＣＯ下部電極４８／ＹＢＣＯ表面改質バリア４９／ＹＢＣＯ上部電極５０からなる一対のジョセフソン接合素子を設け、ＹＢＣＯ上部電極５０側をＹＢＣＯ内部局所配線層５１で接続することによってＳＱＵＩＤ４７を形成する。
【００４８】
一方、メモリセル部においてはＹＢＣＯ配線層４４と同時に形成したＹＢＣＯワード線４５上に、ＹＢＣＯワード線４５の延在方向に所定の間隔をもってＣＭＲ効果素子４６を配置し、ＰＢＣＯ層間絶縁膜５２を設けたのち、ＹＢＣＯワード線４５と直交する方向に配列するＣＭＲ効果素子４６をＹＢＣＯビット線５４で接続してマトリックスアレイを構成する。
【００４９】
この場合のＣＭＲ効果素子４６は、ペロブスカイト結晶構造を有するＬａＳｒＭｎＯｘ からなり、積層構造ではなく、バルクとして巨大磁気抵抗効果を示すものであり、従来の金属系強磁性体を用いたものに比べて磁気抵抗の変化が大きいことからＣＭＲ（Ｃｏｒｒｏｓａｌ Ｍａｇｎｅｔｏ−Ｒｅｓｉｓｔａｎｃｅ）効果とも呼ばれているが、この材料では、ＣＭＲ効果は温度２００Ｋ以下でしか観測されていない（必要ならば、Ｙ．Ｔｏｋｕｒａ，Ａ．Ｋｉｄｏ，Ｈ．Ｆｕｒｕｋａｗａ，Ｊ．Ｐｈｙｓ．Ｓｏｃ．Ｊｐｎ．，Ｖｏｌ．６３，ｐｐ．３９３１−３９３５，１９９４，或いは、富岡康秀，十倉好紀，日本応用磁気学会誌，ｖｏｌ．１９，ｐ．９３１−９３７，１９９５参照）。
【００５０】
また、ＹＢＣＯビット線５４は周辺回路部上に延在し、Ａｕ抵抗５５及びＹＢＣＯビア５３を介してＹＢＣＯグランドプレーン４２に接続されており、さらに、全面をＰＢＣＯ層間絶縁膜５６で被覆したものである。
なお、この場合も、図においては、図示を簡単にするためには、各メモリセルのアドレスをしているスイッチング素子は省略している。
【００５１】
この場合、メモリセルを構成するＬａＳｒＭｎＯｘ は、ＹＢＣＯと同じペロブスカイト構造であり、格子定数も近いことから、ＹＢＣＯワード線４５上に堆積させた場合にも、ペロブスカイト結晶構造となり、ＣＭＲ効果を発揮することができる。
【００５２】
この様に、本発明の第４の実施の形態においては、メモリセルをＣＭＲ効果素子４６によって構成しているので、構造が簡素化され、且つ、製造工程も簡素化されるので、スループットが向上する。
【００５３】
また、ビット線及びワード線として超電導体を用いているので、元々低温環境で動作させることになるが、ＬａＳｒＭｎＯｘ は上述のように２００Ｋ以下でしか巨大磁気抵抗効果を示さないので、非常に相性の良い組合せとなる。
【００５４】
次に、図８を参照して、本発明の第５の実施の形態の超電導／磁気抵抗メモリ装置を説明する。
図８参照
図８は、本発明の第５の実施の形態の超電導／磁気抵抗メモリ装置の要部等価回路図であり、メモリセル部の構成は上記の第１の実施の形態の超電導／磁気抵抗メモリ装置と全く同様であるが、周辺回路部を通常の半導体周辺回路３５によって構成したものであり、センスアンプ３６はＭＥＳＦＥＴによって構成される。
【００５５】
この第５の実施の形態においても、ビット線及びワード線として超電導体を用いているので配線抵抗を零にすることができ、それによって、ビット線当たりのメモリセル数を従来の常電導体を用い場合に比べて増やすことができ、それによって、大容量メモリ装置の構築が可能になる。
【００５６】
以上、本発明の各実施の形態を説明したが、本発明は各実施の形態に記載した構成及び条件に限られるものではなく、各種の変更が可能である。
例えば、上記の各実施の形態において用いた材料は一例であり、同様の特性示す材料ならば、実施の形態に記載した材料に置き換えて用いても良いことは言うまでもない。
【００５７】
また、上記の第１乃至第３の実施の形態においては、メモリセルをスピンバルブ素子をＮｉＦｅフリー層／Ａｌ中間層／ＣｏＦｅピンド層／ＦｅＭｎピン層で構成しているが、この様な積層構造に限られるものではなく、通常のリードヘッドに用いられている各種の構造を用いることができ、例えば、ＮｉＦｅフリー層／ＣｏＦｅフリー層／Ｃｕ中間層／ＣｏＦｅピンド層／ＰｄＰｔＭｎピン層で構成しても良いものである。
【００５８】
また、メモリセルはスピンバルブ素子に限られるものではなく、ＴＭＲ素子を用いて構成しても良いものであり、例えば、ＮｉＦｅフリー層／ＡｌＯｘ トンネル膜／ＣｏＦｅピンド層／ＰｄＰｔＭｎピン層等の積層構造によってＴＭＲ素子を構成すれば良い。
【００５９】
さらには、メモリセルを従来型のＭＲ素子で構成しても良いものである。
即ち、ＭＲ素子はＧＭＲ素子に比べて抵抗変化率が小さいが、上記の第１乃至第４の実施の形態のように、配線層を超電導体で構成しているので抵抗が零になり、且つ、周辺回路を超電導回路で構成する場合、特に、センスアンプをＳＱＵＩＤで構成する場合、検出感度が非常に高くなるので、抵抗変化率の小さなＭＲ素子からの出力も検知することができる。
【００６０】
また、上記の各実施の形態においては、メモリセルをスピンバルブ素子で構成する場合に、配線を構成する超電導体として金属超電導体であるＮｂを用いているが、他の金属超電導体を用いても良いものであり、さらには、上記の第４の実施の形態と同様に、酸化物高温超電導体を用いても良いものである。
【００６１】
また、上記の第５の実施の形態においてはビット線及びワード線をＮｂによって構成しているが、この場合もＹＢＣＯ等の酸化物高温超電導体を用いても良いものである。
【００６２】
また、上記の第３の実施の形態においては、超電導シールドと高透磁率部材を双方を用いているが、何方か一方でも良いものであり、高透磁率部材のみを設ける場合には、メモリセル部のみを覆うように高透磁率部材を設ければ良い。
【００６３】
また、上記の第２，４，５の実施の形態においても、超電導シールドと高透磁率部材の少なくとも一方を設けるように構成して良いものであり、さらに、第２の実施の形態におけるダミーセルを設ける構成は、他の実施の形態においても必要に応じて採用するものである。
【００６４】
ここで、再び図１を参照して、改めて本発明の詳細な特徴を説明する。
再び、図１参照
（付記１） メモリセル部２を磁気抵抗効果を示す素子１を用いて構成するとともに、前記メモリセル部２における配線７，８を超電導体によって構成したことを特徴とする磁気抵抗効果を用いたメモリ装置。
（付記２） 上記各メモリセルに対してダミーメモリセルを設けたことを特徴とする付記１記載の磁気抵抗効果を用いたメモリ装置。
（付記３） 周辺回路部４を超電導接合を用いたセンスアンプを含む論理回路によって構成することを特徴とする付記１または２に記載の磁気抵抗効果を用いたメモリ装置。
（付記４） 上記超電導回路からなる周辺回路部４の上下を、超電導シールド５で覆ったことを特徴とする付記３に記載の磁気抵抗効果を用いたメモリ装置。（付記５） 少なくとも上記メモリセル部２を覆うように、高透磁率部材６を設けたことを特徴とする付記４記載の磁気抵抗効果を用いたメモリ装置。
（付記６） 上記高透磁率部材６が、上記超電導シールド５の上に延在していることを特徴とする付記５記載の磁気抵抗効果を用いたメモリ装置。
（付記７） 上記メモリセル部２を構成する磁気抵抗効果を示す素子１が、磁気抵抗効果素子、巨大磁気抵抗効果素子、或いは、トンネル磁気抵抗効果素子のいずれかであることを特徴とする付記１乃至６のいずれか１に記載の磁気抵抗効果を用いたメモリ装置。
（付記８） 上記メモリセル部２を構成する磁気抵抗効果を示す素子１が、ペロブスカイト構造を有するとともに、少なくとも配線７，８がペロブスカイト構造を有する高温超電導体で構成されることを特徴とする付記１乃至６のいずれか１に記載の磁気抵抗効果を用いたメモリ装置。
（付記９） 上記周辺回路部４が、ペロブスカイト構造を有する高温超電導体で構成されることを特徴とする付記８記載の磁気抵抗効果を用いたメモリ装置。
（付記１０） 付記１乃至９に記載の磁気抵抗効果を用いたメモリ装置を備えたことを特徴とする情報処理装置。
【００６５】
【発明の効果】
本発明によれば、少なくともメモリセル部における配線を超電導体によって構成しているので、ビット線当たりのメモリセル数を増大することができるとともに、書込・読出速度を向上することができ、また、周辺回路を超電導体回路によって構成することによって検出感度が高まるのでさらにビット線当たりのメモリセル数を増大することができ、メモリ装置の大容量化及び低消費電力化に寄与するところが大きい。
【図面の簡単な説明】
【図１】本発明の原理的構成の説明図である。
【図２】本発明の第１の実施の形態の超電導／磁気抵抗メモリ装置の構成説明図である。
【図３】本発明の第１の実施の形態の超電導／磁気抵抗メモリ装置の書込動作及び消去動作の説明図である。
【図４】本発明の第１の実施の形態の超電導／磁気抵抗メモリ装置の読出動作の説明図である。
【図５】本発明の第２の実施の形態の超電導／磁気抵抗メモリ装置の要部等価回路図である。
【図６】本発明の第３の実施の形態の超電導／磁気抵抗メモリ装置の構成説明図である。
【図７】本発明の第４の実施の形態の超電導／磁気抵抗メモリ装置の構成説明図である。
【図８】本発明の第５の実施の形態の超電導／磁気抵抗メモリ装置の要部等価回路図である。
【図９】従来の超電導メモリセルの模式図である。
【図１０】従来のＭＲＡＭの模式図である。
【符号の説明】
１ 磁気抵抗効果を示す素子
２ メモリセル部
３ ＳＱＵＩＤ
４ 周辺回路部
５ 超電導シールド
６ 高透磁率部材
７ 配線
８ 配線
１１ Ｓｉ基板
１２ Ｎｂグランドプレーン
１３ 層間絶縁膜
１４ Ｎｂ配線層
１５ Ｎｂワード線
１６ スピンバルブ素子
１７ ＮｉＦｅフリー層
１８ Ａｌ中間層
１９ ＮｉＦｅピンド層
２０ ＦｅＭｎピン層
２１ ＳＱＵＩＤ
２２ Ｎｂ下部電極
２３ ＡｌＯｘ 層
２４ Ｎｂ上部電極
２５ Ｎｂ内部局所配線層
２６ 層間絶縁膜
２７ Ｎｂビア
２８ Ｎｂビット線
２９ Ａｕ抵抗
３０ 層間絶縁膜
３１ スピンバルブ素子
３２ Ａｕ抵抗
３３ Ｎｂシールド膜
３４ フェライト膜
３５ 半導体周辺回路
３６ センスアンプ
４１ ＭｇＯ基板
４２ ＹＢＣＯグランドプレーン
４３ ＰＢＣＯ層間絶縁膜
４４ ＹＢＣＯ配線層
４５ ＹＢＣＯワード線
４６ ＣＭＲ効果素子
４７ ＳＱＵＩＤ
４８ ＹＢＣＯ下部電極
４９ ＹＢＣＯ表面改質バリア
５０ ＹＢＣＯ上部電極
５１ ＹＢＣＯ内部局所配線層
５２ ＰＢＣＯ層間絶縁膜
５３ ＹＢＣＯビア
５４ ＹＢＣＯビット線
５５ Ａｕ抵抗
５６ ＰＢＣＯ層間絶縁膜
６１ ＳＱＵＩＤ
６２ ジョセフソン接合素子
６３ ジョセフソン接合素子
７１ ビット線
７２ ワード線
７３ スピンバルブ素子
７４ ＰｄＰｔＭｎピン層
７５ ＣｏＦｅピンド層
７６ Ｃｕ中間層
７７ ＮｉＦｅフリー層
Claims (5)
- メモリセル部を磁気抵抗効果を示す素子を用いて構成するとともに、前記メモリセル部における配線を超電導体によって構成したことを特徴とする磁気抵抗効果を用いたメモリ装置。
- 周辺回路部を超電導接合を用いたセンスアンプを含む論理回路によって構成することを特徴とする請求項１記載の磁気抵抗効果を用いたメモリ装置。
- 上記超電導回路からなる周辺回路部の上下を、超電導シールドで覆ったことを特徴とする請求項２に記載の磁気抵抗効果を用いたメモリ装置。
- 少なくとも上記メモリセル部を覆うように高透磁率部材を設けたことを特徴とする請求項３記載の磁気抵抗効果を用いたメモリ装置。
- 上記メモリセル部を構成する磁気抵抗効果を示す素子が、ペロブスカイト構造を有するとともに、少なくとも配線がペロブスカイト構造を有する高温超電導体で構成されることを特徴とする請求項１乃至４のいずれか１項に記載の磁気抵抗効果を用いたメモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002236820A JP2004079723A (ja) | 2002-08-15 | 2002-08-15 | 磁気抵抗効果を用いたメモリ装置 |
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| JP2004079723A true JP2004079723A (ja) | 2004-03-11 |
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ID=32020832
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| JP2002236820A Withdrawn JP2004079723A (ja) | 2002-08-15 | 2002-08-15 | 磁気抵抗効果を用いたメモリ装置 |
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| JP (1) | JP2004079723A (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006066783A (ja) * | 2004-08-30 | 2006-03-09 | Fujitsu Ltd | 超電導回路装置及びその製造方法 |
| JP2008182157A (ja) * | 2007-01-26 | 2008-08-07 | Nippon Telegr & Teleph Corp <Ntt> | メモリ装置 |
| JP2011216622A (ja) * | 2010-03-31 | 2011-10-27 | Renesas Electronics Corp | 半導体装置および半導体装置アセンブリ |
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2002
- 2002-08-15 JP JP2002236820A patent/JP2004079723A/ja not_active Withdrawn
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