CN102208429B - 半导体器件和半导体器件组件 - Google Patents

半导体器件和半导体器件组件 Download PDF

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Abstract

提供一种阻挡外部磁场的磁屏蔽效果优良的半导体器件和半导体器件组件。该半导体器件包括：层间绝缘膜，形成为覆盖半导体衬底的主表面之上形成的切换元件；平板状引出布线；耦合布线，将引出布线与切换元件相互耦合；以及磁阻元件，包括磁化定向可变的磁化自由层并且形成于引出布线之上。该半导体器件具有可以用来改变磁化自由层的磁化状态的布线和另一布线。在多个磁阻元件布置于其中的存储器单元区域中，布置于磁阻元件上方的第一高导磁率膜从存储器单元区域一直延伸到作为除了存储器单元区域之外的区域的外围区域。

Description

半导体器件和半导体器件组件
相关申请的交叉引用
包括说明书、说明书附图和说明书摘要、于2010年3月31日提交的日本专利申请No.2010-82465的公开内容的全文通过引用并入本文。
技术领域
本发明涉及半导体器件和半导体器件组件并且具体地涉及并入磁阻元件的半导体器件和半导体器件组件。
背景技术
作为比如用于存储的半导体集成电路之类的半导体器件，已经常规地广泛使用DRAM(动态随机存取存储器)和SRAM(静态随机存取存储器)。MRAM(磁随机存取存储器)是通过磁性来存储信息的器件并且在高速操作、抗改写性、非易失性等上优于其它存储器技术。
MRAM并入利用TMR(隧道磁阻)效应的称为MTJ(磁隧道结)元件的磁阻元件并且通过磁阻元件的磁化状态来存储信息。磁阻元件布置于如下区域中，在这些区域中，例如在一个方向上延伸的数字线和在与之基本上正交的方向上延伸的位线彼此相交并且形成为阵列配置。在各磁阻元件中，在两个磁层之间层叠有隧道绝缘膜。各磁阻元件包括如下层，该层的磁化方向因经过数字线和位线的电流所生成的磁场而变化。磁阻元件存储这一磁化方向作为信息。磁阻元件的电阻根据这一层的磁化方向而变化。通过检测经过磁阻元件的电流因这一电阻变化所致的改变来检测磁阻元件中存储的信息。
一般而言，包括导磁率高的如下膜的包层布置于如位线之类的布线的侧表面和上表面之上，该膜包括由高导磁率材料形成的薄膜。这是为了在上文提到的半导体器件中向磁阻元件密集供应由经过位线等的电流生成的磁场。还为了屏蔽向该磁阻元件供应的磁场以免受由经过除了所需位线之外的位线等的电流生成的磁场。
例如在日本待审专利公开No.2009-38221(专利文献1)中描述的半导体器件中，高导磁率膜形成于各磁存储器元件的位线上方而其间有绝缘膜。如上文提到的布置于位线上方的高导磁率膜具有的作用在于阻挡由经过除了相关位线之外的位线的电流生成的磁场(外部磁场)，从而实现如下效果：抑制了在布置于位线之下的磁阻元件受外部磁场影响时出现的问题。
例如在美国2004/0032010A1(专利文献2)中描述的半导体器件中，由非晶态软磁材料形成的屏蔽层(等效于高导磁率膜)布置于MRAM器件上方。如上文提到的由非晶态软磁材料形成的层具有的作用在于抑制由于涡电流或者铁磁共振引起的导磁率的下降并且抑制MRAM器件功能的退化。
[专利文献1]
日本待审专利公开No.2009-38221
[专利文献2]
美国2004/0032010A1
发明内容
在上文提到的半导体器件中，在平面中观察形成两个区域。一个区域是存储器单元部分(存储器单元区域)，其中布置多个磁阻元件，并且布置多个位线、数字线等使得它们彼此相交。另一区域是外围电路部分(外围区域)，该部分是除了存储器单元部分之外的区域并且布置于存储器单元部分的外区域中。
存储器单元部分是如下区域，其中向磁阻元件写入信息并且读取向各磁阻元件写入的信息。外围电路部分是用于进行以下处理的区域：从布置于存储器单元部分中的多个磁阻元件之中选择将读取或者写入数据的所需磁阻元件；并且通过电极焊盘向外部负载供应电流或者存储器单元部分中的电信息。如在日本待审专利公开No.2009-38221中公开的那样，例如在包括半导体器件的层的层叠方向(竖直方向)上采取以下措施：与位线类似的布线按照与位线基本上相同的高度布置于外围电路部分中。
然而在日本待审专利公开No.2009-38221中公开的半导体器件中，尽管高导磁率膜布置于存储器单元部分中的位线上方，但是未采取以下措施：高导磁率膜布置于外围电路部分中的布线上方(高度与位线基本上相同)。
参照US 2004/0032010A1中描述的半导体器件，仅公开了存储器单元部分，而未公开外围电路部分。然而在这一专利公开中明确指出屏蔽层布置于MRAM器件正上方和正下方及其邻近处。还参照这一半导体器件，因此认为屏蔽层未布置于外围电路部分中。
在上文提到的情况下，高导磁率膜仅布置于存储器单元部分中的布线上方，而高导磁率膜未布置于外围电路部分中的布线上方。在这些情况下，如杂散磁场之类的外部磁场(来自半导体芯片外部的磁场)可能对储存器单元部分的磁阻元件具有影响。更可能的是它尤其对在存储器单元部分的存储器单元端部邻近的区域中布置的磁阻元件具有影响。
已经鉴于上述问题而作出本发明。本发明的一个目的在于提供一种对阻挡由如杂散磁场之类的外部磁场产生的磁场具有增强效果(磁屏蔽效果)的半导体器件。本发明的另一目的在于提供一种使用这一半导体器件的半导体器件组件。
在本发明的一个实施例中的一种半导体器件包括以下组成元件：半导体衬底；切换元件，形成于半导体衬底的主表面之上；层间绝缘膜，形成为覆盖切换元件；平板状引出布线，形成于层间绝缘膜之上；耦合布线，将引出布线和切换元件相互耦合；磁阻元件，包括磁化定向可变的磁化自由层并且形成于引出布线之上；以及布线，定位于磁阻元件之上并且向沿着半导体衬底的主表面的方向延伸，并且使得可以改变磁化自由层的磁化状态。在多个磁阻元件布置于其中的存储器单元区域中，布置于磁阻元件上方的第一高导磁率膜从存储器单元区域延伸到作为除了存储器单元区域之外的区域的外围区域。
根据这一实施例，外围区域中的布线也与存储器单元区域中如位线之类的布线类似地从上方由第一高导磁率膜覆盖。出于这一原因，来自半导体芯片外部的如杂散磁场之类的磁场被外围区域中的布线上方布置的第一高导磁率膜阻挡。通过布置于外围区域中的第一高导磁率膜所带来的阻挡外部磁场的效果(磁屏蔽效果)实现如下效果：从外部进入外围区域中的第一高导磁率膜的磁通量一次集中于第一高导磁率膜中，然后再次引向外部。因此，可以减少如杂散磁场之类的外部磁场到达存储器单元区域中的磁阻元件并且对磁阻元件具有影响的可能性。
附图说明
图1是图示了在平面中观察的本发明的半导体器件的配置的示意图；
图2是图示了在图1中由虚线包围的区域“II”、也就是在平面中观察的本发明第一实施例中的存储器单元部分和外围电路部分的配置的放大示意图；
图3(A)是图示了在本发明的第一实施例中的从上方覆盖存储器单元部分和外围电路部分的包层的模式的放大示意图；
图3(B)是图示了在本发明的第一实施例中的在平面中观察的从上方由图3(A)中的包层覆盖的存储器单元部分和外围电路部分的模式的放大示意图；
图4是图示了在本发明的第一实施例的例子中的在平面中观察的布置于存储器单元部分中的磁阻元件的模式的示意图；
图5是沿着图4的线V-V取得的示意截面图；
图6是沿着图4的线VI-VI取得的示意截面图；
图7是与图5和图6类似的在图3(B)中由虚线包围的外围电路部分“VII”的示意截面图；
图8是图示了包层的模式的例子的示意截面图；
图9是图示了与图8中不同的对包层的模式的一种修改的示意截面图；
图10是图示了磁阻元件的配置的示意截面图；
图11是图示了与图4中不同的、在对本发明的第一实施例的一种修改中在平面中观察的布置于存储器单元部分中的磁阻元件的模式的示意图；
图12是沿着图11的线XII-XII取得的示意截面图；
图13是沿着图11的线XIII-XIII取得的示意截面图；
图14是与图11中不同的、从与图5中相同的方向观察的、在对本发明的第一实施例的另一修改中的半导体器件的示意截面图；
图15是从与图6中相同的方向观察的、在图14中的半导体器件的示意截面图；
图16是图14中的半导体器件的与图7中相同的外围电路部分的示意截面图；
图17是图示了制造本发明第一实施例中的半导体器件的方法的第一制造工艺步骤的示意截面图；
图18是图示了在图17中所示制造工艺步骤之后的制造工艺步骤的示意截面图；
图19是图示了在图18中所示制造工艺步骤之后的制造工艺步骤的示意截面图；
图20是图示了在图19中所示制造工艺步骤之后的制造工艺步骤的示意截面图；
图21是图示了在图20中所示制造工艺步骤之后的制造工艺步骤的示意截面图；
图22是图示了在图21中所示制造工艺步骤之后的制造工艺步骤的示意截面图；
图23是图示了在图22中所示制造工艺步骤之后的制造工艺步骤的示意截面图；
图24是图示了在图23中所示制造工艺步骤之后的制造工艺步骤的示意截面图；
图25是图示了在图24中所示制造工艺步骤之后的制造工艺步骤的示意截面图；
图26是溅射器的图解略图；
图27是图示了在图24中所示制造工艺步骤之后的制造工艺步骤的示意截面图；
图28是图示了在与图27中相同的制造工艺步骤的外围电路部分的模式的示意截面图；
图29是图示了在图27中所示制造工艺步骤之后的制造工艺步骤的示意截面图；
图30是图示了在与图29中相同的制造工艺步骤的外围电路部分的模式的示意截面图；
图31是图示了将金属布线部分和磁阻元件耦合在一起的平坦绝缘膜的示意截面图；
图32是图示了在图29中所示制造工艺步骤之后的制造工艺步骤的示意截面图；
图33是图示了在与图32中相同的制造工艺步骤的外围电路部分的模式的示意截面图；
图34是图示了在图32中所示制造工艺步骤之后的制造工艺步骤的示意截面图；
图35是图示了在与图34中相同的制造工艺步骤的外围电路部分的模式的示意截面图；
图36是图示了在图34中所示制造工艺步骤之后的制造工艺步骤的示意截面图；
图37是图示了在与图36中相同的制造工艺步骤的外围电路部分的模式的示意截面图；
图38是图示了在图36中所示制造工艺步骤之后的制造工艺步骤的示意截面图；
图39是图示了在与图38中相同的制造工艺步骤的外围电路部分的模式的示意截面图；
图40是图示了在图38中所示制造工艺步骤之后的制造工艺步骤的示意截面图；
图41是图示了在与图40中相同的制造工艺步骤的外围电路部分的模式的示意截面图；
图42是图示了在图40中所示制造工艺步骤之后的制造工艺步骤的示意截面图；
图43是图示了在与图42中相同的制造工艺步骤的外围电路部分的模式的示意截面图；
图44是图示了在图42中所示制造工艺步骤之后的制造工艺步骤的示意截面图；
图45是沿着图44的线XLV-XLV取得的示意截面图；
图46是图示了在与图44中相同的制造工艺步骤的外围电路部分的模式的示意截面图；
图47是图示了在图44中所示制造工艺步骤之后的制造工艺步骤的示意截面图；
图48是沿着图47的线XLVIII-XLVIII取得的示意截面图；
图49是图示了在与图47中相同的制造工艺步骤的外围电路部分的模式的示意截面图；
图50是图示了在图47中所示制造工艺步骤之后的制造工艺步骤的示意截面图；
图51是沿着图50的线LI-LI取得的示意截面图；
图52是图示了在与图50中相同的制造工艺步骤的外围电路部分的模式的示意截面图；
图53是图示了在图50中所示制造工艺步骤之后的制造工艺步骤的示意截面图；
图54是沿着图53的线LIV-LIV取得的示意截面图；
图55是图示了在与图53中相同的制造工艺步骤的外围电路部分的模式的示意截面图；
图56是图示了在图53中所示制造工艺步骤之后的制造工艺步骤的示意截面图；
图57是沿着图56的线LVII-LVII取得的示意截面图；
图58是图示了在与图56中相同的制造工艺步骤的外围电路部分的模式的示意截面图；
图59是图示了在图44中所示制造工艺步骤之后的制造工艺步骤(接触部分的模式在该步骤不同于图47中的模式)的示意截面图；
图60是沿着图59的线LX-LX取得的示意截面图；
图61是图示了在与图59中相同的制造工艺步骤的外围电路部分的模式的示意截面图；
图62是图示了在图59中所示制造工艺步骤之后的制造工艺步骤的示意截面图；
图63是沿着图62的线LXIII-LXIII取得的示意截面图；
图64是图示了在与图62中相同的制造工艺步骤的外围电路部分的模式的示意截面图；
图65是图示了在图42中所示制造工艺步骤之后的制造工艺步骤的示意截面图，该图说明了制造对本发明第一实施例的图11至图13中所示修改的方法；
图66是沿着图65的线LXVI-LXVI取得的示意截面图；
图67是图示了在与图65中相同的制造工艺步骤的外围电路部分的模式的示意截面图；
图68是图示了在图65中所示制造工艺步骤之后的制造工艺步骤的示意截面图；
图69是沿着图68的线LXIX-LXIX取得的示意截面图；
图70是图示了在与图68中相同的制造工艺步骤的外围电路部分的模式的示意截面图；
图71是图示了在图23中所示制造工艺步骤之后的制造工艺步骤的示意截面图，该图说明了制造对本发明第一实施例的图14至图16中所示另一修改的方法；
图72是图示了在与图71中相同的制造工艺步骤的外围电路部分的模式的示意截面图；
图73是图示了在图71中所示制造工艺步骤之后的制造工艺步骤的示意截面图；
图74是图示了在与图73中相同的制造工艺步骤的外围电路部分的模式的示意截面图；
图75是图示了在图73中所示制造工艺步骤之后的制造工艺步骤的示意截面图；
图76是沿着图75的线LXXVI-LXXVI取得的示意截面图；
图77是图示了在与图75中相同的制造工艺步骤的外围电路部分的模式的示意截面图；
图78是图示了在图75中所示制造工艺步骤之后的制造工艺步骤的示意截面图；
图79是沿着图78的线LXXIX-LXXIX取得的示意截面图；
图80是图示了在与图78中相同的制造工艺步骤的外围电路部分的模式的示意截面图；
图81是图示了在制造常规半导体器件的方法中的、在图50中所示制造工艺步骤之后的制造工艺步骤的外围电路部分的示意截面图；
图82是图示了在制造常规半导体器件的方法中的、在图81中所示制造工艺步骤之后的制造工艺步骤的外围电路部分的示意截面图；
图83是图示了在本发明的第一实施例中的半导体器件中的、在平面中观察的在去除高导磁率膜的部分时虚图案的形状例子的示意图；
图84是图示了在本发明的第一实施例中的半导体器件中的、在平面中观察的在去除高导磁率膜的部分时虚图案的形状的与图83中的例子不同的另一例子的示意图；
图85是图示了在本发明的第一实施例中的半导体器件中的、在平面中观察的在去除高导磁率膜的部分时虚图案的形状的与图84中的例子不同的又一例子的示意图；
图86是图示了在本发明的第一实施例中的半导体器件中的、在高导磁率膜的部分作为虚图案去除时过孔的模式的示意截面图；
图87是图示了如下模式的示意截面图，在该模式中如图58中形成电极焊盘PAD使得填充图86中的过孔VIA4的内部；
图88是图示了在本发明的第二实施例中的、在平面中观察的与图2中相同的存储器单元部分和外围电路部分的配置的放大示意图；
图89(A)是图示了在本发明的第二实施例中的、在平面中观察的从上方覆盖存储器单元部分和外围电路部分的包层的模式的放大示意图；
图89(B)是图示了在本发明的第二实施例中的、在平面中观察的从上方由图89(A)中的包层覆盖的存储器单元部分和外围电路部分的模式的放大示意图；
图90是图示了在本发明的第二实施例中的、从与图6中相同的方向观察的布置于存储器单元部分中的磁阻元件的例子的模式的示意截面图；
图91是图示了在本发明的第二实施例中的、从与图6中相同的方向观察的对布置于存储器单元部分中的磁阻元件的与图90中不同的一种修改的模式的示意截面图；
图92是图示了在制造本发明的第二实施例中的半导体器件的方法中的、从与图6中相同的方向观察的在图53中所示制造工艺步骤之后的制造工艺步骤的示意截面图；
图93是图示了在本发明的第三实施例中的、在平面中观察的与图2中相同的存储器单元部分和外围电路部分的配置的放大示意图；
图94是图示了在本发明的第三实施例中的、从与图5中相同的方向观察的布置于存储器单元部分中的磁阻元件的模式的示意截面图；
图95是沿着图94的线XCV-XCV取得的示意截面图；
图96是图示了在本发明的第三实施例中的、从与图6中相同的方向观察的对布置于存储器单元部分中的磁阻元件的与图95中不同的一种修改的模式的示意截面图；
图97是图示了在本发明的第三实施例中的、从与图7中相同的方向观察的布置于外围电路部分中的磁阻元件的模式的示意截面图；
图98是图示了在制造本发明的第三实施例中的半导体器件的方法中的、从与图5中相同的方向观察的在图53中所示制造工艺步骤之后的制造工艺步骤的示意截面图；
图99是沿着图98的线XCIX-XCIX取得的示意截面图；
图100是图示了在与图98中相同的制造工艺步骤的外围电路部分的模式的示意截面图；
图101是图示了在本发明的第四实施例中的、在平面中观察的与图2中相同的存储器单元部分和外围电路部分的配置的放大示意图；
图102是图示了在本发明的第五实施例中的、在平面中观察的与图2中相同的存储器单元部分和外围电路部分的配置的放大示意图；
图103(A)是图示了在本发明的第五实施例中的、在平面中观察的从上方覆盖存储器单元部分和外围电路部分的上包层的模式的放大示意图；
图103(B)是图示了在本发明的第五实施例中的、在平面中观察的从上方覆盖存储器单元部分和外围电路部分的下包层的模式的放大示意图；
图103(C)是图示了在本发明的第五实施例中的、在平面中观察的从上方由图103(A)和图103(B)中的包层覆盖的存储器单元部分和外围电路部分的模式的放大示意图；
图104是图示了在本发明的第五实施例中的、从与图5中相同的方向观察的布置于存储器单元部分中的磁阻元件的模式的示意截面图；
图105是沿着图104的线CV-CV取得的示意截面图；
图106是图示了在本发明的第五实施例中的、从与图7中相同的方向观察的布置于外围电路部分中的磁阻元件的模式的示意截面图；
图107(A)是图示了在对本发明第五实施例的与图103(A)至图103(C)中不同的一种修改中的、在平面中观察的从上方覆盖存储器单元部分和外围电路部分的上包层的模式的放大示意图；
图107(B)是图示了在对本发明第五实施例的与图103(A)至图103(C)中不同的修改中的、在平面中观察的从上方覆盖存储器单元部分和外围电路部分的下包层的模式的放大示意图；
图107(C)是图示了在对本发明第五实施例的与图103(A)至图103(C)中不同的修改中的、在平面中观察的从上方由图107(A)和图107(B)中的包层覆盖的存储器单元部分和外围电路部分的模式的放大示意图；
图108是图示了从与图6中相同的方向观察的布置于图107(A)至图107(C)中的存储器单元部分中的磁阻元件的模式的示意截面图；
图109是图示了在制造本发明第五实施例中的半导体器件的方法中的、从与图5中相同的方向观察的在图53中所示制造工艺步骤之后的制造工艺步骤的示意截面图；
图110是沿着图109的线CX-CX取得的示意截面图；
图111是图示了在与图109中相同的制造工艺步骤的外围电路部分的模式的示意截面图；
图112是图示了在图109中所示制造工艺步骤之后的制造工艺步骤的示意截面图；
图113是沿着图112的线CXIII-CXIII取得的示意截面图；
图114是图示了在与图112中相同的制造工艺步骤的外围电路部分的模式的示意截面图；
图115是图示了用于形成标记区域的第一制造工艺步骤的示意截面图；
图116是图示了在图115中的制造工艺步骤之后的制造工艺步骤的示意截面图；
图117是图示了在图116中所示制造工艺步骤之后的制造工艺步骤的示意截面图；
图118(A)是图示了用于通过与图115至图117中的方法不同的方法来形成标记区域的第一制造工艺步骤的示意截面图；
图118(B)是图示了在图118(A)中的制造工艺步骤之后的制造工艺步骤的示意截面图；
图119是图示了在本发明的第六实施例中的、在平面中观察的与图2中相同的存储器单元部分和外围电路部分的配置的放大示意图；
图120(A)是在本发明的第六实施例中的、在平面中观察的从上方覆盖存储器单元部分和外围电路部分的上包层的模式的放大示意图；
图120(B)是在本发明的第六实施例中的、在平面中观察的从上方覆盖存储器单元部分和外围电路部分的下包层的模式的放大示意图；
图120(C)是图示了在本发明的第六实施例中的、在平面中观察的从上方由图120(A)和图120(B)中的包层覆盖的存储器单元部分和外围电路部分的模式的放大示意图；
图121是图示了在本发明的第六实施例中的、从与图5中相同的方向观察的布置于存储器单元部分中的磁阻元件的模式的示意截面图；
图122是沿着图121的线CXXII-CXXII取得的示意截面图；
图123是在本发明的第六实施例中的、从与图7中相同的方向观察的布置于外围电路部分中的磁阻元件的模式的示意截面图；
图124(A)是图示了在对本发明第六实施例的与图120(A)至图120(C)中不同的一种修改中的、在平面中观察的从上方覆盖存储器单元部分和外围电路部分的上包层的模式的放大示意图；
图124(B)是图示了在对本发明第六实施例的与图120(A)至图120(C)中不同的修改中的、在平面中观察的从上方覆盖存储器单元部分和外围电路部分的下包层的模式的放大示意图；
图124(C)是图示了在对本发明第六实施例的与图120(A)至图120(C)中不同的修改中的、在平面中观察的由图124(A)和图124(B)中的包层覆盖的存储器单元部分和外围电路部分的模式的放大示意图；
图125(A)是在对本发明第六实施例的与图120(A)至图120(C)和图124(A)至图124(C)中不同的一种修改中的、在平面中观察的从上方覆盖存储器单元部分和外围电路部分的上包层的模式的放大示意图；
图125(B)是在对本发明第六实施例的与图120(A)至图120(C)和图124(A)至图124(C)中不同的修改中的、在平面中观察的从上方覆盖存储器单元部分和外围电路部分的下包层的模式的放大示意图；
图125(C)是在对本发明第六实施例的与图120(A)至图120(C)和图124(A)至图124(C)中不同的修改中的、在平面中观察的从上方由图125(A)和图125(B)中的包层覆盖的存储器单元部分和外围电路部分的模式的放大示意图；
图126是图示了在制造本发明第六实施例中的半导体器件的方法中的、从与图5中相同的方向观察的在图53中所示制造工艺步骤之后的制造工艺步骤的示意截面图；
图127是沿着图126的线CXXVII-CXXVII取得的示意截面图；
图128是图示了在与图126中相同的制造工艺步骤的外围电路部分的模式的示意截面图；
图129是图示了在本发明的第七实施例中的、在平面中观察的与图2中相同的存储器单元部分和外围电路部分的配置的放大示意图；
图130(A)是图示了在本发明的第七实施例中的、在平面中观察的从上方覆盖存储器单元部分和外围电路部分的上包层的模式的放大示意图；
图130(B)是图示了在本发明的第七实施例中的、在平面中观察的从上方覆盖存储器单元部分和外围电路部分的下包层的模式的放大示意图；
图130(C)是图示了在本发明的第七实施例中的、在平面中观察的从上方由图130(A)和图130(B)中的包层覆盖的存储器单元部分和外围电路部分的模式的放大示意图；
图131(A)是图示了在本发明的第八实施例中的、在平面中观察的从上方覆盖存储器单元部分和外围电路部分的上包层的模式的放大示意图；
图131(B)是图示了在本发明的第八实施例中的、在平面中观察的从上方覆盖存储器单元部分和外围电路部分的位于图131(A)中的包层之下的包层的模式的放大示意图；
图131(C)是在本发明的第八实施例中的、在平面中观察的从上方覆盖存储器单元部分和外围电路部分的位于图131(B)中的包层之下的包层的模式的放大示意图；
图131(D)是在本发明的第八实施例中的、在平面中观察的从上方由图130(A)至图130(C)中的包层覆盖的存储器单元部分和外围电路部分的模式的放大示意图；
图132是图示了从与图5中相同的方向观察的布置于图131(A)至图131(D)中的存储器单元部分中的磁阻元件的模式的示意截面图；
图133是沿着图132的线CXXXIII-CXXXIII取得的示意截面图；
图134是图示了在本发明的第八实施例中的、从与图7中相同的方向观察的布置于外围电路部分中的磁阻元件的模式的示意截面图；
图135是图示了在本发明的第九实施例的例子中的、在平面中观察的其中高导磁率材料粘附到第一实施例至第八实施例中的各半导体器件的半导体器件组件的配置的示意图；
图136是沿着线135的线CXXXVI-CXXXVI取得的示意截面图；
图137是图示了其中以SOP密封图135中的半导体器件组件的模式的示意截面图；
图138是图示了其中以BGA密封图135中的半导体器件组件的模式的示意截面图；
图139是在对本发明第九实施例的与图135中不同的一种修改中的、在平面中观察的其中高导磁率材料粘附到第一实施例至第八实施例中的各半导体器件的半导体器件组件的配置的示意图；
图140是沿着图139的线CXL-CXL取得的示意截面图；
图141是图示了其中以SOP密封图139中的半导体器件组件的模式的示意截面图；
图142是图示了其中以BGA密封图139中的半导体器件组件的模式的示意截面图；
图143是在对本发明第九实施例的与图139中不同的另一修改中的、在平面中观察的其中高导磁率材料粘附到第一实施例至第八实施例中的各半导体器件的半导体器件组件的配置的示意图；
图144是沿着图143的线CXLIV-CXLIV取得的示意截面图；
图145是其中以SOP密封图143中的半导体器件组件的模式的示意截面图；
图146是图示了其中以BGA密封图143中的半导体器件组件的模式的示意截面图；
图147是图示了如下模式的示意截面图，在该模式中，以SOP密封与图143中相同的修改中的半导体器件组件，并且存储器单元部分的布置不同于图43中的布置；
图148是沿着图137的线CXLVIII-CXLVIII取得的示意截面图；
图149是图示了在对本发明第九实施例的与图143中不同的又一修改中的、在平面中观察的其中高导磁率材料粘附到第一实施例至第八实施例中的各半导体器件的半导体器件组件的配置的示意图；
图150是沿着图149的线CL-CL取得的示意截面图；
图151是图示了其中以SOP密封图149中的半导体器件组件的模式的示意截面图；以及
图152是图示了其中以BGA密封图149中的半导体器件组件的模式的示意截面图。
具体实施方式
下文将参照附图给出对本发明实施例的描述。
(第一实施例)
如图1中所示，在这一实施例中的半导体器件是其中元件形成于半导体衬底之上的用于存储的集成电路，并且该半导体器件包括存储器单元部分和外围电路部分。
在存储器单元部分(存储器单元区域)中布置多个存储元件并且在此改写或者读取信息。存储器单元部分例如是包括多个单元区域CELL的区域。
外围电路部分(外围区域)是半导体器件中除了存储器单元部分之外(在存储器单元部分的外围上)的区域。它用来将外部负载与电信号耦合并且选择布置于存储器单元部分中的元件。尽管在图1中未示出，但是外围电路部分与用于与外部负载电耦合的接触部分耦合。
在这一实施例中的半导体器件中，如图2中所示，存储器单元部分和外围电路部分均由包层CLAD覆盖。如后文所述，包层CLAD包括高导磁率膜，并且此外例如金属薄膜层叠于此。
图2示出了其中以下层相互叠加的模式：图1中的存储器单元部分和部分的外围电路(下层)；以及包层CLAD，布置于图1中的存储器单元部分和外围电路部分中布置的布线上方(上层)。图3(A)和图3(B)更清楚地示出了图2具有相互分离的上层和下层。也就是说，图3(A)图示了上层(覆盖电路的包层CLAD)；并且图3(B)图示了由图3(A)中的包层覆盖的下层(存储器单元部分和外围电路部分)。
在第一实施例中，如图2和图3(A)中所示，布置包层CLAD使得从上方基本上完全覆盖存储器单元部分和外围电路部分。也就是说，作为第一高导磁率膜的包层CLAD从存储器单元部分一直延伸到外围电路部分。
如图4中所示，在这一实施例中的半导体器件的存储器单元部分中布置的各存储元件例如是包括磁阻元件TMR的MRAM。图4仅图示了磁阻元件TMR、用于向磁阻元件TMR供应电信号的电极(下电极LEL)以及作为电耦合部分的接触部分CTN1和接触部分CTN2。
如图4中所示，磁阻元件TMR例如在形状上接近椭圆。图4中的金属布线部分M是共同地表明后文描述的接触M1以及塞M2、塞M3和塞M4的表达，各塞是过孔与填充于其中的金属布线的组合。也就是说，称为金属布线部分M的区域并不实际地存在于接触部分CNT1之下。在附图中示出了金属布线部分M来说明塞M4、M3等布置于接触部分CNT1之下。
图5和图6是图示了如下模式的截面图，在该模式中，在半导体器件中提供单个磁阻元件TMR以及与磁阻元件TMR电耦合的布线、切换元件等。图6是从与图5中的方向正交的方向观察的截面图，并且在附图中省略了定位于图5中的绝缘膜II3之下(半导体衬底SUB侧)的部分。
通过组合图5和图6中所示单个磁阻元件TMR以及与这一磁阻元件MTR直接电耦合的布线和切换元件所获得的单元将定义为(单个)MRAM。
例如，包括图5中所示磁阻元件TMR的多个MRAM按照间隔布置于这一实施例中的半导体器件的存储器单元部分中(图1或者图2中的单元区域CELL内)。在存储器单元部分(图5和图6中的上侧)上方提供以下线：位线BL，作为在一个方向(图5中的左右方向)上延伸的布线；以及数字线DL，形成为使得它们定位于位线BL之下(图5和图6中的下侧)并且与位线BL相交。
在平面中观察，多个磁阻元件TMR按照间隔形成。出于这一原因，在平面中观察，多个位线BL在一个方向上延伸并且按照间隔形成。多个数字线DL在位线BL的布置方向上排列并且按照间隔形成于位线BL的延伸方向上。在数字线DL与位线BL彼此相交的各部分处提供磁阻元件TMR。更具体而言，磁阻元件TMR形成于在平面中观察数字线DL与位线BL彼此相交的各区域中。
在存储器单元部分中的各MRAM包括：半导体衬底SUB；MOS晶体管(切换元件)，形成于半导体衬底SUB的主表面之上(图5中的上侧)；多个层间绝缘膜(层间绝缘膜III1、III2等)和绝缘膜(绝缘膜II1等)以及平坦绝缘膜FII，形成为使得覆盖这一MOS晶体管；以及下电极LEL，作为平板状引出布线形成于层间绝缘膜之上(平坦绝缘膜FII之上)。
半导体衬底SUB的主表面是指在其表面之中的面积最大的主要表面。具体而言，它是指在与多层层叠的方向(图5中的上下方向)相交的水平方向上延伸的表面。
参照沿着半导体衬底SUB的主表面的方向按照间隔形成包括各MRAM的多个MOS晶体管。
各MOS晶体管具有：沟道区域，形成于半导体衬底SUB的主表面中；杂质区域IPR，形成于这一沟道区域的两侧上；栅极绝缘膜GI；以及栅极电极GE，形成于栅极绝缘膜GI之上。MOS晶体管包括：侧壁SW，形成于栅极电极GE的侧表面之上；金属硅化物膜MF，形成于杂质区域IPR的上表面之上；以及金属硅化物膜MF，形成于栅极电极之上。
金属布线部分M耦合到作为漏极电极来工作的杂质区域IPR，而另一杂质区域IPR作为源极电极来工作。
未示出的接触区域耦合到作为源极电极来工作的杂质区域IPR，并且它耦合到形成于层间绝缘膜中的源极布线SCL。
另外，MRAM具有将作为引出布线的下电极LEL与作为切换元件的MOS晶体管相互耦合的金属布线部分M，并且磁阻元件TMR布置于下电极LEL之上。
磁阻元件TMR的下电极LEL与MOS晶体管通过以下各项相互电耦合：接触M1(包括填充于接触M1中的导电材料)、塞M2、M3、M4和接触部分CNT1，形成为使得它们穿透多个层间绝缘膜III1等和绝缘膜II1等。形成于磁阻元件TMR的上表面中的上电极UEL与位线BL通过接触部分CNT2相互电耦合。
磁阻元件TMR形成于下电极LEL的一个主表面(上侧)之上。磁阻元件TMR包括：磁化固定层MPL，形成于下电极LEL之上并且与下电极LEL耦合；隧道绝缘膜MTL，形成于这一磁化固定层MPL之上；以及磁化自由层MFL，形成于隧道绝缘膜MTL之上。
磁化自由层MFL的磁化方向可能因磁场的作用而变化。磁化固定层MPL的磁化方向是固定的并且固定层MPL形成为使得即使从周围施加磁场它的磁化方向仍然保持恒定。
各位线BL包括作为布线的本体部分的铜布线本体部分CU和覆盖铜布线本体部分CU的侧壁表面的包层CLAD1。然而，本体部分与铜布线本体部分CU之上的衬垫膜LNF和其之上的包层CLAD2一起可以视为位线BL。当电流在铜布线本体部分CU的延伸方向上流动时，由此向磁阻元件TMR写入数据或者由此从磁阻元件TMR读取数据。位线BL使得可以按照流动于其中的电流的数量、方向等来改变磁化自由层MFL的磁化状态。
各数字线DL包括作为布线的本体部分的铜布线本体部分CU以及覆盖铜布线本体部分CU的侧壁表面和底表面(内表面)的包层CLAD1。当电流也在数字线的铜布线本体部分CU中流动时，由此向磁阻元件TMR写入数据。具体而言，如后文所述，由经过位线BL的电流所生成的磁场与经过数字线DL的电流所生成的磁场的合成磁场向各磁阻元件TMR写入数据。
布置包层CLAD1使得实现如下效果：向位于铜布线本体部分CU正下方的所需磁阻元件TMR密集施加由经过该铜布线本体部分CU的电流生成的磁场；由此使磁阻元件TMR更高效和更准确地操作。包层CLAD1与上文提到的包层CLAD类似地包括高导磁率膜。也就是说，包层CLAD1具有磁场屏蔽效果并且使得可以抑制由这一包层CLAD1包围的铜布线本体部分CU所生成的磁场向外部泄漏。
布置于位线BL上方(其上表面之上)的包层CLAD2也与各位线BL的侧壁表面之上的包层CLAD1类似地布置成使得实现如下效果：向磁阻元件TMR更有效地施加由经过铜布线本体部分CU的电流生成的磁场。作为第一高导磁率膜布置于各位线BL的上表面之上的包层CLAD2等效于在图2或者图3(A)中所示的上文提到的包层CLAD。因此如上文提到的那样，包层CLAD2包括高导磁率膜并且形成为基本上完全覆盖包括各个MRAM的存储器单元部分。
如稍后提到的那样，在各位线BL的上表面之上的包层CLAD2包括导体薄膜。出于这一原因，如果包层CLAD2直接形成于位线BL的上表面上(它的铜布线本体部分CU的上表面上)，则将在位线BL与包层CLAD2之间建立连续性。然后将在它们之间发生短路。为了抑制这一点，将包括绝缘膜的衬垫膜LNF形成于各位线BL的上表面之上，使得它夹入于位线与包层CLAD2之间。
衬垫膜LNF基本上完全覆盖包括位线BL之间区域的多个排列的位线BL的上表面，并且由此电绝缘位线BL之间的区域。因此中断邻接MRAM之间的电连续性。
此外，在存储器单元部分(MRAM)中，钝化膜PASF形成于包层CLAD2上方而其间有层间绝缘膜(图5和图6中的层间绝缘膜III8)。
在这一实施例中的上文提到的半导体器件中，在外围电路部分中排列的多个(单个)电路中的各电路的配置如图7中的截面图中所示。
如图7中所示，外围电路部分是在与存储器单元部分的同一半导体衬底SUB的主表面之上形成的电路部分。出于这一原因，以下各项与在存储器单元部分中那样形成于外围电路部分中的半导体衬底SUB的主表面之上：多个层间绝缘膜，比如层间绝缘膜III1；以及多个绝缘膜，比如绝缘膜II1。形成于半导体衬底SUB的主表面之上的MOS晶体管通过以下各项与电耦合到外部负载的电极焊盘PAD电耦合：金属布线部分M(也就是接触M1、塞M2、M3、M4)，形成为使得它穿透层间绝缘膜III1等和绝缘膜II1等；以及与位线BL同时形成的布线M5。
在存储器单元部分和外围电路部分中的塞M4是与数字线DL类似地通过蚀刻层间绝缘膜III6的部分来形成的布线。与位线BL类似地通过蚀刻层间绝缘膜III7的部分来形成外围电路部分中的布线M5。出于这一原因，希望的是布线M5应当与位线BL类似地让它的侧壁表面由包层CLAD1覆盖。
如图5至图7中所示，希望的是：接触M1、塞M2和塞M3的内表面应当由阻挡层BRL覆盖；并且塞M4和数字线DL的内表面应当由包层CLAD1覆盖。在图5至图7中，位线BL和布线M5的侧壁表面由包层CLAD1覆盖，并且它们的底表面未由薄膜覆盖。然而，阻挡层BRL可以形成于位线BL和布线M5的底表面之上。
包层CLAD2形成于图7中的外围电路部分中的布线M5的上表面之上而其间有衬垫膜LNF。这一包层CLAD2与图5和图6中的位线BL之上的包层CLAD2是同一层并且通过将存储器单元区域中的包层CLAD2一直延伸到外围电路部分来形成。
如上文提到的那样，包层CLAD(图5至图7中的包层CLAD2)(作为第一高导磁率膜)基本上完全覆盖位线BL上方的存储器单元部分和外围电路部分。然而实际上，包层CLAD2例如在如图7中所示的、其中布置如电极焊盘PAD之类的布线部分的区域中不连续。也就是说，包层CLAD2未覆盖的区域尽管仅为少数、但是按照需要存在于各处。
希望的是图5至图7中所示位于位线BL和布线M5上方的包层CLAD2(具体为包括包层CLAD2的高导磁率膜)的厚度W2应当大于以下厚度：位于位线BL和布线M5的侧壁表面之上的包层CLAD1(具体为包括包层CLAD1的高导磁率膜)的厚度W1。
具体而言，希望的是W1应当例如不少于5nm且不多于100nm并且W2应当例如不少于10nm且不多于100nm。更希望的是W1应当不少于5nm且不多于40nm并且W2应当不少于10nm且不多于400nm。
位于这一实施例中的半导体器件的最上层中的钝化膜PASF包括如下层，该层包括如图7中所示形成为将电极焊盘PAD与其它区域电隔离的绝缘膜。
将给出对上文提到的半导体器件的主要组成元件的材料和尺度的描述。希望的是多个层叠的层间绝缘膜III1、III2等、绝缘膜II1、II2等和钝化膜PASF应当例如由氮化硅膜(SiN)形成。希望的是：如层间绝缘膜III1之类的层间绝缘膜应当比如绝缘膜II1之类的绝缘膜更厚；并且钝化膜PASF应当比层间绝缘膜更厚。
希望的是衬垫膜LNF应当由如SiN、SiC、SiON、SiOC和SiON之类的电介质(绝缘体)材料形成。将如SiN之类的与SiO2不同的材料用于衬垫膜LNF等使得可以有利于层间绝缘膜III8和衬垫膜LNF与铜布线本体部分CU之间的粘合。
布置于图5至图7中的磁阻元件TMR上方的包层CLAD2等效于图2和图3(A)中的包层CLAD。因此，通过层叠高导磁率膜和金属薄膜来形成包层CLAD2。这同样适用于包层CLAD1。
具体而言，如图8中所示，例如包层CLAD1为三层结构并且通过依次层叠作为金属材料薄膜的阻挡层BRL、高导磁率膜MAG和阻挡层BRL来形成。如图9中所示，例如包层CLAD2为两层结构并且通过层叠阻挡层BRL和高导磁率膜MAG来形成。
希望的是非磁钽薄膜或者通过向其添加氮来获得的TaN(氮化钽)应当用于阻挡层BRL。这同样适用于覆盖接触M1、塞M2和塞M3的内表面的阻挡层BRL。
希望的是导磁率高而剩磁很低的软磁材料应当用于高导磁率膜MAG。具体而言，希望的是使用合金或者非晶态合金NiFe(镍铁)、NiFeMo、CoNbZr(钴铌锆)、CoFeNb、CoFeSiB、CoNbRu、CoNbZrMoCr、CoZrCrMo等。如上文提到的那样，希望的是位于位线BL上方的包层CLAD2中的高导磁率膜MAG应当比位线BL侧向上的包层CLAD1中的高导磁率膜MAG更厚。
其中布置包层的区域是其中由电流生成的磁场应当被阻挡的区域。因此即使当仅有单个高导磁率膜MAG而不是图8或者图9中所示层叠结构时，仍然可以获得与在使用具有如图8和图9中所示层叠结构的包层的情况下那样的相同磁场屏蔽效果。
通过布置图8和图9中所示包层(其中阻挡层BRL例如层叠于(各位线BL的)铜布线本体部分CU的上表面之上)，可以实现如下效果：可以抑制原子在高导磁率膜MAG与组成铜布线本体部分CU的铜(Cu)之间相互扩散(图8和图9中的箭头所示)。也就是说，布置阻挡层BRL使得可以抑制比如铜布线本体部分CU或者高导磁率膜MAG的性质改变和功能下降这样的问题。
然而，在位线BL之上的包层CLAD2布置于作为绝缘膜的衬垫膜LNF之上。也就是说，原子的相互扩散更少地倾向于出现在铜布线本体部分CU与衬垫膜LNF之上的高导磁率膜MAG之间。出于这一原因，对于位线BL之上的包层，希望的是应当采取以下措施：应当使用图9中所示包层CLAD2(其中高导磁率膜MAG直接形成于衬垫膜LNF上)而不是包层CLAD1。
在图8和图9中，作为例子，示出了与层间绝缘膜III6接触的包层。上文提到的相互扩散更少地倾向于出现在包括层间绝缘膜的二氧化硅膜与高导磁率膜MAG之间。出于这一原因，即使布置层间绝缘膜和高导磁率膜MAG使得它们相互直接接触(其间无阻挡层BRL)，仍然不会出现功能问题。
因此可接受以下配置：在该配置中，例如在位线BL的侧壁表面之上使用图9中的包层CLAD2，并且单个高导磁率膜MAG布置于位线BL(衬垫膜LNF)的上表面之上。
塞M4形成于图5和图7中所示层间绝缘膜III5中。图8中的包层CLAD1和图9中的包层CLAD2中的任一个也可以用于塞M4的内表面之上的包层。
在图5中的半导体器件中，例如在平面中观察的下电极LEL的面积大于在平面中观察的上电极UEL的面积。在平面中观察的上电极UEL的面积基本上等于例如在平面中观察的磁阻元件TMR的面积。然而也可接受如下模式，在该模式中，在平面中观察的上电极UEL或者下电极LEL的面积并非如上文所述。例如，在平面中观察的上电极UEL面积可以大于在平面中观察的磁阻元件TMR面积。
在这一例子中，希望的是下电极LEL和上电极UEL应当例如由Ta(钽)、TaN(氮化钽)、Ru(钌)和TiN(氮化钛)形成。下电极LEL和上电极UEL可以是单层、但是也可以通过层叠由上文提到的不同材料形成的多个薄膜来形成。
希望的是下电极LEL的厚度(在图5和图6中的上下方向上)应当例如不少于10nm且不多于100nm。更希望的是该厚度应当不少于20nm且不多于60nm(作为例子为40nm)。希望的是上电极UEL的厚度应当例如不少于30nm且不多于100nm。更希望的是该厚度应当不少于40nm且不多于80nm(作为例子为60nm)。
将给出对磁阻元件TMR的描述。在图5和图6中将磁化固定层MPL描绘为单层。然而一般而言，将以下结构用于磁化固定层MPL：两层结构，其中铁磁层层叠于反铁磁层之上；四层结构，其中铁磁层、非磁层和铁磁层依次层叠于反铁磁层之上；五层结构；等等。然而层叠的层数或者层叠的层顺序不限于前述。
例如当磁化固定层MPL为五层结构时，希望如图10中所示配置它。也就是说，从下至上依次层叠籽晶层MPLp、反铁磁层MPLq、铁磁层MPLr、非磁层MPLs和铁磁层MPLt。
希望的是籽晶层MPLp应当包括由Ta、Ru或者Ni(镍)和Fe(铁)的合金形成的金属膜。备选地，籽晶层MPLp可以是由Ni、Fe和Cr(铬)形成的金属膜。备选地，可以通过层叠由各种类型的上文提到的合金形成的多个金属膜来形成籽晶层MPLp。希望的是籽晶层MPLp的总厚度应当不少于0.5nm且不多于10nm，并且更希望的是该厚度应当不少于1.0nm且不多于8.5nm。
希望的是反铁磁层MPLq应当是由如下各项中的任一项形成的金属膜：Pt(铂)和Mn(锰)的合金、Ir(铱)和Mg(锰)的合金以及Ru和Mn的合金。希望的是其厚度不应少于10nm且不多于30nm，并且更希望的是该厚度不应少于12nm且不多于25nm。
希望的是铁磁层MPLr应当是单种金属或者包括从Ni、Co(钴)、Fe和B(硼)中选择的一种或者多种金属的合金的膜。备选地，可以通过层叠通过适当组合这些材料而获得的多个合金层来配置它。希望的是铁磁层MPLr的总厚度应当不少于1.2nm且不多于3.0nm，并且更希望的是该厚度应当不少于1.5nm且不多于2.5nm。
希望的是非磁层MPLs应当是厚度不少于0.4nm且不多于1.0nm的由Ru形成的金属膜。更希望的是非磁层MPLs的厚度应当不少于0.6nm且不多于0.9nm。
希望的是铁磁层MPLt应当由与铁磁层MPLr的材料相同的材料形成。希望布置它的厚度使得它的磁化量基本上等于铁磁层MPLr的磁化量。
希望的是隧道绝缘膜MTL应当是由AlOx(氧化铝)、MgO(氧化镁)和HfO(氧化铪)中的任一种形成的绝缘膜。希望的是它的厚度应当不少于0.5nm且不多于2.0nm，并且更希望的是该厚度应当不少于0.6nm且不多于1.5nm。
希望的是磁化自由层MFL应当是由铁磁层组成的薄膜。具体而言，希望的是它应当是单种金属或者包括从Ni、Co、Fe、B和Ru中选择的一种或者多种金属的合金的膜。备选地，可以通过层叠由上文提到的不同合金形成的多个薄膜来配置它。希望的是它的总厚度应不少于2.0nm且不多于10nm，并且更希望的是该厚度应当不少于3.0nm且不多于9.0nm。
希望的是覆盖磁阻元件TMR的侧表面的保护层III应当例如由SiN(氮化硅)膜形成。然而，保护层III可以由SiO2、AlOx或者SiON而不是SiN形成。
将给出关于在这一实施例中对半导体器件的修改的描述。这一实施例中的半导体器件的特征在于：定位于磁阻元件TMR上方的包层(具体为位线BL)从存储器单元部分一直延伸到外围电路部分。在这一半导体器件中，如图4至图7中所示，位线BL与磁阻元件TMR(上电极UEL)可以通过接触部分CNT2相互电耦合。然而，半导体器件可以例如具有与图11至图13中所示半导体器件类似的配置：在位线BL的下部(最下表面)与磁阻元件TMR(上电极UEL)的上部(最上表面)之间不提供接触部分CMT2；并且它们相互直接耦合。
图11至图13中所示包括MRAM的半导体器件与图4至图7中所示半导体器件的不同仅在于上文提到的位线BL与磁阻元件TMR相互耦合的模式。图11对应于图4；图12对应于图5；并且图13对应于图6。外围电路部分的模式与图7中的模式相同；因此省略其图解表示。
备选地，可以配置半导体器件使得与图14至图16中所示半导体器件类似地布置多个所谓的STT(自旋转移力矩)-MRAM。图14至图16中所示半导体器件与图4至图7中所示半导体器件的不同仅在于：未提供数字线DL，并且位线BL和塞M4的内表面与接触M1和塞M2、M3的内表面类似地仅由阻挡层BRL覆盖。例如，图14至图16中的STT-MRAM可以设置有如下模式，在该模式中，位线BL与磁阻元件TMR类似于图11至图13中的MRAM而相互直接耦合。
将给出对具有上文提到的配置的半导体器件的操作原理的描述。首先将给出对多个在图4至图7和图11至图13中所示MRAM布置于其中的半导体器件的操作原理的描述。
选择所需MOS晶体管，并且接通开关以使电流经过所需数字线DL和位线BL(铜布线本体部分CU)。然后改变延续到数字线DL和位线BL的每个磁阻元件TMR的磁化自由层MFL的磁化定向。
当经过数字线DL和位线BL的电流(或者这些电流所生成的磁场)小于这时磁化定向的反转所需要的电流时，发生如下情况：在关断电流之后，延续到数字线DL或者位线BL的每个磁阻元件TMR的磁化自由层MFL的磁化定向返回到在传递电流之前的状态。这意味着电流所生成的磁场小于磁化自由层MFL的磁化定向的反转所需要的磁场。
然而当电流大于磁化自由层MFL的磁化定向的反转所需要的电流时，发生如下情况：在关断电流之后，延续到数字线DL或者位线BL的每个磁阻元件TMR的磁化自由层MFL的磁化定向被反转。这意味着电流所生成的磁场大于磁化自由层MFL的磁化定向的反转所需要的磁场。
利用上文提到的特性，使比各磁化自由层MFL的磁化定向的反转所需要的电流更小的电流(第一电流)经过数字线DL和位线BL中的任一个。在这一状态中，使适当电流(第二电流)经过数字线DL和位线BL中的另一个。
这里引用的适当电流是指为了仅在第一电流和第二电流所经过的布线彼此相交的区域中实现如下效果而需要的电流值：第一电流和第二电流所生成的合成磁场变得大于各磁阻元件TMR的磁化自由层MFL的磁化定向的反转所需要的磁场。
结果，磁化自由层MFL的磁化定向仅在位于电流所经过的数字线DL和位线BL彼此相交的区域中反转。由此改写数据。也就是说，当改写数据时，同时出现对待改写的磁阻元件TMR的选择和这一改写。
具体而言，磁化自由层MFL的磁化定向变得与磁化固定层MPL的磁化定向相同；或者磁化自由层MFL的磁化定向变得与磁化固定层MPL的磁化定向相反。磁阻元件TMR的电阻在以下场合之间不同：当磁化自由层MFL的磁化定向与磁化固定层MPL的磁化定向相互一致时；以及当磁化自由层MFL的磁化定向与磁化固定层MPL的磁化定向彼此相反时。利用电阻值差异作为与“0”或者“1”对应的信息。
当读取所选磁阻元件TMR中的信息时，接通接合到所选磁阻元件TMR的MOS晶体管。
然后施加电压使得它经过MOS晶体管和位线BL。因此，可以检测所选磁阻元件TMR的电阻值以读取存储于磁阻元件TMR中的电信息。
布置例如布置于位线BL上方和侧面之上的包层中的高导磁率膜MAG使得实现如下效果：向布置于位线BL正下方的磁阻元件TMR更高效地施加由经过位线BL的电流生成的磁场。
将给出更具体描述。磁场经过高导磁率膜MAG的内部。因此，防止这一磁场作用于高导磁率膜MAG以外、也就是附近的磁阻元件TMR。因此，抑制附近的磁阻元件TMR受外部电流所生成的磁场影响。对于布置于各数字线DL的内表面之上的包层CLAD1(其中的高导磁率膜MAG)也带来相同效果。
将给出对多个图14至图16中所示STT-MRAM布置于其中的半导体器件的操作原理的描述。
改写原理如下。选择所需MOS晶体管并且接通开关。然后，电流流过定位于上方的金属布线部分M到接触部分CNT1到下电极LEL到磁阻元件TMR到上电极UEL到位线BL的电流路径。
这时当由于从MOS晶体管侧向位线BL侧供应电子而使电流传递时发生如下情况。仅自旋方向与磁化固定层MPL的磁化定向相同的电子注入到超出隧道绝缘膜MTL的磁化自由层MFL中。磁化固定层MPL反射自旋方向与磁化固定层MPL的磁化定向相反的电子。也就是说，这些电子不能到达磁化自由层MFL的内部。因而，磁化自由层MFL的磁化定向变得与磁化固定层MPL的磁化定向相同。
同时，当由于从位线BL侧向MOS晶体管侧供应电子而使电流传递时发生如下情况。自旋方向与磁化固定层MPL的磁化定向相同的电子经过磁化固定层MPL。磁化固定层MPL反射自旋方向与磁化固定层MPL的磁化定向相反的电子。也就是说，这些电子在相反方向上迁移并且注入磁化自由层MFL中。结果，磁化自由层MFL的磁化定向变得与磁化固定层MPL的磁化定向相反。
因此，磁阻元件TMR的电阻如在标准MRAM中那样变化。利用这一电阻值差异作为与“0”或者“1”对应的信息。
对其STT-MRAM被选择的磁阻元件TMR中的信息进行读取的原理与图4至图7和图11至图13中的标准MRAM中的原理相同。
也就是说，同样在STT-MRAM中，流过位线BL的电流如在标准MRAM中那样按照流过磁化自由层MFL的电流的方向来改变该磁化自由层MFL的磁化状态。
根据上述操作原理，在MRAM中和在STT-MRAM中均采取以下措施：流过位线BL的电流改变磁化自由层MFL的磁化状态；并且利用磁阻元件TMR因这一磁化状态改变而产生的电阻差异作为与“0”或者“1”对应的信息。
将给出对制造这一实施例中的半导体器件的方法的描述。首先将参照图17至图64给出对制造具有图4至图7中所示MRAM的半导体器件的方法的描述。
首先进行制备基础布线的步骤。具体而言，进行制备具有主表面的半导体衬底的步骤以及在这一半导体衬底的主表面之上形成用于形成MRAM和外围电路的基础电路的步骤。
图17至图23是图示了从与图5中相同的方向观察的其中形成存储器单元部分中的MRAM的模式的截面图。在图17至图23中所示各步骤，也在外围电路部分中进行相同处理；因此省略外围电路部分的图解表示。
如图17中所示，首先制备具有主表面的半导体衬底SUB。在半导体衬底SUB的主表面之上形成分离绝缘膜SPI。通过分离绝缘膜SPI在半导体衬底SUB的主表面之上形成有源区域。
随后通过离子注入技术等在有源区域中注入杂质以依次形成阱区域WEL和沟道区域CHA。
如图18中所示，通过热氧化方法在沟道区域CHA的主表面之上形成栅极绝缘膜GI。随后，沉积多晶硅膜等并且对多晶硅膜等进行构图以在栅极绝缘膜GI之上形成栅极电极GE。
随后，如图19中所示，使用栅极电极GE作为掩膜在有源区域中注入预定导电类型的杂质。另外，在栅极电极GE的侧表面之上形成绝缘膜、比如二氧化硅膜，并且在形成这一绝缘膜之后，再次在有源区域中注入杂质。
在第二次注入杂质之后，沉积绝缘膜，比如二氧化硅膜和氮化硅膜。干蚀刻沉积的绝缘膜以形成侧壁SW。在形成侧壁SW之后，再次在沟道区域CHA中注入杂质。结果，形成作为源极或者漏极来工作的杂质区域IPR。
如图20中所示，通过溅射来形成金属膜，并且随后进行热处理。由此在杂质区域IPR的上表面和栅极电极GE的上表面中形成金属硅化物膜MF，并且随后去除不需要的金属膜。结果，形成MOS晶体管TR。
在形成MOS晶体管TR之后，如图21中所示，例如形成由二氧化硅膜等形成的层间绝缘膜III1使得覆盖MOS晶体管TR。
使形成的层间绝缘膜III1经受光刻和蚀刻以形成接触孔。形成这一接触孔使得它延伸到形成于杂质区域IPR之上的金属硅化物膜MF。
随后，通过溅射等在接触孔的内表面之上形成阻挡层BRL。在形成阻挡层BRL之后，用钨等的导电膜TUN填充接触孔。对这一导电膜TUN进行化学机械抛光(CMP)处理以形成接触M1。
希望例如使用CVD方法来填充导电膜TUN。随后如图22中所示，在层间绝缘膜III1的上表面之上依次形成绝缘膜II1和层间绝缘膜III2。在层间绝缘膜III2和绝缘膜II1中形成沟槽部分。在形成的沟槽部分中形成阻挡层BRL，并且利用导电膜CU填充这些沟槽部分。平坦化这一导电膜CU以在层间绝缘膜III2和绝缘膜II1中形成塞M2和源极布线SCL。希望例如使用镀覆方法来填充导电膜CU。
随后如图23中所示，依次形成绝缘膜II2和层间绝缘膜III3、III4。随后，在绝缘膜II2和层间绝缘膜III3、III4中形成孔，并且在孔的内表面之上形成阻挡层BRL。在阻挡层BRL之上填充导电膜CU，并且平坦化这一导电膜CU以形成塞M3。
关于图24至图43中所示以下步骤中的各步骤，并行表示以下截面图：与图17至图23类似地图示了从与图5中相同的方向观察的其中在存储器单元部分中形成MRAM的模式的截面图；以及图示了从与图7中相同的方向观察的其中形成外围电路的模式的截面图。
随后如图24(存储器单元部分)中所示，在层间绝缘膜III4的上表面之上依次形成绝缘膜II3和层间绝缘膜III5、III6。随后，形成塞孔PLG，该塞孔PLG作为用于在绝缘膜II3和层间绝缘膜III5、III6中形成塞M4的孔。另外，在层间绝缘膜III6中形成用于数字线的沟槽部分DLG。
这时，如图25(外围电路部分)中所示，也在外围电路部分中的绝缘膜II3和层间绝缘膜III5、III6中形成塞孔PLG。
在塞孔PLG中形成包层(例如包层CLAD1)，并且也在用于数字线的沟槽部分DLG的内表面之上形成类似包层(例如包层CLAD1)。
使用图26中所示溅射器SPTR来形成这一包层CLAD1(阻挡层BRL和高导磁率膜MAG)。溅射器SPTR布置于室中并且包括制造工艺中的半导体衬底布置于其上表面之上的台架STG、靶TAR、直流线圈COIL和高频线圈。
从直流线圈COIL和高频线圈产生的磁力可以调节室中的粒子方向性。
当形成阻挡层BRL时，向台架STG施加例如200W至230W左右的交流功率。由此可以提高阻挡层BRL的侧面覆盖比率。
这里引用的侧面覆盖比率是指与在图24中所示层间绝缘膜III6的上表面之上形成膜的膜形成速度相关的以下比率：在塞孔PLG和用于数字线的沟槽部分DLG中的侧表面之上形成膜的膜形成速度与这一膜形成速度之比。
在形成阻挡层BRL之后，形成高导磁率膜MAG。当形成高导磁率膜MAG时，向上文提到的高频线圈例如施加2000W左右的功率。向直流线圈COIL施加例如0W至500W左右的功率。在室中的压强布置为0.2Pa左右。此外，向靶TAR和台架STG施加预定功率。
当在上文提到的条件之下形成高导磁率膜MAG时实现如下效果：使在阻挡层BRL中的侧表面之上形成膜的膜形成速度高于在阻挡层BRL的底部形成膜的膜形成速度。
也就是说，在形成高导磁率膜MAG时所取的侧面覆盖比率高于在形成阻挡层BRL时所取的侧面覆盖比率。
在调节膜形成速度的同时，形成阻挡层BRL和高导磁率膜MAG。这使得可以例如抑制以下和其它问题：这些膜变得过厚，并且在与数字线等的延伸方向相交的方向上的横截面积减少。也就是说，可以抑制各数字线的电阻变得过高。
在如上文提到的那样形成高导磁率膜MAG之后，在高导磁率膜MAG的上表面之上形成阻挡层BRL。对于用于这一阻挡层BRL的膜形成条件，采用形成上文提到的阻挡层BRL(形成于形成高导磁率膜MAG之前)的膜形成条件。
在形成阻挡层BRL之后，在阻挡层BRL之上填充铜等的导电膜CU。这一填充的导电膜是用于形成塞M4的铜布线本体部分CU和数字线DL的铜布线本体部分CU。
在填充导电膜之后，如图27(存储器单元部分)中所示，通过CMP方法对层间绝缘膜III6的上表面进行平坦化以形成塞M4和数字线DL。在形成数字线DL的同时，可以如图28中所示形成外围电路部分中的塞M4。
因此，依次层叠层间绝缘膜III1、绝缘膜II1、层间绝缘膜III2、绝缘膜II2、层间绝缘膜III3、层间绝缘膜III4、绝缘膜II3、层间绝缘膜III5和层间绝缘膜III6。
另外，通过依次形成接触M1和塞M2、M3、M4来形成金属布线部分M。
随后如图29(存储器单元部分)和图30(外围电路部分)中所示，在层间绝缘膜III6的上表面之上形成绝缘膜FII。如图31中所示，希望的是可以通过进行以下过程来形成绝缘膜FII：在由氮化硅(SiN)膜等形成的绝缘膜FII1的上表面之上层叠由二氧化硅(SiO2)膜等形成的绝缘膜FII2。如图29中所示，在存储器单元部分中的塞M4之上的绝缘膜FII中形成作为通孔的过孔VIA1。
如图32(存储器单元部分)和图33(外围电路部分)中所示，在绝缘膜FII和过孔VIA1的内圆周表面之上形成阻挡层BRLa。在这一阻挡层BRLa之上沉积导电膜CL1a。
随后如图34(存储器单元部分)和图35(外围电路部分)中所示，使用绝缘膜FII作为停止膜通过CMP方法来去除形成于绝缘膜FII之上的阻挡层BRLa和导电膜CL1a。
结果，形成包括阻挡层BRL和导电层CL1的接触部分CNT1。同时，对绝缘膜FII2的上表面进行平坦化，并且形成包括平坦的绝缘膜FII1和平坦的绝缘膜FII2的平坦的绝缘膜FII。
随后如图36(存储器单元部分)和图37(外围电路部分)中所示，在平坦的绝缘膜FII(接触部分CNT1)之上形成导电膜LELa；并且在导电膜LELa之上依次形成导电膜MPLa、绝缘膜MTLa、导电膜MFLa和导电膜UELa。导电膜LELa是将作为下电极LEL的层。导电膜MPLa、绝缘膜MTLa、导电膜MFLa和导电膜UELa是分别将作为磁化固定层MPL、隧道绝缘膜MTL、磁化自由层MFL和上电极UEL的层。因此希望的是包括上文提到的各层的材料及其厚度应当与待形成的下电极LEL、磁化固定层MPL等的材料及其厚度相同。
如图38(存储器单元部分)和图39(外围电路部分)中所示，对导电膜MPLa、绝缘膜MTLa、导电膜MFLa和导电膜UELa进行构图。由此形成磁阻元件TMR和在这一磁阻元件TMR的上表面之上形成的上电极UEL。在平面中观察的图38中所示上电极UEL和下电极LEL的面积仅为例子。例如，在平面中观察的上电极UEL的面积可以大于磁阻元件TMR的面积。
如图40(存储器单元部分)和图41(外围电路部分)中所示，在导电膜LELa之上形成由氮化硅膜等形成的绝缘膜IIIa，使得以其覆盖磁阻元件TMR。这一绝缘膜IIIa是将作为保护层III的层。保护层III用来抑制由于以下原因所致的问题(比如磁场泄漏)：具体为包括各磁阻元件TMR的磁化自由层MFL、磁化固定层MPL等的侧表面氧化。希望使用CVD(化学汽相沉积)方法等来形成绝缘膜IIIa。希望的是绝缘膜IIIa的膜厚度应当不少于10nm且不多于80nm；并且更希望的是膜厚度应当不少于40nm且不多于70nm。
在这一绝缘膜IIIa之上形成抗蚀剂膜，并且为形成下电极LEL，对抗蚀剂膜进行构图以形成抗蚀剂图案PHR。使用这一抗蚀剂图案作为掩膜来对绝缘膜IIIa和导电膜LELa进行构图。如图42(存储器单元部分)中所示，由此形成绝缘膜IIIb和下电极LEL。这时的外围电路部分的模式如图43中所示。
关于图44至图58中所示以下步骤中的各步骤，并行表示以下三幅视图：与图17至图23类似地图示了从与图5中相同的方向观察的其中形成存储器单元部分中的MRAM的模式的截面图；图示了从与图6中相同的方向观察的其中形成存储器单元部分中的MRAM的模式的截面图；以及图示了从与图7中相同的方向观察的其中形成外围电路部分的模式的截面图。在各附图中省略位于绝缘膜II3之下(半导体衬底SUB侧上)的部分。
如图44和图45(存储器单元部分)中所示，形成包括二氧化硅膜等的层间绝缘膜III7。形成这一层间绝缘膜III7使得以其覆盖在图42中的磁阻元件TMR的绝缘膜IIIb之上和周围的区域以及同一附图中的下电极LEL周围的区域。对这一层间绝缘膜III7进行化学机械抛光(CMP)处理。然后，在层间绝缘膜III7中形成用于位线的沟槽部分BLG，这些沟槽部分BLG延伸使得它们耦合在图44中的左右方向上布置的多个磁阻元件TMR。同时，在平面中观察与上电极UEL重叠的位置中形成作为通孔的过孔VIA2。
在前述处理的同时，如图46中所示，在外围电路部分中的层间绝缘膜III7中形成塞孔PLG。形成这一塞孔PLG使得它延伸到平坦的绝缘膜FII的最下面(塞M4的最上表面)。
随后如图47和图48(存储器单元部分)以及图49(外围电路部分)中所示，在以下内表面之上形成与图24和图25中相同的包层CLAD1a：用于位线的沟槽部分BLG和过孔VIA2的内表面以及外围电路部分中的塞孔PLG的内表面。
随后如图50和图51(存储器单元部分)以及图52(外围电路部分)中所示，希望进行以下处理：通过蚀刻来去除在图47至图49中所示工艺形成的包层CLAD1a之中的在底部BOTM处形成的部分，以将包层CLAD1a转变成包层CLAD1。
随后，在用于位线的沟槽部分BLG、过孔VIA2和塞孔PLG中填充铜等的导电膜CU。然后，对这一导电膜CU进行平坦化以形成位线BL、布线M5和接触部分CNT2。
随后如图53和图54(存储器单元部分)以及图55(外围电路部分)中所示，在位线BL和布线M5之上形成衬垫膜LNFa和包层CLAD2a。该膜和该层是分别将作为衬垫膜LNF和包层CLAD2的层。
希望的是应当通过CVD方法等来形成衬垫膜LNF。另外如图56和图57(存储器单元部分)以及图58(外围电路部分)中所示，在包层CLAD2a之上形成层间绝缘膜III8。随后，去除在平面中观察与布线M5重叠的区域中的层间绝缘膜III8、包层CLAD2a和衬垫膜LNFa的部分以暴露布线M5。
如上文提到的那样形成过孔VIA3和过孔VIA4。这时，形成过孔VIA3使得在平面中观察它的面积大于过孔VIA4的面积。这一点的原因如下：由于在包层CLAD2中提供过孔VIA3，所以需要将包层CLAD2与稍后形成为填充过孔VIA4的电极焊盘PAD相互电绝缘。
随后，形成电极焊盘PAD使得它填充过孔VIA4，并且形成钝化膜PASF使得它将一个电极焊盘PAD与另一电极焊盘PAD去耦合。因此，形成图5至图7中所示这一实施例中的半导体器件。
当形成电极焊盘PAD时，希望采取以下过程：通过溅射在过孔VIA4的内部侧表面之上形成阻挡层BRL；并且然后于此填充钨等的金属膜。随后，在过孔VIA4和层间绝缘膜III8之上形成钝化膜PASF；并且在平面中观察与过孔VIA4重叠的钝化膜PASF的区域中形成用于电极焊盘PAD的沟槽。然后，用钨等的金属膜填充沟槽的内部以形成电极焊盘PAD。
将参照图59至图64给出对形成接触部分CNT2的方法的一种修改的描述。同样关于这些附图，与图44至图58类似地并行呈现三幅视图，并且省略位于绝缘膜II3之下(半导体衬底SUB侧上)的部分。
如图59和图60(存储器单元部分)以及图61(外围电路部分)中所示，在图44至图46中所示步骤之后进行以下处理：仅在过孔VIA2和塞孔PLG的下部(在各截面图中的宽度减少的区域)的侧表面之上形成阻挡层BRL；并且用导电膜CU填充它们的内部。
另外如图62和图63(存储器单元部分)以及图64(外围电路部分)中所示，进行以下处理：在用于位线的沟槽部分BLG的内部和塞孔PLG的上部(在各截面图中的宽度增加的区域)的侧表面之上形成包层CLAD1；随后，用导电膜CU填充它们的内部，并且对这一导电膜CU进行平坦化。图62至图64与图50至图52的不同仅在于接触部分CNT2的模式，并且可以进行处理使得获得这一配置。
在图62至图64中所示步骤之后，进行与图53至图58中所示相同的处理。结果，形成仅在接触部分CNT2的模式上不同的半导体器件。
将参照图65至图70给出对制造具有图11至图13中所示MRAM的半导体器件的方法的描述。同样关于这些附图，与图44至图58类似地并行呈现三幅视图，并且省略位于绝缘膜II3之下(半导体衬底SUB侧上)的部分。
如图65和图66(存储器单元部分)以及图67(外围电路部分)中所示，在图42至图43中所示步骤之后进行以下处理：形成层间绝缘膜III7使得它覆盖在图42中的磁阻元件TMR的绝缘膜IIIb之上和周围的区域、在上电极UEL之上的区域以及在下电极LEL周围的区域。随后，通过CMP工艺来去除上电极UEL之上的绝缘膜IIIb和层间绝缘膜III7以形成保护层III。随后，以与图44至图46中所示相同的方式形成用于位线的沟槽部分BLG和塞孔PLG；并且以与图47至图49中所示相同的方式形成包层CLAD1a。
当形成用于位线的沟槽部分BLG时，希望的是它的底部(最下部)定位于与上电极UEL的最上表面基本上相同的高度。
随后如图68和图69(存储器单元部分)以及图70(外围电路部分)中所示，如在图50至图52中所示步骤那样进行以下处理：在用于位线的沟槽部分BLG和塞孔PLG的内表面之上形成包层CLAD1a。然后，用导电膜CU填充它们的内部，并且对导电膜CU进行平坦化。
随后，进行与上文参照图53至图58所述相同的步骤以形成钝化膜PASF和电极焊盘PAD。因此，形成图11至图13中所示这一实施例中的半导体器件。
将参照图71至图80给出制造具有图14至图16中所示STT-MRAM的半导体器件的方法的描述。同样关于图71至图74，与图24至图25等类似地并行呈现两幅视图，并且关于图75至图80，与图44至图58类似地并行呈现三幅视图。在图75至图80中，省略位于绝缘膜II3之下(半导体衬底SUB上)的部分。
如图71(存储器单元部分)和图72(外围电路部分)中所示，在图23中所示步骤之后进行以下处理：在层间绝缘膜III4的上表面之上依次形成绝缘膜II3和层间绝缘膜III5、III6。随后，在绝缘膜II3和层间绝缘膜III5、III6中形成塞孔PLG。然而，未形成如图24中所示那样用于数字线的沟槽部分DLG。
在存储器单元部分和外围电路部分中的塞孔PLG的内表面之上形成阻挡层BRL代替包层。
随后如图73(存储器单元部分)和图74(外围电路部分)中所示，以与图27和图28中所示相同的方式用铜等的导电膜CU填充塞孔PLG的内部。然后，通过CMP方法对层间绝缘膜III6的上表面进行平坦化以形成塞M4。
随后如图75和图76(存储器单元部分)以及图77(外围电路部分)中所示，进行与图29至图46中所示相同的处理。
另外如图78和图79(存储器单元部分)以及图80(外围电路部分)中所示，形成阻挡层BRL代替以下包层：在图47至图49中所示步骤在用于位线的沟槽部分BLG的内表面之上形成的包层CLAD1a。然后，以与图50至图52中所示相同的方式用CU等填充用于位线的沟槽部分BLG的内部。
图75至图80图示了如下配置，在该配置中以与图4至图7中所示相同的方式形成接触部分CNT2并且位线BL与磁阻元件TMR由此相互耦合。然而备选地，可以形成如下STT-MRAM，该STT-MRAM被配置成使得位线BL与磁阻元件TMR(上电极UEL)以与图11至图13中所示相同的方式相互直接耦合。
随后，进行与图53至图58中所示相同的步骤以形成钝化膜PASF和电极焊盘PAD。因此，形成如下半导体器件，该半导体器件具有图14至图16中所示实施例中的存储器单元部分中的STT-MRAM。
将给出对这一实施例的操作和使用效果的描述。这里，将描述制造半导体器件的常规方法。在制造半导体器件的常规方法中，关于存储器单元部分，在图50至图52中所示步骤之后进行与图53和图54中所示相同的处理。在外围电路部分中，这时不同于图55中所示处理、如图81中所示去除包层CLAD2a。也就是说，除了去除包层CLAD2a之外，图81中的处理与图55中的相同。然后，如图82中所示进行与图58中所示相同的形成层间绝缘膜III8和过孔VIA4的处理。
在这一情况下，很可能的是如杂散磁场之类的外部磁场(去往相关半导体器件)对磁阻元件TMR具有有害影响。
在这一实施例中，同时如图55中所示采取以下措施：在图58中所示步骤形成层间绝缘膜III8和过孔VIA3、VIA4而未从外围电路部分去除包层CLAD2a。因此，如图7和图16中所示，在这一实施例中的半导体器件的外围电路部分中实现如下效果：在与位线BL同时形成的布线M5的上部布置包括高导磁率膜MAG的包层CLAD2。
出于这一原因，很可能的是外部磁场在外围电路部分中的布线M5的上部一次集中于包层CLAD2中，然后再次离开。
因此，当在外围电路部分中布置包层CLAD2时，与未在外围电路部分中布置包层CLAD2的情况不同，可以实现如下效果：由于在外围电路部分中存在包层CLAD2，所以可增强相关半导体器件的磁屏蔽效果。也就是说，可以抑制外部磁场对存储器单元部分中的磁阻元件TMR的影响。
流过存储器单元部分中的位线BL等的电流所生成的磁场很可能进入布置于外围电路部分中的布线之上的包层CLAD2。出于这一原因，可以抑制由位线BL中的电流生成的磁场对除了所需磁阻元件TMR之外的磁阻元件TMR的影响。这一影响尤其在存储器单元部分与外围电路部分之间的边界变得明显。
另外，可以使图6中所示包层CLAD2的(具体为高导磁率膜MAG的)厚度W2大于包层CLAD1的厚度W1。如上文提到的那样，厚度W1对由包层CLAD1包围的布线如位线BL的铜布线本体部分CU的截面积具有影响。从防止干扰相邻布线的观点来看也不能使覆盖布线侧壁表面的包层的厚度W1过厚。
当使包层CLAD2的厚度W2更大时，可以增加包层CLAD2的体积。因而，可以进一步增强包层CLAD2的磁屏蔽效果。
包层CLAD2的体积取决于在平面中观察的包层CLAD2的尺寸及其厚度。在这一情况下，更希望增加包层CLAD2的厚度以增加包层CLAD2的体积。这一点的原因如下文所述。通过增加包层CLAD2的厚度，包层CLAD2布置于具体与磁阻元件TMR相距更远的区域中。出于这一原因，强调向与磁阻元件TMR相距更远的区域感应外部额外磁场的效果。
在这一实施例中的具体具有图4至图7和图11至图13中所示MRAM结构的半导体器件中发生如下情况：在仅用阻挡层BRL覆盖接触M1、M2、M3的内表面的同时，用包层CLAD1覆盖塞M4、布线M5、位线BL和数字线DL的内表面。因此，用包层CLAD1覆盖在上下方向上与磁阻元件TMR接近的区域中形成的塞M4等的内表面。这使得可以进一步突出更高效地对磁阻元件TMR施加所需磁场并且阻挡其它磁场的效果。
在这一实施例中的半导体器件中，未在数字线DL的内表面的上表面(与磁阻元件TMR相反的表面)之上布置包层。利用这一配置，可在磁阻元件TMR上集中由流过数字线DL的电流生成的磁场。
如上文提到的那样，位于位线BL上方的包层CLAD2(作为第一高导磁率膜)基本上完全覆盖存储器单元部分和外围电路部分。然而实际上，在外围电路部分中的包层CLAD2中形成电极焊盘PAD；因此，除了存在于包层中的作为过孔VIA4而去除的区域之外在平面中观察的一些区域中也会去除它。
具体而言，希望应当如图83至图85中所示去除位线BL之上的包层CLAD2中的高导磁率膜MAG。也就是说，希望的是应当去除高导磁率膜MAG中的一些区域，使得在外围电路部分中形成具有以下形状中的任何形状的虚图案DUMMY：基本上矩形形状(图83)；基本上方形形状(图84)；以及通过在矩形中钻出多个小方形来获得的形状(图85)。
然而，各虚图案的形状并不限于这些形状，并且它可以是包括圆形、椭圆形等的任何形状。
图83至图85图示了其中包括包层CLAD2的高导磁率膜MAG(作为第一高导磁率膜)具有上文提到的虚图案的模式。然而，包括阻挡层BRL的整个包层CLAD2可以具有与上述相同的虚图案中的任何虚图案。
在如上文提到的那样去除包层CLAD2在外围电路部分中的部分的情况下，可以进一步增强包层CLAD2到例如衬垫膜LNF或者层间绝缘膜III8的粘合。这是因为包层CLAD2用来紧密粘合到层间绝缘膜III8等的力比衬垫膜LNF紧密粘合到层间绝缘膜III7等的力弱。也就是说，可以通过减少包层CLAD2紧密粘合到层间绝缘膜III8的面积来抑制在包层CLAD2与层间绝缘膜III8之间的脱离。
如图86或者图87中所示，可以在未形成布线的区域中形成作为虚图案的过孔VIA5。在外围电路部分中的包层CLAD2中，除了形成于布线M5正上方的用于形成电极焊盘PAD的过孔VIA4之外，形成这一过孔VIA5。在这一情况下，过孔带来与图83至图85中的虚图案DUMMY相同的效果。
(第二实施例)
这一实施例与第一实施例的不同在于覆盖存储器单元部分和外围电路部分的包层的配置。下文将给出对这一实施例的配置的描述。
在第一实施例中，如图2中所示，半导体器件的存储器单元部分和外围电路部分均由(在平面中观察是连续的)相同包层CLAD覆盖。而在第二实施例的半导体器件中，如图88中所示，作为第一高导磁率膜的包层CLAD的以下包层相互不连续：覆盖存储器单元部分的包层CLAD和覆盖外围电路部分的包层CLAD。
图88图示了如图2中那样的、其中图1中的存储器单元部分和外围电路部分的上层和下层相互叠加的模式。图89(A)和图89(B)更清楚地示出了其中上层和下层相互分离的图88。图89(A)图示了上层而图89(B)图示了下层。(这些附图分别等效于图3(A)和图3(B)。)
在第二实施例中，如图88和图89(A)中所示，在存储器单元部分中的包层CLAD与在外围电路部分中的包层CLAD相互分离。其中未布置包层CLAD的间隙GAP形成于从上方覆盖存储器单元部分的包层CLAD与从上方覆盖外围电路部分的包层CLAD之间。间隙GAP的宽度、也就是在存储器单元部分中的包层CLAD与在外围电路部分中的包层CLAD之间的最短距离等于或者大于依据设计规则的最小尺度。
在存储器单元部分中的包层CLAD与在外围电路部分中的包层CLAD相互分离而其间有这一间隙GAP。图89(B)中的配置与图3(B)中的配置相同。
第一实施例中的包层CLAD均匀布置于存储器单元部分和外围电路部分的基本上整个表面之上。而在第二实施例的半导体器件中，覆盖存储器单元部分的包层CLAD可以基本上完全覆盖存储器单元部分。备选地，如图90中所示，例如它可以仅从位线BL正上方覆盖布置于存储器单元部分中的多个磁阻元件TMR。备选地，当包层CLAD仅从位线BL正上方覆盖它们时，例如可以如图91中所示采用以下布置：在该布置中，无衬垫膜LNF布置于位线BL正上方，并且位于位线BL正上方的包层CLAD和周围的衬垫膜LNF在平面中观察布置成相互平行。
这里引用的“在位线BL正上方”是指在位于位线BL上方的区域的平面中(在半导体衬底SUB相反的一侧上)观察与位线BL重叠的区域。然而，该区域包括不与位线BL完全重叠但位置接近与位线BL重叠的区域(与位线BL基本上重叠的区域)的区域。
也就是说，包层CLAD(例如包层CLAD2)不形成于除了位于存储器单元部分中的位线BL正上方的区域之外的区域，如间隙GAP中。
这一实施例的配置中的其它方面与第一实施例的配置基本上相同。因此，在图88至图92中，与第一实施例中相同的元件将由相同标号标记，并且将不重复其描述。例如，从与图5中相同的方向观察的这一实施例中的器件配置及其与图7等效的外围电路图分别与图5和图7相同；因此，省略这些附图。
将给出对制造这一实施例中的半导体器件的方法的描述。在制造上文提到的半导体器件的方法中，在图53至图55中所示第一实施例中的步骤之后形成以下图案：这样的图案使得包层CLAD2a基本上覆盖整个外围电路部分和在存储器单元部分中的仅位于位线BL正上方的区域。希望的是应当通过光刻和蚀刻来进行这一图案形成。
然后，进行与在图56至图58中所示步骤相同的处理。因此，获得图92中所示模式。
除了衬垫膜LNF之上的包层CLAD2仅布置于位线BL正上方之外，图92与图57相同。在进行图92中的步骤之后获得的从与图56和图58中相同的方向观察的截面图分别与图56和图58中的截面图相同；因此，这里省略这些附图。
在图92中所示制造工艺步骤之后的制造工艺步骤与第一实施例中的相同。将给出对这一实施例的操作和使用效果的描述。
如这一实施例中那样将包层CLAD(包层CLAD2)布置为分离成存储器单元部分中的包层CLAD和外围电路部分中的包层CLAD使得可以比第一实施例中进一步增强磁屏蔽效果。这一点的原因如下文所述。外围电路部分中的包层CLAD2与存储器单元部分中的包层CLAD2不连续。因此，外围电路部分中的包层CLAD2中的磁场到达存储器单元部分的可能性低。
当包层CLAD2仅布置于例如存储器单元部分中的位线BL正上方时，可以减少以下的可能性：由流过一个磁阻元件TMR之上的位线BL的电流生成的磁场对与该磁阻元件TMR相邻的磁阻元件TMR的操作具有影响的可能性。这是因为以下可能性对于一个磁阻元件TMR的位线BL之上的包层CLAD2中集中的磁场而言为低：磁场向与该一个磁阻元件TMR相邻的磁阻元件TMR泄漏的可能性。
根据这一实施例，如上文提到的那样，可以比第一实施例中更多地减少磁阻元件TMR受外部磁场影响的可能性。
本发明的第二实施例与本发明的第一实施例的不同仅在于上文提到的方面。也就是说，本发明第二实施例的上文尚未描述的所有方面(包括配置、条件、过程、效果等)是与根据本发明第一实施例的那些方面一致的。
至此，已经基于图4至图7中所示第一实施例中的具有接触部分CNT2的MRAM来描述第二实施例。然而，第二实施例的特征可以与第一实施例中的其它半导体器件(具有图11至图13和图14至图16中所示MRAM的半导体器件)组合。另外，结合第一实施例描述的虚图案DUMMY等可以用于第二实施例。
(第三实施例)
这一实施例与第一实施例的不同在于覆盖存储器单元部分和外围电路部分的包层的配置。下文将给出对这一实施例的配置的描述。
在第三实施例的半导体器件中，如图93中所示采取以下措施：位线BL和布线M5上方的包层CLAD(例如包层CLAD2)不形成在存储器单元部分中；并且仅形成在外围电路部分中。同样在第三实施例中，包层CLAD可以如第一实施例和第二实施例中那样布置于存储器单元部分中。
在外围电路部分中，在半导体衬底的主表面延伸的第一方向上重复地布置以下区域：其中布置包层CLAD的区域和其中未布置包层CLAD的区域。
关于包层CLAD，具体而言，在作为图93中的一个方向的左右方向上重复地且交替地布置以下区域：其中布置包层CLAD的区域和其中未布置包层CLAD的区域。其中布置包层CLAD的各区域在与上述一个方向正交的图93中的上下方向上连续延伸。其中未布置包层CLAD的各区域作为间隙GAP与其中布置包层CLAD的区域类似地在图93中的上下方向上延伸。
关于包层CLAD的布置，它可以在与图93中的方向正交的方向上、也就是在与图93中的方向正交的左右方向上连续延伸。这同样适用于间隙GAP。
也就是说，在外围电路部分中，将其中布置包层CLAD的区域和其中未布置包层CLAD的区域二者形成为纸条形状的L/S。
希望的是在相邻L/S之间的最短距离(各间隙GAP的宽度)应当等于或者大于在设计规则之下的最小尺度。
上文提到的重复布置也包括如下情况，其中不按照恒定间隔布置有包层CLAD的区域和无包层CLAD的区域。也就是说，在平面中观察的一个包层CLAD的宽度和在平面中观察的一个间隙GAP的宽度可以随着包层CLAD的不同或者随着间隙GAP的不同而不同。
可以配置半导体器件使得包层CLAD如图93中所示在基本上整个外围电路部分中形成L/S。取而代之，可以配置半导体器件使得仅在外围电路部分中的一些区域中的包层CLAD形成L/S。
图94和图95分别图示了从与图5和图6中相同的方向观察的包括这一实施例中的半导体器件的MRAM。图97图示了从与图7中相同的方向观察的这一实施例中的半导体器件的外围电路部分的配置。在图94至图97中，在任意位置描绘间隙GAP以示意地说明形成其中未布置包层CLAD2的间隙GAP。
图94和图95与图5和图6的不同仅在于包层CLAD2不布置于位线BL上方。然而如上文提到的那样，包层CLAD2也可以如图5和图6中所示布置于存储器单元部分中(既在位线BL正上方也在其它区域中)。备选地，包层CLAD2可以如图90和图96中所示仅布置于位线BL正上方。
图97与图7的不同仅在于其中未形成包层CLAD2的区域作为间隙GAP也存在于除了其中形成电极焊盘PAD的区域之外的区域中。图97图示了具有图95和图96中所示存储器单元部分(位线BL)的半导体器件的外围电路部分。
这一实施例的配置中的其它方面与第一实施例的配置中的方面基本上相同。因此，在图93至图100中，与第一实施例中相同的元件将用相同标号标记，并且将不重复其描述。
将参照图98至图100给出对制造这一实施例中的半导体器件的方法的描述。
在制造上文提到的半导体器件的方法中，在图53至图55中所示第一实施例中的步骤之后进行以下处理：例如进行光刻和蚀刻，使得在平面中观察如图93中所示对包层CLAD2a进行构图。
然后，进行与在图56至图58中所示步骤相同的处理。因此，获得图98和图99(存储器单元部分)以及图100(外围电路部分)中所示的模式。
除了包层CLAD2未布置于衬垫膜LNF之上以外，图98和图99分别与图56和图57相同。除了衬垫膜LNF之上的包层CLAD2的配置之外，图100与图58相同。
在图98至图100中所示制造工艺步骤之后的制造工艺步骤与第一实施例中的制造工艺步骤相同。
将给出对这一实施例的操作和使用效果的描述。这一实施例除了第一实施例中的半导体器件的效果之外还带来以下效果：
在这一实施例中，按纸条形状(L/S)形成外围电路部分中的布线M5之上的包层CLAD(包层CLAD2)。这使得可以如第二实施例中那样进一步增强针对存储器单元部分的防范外部磁场的磁屏蔽效果。
在这一实施例中，形成包层CLAD2使得形成L/S。出于这一原因，与以下粘合形成于基本上整个外围电路部分中(例如第一实施例中的包层CLAD2中)的情况相比，可以增强该粘合：包层CLAD2到衬垫膜LNF或者层间绝缘膜III8的粘合。这一点的原因与第一实施例中的虚图案DUMMY等相同。
在这一实施例中，包层CLAD2形成L/S。这例如与如下情况相比减少整个包层CLAD2的体积，在该情况下形成包层CLAD2使得它如第一实施例中那样覆盖基本上整个外围电路部分。这是因为当增加间隙GAP占用的区域时，相应减少其中布置包层CLAD2的区域。然而如上文提到的那样，可以通过充分增加具体为包层CLAD2的厚度来保证足以实现包层CLAD2的功能的体积。
本发明的第三实施例与本发明的第一实施例的不同仅在于上文提到的方面，也就是说，本发明第三实施例的上文尚未描述的所有方面(包括配置、条件、过程、效果等)是与根据本发明第一实施例的那些方面一致的。也就是说，第三实施例的特征可以与第一实施例中的各种类型的半导体器件组合。
(第四实施例)
这一实施例与第三实施例的不同在于覆盖外围电路部分的包层的配置。下文将给出对这一实施例的配置的描述。
在第四实施例的半导体器件中，关于外围电路部分中的(布线M5上方的)包层CLAD，如图101中所示采取以下措施：不仅在半导体衬底的主表面延伸的第一方向上而且在与第一方向正交的第二方向上重复地布置以下区域：其中布置包层CLAD的区域和其中未布置包层CLAD的区域。
具体而言，关于包层CLAD采取以下措施：在以下两个方向上重复地且交替地布置其中布置包层CLAD的区域和其中未布置包层CLAD的区域：作为图101中的一个方向的左右方向和与该一个方向正交的上下方向。因此，在平面中观察其中布置包层CLAD的区域形成网状。
将其中未布置包层CLAD的区域形成为间隙GAP，这些间隙GAP在平面中观察是由包层CLAD包围的矩形区域。
可以配置半导体器件使得包层CLAD如图101中所示在基本上整个外围电路部分中形成L/S。取而代之，可以配置半导体器件使得仅在外围电路部分中的一些区域中的包层CLAD形成L/S。
除了在平面中观察的包层CLAD(包层CLAD2)的图案不同于第三实施例中的图案之外，制造这一实施例中的半导体器件的方法与第三实施例中的相同。也就是说，同样在这一实施例中，包层CLAD2可以如图5和图6中那样布置于存储器单元部分中(既在位线BL正上方也在其它区域中)。备选地，包层CLAD2可以如图90和图91中那样仅布置于位线BL正上方。在这一情况下，希望的是以下值应当等于或大于依据设计规则的最小尺度：图101中的各间隙GAP的宽度和在存储器单元部分中的包层CLAD与在外围电路部分中的包层CLAD之间的最短距离。
这一实施例的操作和使用效果也与第三实施例的操作和使用效果基本上相同。本发明的第四实施例与本发明的第三实施例的不同仅在于上文提到的方面。也就是说，本发明第四实施例的上文尚未描述的所有方面(包括配置、条件、过程、效果等)是与根据本发明的第三实施例一致的。也就是说，第四实施例的特征可以与第一实施例中的各种类型的半导体器件组合。
(第五实施例)
这一实施例与第一实施例的不同在于覆盖存储器单元部分和外围电路部分的包层的数目。下文将给出对这一实施例的配置的描述。
在这一实施例的半导体器件中，如图102中所示，除了定位于位线BL和布线M5上方的作为第一高导磁率膜的包层CLAD(包层CLAD2)之外，还布置(层叠)以下膜：与第一高导磁率膜有一段距离地放置于第一高导磁率膜上方(与半导体衬底SUB相反的一侧上)的第二高导磁率膜。
图102图示了其中以下各项相互叠加的模式：图1中的存储器单元部分和部分的外围电路部分(下层)；以及包层CLAD，作为上文提到的第二高导磁率膜，布置于图1中的存储器单元部分或者外围电路部分中的布线上方(上层)。
图103(A)至图103(C)更清楚地示出了图102具有相互分离的上层、中层(第一高导磁率膜这一层)和下层。图103(A)图示了上层(覆盖电路的上包层CLAD)而图103(B)图示了中层(覆盖电路的下包层CLAD)。图103(C)图示了由图103(A)和130(B)中的包层覆盖的下层(存储器单元部分和外围电路部分)。
在第五实施例中，如图102和图103(A)中所示，包层CLAD布置于位线BL和布线M5上方的CLAD上方使得它从上方覆盖基本上整个存储器单元部分和外围电路部分。也就是说，作为第二高导磁率膜的包层CLAD(下文称为“第二包层”)从存储器单元部分一直延伸到外围电路部分。
如图103(B)中所示，布置下包层CLAD使得它与第一实施例中的包层类似地基本上覆盖整个存储器单元部分和外围电路部分。下包层CLAD是与第一实施例至第四实施例中的布置于位线BL和布线M5上方的包层CLAD类似的包层CLAD(作为第一高导磁率膜)(下文称为“第一包层”)。
图104和图105分别图示了从与图5和图6中相同的方向观察的包括这一实施例中的半导体器件的MRAM的配置。图106图示了从与图7中相同的方向观察的这一实施例中的半导体器件的外围电路部分的配置。
图104、图105和图106分别与图5、图6和图7的不同仅在于：包层CLAD 1(第二包层)布置于位线BL上方的包层CLAD2(第一包层)之上而其间有层间绝缘膜III8；并且层间绝缘膜III9布置于包层CLAD1之上。
图104至图106中的例子使用包层CLAD1(参照图8)作为第二包层。然而，配置第二包层使得它在层叠方向(上下方向)上夹入于包括二氧化硅膜等的层间绝缘膜III8、III9之间。出于这一原因，包括第二包层的高导磁率膜MAG与铜布线本体部分CU等相互扩散的可能性低。因此，可以使用具有两层结构或者单层高导磁率膜MAG的包层CLAD2(参照图9)而不是具有三层结构的包层CLAD1作为第二包层。
如上文提到的那样，作为第二包层的包层CLAD1覆盖位线BL上方的基本上整个存储器单元部分和外围电路部分。然而实际上，关于第二包层以及第一包层采取以下措施：包层CLAD1在其中布置如电极焊盘PAD之类的布线部分的区域中不连续。也就是说，未覆盖有包层CLAD1的区域尽管仅为少数，但是按照需要存在于各处。
如图105中所示，希望的是第二包层(具体为包括第二包层的高导磁率膜)的厚度W3应当与第一包层的厚度W2类似地大于图105中的厚度W1。
将给出对这一实施例中的半导体器件的一种修改的描述。在这一实施例中，如图107(A)至图107(C)中所示，可以使用第二实施例至第四实施例中的任何实施例中的包层而不是第一实施例中的包层作为第一包层。
作为例子，图107(A)至图107(C)与图103(A)至图103(C)类似地图示了在使用第二实施例中的包层CLAD作为第一包层的半导体器件中的在平面中观察的各层。因此，图107(A)与图103(A)相同；图107(B)与图89(A)相同；并且图107(C)与图103(C)相同。
作为另一修改，以下模式尽管在附图中未示出，但是也可接受：其中第一包层仅形成于存储器单元部分中而未形成于外围电路部分中的模式。同样在这一情况下，在这一实施例中，作为第二包层的包层CLAD与图103(A)和图107(A)类似地形成于整个存储器单元部分和外围电路部分中。
当第一包层如在另一修改中那样仅形成于存储器单元部分中时，可以采取以下措施：包层CLAD2可以如图5和图6中所示布置于存储器单元部分中(既在位线BL正上方也在其它区域中)；或者包层CLAD2可以如图90和图91中那样仅布置于位线BL正上方。
图108是图示了从与图6中相同的方向观察的在图107的修改中的半导体器件的示意截面图。如图108中所示，在这一情况下作为第二包层的包层CLAD1具有与图90中所示第二实施例中的在位线BL正上方的包层CLAD2相同的模式。
图107和图108的修改中的半导体器件在从与图5中相同的方向观察的器件配置和图7中的外围电路部分方面与图5和图7相同；因此，将省略其描述。
这一实施例的配置中的其它方面除了前述之外与第一实施例的方面基本上相同。因此，在图102至图114中，与第一实施例中相同的元件将由相同标号标记，并且将不重复其描述。
将给出对制造这一实施例中的半导体器件的方法的描述。这里，将参照图109至图114描述制造以下半导体器件的方法作为例子：在该半导体器件中，第一包层是结合如图107(A)至图108中所示第二实施例描述的包层CLAD2。
在进行图53至图55中所示第一实施例中的步骤之后，如图109和图110(存储器单元部分)以及图111(外围电路部分)中所示进行以下处理：在衬垫膜LNFa之上形成包层。于此形成图111中所示过孔VIA3以获得包层CLAD2(第一包层)。
随后，在包层CLAD2之上依次形成层间绝缘膜III8a和包层。在这一包层中形成与第一包层中的过孔类似的过孔VIA3以获得包层CLAD1(第二包层)。
随后如图112和图113(存储器单元部分)以及图114(外围电路部分)中所示，在图109至图111中的包层CLAD1之上形成层间绝缘膜III9。随后，与图58类似地去除在平面中观察与布线M5重叠的层间绝缘膜III9、层间绝缘膜III8和衬垫膜LNFa的部分以形成用于暴露布线M5的VIA4。
随后，形成电极焊盘PAD使得填充过孔VIA4。这时，可以如图114中所示在通过用钨等填充过孔VIA4的内部之后采取以下过程来形成电极焊盘PAD：在层间绝缘膜III9的上侧上的层中将形成电极焊盘PAD的区域中对钨等进行构图。
备选地，可以通过采取以下过程来形成电极焊盘PAD：在层间绝缘膜III9之上形成钝化膜PASF；然后去除钝化膜PASF的部分(在其中将形成电极焊盘PAD的区域中)；并且用钨等的金属膜填充其中钝化膜PASF被去除的区域。
通过上文提到的过程来形成图104、图106、图107(A)至图107(C)和图108中所示这一实施例中的半导体器件。
将给出对这一实施例的操作和使用效果的描述。当位线BL和布线M5上方的包层如这一实施例中那样设置有两层结构时，除了第一实施例中的半导体器件的效果之外还带来以下效果：
形成两个包层。因此例如以下外部磁场受第二包层和第一包层这两层阻挡：沿着图104至图106中的上下方向(从第二包层上方)进入存储器单元部分中的磁阻元件TMR的外部磁场。这与其中提供单个包层的情况相比增强防范从图104至图106中的上下方向进入的磁场的磁屏蔽效果。
沿着图104至图106中的左右方向进入的外部磁场可以经过存储器单元部分中的位线BL上方的第一包层和第二包层两者。出于这一原因，增加与通过将第一包层和第二包层的体积相加来获得的体积等效的包层体积，因此可以增强防范外部磁场的磁屏蔽效果。因此，可以更可靠地减少外部磁场的影响。
从不同观点来看，这一实施例中的第二包层布置于比第一包层更远离磁阻元件TMR的位置。出于这一原因，可以向与磁阻元件TMR相距更远的位置感应上文提到的外部磁场。因此，可以通过提供第二包层来更可靠地减少外部磁场的影响。
当使图105中的厚度W3和厚度W2大于厚度W1时获得的效果与当在第一实施例中使厚度W2大于厚度W1时获得的效果基本上相同。然而由于提供两个包层并且增加包层的总体积，所以可以相应地使更多的磁通量经过包层。这增加包层的饱和磁通量密度，因此抑制磁通量向包层外部泄漏。
希望的是在平面中观察的通过去除包层的部分所获得的标记区域应当布置于上文提到的第一包层或者第二包层中。
标记区域是指用于在进行光刻时进行对准以在所需位置布置标记的标记形成区域。希望的是这一标记区域应当形成于例如外围电路部分中的布线M5正上方形成的第一包层中。然而，标记区域可以形成于以下包层中：沿着布置于位线BL上方的半导体衬底SUB的主表面(从位线BL观察的与半导体衬底SUB相反的一侧上)的任何包层，比如第二包层。
希望的是形成于第一包层中的各标记是在平面中观察具有如矩形或者十字形之类的任意形状的通过部分地去除第一包层来获得的区域。
如图115中所示，例如将假设与铜布线本体部分CU类似地由铜材料等形成的标记MARK形成于层间绝缘膜III7在外围电路部分中的部分中。标记MARK是形成为与各位线BL的铜布线本体部分CU相同的层的包括铜薄膜的图案。
图106中所示衬垫膜LNF和包层CLAD2(CLAD2a)例如形成于包括这一标记MARK的层间绝缘膜III7之上。
当对包层CLAD2a进行构图时，上文提到的标记MARK用于光刻技术中的曝光对准。然而由于不透明包层CLAD2a形成于标记MARK之上，所以出现标记MARK的可见性问题。
为了应对这一点，采取以下措施。如图116中所示，对用于在与其中形成有标记MARK的区域相对的区域中蚀刻并去除包层CLAD2a的抗蚀剂图案PHR进行构图。如图117中所示，随后去除其中形成有标记的区域(标记区域MAR)中的包层CLAD2a以获得包层CLAD2。
这使得可以减少因存在不透明包层而使标记MARK不可见的可能性。因此，提高在光刻技术中的曝光对准中的可用性。
备选地，可以使用以下方法而不是上文提到的方法来保证标记MARK的可见性：
如图118(A)中所示，例如各标记MARK的宽度(在图118(A)中的左右方向上)通常为1μm左右。在这一状态中，如在图115中的情况下那样，由于存在包层CLAD2a而难以使标记MARK可见。
为了应对这一点，如图118(B)中所示，将各标记MARK的宽度增加至4μm左右，并且例如通过CMP处理将各标记MARK从上表面抛光至某一深度。增加各标记MARK的宽度的原因是为了有助于这一CMP处理。
因此，如图118(B)中所示，各标记MARK的上表面设置有这样的形状使得它向沿着半导体衬底SUB的主表面的方向(向凹入方向)弯曲。衬垫膜LNF和包层CLAD2(CLAD2a)形成于其之上。结果，形成于标记MARK之上的衬垫膜LNF和包层CLAD2(CLAD2a)也设置有与定位于其之下的标记MARK类似的以下形状：这样的形状使得它们向沿着半导体衬底SUB的主表面的方向(向凹入方向)弯曲。
如上文提到的那样，在标记区域MAR中的衬垫膜LNF和包层CLAD2(CLAD2a)设置有图案PATN，该图案具有弯曲形状，比如凹入形状。因此，可以容易地使标记区域MAR中的图案PATN可见。
本发明的第五实施例与本发明的第一实施例的不同仅在于上文提到的方面。也就是说，本发明第五实施例的上文尚未描述的所有方面(包括配置、条件、过程、效果等)是与根据本发明第一实施例的那些方面一致的。
将给出更具体描述。已经使用图4至图7中所示第一实施例中的具有接触部分CNT2的MRAM来描述第五实施例。然而，第五实施例的特征可以与第一实施例中的其它半导体器件(具有图11至图13和图14至图16中所示MRAM的半导体器件)组合。另外，结合第一实施例描述的虚图案DUMMY等可以用于第五实施例。
(第六实施例)
这一实施例与第五实施例的不同在于第二包层的配置。下文将给出对这一实施例的配置的描述。
在第六实施例的半导体器件中，配置第五实施例中的第二高导磁率膜使得以下区域重复地布置于半导体衬底的主表面延伸的第一方向上：其中布置第二高导磁率膜的区域和其中未布置第二高导磁率膜的区域。
将给出更具体描述。在第六实施例的半导体器件中，如图119中所示，在平面中观察第二包层(包层CLAD)按照纸条形状形成为L/S。这例如类似于第三实施例中的位线BL和布线M5上方的包层CLAD(参照图93)。
然而关于第三实施例中的包层CLAD(包层CLAD2)，纸条形状的L/S仅布置于外围电路部分中而未布置于存储器单元部分中。同时，这一实施例中的第二包层也可以如外围电路部分中那样形成于存储器单元部分中。这一点的原因如下文所述。第二包层布置于比第一包层更远离磁阻元件TMR的位置；因此，第二包层存在/未存在于存储器单元部分中的影响相对小。然而同样在这一实施例中，L/S形式的第二包层可以与第三实施例中的包层CLAD类似地仅布置于外围电路部分中。
图120(A)至图120(C)更清楚地示出了图119具有相互分离的上层、中层(第一高磁导率膜这一层)和下层。图120(A)图示了如上文提到的具有L/S形式的第二包层。作为例子，图120(B)中的中层使用第二实施例中的包层作为第一包层。
在图120(B)中的例子中，第一包层可以如图5和图6中那样布置于存储器单元部分中(既在位线BL正上方也在其它区域中)。备选地，第一包层可以如图90和图91中那样仅布置于位线BL正上方。
图121和图122分别图示了从与图5和图6中相同的方向观察的包括图120(A)至图120(C)中所示这一实施例中的半导体器件的MRAM的配置。图123图示了从与图7中相同的方向观察的图120(A)至图120(C)中所示这一实施例中的半导体器件的外围电路部分的配置。在图121至图123中，在任意位置描绘间隙GAP以示意地说明形成其中未布置第二包层的间隙GAP。
作为对这一实施例中的半导体器件的一种修改，例如可以如图124(A)中所示采取以下措施：第二包层CLAD既在外围电路部分中也在存储器单元部分中具有与图120(A)中相同的L/S形式；并且布置第二包层CLAD使得覆盖整个存储器单元部分。这时，第一包层可以如图124(B)中所示与图120(B)中的包层相同(与图89(A)中的第二实施例中的包层相同)。备选地，第一包层可以仅布置于存储器单元部分中。对于如何在图124(B)中所示存储器单元部分中布置第一包层，图5和图6中的配置以及图90和图91中的配置都是可能的。
另外，图125(A)至图125(C)中所示的图120(A)中所示第二包层与图103(B)中所示第一包层(完全如第一实施例中那样布置)的组合也是可能的。
这一实施例的配置的其它方面与第五实施例的那些方面基本上相同。因此，在图119至图128中，与第五实施例中相同的元件将由相同标号标记，并且将不重复其描述。
将给出对制造这一实施例中的半导体器件的方法的描述。这里，将描述制造以下半导体器件的方法作为例子：其中如图120(A)至图123中所示第一包层是结合第二实施例描述的包层CLAD2的半导体器件。
在制造图120(A)至图123中的半导体器件的方法中，如图126和图127(存储器单元部分)以及图128(外围电路部分)中所示进行以下处理：除了过孔VIA3之外，在图109至图111中所示用于半导体器件的制造工艺步骤形成的第二包层(包层CLAD1)中形成间隙GAP。这一制造方法与制造第五实施例中的半导体器件的方法的不同仅在于这一点。
将给出对这一实施例的操作和使用效果的描述。这一实施例的半导体器件除了第五实施例中的半导体器件的效果之外还带来以下效果：
在这一实施例中，按照纸条形状(L/S)形成第二包层CLAD(包层CLAD1)。这使得可以与其中按照纸条形状形成包层CLAD2的第三实施例类似地进一步增强存储器单元部分的防范外部磁场的磁屏蔽效果。此外，可以进一步增强第二包层到层间绝缘膜III8或者层间绝缘膜III9的粘合。
本发明的第六实施例与本发明的第五实施例的不同仅在于上文提到的方面。也就是说，本发明第六实施例的上文尚未描述的所有方面(包括配置、条件、过程、效果等)是与根据本发明的第五实施例一致的。换而言之，具有上文提到的各配置的半导体器件及其特征可以与这一实施例组合。
(第七实施例)
这一实施例与第六实施例的不同在于第二包层的配置。下文将给出对这一实施例的配置的描述。
在第七实施例的半导体器件中，关于第六实施例中的第二高导磁率膜采取以下措施：不仅在半导体衬底的主表面延伸的第一方向上而且在与第一方向正交的第二方向上重复地布置以下区域：其中布置包层CLAD的区域和其中未布置包层CLAD的区域。
具体而言，如图129中所示，在第七实施例的半导体器件中采取以下措施：第二包层(包层CLAD)例如与第四实施例中的位线BL和布线M5上方的包层CLAD(参照图101)类似地在平面中观察形成网状。
第四实施例中的包层CLAD(包层CLAD2)仅布置于外围电路部分中而未布置于存储器单元部分中。同时，这一实施例中的第二包层也可以如外围电路部分中那样形成于存储器单元部分中。然而，这一实施例中的网状的第二包层可以与第四实施例中的包层CLAD类似地仅布置于外围电路部分中。
图130(A)至图130(C)更清楚地示出了图129具有相互分离的上层、中层(第一高导磁率膜这一层)和下层。作为例子，图130(B)中的中层使用第二实施例中的包层作为第一包层。可以如图130(B)中所示既在存储器单元部分中也在外围电路部分中布置第一包层CLAD。备选地，第一包层例如可以仅布置于存储器单元部分之上。
在图130(B)中的例子中，第一包层可如图5和图6中那样布置于存储器单元部分中(既在位线BL正上方也在其它区域中)。备选地，第一包层可以如图90和图91中那样仅布置于位线BL正上方。
另外，也可以与图124(A)中的例子类似地在这一实施例中采取以下措施：第二包层CLAD布置于整个存储器单元部分中，并且图130(A)中所示网状的第二包层布置于外围电路部分中。
除了在平面中观察的第二包层的图案不同于第六实施例中的图案之外，制造这一实施例中的半导体器件的方法与第六实施例中的方法相同。
这一实施例的操作和使用效果也与第六实施例的操作和使用效果基本上相同。本发明的第七实施例与本发明的第六实施例的不同仅在于上文提到的方面。也就是说，本发明第七实施例的上文尚未描述的所有方面(包括配置、条件、过程、效果等)是与根据本发明的第六实施例一致的。换而言之，具有上文提到的各配置的半导体器件及其特征可以与这一实施例组合。
(第八实施例)
这一实施例与第一实施例和第五实施例的不同在于覆盖存储器单元部分和外围电路部分的包层的数目。下文将给出对这一实施例的配置的描述。
在第八实施例的半导体器件中，在第二高导磁率膜上方与第二高导磁率膜有一段距离地附加布置(层叠)以下膜：与第一高导磁率膜和第二高导磁率膜不同的高导磁率膜(在这一情况下为第三高导磁率膜)。
图131(A)至图131(D)与图3(A)和图3(B)以及图103(A)至图103(B)类似地图示了这一实施例中的半导体器件具有在逐层基础上分离的各高导磁率膜。将给出更具体描述。图131(A)图示了在覆盖电路的包层CLAD的最上级(与半导体衬底SUB相反的一侧上)布置的第三高导磁率膜(下文称为“第三包层”)。图131(B)图示了如第五实施例至第七实施例中那样作为第二高导磁率膜的包层CLAD。图131(C)图示了如第五实施例至第七实施例中那样作为第一高导磁率膜的包层CLAD。图131(D)图示了由图131(A)、131(B)和131(C)中的包层覆盖的下层(存储器单元部分和外围电路部分)。
在图131(A)至图131(C)中，第一包层、第二包层和第三包层分别(完全)布置于存储器单元部分中和外围电路部分中。然而，例如第一包层可以仅布置于存储器单元部分中。在这一情况下，对于第一包层如何布置于存储器单元部分中，它可以如图5和图6中所示完全布置或者可以如图90和图91中所示仅布置于位线BL正上方。
布置第二包层或者第三包层的方式并不限于图131(A)至图131(D)中所示模式。可以选择上文结合上述实施例描述的布置包层的任何方式。
图132和图133分别图示了从与图5和图6中相同的方向观察的包括图131(A)至图131(D)中所示这一实施例中的半导体器件的MRAM的配置。图134图示了从与图7中相同的方向观察的图131(A)至图131(D)中所示这一实施例中的半导体器件的外围电路部分的配置。
关于图131(A)至图134中所示的半导体器件，第一包层与第一实施例中的包层CLAD2相同；并且第二包层和第三包层与第五实施例中的包层CLAD1相同。也就是说，形成所有这些包层使得覆盖基本上整个存储器单元部分和外围电路部分。然而，可以通过适当组合上文提到的实施例中的包层来获得这些包层。
图131(A)至图134示出了其中层叠三个包层的三层配置的半导体器件。取而代之，可以配置半导体器件使得层叠四个或者更多包层。
第三包层夹入于层间绝缘膜III9与层间绝缘膜III10之间。它可以与夹入于层间绝缘膜III8与层间绝缘膜III9之间的第二包层类似地配置。因此，具有三层结构的包层CLAD1与第二包层类似地用于第三包层。然而取而代之，具有两层结构或者单层高导磁率膜MAG的包层CLAD2可以用于第三包层。
同样关于第三包层，如图133中所示，希望的是它的厚度W4应当与第一包层的厚度W2和第二包层的厚度W3类似地大于厚度W1。
这一实施例中的半导体器件的操作和使用效果基本上等效于通过使第五实施例中的半导体器件的操作和使用效果更明显来获得的操作和使用效果。将给出更具体描述。当位线BL和布线M5之上的包层的数目从二增加至三时，包层的总体积增加。因此，可以更可靠地减少外部磁场的影响。
具体而言，第三包层布置于比第一包层和第二包层更远离磁阻元件TMR的位置。出于这一原因，可以通过提供第三包层来进一步增强向远离磁阻元件TMR的地点感应外部磁场的效果。
本发明的第八实施例与本发明的第一实施例和第五实施例的不同仅在于上文提到的方面。也就是说，本发明第八实施例的上文尚未描述的所有方面(包括配置、条件、过程、效果等)是与根据本发明的第一实施例和第五实施例一致的。换而言之，具有上文提到的各配置的半导体器件及其特征可以与这一实施例组合。
(第九实施例)
在上述第一实施例至第八实施例中的各半导体器件中，形成带来磁屏蔽效果的高导磁率膜(包层)如下：通过比如溅射这样的技术将它们配置为在包括半导体器件的层叠结构中包括的一个薄膜。半导体器件可以设置有这样的结构，即除了在用于半导体器件本身的工艺处形成的高导磁率膜(包层)之外叠加以下结构：预先制备的并且由与高导磁率膜的材料相同的材料形成的结构。从成品半导体器件(包括多个元件如MRAM的半导体芯片)外部叠加这一结构。
通过从半导体芯片外部叠加由与高导磁率膜的材料相同的材料形成的结构来获得的结构在这里将称为半导体器件组件。
在这一实施例的半导体器件组件中，如图135和图136中所示，粘附由与上文提到的高导磁率膜MAG的材料相同的材料形成的平板状高导磁率材料MAG。平板状高导磁率材料MAG粘附到以下半导体衬底SUB上方(上主表面之上)和下方(下主表面之上)：第一实施例至第八实施例中的任何实施例中的半导体器件(半导体芯片SCC)形成于其中的半导体衬底SUB。
希望的是在图136中的上下方向上的高导磁率材料MAG的厚度应当大于上文提到的包层CLAD(第一包层、第二包层等)的厚度。具体而言，希望的是高导磁率材料MAG的厚度应当不少于10μm且不多于500μm；并且更希望的是该厚度应当不少于50μm且不多于200μm。希望的是应当使用通过将由这样的高导磁率材料MAG形成的衬底切割成所需尺寸来获得的材料作为键合到半导体芯片SCC的高导磁率材料MAG。
例如通过在完成半导体器件(半导体芯片SCC)之后的组装步骤用膏粘附高导磁率材料MAG来将它粘附到半导体芯片SCC的上主表面和下主表面。高导磁率材料MAG由此与半导体芯片SCC集成。
将其上方布置有高导磁率材料MAG的半导体芯片SCC放置在裸片焊盘DIE之上并且然后对其进行使用。
裸片焊盘DIE是用于将半导体芯片SCC固定在所需位置的构件。裸片焊盘DIE工作用以高效地辐射由半导体芯片SCC产生的热。出于这一原因，希望的是裸片焊盘DIE应当由如铜(Cu)之类的导热率高的材料形成。
为了在裸片焊盘DIE之上放置其上方布置有高导磁率材料MAG的半导体芯片SCC，希望使用由环氧树脂或者如银(Ag)之类的导电材料组成的粘合剂。
在图135和图136中，在半导体芯片SCC的上侧上的高导磁率材料MAG在平面中观察在面积上与半导体芯片SCC的上侧基本上相同。也就是说，这一高导磁率材料MAG布置成使得覆盖半导体芯片SCC的基本上整个存储器单元部分和外围电路部分。
同时，在半导体芯片SCC的下侧上的高导磁率材料MAG在平面中观察在面积上略大于半导体芯片SCC。这是因为在平面中观察的裸片焊盘DIE的面积大于半导体芯片的面积。因此，也可以使半导体芯片SCC的下侧上的高导磁率材料MAG在平面中观察在面积上与半导体芯片SCC相同。
将给出对上文提到的半导体器件组件的操作和使用效果的描述。半导体器件组件除了第一实施例至第八实施例中的半导体器件的效果之外还带来以下效果：
半导体器件组件的高导磁率材料MAG具有与上文提到的高导磁率膜(包层)的磁屏蔽效果相同的磁屏蔽效果。因此，可以通过将外部高导磁率材料MAG键合到半导体器件(半导体芯片SCC)来实现如下效果：与单个地存在包层的情况相比可以进一步增强磁屏蔽效果。
一般而言，高导磁率材料MAG在厚度上大于高导磁率膜MAG。出于这一原因，高导磁率材料MAG一般在体积上大于高导磁率膜MAG。提供厚的高导磁率材料MAG使得可以进一步增强向与半导体器件组件中的磁阻元件TMR更向上远离的区域感应外部磁场的效果。也就是说，可以进一步增强高导磁率材料MAG带来的磁屏蔽效果。
与高导磁率膜MAG不同，高导磁率材料MAG不通过溅射来形成。出于这一原因，高导磁率材料MAG在机械强度上高于作为薄膜的高导磁率膜MAG。因此，可以通过提供高导磁率材料MAG来进一步使磁屏蔽效果稳定。
裸片焊盘DIE可以具有依赖于组成裸片焊盘DIE的材料的磁屏蔽效果。在这一情况下，可以进一步增强半导体器件组件的磁屏蔽效果。
将给出如何密封上文提到的半导体器件组件的描述。希望的是应当使用密封于封装等中的半导体器件组件。
这使得可以抑制比如并入于形成的半导体器件(半导体芯片)中的精细电路由于如粒子和潮气之类的杂质的影响而出故障这样的问题。另外，可以抑制比如电路在光的影响之下异常操作这样的问题。
可能的封装配置包括图137中所示的SOP(小外形封装)和图138中所示的BGA(球栅阵列封装)。图137和图138图示了从图135的左侧上的箭头方向观察的半导体器件组件。
图137中所示例如由环氧树脂形成的封装SOP设置有引线框FRAME。引线框FRAME是用来将半导体芯片SCC与外部板等的布线耦合的布线。引线框FRAME包括例如铁-镍(Fe-Ni)合金、铜等的金属板。
引线框FRAME和半导体芯片SCC通过例如由铝(Al)或者金(Au)组成的键合布线WIRE相互耦合。布置于封装SOP内部的各构件用密封树脂RESIN密封。
同时，图138中所示例如由环氧树脂形成的封装BGA包括：布置于其之下(裸片焊盘DIE侧上)的封装衬底PSUB、端子部分EE、接合部分CON和焊料球BALL。
端子部分EE布置于封装衬底PSUB的上主表面之上。焊料球BALL布置于封装衬底PSUB之下并且用于与封装SOP的引线框FRAME类似地与外部板等耦合。
多个接合部分CON布置于封装衬底PSUB的下主表面之上，使得在平面中观察它们并置。接合部分CON将端子部分EE与焊料球BALL相互电耦合。半导体芯片SCC和端子部分EE通过键合布线WIRING相互电耦合。
其上方放置有半导体器件组件的裸片焊盘PE固定于封装衬底PSUB的上主表面之上。同样对于这一固定，希望使用由环氧树脂或者导电材料如银(Ag)组成的粘合剂。布置于封装BGA内部的各构件用密封树脂RESIN密封。
可以如上文提到的半导体器件组件中那样布置高导磁率材料MAG。备选地，可以如下文所述布置它们。下文将给出对这一实施例的各种修改的描述。
如图139和图140中所示，在对这一实施例中的一种修改的半导体器件中采取以下措施：在沿着半导体衬底的主表面的方向上布置于半导体芯片SCC上方的第一高导磁率材料(高导磁率材料MAG)的面积(在平面中观察)小于以下面积：在沿着半导体衬底的主表面的方向上布置于半导体芯片SCC之下的第二高导磁率材料(高导磁率材料MAG)的面积。
将给出更具体描述。例如，布置第一高导磁率材料MAG使得从上方仅覆盖基本上整个存储器单元部分(单元区域CELL)。如图139和图140中所示，外围电路部分、具体为它与存储器单元部分接近的区域也可以由第一高导磁率材料MAG覆盖。
在图139中，存储器单元部分中的各单元区域CELL在平面中观察为矩形形状；然而，它可以具有任何形状，比如圆形或者椭圆形。因而，例如第一高导磁率材料MAG在平面中观察也可以具有任何形状。
图139和图140中的半导体器件组件如何密封于图137和图138中的相应封装中如图141和图142中所示。图141和图142也示出了从图139中的箭头方向观察的半导体器件组件。
这一修改的配置中的其它方面与图135至图138中的半导体器件组件的那些方面基本上相同。因此，在图139至图142中，与图135至图138中相同的元件将由相同标号标记，并且将不重复其描述。
将给出对图139至图142中的半导体器件组件的操作和使用效果的描述。图139至图142中的半导体器件组件除了图135至图138中的半导体器件组件的效果之外还带来以下效果：
第一高导磁率材料MAG仅布置于存储器单元部分(单元区域CELL)上方。因此，与第二实施例和第三实施例中的包层CLAD类似地在存储器单元部分与外围电路部分之间分离高导磁率材料MAG。因此，可以进一步增强针对存储器单元部分的防范由流过外围电路部分中的布线的电流生成的磁场的磁屏蔽效果。
另外，在平面中观察的存储器单元部分或者各单元区域CELL的形状可以从矩形例如改变成接近方形的矩形或者圆形。在这一情况下，第一高导磁率材料MAG的形状也变成纵横比小于长方形的形状，例如接近方形的矩形或者圆形。因此，在平面中观察的不必要长的区域未存在于第一高导磁率材料MAG中。出于这一原因，可减少第一高导磁率材料MAG从沿着长区域的外围电路部分等吸收额外磁通量的可能性。
也就是说，可以通过改变在平面中观察的第一高导磁率材料MAG的形状来进一步增强第一高导磁率材料MAG的磁屏蔽效果。
另外，对半导体器件组件的以下修改是可能的。如图143和图144中所示，在对这一实施例中的半导体器件组件的另一修改中采取以下措施：半导体器件的多个存储器单元部分在沿着半导体衬底的主表面的方向上按照间隔并置(在平面中观察)。
在上文提到的各实施例和对第九实施例的各修改中，多个单元区域CELL在平面中观察接连形成一个存储器单元部分。同时在这一修改中，多个单元区域CELL在平面中观察相互分离，并且也相应地划分存储器单元部分。
同样在图143至图144中的例子中，如图139至图142中的例子那样，布置第一高导磁率材料MAG使得它从上方仅覆盖存储器单元部分。因此，也划分第一高导磁率材料MAG，使得多个第一高导磁率材料MAG在平面中观察与单元区域CELL类似地并置。
图143和图144中的半导体器件组件如何密封于图137和图138中的相应封装中如图145和图146中所示。关于如何布置划分的存储器单元部分，除了图143和图144中所示布置之外，例如图147和图148中所示布置也是可能的。
这一修改的配置中的其它方面与图135至图138中的半导体器件组件的方面基本上相同。因此，在图143至图148中，与图135至图138中相同的元件将由相同标号标记，并且将不重复其描述。
将给出对图143至图148中的半导体器件的操作和使用效果的描述。图143至图148中的半导体器件组件除了图139至图142中所示对这一实施例的一种修改中的半导体器件组件的效果之外还带来以下效果：
当划分存储器单元部分使得多个单元区域CELL如这些修改中那样在平面中观察布置于相互有一段距离的区域中时实现如下效果：抑制将对多个单元区域CELL中的一个单元区域CELL施加的磁场对形成于不同单元区域CELL中的磁阻元件TMR如MRAM的影响。
也就是说，可以与例如第二实施例中由于包层CLAD2仅形成于位线BL正上方所致的磁屏蔽效果类似地实现如下效果：可以进一步增强第一高导磁率材料MAG在存储器单元部分之间防范外部磁场的磁屏蔽效果。
从不同观点来看，在平面中观察夹入于多个单元区域CELL(存储器单元区域)之间的区域是其中未布置比如MRAM这样的元件的区域。也就是说，在这些区域中，例如即使泄漏的外部磁场流入，仍然不会出现在各磁阻元件TMR的操作方面的问题。
也就是说，可以通过有意地形成如下区域来更可靠地抑制外部磁场向存储器单元部分的流入，在平面中观察，在该区域中，在尽可能窄的各范围中可允许外部磁场的流入。
在图135至图148中所示上文提到的半导体器件组件中，例如可以省略提供如图136中的截面图中所示这样低的高导磁率膜MAG。
例如，对半导体器件组件的以下修改是可能的。如图149和图150中所示，在对这一实施例中的半导体器件组件的又一修改中采取以下措施：第一高导磁率材料MAG和第二高导磁率材料MAG通过布置于半导体器件的外区域中的第三高导磁率材料MAG相互耦合。
这里引用的半导体器件的外区域是指在平面中观察的半导体衬底的外区域(外边缘部分)。也就是说，如图149和图150中所示，除了以下高导磁率材料MAG之外还布置第三高导磁率材料MAG：从上方覆盖半导体芯片SCC的上主表面的第一高导磁率材料MAG；以及从下方覆盖半导体芯片SCC的下主表面的第二高导磁率材料MAG。第三高导磁率材料MAG在半导体器芯片SCC的厚度方向(图150中的上下方向)上延伸。它被布置成将第一高导磁率材料MAG与第二高导磁率材料MAG相互耦合。
布置第三高导磁率材料MAG使得它与第一高导磁率材料MAG和第二高导磁率材料MAG均相交。布置第一高导磁率材料MAG、第二高导磁率材料MAG和第三高导磁率材料MAG使得它们覆盖半导体芯片SCC、具体为半导体芯片SCC位于图149的左侧上的区域。
布置第一高导磁率材料MAG使得从上方基本上仅覆盖存储器单元部分。
图149和图150中所示半导体器件组件如何密封于图137和图138中的相应封装中如图151和图152中所示。
这一修改的配置中的其它方面与图135至图138中的半导体器件组件的那些方面基本上相同。因此，在图149至图152中，与图135至图138中相同的元件将由相同标号标记，并且将不重复其描述。
将给出对图149至图152中的半导体器件组件的操作和使用效果的描述。在图149至图152中所示半导体器件组件中，布置高导磁率材料MAG使得从两个方向包围存储器单元部分：沿着半导体芯片SCC的主表面的方向和半导体芯片SCC的厚度方向。出于这一原因，与其中高导磁率材料MAG仅布置于半导体芯片SCC的主表面之上的情况相比可进一步增强防范外部磁场的磁屏蔽效果。
至此，已经给出对第九实施例的各种修改的描述。然而，可以适当组合这里描述的多个修改。对第九实施例的各种修改的组合可以与第一实施例至第八实施例中的各种半导体器件中的任何半导体器件适当组合。
这里公开的实施例在每个方面上都仅为例子，并且它们不应被视为限制性的。本发明的范围由权利要求表明而不是由上文描述表明。本意在于在本发明中包括含义和范围与权利要求等同的所有修改。
本发明可以尤其有利地应用于包括存储元件如MRAM的半导体器件和使用这一半导体器件的组件。

Claims (15)

1.一种半导体器件，包括：
半导体衬底；
切换元件，形成于所述半导体衬底的主表面之上；
层间绝缘膜，形成为覆盖所述切换元件；
平板状引出布线，形成于所述层间绝缘膜之上；
耦合布线，将所述引出布线与所述切换元件相互耦合；
磁阻元件，包括磁化定向可变的磁化自由层，并且形成于所述引出布线之上；以及
布线，定位于所述磁阻元件上方、向沿着所述主表面的方向延伸，并且能够改变所述磁化自由层的磁化状态，
其中在多个所述磁阻元件布置于其中的存储器单元区域中，布置于所述磁阻元件上方的第一高导磁率膜从所述存储器单元区域延伸到作为除了所述存储器单元区域之外的区域的外围区域，以及
其中布置于所述存储器单元区域上方的所述第一高导磁率膜与布置于所述外围区域上方的所述第一高导磁率膜分离。
2.根据权利要求1所述的半导体器件，其中在平面中观察所述第一高导磁率膜在所述外围区域上方的部分被去除。
3.根据权利要求1所述的半导体器件，其中关于所述第一高导磁率膜，其中布置所述第一高导磁率膜的区域和其中未布置所述第一高导磁率膜的区域交替地布置于所述主表面延伸的第一方向上。
4.根据权利要求3所述的半导体器件，其中关于所述第一高导磁率膜，其中布置所述第一高导磁率膜的区域和其中未布置所述第一高导磁率膜的区域交替地布置于与所述第一方向正交的第二方向上。
5.根据权利要求1所述的半导体器件，其中与所述第一高导磁率膜有一段距离地在所述第一高导磁率膜上方，附加地提供第二高导磁率膜。
6.根据权利要求5所述的半导体器件，其中关于所述第二高导磁率膜，其中布置所述第二高导磁率膜的区域和其中未布置所述第二高导磁率膜的区域重复地布置于所述主表面延伸的第一方向上。
7.根据权利要求6所述的半导体器件，其中关于所述第二高导磁率膜，其中布置所述第二高导磁率膜的区域和其中未布置所述第二高导磁率膜的区域交替地布置于与所述第一方向正交的第二方向上。
8.根据权利要求5所述的半导体器件，其中与所述第二高导磁率膜有一段距离地在所述第二高导磁率膜上方，提供与所述第一高导磁率膜和所述第二高导磁率膜不同的一个或者更多高导磁率膜。
9.根据权利要求8所述的半导体器件，其中在平面中观察通过去除所述第一高导磁率膜、所述第二高导磁率膜或者所述高导磁率膜的部分所获得的标记区域布置于所述第一高导磁率膜、所述第二高导磁率膜或者所述高导磁率膜中。
10.根据权利要求8所述的半导体器件，其中标记区域布置于所述第一高导磁率膜、所述第二高导磁率膜或者所述高导磁率膜中，并且
其中形成于所述标记区域中的图案关于沿着所述主表面的方向具有弯曲形状。
11.一种半导体器件组件，包括：
平板状高导磁率材料，布置于根据权利要求1所述的半导体器件上方和下方，使得与所述半导体器件的主表面相对。
12.根据权利要求11所述的半导体器件组件，其中所述高导磁率材料之中的在沿着所述主表面的方向上布置于所述半导体器件上方的第一高导磁率材料的面积小于沿着所述主表面的方向布置于所述半导体器件下方的第二高导磁率膜的面积。
13.根据权利要求12所述的半导体器件组件，其中所述第一高导磁率材料具有足以在沿着所述主表面的方向从上方覆盖整个所述存储器单元区域的面积。
14.根据权利要求13所述的半导体器件组件，其中多个所述存储器单元区域在沿着所述主表面的方向上按照间隔并置。
15.根据权利要求12所述的半导体器件组件，其中所述第一高导磁率材料和所述第二高导磁率材料通过布置于所述半导体器件的外区域中的第三高导磁率材料相互耦合。
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