JP6496036B2 - 磁気メモリ装置 - Google Patents

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Description

関連出願の表示
本願は、 ２０１５年４月２７日に出願された米国仮出願番号６２／１５３，２６７の利益を主張しており、その全内容は本出願中に参照によって組み込まれる。
本発明の実施形態は一般に磁気メモリ装置に関する。
磁気メモリ装置(magnetic memory device)は、複数の磁気抵抗効果素子(magnetoresistive element)を有する磁気メモリチップと、磁気メモリチップの一断面において、それを途切れることなく取り囲む閉ループ構造(closed loop structure)の磁性層（磁気シールド層）と、を備える。
閉ループ構造の磁性層は、磁気メモリチップを外部磁界から遮蔽し、又は、各磁気抵抗効果素子の磁化反転特性（ヒステリシス特性）を調整する機能を有する。例えば、磁石が閉ループ構造の磁性層内に配置されるとき、磁石からの磁力線は、閉ループ構造の磁性層内を通過するループを描くため、各磁気抵抗効果素子に印加される磁界のばらつきを小さくできる。従って、各磁気抵抗効果素子の磁化反転特性のシフトをこの磁界によりキャンセルし、磁気メモリ装置の性能を向上させることができる。
図１は、磁気メモリ装置の第１の実施形態を示す斜視図である。 図２は、図１のＩＩ−ＩＩ線に沿う断面図である。 図３は、図１のＩＩＩ−ＩＩＩ線に沿う断面図である。 図４は、第１の変形例を示す断面図である。 図５は、第１の変形例を示す断面図である。 図６は、第２の変形例を示す断面図である。 図７は、第２の変形例を示す断面図である。 図８は、第３の変形例を示す断面図である。 図９は、第３の変形例を示す断面図である。 図１０は、第４の変形例を示す断面図である。 図１１は、第４の変形例を示す断面図である。 図１２は、 第１の実施形態での磁力線を示す断面図である。 図１３Ａは、磁気メモリ装置の製造方法を示す断面図である。 図１３Ｂは、磁気メモリ装置の製造方法を示す断面図である。 図１３Ｃは、磁気メモリ装置の製造方法を示す断面図である。 図１４は、磁気メモリ装置の第２の実施形態を示す斜視図である。 図１５は、図１４のＸＶ−ＸＶ線に沿う断面図である。 図１６は、図１４のＸＶＩ−ＸＶＩ線に沿う断面図である。 図１７は、磁気メモリ装置の第３の実施形態を示す斜視図である。 図１８は、図１７のＸＶＩＩＩ−ＸＶＩＩＩ線に沿う断面図である。 図１９は、図１７のＸＩＸ−ＸＩＸ線に沿う断面図である。 図２０は、磁気メモリ装置の第４の実施形態を示す斜視図である。 図２１は、図２０のＸＸＩ−ＸＸＩ線に沿う断面図である。 図２２は、図２０のＸＸＩＩ−ＸＸＩＩ線に沿う断面図である。 図２３は、磁気メモリ装置の第５の実施形態を示す斜視図である。 図２４は、図２３のＸＸＩＶ−ＸＸＩＶ線に沿う断面図である。 図２５は、図２３のＸＸＶ−ＸＸＶ線に沿う断面図である。 図２６は、磁気メモリ装置の第６の実施形態を示す斜視図である。 図２７は、図２６のＸＸＶＩＩ−ＸＸＶＩＩ線に沿う断面図である。 図２８は、図２６のＸＸＶＩＩＩ−ＸＸＶＩＩＩ線に沿う断面図である。 図２９は、磁気メモリ装置の第７の実施形態を示す斜視図である。 図３０は、図２９のＸＸＸ−ＸＸＸ線に沿う断面図である。 図３１は、図２９のＸＸＸＩ−ＸＸＸＩ線に沿う断面図 図３２は、磁気メモリ装置の第８の実施形態を示す斜視図である。 図３３は、図３２のＸＸＸＩＩＩ−ＸＸＸＩＩＩ線に沿う断面図である。 図３４は、図３２のＸＸＸＩＶ−ＸＸＸＩＶ線に沿う断面図である。 図３５は、磁気メモリ装置の第９の実施形態を示す斜視図である。 図３６は、図３５のＸＸＸＶＩ−ＸＸＸＶＩ線に沿う断面図である。 図３７は、図３５のＸＸＸＶＩＩ−ＸＸＸＶＩＩ線に沿う断面図である。 図３８は、磁気メモリ装置の第１０の実施形態を示す斜視図である。 図３９は、図３８のＸＸＸＩＸ−ＸＸＸＩＸ線に沿う断面図である。 図４０は、図３８のＸＬ−ＸＬ線に沿う断面図である。 図４１は、磁気メモリ装置の第１１の実施形態を示す斜視図である。 図４２は、図４１のＸＬＩＩ−ＸＬＩＩ線に沿う断面図である。 図４３は、図４１のＸＬＩＩＩ−ＸＬＩＩＩ線に沿う断面図である。 図４４は、磁気メモリ装置の第１２の実施形態を示す斜視図である。 図４５は、図４４のＸＬＶ−ＸＬＶ線に沿う断面図である。 図４６は、図４４のＸＬＶＩ−ＸＬＶＩ線に沿う断面図である。 図４７は、磁気メモリ装置の第１３の実施形態を示す斜視図である。 図４８は、図４７のＸＬＶＩＩＩ−ＸＬＶＩＩＩ線に沿う断面図である。 図４９は、図４７のＸＬＩＸ−ＸＬＩＸ線に沿う断面図である。 図５０は、磁気メモリ装置の第１４の実施形態を示す斜視図である。 図５１は、図５０のＬＩ−ＬＩ線に沿う断面図である。 図５２は、図５０のＬＩＩ−ＬＩＩ線に沿う断面図である。 図５３は、適用例としてのMRAMを示す図である。 図５４は、MRAMのメモリセルを示す図である。 図５５は、図５４のＬＶ−ＬＶ線に沿う断面図である。 図５６は、図５４のＬＶＩ−ＬＶＩ線に沿う断面図である。 図５７は、不揮発キャッシュシステムの例を示す図である。
概して、一実施形態によれば、磁気メモリ装置は、磁気抵抗効果素子を有する磁気メモリチップ；互いにスペースを空けて配置されている第１及び第２の部分を有している磁性層、前記第１の部分は前記磁気メモリチップの第１の主面を覆うこと、前記第２の部分は前記磁気メモリチップの前記第１の主面に対向している第２の主面を覆うこと；前記磁性層が搭載された回路基板；及び 前記第１及び第２の主面に平行な第１の方向において、前記磁気メモリチップと前記回路基板を接続しているボンディングワイヤを具備する。前記第１の部分は前記第２の部分よりも前記回路基板に近い。前記第１の方向において、前記第１及び第２の部分の各々は前記メモリチップのサイズよりも大きなサイズを有する。
前記第１及び第２の主面に平行かつ前記第１の方向に直交する第２の方向において、前記第１及び第２の部分の一つは前記磁気メモリチップの複数の側面を覆う。前記第１の部分は前記第２の部分よりも前記回路基板に近い。前記第１の方向において、前記第１及び第２の部分の各々は前記メモリチップのサイズよりも大きなサイズを有する。前記第１及び第２の主面に平行かつ前記第１の方向に直交する第２の方向において、前記第１及び第２の部分の一つは前記磁気メモリチップの複数の側面を覆う。
（実施形態）
以下の実施形態は、磁気抵抗効果素子に印加される磁界の強度を、磁気メモリチップを取り囲む磁性層（磁気シールド層）により制御するための技術を提案する。
例えば、磁気メモリチップの全ての断面において、磁気メモリチップを取り囲む磁性層は、それが部分的に途切れるスペースを備える。このような磁性層は、開ループ構造(open loop structure)の磁性層と称される。また、磁気メモリチップの一断面において、開ループ構造の磁性層のスペースの幅は、制御可能である。
この場合、開ループ構造の磁性層内の磁石からの磁力線の一部は、例えば、磁性層に設けられたスペースから外部に放出される。即ち、このスペースの幅を制御することにより、磁気抵抗効果素子に印加される磁界の強さを制御することができる。
従って、例えば、磁性層内に設けられる磁石の種類やサイズを変えなくても、磁気抵抗効果素子の磁化反転特性のシフトを制御し、磁気メモリ装置の性能を向上させることができる。
尚、以下の実施形態は、開ループ構造の磁性層のスペースの幅を制御するため、開ループ構造の磁性層は、少なくとも２つの部分（第１及び第２の部分）を備える。即ち、第１及び第２の部分の端におけるスペースの幅を制御することにより、磁気抵抗効果素子に印加される磁界の強度を制御することができる。
第１の実施形態
図１乃至図３は、磁気メモリ装置の第１の実施形態を示している。図１は、磁気メモリ装置の斜視図であり、図２は、図１のＩＩ−ＩＩ線に沿う断面図であり、図３は、図１のＩＩＩ−ＩＩＩ線に沿う断面図である。
磁気メモリチップ１０は、メモリセルとしての磁気抵抗効果素子を備える。磁気抵抗効果素子は、例えば、図１２に示すように、可変の磁化を持つ記憶層（磁性層）２３と、不変の磁化を持つ参照層（磁性層）２５と、これらの間の非磁性絶縁層（トンネルバリア層)２４と、を備える。
ここで、不変の磁化とは、書き込み前後において磁化方向が変化しないこと、可変の磁化とは、書き込み前後において磁化方向が逆向きに変化し得ることを意味する。
また、書き込みとは、スピン注入電流（スピン偏極された電子）を磁気抵抗効果素子に流すことにより記憶層の磁化にスピントルクを与えるスピントランスファ書き込みを意味する。
図１２の例は、参照層２５が記憶層２３上に配置されるトップピン型を示すが、これを、参照層２５が記憶層２３下に配置されるボトムピン型に代えることは可能である。
また、図１２の例は、記憶層２３及び参照層２５が磁気メモリチップ１０の下面（第１の主面）及び上面（第２の主面）に垂直な方向に磁化を有する垂直磁化型を示すが、これを、記憶層２３及び参照層２５が磁気メモリチップ１０の下面及び上面に平行な方向に磁化を有する面内磁化型に代えることは可能である。
磁性層１１は、互いにスペースを空けて配置される第１の部分１１ａ及び第２の部分１１ｂを備える。即ち、磁性層１１は、それが部分的に途切れるスペース（開ループ構造）を有する。磁性層１１は、回路基板１２上に配置される。
回路基板１２は、例えば、複数の配線層を備える多層基板である。回路基板１２は、複数の外部端子１７を備える。複数の外部端子１７は、例えば、ＢＧＡ（Ball grid array）としての複数の半田ボールである。
第１の部分１１ａは、第２の部分１１ｂよりも回路基板１２に近い。即ち、第１の部分１１ａは、回路基板１２上に配置され、磁気メモリチップ１０の下面（第１の主面）を覆う。また、第２の部分１１ｂは、磁気メモリチップ１０の上面（第１の主面に対向する第２の主面）を覆う。
磁気メモリチップ１０の下面及び上面に平行な第１の方向において、ボンディングワイヤ１３は、磁気メモリチップ１０と回路基板１２とを接続する。磁気メモリチップ１０は、ボンディングワイヤ１３を介して、外部端子１７に接続される。
ここで、スペーサ（例えば、絶縁体）１５は、磁気メモリチップ１０と第２の部分１１ｂとの間に配置される。また、第１の方向において、第１及び第２の部分１１ａ，１１ｂは、磁気メモリチップ１０の２つの側面を覆わない。
これにより、第１の方向において、第１及び第２の部分１１ａ，１１ｂのサイズを磁気メモリチップ１０のサイズよりも大きくしても、ボンディングワイヤ１３を磁気メモリチップ１０に接続するためのエリアを確保できる。
また、磁気メモリチップ１０の下面及び上面に平行かつ第１の方向に直交する方向を第２の方向としたとき、第１及び第２の方向において、第１及び第２の部分１１ａ，１１ｂのサイズを磁気メモリチップ１０のサイズよりも大きくすることにより、磁気メモリチップ１０のエッジの近傍における磁界の乱れが防止できる。
従って、磁気メモリチップ１０のエッジの近傍に配置される磁気抵抗効果素子に安定した磁界を印加できる。
磁気メモリチップ１０のエッジの近傍における磁界の乱れを有効に防止するためには、第１及び第２の方向において、第１及び第２の部分１１ａ，１１ｂは、磁気メモリチップ１０のサイズの120％又はそれよりも大きいサイズを有するのが望ましい。即ち、第１及び第２の部分１１ａ，１１ｂは、磁気メモリチップ１０の両辺から、それぞれ磁気メモリチップ１０のサイズの10％又はそれよりも大きい幅だけ突出するのが望ましい。
例えば、第１及び第２の方向において、磁気メモリチップ１０のサイズが、10mm程度であるとき、第１及び第２の部分１１ａ，１１ｂのサイズは、12mm又はそれよりも大きいのが望ましい。
永久磁石１４は、磁気メモリチップ１０の下面に隣接して配置される。即ち、永久磁石１４は、磁気メモリチップ１０と第１の部分１１ａとの間に配置される。永久磁石１４は、例えば、磁気抵抗効果素子の磁化反転特性のシフトをキャンセルするために設けられる。従って、永久磁石１４による磁化反転特性のシフトのキャンセルが不要であるときは、永久磁石１４は省略してもよい。
樹脂１６は、回路基板１２上に配置され、磁気メモリチップ１０、第１及び第２の部分１１ａ，１１ｂを備える磁性層１１、ボンディングワイヤ１３、永久磁石１４、及び、スペーサ１５を覆う。
磁性層１１の開ループ構造について説明する。
第２の方向において、第２の部分１１ｂは、磁気メモリチップ１０の２つの側面を覆う。即ち、磁気メモリチップ１０の下部に位置する第１の部分１１ａは、プレート形を有し、磁気メモリチップ１０の上部に位置する第２の部分１１ｂは、逆Ｕ字形（reverse U-form）を有する。
また、第２の方向において、第１及び第２の部分１１ａ，１１ｂは、それぞれ第１及び第２の端を有し、第１及び第２の部分間のスペースは、第１及び第２の端において最も狭い。その幅は、Ｓminである。
開ループ構造のスペースの幅Ｓminを制御することにより、磁気メモリチップ１０を外部磁界から遮蔽すると共に、磁気抵抗効果素子に印加される磁界の強さを制御し、磁気抵抗効果素子の磁化反転特性を制御できる。
開ループ構造のスペースの幅Ｓminは、第１及び第２の部分間のスペースの最大値Ｓmaxの1/2又はそれよりも小さいのが望ましい。また、磁気メモリチップ１０の厚さがtchipであるとき、開ループ構造のスペースの幅Ｓminは、tchipの近傍、又は、それよりも大きいのが望ましい。例えば、磁気メモリチップ１０の厚さが0.1mm程度であるとき、開ループ構造のスペースの幅Ｓminは、0.05〜0.3mmの範囲内の値、例えば、0.15mm程度であるのが望ましい。
材料例を説明する。
磁性層１１、即ち、第１及び第２の部分１１ａ，１１ｂは、高い透磁率及び高い飽和磁化を有する材料を備えるのが望ましい。例えば、磁性層１１は、Ni、Fe、Co、Ni-Fe合金、Fe-Co合金、Fe2O4など、を含むのが望ましい。また、磁性層１１がFe2O4を含むとき、Fe2O4は、さらに、Mn、Zn、Niなど、を含んでいてもよい。磁性層１１は、42アロイ、パーマロイなど、を使用することができる。
第１及び第２の部分１１ａ，１１ｂは、同じ材料を備えていてもよいし、互いに異なる材料を備えていてもよい。
後者の場合、第１及び第２の部分１１ａ，１１ｂのうち、磁力線の流れに対して下流に存在する部分の透磁率又は飽和磁束密度は、磁力線の流れに対して上流に存在する部分の透磁率又は飽和磁束密度よりも大きくするのが望ましい。
例えば、図１２の例では、磁力線の流れに対して、第１の部分１１ａが下流に存在するため、第１の部分１１ａの透磁率又は飽和磁束密度は、第２の部分１１ｂの透磁率又は飽和磁束密度よりも大きくするのが望ましい。
この場合、上流側の第２の部分１１ｂは、大量の磁力線をキャッチし、これを下流側の第１の部分１１ａに導く。下流側の第１の部分１１ａは、上流側の第２の部分１１ｂよりも、高い透磁率又は飽和磁束密度を有するため、上流側の第２の部分１１ｂでキャッチした磁力線を全て受け取ることができる。
尚、下流側の材料が、例えば、パーマロイのとき、上流側の材料は、パーマロイよりも低い透磁率又は飽和磁束密度を有する42アロイとすればよい。
この関係が逆のときは、下流側で全ての磁力線を受け取ることができず、これが漏れ磁界となって、磁気抵抗効果素子に悪影響を与えるため、望ましくない。
また、第１及び第２の部分１１ａ，１１ｂは、同じ厚さを有していてもよいし、互いに異なる厚さを有していてもよい。
後者の場合、上記と同様の理由により、第１及び第２の部分１１ａ，１１ｂのうち、磁力線の流れに対して下流に存在する部分の厚さは、磁力線の流れに対して上流に存在する部分の厚さよりも厚くするのが望ましい。
永久磁石１４は、高い磁気異方性及び高い磁力を有する材料を備えるのが望ましい。例えば、永久磁石１４は、Co-Cr合金、Sm-Co合金、Co-Pt合金、Fe-Pt合金、Nd-Fe合金、Mn-Al合金、Al-Ni-Co合金など、を含むのが望ましい。永久磁石１４は、フェライト、アルニコ、サマコバ、ネオジウムなど、を使用することができる。
尚、磁気メモリチップ１０、磁性層１１、回路基板１２、永久磁石１４、及び、スペーサ１５の界面エリアは、接着シートを含んでいてもよい。
図４及び図５は、磁気メモリ装置の第１の変形例を示している。図４は、図１のＩＩ−ＩＩ線に沿う断面図であり、図５は、図１のＩＩＩ−ＩＩＩ線に沿う断面図である。
この変形例は、図２及び図３と比べると、磁気メモリチップ１０、永久磁石１４、及び、スペーサ１５の積層順序が異なる。
磁気メモリチップ１０は、第１の部分１１ａ上に配置される。スペーサ１５は、磁気メモリチップ１０上に配置される。永久磁石１４は、スペーサ１５と第２の部分１１ｂとの間に配置される。即ち、永久磁石１４は、磁気メモリチップ１０の上面に隣接して配置される。
その他の点については、図２及び図３と同じである。従って、図２及び図３と同じ要素には、同じ符号を付すことにより、その詳細な説明を省略する。
図６及び図７は、磁気メモリ装置の第２の変形例を示している。図６は、図１のＩＩ−ＩＩ線に沿う断面図であり、図７は、図１のＩＩＩ−ＩＩＩ線に沿う断面図である。
この変形例は、図２及び図３と比べると、磁気メモリチップ１０上にスペーサが存在しない点が異なる。このため、永久磁石１４は、磁気メモリチップ１０上に配置され、スペーサとしての機能を兼ね備える。
その他の点については、図２及び図３と同じである。従って、図２及び図３と同じ要素には、同じ符号を付すことにより、その詳細な説明を省略する。
図８及び図９は、磁気メモリ装置の第３の変形例を示している。図８は、図１のＩＩ−ＩＩ線に沿う断面図であり、図９は、図１のＩＩＩ−ＩＩＩ線に沿う断面図である。
この変形例は、図２及び図３と比べると、複数の磁気メモリチップ１０−１，１０−２が積み重ねられている点が異なる。
永久磁石１４は、第１の部分１１ａ上に配置される。磁気メモリチップ１０−１は、永久磁石１４上に配置される。スペーサ１５−１は、磁気メモリチップ１０−１上に配置される。磁気メモリチップ１０−２は、スペーサ１５−１上に配置される。スペーサ１５−２は、磁気メモリチップ１０−２上に配置される。
この変形例では、磁気メモリチップ１０−１，１０−２の数は、２つであるが、これに代えて、３つ又はそれより多くしてもよい。この場合、磁気メモリチップとスペーサを１つのペアとして、複数のペアを積み重ねていけばよい。
その他の点については、図２及び図３と同じである。従って、図２及び図３と同じ要素には、同じ符号を付すことにより、その詳細な説明を省略する。
図１０及び図１１は、磁気メモリ装置の第４の変形例を示している。図１０は、図１のＩＩ−ＩＩ線に沿う断面図であり、図１１は、図１のＩＩＩ−ＩＩＩ線に沿う断面図である。
この変形例は、図２及び図３と比べると、第１及び第２の部分１１ａ，１１ｂ間に永久磁石が存在しない点が異なる。即ち、この変形例は、磁気メモリチップ１０の外部の永久磁石により磁気抵抗効果素子の磁化反転特性のシフトの調整を行わない例である。
但し、この変形例において、永久磁石と同様の機能を持つ磁性層（磁気抵抗効果素子に積層されるシフトキャンセル層を含む）が、磁気メモリチップ１０内に配置されていてもよい。
磁気メモリチップ１０は、第１の部分１１ａ上に配置される。スペーサ１５は、磁気メモリチップ１０上に配置される。
その他の点については、図２及び図３と同じである。従って、図２及び図３と同じ要素には、同じ符号を付すことにより、その詳細な説明を省略する。
図１２は、第１の実施形態の磁力線の形を示している。
永久磁石１４からの磁力線ＭＦは、第１及び第２の部分１１ａ，１１ｂを経由して、再び、永久磁石１４へ戻る。即ち、永久磁石１４からの磁力線ＭＦは、閉磁路（closed magnetic path）を描く。また、磁力線ＭＦの一部Ｐは、第１及び第２の部分１１ａ，１１ｂ間のスペースから外部へ放出される。即ち、スペースの幅Ｓを制御することにより、磁気抵抗効果素子ＭＴＪに印加される磁界の強さを制御できる。
尚、同図において、１０は、磁気メモリチップ、２１は、半導体基板、２２は、層間絶縁層、２３は、記憶層、２４は、非磁性絶縁層（トンネルバリア層）、２５は、参照層、ＭＡは、メモリセルアレイである。
図１３Ａ，図１３Ｂ，及び、図１３Ｃは、磁気メモリ装置の製造方法を示している。
これらの図は、図２の断面に対応する。ここでは、磁気メモリの製造方法を説明することを目的とするため、図３の断面に対応する図面は省略する。
まず、図１３Ａに示すように、回路基板１２上に第１の部分１１ａが形成される。続けて、第１の部分１１ａ上に永久磁石１４が形成され、永久磁石１４上に磁気メモリチップ１０が形成される。この後、ワイヤボンディング工程により、磁気メモリチップ１０と回路基板１２とが、ボンディングワイヤ１３により接続される。
次に、図１３Ｂに示すように、磁気メモリチップ１０上にスペーサ１５が形成される。また、スペーサ１５上に第２の部分１１ｂが形成される。
ここで、回路基板１２、第１の部分１１ａ、永久磁石１４、磁気メモリチップ１０、スペーサ１５、及び、第２の部分１１ｂの位置関係が互いにずれないように、これらの間に接着シートなどを介在させておくのが望ましい。
この後、モールド工程により、樹脂１６が回路基板１２上に形成される。樹脂１６は、第１の部分１１ａ、永久磁石１４、磁気メモリチップ１０、スペーサ１５、及び、第２の部分１１ｂを覆い、これらを保護する。
最後に、図１３Ｃに示すように、回路基板１２にＢＧＡとしての複数の外部端子（例えば、半田ボール）１７を形成する。
これにより、第１の実施形態に係わる磁気メモリ装置が完成する。
以上、第１の実施形態によれば、磁気シールド層としての磁性層内に設けられる磁石の種類やサイズを変えなくても、磁気抵抗効果素子の磁化反転特性のシフトを制御し、磁気メモリ装置の性能を向上させることができる。
第２の実施形態
図１４乃至図１６は、磁気メモリ装置の第２の実施形態を示している。図１４は、磁気メモリ装置の斜視図であり、図１５は、図１４のＸＶ−ＸＶ線に沿う断面図であり、図１６は、図１４のＸＶＩ−ＸＶＩ線に沿う断面図である。
第２の実施形態は、上述の第１の実施形態と比べると、第２の方向において、第１及び第２の部分１１ａ，１１ｂの端の構造が異なる。
即ち、第２の実施形態では、第１及び第２の部分１１ａ，１１ｂが幅Ｓminで対向するエリアが、上述の第１の実施形態のそれよりも広い。この構造では、第１の実施形態よりも、外部へ放出される磁力線の制御を高精度に行える。但し、このエリアを広くすることは、磁気メモリ装置のサイズを大きくすることを意味するため、このエリアのサイズは、磁力線の制御と、磁気メモリ装置のサイズと、を鑑みて決定される。
その他の点については、上述の第１の実施形態（図１乃至図３）と同じである。
従って、上述の第１の実施形態で説明した要素と同じ要素には、同じ符号を付すことにより、その詳細な説明を省略する。また、第２の実施形態においても、上述の第１の実施形態における第１乃至第４の変形例（図４乃至図１１）を適用できる。
第２の実施形態においても、第１の実施形態と同様の効果を得ることができる。
第３の実施形態
図１７乃至図１９は、磁気メモリ装置の第３の実施形態を示している。図１７は、磁気メモリ装置の斜視図であり、図１８は、図１７のＸＶＩＩＩ−ＸＶＩＩＩ線に沿う断面図であり、図１９は、図１７のＸＩＸ−ＸＩＸ線に沿う断面図である。
第３の実施形態は、上述の第１の実施形態と比べると、第２の方向において、第１及び第２の部分１１ａ，１１ｂの端の構造が異なる。
即ち、第３の実施形態では、第２の方向において、第１の部分１１ａのサイズが第２の部分１１ｂのサイズよりも大きく、かつ、第１の部分１１ａが第２の部分１１ｂの一部を覆う。この構造では、第１の実施形態よりも、外部へ放出される磁力線の制御を高精度に行える。
その他の点については、上述の第１の実施形態（図１乃至図３）と同じである。
従って、上述の第１の実施形態で説明した要素と同じ要素には、同じ符号を付すことにより、その詳細な説明を省略する。また、第３の実施形態においても、上述の第１の実施形態における第１乃至第４の変形例（図４乃至図１１）を適用できる。
第３の実施形態においても、第１の実施形態と同様の効果を得ることができる。
第４の実施形態
図２０乃至図２２は、磁気メモリ装置の第４の実施形態を示している。図２０は、磁気メモリ装置の斜視図であり、図２１は、図２０のＸＸＩ−ＸＸＩ線に沿う断面図であり、図２２は、図２０のＸＸＩＩ−ＸＸＩＩ線に沿う断面図である。
第４の実施形態は、上述の第１の実施形態と比べると、第２の方向において、第１の部分１１ａが磁気メモリチップ１０の２つの側面を覆う点が異なる。
即ち、第４の実施形態では、磁気メモリチップ１０の下部に位置する第１の部分１１ａがＵ字形（U-form）を有し、磁気メモリチップ１０の上部に位置する第２の部分１１ｂがプレート形を有する。
また、第２の方向において、第１及び第２の部分１１ａ，１１ｂは、それぞれ第１及び第２の端を有し、第１及び第２の部分間のスペースは、第１及び第２の端において最も狭い。その幅は、Ｓminである。
その他の点については、上述の第１の実施形態（図１乃至図３）と同じである。
従って、上述の第１の実施形態で説明した要素と同じ要素には、同じ符号を付すことにより、その詳細な説明を省略する。また、第２の実施形態においても、上述の第１の実施形態における第１乃至第４の変形例（図４乃至図１１）を適用できる。
第４の実施形態においても、第１の実施形態と同様の効果を得ることができる。
第５の実施形態
図２３乃至図２５は、磁気メモリ装置の第５の実施形態を示している。図２３は、磁気メモリ装置の斜視図であり、図２４は、図２３のＸＸＩＶ−ＸＸＩＶ線に沿う断面図であり、図２５は、図２３のＸＸＶ−ＸＸＶ線に沿う断面図である。
第５の実施形態は、上述の第４の実施形態と比べると、第２の方向において、第１及び第２の部分１１ａ，１１ｂの端の構造が異なる。
即ち、第５の実施形態では、第１及び第２の部分１１ａ，１１ｂが幅Ｓminで対向するエリアが、上述の第４の実施形態のそれよりも広い。この構造では、第４の実施形態よりも、外部へ放出される磁力線の制御を高精度に行える。但し、このエリアを広くすることは、磁気メモリ装置のサイズを大きくすることを意味するため、このエリアのサイズは、磁力線の制御と、磁気メモリ装置のサイズと、を鑑みて決定される。
その他の点については、上述の第４の実施形態と同じである。
従って、上述の第４の実施形態の要素と同じ要素には、同じ符号を付すことにより、その詳細な説明を省略する。また、第５の実施形態においても、上述の第１の実施形態における第１乃至第４の変形例（図４乃至図１１）を適用できる。
第５の実施形態においても、第４の実施形態と同様の効果を得ることができる。
第６の実施形態
図２６乃至図２８は、磁気メモリ装置の第６の実施形態を示している。図２６は、磁気メモリ装置の斜視図であり、図２７は、図２６のＸＸＶＩＩ−ＸＸＶＩＩ線に沿う断面図であり、図２８は、図２６のＸＸＶＩＩＩ−ＸＸＶＩＩＩ線に沿う断面図である。
第６の実施形態は、上述の第４の実施形態と比べると、第２の方向において、第１及び第２の部分１１ａ，１１ｂの端の構造が異なる。
即ち、第６の実施形態では、第２の方向において、第２の部分１１ｂのサイズが第１の部分１１ａのサイズよりも大きく、かつ、第２の部分１１ｂが第１の部分１１ａの一部を覆う。この構造では、第４の実施形態よりも、外部へ放出される磁力線の制御を高精度に行える。
その他の点については、上述の第４の実施形態と同じである。
従って、上述の第４の実施形態の要素と同じ要素には、同じ符号を付すことにより、その詳細な説明を省略する。また、第６の実施形態においても、上述の第１の実施形態における第１乃至第４の変形例（図４乃至図１１）を適用できる。
第６の実施形態においても、第４の実施形態と同様の効果を得ることができる。
第７の実施形態
図２９乃至図３１は、磁気メモリ装置の第７の実施形態を示している。図２９は、磁気メモリ装置の斜視図であり、図３０は、図２９のＸＸＸ−ＸＸＸ線に沿う断面図であり、図３１は、図２９のＸＸＸＩ−ＸＸＸＩ線に沿う断面図である。
第７の実施形態は、上述の第１の実施形態と比べると、第１及び第２の部分１１ａ，１１ｂが平行平板（parallel plate）の関係を有している点が異なる。
即ち、第７の実施形態では、第１及び第２の部分１１ａ，１１ｂ間のスペースの幅は、ほぼ一定（Ｓmax）である。
第１の部分１１ａは、回路基板１２上に配置され、永久磁石１４は、第１の部分１１ａ上に配置され、磁気メモリチップ１０は、永久磁石１４上に配置され、スペーサ１５は、磁気メモリチップ１０と第２の部分１１ｂとの間に配置される。
この構造では、永久磁石１４が磁気メモリチップ１０に隣接して配置され、かつ、第１及び第２の方向において、第１及び第２の部分１１ａ，１１ｂの各々が磁気メモリチップ１０のサイズよりも大きなサイズを有する。
従って、第７の実施形態においても、磁気メモリチップ１０内の磁気抵抗効果素子の磁化反転特性のシフトを制御し、磁気メモリ装置の性能を向上させることができる。
その他の点については、上述の第１の実施形態（図１乃至図３）と同じである。
従って、上述の第１の実施形態で説明した要素と同じ要素には、同じ符号を付すことにより、その詳細な説明を省略する。また、第７の実施形態においても、上述の第１の実施形態における第１乃至第４の変形例（図４乃至図１１）を適用できる。
第８の実施形態
図３２乃至図３４は、磁気メモリ装置の第８の実施形態を示している。図３２は、磁気メモリ装置の斜視図であり、図３３は、図３２のＸＸＸＩＩＩ−ＸＸＸＩＩＩ線に沿う断面図であり、図３４は、図３３のＸＸＸＩＶ−ＸＸＸＩＶ線に沿う断面図である。
第８の実施形態は、上述の第１の実施形態において、第１及び第２の部分１１ａ，１１ｂの第１及び第２の端を互いに結合した点に特徴を有する。
磁気メモリチップ１０を外部磁界から有効に遮蔽し、かつ、永久磁石１４からの磁界を効率よく磁気メモリチップ１０に印加するためには、磁性層１１（第１及び第２の部分１１ａ，１１ｂ）が閉ループ構造（closed loop structure）であるのが望ましい。この場合、永久磁石１４からの磁界は、閉磁路（closed magnetic path）を描く。
その他の点については、上述の第１の実施形態と同じである。
従って、上述の第１の実施形態の要素と同じ要素には、同じ符号を付すことにより、その詳細な説明を省略する。また、第８の実施形態においても、上述の第１の実施形態における第１乃至第４の変形例（図４乃至図１１）を適用できる。
第９の実施形態
図３５乃至図３７は、磁気メモリ装置の第９の実施形態を示している。図３５は、磁気メモリ装置の斜視図であり、図３６は、図３５のＸＸＸＶＩ−ＸＸＸＶＩ線に沿う断面図であり、図３７は、図３５のＸＸＸＶＩＩ−ＸＸＸＶＩＩ線に沿う断面図である。
第９の実施形態は、上述の第２の実施形態において、第１及び第２の部分１１ａ，１１ｂの第１及び第２の端を互いに結合した点に特徴を有する。
この場合、第８の実施形態と同様に、磁気メモリチップ１０を外部磁界から有効に遮蔽し、かつ、永久磁石１４からの磁界を効率よく磁気メモリチップ１０に印加できる。
その他の点については、上述の第２の実施形態と同じである。
従って、上述の第２の実施形態の要素と同じ要素には、同じ符号を付すことにより、その詳細な説明を省略する。また、第９の実施形態においても、上述の第１の実施形態における第１乃至第４の変形例（図４乃至図１１）を適用できる。
第１０の実施形態
図３８乃至図４０は、磁気メモリ装置の第１０の実施形態を示している。図３８は、磁気メモリ装置の斜視図であり、図３９は、図３８のＸＸＸＩＸ−ＸＸＸＩＸ線に沿う断面図であり、図４０は、図３８のＸＬ−ＸＬ線に沿う断面図である。
第１０の実施形態は、上述の第３の実施形態において、第１及び第２の部分１１ａ，１１ｂの第１及び第２の端を互いに結合した点に特徴を有する。
この場合、第８の実施形態と同様に、磁気メモリチップ１０を外部磁界から有効に遮蔽し、かつ、永久磁石１４からの磁界を効率よく磁気メモリチップ１０に印加できる。
その他の点については、上述の第３の実施形態と同じである。
従って、上述の第３の実施形態の要素と同じ要素には、同じ符号を付すことにより、その詳細な説明を省略する。また、第１０の実施形態においても、上述の第１の実施形態における第１乃至第４の変形例（図４乃至図１１）を適用できる。
第１１の実施形態
図４１乃至図４３は、磁気メモリ装置の第１１の実施形態を示している。図４１は、磁気メモリ装置の斜視図であり、図４２は、図４１のＸＬＩＩ−ＸＬＩＩ線に沿う断面図であり、図４３は、図４１のＸＬＩＩＩ−ＸＬＩＩＩ線に沿う断面図である。
第１１の実施形態は、上述の第４の実施形態において、第１及び第２の部分１１ａ，１１ｂの第１及び第２の端を互いに結合した点に特徴を有する。
この場合、第８の実施形態と同様に、磁気メモリチップ１０を外部磁界から有効に遮蔽し、かつ、永久磁石１４からの磁界を効率よく磁気メモリチップ１０に印加できる。
その他の点については、上述の第４の実施形態と同じである。
従って、上述の第４の実施形態の要素と同じ要素には、同じ符号を付すことにより、その詳細な説明を省略する。また、第１１の実施形態においても、上述の第１の実施形態における第１乃至第４の変形例（図４乃至図１１）を適用できる。
第１２の実施形態
図４４乃至図４６は、磁気メモリ装置の第１２の実施形態を示している。図４４は、磁気メモリ装置の斜視図であり、図４５は、図４４のＸＬＶ−ＸＬＶ線に沿う断面図であり、図４６は、図４４のＸＬＶＩ−ＸＬＶＩ線に沿う断面図である。
第１２の実施形態は、上述の第５の実施形態において、第１及び第２の部分１１ａ，１１ｂの第１及び第２の端を互いに結合した点に特徴を有する。
この場合、第８の実施形態と同様に、磁気メモリチップ１０を外部磁界から有効に遮蔽し、かつ、永久磁石１４からの磁界を効率よく磁気メモリチップ１０に印加できる。
その他の点については、上述の第５の実施形態と同じである。
従って、上述の第５の実施形態の要素と同じ要素には、同じ符号を付すことにより、その詳細な説明を省略する。また、第１２の実施形態においても、上述の第１の実施形態における第１乃至第４の変形例（図４乃至図１１）を適用できる。
第１３の実施形態
図４７乃至図４９は、磁気メモリ装置の第１３の実施形態を示している。図４７は、磁気メモリ装置の斜視図であり、図４８は、図４７のＸＬＶＩＩＩ−ＸＬＶＩＩＩ線に沿う断面図であり、図４９は、図４７のＸＬＩＸ−ＸＬＩＸ線に沿う断面図である。
第１３の実施形態は、上述の第６の実施形態において、第１及び第２の部分１１ａ，１１ｂの第１及び第２の端を互いに結合した点に特徴を有する。
この場合、第８の実施形態と同様に、磁気メモリチップ１０を外部磁界から有効に遮蔽し、かつ、永久磁石１４からの磁界を効率よく磁気メモリチップ１０に印加できる。
その他の点については、上述の第６の実施形態と同じである。
従って、上述の第６の実施形態の要素と同じ要素には、同じ符号を付すことにより、その詳細な説明を省略する。また、第１３の実施形態においても、上述の第１の実施形態における第１乃至第４の変形例（図４乃至図１１）を適用できる。
第１４の実施形態
図５０乃至図５２は、磁気メモリ装置の第１４の実施形態を示している。図５０は、磁気メモリ装置の斜視図であり、図５１は、図５０のＬＩ−ＬＩ線に沿う断面図であり、図５２は、図５０のＬＩＩ−ＬＩＩ線に沿う断面図である。
第１４の実施形態は、上述の第１乃至第１３の実施形態と比べると、ボンディングワイヤ１３を接続するエリアを確保するためのスペーサを省略した点が異なる。この場合、ボンディングワイヤ１３を接続するエリアを確保するために、第１の方向において、磁気メモリチップ１０の上部に配置される第２の部分１１ｂのサイズは、磁気メモリチップ１０のサイズよりも小さい。
第１の部分１１ａは、回路基板１２上に配置され、永久磁石１４は、第１の部分１１ａ上に配置され、磁気メモリチップ１０は、永久磁石１４上に配置され、第２の部分１１ｂは、磁気メモリチップ１０上に配置される。
第１の方向において、第１の部分１１ａは、磁気メモリチップ１０のサイズよりも大きなサイズを有する。これに対し、第１の方向において、第２の部分１１ｂは、磁気メモリチップ１０のサイズよりも小さなサイズを有する。
尚、本例では、第１及び第２の部分１１ａ，１１ｂは、平行平板の関係（第７の実施形態に対応）を有する。但し、これに代えて、第２の方向において、第１及び第２の部分１１ａ，１１ｂの第１及び第２の端は、第１乃至第６の実施形態、並びに、第８乃至第１３の実施形態のような構造を有していてもよい。
その他の点については、上述の第１乃至第１３の実施形態と同じである。
従って、上述の第１乃至第１３の実施形態の要素と同じ要素には、同じ符号を付すことにより、その詳細な説明を省略する。
（適用例）
上述の各実施形態において、磁気メモリチップが磁気ランダムアクセスメモリ(MRAM)であるときの適用例を説明する。
図５３は、MRAMを示している。
メモリセルアレイ３０は、複数のメモリセルを備える。ロウデコーダ３１ａ及びカラムデコーダ３１ｂは、アドレス信号Ａｄｄに基づいて、メモリセルアレイ３０内の複数のメモリセルのうちの１つをランダムアクセスする。
カラム選択回路３２は、カラムデコーダ３１ｂからの信号に基づいて、メモリセルアレイ３０とセンスアンプ３３とを互いに電気的に接続する役割を有する。
リード／ライト制御回路３４は、リード時に、メモリセルアレイ３０内の選択された１つのメモリセルにリード電流を供給する。センスアンプ３３は、リード電流を検出することにより、選択された１つのメモリセル内に記憶されたデータを判別する。
また、リード／ライト制御回路３４は、ライト時に、メモリセルアレイ３０内の選択された１つのメモリセルにライト電流を供給することにより、選択された１つのメモリセルにデータを書き込む。
制御回路３５は、ロウデコーダ３１ａ、カラムデコーダ３１ｂ、センスアンプ３３、及び、リード／ライト制御回路３４の動作を制御する。
図５４乃至図５６は、MRAMのメモリセルを示している。図５４は、MRAMのメモリセルの平面図、図５５は、図５４のＬＶ−ＬＶ線に沿う断面図、図５６は、図５４のＬＶＩ−ＬＶＩ線に沿う断面図である。
本例では、MRAMのメモリセルは、選択トランジスタ（例えば、ＦＥＴ）ＳＴと磁気抵抗効果素子ＭＴＪとを備える。
選択トランジスタＳＴは、半導体基板２１内のアクティブエリアＡＡ内に配置される。アクティブエリアＡＡは、半導体基板２１内の素子分離絶縁層２０により取り囲まれる。本例では、素子分離絶縁層２０は、ＳＴＩ(Shallow Trench Isolation)構造を有する。
選択トランジスタＳＴは、半導体基板２１内のソース／ドレイン拡散層２７ａ，２７ｂと、これらの間において半導体基板２１内に形成されるゲート絶縁層２８及びゲート電極（ワード線）２９と、を備える。本例の選択トランジスタＳＴは、ゲート電極２９が半導体基板２１内に埋め込まれる、いわゆる埋め込みゲート構造を有する。
層間絶縁層（例えば、酸化シリコン層）２２ａは、選択トランジスタＳＴを覆う。コンタクトプラグＢＥＣ，ＳＣは、層間絶縁層２２ａ内に配置される。コンタクトプラグＢＥＣは、ソース／ドレイン拡散層２７ａに接続され、コンタクトプラグＳＣは、ソース／ドレイン拡散層２７ｂに接続される。コンタクトプラグＢＥＣ，ＳＣは、例えば、W, Ta, Ru, Tiのうちの１つを含む。
磁気抵抗効果素子ＭＴＪは、コンタクトプラグＢＥＣ上に配置される。磁気抵抗効果素子ＭＴＪは、記憶層２３、非磁性絶縁層２４、参照層２５、及び、キャップ層２６を備える。
磁気抵抗効果素子ＭＴＪの抵抗は、磁気抵抗効果により、記憶層２３及び参照層２５の相対的な磁化方向に依存して変化する。例えば、磁気抵抗効果素子ＭＴＪの抵抗は、記憶層２３及び参照層２５の磁化方向が同じであるパラレル状態のときに低くなり、記憶層２３及び参照層２５の磁化方向が逆であるアンチパラレル状態のときに高くなる。
記憶層２３及び参照層２５は、例えば、CoFeB、MgFeOなど、を備える。
垂直磁化を持つ磁気抵抗効果素子ＭＴＪの場合、記憶層２３及び参照層２５は、垂直磁気異方性を持つTbCoFe、CoとPtが積層された人工格子、L1oに規則化されたFePtなど、を備えるのが望ましい。この場合、記憶層２３と非磁性絶縁層２４との間、又は、非磁性絶縁層２４と参照層２５との間に、それぞれ界面層としてのCoFeBを備えているのが望ましい。
非磁性絶縁層２４は、例えば、MgO、AlOなどを備える。非磁性絶縁層２４は、Al、Si、Be、Mg、Ca、Sr、Ba、Sc、Y、La、Zr、Hfなど、の酸化物であってもよい。非磁性絶縁層２４にMgOを用いた場合、抵抗値の制約上、その厚さは、1nm程度に設定される。
コンタクトプラグＴＥＣは、磁気抵抗効果素子ＭＴＪ上に配置される。層間絶縁層（例えば、酸化シリコン層）２２ｂは、磁気抵抗効果素子ＭＴＪを覆う。
ビット線ＢＬ１は、コンタクトプラグＴＥＣを介して、磁気抵抗効果素子ＭＴＪに接続される。ビット線ＢＬ２は、コンタクトプラグＳＣを介して、ソース／ドレイン拡散層２７ｂに接続される。ビット線ＢＬ２は、例えば、リード時に、接地電位が印加されるソース線ＳＬとしても機能する。
図５７は、不揮発キャッシュシステムの例を示している。
MRAMは、プロセッサシステムのキャッシュメモリとして使用することにより、プロセッサシステムの低消費電力化を図ることができる。
即ち、MRAMは、無限の書き換え回数、高速リード／ライト、大容量など、の特徴を有する。従って、キャッシュメモリとして一般的に使用されるSRAMやDRAMなどの揮発メモリを、不揮発メモリであるMRAMに置き換えて、低消費電力プロセッサシステムを実現することができる。
CPU４１は、SRAM４２、DRAM４３、フラッシュメモリ４４、ROM４５、及び、MRAM４６を制御する。
MRAM４６は、SRAM４２、DRAM４３、フラッシュメモリ４４、及び、ROM４５の代替として使用することが可能である。これに伴い、SRAM４２、DRAM４３、フラッシュメモリ４４、及び、ROM４５の少なくとも１つを省略してもよい。
MRAM４６は、不揮発キャッシュメモリ（例えば、Ｌ２キャッシュ）として使用することが可能である。
（むすび）
以上、実施形態によれば、磁気メモリチップを外部磁界から有効に遮蔽することができる。また、磁気シールド層としての磁性層内に設けられる磁石の種類やサイズを変えなくても、磁気抵抗効果素子の磁化反転特性のシフトを制御し、磁気メモリ装置の性能を向上させることができる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。実際に、ここに述べたこれら新規な実施形態は、その他の様々な形態で実施されることが可能であり、さらに、発明の要旨を逸脱しない範囲で、ここに述べた複数の実施形態において種々の省略、置き換え、変更を行うことができる。添付した特許請求の範囲及びその均等はこのような形態及び修正を含むことを意図している。

Claims (19)

  1. 磁気抵抗効果素子を有する磁気メモリチップ；
    互いにスペースを空けて分離されて配置されている第１及び第２の部分を有している磁性層、前記第１の部分は前記磁気メモリチップの第１の主面を覆うこと、前記第２の部分は前記磁気メモリチップの前記第１の主面に対向している第２の主面を覆うこと；
    前記磁性層が搭載された回路基板；及び
    前記第１及び第２の主面に平行な第１の方向において、前記磁気メモリチップと前記回路基板を接続しているボンディングワイヤを具備する磁気メモリ装置であって、
    前記第１の部分は前記第２の部分よりも前記回路基板に近く、
    前記第１の方向において、前記第１及び第２の部分の各々は前記磁気メモリチップのサイズよりも大きなサイズを有し、
    前記第１及び第２の主面に平行かつ前記第１の方向に直交する第２の方向において、前記第１及び第２の部分の一つは前記磁気メモリチップの複数の側面を覆い、
    前記第２の方向において前記第１及び第２の部分はそれぞれ第１及び第２の端を有し、前記第１及び第２の部分間のスペースは前記第１及び第２の端において最も狭い磁気メモリ装置。
  2. 請求項１の装置において、前記第２の部分は前記磁気メモリチップの前記複数の側面を覆う。
  3. 請求項２の装置において、前記磁気メモリチップと前記第２の部分との間のスペーサをさらに具備していること。
  4. 請求項２の装置において、前記磁気メモリチップの前記第１及び第２の主面の一つに隣接している永久磁石をさらに具備していること。
  5. 請求項４の装置において、前記磁気メモリチップと前記第２の部分との間のスペーサをさらに具備していること、前記永久磁石は前記第１の部分上に設けられており、及び、前記磁気メモリチップは前記永久磁石上に設けられている。
  6. 請求項４の装置において、前記磁気メモリチップと前記第２の部分との間のスペーサをさらに具備していること、前記磁気メモリチップは前記第１の部分上に設けられており、及び、前記永久磁石は前記スペーサと前記第２の部分との間に設けられている。
  7. 請求項４の装置において、前記磁気メモリチップは前記第１の部分上に設けられており、及び、前記永久磁石は前記磁気メモリチップと前記第２の部分との間に設けられている。
  8. 請求項１の装置において、前記第１の部分は前記磁気メモリチップの前記複数の側面を覆う。
  9. 請求項８の装置において、前記磁気メモリチップと前記第２の部分との間のスペーサをさらに具備していること。
  10. 請求項８の装置において、前記磁気メモリチップの前記第１及び第２の主面の一つに隣接している永久磁石をさらに具備していること。
  11. 請求項１０の装置において、前記磁気メモリチップと前記第２の部分との間のスペーサをさらに具備していること、前記永久磁石は前記第１の部分上に設けられており、及び、前記磁気メモリチップは前記永久磁石上に設けられている。
  12. 請求項１０の装置において、前記磁気メモリチップと前記第２の部分との間のスペーサをさらに具備していること、前記磁気メモリチップは前記第１の部分上に設けられており、及び、前記永久磁石は前記スペーサと前記第２の部分との間に設けられている。
  13. 請求項１０の装置において、前記磁気メモリチップは前記第１の部分上に設けられており、及び、前記永久磁石は前記磁気メモリチップと前記第２の部分との間に設けられている。
  14. 磁気抵抗効果素子を有する磁気メモリチップ；
    互いにスペースを空けて配置されている第１及び第２の部分を有している磁性層、前記第１の部分は前記磁気メモリチップの第１の主面を覆うこと、前記第２の部分は前記磁気メモリチップの前記第１の主面に対向している第２の主面を覆うこと；
    前記磁性層が搭載された回路基板；及び
    前記第１及び第２の主面に平行な第１の方向において、前記磁気メモリチップと前記回路基板を接続しているボンディングワイヤを具備する磁気メモリ装置であって、
    前記第１の部分は前記第２の部分よりも前記回路基板に近く、
    前記第１の方向において、前記第１及び第２の部分の各々は前記磁気メモリチップのサイズよりも大きなサイズを有し、及び
    前記第１及び第２の主面に平行かつ前記第１の方向に直交する第２の方向において、前記第１及び第２の部分の一つは前記磁気メモリチップの複数の側面を覆い、
    前記第１の方向において、前記第１及び第２の部分は前記磁気メモリチップの前記複数の側面を覆わない磁気メモリ装置。
  15. 請求項１の装置において、前記回路基板上の樹脂をさらに具備していること、前記樹脂は前記磁性層を覆っていること。
  16. 請求項１の装置において、前記回路基板は前記ボンディングワイヤを介して前記磁気メモリチップに接続された外部端子を含む。
  17. 請求項１の装置において、前記磁気抵抗効果素子は前記第１及び第２の主面に垂直な方向に磁化を有する。
  18. 磁気抵抗効果素子を有する磁気メモリチップ；
    互いにスペースを空けて分離されて配置されている第１及び第２の部分を有している磁性層、前記第１の部分は前記磁気メモリチップの第１の主面を覆うこと、前記第２の部分は前記磁気メモリチップの前記第１の主面に対向している第２の主面を覆うこと；
    前記磁性層が搭載された回路基板；及び
    前記第１及び第２の主面に平行な第１の方向において、前記磁気メモリチップと前記回路基板を接続しているボンディングワイヤを具備する磁気メモリ装置であって、
    前記第１の部分は前記第２の部分よりも前記回路基板に近く、
    前記第１の方向において、前記第１の部分は前記磁気メモリチップのサイズよりも大きなサイズを有し、及び
    前記第１の方向において、前記第２の部分は前記磁気メモリチップのサイズよりも小さなサイズを有し、
    前記第２の方向において前記第１及び第２の部分はそれぞれ第１及び第２の端を有し、及び、前記第２の方向において前記第１及び第２の部分は対向する磁気メモリ装置。
  19. 磁気抵抗効果素子を有する磁気メモリチップ；
    互いにスペースを空けて配置されている第１及び第２の部分を有している磁性層、前記第１の部分は前記磁気メモリチップの第１の主面を覆うこと、前記第２の部分は前記磁気メモリチップの前記第１の主面に対向している第２の主面を覆うこと；
    前記磁性層が搭載された回路基板；
    前記第１及び第２の主面に平行な第１の方向において、前記磁気メモリチップと前記回路基板を接続しているボンディングワイヤ；及び
    前記磁気メモリチップの前記第１及び第２の主面の一つに隣接し、前記第１の主面と前記第１の部分との間に、又は、前記第２の主面と前記第２の部分との間に配置された永久磁石を具備する磁気メモリ装置であって、
    前記第１の方向において前記第１及び第２の部分の各々は前記磁気メモリチップのサイズよりも大きなサイズを有する。
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