JP2009038403A - 強誘電体メモリおよび強誘電体メモリの製造方法 - Google Patents

Abstract

【課題】合わせマークのサイズが大きい場合でもその異常酸化を防止できるようにした半導体装置の製造方法及び合わせマークの形成方法、半導体装置を提供する。
【解決手段】半導体基板から層間絶縁膜の上面に至るプラグ電極を第１プラグ電極５と第２プラグ電極１３とに分け、第１プラグ電極５と第２プラグ電極１３とをＬＩ層７ａで繋ぐと共に、ＬＩ層７ｂを合わせマーク１５の下に敷いてエッチングストッパ層として使用する。このような構成であれば、開口部Ｈを浅く形成することができるので、開口部Ｈ内をＷ膜１１で埋め込むことが容易であり、合わせマーク１５の表面の段差を小さくすることができる。
【選択図】図２

Description

本発明は、半導体装置の製造方法及び合わせマークの形成方法、半導体装置に関し、特に、合わせマークのサイズが大きい場合でもその異常酸化を防止できるようにした技術に関する。

半導体装置の製造工程では、ウエーハとフォトマスクとの位置合わせは必須の工程であり、その際に生じる誤差を最小限に抑えることが要求されている。このため、ウエーハ上に設けられたパターンに、次に形成すべきパターンを正しく重ね合わせるため、合わせマークが使用されている（例えば、特許文献１〜３参照。）。合わせマークの形状や大きさには様々なものがあるが、多くのものは平面視での形状が矩形であり、その一辺の長さは下記Ａ〜Ｄマークで例示するように、数μｍから数十μｍ程度である。

Ａマーク：縦３μｍ×横４μｍ
Ｂマーク：縦４μｍ×横４μｍ
Ｃマーク：縦６μｍ×横７２μｍ
Ｄマーク：縦１５〜２５μｍ×横１５〜２５μｍ

特開２００２−３７３９７４号公報 特開２００５−１４２２５２号公報 特開２００４−３９７３１号公報

ところで、半導体基板上にプラグ電極を形成する場合には、層間絶縁膜にビアホール（「コンタクトホール」とも呼ばれる。）を形成すると共に、ビアホールから離れた位置に合わせマーク用の開口部を形成する。そして、層間絶縁膜上にタングステン（Ｗ）膜を形成してビアホールを埋め込む。Ｗ膜の形成はＣＶＤ（ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ）法で行う。その後、半導体基板の上方全面にＣＭＰ（ｃｈｅｍｉｃａｌ ｍｅｃｈａｎｉｃａｌ ｐｏｌｉｓｈｉｎｇ）を施して層間絶縁膜上からＷ膜を取り除き、プラグ電極と合わせマークとを完成させる。

ここで、合わせマークは単位パターンが数μｍ角以上と、実際の回路で使用されるパターン（＜１μｍ）と比べて大きいため、合わせマークを構成するＷ膜表面には段差が生じる。つまり、ＣＶＤ法では、直径が小さい穴ほど早く埋め込まれる傾向があるため、Ｗ膜によって開口部が完全に埋め込まれる前にビアホールの埋め込みが完了する。開口部を実際に合わせマークとして使用する場合は、ある程度段差がないとマークとして認識できなくなるので、開口部の埋め込みが不完全でも通常は特に問題とならない。

しかしながら、強誘電体メモリ（ＦｅＲＡＭ：ｆｅｒｒｏｅｌｅｃｔｒｉｃ ＲＡＭ）の製造工程では、プラグ電極と合わせマークとを形成した後でその上に酸化バリア膜を敷いて高温熱処理を施す。このとき、合わせマークの段差が深く（大きく）なり過ぎていると、図３に示すように、開口部Ｈ’内で酸化バリア膜９１のカバレッジが低下してしまう（即ち、図３の破線で囲んだ部分のように、酸化バリア膜９１に局所的に薄い部分ができてしまう。）。その結果、酸化バリア膜９１に求められるバリア性が損なわれ、開口部Ｈ’内のＷ膜９３が異常に酸化してしまうという問題があった。

Ｗ膜９３が異常酸化するとその体積が膨張してしまう（即ち、合わせマークが膨張してしまう）ので、高温熱処理後の工程では、ウエーハとフォトマスクとの位置合わせ精度が低下してしまうおそれがあった。また、膨張した酸化物がウエーハ面に散乱してパーティクルとなるおそれもあった。
そこで、この発明はこのような事情に鑑みてなされたものであって、合わせマークのサイズが大きい場合でもその異常酸化を防止できるようにした半導体装置の製造方法及び合わせマークの形成方法、半導体装置の提供を目的とする。

〔発明１、２〕 上記目的を達成するために、発明１の半導体装置の製造方法は、基板上に第１絶縁膜を形成する工程と、プラグ形成領域の前記第１絶縁膜をエッチングして第１ビアホールを形成する工程と、前記第１ビアホール内に第１プラグ電極を形成する工程と、前記第１プラグ電極が形成された前記第１絶縁膜上に導電膜を形成する工程と、前記導電膜を選択的にエッチングして、前記第１プラグ電極上に局所配線を形成すると共に、所定領域の前記第１絶縁膜上にパッド層を形成する工程と、前記第１絶縁膜上に第２絶縁膜を形成して前記局所配線と前記パッド層とを覆う工程と、前記第２絶縁膜を選択的にエッチングして、当該第２絶縁膜に前記局所配線を底面とする第２ビアホールを形成すると共に、当該第２絶縁膜に前記パッド層を底面とする開口部を形成する工程と、前記第２絶縁膜上に金属膜を形成して前記第２ビアホールと前記開口部とを埋め込む工程と、前記金属膜にＣＭＰ処理を施して前記第２絶縁膜上から当該金属膜を取り除くことによって、前記第２ビアホール内に第２プラグ電極を形成すると共に、前記パッド層上に合わせマークを完成させる工程と、を含むことを特徴とするものである。

発明２の半導体装置の製造方法は、発明１の半導体装置の製造方法において、前記合わせマークを完成させた後で、前記第２絶縁膜上に酸化バリア膜を形成する工程と、前記酸化バリア膜を形成した後で前記基板全体に高温熱処理を施す工程と、を含むことを特徴とするものである。

ここで、「高温熱処理」とは、例えば、ＳＢＴ（ＳｒＢｉ₂Ｔａ₂Ｏ₉）、ＰＺＴ（ＰｂＺｒ_xＴｉ_1-x）等の強誘電体膜を形成するときに行う酸素雰囲気中での熱処理のことである。強誘電体膜を有する半導体装置（例えば、ＦｅＲＡＭ）の製造工程では、強誘電体膜の材料を結晶化させたり、スパッタリングやエッチングによって強誘電体膜が受けたプロセスダメージを回復させたりするために、酸素雰囲気中で高温の熱処理を行う必要がある。この熱処理の温度は、例えば６００℃から８００℃程度である。

発明１、２の半導体装置の製造方法によれば、選択的エッチングによって第２絶縁膜に第２ビアホールと開口部とを形成する際に、局所配線とパッド層とをエッチングストッパに使用することができるので、第１絶縁膜までエッチングが進行してしまうことを防ぐことができ、開口部を浅く形成することができる。
従って、開口部内を金属膜で埋め込むことが容易であり、ＣＭＰ処理後の開口部内での金属膜（即ち、合わせマーク）表面の段差を小さくすることができる。これにより、合わせマークの表面に酸化バリア膜をカバレッジ性高く形成することができるので、酸化バリア膜形成後の高温熱処理工程で合わせマークの異常酸化を防止することができる。

〔発明３〕 発明３の合わせマークの形成方法は、基板上に第１絶縁膜を形成する工程と、所定領域の前記第１絶縁膜上にパッド層を形成する工程と、前記第１絶縁膜上に第２絶縁膜を形成して前記パッド層を覆う工程と、前記第２絶縁膜を選択的にエッチングして当該第２絶縁膜に前記パッド層を底面とする開口部を形成する工程と、前記第２絶縁膜上に金属膜を形成して前記開口部を埋め込む工程と、前記金属膜にＣＭＰ処理を施して前記第２絶縁膜上から当該金属膜を取り除くことによって、前記パッド層上に合わせマークを完成させる工程と、を含むことを特徴とするものである。

このような構成であれば、開口部を形成する際にパッド層をエッチングストッパに使用することができるので、開口部を浅く形成することができる。従って、開口部内を金属膜で埋め込むことが容易であり、ＣＭＰ処理後の開口部内での金属膜（即ち、合わせマーク）表面の段差を小さくすることができる。これにより、合わせマークの表面に酸化バリア膜をカバレッジ性高く形成することができるので、酸化バリア膜形成後の高温熱処理工程で合わせマークの異常酸化を防止することができる。

〔発明４〕 発明４の半導体装置は、基板と、前記基板上に形成された第１絶縁膜と、前記第１絶縁膜上に形成された第２絶縁膜と、前記第２絶縁膜に形成された開口部に金属膜が埋め込まれてなる合わせマークと、を有する半導体装置であって、前記第２絶縁膜に開口部を形成する際にエッチングストッパとして機能するパッド層が、前記合わせマークと前記第１絶縁膜との間に設けられていることを特徴とするものである。

このような構成であれば、開口部を形成する際に第１絶縁膜までエッチングが進行してしまうことを防ぐことができるので、開口部を浅く形成することができる。従って、開口部内への金属膜の埋め込みが容易であり、開口部内での金属膜（即ち、合わせマーク）表面の段差を小さくすることができる。
この発明は、ＦｅＲＡＭ等に適用して極めて好適である。

以下、本発明の実施の形態を図面を参照しながら説明する。
図１（Ａ）〜図２（Ｃ）は、本発明の実施の形態に係る半導体装置の製造方法を示す工程図である。この実施の形態では、半導体基板から層間絶縁膜の上面に至るプラグ電極を第１プラグ電極と第２プラグ電極とに分け、第１プラグ電極と第２プラグ電極とをローカルインターコネクト（以下、「ＬＩ層という。」）で繋ぐと共に、合わせマークの下にもＬＩ層を敷くことについて説明する。

図１（Ａ）に示すように、まず始めに、半導体基板（ウエーハ）１上に第１層間絶縁膜を形成する。半導体基板１は例えばシリコン（Ｓｉ）基板であり、例えば図示しないＭＯＳトランジスタ等が形成されている。また、第１層間絶縁膜３は例えばシリコン酸化膜であり、その厚さは例えば１０００ｎｍ程度である。
次に、フォトリソグラフィ技術及びエッチング技術を用いて第１層間絶縁膜３を選択的にエッチングし、半導体基板１に形成された不純物拡散層２上に第１ビアホールｈ１を形成する。不純物拡散層２は、例えば図示しないＭＯＳトランジスタのソース又はドレインである。

次に、第１ビアホールｈ１が形成された第１層間絶縁膜３上にタングステン（Ｗ）膜を形成して、第１ビアホールｈ１を埋め込む。Ｗ膜の形成は例えばＣＶＤ法で行う。そして、このＷ膜上にＣＭＰ処理を施して第１層間絶縁膜３上からＷ膜を取り除く。これにより、図１（Ａ）に示すように、第１ビアホールｈ１内に第１プラグ電極５を形成する。
次に、図１（Ａ）に示すように、第１プラグ電極５が形成された第１層間絶縁膜３上に導電膜７を形成する。ここで、導電膜７は例えば、下層が窒化チタン（ＴｉＮ）で上層がチタン（Ｔｉ）で構成される膜（即ち、Ｔｉ／ＴｉＮからなる積層構造の膜）である。Ｔｉ膜の膜厚は例えば２０ｎｍであり、ＴｉＮの膜厚は例えば１８０ｎｍである。このような導電膜７の形成は、例えばスパッタリング法によって行う。

次に、フォトリソグラフィ技術及びエッチング技術を用いて導電膜７を選択的にエッチングし、図１（Ｂ）に示すように、第１プラグ電極５上に例えばＴｉ／ＴｉＮからなるＬＩ層７ａを形成すると共に、合わせマーク形成領域の第１層間絶縁膜３上に例えばＴｉ／ＴｉＮからなるＬＩ層７ｂを形成する。Ｌｉ層７ａとＬｉ層７ｂは図示しない部分で繋がっていても良いし、繋がっていなくても（即ち、電気的に接続していなくても）良い。
次に、図１（Ｃ）に示すように、第１層間絶縁膜３上に第２層間絶縁膜９を形成して、Ｌｉ層７ａとＬｉ層７ｂとを覆う。第２層間絶縁膜９は例えばシリコン酸化膜であり、その厚さは例えば８００ｎｍ程度である。

次に、図１（Ｄ）に示すように、フォトリソグラフィ技術及びエッチング技術を用いて第２層間絶縁膜９を選択的にエッチングし、第２層間絶縁膜９にＬＩ層７ａを底面とする第２ビアホールｈ２を形成すると共に、第２層間絶縁膜９にＬＩ層７ｂを底面とする開口部Ｈを形成する。図示しないが、第１、第２ビアホールｈ１、ｈ２の平面視での形状は例えば円形であり、その直径は例えば０．１〜１μｍ程度である。また、開口部Ｈの平面視での形状は例えば矩形で、その一辺の長さは例えば２〜３０μｍ程度である。

次に、図２（Ａ）に示すように、第２ビアホールｈ２と開口部Ｈとが形成された第２層間絶縁膜９上にＷ膜１１を形成して、第２ビアホールｈ２と開口部Ｈとを埋め込む。Ｗ膜１１の形成は例えばＣＶＤ法で行う。そして、このＷ膜１１上にＣＭＰ処理を施して第２層間絶縁膜９上からＷ膜１１を取り除く。これにより、図２（Ｂ）に示すように、第２ビアホールｈ２内に第２プラグ電極１３を形成すると共に、ＬＩ層７ｂ上に合わせマーク１５を完成させる。なお、ＣＭＰ処理ではディッシングによって、合わせマーク１５の表面が多少凹んだ形状に形成される。

次に、図２（Ｃ）に示すように、第２層間絶縁膜９上に酸化バリア膜１７を形成する。開口部Ｈ内のＷ膜（即ち、合わせマーク１５）の表面は、従来例と比べて段差少なく形成されているので、酸化バリア膜１７をカバレッジ性高く形成することができる。酸化バリア膜１７は、例えば、ＴｉＡｌＮ（下層）／Ｉｒ（中層）／ＩｒＯｘ（上層）からなる積層構造の膜である。ＴｉＡｌＮの厚さは例えば１００ｎｍ、Ｉｒの厚さは例えば５０ｎｍ、ＩｒＯｘの厚さは例えば１００ｎｍである。

その後、第２層間絶縁膜９上に、ＳＢＴ、ＰＺＴ等の強誘電体膜（図示せず）を形成する。そして、強誘電体膜が形成された半導体基板１全体を酸素雰囲気中で高温熱処理する。熱処理の温度は例えば６００℃から８００℃程度である。このとき、Ｗ膜からなる合わせマーク１５はその上面が酸化バリア膜１７によってカバレッジ性高く覆われているので、その異常酸化を防止することができる。
このように、本発明の実施の形態によれば、選択的エッチングによって第２層間絶縁膜９に第２ビアホールｈ２と開口部Ｈとを形成する際に、ＬＩ層７ａ、７ｂをエッチングストッパに使用することができるので、第１層間絶縁膜３までエッチングが進行してしまうことを防ぐことができ、開口部Ｈを浅く形成することができる。

従って、開口部Ｈ内をＷ膜で埋め込むことが容易であり、合わせマーク１５の表面の段差を小さくすることができる。これにより、合わせマーク１５の表面に酸化バリア膜１７をカバレッジ性高く形成することができるので、酸化バリア膜１７形成後の高温熱処理工程で合わせマーク１５の異常酸化を防止することができる。それゆえ、高温熱処理工程以降の工程への悪影響（例えば、合わせマークの膨張による位置合わせ精度の低下や、合わせマークからのパーティクル発生）を防止することができる。

この実施の形態では、半導体基板１が本発明の「基板」に対応し、第１層間絶縁膜３が本発明の「第１絶縁膜」に対応し、第２層間絶縁膜９が本発明の「第２絶縁膜」に対応している。また、ＬＩ層７ａが本発明の「局所配線」に対応し、ＬＩ層７ｂが本発明の「パッド層」に対応している。さらに、Ｗ膜１１が本発明の「金属膜」に対応している。
なお、この実施の形態では、第１層間絶縁膜３を例えば１０００ｎｍの厚さに形成し、第２層間絶縁膜９を例えば８００ｎｍの厚さに形成することについて説明したが、これらの数値はあくまで一例である。合わせマーク１５の表面の段差を小さくするためには、合わせマーク１５のサイズが大きい場合ほど、第１層間絶縁膜３を厚く形成し、第２層間絶縁膜９を薄く形成することが好ましい。

また、この実施の形態では、ＴｉＡｌＮ／Ｉｒ／ＩｒＯｘからなる積層構造の膜を酸化バリア膜１７として使用する場合について説明したが、その材質は上記に限られることはない。酸化バリア膜１７として例えば、ＴｉＮや、ＴｉＡｌＮ、Ａｌ₂Ｏ₃、ＴｉとＴｉＮの積層体等を使用することも可能である。
なお、この実施の形態で説明した合わせマーク１５は、露光機用アライメントマークのほか、ＢＯＸ ｍａｒｋ／ Ｖｅｒｎｉｅｒ ｍａｒｋ（合わせ検査マーク）、Ｌ ｍａｒｋ（マスクメーカが使用する挿入精度測定マーク）、レイヤーに挿入された文字、記号等として使用することも可能である。

実施の形態に係る半導体装置の製造方法を示す工程図（その１）。 実施の形態に係る半導体装置の製造方法を示す工程図（その２）。 従来例の問題点を示す図。

符号の説明

１…半導体基板、３…第１層間絶縁膜、５…第１プラグ電極、７…導電膜、７ａ，７ｂ…ＬＩ層、９…第２層間絶縁膜、１１…Ｗ膜、１３…第２プラグ電極、１５…合わせマーク、１７…酸化バリア膜。

Claims (4)

1. 基板上に第１絶縁膜を形成する工程と、
   プラグ形成領域の前記第１絶縁膜をエッチングして第１ビアホールを形成する工程と、
   前記第１ビアホール内に第１プラグ電極を形成する工程と、
   前記第１プラグ電極が形成された前記第１絶縁膜上に導電膜を形成する工程と、
   前記導電膜を選択的にエッチングして、前記第１プラグ電極上に局所配線を形成すると共に、所定領域の前記第１絶縁膜上にパッド層を形成する工程と、
   前記第１絶縁膜上に第２絶縁膜を形成して前記局所配線と前記パッド層とを覆う工程と、
   前記第２絶縁膜を選択的にエッチングして、当該第２絶縁膜に前記局所配線を底面とする第２ビアホールを形成すると共に、当該第２絶縁膜に前記パッド層を底面とする開口部を形成する工程と、
   前記第２絶縁膜上に金属膜を形成して前記第２ビアホールと前記開口部とを埋め込む工程と、
   前記金属膜にＣＭＰ処理を施して前記第２絶縁膜上から当該金属膜を取り除くことによって、前記第２ビアホール内に第２プラグ電極を形成すると共に、前記パッド層上に合わせマークを完成させる工程と、を含むことを特徴とする半導体装置の製造方法。
2. 前記合わせマークを完成させた後で、
   前記第２絶縁膜上に酸化バリア膜を形成する工程と、
   前記酸化バリア膜を形成した後で前記基板全体に高温熱処理を施す工程と、を含むことを特徴とする請求項１に記載の半導体装置の製造方法。
3. 基板上に第１絶縁膜を形成する工程と、
   所定領域の前記第１絶縁膜上にパッド層を形成する工程と、
   前記第１絶縁膜上に第２絶縁膜を形成して前記パッド層を覆う工程と、
   前記第２絶縁膜を選択的にエッチングして当該第２絶縁膜に前記パッド層を底面とする開口部を形成する工程と、
   前記第２絶縁膜上に金属膜を形成して前記開口部を埋め込む工程と、
   前記金属膜にＣＭＰ処理を施して前記第２絶縁膜上から当該金属膜を取り除くことによって、前記パッド層上に合わせマークを完成させる工程と、を含むことを特徴とする合わせマークの形成方法。
4. 基板と、前記基板上に形成された第１絶縁膜と、前記第１絶縁膜上に形成された第２絶縁膜と、前記第２絶縁膜に形成された開口部に金属膜が埋め込まれてなる合わせマークと、を有する半導体装置であって、
   前記第２絶縁膜に開口部を形成する際にエッチングストッパとして機能するパッド層が、前記合わせマークと前記第１絶縁膜との間に設けられていることを特徴とする半導体装置。

Images