JP2009277964A - 半導体装置及びその製造方法 - Google Patents
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Abstract
【課題】SOIウェハ上に半導体回路を形成する工程でパーティクル及びスクラッチなどの問題が生じず、且つ後工程においてウェハIDによってSOIウェハの認識、管理ができる半導体装置及びその製造方法を提供する。
【解決手段】 本発明に係る半導体装置の製造方法は、SOIウェハのSOI層3上にシリコン酸化膜からなる層間絶縁膜10,14,18を形成する工程と、前記層間絶縁膜にレーザー光線を照射することにより、前記層間絶縁膜にウェハIDを印字する工程と、を具備することを特徴とする。
【選択図】 図1
【解決手段】 本発明に係る半導体装置の製造方法は、SOIウェハのSOI層3上にシリコン酸化膜からなる層間絶縁膜10,14,18を形成する工程と、前記層間絶縁膜にレーザー光線を照射することにより、前記層間絶縁膜にウェハIDを印字する工程と、を具備することを特徴とする。
【選択図】 図1
Description
本発明は、半導体装置の製造方法に係わり、特に、SOIウェハにウェハIDを印字する工程を有する半導体装置の製造方法に関する。
半導体集積回路装置の製造工程においては、半導体ウェハに対し工程管理及び品質管理などのために従来から英数字列から構成されるウェハIDのマーキングが施されている。このマーキングは、半導体デバイスの製造工程中に行われる不純物拡散や熱酸化のような高温処理に耐えてウェハを汚染する恐れがなく、さらに絶縁膜や金属膜などの被膜で覆われても読み取りやすいようにするため、ウェハ表面への掘り込み加工することにより行われる。
半導体基板には単層構造のSiウェハと積層構造を持ったSOI(Silicon On Insulator)ウェハがある。SOIウェハにウェハIDをマーキングする方法としてはレーザー光線の照射がある(例えば特許文献1参照)。
図5(a)及び(b)は従来の半導体装置の製造方法を説明する為の断面図である。図6は半導体装置のチップが配列されて形成された半導体ウェハ100を示す図であり、半導体素子を含む半導体回路形成領域101及びウェハIDの印字領域102を表している。また、半導体装置を形成する半導体ウェハにはSOI型半導体基板を用いている。図5(a)は図6に示す半導体回路形成領域101の一部を示す断面図であり、図5(b)は図6に示す印字領域102の一部を示す断面図である。
図6に示すように、印字領域102内へのウェハIDの印字形成は、トランジスタ等の半導体回路形成前に行われ、図5(b)に示すように、SOI基板表面のSOI層43に直接レーザー光線を照射し、凹部60を形成することにより印字されている。その後、図5(a)に示すような、半導体回路形成プロセスが開始される(図5(b)においては、印字形成後のプロセスは省略する。)。
また、半導体回路形成領域101内に形成されたトランジスタは、図5(a)に示すように、支持基板41、BOX層42及びSOI層43の順に積層されたSOI基板上に形成される。まず、SOI層43の表面上にLOCOS酸化膜44を形成し、その後、SOI層43の表面上にゲート絶縁膜49を形成する。次いで、ゲート絶縁膜49上にゲート電極48を形成する。その後、SOI層43に不純物イオンを注入することにより、SOI層43にLDD(Lightly Doped Drain)領域45が形成される。次いで、ゲート電極48の側壁にサイドウォール47を形成した後、SOI層43に不純物イオンを注入することにより、SOI層43にはソース・ドレイン領域46が形成される。
その後、ゲート電極48及びサイドウォール47を含む基板の全面上に第1の層間絶縁膜50を形成する。第1の層間絶縁膜50にはソース・ドレイン領域46及びゲート電極48に電気的に接続された第1のプラグ51が埋め込まれる。第1の層間絶縁膜50及び第1のプラグ51をCMP法にて平坦化した後、第1の層間絶縁膜50及び第1のプラグ51上に第1の配線52が形成される。その後、第1の層間絶縁膜50上及び第1の配線52上に第2の層間絶縁膜54が形成される。第2の層間絶縁膜54には第1の層間絶縁膜50と同様に第2のプラグ53及び第2の配線55が形成され、第1の配線52と電気的に接続されている。また第2の層間絶縁膜54上及び第2の配線55上には第3の層間絶縁膜58が形成される。第3の層間絶縁膜58も第2の層間絶縁膜54と同様に第3のプラグ56及び第3の配線57が形成され、第2の配線55と電気的に接続されている。
その後、半導体ウェハは検査工程、バンプ形成工程及びウェハ裏面研削工程などの後工程へと製造工程が進められていく。
SOI基板において、印字が施されるSOI層と支持基板はBOX層によって分離されている。この支持基板、BOX層及びSOI層からなる、膜種の異なる積層構造の影響により、レーザー光線の照射エネルギーがSOI層から下方へ拡散しにくく、レーザー光線の照射箇所に留まる。その為、通常のシリコン基板において、過剰な照射エネルギーによって印字されたのと同じ状態となり、周囲へのパーティクル飛散量が多く、また、凹部(ドット)の形状も悪くなる。
つまり、図5(b)に示すように、SOI基板表面のSOI層43に直接レーザー光線を照射し、印字形成する方法では、印字時に凹部60を形成することによりSOI基板表面のSOI層43及びBOX層42が削られ、さらに支持基板41まで削られる場合もある。この際に、削られた異物によるパーティクル飛散量が非常に多い。このため、素子形成不良の原因となることがある。
また、図5(b)に示すように、レーザー光線の照射によって印字部分では基板表面への盛り上がったSi61ができる。盛り上がったSi61は、製造プロセス中、平坦化を行うCMP処理によって欠落し、その欠落したSi61がパーティクル及びスクラッチ発生の原因となる。
本発明は上記のような事情を考慮してなされたものであり、その目的は、SOIウェハ上に半導体回路を形成する工程でパーティクル及びスクラッチなどの問題が生じず、且つ後工程においてウェハIDによってSOIウェハの認識、管理ができる半導体装置及びその製造方法を提供することを目的とする。
上記課題を解決するため、本発明に係る半導体装置の製造方法は、SOIウェハのSOI層上にシリコン酸化膜からなる層間絶縁膜を形成する工程と、
前記層間絶縁膜にレーザー光線を照射することにより、前記層間絶縁膜にウェハIDを印字する工程と、
を具備することを特徴とする。
前記層間絶縁膜にレーザー光線を照射することにより、前記層間絶縁膜にウェハIDを印字する工程と、
を具備することを特徴とする。
上記半導体装置の製造方法によれば、SOIウェハ上に半導体回路を形成する工程でパーティクル及びスクラッチなどの問題が生じず、且つ後工程においてウェハIDによってSOIウェハの認識、管理をすることができる。
また、本発明に係る半導体装置の製造方法において、前記印字する工程の後に、前記層間絶縁膜上にパッシベーション膜を形成する工程と、前記パッシベーション膜にパッド開口部を形成する工程とを具備することも可能である。
また、本発明に係る半導体装置の製造方法において、前記層間絶縁膜を形成する工程は、複数の層間絶縁膜を形成する工程であっても良い。
本発明に係る半導体装置の製造方法は、SOIウェハのSOI層上にシリコン酸化膜からなる層間絶縁膜を形成する工程と、
前記層間絶縁膜上にパッシベーション膜を形成する工程と、
前記パッシベーション膜にレーザー光線を照射することにより、前記パッシベーション膜にウェハIDを印字する工程と、
を具備することを特徴とする。
前記層間絶縁膜上にパッシベーション膜を形成する工程と、
前記パッシベーション膜にレーザー光線を照射することにより、前記パッシベーション膜にウェハIDを印字する工程と、
を具備することを特徴とする。
本発明に係る半導体装置の製造方法は、SOIウェハのSOI層上にシリコン酸化膜からなる層間絶縁膜を形成する工程と、
前記層間絶縁膜上にパッシベーション膜を形成する工程と、
前記パッシベーション膜上にレジストパターンを形成する工程と、
前記レジストパターンをマスクとして前記パッシベーション膜をエッチング加工することにより、前記パッシベーション膜にパッド開口部を形成する工程と、
前記レジストパターン及び前記パッシベーション膜にレーザー光線を照射することにより、前記パッシベーション膜にウェハIDを印字する工程と、
前記レジストパターンを剥離する工程と、
前記SOIウェハを洗浄する工程と、
を具備することを特徴とする。
前記層間絶縁膜上にパッシベーション膜を形成する工程と、
前記パッシベーション膜上にレジストパターンを形成する工程と、
前記レジストパターンをマスクとして前記パッシベーション膜をエッチング加工することにより、前記パッシベーション膜にパッド開口部を形成する工程と、
前記レジストパターン及び前記パッシベーション膜にレーザー光線を照射することにより、前記パッシベーション膜にウェハIDを印字する工程と、
前記レジストパターンを剥離する工程と、
前記SOIウェハを洗浄する工程と、
を具備することを特徴とする。
上記半導体装置の製造方法では、パッシベーション膜にパッド開口部を形成する加工後にウェハIDを印字する工程を行い、その後にレジストパターンを剥離することにより印字工程で発生した異物を除去することができる。
本発明に係る半導体装置の製造方法は、SOIウェハのSOI層上にシリコン酸化膜からなる層間絶縁膜を形成する工程と、
前記層間絶縁膜上にパッシベーション膜を形成する工程と、
前記パッシベーション膜上にレジストパターンを形成する工程と、
前記レジストパターンをマスクとして前記パッシベーション膜をエッチング加工することにより、前記パッシベーション膜にパッド開口部を形成する工程と、
前記レジストパターンを剥離する工程と、
前記パッシベーション膜にレーザー光線を照射することにより、前記パッシベーション膜にウェハIDを印字する工程と、
前記SOIウェハを洗浄する工程と、
を具備することを特徴とする。
前記層間絶縁膜上にパッシベーション膜を形成する工程と、
前記パッシベーション膜上にレジストパターンを形成する工程と、
前記レジストパターンをマスクとして前記パッシベーション膜をエッチング加工することにより、前記パッシベーション膜にパッド開口部を形成する工程と、
前記レジストパターンを剥離する工程と、
前記パッシベーション膜にレーザー光線を照射することにより、前記パッシベーション膜にウェハIDを印字する工程と、
前記SOIウェハを洗浄する工程と、
を具備することを特徴とする。
上記半導体装置の製造方法では、レジストパターンを剥離する工程の後にウェハIDを印字する工程を行い、その後にSOIウェハを洗浄することにより印字工程で発生した異物を除去することができる。
本発明に係る半導体装置は、SOIウェハのSOI層上に形成され、シリコン酸化膜からなる層間絶縁膜と、
前記層間絶縁膜に印字されたウェハIDと、
を具備することを特徴とする。
前記層間絶縁膜に印字されたウェハIDと、
を具備することを特徴とする。
本発明に係る半導体装置は、SOIウェハのSOI層上に形成され、シリコン酸化膜からなる層間絶縁膜と、
前記層間絶縁膜上に形成されたパッシベーション膜と、
前記パッシベーション膜に形成されたパッド開口部と、
前記パッシベーション膜に印字されたウェハIDと、
を具備することを特徴とする。
前記層間絶縁膜上に形成されたパッシベーション膜と、
前記パッシベーション膜に形成されたパッド開口部と、
前記パッシベーション膜に印字されたウェハIDと、
を具備することを特徴とする。
以下、図を参照して本発明の実施形態について説明する。
図1(a)及び(b)は本発明の第1の実施形態に係る半導体装置を説明する為の断面図である。図2は本発明の第1の実施形態に係るSOIウェハ表面にウェハIDの印字方法を示したフローチャートである。また、半導体ウェハにはSOI基板を用いる。図1(a)及び(b)に示すように、SOI基板は、支持基板1上にBOX層2が形成され、そのBOX層2上にSOI層3が形成された構成となっている。
図1(a)及び(b)は本発明の第1の実施形態に係る半導体装置を説明する為の断面図である。図2は本発明の第1の実施形態に係るSOIウェハ表面にウェハIDの印字方法を示したフローチャートである。また、半導体ウェハにはSOI基板を用いる。図1(a)及び(b)に示すように、SOI基板は、支持基板1上にBOX層2が形成され、そのBOX層2上にSOI層3が形成された構成となっている。
まず、図1(a)及び(b)に示すように、SOI層3の表面上に素子分離膜であるLOCOS酸化膜4を形成する。次いで、SOI層3の表面上にゲート絶縁膜9となるゲート酸化膜を熱酸化法にて形成する。その後、ゲート絶縁膜9及びLOCOS酸化膜4の上にCVD(Chemical Vapor Deposition)法にてポリシリコン膜を成膜し、このポリシリコン膜をフォトリソグラフィー法及びドライエッチング法にて加工形成する。これにより、ゲート絶縁膜9上にゲート電極8が形成される。この際に、印字領域を含む半導体ウェハ周辺部においては、図1(b)に示すようにポリシリコン膜は残らない。
次いで、ゲート電極8及びLOCOS酸化膜4をマスクとしてSOI層3に不純物イオンをイオン注入することにより、SOI層3に低濃度不純物層によるLDD領域5が形成される。次いで、ゲート電極8及びLOCOS酸化膜4を含む基板の全面上に例えばシリコン窒化膜をCVD法により成膜する。その後、エッチバック法にてシリコン窒化膜をエッチングすることにより、ゲート電極8の側壁にサイドウォール7が形成される。次いで、ゲート電極8、サイドウォール7及びLOCOS酸化膜4をマスクとしてSOI層3に不純物イオンをイオン注入し、熱処理を施す。これにより、SOI層3のソース・ドレイン領域6には自己整合的に拡散層が形成される。
次いで、ゲート電極8、サイドウォール7及びLOCOS酸化膜4を含む基板の全面上にCVD法にて第1の層間絶縁膜10を成膜する。その後、第1の層間絶縁膜10にホール形成する。次いで、このホール内及び第1の層間絶縁膜10上にスパッタリング法により金属膜を成膜し、その後、CMP法により、第1の層間絶縁膜10上の金属膜を除去する。これによって、第1の層間絶縁膜10にはソース・ドレイン領域6及びゲート電極8に電気的に接続された第1のプラグ11が形成される。その後、スパッタリング法により第1の層間絶縁膜10上及び第1のプラグ11上に配線層を成膜し、この配線層をフォトリソグラフィー法及びドライエッチング法にて加工形成することにより、配線層からなる第1の配線12が形成される。この際に、印字領域を含む半導体ウェハ周辺部においては、図1(b)に示すように金属膜は残らない。
その後、第1の層間絶縁膜10及び第1の配線12上にCVD法にて第2の層間絶縁膜14を成膜する。その後、第2の層間絶縁膜14にホール形成する。次いで、このホール内及び第2の層間絶縁膜14上にスパッタリング法により金属膜を成膜し、その後、CMP法により、第2の層間絶縁膜14上の金属膜を除去する。これによって、第2の層間絶縁膜14には第1の配線12に電気的に接続された第2のプラグ13が形成される。その後、スパッタリング法により第2の層間絶縁膜14上及び第2のプラグ13上に配線層を成膜し、この配線層をフォトリソグラフィー法及びドライエッチング法にて加工形成することにより、配線層からなる第2の配線15が形成される。この際に、印字領域を含む半導体ウェハ周辺部においては、図1(b)に示すように金属膜は残らない。
その後、第2の層間絶縁膜14及び第2の配線15上にCVD法にて第3の層間絶縁膜18を成膜する。その後、第3の層間絶縁膜18にホール形成する。次いで、このホール内及び第3の層間絶縁膜18上にスパッタリング法により金属膜を成膜し、その後、CMP法により、第3の層間絶縁膜18上の金属膜を除去する。これによって、第3の層間絶縁膜18には第2の配線15に電気的に接続された第3のプラグ16が形成される。その後、スパッタリング法により第3の層間絶縁膜18上及び第3のプラグ16上に配線層を成膜し、この配線層をフォトリソグラフィー法及びドライエッチング法にて加工形成することにより、配線層からなる第3の配線17が形成される(図2のS1)。この際に、印字領域を含む半導体ウェハ周辺部においては、図1(b)に示すように金属膜は残らない。
次に、図1(b)及び図2に示すように、ウェハIDの印字領域の第3の層間絶縁膜18にレーザー光線を照射することにより、第2及び第3の層間絶縁膜14,18には凹部20による印字が施される(S7)。なお、印字領域のSOI層3上には第1乃至第3の層間絶縁膜10,14,18が積層された状態となっており、第1乃至第3の層間絶縁膜10,14,18それぞれはシリコン酸化膜から形成されている。
次に、第3の層間絶縁膜18の上にシリコン酸化膜の単層膜又はシリコン窒化膜の単層膜又はシリコン酸化膜とシリコン窒化膜の積層膜からなるパッシベーション膜を形成する(S2)。次いで、パッシベーション膜上にフォトリソグラフィー法によりレジストパターンを形成し(S3)、このレジストパターンをマスクとしてドライエッチング法によりパッシベーション膜を加工することにより(S4)、パッシベーション膜にパッド開口部を形成する。その後、レジストパターンを剥離する(S5)。その後、SOIウェハを洗浄する(S6)。この後、パッシベーション膜上にポリイミド膜を形成する工程が施され、後工程へ続いていく。
なお、本実施の形態では、最上の層間絶縁膜18にウェハIDを印字しているが、途中の層間絶縁膜、例えば第2の層間絶縁膜14にウェハIDを印字することも可能である。つまり、半導体ウェハに印字形成する工程は最上層の配線形成後でなくても構わない。印字領域において酸化膜のみが積層されている状態であれば、プロセス中に印字形成を行うことは可能である。
以上、本発明の第1の実施形態によれば、印字領域に同一の膜種である第1乃至第3の層間絶縁膜を積層し、第3の層間絶縁膜18にレーザー光線を照射することにより第3の層間絶縁膜18にウェハIDを印字形成している。その為、従来技術のようにSOI層に直接レーザー光線を照射する場合と比較して、同一の膜種が積層されているほうが、パーティクル飛散量を低減することが可能となる。また、印字形成は、その際に発生する異物が素子形成には影響しない配線形成工程後に行っている為、印字による異物が素子形成不良の原因となることはない。
また、図1(b)に示すように、印字形成時のレーザー光線の照射によって、印字部分で盛り上がった酸化膜21はできるが、SOI基板に直接レーザー光線を照射する場合と比較して、印字時に過剰な照射エネルギーがかかることはない。つまり、SOI基板は支持基板、BOX層及びSOI層と膜種が異なる積層構造により、過剰な照射エネルギーが発生していたが、図1(b)に示す印字部分においては、酸化膜のみの積層構造である為、盛り上がりの状態は極めて小さく、その後のプロセス工程に及ぼす影響も抑えることができる。また、CMP処理での盛り上がり部分の欠落によるスクラッチも起こることはない。
また、レーザー光線の照射による印字形成後にはどのような場合においても、少なからず異物は発生する。その為、印字形成後の印字異物を除去する洗浄工程は必要であるが、プロセス中に存在する洗浄工程を印字形成後の洗浄と兼ねて行うことにより、洗浄工程の追加を避けることができる。
次に、本発明の第2の実施形態に係る半導体装置の製造について図3のフローチャートを参照しつつ説明する。
SOIウェハ上に第3の配線17を形成する工程(S1)までは第1の実施形態と同様であるので説明を省略する。
その後、図3に示すように、第3の層間絶縁膜18の上にシリコン酸化膜の単層膜又はシリコン窒化膜の単層膜又はシリコン酸化膜とシリコン窒化膜の積層膜からなるパッシベーション膜を形成する(S2)。次いで、パッシベーション膜上にフォトリソグラフィー法によりレジストパターンを形成し(S3)、このレジストパターンをマスクとしてドライエッチング法によりパッシベーション膜を加工することにより(S4)、パッシベーション膜にパッド開口部を形成する。
その後、図3に示すように、第3の層間絶縁膜18の上にシリコン酸化膜の単層膜又はシリコン窒化膜の単層膜又はシリコン酸化膜とシリコン窒化膜の積層膜からなるパッシベーション膜を形成する(S2)。次いで、パッシベーション膜上にフォトリソグラフィー法によりレジストパターンを形成し(S3)、このレジストパターンをマスクとしてドライエッチング法によりパッシベーション膜を加工することにより(S4)、パッシベーション膜にパッド開口部を形成する。
次に、ウェハIDの印字領域のパッシベーション膜にレーザー光線を照射することにより、パッシベーション膜には凹部による印字が施される(S7)。なお、印字領域のSOI層3上には第1乃至第3の層間絶縁膜10,14,18及びパッシベーション膜が積層された状態となっている。
その後、レジストパターンを剥離する(S5)。この際に、印字形成による基板上の異物も同時に除去される。その後、SOIウェハを洗浄する(S6)。この後、パッシベーション膜上にポリイミド膜を形成する工程が施され、後工程へ続いていく。
以上、本発明の第2の実施形態によれば、第1の実施形態と同様の効果を得ることができる。
次に、本発明の第2の実施形態に係る半導体装置の製造について図4のフローチャートを参照しつつ説明する。
SOIウェハ上に第3の配線17を形成する工程(S1)までは第1の実施形態と同様であるので説明を省略する。
その後、図4に示すように、第3の層間絶縁膜18の上にシリコン酸化膜の単層膜又はシリコン窒化膜の単層膜又はシリコン酸化膜とシリコン窒化膜の積層膜からなるパッシベーション膜を形成する(S2)。次いで、パッシベーション膜上にフォトリソグラフィー法によりレジストパターンを形成し(S3)、このレジストパターンをマスクとしてドライエッチング法によりパッシベーション膜を加工することにより(S4)、パッシベーション膜にパッド開口部を形成する。その後、レジストパターンを剥離する(S5)。
その後、図4に示すように、第3の層間絶縁膜18の上にシリコン酸化膜の単層膜又はシリコン窒化膜の単層膜又はシリコン酸化膜とシリコン窒化膜の積層膜からなるパッシベーション膜を形成する(S2)。次いで、パッシベーション膜上にフォトリソグラフィー法によりレジストパターンを形成し(S3)、このレジストパターンをマスクとしてドライエッチング法によりパッシベーション膜を加工することにより(S4)、パッシベーション膜にパッド開口部を形成する。その後、レジストパターンを剥離する(S5)。
次に、ウェハIDの印字領域のパッシベーション膜にレーザー光線を照射することにより、パッシベーション膜には凹部による印字が施される(S7)。なお、印字領域のSOI層3上には第1乃至第3の層間絶縁膜10,14,18及びパッシベーション膜が積層された状態となっている。
その後、SOIウェハを洗浄する(S6)。この際に、印字形成による基板上の異物も同時に洗浄される。この後、パッシベーション膜上にポリイミド膜を形成する工程が施され、後工程へ続いていく。
以上、本発明の第3の実施形態によれば、第1の実施形態と同様の効果を得ることができる。
尚、本発明は上述した実施形態に限定されるものではなく、本発明の主旨を逸脱しない範囲内で種々変更して実施することが可能である。
1,41・・・支持基板、2,42・・・BOX層、3,43・・・SOI層、4,44・・・LOCOS酸化膜、5,45・・・LDD領域、6,46・・・ソース・ドレイン領域、7,47・・・サイドウォール、8,48・・・ゲート電極、9,49・・・ゲート絶縁膜、10,50・・・第1の層間絶縁膜、11,51・・・第1のプラグ、12,52・・・第1の配線、13,53・・・第2のプラグ、14,54・・・第2の層間絶縁膜、15,55・・・第2の配線、16,56・・・第3のプラグ、17,57・・・第3の配線、18,58・・・第3の層間絶縁膜、20,60・・・凹部、21・・・盛上がった酸化膜、61・・・盛上がったSi、100・・・半導体ウェハ、101・・・半導体回路形成領域、102・・・印字領域
Claims (8)
- SOIウェハのSOI層上にシリコン酸化膜からなる層間絶縁膜を形成する工程と、
前記層間絶縁膜にレーザー光線を照射することにより、前記層間絶縁膜にウェハIDを印字する工程と、
を具備することを特徴とする半導体装置の製造方法。 - 請求項1において、前記印字する工程の後に、前記層間絶縁膜上にパッシベーション膜を形成する工程と、前記パッシベーション膜にパッド開口部を形成する工程とを具備することを特徴とする半導体装置の製造方法。
- 請求項1又は2において、前記層間絶縁膜を形成する工程は、複数の層間絶縁膜を形成する工程であることを特徴とする半導体装置の製造方法。
- SOIウェハのSOI層上にシリコン酸化膜からなる層間絶縁膜を形成する工程と、
前記層間絶縁膜上にパッシベーション膜を形成する工程と、
前記パッシベーション膜にレーザー光線を照射することにより、前記パッシベーション膜にウェハIDを印字する工程と、
を具備することを特徴とする半導体装置の製造方法。 - SOIウェハのSOI層上にシリコン酸化膜からなる層間絶縁膜を形成する工程と、
前記層間絶縁膜上にパッシベーション膜を形成する工程と、
前記パッシベーション膜上にレジストパターンを形成する工程と、
前記レジストパターンをマスクとして前記パッシベーション膜をエッチング加工することにより、前記パッシベーション膜にパッド開口部を形成する工程と、
前記レジストパターン及び前記パッシベーション膜にレーザー光線を照射することにより、前記パッシベーション膜にウェハIDを印字する工程と、
前記レジストパターンを剥離する工程と、
前記SOIウェハを洗浄する工程と、
を具備することを特徴とする半導体装置の製造方法。 - SOIウェハのSOI層上にシリコン酸化膜からなる層間絶縁膜を形成する工程と、
前記層間絶縁膜上にパッシベーション膜を形成する工程と、
前記パッシベーション膜上にレジストパターンを形成する工程と、
前記レジストパターンをマスクとして前記パッシベーション膜をエッチング加工することにより、前記パッシベーション膜にパッド開口部を形成する工程と、
前記レジストパターンを剥離する工程と、
前記パッシベーション膜にレーザー光線を照射することにより、前記パッシベーション膜にウェハIDを印字する工程と、
前記SOIウェハを洗浄する工程と、
を具備することを特徴とする半導体装置の製造方法。 - SOIウェハのSOI層上に形成され、シリコン酸化膜からなる層間絶縁膜と、
前記層間絶縁膜に印字されたウェハIDと、
を具備することを特徴とする半導体装置。 - SOIウェハのSOI層上に形成され、シリコン酸化膜からなる層間絶縁膜と、
前記層間絶縁膜上に形成されたパッシベーション膜と、
前記パッシベーション膜に形成されたパッド開口部と、
前記パッシベーション膜に印字されたウェハIDと、
を具備することを特徴とする半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2008129299A JP2009277964A (ja) | 2008-05-16 | 2008-05-16 | 半導体装置及びその製造方法 |
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