JP2003031484A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
Abstract
(57)【要約】
【課題】ＣＭＰ（化学機械的研磨）法を用いて埋め込み
配線を形成する場合であっても、その上層に形成するパ
ターンを位置合わせするためのアライメントマークを認
識できるかたちで的確に形成することのできる半導体装
置の製造方法を提供する。 【解決手段】シリコン基板上に積層した絶縁膜１２にプ
ラグ１６を形成するべく、プラグ１６を埋め込むための
ホール１３およびこれと位置合わせするためのアライメ
ントマーク１４を、その深さが絶縁膜１２の膜厚Ｔ１２
と等しくなるようにエッチング形成する。これらホール
１３およびアライメントマーク１４を含む絶縁膜１２の
表面に金属膜１５を堆積させる。この際、金属膜の膜厚
Ｔ１５は、これを絶縁膜１２の膜厚Ｔ１２未満とする。
続いてこの表面を、絶縁膜１２の上面が露出するまでＣ
ＭＰ法により研磨して、位置合わせのための窪み５１を
得る。
配線を形成する場合であっても、その上層に形成するパ
ターンを位置合わせするためのアライメントマークを認
識できるかたちで的確に形成することのできる半導体装
置の製造方法を提供する。 【解決手段】シリコン基板上に積層した絶縁膜１２にプ
ラグ１６を形成するべく、プラグ１６を埋め込むための
ホール１３およびこれと位置合わせするためのアライメ
ントマーク１４を、その深さが絶縁膜１２の膜厚Ｔ１２
と等しくなるようにエッチング形成する。これらホール
１３およびアライメントマーク１４を含む絶縁膜１２の
表面に金属膜１５を堆積させる。この際、金属膜の膜厚
Ｔ１５は、これを絶縁膜１２の膜厚Ｔ１２未満とする。
続いてこの表面を、絶縁膜１２の上面が露出するまでＣ
ＭＰ法により研磨して、位置合わせのための窪み５１を
得る。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置の製造
方法にかかり、詳しくは多層化配線等での積層膜の位置
合わせに用いられるアライメントマークの形成方法に関
する。
方法にかかり、詳しくは多層化配線等での積層膜の位置
合わせに用いられるアライメントマークの形成方法に関
する。
【０００２】
【従来の技術】近年の半導体装置の高集積化、微細化に
ともない、半導体装置を製造する際のリソグラフィ工程
でも、露光の焦点深度がさらに減少される傾向にあり、
認識可能な許容段差がますます小さくなってきている。
このため、膜の表面をグローバルに平坦化することので
きる化学機械的研磨（ＣＭＰ）法が、絶縁膜の平坦化の
みでなく、絶縁膜への埋め込み配線の形成にも用いられ
るようになっている。
ともない、半導体装置を製造する際のリソグラフィ工程
でも、露光の焦点深度がさらに減少される傾向にあり、
認識可能な許容段差がますます小さくなってきている。
このため、膜の表面をグローバルに平坦化することので
きる化学機械的研磨（ＣＭＰ）法が、絶縁膜の平坦化の
みでなく、絶縁膜への埋め込み配線の形成にも用いられ
るようになっている。
【０００３】たとえば、埋め込み配線の一形態として、
多層配線の層間を接続するためのプラグがあるが、この
プラグの形成にもＣＭＰ法が広く適用されている。ま
た、多層配線を形成する場合には、基板上にすでに形成
されているパターンとリソグラフィ工程により転写する
マスクパターンとの位置合わせ（アライメント）を精度
よく行う必要がある。
多層配線の層間を接続するためのプラグがあるが、この
プラグの形成にもＣＭＰ法が広く適用されている。ま
た、多層配線を形成する場合には、基板上にすでに形成
されているパターンとリソグラフィ工程により転写する
マスクパターンとの位置合わせ（アライメント）を精度
よく行う必要がある。
【０００４】図８は、一般に行われている半導体基板の
位置合わせを高精度に行うためのアライメントずれ量の
補正方法について、その補正手順を示したものである。
この方法ではまず、前回の生産ロットのサンプルとなる
半導体基板（パイロットウェハ）にて算出された位置合
わせのずれ量（要因データ）を初期値として（ステップ
Ｓ８１）、今回露光を施す生産ロットのパイロットウェ
ハの露光現像処理を行う（ステップＳ８２）。次に、こ
のパイロットウェハにおけるアライメント測定を行い、
そのずれ量の要因を解析する（ステップＳ８３）。そし
て、これにより得られた要因データを今回の生産ロット
の残りのウェハに対する要因データとするとともに、次
回の生産ロットの要因データの初期値とする（ステップ
Ｓ８４）。当該生産ロットの残りのウェハについて露光
現像処理を実施する（ステップＳ８５）。なお、このよ
うなアライメントずれ量の補正方法は、たとえば特開平
１１−５４４０４号公報などにその詳細が記載されてい
る。
位置合わせを高精度に行うためのアライメントずれ量の
補正方法について、その補正手順を示したものである。
この方法ではまず、前回の生産ロットのサンプルとなる
半導体基板（パイロットウェハ）にて算出された位置合
わせのずれ量（要因データ）を初期値として（ステップ
Ｓ８１）、今回露光を施す生産ロットのパイロットウェ
ハの露光現像処理を行う（ステップＳ８２）。次に、こ
のパイロットウェハにおけるアライメント測定を行い、
そのずれ量の要因を解析する（ステップＳ８３）。そし
て、これにより得られた要因データを今回の生産ロット
の残りのウェハに対する要因データとするとともに、次
回の生産ロットの要因データの初期値とする（ステップ
Ｓ８４）。当該生産ロットの残りのウェハについて露光
現像処理を実施する（ステップＳ８５）。なお、このよ
うなアライメントずれ量の補正方法は、たとえば特開平
１１−５４４０４号公報などにその詳細が記載されてい
る。
【０００５】
【発明が解決しようとする課題】ただし、このような方
法によりアライメントずれ量を補正するためには、半導
体基板上にすでに形成されているアライメントマークの
位置を正確に認識する必要がある。
法によりアライメントずれ量を補正するためには、半導
体基板上にすでに形成されているアライメントマークの
位置を正確に認識する必要がある。
【０００６】たとえば、シリコン基板上にＭＯＳＦＥＴ
（Metal Oxide Semiconductor Field Effect Transisto
r ）素子が形成され、それらが多層化された配線により
接続されて構成される半導体装置は、図９および図１０
にその製造プロセスを示す以下の工程を経て作られる。
（Metal Oxide Semiconductor Field Effect Transisto
r ）素子が形成され、それらが多層化された配線により
接続されて構成される半導体装置は、図９および図１０
にその製造プロセスを示す以下の工程を経て作られる。
【０００７】［工程１］（図９（ａ））
素子１１０が形成されたシリコン基板１１１の上面に絶
縁膜１１２を形成し、形成した絶縁膜１１２をエッチン
グすることにより素子１１０とのコンタクトのための埋
め込み配線が形成されるホール１１３およびアライメン
トマーク１１４を形成する。
縁膜１１２を形成し、形成した絶縁膜１１２をエッチン
グすることにより素子１１０とのコンタクトのための埋
め込み配線が形成されるホール１１３およびアライメン
トマーク１１４を形成する。
【０００８】［工程２］（図９（ｂ））
ホール１１３に埋め込む金属膜（埋め込み膜）１１５
を、［工程１］によって得られた表面に対してその膜厚
が一様に成長するように堆積させる。
を、［工程１］によって得られた表面に対してその膜厚
が一様に成長するように堆積させる。
【０００９】［工程３］（図９（ｃ））
得られた金属膜１１５の表面を、絶縁膜１１２が露出す
るまでＣＭＰ法により研磨する。これにより、ホール１
１３に金属膜１１５を配線として埋め込んだ埋め込み配
線であるプラグ１１６が形成される。
るまでＣＭＰ法により研磨する。これにより、ホール１
１３に金属膜１１５を配線として埋め込んだ埋め込み配
線であるプラグ１１６が形成される。
【００１０】［工程４］（図１０（ａ））
研磨された表面の上層にプラグ１１６と接続する配線パ
ターンを形成するための配線材料を堆積させて配線層１
１８を形成する。
ターンを形成するための配線材料を堆積させて配線層１
１８を形成する。
【００１１】［工程５］（図１０（ｂ））
リソグラフィ工程により転写するマスクパターン１１９
を、アライメントマーク１１４の位置を基準として位置
合わせし、配線層１１８をエッチングするためのレジス
ト１２０をパターニングする。
を、アライメントマーク１１４の位置を基準として位置
合わせし、配線層１１８をエッチングするためのレジス
ト１２０をパターニングする。
【００１２】上記多層化された配線を有する半導体装置
は通常、このような工程を経て製造されるが、上記各層
の成膜条件などによっては、アライメントマーク１１４
をなす凹部が金属膜１１５によって完全に埋められてし
まうことがある（図９（ｃ））。この場合、上記［工程
３］においてＣＭＰ法により研磨したあとの表面は完全
に平坦化されてしまい、アライメントマーク１１４の位
置を反映した段差は残存しなくなってしまう。特に、上
記［工程４］において堆積される配線材料として、たと
えばアルミニウム（Ａｌ）などを用いた場合、この材料
自体が不透明であるためにアライメントマーク１１４の
位置を認識することができなくなってしまう。このと
き、たとえ上記［工程３］において得られる表面がアラ
イメントマーク１１４上方にその位置を反映してわずか
な高低差の段差を生じる場合であっても、その認識精度
は決して高くない。
は通常、このような工程を経て製造されるが、上記各層
の成膜条件などによっては、アライメントマーク１１４
をなす凹部が金属膜１１５によって完全に埋められてし
まうことがある（図９（ｃ））。この場合、上記［工程
３］においてＣＭＰ法により研磨したあとの表面は完全
に平坦化されてしまい、アライメントマーク１１４の位
置を反映した段差は残存しなくなってしまう。特に、上
記［工程４］において堆積される配線材料として、たと
えばアルミニウム（Ａｌ）などを用いた場合、この材料
自体が不透明であるためにアライメントマーク１１４の
位置を認識することができなくなってしまう。このと
き、たとえ上記［工程３］において得られる表面がアラ
イメントマーク１１４上方にその位置を反映してわずか
な高低差の段差を生じる場合であっても、その認識精度
は決して高くない。
【００１３】本発明は、上記実情に鑑みてなされたもの
であり、その目的は、ＣＭＰ法を用いて埋め込み配線を
形成する場合であっても、その上層に形成するパターン
を位置合わせするためのアライメントマークを認識でき
るかたちで的確に形成することのできる半導体装置の製
造方法を提供することにある。
であり、その目的は、ＣＭＰ法を用いて埋め込み配線を
形成する場合であっても、その上層に形成するパターン
を位置合わせするためのアライメントマークを認識でき
るかたちで的確に形成することのできる半導体装置の製
造方法を提供することにある。
【００１４】
【課題を解決するための手段】請求項１に記載の発明
は、半導体装置の製造方法として、半導体基板上方に絶
縁膜を堆積して、その絶縁膜に埋め込み配線用凹部と位
置合わせのためのアライメントマーク用凹部とをエッチ
ング形成するとともに、これらエッチング形成した凹部
を含む前記絶縁膜の表面に前記埋め込み配線とする埋め
込み膜を堆積し、その堆積した埋め込み膜の表面を前記
絶縁膜の上面が露出するまで化学機械研磨により平坦化
することによって、アライメントマークともども、前記
埋め込み配線用凹部に前記埋め込み膜を選択的に形成す
る方法であって、前記埋め込み膜の堆積に際し、その膜
厚を、前記エッチング形成したアライメントマーク用凹
部の深さ未満でかつ、同アライメントマーク用凹部の最
小開口距離の半分未満の値に制御することをその要旨と
する。
は、半導体装置の製造方法として、半導体基板上方に絶
縁膜を堆積して、その絶縁膜に埋め込み配線用凹部と位
置合わせのためのアライメントマーク用凹部とをエッチ
ング形成するとともに、これらエッチング形成した凹部
を含む前記絶縁膜の表面に前記埋め込み配線とする埋め
込み膜を堆積し、その堆積した埋め込み膜の表面を前記
絶縁膜の上面が露出するまで化学機械研磨により平坦化
することによって、アライメントマークともども、前記
埋め込み配線用凹部に前記埋め込み膜を選択的に形成す
る方法であって、前記埋め込み膜の堆積に際し、その膜
厚を、前記エッチング形成したアライメントマーク用凹
部の深さ未満でかつ、同アライメントマーク用凹部の最
小開口距離の半分未満の値に制御することをその要旨と
する。
【００１５】上記方法によれば、上記アライメントマー
ク用凹部に埋め込み膜が上記絶縁膜の表面を超えて堆積
されることはなくなる。このため、化学機械研磨による
平坦化技術を用いて上記埋め込み配線を形成する場合で
あっても、アライメントマークの位置を反映した段差を
確実に残存させることができる。したがって、その段差
を基準として上記絶縁膜の上層に形成するパターンの位
置合わせをより確実に行うことができるようになる。
ク用凹部に埋め込み膜が上記絶縁膜の表面を超えて堆積
されることはなくなる。このため、化学機械研磨による
平坦化技術を用いて上記埋め込み配線を形成する場合で
あっても、アライメントマークの位置を反映した段差を
確実に残存させることができる。したがって、その段差
を基準として上記絶縁膜の上層に形成するパターンの位
置合わせをより確実に行うことができるようになる。
【００１６】また、請求項２に記載の発明は、半導体装
置の製造方法として、半導体基板上方に絶縁膜を堆積し
て、その絶縁膜に埋め込み配線用凹部と位置合わせのた
めのアライメントマーク用凹部とをエッチング形成する
とともに、これらエッチング形成した凹部を含む前記絶
縁膜の表面に前記埋め込み配線とする埋め込み膜を堆積
し、その堆積した埋め込み膜の表面を前記絶縁膜の上面
が露出するまで化学機械研磨により平坦化することによ
って、アライメントマークともども、前記埋め込み配線
用凹部に前記埋め込み膜を選択的に形成する方法であっ
て、前記アライメントマーク用凹部をその深さが前記絶
縁膜の膜厚に等しくなるように形成するとともに、前記
埋め込み膜の堆積に際し、その膜厚を、前記絶縁膜の膜
厚未満でありかつ、前記アライメントマーク用凹部の最
小開口距離の半分未満の値に制御することをその要旨と
する。
置の製造方法として、半導体基板上方に絶縁膜を堆積し
て、その絶縁膜に埋め込み配線用凹部と位置合わせのた
めのアライメントマーク用凹部とをエッチング形成する
とともに、これらエッチング形成した凹部を含む前記絶
縁膜の表面に前記埋め込み配線とする埋め込み膜を堆積
し、その堆積した埋め込み膜の表面を前記絶縁膜の上面
が露出するまで化学機械研磨により平坦化することによ
って、アライメントマークともども、前記埋め込み配線
用凹部に前記埋め込み膜を選択的に形成する方法であっ
て、前記アライメントマーク用凹部をその深さが前記絶
縁膜の膜厚に等しくなるように形成するとともに、前記
埋め込み膜の堆積に際し、その膜厚を、前記絶縁膜の膜
厚未満でありかつ、前記アライメントマーク用凹部の最
小開口距離の半分未満の値に制御することをその要旨と
する。
【００１７】上記方法によれば、上記アライメントマー
ク用凹部に埋め込み膜が上記絶縁膜の表面を超えて堆積
されることはなくなる。このため、化学機械研磨による
平坦化技術を用いて上記埋め込み配線を形成する場合で
あっても、アライメントマークの位置を反映した段差を
確実に残存させることができる。したがって、その段差
を基準として上記絶縁膜の上層に形成するパターンの位
置合わせをより確実に行うことができるようになる。し
かもこの場合、上記アライメントマーク用凹部の深さが
上記絶縁膜の膜厚に等しくなるようにエッチングされ
る。このため、上記絶縁膜および埋め込み膜の膜厚のみ
によって決まる簡素な条件にしたがって、上記アライメ
ントマークの位置を反映した段差を得ることができるよ
うになる。
ク用凹部に埋め込み膜が上記絶縁膜の表面を超えて堆積
されることはなくなる。このため、化学機械研磨による
平坦化技術を用いて上記埋め込み配線を形成する場合で
あっても、アライメントマークの位置を反映した段差を
確実に残存させることができる。したがって、その段差
を基準として上記絶縁膜の上層に形成するパターンの位
置合わせをより確実に行うことができるようになる。し
かもこの場合、上記アライメントマーク用凹部の深さが
上記絶縁膜の膜厚に等しくなるようにエッチングされ
る。このため、上記絶縁膜および埋め込み膜の膜厚のみ
によって決まる簡素な条件にしたがって、上記アライメ
ントマークの位置を反映した段差を得ることができるよ
うになる。
【００１８】また、請求項３に記載の発明は、請求項２
に記載の半導体装置の製造方法において、前記絶縁膜の
堆積形成に先立ち、少なくとも前記アライメントマーク
用凹部の形成位置下方にエッチングストッパ膜を設ける
ことをその要旨とする。
に記載の半導体装置の製造方法において、前記絶縁膜の
堆積形成に先立ち、少なくとも前記アライメントマーク
用凹部の形成位置下方にエッチングストッパ膜を設ける
ことをその要旨とする。
【００１９】上記方法によれば、上記絶縁膜がオーバエ
ッチングされる場合であっても、上記アライメントマー
ク用凹部として上記絶縁膜を超えたエッチング除去が上
記エッチングストッパにより防止され、同凹部の深さを
上記絶縁膜の膜厚に等しくすることができるようにな
る。このため、請求項２に記載の発明を好適に実施する
ことができるようになる。
ッチングされる場合であっても、上記アライメントマー
ク用凹部として上記絶縁膜を超えたエッチング除去が上
記エッチングストッパにより防止され、同凹部の深さを
上記絶縁膜の膜厚に等しくすることができるようにな
る。このため、請求項２に記載の発明を好適に実施する
ことができるようになる。
【００２０】また、請求項４に記載の発明は、請求項１
〜３のいずれかに記載の半導体装置の製造方法におい
て、前記化学機械研磨による平坦化ののち、その平坦化
した面と前記アライメントマーク用凹部に残存する埋め
込み膜の表面との段差が０．１μｍ以上となるように前
記埋め込み膜の堆積膜厚が制御されることをその要旨と
する。
〜３のいずれかに記載の半導体装置の製造方法におい
て、前記化学機械研磨による平坦化ののち、その平坦化
した面と前記アライメントマーク用凹部に残存する埋め
込み膜の表面との段差が０．１μｍ以上となるように前
記埋め込み膜の堆積膜厚が制御されることをその要旨と
する。
【００２１】上記方法によれば、上記段差が０．１μｍ
以上確保されて確実に認識されるため、その段差を基準
として的確な位置合わせをすることができるようにな
る。また、請求項５に記載の発明は、請求項１〜４のい
ずれかに記載の半導体装置の製造方法において、前記化
学機械研磨による平坦化ののちに、前記埋め込み膜の残
存する前記アライメントマーク用凹部も含めてその平坦
化した面に、前記埋め込み配線用凹部に選択的に形成さ
れた埋め込み膜と電気的に導通される配線材料を堆積す
る工程と、その堆積した配線層の表面にハードマスクを
施したのち、これに前記アライメントマーク用凹部に残
る段差をアライメントマークとしたリソグラフィによっ
て配線パターンを転写する工程と、前記配線層の該転写
された配線パターン以外の部分をエッチング除去する工
程とをさらに備え、前記配線材料の堆積以前における前
記平坦化した面と前記アライメントマーク用凹部に残存
する埋め込み膜の表面との段差が、前記配線層に対する
エッチング除去工程の後、同段差部に配線材料が残存し
ない値となるように前記埋め込み膜の堆積膜厚が制御さ
れることをその要旨とする。
以上確保されて確実に認識されるため、その段差を基準
として的確な位置合わせをすることができるようにな
る。また、請求項５に記載の発明は、請求項１〜４のい
ずれかに記載の半導体装置の製造方法において、前記化
学機械研磨による平坦化ののちに、前記埋め込み膜の残
存する前記アライメントマーク用凹部も含めてその平坦
化した面に、前記埋め込み配線用凹部に選択的に形成さ
れた埋め込み膜と電気的に導通される配線材料を堆積す
る工程と、その堆積した配線層の表面にハードマスクを
施したのち、これに前記アライメントマーク用凹部に残
る段差をアライメントマークとしたリソグラフィによっ
て配線パターンを転写する工程と、前記配線層の該転写
された配線パターン以外の部分をエッチング除去する工
程とをさらに備え、前記配線材料の堆積以前における前
記平坦化した面と前記アライメントマーク用凹部に残存
する埋め込み膜の表面との段差が、前記配線層に対する
エッチング除去工程の後、同段差部に配線材料が残存し
ない値となるように前記埋め込み膜の堆積膜厚が制御さ
れることをその要旨とする。
【００２２】一般に、プラグ等の埋め込み配線が設けら
れた絶縁層の上層にはその絶縁層内に配線パターンが形
成されることが多い。この場合、この配線パターンを形
成するためのエッチングによって、アライメントマーク
内部に堆積した配線層が完全に除去されないでアライメ
ントマーク内部の表面に残留物として残ってしまうこと
がある。このエッチング残留物は、後続の工程におい
て、アライメントマーク位置の正常な認識を阻害した
り、同残留物の膜表面への飛散を原因とした膜の異常成
長を発生させるなどの悪影響を及ぼすようになる。この
点上記方法によれば、上記段差部が、上記配線層のエッ
チングののちにも同段差部にエッチング残留物を残さな
い深さに形成される。このため、上記配線層のパターニ
ング後の工程においてもその位置合わせが確実にできる
ようになるとともに、上記残留物に起因する膜の異常成
長の発生が防止されるようになる。なお、「ハードマス
ク」とは配線層をエッチングする際に、レジストのみに
よる耐エッチング性が不十分な場合に、配線層を過度に
除去してしまうのを防止するために、該配線層の上層に
堆積される膜である。
れた絶縁層の上層にはその絶縁層内に配線パターンが形
成されることが多い。この場合、この配線パターンを形
成するためのエッチングによって、アライメントマーク
内部に堆積した配線層が完全に除去されないでアライメ
ントマーク内部の表面に残留物として残ってしまうこと
がある。このエッチング残留物は、後続の工程におい
て、アライメントマーク位置の正常な認識を阻害した
り、同残留物の膜表面への飛散を原因とした膜の異常成
長を発生させるなどの悪影響を及ぼすようになる。この
点上記方法によれば、上記段差部が、上記配線層のエッ
チングののちにも同段差部にエッチング残留物を残さな
い深さに形成される。このため、上記配線層のパターニ
ング後の工程においてもその位置合わせが確実にできる
ようになるとともに、上記残留物に起因する膜の異常成
長の発生が防止されるようになる。なお、「ハードマス
ク」とは配線層をエッチングする際に、レジストのみに
よる耐エッチング性が不十分な場合に、配線層を過度に
除去してしまうのを防止するために、該配線層の上層に
堆積される膜である。
【００２３】また、請求項６に記載の発明は、請求項５
に記載の半導体装置の製造方法において、前記化学機械
研磨による平坦化ののち、その平坦化した面と前記アラ
イメントマーク用凹部に残存する埋め込み膜の表面との
段差が０．５μｍ以下となるように前記埋め込み膜の堆
積膜厚が制御されることをその要旨とする。
に記載の半導体装置の製造方法において、前記化学機械
研磨による平坦化ののち、その平坦化した面と前記アラ
イメントマーク用凹部に残存する埋め込み膜の表面との
段差が０．５μｍ以下となるように前記埋め込み膜の堆
積膜厚が制御されることをその要旨とする。
【００２４】上記方法によれば、上記平坦化した面と上
記アライメントマーク用凹部に残存する埋め込み膜の表
面との段差が０．５μｍ以下となり、その段差内部に堆
積される上記配線層およびハードマスクの堆積量が一定
量以下に制限される。このため、上記段差内部に残留物
が残らないように配線層のエッチングをすることができ
るようになる。したがって、後続の工程における膜の形
成が、確実な位置合わせと異常成長のない膜の堆積をも
って適切に行われるようになる。
記アライメントマーク用凹部に残存する埋め込み膜の表
面との段差が０．５μｍ以下となり、その段差内部に堆
積される上記配線層およびハードマスクの堆積量が一定
量以下に制限される。このため、上記段差内部に残留物
が残らないように配線層のエッチングをすることができ
るようになる。したがって、後続の工程における膜の形
成が、確実な位置合わせと異常成長のない膜の堆積をも
って適切に行われるようになる。
【００２５】また、請求項７に記載の発明は、請求項５
または６に記載の半導体装置の製造方法において、前記
配線層として、アルミニウム（Ａｌ）が含まれる材料を
用いることをその要旨とする。
または６に記載の半導体装置の製造方法において、前記
配線層として、アルミニウム（Ａｌ）が含まれる材料を
用いることをその要旨とする。
【００２６】上記方法によれば、配線材料として広く使
用されているＡｌまたはＡｌ合金を用いて、上記段差内
部にエッチング残留物を残すことなく配線パターンを形
成することができるようになる。
用されているＡｌまたはＡｌ合金を用いて、上記段差内
部にエッチング残留物を残すことなく配線パターンを形
成することができるようになる。
【００２７】また、請求項８に記載の発明は、請求項１
〜７のいずれかに記載の半導体装置の製造方法におい
て、前記絶縁膜として積層膜を用い、その積層構造の少
なくとも一部に有機ＳＯＧ膜を含ませることをその要旨
とする。
〜７のいずれかに記載の半導体装置の製造方法におい
て、前記絶縁膜として積層膜を用い、その積層構造の少
なくとも一部に有機ＳＯＧ膜を含ませることをその要旨
とする。
【００２８】上記方法によれば、絶縁膜として容易に厚
い膜厚を得ることができ、かつ誘電率の低い特性をもつ
有機ＳＯＧ膜が、少なくとも上記絶縁膜の積層構造の一
部として用いられる。このため、上記絶縁膜を形成する
表面に大きな段差が存在する場合であっても、その段差
を容易に平坦化させることができるようになる。
い膜厚を得ることができ、かつ誘電率の低い特性をもつ
有機ＳＯＧ膜が、少なくとも上記絶縁膜の積層構造の一
部として用いられる。このため、上記絶縁膜を形成する
表面に大きな段差が存在する場合であっても、その段差
を容易に平坦化させることができるようになる。
【００２９】そして、請求項９に記載の発明は、請求項
１〜８のいずれかに記載の半導体装置の製造方法におい
て、前記埋め込み膜として、タングステン（Ｗ）、銅
（Ｃｕ）、アルミニウム（Ａｌ）、チタン（Ｔｉ）、タ
ンタル（Ｔａ）、シリコン（Ｓｉ）、およびこれらの少
なくとも１つを含有する合金、のうちのいずれかが含ま
れる材料を用いることをその要旨とする。
１〜８のいずれかに記載の半導体装置の製造方法におい
て、前記埋め込み膜として、タングステン（Ｗ）、銅
（Ｃｕ）、アルミニウム（Ａｌ）、チタン（Ｔｉ）、タ
ンタル（Ｔａ）、シリコン（Ｓｉ）、およびこれらの少
なくとも１つを含有する合金、のうちのいずれかが含ま
れる材料を用いることをその要旨とする。
【００３０】上記方法によれば、上記半導体基板上方の
積層構造を構成するさまざまな材料に対応して、適切な
材料による埋め込み配線を形成することができるように
なる。
積層構造を構成するさまざまな材料に対応して、適切な
材料による埋め込み配線を形成することができるように
なる。
【００３１】
【発明の実施の形態】（第１の実施の形態）以下、本発
明にかかる半導体装置の製造方法を具体化した第１の実
施の形態について、図１および図２を使って説明する。
なお、この第１の実施の形態においては、先の図９およ
び図１０に例示したように、シリコン基板上にＭＯＳＦ
ＥＴ素子が形成されて、その素子との接続を確保するプ
ラグが絶縁膜に埋め込まれて形成される工程を例に挙げ
て説明する。
明にかかる半導体装置の製造方法を具体化した第１の実
施の形態について、図１および図２を使って説明する。
なお、この第１の実施の形態においては、先の図９およ
び図１０に例示したように、シリコン基板上にＭＯＳＦ
ＥＴ素子が形成されて、その素子との接続を確保するプ
ラグが絶縁膜に埋め込まれて形成される工程を例に挙げ
て説明する。
【００３２】図１および図２は、下記［工程１］〜［工
程５］を経て形成される半導体装置の断面構造を例示し
ている。これらの工程は、基本的には先に図９および図
１０を使って説明した［工程１］〜［工程５］と同じで
ある。ここでは、先に説明した各工程において相違する
点とともに、さらに具体的な内容を補足しつつ説明す
る。
程５］を経て形成される半導体装置の断面構造を例示し
ている。これらの工程は、基本的には先に図９および図
１０を使って説明した［工程１］〜［工程５］と同じで
ある。ここでは、先に説明した各工程において相違する
点とともに、さらに具体的な内容を補足しつつ説明す
る。
【００３３】［工程１］（図１（ａ））
素子１０が形成されたシリコン基板１１の上層に絶縁膜
１２を形成し、その絶縁膜１２にホール１３とアライメ
ントマーク１４とを形成する。［工程１１］では、アラ
イメントマーク１４をなす凹部の深さについては特に触
れなかったが、本実施の形態においては、上記凹部の深
さは素子１０との接続を行うプラグを埋め込む絶縁膜１
２の膜厚Ｔ１２と等しくなるようにエッチング形成され
ている。また、そのアライメントマーク１４の平面形状
は矩形をなしている。そして、その最小開口距離の値す
なわち上記矩形の短辺寸法Ｗａは絶縁膜１２の膜厚Ｔ１
２の２倍を超える値としてある。また、この絶縁膜１２
は、有機ＳＯＧ（Spin OnGlass ）膜からなる絶縁膜を
含む積層構造をなしている。この有機ＳＯＧ膜は、厚い
絶縁膜を容易に得ることができる。このため、下地とな
るシリコン基板１１の上面に大きな段差があってもこれ
を好適に平坦化することができるようになっている。
１２を形成し、その絶縁膜１２にホール１３とアライメ
ントマーク１４とを形成する。［工程１１］では、アラ
イメントマーク１４をなす凹部の深さについては特に触
れなかったが、本実施の形態においては、上記凹部の深
さは素子１０との接続を行うプラグを埋め込む絶縁膜１
２の膜厚Ｔ１２と等しくなるようにエッチング形成され
ている。また、そのアライメントマーク１４の平面形状
は矩形をなしている。そして、その最小開口距離の値す
なわち上記矩形の短辺寸法Ｗａは絶縁膜１２の膜厚Ｔ１
２の２倍を超える値としてある。また、この絶縁膜１２
は、有機ＳＯＧ（Spin OnGlass ）膜からなる絶縁膜を
含む積層構造をなしている。この有機ＳＯＧ膜は、厚い
絶縁膜を容易に得ることができる。このため、下地とな
るシリコン基板１１の上面に大きな段差があってもこれ
を好適に平坦化することができるようになっている。
【００３４】［工程２］（図１（ｂ））
金属膜（埋め込み膜）１５を堆積させてホール１３に配
線材料を埋め込む。金属膜１５は、その膜厚が表面に対
して一様に成長するように堆積され、その堆積にあたっ
ては金属膜１５の膜厚Ｔ１５が絶縁膜１２の膜厚Ｔ１２
を超えないように制御されている。このとき、円筒状を
なしてその開口寸法が膜厚Ｔ１２より小さく形成されて
いるホール１３の内部には、金属膜１５が隙間なく埋め
込まれる。
線材料を埋め込む。金属膜１５は、その膜厚が表面に対
して一様に成長するように堆積され、その堆積にあたっ
ては金属膜１５の膜厚Ｔ１５が絶縁膜１２の膜厚Ｔ１２
を超えないように制御されている。このとき、円筒状を
なしてその開口寸法が膜厚Ｔ１２より小さく形成されて
いるホール１３の内部には、金属膜１５が隙間なく埋め
込まれる。
【００３５】［工程３］（図１（ｃ））
得られた表面をＣＭＰ法により研磨する。これにより、
ホール１３の内部にプラグ１６が形成される。その一
方、アライメントマーク１４をなす凹部の上面には、同
マーク１４の位置を的確に反映した段差１７とその段差
１７がなす窪み５１とが形成される。
ホール１３の内部にプラグ１６が形成される。その一
方、アライメントマーク１４をなす凹部の上面には、同
マーク１４の位置を的確に反映した段差１７とその段差
１７がなす窪み５１とが形成される。
【００３６】［工程４］（図２（ｄ））
配線材料を、その膜厚が窪み５１の開口寸法と比較して
十分小さくなる範囲となるように堆積させて配線層１８
を形成する。これにより、窪み５１の上層には、配線層
１８の形成後もアライメントマーク１４の位置を的確に
反映した窪み５２が残存する。
十分小さくなる範囲となるように堆積させて配線層１８
を形成する。これにより、窪み５１の上層には、配線層
１８の形成後もアライメントマーク１４の位置を的確に
反映した窪み５２が残存する。
【００３７】［工程５］（図２（ｅ））
窪み５２を基準として、リソグラフィ工程により転写す
るマスクパターン１９を位置合わせし、配線層１８をエ
ッチングするためのレジスト２０をパターニングする。
るマスクパターン１９を位置合わせし、配線層１８をエ
ッチングするためのレジスト２０をパターニングする。
【００３８】こうして、絶縁膜１２にエッチング形成さ
れたアライメントマーク１４の位置は、金属膜１５およ
び配線層１８が堆積されたのちにも窪み５１そして窪み
５２の位置に確実に継承される。したがって、配線層１
８が不透明であれ、そのエッチングのためのレジスト２
０が、アライメントマーク１４の位置を反映した窪み５
２に的確に位置合わせされてパターニングされる。
れたアライメントマーク１４の位置は、金属膜１５およ
び配線層１８が堆積されたのちにも窪み５１そして窪み
５２の位置に確実に継承される。したがって、配線層１
８が不透明であれ、そのエッチングのためのレジスト２
０が、アライメントマーク１４の位置を反映した窪み５
２に的確に位置合わせされてパターニングされる。
【００３９】以上説明したように、この第１の実施の形
態にかかる半導体装置の製造方法によれば、以下のよう
な効果を得ることができるようになる。 （１）絶縁膜１２にプラグ１６を形成するにあたって、
エッチング形成された凹部を含む絶縁膜１２の表面に金
属膜１５を堆積させ、この表面をＣＭＰ法にて絶縁膜１
２の上面が露出するまで研磨する。このとき絶縁膜１２
にその膜厚Ｔ１２と等しい深さに形成されたアライメン
トマーク１４をなす凹部には、金属膜１５が絶縁膜１２
の膜厚Ｔ１２に満たない膜厚で積層される。このため、
アライメントマーク１４の位置を反映した窪み５１が確
実に形成されるようになる。
態にかかる半導体装置の製造方法によれば、以下のよう
な効果を得ることができるようになる。 （１）絶縁膜１２にプラグ１６を形成するにあたって、
エッチング形成された凹部を含む絶縁膜１２の表面に金
属膜１５を堆積させ、この表面をＣＭＰ法にて絶縁膜１
２の上面が露出するまで研磨する。このとき絶縁膜１２
にその膜厚Ｔ１２と等しい深さに形成されたアライメン
トマーク１４をなす凹部には、金属膜１５が絶縁膜１２
の膜厚Ｔ１２に満たない膜厚で積層される。このため、
アライメントマーク１４の位置を反映した窪み５１が確
実に形成されるようになる。
【００４０】（２）この窪み５１を位置合わせの基準と
して、さらに上層のパターン形成を的確に行うことがで
きるようになる。 （第２の実施の形態）次に、本発明にかかる半導体装置
の製造方法を具体化した第２の実施の形態について、図
１１と図１２、および図３〜図５を使って説明する。
して、さらに上層のパターン形成を的確に行うことがで
きるようになる。 （第２の実施の形態）次に、本発明にかかる半導体装置
の製造方法を具体化した第２の実施の形態について、図
１１と図１２、および図３〜図５を使って説明する。
【００４１】一般に、絶縁膜のパターンを形成する際に
は、その膜に対するエッチングを完全に行うために、そ
の進行速度のばらつきを吸収して確実にパターニングで
きるようにある程度過剰にエッチングすることがある
（オーバエッチング）。以下に、アライメントマークを
なす凹部の深さがオーバエッチングされて層間絶縁膜の
膜厚を超える場合に、ＣＭＰ法を用いてプラグを形成す
る工程を、図１１および図１２を使って説明する。
は、その膜に対するエッチングを完全に行うために、そ
の進行速度のばらつきを吸収して確実にパターニングで
きるようにある程度過剰にエッチングすることがある
（オーバエッチング）。以下に、アライメントマークを
なす凹部の深さがオーバエッチングされて層間絶縁膜の
膜厚を超える場合に、ＣＭＰ法を用いてプラグを形成す
る工程を、図１１および図１２を使って説明する。
【００４２】このプラグ形成に際しては、まず、図１１
（ａ）に示されるように、下地層１２１の上層に形成さ
れた絶縁膜１２２とその絶縁膜１２２の層内に形成され
た配線との表面に、層間絶縁膜１２４を積層する。その
層間絶縁膜１２４には、エッチングによりホール１２５
とそれとの位置合わせのためのアライメントマーク１２
６とが形成される。層間配線としてのプラグが形成され
るホール１２５の底面には通常、そのプラグと接続され
る配線１２３が設けられている。この場合、配線１２３
はエッチングストッパとして機能するため、層間絶縁膜
１２４がオーバエッチングされるとアライメントマーク
１２６をなす凹部は、層間絶縁膜１２４を超えて絶縁膜
１２２の達してエッチング形成される。
（ａ）に示されるように、下地層１２１の上層に形成さ
れた絶縁膜１２２とその絶縁膜１２２の層内に形成され
た配線との表面に、層間絶縁膜１２４を積層する。その
層間絶縁膜１２４には、エッチングによりホール１２５
とそれとの位置合わせのためのアライメントマーク１２
６とが形成される。層間配線としてのプラグが形成され
るホール１２５の底面には通常、そのプラグと接続され
る配線１２３が設けられている。この場合、配線１２３
はエッチングストッパとして機能するため、層間絶縁膜
１２４がオーバエッチングされるとアライメントマーク
１２６をなす凹部は、層間絶縁膜１２４を超えて絶縁膜
１２２の達してエッチング形成される。
【００４３】こうして得られたホール１２５およびアラ
イメントマーク１２６を含む表面に、図１１（ｂ）に示
されるように、プラグを形成するための金属膜（埋め込
み膜）１２７を堆積させる。
イメントマーク１２６を含む表面に、図１１（ｂ）に示
されるように、プラグを形成するための金属膜（埋め込
み膜）１２７を堆積させる。
【００４４】続いて、金属膜１２７が堆積された表面
を、図１１（ｃ）に示されるように、層間絶縁膜１２４
の上面が露出するまでＣＭＰ法により研磨する。これに
より、ホール１２５に埋め込まれた金属膜１２７が研磨
されてプラグ１２８が形成される。また、オーバエッチ
ングされて形成されたアライメントマーク１２６上に
は、金属膜１２７の堆積とそれに続く研磨によってアラ
イメントマーク１２６の位置を反映した段差１２９が形
成される。
を、図１１（ｃ）に示されるように、層間絶縁膜１２４
の上面が露出するまでＣＭＰ法により研磨する。これに
より、ホール１２５に埋め込まれた金属膜１２７が研磨
されてプラグ１２８が形成される。また、オーバエッチ
ングされて形成されたアライメントマーク１２６上に
は、金属膜１２７の堆積とそれに続く研磨によってアラ
イメントマーク１２６の位置を反映した段差１２９が形
成される。
【００４５】さらに、プラグ１２８の上面と段差１２９
がなす窪み１３０とを含む層間絶縁膜１２４の表面に、
図１２（ａ）に示されるように、プラグ１２８の上層配
線層としてのＡｌ合金膜１３１とハードマスク１３２と
をこの順に堆積させる。これにより、窪み１３０の上面
に窪み１３５が形成される。ハードマスク１３２は、こ
ののちにＡｌ合金膜１３１に対して施されるエッチング
の際に、レジストを補強して配線パターンが腐蝕される
のを防止するために設けられる。
がなす窪み１３０とを含む層間絶縁膜１２４の表面に、
図１２（ａ）に示されるように、プラグ１２８の上層配
線層としてのＡｌ合金膜１３１とハードマスク１３２と
をこの順に堆積させる。これにより、窪み１３０の上面
に窪み１３５が形成される。ハードマスク１３２は、こ
ののちにＡｌ合金膜１３１に対して施されるエッチング
の際に、レジストを補強して配線パターンが腐蝕される
のを防止するために設けられる。
【００４６】こうして得られた表面にレジスト１３３を
堆積させ、この表面に窪み１３５を位置合わせ基準とす
るリソグラフィによって配線パターンを転写し（図１２
（ｂ））、エッチングを施す（図１２（ｃ））。
堆積させ、この表面に窪み１３５を位置合わせ基準とす
るリソグラフィによって配線パターンを転写し（図１２
（ｂ））、エッチングを施す（図１２（ｃ））。
【００４７】ここで、窪み１３０は層間絶縁膜１２４の
表面から深く設けられており、したがって同窪み１３０
の開口面の段差１２９においてはＡｌ合金膜１３１およ
びハードマスク１３２が大きなオーバハング形状をなし
て堆積される。このため、Ａｌ合金膜１３１をオーバエ
ッチングしてもその窪み１３０にエッチング残留物１３
４を残してしまうことがある。
表面から深く設けられており、したがって同窪み１３０
の開口面の段差１２９においてはＡｌ合金膜１３１およ
びハードマスク１３２が大きなオーバハング形状をなし
て堆積される。このため、Ａｌ合金膜１３１をオーバエ
ッチングしてもその窪み１３０にエッチング残留物１３
４を残してしまうことがある。
【００４８】上記のように、エッチング残留物１３４が
表面に異物として残ってしまうと、後続の工程におい
て、同残留物１３４がアライメントマークの位置の正常
な認識を阻害する要因となる。さらに、エッチング残留
物１３４が膜表面に飛散した場合には、その部位におい
て膜の異常成長を発生させるなどの悪影響を及ぼすこと
もある。
表面に異物として残ってしまうと、後続の工程におい
て、同残留物１３４がアライメントマークの位置の正常
な認識を阻害する要因となる。さらに、エッチング残留
物１３４が膜表面に飛散した場合には、その部位におい
て膜の異常成長を発生させるなどの悪影響を及ぼすこと
もある。
【００４９】そこで、この第２の実施の形態において
は、積層膜の位置合わせの際にエッチング残留物に起因
して発生する膜形成への悪影響をも除去するようにして
いる。まず、図３（ａ）に示されるように、下地層２１
の上層に形成された絶縁膜２２とその絶縁膜２２の層内
に形成された配線２３との表面に、有機ＳＯＧ膜からな
る層間絶縁膜２４を積層する。そして、その層間絶縁膜
２４をエッチングして、ホール２５とそのホール２５と
位置合わせをするためのアライメントマーク２６とを形
成する。このアライメントマーク２６の平面形状は矩形
をなしており、またホール２５の底面には配線２３が設
けられている。この配線２３は、層間絶縁膜２４にホー
ル２５とアライメントマーク２６とを形成する際、エッ
チングストッパとして機能する。すなわち、エッチング
を十分施したのちには、図３（ａ）に示されるように、
ホール２５がその深さを確実に層間絶縁膜２４の膜厚と
等しくして形成される一方、アライメントマーク２６を
なす凹部は層間絶縁膜２４がオーバエッチングされて絶
縁膜２２に達してエッチング形成される。
は、積層膜の位置合わせの際にエッチング残留物に起因
して発生する膜形成への悪影響をも除去するようにして
いる。まず、図３（ａ）に示されるように、下地層２１
の上層に形成された絶縁膜２２とその絶縁膜２２の層内
に形成された配線２３との表面に、有機ＳＯＧ膜からな
る層間絶縁膜２４を積層する。そして、その層間絶縁膜
２４をエッチングして、ホール２５とそのホール２５と
位置合わせをするためのアライメントマーク２６とを形
成する。このアライメントマーク２６の平面形状は矩形
をなしており、またホール２５の底面には配線２３が設
けられている。この配線２３は、層間絶縁膜２４にホー
ル２５とアライメントマーク２６とを形成する際、エッ
チングストッパとして機能する。すなわち、エッチング
を十分施したのちには、図３（ａ）に示されるように、
ホール２５がその深さを確実に層間絶縁膜２４の膜厚と
等しくして形成される一方、アライメントマーク２６を
なす凹部は層間絶縁膜２４がオーバエッチングされて絶
縁膜２２に達してエッチング形成される。
【００５０】そして、本実施の形態においては、続いて
行われる金属膜の堆積にあたってその膜厚が以下のよう
に制御される。このホール２５およびアライメントマー
ク２６を含む表面に、ホール２５のバリア膜として窒化
チタン（ＴｉＮ）を「１０ｎｍ」成膜する（図示略）。
続いて、その表面に金属膜２７としてタングステン
（Ｗ）をその膜厚の成長を監視しつつ、ＣＶＤ法により
「０．５μｍ」堆積させる（図３（ｂ））。ここで、金
属膜２７の堆積にあたっては、この膜厚Ｔ２７を次の条
件を満たすように設定する。
行われる金属膜の堆積にあたってその膜厚が以下のよう
に制御される。このホール２５およびアライメントマー
ク２６を含む表面に、ホール２５のバリア膜として窒化
チタン（ＴｉＮ）を「１０ｎｍ」成膜する（図示略）。
続いて、その表面に金属膜２７としてタングステン
（Ｗ）をその膜厚の成長を監視しつつ、ＣＶＤ法により
「０．５μｍ」堆積させる（図３（ｂ））。ここで、金
属膜２７の堆積にあたっては、この膜厚Ｔ２７を次の条
件を満たすように設定する。
【００５１】（イ）矩形をなすアライメントマーク２６
の短辺寸法Ｗｂの半分未満とする。 （ロ）アライメントマーク２６をなす凹部の深さＤ１か
ら「０．１μｍ〜０．５μｍ」減じた範囲とする。
の短辺寸法Ｗｂの半分未満とする。 （ロ）アライメントマーク２６をなす凹部の深さＤ１か
ら「０．１μｍ〜０．５μｍ」減じた範囲とする。
【００５２】すなわち金属膜２７の膜厚Ｔ２７が
Ｔ２７ ≦ （１／２）Ｗｂ
かつ（Ｄ１ − ０．５μｍ） ≦ Ｔ２７ ≦ （Ｄ
１ − ０．１μｍ） の範囲となるように、その膜成長を制御する。
１ − ０．１μｍ） の範囲となるように、その膜成長を制御する。
【００５３】続いて、この金属膜２７が堆積された表面
を、層間絶縁膜２４の上面が露出するまでＣＭＰ法によ
り研磨する（図３（ｃ））。こうして、層間絶縁膜２４
の膜内にプラグ２８が形成され、また、アライメントマ
ーク２６上にはその位置を反映した段差２９が形成され
る。
を、層間絶縁膜２４の上面が露出するまでＣＭＰ法によ
り研磨する（図３（ｃ））。こうして、層間絶縁膜２４
の膜内にプラグ２８が形成され、また、アライメントマ
ーク２６上にはその位置を反映した段差２９が形成され
る。
【００５４】ここで、上記（イ）は、アライメントマー
ク２６に金属膜２７が埋め込まれて研磨されたのちに
も、同マーク２６をなす凹部の側壁からの同膜２７の成
長により、その開口部が塞がれてしまうのを防止する条
件である。また、上記（ロ）は、上記研磨後に金属膜２
７の段差２９がなす窪み３０の深さＤ２（すなわち（Ｄ
１−Ｔ２７））が「０．１μｍ〜０．５μｍ」の範囲に
形成するための条件である。本実施の形態においては、
アライメントマーク２６の短辺寸法Ｗｂは深さＤ１と比
較して十分大きく設定されているため、以後は上記条件
（ロ）に着目して説明する。
ク２６に金属膜２７が埋め込まれて研磨されたのちに
も、同マーク２６をなす凹部の側壁からの同膜２７の成
長により、その開口部が塞がれてしまうのを防止する条
件である。また、上記（ロ）は、上記研磨後に金属膜２
７の段差２９がなす窪み３０の深さＤ２（すなわち（Ｄ
１−Ｔ２７））が「０．１μｍ〜０．５μｍ」の範囲に
形成するための条件である。本実施の形態においては、
アライメントマーク２６の短辺寸法Ｗｂは深さＤ１と比
較して十分大きく設定されているため、以後は上記条件
（ロ）に着目して説明する。
【００５５】続いて、上記プラグ２８の上面と段差２９
がなす窪み３０とを含む層間絶縁膜２４の表面に、図４
（ａ）に示されるように、プラグ２８の上層配線層を堆
積させる。まず、この配線材料としてＡｌ合金をスパッ
タ法にて堆積させてＡｌ合金膜３１を形成し、さらにそ
の上層にＡｌ合金膜３１のエッチングに対するハードマ
スク３２を形成する。このとき形成される各膜の膜厚
は、Ａｌ合金膜３１が「０．４μｍ」であり、ハードマ
スク３２が「０．０５μｍ」である。これらの膜の堆積
に際しても、窪み３０の開口寸法Ｗｂはその深さＤ２と
比較して十分大きいため、これらＡｌ合金膜３１および
ハードマスクが堆積されたのちにも、アライメントマー
ク２６の上面には窪み３０の位置を反映した窪み３５が
形成される。
がなす窪み３０とを含む層間絶縁膜２４の表面に、図４
（ａ）に示されるように、プラグ２８の上層配線層を堆
積させる。まず、この配線材料としてＡｌ合金をスパッ
タ法にて堆積させてＡｌ合金膜３１を形成し、さらにそ
の上層にＡｌ合金膜３１のエッチングに対するハードマ
スク３２を形成する。このとき形成される各膜の膜厚
は、Ａｌ合金膜３１が「０．４μｍ」であり、ハードマ
スク３２が「０．０５μｍ」である。これらの膜の堆積
に際しても、窪み３０の開口寸法Ｗｂはその深さＤ２と
比較して十分大きいため、これらＡｌ合金膜３１および
ハードマスクが堆積されたのちにも、アライメントマー
ク２６の上面には窪み３０の位置を反映した窪み３５が
形成される。
【００５６】こうして形成された窪み３５を含むハード
マスク３２の表面にレジスト３３を堆積させ、その窪み
３５を位置合わせ基準とするリソグラフィによって配線
パターンを転写する。（図４（ｂ））。
マスク３２の表面にレジスト３３を堆積させ、その窪み
３５を位置合わせ基準とするリソグラフィによって配線
パターンを転写する。（図４（ｂ））。
【００５７】そして、このレジスト３３がパターニング
されたＡｌ合金膜３１をハードマスク３２ともどもエッ
チングし、そののちにレジストを除去することにより、
層間配線であるプラグ２８に的確に位置合わせされた配
線パターン３６が形成される（図４（ｃ））。
されたＡｌ合金膜３１をハードマスク３２ともどもエッ
チングし、そののちにレジストを除去することにより、
層間配線であるプラグ２８に的確に位置合わせされた配
線パターン３６が形成される（図４（ｃ））。
【００５８】ここで、窪み３０の深さＤ２を変化させた
ときに、レジスト３３をパターニング形成するリソグラ
フィ工程時の位置合わせ用窪み３０が認識できるか否
か、また、Ａｌ合金膜３１のエッチング後に窪み３０に
エッチング残留物が残存するか否か、の２点について発
明者らが実験した結果を図５に示す。
ときに、レジスト３３をパターニング形成するリソグラ
フィ工程時の位置合わせ用窪み３０が認識できるか否
か、また、Ａｌ合金膜３１のエッチング後に窪み３０に
エッチング残留物が残存するか否か、の２点について発
明者らが実験した結果を図５に示す。
【００５９】図５に示されるように、窪み３０の深さＤ
２が、「０．１μｍ」未満では窪み３０の認識をするこ
とができず、また「０．５μｍ」を超える値では窪み３
０内に堆積されたＡｌ合金膜３１およびハードマスク３
２を除去しきれずエッチング残留物を残存させてしまう
ことがわかる。
２が、「０．１μｍ」未満では窪み３０の認識をするこ
とができず、また「０．５μｍ」を超える値では窪み３
０内に堆積されたＡｌ合金膜３１およびハードマスク３
２を除去しきれずエッチング残留物を残存させてしまう
ことがわかる。
【００６０】この第２の実施の形態においては、窪み３
０の深さＤ２が「０．１μｍ〜０．５μｍ」の範囲内に
形成されるように、金属膜２７の膜厚を制御して堆積さ
せている。このため、Ａｌ合金膜３１をエッチングする
ためのレジスト３３が、窪み３５すなわちアライメント
マーク２６に的確に位置合わせされてパターニングされ
るとともに、窪み３０にエッチング残留物を残存させる
ことなく同エッチングを完了させることができる。
０の深さＤ２が「０．１μｍ〜０．５μｍ」の範囲内に
形成されるように、金属膜２７の膜厚を制御して堆積さ
せている。このため、Ａｌ合金膜３１をエッチングする
ためのレジスト３３が、窪み３５すなわちアライメント
マーク２６に的確に位置合わせされてパターニングされ
るとともに、窪み３０にエッチング残留物を残存させる
ことなく同エッチングを完了させることができる。
【００６１】以上説明したように、この第２の実施の形
態にかかる半導体装置の製造方法によれば、先の第１の
実施の形態にて得られる効果に加えて、以下のような効
果を得ることができるようになる。
態にかかる半導体装置の製造方法によれば、先の第１の
実施の形態にて得られる効果に加えて、以下のような効
果を得ることができるようになる。
【００６２】（３）金属膜２７の堆積膜厚Ｔ２７が、ア
ライメントマーク２６がなす凹部の深さＤ１から「０．
１μｍ〜０．５μｍ」を減じた値の範囲となるように堆
積される。このため金属膜２７を層間絶縁膜２４の上面
が露出するまで研磨したのちには、アライメントマーク
２６の内部に金属膜２７の堆積形状に沿って窪み３０が
形成される。そして、この窪み３０はアライメントマー
ク２６の位置を反映して形成され、その深さＤ２の値の
範囲は「０．１μｍ〜０．５μｍ」に調整される。
ライメントマーク２６がなす凹部の深さＤ１から「０．
１μｍ〜０．５μｍ」を減じた値の範囲となるように堆
積される。このため金属膜２７を層間絶縁膜２４の上面
が露出するまで研磨したのちには、アライメントマーク
２６の内部に金属膜２７の堆積形状に沿って窪み３０が
形成される。そして、この窪み３０はアライメントマー
ク２６の位置を反映して形成され、その深さＤ２の値の
範囲は「０．１μｍ〜０．５μｍ」に調整される。
【００６３】（４）上記深さＤ２の範囲で形成された窪
み３０は、プラグ２８を含む層間絶縁膜２４の上層にＡ
ｌ合金膜３１およびハードマスク３２が堆積されたのち
には、アライメントマーク２６の位置情報を窪み３５に
継承する。そして、窪み３５は、Ａｌ合金膜３１のエッ
チング用のレジスト３３をパターニング形成するための
位置合わせ基準としてそのリソグラフィ工程時に確実に
認識できるようになる。さらに、この窪み３０の上層に
堆積されていたＡｌ合金膜３１およびハードマスク３２
は、同窪み３０内に残留物を残すことなくエッチング除
去される。このため、形成した配線パターン３６のさら
に上層に、この窪み３０を位置合わせ基準として的確な
パターン形成をすることができるようになる。このよう
に、窪み３０内にエッチング残留物が残らないため、さ
らにその上層に膜を形成する際に、その残留物に起因す
る膜の異常成長の発生を防止することができるようにも
なる。
み３０は、プラグ２８を含む層間絶縁膜２４の上層にＡ
ｌ合金膜３１およびハードマスク３２が堆積されたのち
には、アライメントマーク２６の位置情報を窪み３５に
継承する。そして、窪み３５は、Ａｌ合金膜３１のエッ
チング用のレジスト３３をパターニング形成するための
位置合わせ基準としてそのリソグラフィ工程時に確実に
認識できるようになる。さらに、この窪み３０の上層に
堆積されていたＡｌ合金膜３１およびハードマスク３２
は、同窪み３０内に残留物を残すことなくエッチング除
去される。このため、形成した配線パターン３６のさら
に上層に、この窪み３０を位置合わせ基準として的確な
パターン形成をすることができるようになる。このよう
に、窪み３０内にエッチング残留物が残らないため、さ
らにその上層に膜を形成する際に、その残留物に起因す
る膜の異常成長の発生を防止することができるようにも
なる。
【００６４】なお、上記各実施の形態は以下のように変
更して実施してもよい。 ・上記第１の実施の形態においては、アライメントマー
ク１４が素子１０の形成面であるシリコン基板１１の上
層の絶縁膜１２に、同膜１２の膜厚Ｔ１２に等しい深さ
をなす凹部として形成されて、その素子１０との接続の
ためのホール１３を形成する場合について例示したが、
必ずしもこの構成に限定されるものではない。本実施の
形態に例示した絶縁膜１２は、さらに上層の膜を下地層
として形成された層間絶縁膜であってもよい。
更して実施してもよい。 ・上記第１の実施の形態においては、アライメントマー
ク１４が素子１０の形成面であるシリコン基板１１の上
層の絶縁膜１２に、同膜１２の膜厚Ｔ１２に等しい深さ
をなす凹部として形成されて、その素子１０との接続の
ためのホール１３を形成する場合について例示したが、
必ずしもこの構成に限定されるものではない。本実施の
形態に例示した絶縁膜１２は、さらに上層の膜を下地層
として形成された層間絶縁膜であってもよい。
【００６５】・上記第１の実施の形態においては、シリ
コン基板上に形成されている素子がＭＯＳＦＥＴである
場合について説明したが、バイポーラトランジスタなど
他の素子であってもよい。
コン基板上に形成されている素子がＭＯＳＦＥＴである
場合について説明したが、バイポーラトランジスタなど
他の素子であってもよい。
【００６６】・上記第２の実施の形態においては、金属
膜２７の堆積に先立って窒化チタン（ＴｉＮ）からなる
バリア膜を成膜する場合について例示したが、このバリ
ア膜の成膜は必ずしも必要でない。またバリア膜は、採
用する金属膜の材料に応じて適宜変更して成膜してもよ
い。
膜２７の堆積に先立って窒化チタン（ＴｉＮ）からなる
バリア膜を成膜する場合について例示したが、このバリ
ア膜の成膜は必ずしも必要でない。またバリア膜は、採
用する金属膜の材料に応じて適宜変更して成膜してもよ
い。
【００６７】・上記第２の実施の形態においては、金属
膜（埋め込み膜）２７としてタングステン（Ｗ）をＣＶ
Ｄ法により堆積させる場合について例示したが、他の金
属を他の方法で堆積させてもよい。たとえば、配線材料
として銅（Ｃｕ）を電解メッキ法または無電解メッキ法
により金属膜として堆積させてもよい。また、導電性の
配線材料であれば金属でなくてもよい。これら埋め込み
膜は、要は、堆積する膜の膜厚を表面に対して一様に成
長させることができる配線材料を使用して、その堆積膜
厚を精度よく制御することができる成膜方法により形成
されさえすればよい。こうした埋め込み膜の配線材料と
しては、たとえば、タングステン（Ｗ）、銅（Ｃｕ）、
アルミニウム（Ａｌ）、チタン（Ｔｉ）、タンタル（Ｔ
ａ）、シリコン（Ｓｉ）、およびこれらの少なくとも１
つを含有する合金、のうちのいずれかを含んでいるもの
などが挙げられる。
膜（埋め込み膜）２７としてタングステン（Ｗ）をＣＶ
Ｄ法により堆積させる場合について例示したが、他の金
属を他の方法で堆積させてもよい。たとえば、配線材料
として銅（Ｃｕ）を電解メッキ法または無電解メッキ法
により金属膜として堆積させてもよい。また、導電性の
配線材料であれば金属でなくてもよい。これら埋め込み
膜は、要は、堆積する膜の膜厚を表面に対して一様に成
長させることができる配線材料を使用して、その堆積膜
厚を精度よく制御することができる成膜方法により形成
されさえすればよい。こうした埋め込み膜の配線材料と
しては、たとえば、タングステン（Ｗ）、銅（Ｃｕ）、
アルミニウム（Ａｌ）、チタン（Ｔｉ）、タンタル（Ｔ
ａ）、シリコン（Ｓｉ）、およびこれらの少なくとも１
つを含有する合金、のうちのいずれかを含んでいるもの
などが挙げられる。
【００６８】・上記第２の実施の形態において例示した
各層の成膜膜厚は、上記に例示した値に限定されるもの
ではなく、上記条件（イ）および（ロ）を満たす範囲で
任意に設定することができる。
各層の成膜膜厚は、上記に例示した値に限定されるもの
ではなく、上記条件（イ）および（ロ）を満たす範囲で
任意に設定することができる。
【００６９】・上記第２の実施の形態においては、アラ
イメントマーク２６をなす凹部の深さＤ１の値が、オー
バエッチングにより層間絶縁膜２４の膜厚よりも大きい
場合について例示したが、必ずしもこの構成に限定され
るものではない。たとえば、アライメントマーク２６ａ
がエッチング形成される層間絶縁膜２４の下層の絶縁膜
２２ａに、先の図３および図４にて説明した工程に対応
して図６および図７に示すように、エッチングストッパ
を設けてもよい。このエッチングストッパは、たとえ
ば、配線２３ａのパターン形成と同時に、アライメント
マーク２６ａの形成位置に対応して同配線金属によるス
トッパパターン４１を形成しておくことにより、これを
配設することができる（図６（ａ））。続いて、金属膜
２７ａの堆積は、これの堆積膜厚Ｔ２７ａを、層間絶縁
膜２４の膜厚Ｔ２４から「０．１μｍ〜０．５μｍ」減
じた値の範囲となるように制御して行う（図６
（ｂ））。そして、ＣＭＰ法を用いた表面の研磨によっ
て、アライメントマーク２６ａの上層に形成される窪み
３０ａの深さＤ３は「０．１μｍ〜０．５μｍ」の範囲
に形成される（図６（ｃ））。したがって、先の図４に
おいて説明した工程と同様にして、さらにこの上層に窪
み３０ａを位置合わせの基準とする的確なパターン形成
が、異物を残すことなくできるようになる（図７（ａ）
〜（ｃ））。すなわち、このような構成にすることによ
り、アライメントマーク２６ａをなす凹部の深さの値
を、層間絶縁膜２４に対してオーバエッチングを施して
もそのエッチング度合いによらず確実に層間絶縁膜２４
の膜厚Ｔ２４と等しく形成することができる。このた
め、層間絶縁膜と金属膜との膜厚のみによって決まるよ
り簡潔な条件設定により窪み３０ａが好適に形成され、
それによってアライメントマーク２６ａによる位置合わ
せをより確実に行うことができるようになる。さらに、
ストッパパターン４１は、必ずしも配線２３ａと同時に
形成する必要はない。また、その形成にあたっては、配
線２３ａと同じ金属でなくてもよいし、絶縁膜２２ａの
膜厚と同じ膜厚に形成する必要もない。要は、ストッパ
パターン４１が層間絶縁膜２４のオーバエッチングに対
してエッチングストッパとして機能し、アライメントマ
ーク２６ａをなす凹部が的確な深さで得られ、そしてＣ
ＭＰ法による金属膜２７ａの研磨ののちに窪み３０ａの
深さＤ３が「０．１μｍ〜０．５μｍ」の範囲に形成さ
れさえすればよい。
イメントマーク２６をなす凹部の深さＤ１の値が、オー
バエッチングにより層間絶縁膜２４の膜厚よりも大きい
場合について例示したが、必ずしもこの構成に限定され
るものではない。たとえば、アライメントマーク２６ａ
がエッチング形成される層間絶縁膜２４の下層の絶縁膜
２２ａに、先の図３および図４にて説明した工程に対応
して図６および図７に示すように、エッチングストッパ
を設けてもよい。このエッチングストッパは、たとえ
ば、配線２３ａのパターン形成と同時に、アライメント
マーク２６ａの形成位置に対応して同配線金属によるス
トッパパターン４１を形成しておくことにより、これを
配設することができる（図６（ａ））。続いて、金属膜
２７ａの堆積は、これの堆積膜厚Ｔ２７ａを、層間絶縁
膜２４の膜厚Ｔ２４から「０．１μｍ〜０．５μｍ」減
じた値の範囲となるように制御して行う（図６
（ｂ））。そして、ＣＭＰ法を用いた表面の研磨によっ
て、アライメントマーク２６ａの上層に形成される窪み
３０ａの深さＤ３は「０．１μｍ〜０．５μｍ」の範囲
に形成される（図６（ｃ））。したがって、先の図４に
おいて説明した工程と同様にして、さらにこの上層に窪
み３０ａを位置合わせの基準とする的確なパターン形成
が、異物を残すことなくできるようになる（図７（ａ）
〜（ｃ））。すなわち、このような構成にすることによ
り、アライメントマーク２６ａをなす凹部の深さの値
を、層間絶縁膜２４に対してオーバエッチングを施して
もそのエッチング度合いによらず確実に層間絶縁膜２４
の膜厚Ｔ２４と等しく形成することができる。このた
め、層間絶縁膜と金属膜との膜厚のみによって決まるよ
り簡潔な条件設定により窪み３０ａが好適に形成され、
それによってアライメントマーク２６ａによる位置合わ
せをより確実に行うことができるようになる。さらに、
ストッパパターン４１は、必ずしも配線２３ａと同時に
形成する必要はない。また、その形成にあたっては、配
線２３ａと同じ金属でなくてもよいし、絶縁膜２２ａの
膜厚と同じ膜厚に形成する必要もない。要は、ストッパ
パターン４１が層間絶縁膜２４のオーバエッチングに対
してエッチングストッパとして機能し、アライメントマ
ーク２６ａをなす凹部が的確な深さで得られ、そしてＣ
ＭＰ法による金属膜２７ａの研磨ののちに窪み３０ａの
深さＤ３が「０．１μｍ〜０．５μｍ」の範囲に形成さ
れさえすればよい。
【００７０】・上記各実施の形態において説明したアラ
イメントマークの平面形状は矩形である必要はない。位
置合わせの基準として認識可能であればどのような形状
であってもよい。
イメントマークの平面形状は矩形である必要はない。位
置合わせの基準として認識可能であればどのような形状
であってもよい。
【００７１】・上記各実施の形態においては、アライメ
ントマークをエッチング形成する絶縁膜が有機ＳＯＧ膜
を有して構成されている場合について例示したが、他の
絶縁膜、たとえば無機ＳＯＧ膜などであってもよい。
ントマークをエッチング形成する絶縁膜が有機ＳＯＧ膜
を有して構成されている場合について例示したが、他の
絶縁膜、たとえば無機ＳＯＧ膜などであってもよい。
【００７２】・上記各実施の形態においては、埋め込み
配線として絶縁膜内にプラグを形成する場合について例
示したが、上記アライメントマークの形成方法の適用は
必ずしもこのプラグによる配線のみに限定されるもので
はない。たとえば、上記プラグの形成に代えて、埋め込
み配線としてＣｕなどによる絶縁膜内のダマシン配線の
形成に適用してもよい。
配線として絶縁膜内にプラグを形成する場合について例
示したが、上記アライメントマークの形成方法の適用は
必ずしもこのプラグによる配線のみに限定されるもので
はない。たとえば、上記プラグの形成に代えて、埋め込
み配線としてＣｕなどによる絶縁膜内のダマシン配線の
形成に適用してもよい。
【００７３】・上記各実施の形態においては、埋め込み
膜の堆積あるいは研磨に先立ってその表面からホウ素な
どをイオン注入してもよい。このイオン注入により、埋
め込み膜と絶縁膜との界面の密着強度の強化や有機ＳＯ
Ｇ膜などが含有する水分等の低減を図ることができる。
これらの効果は、半導体装置としての製造性、信頼性の
向上や、配線間容量の低減による性能の向上に寄与す
る。また、こののちにさらにこの基板に熱処理を加える
ことにより、埋め込み膜の再結晶化を促進させて、配線
の信頼性を向上させることができるようになる。
膜の堆積あるいは研磨に先立ってその表面からホウ素な
どをイオン注入してもよい。このイオン注入により、埋
め込み膜と絶縁膜との界面の密着強度の強化や有機ＳＯ
Ｇ膜などが含有する水分等の低減を図ることができる。
これらの効果は、半導体装置としての製造性、信頼性の
向上や、配線間容量の低減による性能の向上に寄与す
る。また、こののちにさらにこの基板に熱処理を加える
ことにより、埋め込み膜の再結晶化を促進させて、配線
の信頼性を向上させることができるようになる。
【００７４】・上記各実施の形態においては、半導体基
板としてシリコン基板を使用した場合について例示した
が、半導体装置を形成することができるどのような半導
体基板であってもよい。
板としてシリコン基板を使用した場合について例示した
が、半導体装置を形成することができるどのような半導
体基板であってもよい。
【００７５】このほか、上記各実施の形態およびその変
形例から把握することができる技術思想としては以下の
ものがある。 （１）前記請求項１〜９のいずれかに記載の半導体装置
の製造方法において、前記埋め込み膜の堆積に先立って
前記絶縁膜の少なくとも一部にイオン注入を行うことを
特徴とする半導体装置の製造方法。
形例から把握することができる技術思想としては以下の
ものがある。 （１）前記請求項１〜９のいずれかに記載の半導体装置
の製造方法において、前記埋め込み膜の堆積に先立って
前記絶縁膜の少なくとも一部にイオン注入を行うことを
特徴とする半導体装置の製造方法。
【００７６】（２）前記埋め込み膜としてタングステン
（Ｗ）が用いられ、その堆積がＣＶＤ法により行われる
前記請求項１〜９および上記（１）のいずれかに記載の
半導体装置の製造方法。
（Ｗ）が用いられ、その堆積がＣＶＤ法により行われる
前記請求項１〜９および上記（１）のいずれかに記載の
半導体装置の製造方法。
【００７７】（３）前記埋め込み膜として銅（Ｃｕ）が
用いられ、その堆積が電解メッキ法および無電解メッキ
法のいずれかにより行われる前記請求項１〜９および上
記（１）および（２）のいずれかに記載の半導体装置の
製造方法。
用いられ、その堆積が電解メッキ法および無電解メッキ
法のいずれかにより行われる前記請求項１〜９および上
記（１）および（２）のいずれかに記載の半導体装置の
製造方法。
【図１】本発明にかかる半導体装置の製造方法の第１の
実施の形態について、絶縁膜に形成したアライメントマ
ークを位置合わせ基準としてプラグを形成する過程の例
を示す断面図。
実施の形態について、絶縁膜に形成したアライメントマ
ークを位置合わせ基準としてプラグを形成する過程の例
を示す断面図。
【図２】同第１の実施の形態について、配線層をパター
ニングする過程の例を示す断面図。
ニングする過程の例を示す断面図。
【図３】本発明にかかる半導体装置の製造方法の第２の
実施の形態について、絶縁膜に形成したアライメントマ
ークを位置合わせ基準としてプラグを形成する過程の例
を示す断面図。
実施の形態について、絶縁膜に形成したアライメントマ
ークを位置合わせ基準としてプラグを形成する過程の例
を示す断面図。
【図４】同第２の実施の形態について、配線層をパター
ニングする過程の例を示す断面図。
ニングする過程の例を示す断面図。
【図５】同第２の実施の形態について、異物を残すこと
なくアライメントマークを的確に認識するための条件の
実験結果を示す図。
なくアライメントマークを的確に認識するための条件の
実験結果を示す図。
【図６】同第２の実施の形態の変形例について、絶縁膜
に形成したアライメントマークを位置合わせ基準として
プラグを形成する過程の例を示す断面図。
に形成したアライメントマークを位置合わせ基準として
プラグを形成する過程の例を示す断面図。
【図７】同第２の実施の形態の変形例について、配線層
をパターニングする過程の例を示す断面図。
をパターニングする過程の例を示す断面図。
【図８】一般のリソグラフィ工程およびエッチング工程
の手順例を示す図。
の手順例を示す図。
【図９】従来の半導体装置の製造方法について、絶縁膜
に形成したアライメントマークを位置合わせ基準として
プラグを形成する過程の例を示す断面図。
に形成したアライメントマークを位置合わせ基準として
プラグを形成する過程の例を示す断面図。
【図１０】従来の半導体装置の製造方法について、配線
層をパターニングする過程の例を示す断面図。
層をパターニングする過程の例を示す断面図。
【図１１】従来の半導体装置の製造方法について、絶縁
膜に形成したアライメントマークを位置合わせ基準とし
てプラグを形成する過程の例を示す断面図。
膜に形成したアライメントマークを位置合わせ基準とし
てプラグを形成する過程の例を示す断面図。
【図１２】従来の半導体装置の製造方法について、配線
層をパターニングする過程の例を示す断面図。
層をパターニングする過程の例を示す断面図。
１０…素子、１１…シリコン基板、１２…絶縁膜、１３
…ホール、１４…アライメントマーク、１５…金属膜、
１６…プラグ、１７…段差、１８…配線層、１９…マス
クパターン、２０…レジスト、２１…下地層、２２、２
２ａ…絶縁膜、２３、２３ａ…配線、２４…層間絶縁
膜、２５…ホール、２６、２６ａ…アライメントマー
ク、２７、２７ａ…金属膜、２８…プラグ、２９…段
差、３１…Ａｌ合金膜、３２…ハードマスク、３３…レ
ジスト、３６…配線パターン、４１…ストッパパター
ン、１３４…エッチング残留物。
…ホール、１４…アライメントマーク、１５…金属膜、
１６…プラグ、１７…段差、１８…配線層、１９…マス
クパターン、２０…レジスト、２１…下地層、２２、２
２ａ…絶縁膜、２３、２３ａ…配線、２４…層間絶縁
膜、２５…ホール、２６、２６ａ…アライメントマー
ク、２７、２７ａ…金属膜、２８…プラグ、２９…段
差、３１…Ａｌ合金膜、３２…ハードマスク、３３…レ
ジスト、３６…配線パターン、４１…ストッパパター
ン、１３４…エッチング残留物。
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フロントページの続き
Ｆターム(参考） 5F033 HH09 JJ03 JJ08 JJ09 JJ11
JJ12 JJ18 JJ19 JJ21 JJ22
JJ33 KK07 MM01 MM05 NN06
NN07 PP06 PP15 PP27 PP28
QQ00 QQ08 QQ09 QQ10 QQ24
QQ27 QQ28 QQ37 QQ48 QQ60
QQ65 QQ73 RR09 RR25 WW01
XX14 XX15 XX24 XX35
5F046 AA20 EA12 EA15 EA18 EA22
EA23 EB01 EB05
Claims (9)
- 【請求項１】半導体基板上方に絶縁膜を堆積して、その
絶縁膜に埋め込み配線用凹部と位置合わせのためのアラ
イメントマーク用凹部とをエッチング形成するととも
に、これらエッチング形成した凹部を含む前記絶縁膜の
表面に前記埋め込み配線とする埋め込み膜を堆積し、そ
の堆積した埋め込み膜の表面を前記絶縁膜の上面が露出
するまで化学機械研磨により平坦化することによって、
アライメントマークともども、前記埋め込み配線用凹部
に前記埋め込み膜を選択的に形成する半導体装置の製造
方法において、 前記埋め込み膜の堆積に際し、その膜厚を、前記エッチ
ング形成したアライメントマーク用凹部の深さ未満でか
つ、同アライメントマーク用凹部の最小開口距離の半分
未満の値に制御することを特徴とする半導体装置の製造
方法。 - 【請求項２】半導体基板上方に絶縁膜を堆積して、その
絶縁膜に埋め込み配線用凹部と位置合わせのためのアラ
イメントマーク用凹部とをエッチング形成するととも
に、これらエッチング形成した凹部を含む前記絶縁膜の
表面に前記埋め込み配線とする埋め込み膜を堆積し、そ
の堆積した埋め込み膜の表面を前記絶縁膜の上面が露出
するまで化学機械研磨により平坦化することによって、
アライメントマークともども、前記埋め込み配線用凹部
に前記埋め込み膜を選択的に形成する半導体装置の製造
方法において、 前記アライメントマーク用凹部をその深さが前記絶縁膜
の膜厚に等しくなるように形成するとともに、前記埋め
込み膜の堆積に際し、その膜厚を、前記絶縁膜の膜厚未
満でかつ、前記アライメントマーク用凹部の最小開口距
離の半分未満の値に制御することを特徴とする半導体装
置の製造方法。 - 【請求項３】請求項２に記載の半導体装置の製造方法に
おいて、 前記絶縁膜の堆積形成に先立ち、少なくとも前記アライ
メントマーク用凹部の形成位置下方にエッチングストッ
パ膜を設けることを特徴とする半導体装置の製造方法。 - 【請求項４】前記化学機械研磨による平坦化ののち、そ
の平坦化した面と前記アライメントマーク用凹部に残存
する埋め込み膜の表面との段差が０．１μｍ以上となる
ように前記埋め込み膜の堆積膜厚が制御される請求項１
〜３のいずれかに記載の半導体装置の製造方法。 - 【請求項５】請求項１〜４のいずれかに記載の半導体装
置の製造方法において、 前記化学機械研磨による平坦化ののちに、前記埋め込み
膜の残存する前記アライメントマーク用凹部も含めてそ
の平坦化した面に、前記埋め込み配線用凹部に選択的に
形成された埋め込み膜と電気的に導通される配線材料を
堆積する工程と、その堆積した配線層の表面にハードマ
スクを施したのち、これに前記アライメントマーク用凹
部に残る段差をアライメントマークとしたリソグラフィ
によって配線パターンを転写する工程と、前記配線層の
該転写された配線パターン以外の部分をエッチング除去
する工程とをさらに備え、前記配線材料の堆積以前にお
ける前記平坦化した面と前記アライメントマーク用凹部
に残存する埋め込み膜の表面との段差が、前記配線層に
対するエッチング除去工程の後、同段差部に配線材料が
残存しない値となるように前記埋め込み膜の堆積膜厚が
制御されることを特徴とする半導体装置の製造方法。 - 【請求項６】前記化学機械研磨による平坦化ののち、そ
の平坦化した面と前記アライメントマーク用凹部に残存
する埋め込み膜の表面との段差が０．５μｍ以下となる
ように前記埋め込み膜の堆積膜厚が制御される請求項５
に記載の半導体装置の製造方法。 - 【請求項７】前記配線層として、アルミニウム（Ａｌ）
が含まれる材料を用いる請求項５または６に記載の半導
体装置の製造方法。 - 【請求項８】前記絶縁膜として積層膜を用い、その積層
構造の少なくとも一部に有機ＳＯＧ膜を含ませる請求項
１〜７のいずれかに記載の半導体装置の製造方法。 - 【請求項９】前記埋め込み膜として、タングステン
（Ｗ）、銅（Ｃｕ）、アルミニウム（Ａｌ）、チタン
（Ｔｉ）、タンタル（Ｔａ）、シリコン（Ｓｉ）、およ
びこれらの少なくとも１つを含有する合金、のうちのい
ずれかが含まれる材料を用いる請求項１〜８のいずれか
に記載の半導体装置の製造方法。
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