JP3604487B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法 Download PDFInfo
- Publication number
- JP3604487B2 JP3604487B2 JP02919196A JP2919196A JP3604487B2 JP 3604487 B2 JP3604487 B2 JP 3604487B2 JP 02919196 A JP02919196 A JP 02919196A JP 2919196 A JP2919196 A JP 2919196A JP 3604487 B2 JP3604487 B2 JP 3604487B2
- Authority
- JP
- Japan
- Prior art keywords
- film
- groove
- forming
- hole
- semiconductor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Landscapes
- Mechanical Treatment Of Semiconductor (AREA)
- Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
- Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
- Electrodes Of Semiconductors (AREA)
- Element Separation (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は、半導体装置の製造方法に関するものである。
【０００２】
【従来の技術】
半導体装置の高密度化・微細化に伴い、トレンチ分離の平坦化や層間絶縁膜の平坦化に、完全平坦化が実現できる化学機械研磨法（ＣＭＰ法）が適用されつつある。
【０００３】
以下、ＣＭＰ法を適用した従来例のトレンチ分離形成法を、図８に基づいて説明する。
【０００４】
先ず、図８（Ａ）に示されるように、半導体基板としてのシリコン基板１０上に、熱酸化膜２１、窒化珪素膜２５を堆積し、レジストパターン３５０を形成する。ここで、窒化珪素膜２５は、ＣＭＰ研磨による研磨停止膜として機能する。
【０００５】
次に、図８（Ｂ）に示されるように、ドライエッチング法によりトレンチ分離用溝５０を形成するとともに、同時に半導体マスクの位置合わせ用の合せキー用溝４５０を形成する。
【０００６】
さらに、図８（Ｃ）に示されるように、トレンチ分離用溝５０を絶縁膜で埋め込むために、酸化珪素膜６０を形成する。
【０００７】
次に、図８（Ｄ）に示されるように、窒化珪素膜２５が露出するまでＣＭＰ技術を用いて酸化珪素膜６０を研磨する。この時、窒化珪素膜２５が研磨停止膜となっているために、必要以上に研磨が進むことはない。
【０００８】
次に、図８（Ｅ）に示されるように、窒化珪素膜２５および熱酸化膜２１を除去し、この時点でシリコン基板１０の表面は完全平坦化することができる。
【０００９】
さらに、図８（Ｆ）に示されるように、ゲート電極形成のために、ゲート酸化膜７０、ポリシリコン７１およびタングステンシリサイド７２を形成する。
【００１０】
【発明が解決しようとする課題】
通常、半導体基板上に形成されたパターンに、半導体マスクを位置合わせする場合には、マスク合わせ用に形成された特殊なパターンを光などを用いて走査し、表面の凹凸を感知して半導体マスクの位置合せを行っている。しかしながら、上述の従来例のようにトレンチ分離の平坦化を行った場合には、図８（Ｆ）において、表面が完全平坦化されているために表面の凹凸を捕らえることができず、半導体マスクを位置合わせすることができない。
【００１１】
このような問題を解決するために、半導体基板表面の膜が光を透過する場合には、マスク合わせ用に形成された特殊なパターンを画像認識処理で読み取る方法もあるが、上述の従来例のような光を透過しないタングステンシリサイド７２やアルミ合金のようなメタル材料が半導体基板表面に形成されている場合には、この方法も用いることができず、半導体マスクを半導体基板上のパターンに位置合わせすることができない。
【００１２】
また、マスク合わせ用に形成された特殊なパターンを画像認識処理で読み取る方法では、プロセスにおける工程バラツキに起因するチップ間の膜厚のバラツキによって、光の回折による干渉じまが生じて前記特殊なパターンを確実に画像認識することができない場合があるという問題点もある。
【００１３】
本発明は、上述の技術的課題に鑑みてなされたものであって、ＣＭＰ技術が適用されてトレンチ分離あるいは層間絶縁膜の完全平坦化が行われた半導体基板においても、半導体マスクを半導体基板上のパターンに位置合わせすることができる半導体装置の製造方法を提供することを目的とする。
【００１４】
【課題を解決するための手段】
本発明は、半導体基板上に半導体素子を形成する半導体装置の製造方法であって、前記半導体基板上に、半導体マスクの位置合わせ用の所要の幅および所要の深さを有する位置合わせ用溝または位置合わせ用ホールを形成する工程と、前記位置合わせ用溝または位置合わせ用ホールに、第１の半導体マスクを位置合わせして、第１のマスクパターンを形成し、エッチングによって少なくとも第１の溝または第１のホールを形成する工程と、前記半導体基板上に第１の膜を形成する工程と、前記第１の膜を研磨して平坦化する工程と、前記半導体基板上に第２の膜を形成する工程と、前記位置合わせ用溝または位置合わせ用ホールに、第２の半導体マスクを位置合わせして第２のマスクパターンを形成し、前記第２の膜をエッチングする工程とを備え、前記位置合わせ用溝または位置合わせ用ホールの前記所要の幅および所要の深さは、前記第２の膜の形成工程によって前記位置合わせ用溝または位置合わせ用ホールに凹部が形成されるに足る大きさであり、前記第１の溝または第１のホールを形成する工程は、該第１の溝または第１のホールのエッチングと同時に、前記位置合わせ用溝または位置合わせ用ホールをエッチングするものであり、
前記所要の幅は、前記第１の膜と前記第２の膜との膜厚の和の２倍よりも大きく、前記所要の深さは、前記膜厚の和と前記第１の溝または第１のホールの深さとの差よりも大きいものである。
【００１５】
本発明によれば、ＣＭＰ技術により完全平坦化が行われた半導体基板においても、半導体マスクの合せキー部の完全平坦化を防いで凹部を形成し、この凹部を利用して半導体マスクを半導体基板上のパターンに容易に位置合せすることができる。
【００１６】
【発明の実施の形態】
本発明の請求項１に記載の発明は、半導体基板上に半導体素子を形成する半導体装置の製造方法であって、前記半導体基板上に、半導体マスクの位置合わせ用の所要の幅および所要の深さを有する位置合わせ用溝または位置合わせ用ホールを形成する工程と、前記位置合わせ用溝または位置合わせ用ホールに、第１の半導体マスクを位置合わせして、第１のマスクパターンを形成し、エッチングによって少なくとも第１の溝または第１のホールを形成する工程と、前記半導体基板上に第１の膜を形成する工程と、前記第１の膜を研磨して平坦化する工程と、前記半導体基板上に第２の膜を形成する工程と、前記位置合わせ用溝または位置合わせ用ホールに、第２の半導体マスクを位置合わせして第２のマスクパターンを形成し、前記第２の膜をエッチングする工程とを備え、前記位置合わせ用溝または位置合わせ用ホールの前記所要の幅および所要の深さは、前記第２の膜の形成工程によって前記位置合わせ用溝または位置合わせ用ホールに凹部が形成されるに足る大きさであり、例えばトレンチ分離の平坦化にＣＭＰ技術を適用し、素子領域で完全平坦化を実施した半導体基板においても、半導体マスクの合せキー部には凹部を形成することができ、この凹部を利用して半導体マスクを半導体基板上のパターンに正確に位置合せすることが可能となる。そして、前記第１の溝または第１のホールのエッチングと同時に、前記位置合わせ用溝または位置合わせ用ホールをエッチングし、前記所要の幅は、前記第１の膜と前記第２の膜との膜厚の和の２倍よりも大きく、前記所要の深さは、前記膜厚の和と前記第１の溝または第１のホールの深さとの差よりも大きくしており、これによって、素子領域で完全平坦化を実施した半導体基板においても、半導体マスクの合せキー部には凹部を形成することができ、この凹部を利用して半導体マスクを半導体基板上のパターンに正確に位置合せすることが可能となる。
【００１８】
本発明の請求項２に記載の発明は、半導体基板上に半導体素子を形成する半導体装置の製造方法であって、前記半導体基板上に、半導体マスクの位置合わせ用の所要の幅および所要の深さを有する位置合わせ用溝または位置合わせ用ホールを形成するとともに、第１の溝または第１のホールを形成する工程と、前記位置合わせ用溝または位置合わせ用ホールに、第１の半導体マスクを位置合わせして、第１のマスクパターンを形成し、エッチングによって少なくとも第２の溝または第２のホールを形成する工程と、前記半導体基板上に第１の膜を形成する工程と、前記第１の膜を研磨して平坦化する工程と、前記半導体基板上に第２の膜を形成する工程と、前記位置合わせ用溝または位置合わせ用ホールに、第２の半導体マスクを位置合わせして第２のマスクパターンを形成し、前記第２の膜をエッチングする工程とを備え、前記位置合わせ用溝または位置合わせ用ホールの前記所要の幅および所要の深さは、前記第２の膜の形成工程によって前記位置合わせ用溝または位置合わせ用ホールに凹部が形成されるに足る大きさであり、例えばトレンチ分離の平坦化にＣＭＰ技術を適用し、素子領域で完全平坦化を実施した半導体基板においても、半導体マスクの合せキー部には凹部を形成することができ、この凹部を利用して半導体マスクを半導体基板上のパターンに正確に位置合せすることが可能となる。しかも、第１の溝または第１のホールと、第２の溝または第２のホールとは、その深さが異なるので、深さの異なるトレンチパターンを形成することができ、素子の微細化・高集積化を図る上で有効である。そして、前記第２の溝または第２のホールを形成する工程は、該第２の溝または第２のホールのエッチングと同時に、前記位置合わせ用溝または位置合わせ用ホールをエッチングするものであり、前記所要の幅は、前記第１の膜と前記第２の膜との膜厚の和の２倍よりも大きく、前記所要の深さは、前記膜厚の和と前記第２の溝または第２のホールの深さとの差よりも大きくしたものであり、これによって、素子領域で完全平坦化を実施した半導体基板においても、半導体マスクの合せキー部には凹部を形成することができ、この凹部を利用して半導体マスクを半導体基板上のパターンに正確に位置合せすることが可能となり、さらに、深さの異なるトレンチパターンを形成することができ、素子の微細化・高集積化を図る上で有効である。
【００２０】
本発明の請求項３記載の発明は、請求項１又は２に記載の発明においいて、前記第２の膜は、積層膜であり、この積層膜の半導体マスクの合せキー部には凹部を形成することができ、この凹部を利用して半導体マスクを半導体基板上のパターンに正確に位置合せすることが可能となる。
【００２２】
本発明の請求項４に記載の発明は、半導体基板上に半導体素子を形成する半導体装置の製造方法であって、半導体基板上に第１の溝または第１のホールを形成し、第１の膜で埋め込み研磨して平坦化する工程と、半導体基板上に第２の膜を形成し、該第２の膜を研磨して平坦化する工程と、半導体マスクの位置合わせ用の所要の幅および所要の深さを有する位置合わせ用溝または位置合わせ用ホールを、前記第２の膜又は前記第１の膜と前記第２の膜をエッチングして形成するとともに、第２の膜をエッチングしてコンタクトホールを形成する工程と、第３の膜を形成してエッチングを行って前記第３の膜を前記コンタクトホールに埋め込む工程と、半導体基板上に第４の膜を形成する工程と、前記位置合わせ用溝または位置合わせ用ホールに、半導体マスクを位置合わせしてマスクパターンを形成し、前記第４の膜をエッチングして配線を形成する工程とを備え、前記位置合わせ用溝または位置合わせ用ホールの前記所要の幅および所要の深さは、前記第４の膜の形成工程によって前記位置合わせ用溝または位置合わせ用ホールに凹部が形成されるに足る大きさであり、例えば層間絶縁膜の平坦化にＣＭＰ技術を適用し、素子領域で完全平坦化を実施した半導体基板においても、半導体マスクの合せキー部には凹部を形成することができ、この凹部を利用して半導体マスクを半導体基板上のパターンに正確に位置合せすることが可能となる。
【００２３】
本発明の請求項５に記載の発明は、請求項４記載の発明において、前記所要の幅は、前記第３の膜と前記第４の膜との膜厚の和の２倍よりも大きく、前記所要の深さは、第４の膜の膜厚よりも大きいものであり、これによって、素子領域で完全平坦化を実施した半導体基板においても、半導体マスクの合せキー部には凹部を形成することができ、この凹部を利用して半導体マスクを半導体基板上のパターンに正確に位置合せすることが可能となる。
【００２４】
本発明の請求項６に記載の発明は、半導体基板上に半導体素子を形成する半導体装置の製造方法であって、半導体基板上に、所要の幅および所要の深さを有する位置合わせ用溝または位置合わせ用ホールを形成するとともに、コンタクトホールを形成する工程と、第１の膜を形成してエッチングを行って前記第１の膜を前記コンタクトホールに埋め込む工程と、半導体基板上に第２の膜を形成する工程と、前記位置合わせ用溝または位置合わせ用ホールに、第１の半導体マスクを位置合わせして第１のマスクパターンを形成し、前記第２の膜をエッチングして配線を形成する工程と、半導体基板上に第３の膜を形成する工程と、前記第３の膜を研磨して平坦化する工程と、前記位置合わせ用溝または位置合わせ用ホールに、第２の半導体マスクを位置合わせして第２のマスクパターンを形成し、前記第３の膜をエッチングしてヴィアホールを形成する工程とを備え、前記位置合わせ用溝または位置合わせ用ホールの前記所要の幅および所要の深さは、前記第３の膜の形成工程によって前記位置合わせ用溝または位置合わせ用ホールに凹部が形成されるに足る大きさであり、例えば層間絶縁膜の平坦化にＣＭＰ技術を適用し、素子領域で完全平坦化を実施した半導体基板においても、半導体マスクの合せキー部には凹部を形成することができ、この凹部を利用して半導体マスクを半導体基板上のパターンに正確に位置合せすることが可能となる。
【００２５】
本発明の請求項７に記載の発明は、請求項６記載の発明において、前記所要の幅は、前記第１の膜と前記第３の膜との膜厚の和の２倍よりも大きく、前記所要の深さは、第３の膜の研磨量と配線の厚みとの差よりも大きいものであり、これによって、素子領域で完全平坦化を実施した半導体基板においても、半導体マスクの合せキー部には凹部を形成することができ、この凹部を利用して半導体マスクを半導体基板上のパターンに正確に位置合せすることが可能となる。
【００２６】
以下、本発明の実施の形態について、図面に基づいて説明する。
【００２７】
（実施の形態１）
図１は、本発明の実施の形態１に係る半導体装置の製造方法の工程断面図であり、この実施の形態１は、請求項１に対応する工程を含むものである。
【００２８】
この実施の形態１に係るＭＯＳトランジスタの製造方法では、先ず、図１（Ａ）に示されるように、シリコン基板１０上に熱酸化膜２０を形成し、半導体マスクを用いてレジストパターン３００を形成する。
【００２９】
次に、図１（Ｂ）に示されるように、レジストパターン３００をマスクにしてドライエッチング法にて半導体マスクの位置合わせのための合せキー用溝４００を形成する。この合わせキー用溝４００は、後述のように所要の幅および所要の深さを有して形成される。
【００３０】
次に、図１（Ｃ）に示されるように、レジスト３００を除去した後、熱酸化膜２１を形成し、窒化珪素膜２５を堆積し、請求項１における第１のマスクパターンとしてのレジストパターン３０１を形成する。ここで、レジストパターン３０１を形成するのに用いた半導体マスクは、合せキー用溝４００によって位置合せする。また、合せキー用溝４００上にもレジスト開口部を設ける。
【００３１】
さらに、図１（Ｄ）に示されるように、レジストパターン３０１をマスクにして窒化珪素膜２５、熱酸化膜２１およびシリコン基板１０をドライエッチングし、合せキー用溝４０１および請求項１における第１の溝としてのトレンチ分離用溝５０を形成する。
【００３２】
次に、図１（Ｅ）に示されるように、請求項１における第１の膜としての酸化珪素膜６０を所望の膜厚になるまで堆積し、さらに、図１（Ｆ）に示されるように、ＣＭＰ技術を用いて、窒化珪素膜２５が露出するまで酸化珪素膜６０を研磨する。ここで、酸化珪素膜６０で埋めこまれたシャロートレンチ５１が形成される。また、トレンチ分離用溝５０は、平坦化により完全平坦化されるが、合せキー用溝４００は、後述のように所要の幅および所要の深さを有しているので、合せキー４０２部は完全平坦化されず、凹部が形成される。
【００３３】
次に、図１（Ｇ）に示されるように、窒化珪素膜２５と熱酸化膜２１をウェットエッチングにより除去し、さらに、図１（Ｈ）に示されるように、ゲート電極を形成するために、ゲート酸化膜７０を形成し、請求項１における第２の膜としてのポリシリコン７１とタングステンシリサイド７２を堆積する。続いて、請求項１における第２のマスクパターンとしてのレジストパターン３０２を形成する。ここで、レジストパターン３０２を形成するのに用いた半導体マスクは、合せキー４０２に位置合せする。なお、第２の膜として、ゲート酸化膜７０を含めてもよい。
【００３４】
次に、図１（Ｉ）に示されるように、ドライエッチングによりゲート電極７３をパターニングする。
【００３５】
ここで、合わせキー用溝４００の所要の幅および所要の深さについて説明する。この合わせキー用溝４００の所要の幅および所要の深さは、図１（Ｈ）に示されるゲート酸化膜７０を形成し、ポリシリコン７１とタングステンシリサイド７２を堆積した後に、合わせキー用溝４００の部分に、レジストパターン３０２を形成するための半導体マスクの位置合わせをするための凹部が形成されるに足る大きさであり、具体的に次のように設定される。
【００３６】
ここで、合わせキー用溝４００の幅をＷ１、図１（Ｂ）に示される初期深さをＤｉｎｉ、図１（Ｄ）に示されるトレンチ分離用溝５０の深さをＤｓｔｉ、図１（Ｅ）に示される酸化珪素膜６０の堆積膜厚をＴｓｉｏ２、図１（Ｈ）に示されるポリシリコン７１の堆積膜厚をＴｐｏｌｙ、タングステンシリサイド７２の堆積膜厚をＴｗｓｉ、それら膜厚の和をＴ１（＝Ｔｓｉｏ２＋Ｔｐｏｌｙ＋Ｔｗｓｉ）とし、図２の拡大断面図に基づいて説明する。なお、この図２においては、図１（Ｄ）の合わせキー用溝４０１について示している。
【００３７】
図２において、合わせキー用溝４０１内の幅方向の膜厚をＴ２とすると、合わせキー用溝４０１が、膜によって埋め込まれないためには、その幅Ｗ１は、Ｗ１＞２・Ｔ２である必要があり、合わせキー用溝４０１内の膜厚Ｔ２は、Ｔ２≦Ｔ１であるので、合わせキー用溝４０１の幅Ｗ１は、次式で示されることになる。
【００３８】
Ｗ１＞２・Ｔ１＝２・（Ｔｓｉｏ２＋Ｔｐｏｌｙ＋Ｔｗｓｉ）
すなわち、合わせキー用溝４０１の幅Ｗ１は、酸化珪素膜６０の膜厚Ｔｓｉｏ２と、ポリシリコン７１の膜厚Ｔｐｏｌｙと、タングステンシリサイド７２の膜厚Ｔｗｓｉとの和の２倍より大きい値である。
【００３９】
一方、図２に示される合わせキー用溝４０１の深さＤ１は、上述の初期深さＤｉｎｉと、トレンチ分離用溝５０の深さＤｓｔｉとの和であり、合わせキー用溝４０１が、平坦化されても凹部を形成するためには、その深さＤ１（＝Ｄｉｎｉ＋Ｄｓｔｉ）は、Ｄ１＞Ｔ１である必要があり、したがって、合わせキー用溝４０１の初期深さＤｉｎｉは、次式で示されることになる。
【００４０】
Ｄｉｎｉ＞Ｔ１−Ｄｓｔｉ＝（Ｔｓｉｏ２＋Ｔｐｏｌｙ＋Ｔｗｓｉ）−Ｄｓｔｉ
すなわち、図１（Ｂ）に示される合わせキー用溝４００の初期深さＤｉｎｉは、酸化珪素膜６０の堆積膜厚Ｔｓｉｏ２と、ポリシリコン７１の堆積膜厚Ｔｐｏｌｙと、タングステンシリサイド７２の堆積膜厚Ｔｗｓｉとの和からトレンチ分離用溝５０の深さＤｓｔｉを差し引いた値よりも大きな値である。
【００４１】
このように合わせキー用溝４００の幅Ｗ１および深さＤｉｎｉを、所要の幅および所要の深さに設定することにより、素子領域にあるトレンチ分離用溝５０がＣＭＰ技術を用いた平坦化により完全平坦化されても、半導体マスクの合せキー用溝４０１は、完全平坦化されることはなく、凹部が形成された状態であり、研磨平坦化後でも半導体基板上のパターンに容易に半導体マスクを位置合せすることが可能となる。
【００４２】
この実施の形態１では、図１（Ｄ）に示されるように、トレンチ分離用溝５０をエッチングによって形成する際に、合わせキー用溝４０１も併せてエッチングしたけれども、本発明の他の実施の形態として、図１（Ｂ）において、図１（Ｄ）に示される深さ、すなわち、図２の深さＤ１を予め形成しておき、トレンチ分離用溝５０の形成時には、合わせキー用溝４００の部分をマスクしてエッチングしないようにしてもよい。
【００４３】
なお、この実施の形態１においては、合せキーが溝状パターンの場合について説明したけれども、ホール状パターンについても同様に実施可能である。
【００４４】
（実施の形態２）
図３は、本発明の実施の形態２に係る半導体装置の製造方法の工程断面図であり、この実施の形態２は、請求項２に対応する工程を含むものである。
【００４５】
この実施の形態２の製造方法では、先ず図３（Ａ）に示されるように、シリコン基板１０上に熱酸化膜２０を形成し、半導体マスクを用いてレジストパターン３１０を形成する。
【００４６】
次に、図３（Ｂ）に示されるように、レジストパターン３１０をマスクにドライエッチングにて半導体マスクの位置合わせのための合せキー用溝４１０を形成するとともに、ｎ−ウェルとｐ−ウェルとを電気的に分離するための請求項２における第１の溝としてのウェル分離用溝５２を形成する。
【００４７】
この合わせキー用溝４１０は、上述の実施の形態１同様に、後述する所要の幅および深さを有している。
【００４８】
次に、図３（Ｃ）に示されるように、レジスト３１０を除去した後、熱酸化膜２１を形成し、窒化珪素膜２５を堆積し、請求項２における第１のマスクパターンとしてのレジストパターン３１１を形成する。ここで、レジストパターン３１１を形成するのに用いた半導体は、合せキー用溝４１０に位置合せする。また、合せキー用溝４１０上およびウェル分離用溝５２上にマスクもレジスト開口部を設ける。
【００４９】
さらに、図３（Ｄ）に示されるように、レジストパターン３１１をマスクにして窒化珪素膜２５、熱酸化膜２１およびシリコン基板１０をドライエッチングし、合せキー用溝４１１、ウェル分離用溝５３および請求項２における第２の溝としてのトレンチ分離用溝５０を形成する。なお、ウェル分離用溝５３の幅は、酸化珪素膜６０により完全に埋め込みが行われ、さらに電気的に分離可能であるように任意に設定すればよいが、通常は、合わせキー用溝４１０の幅が、４μｍ程度であるのに対して、ウェル分離用溝５３の幅は、１μｍ以下であるので、完全に埋め込まれることになる。
【００５０】
次に、図３（Ｅ）に示されるように、請求項２における第１の膜としての酸化珪素膜６０を所望の膜厚になるまで堆積し、さらに、図３（Ｆ）に示されるように、ＣＭＰ技術を用いて、窒化珪素膜２５が露出するまで酸化珪素膜６０を研磨する。ここで、酸化珪素膜６０で埋めこまれたシャロートレンチ５１およびディープトレンチ５４が形成される。またトレンチ分離用溝５０は、平坦化により完全平坦化されるが、合せキー用溝４１０は、所要の幅および所要の深さを有しているので、合せキー４１２部は完全平坦化されず、凹部が形成される。
【００５１】
次に、図３（Ｇ）に示されるように、窒化珪素膜２５と熱酸化膜２１をウェットエッチングにより除去し、さらに、図３（Ｈ）に示されるように、ゲート電極を形成するために、ゲート酸化膜７０を形成し、請求項２における第２の膜としてのポリシリコン７１とタングステンシリサイド７２を堆積し、請求項２における第２のマスクパターンとしてのレジストパターン３１２を形成する。ここで、レジストパターン３１２を形成するのに用いた半導体マスクは、合せキー４１２に位置合せする。なお、第２の膜として、ゲート酸化膜７０を含めてもよい。
【００５２】
次に、図３（Ｉ）に示されるように、ドライエッチングによりゲート電極７３をパターニングする。
【００５３】
この合わせキー用溝４１０は、上述の実施の形態１と同様に、その幅は、酸化珪素膜６０の堆積膜厚Ｔｓｉｏ２と、ポリシリコン７１の堆積膜厚Ｔｐｏｌｙと、タングステンシリサイド７２の堆積膜厚Ｔｗｓｉとの和の２倍より大きい値であり、また、その初期深さＤｉｎｉは、酸化珪素膜６０の堆積膜厚Ｔｓｉｏ２と、ポリシリコン７１の堆積膜厚Ｔｐｏｌｙと、タングステンシリサイド７２の堆積膜厚Ｔｗｓｉとの和からトレンチ分離用溝５０の深さＤｓｔｉを差し引いた値よりも大きな値である。
【００５４】
このように合わせキー用溝４１０の幅および深さを、所要の幅および所要の深さに設定することにより、素子領域にあるトレンチ分離用溝５０がＣＭＰ技術を用いた平坦化により完全平坦化されても、半導体マスクの合せキー用溝４１０は、完全平坦化されることはなく、凹部が形成された状態であり、研磨平坦化後でも半導体基板上のパターンに容易に半導体マスクを位置合せすることが可能となる。
【００５５】
さらに、合せキー用溝４１０を形成する際に、ウェル分離用溝５２も形成するので、電気的に素子を分離するためのトレンチパターンにおいて、深さの異なる２種類のトレンチパターンを形成することができる。一般にトレンチパターンの深さが深いほど分離能力は向上するため、素子の微細化・高集積化を容易に実現することができる。
【００５６】
なお、この実施の形態２においても、上述の実施の形態１と同様に、図３（Ｂ）において、合わせキー用溝の深さを、図３（Ｄ）に示される深さまで形成しておき、トレンチ分離用溝の形成時には、合わせキー用溝をエッチングしないようにしてもよい。また、合せキーがホール状パターンについても同様に実施可能である。
【００５７】
（実施の形態３）
図４は、本発明の実施の形態３に係る半導体装置の製造方法の工程断面図である。
【００５８】
この実施の形態３の製造方法では、先ず図４（Ａ）に示されるように、上述の実施の形態１の方法に従ってＭＯＳトランジスタを形成し、合せキー用溝４２０を予め形成してあり、この図４（Ａ）の状態における合わせキー用溝４２０は、後述のように、所要の幅および所要の深さを有する。
【００５９】
次に、図４（Ｂ）では、酸化珪素膜６１を所望の膜厚になるまで堆積し、さらに、図４（Ｃ）に示されるように、ＣＭＰ技術を用いて酸化珪素膜６１を研磨し、表面を平坦化する。このとき、合せキー用溝４２０は、後述のように所要の幅および所要の深さを有しているので、合せキー４２１部は完全平坦化されず、凹部が形成される。続いて、レジストパターン３２０を形成する。ここで、レジストパターン３２０を形成するのに用いた半導体マスクは、合せキー４２１に位置合せする。
【００６０】
次に、図４（Ｄ）に示されるように、レジストパターン３２０をマスクにしてドライエッチングにてコンタクトホール８０を形成する。
【００６１】
ここで、合わせキー用溝４２０の所要の幅および所要の深さについて説明する。この合わせキー用溝４２０は、図４（Ｂ）に示される酸化珪素膜６１を堆積研磨した後に、合わせキー用溝４２０の部分に、レジストパターン３２０を形成する半導体マスクの位置合わせをするための凹部が形成されるに足る大きさであり、具体的に次のように設定される。
【００６２】
ここで、図５に示されるように、合わせキー用溝４２０の幅をＷ２、深さをＤ２、合わせキー用溝４２０内の幅方向の膜厚をＴ３、酸化珪素膜６１の堆積膜厚をＴＤ、研磨後の酸化珪素膜６１の膜厚をＴ、研磨量をＴＥ、ゲート電極７３の厚みをＴＧとすると、
合わせキー用溝４２０の幅Ｗ２は、上述の実施の形態１と同様に、次式で示されることになる。
【００６３】
Ｗ２＞２・ＴＤ
すなわち、合わせキー用溝４２０の幅Ｗ２は、酸化珪素膜６１の堆積膜厚ＴＤの２倍より大きな値である。
【００６４】
一方、酸化珪素膜６１を研磨平坦化した後に、合わせキー用溝４２０の部分に凹部が形成されているためには、図５に示されるように、酸化珪素膜６１の堆積膜厚ＴＤは、合わせキー用溝４２０の深さＤ２に研磨後の酸化珪素膜６１の膜厚Ｔを加えた値よりも小さくなる必要がある。すなわち、
Ｄ２＋Ｔ＞ＴＤ
したがって、
Ｄ２＞ＴＤ−Ｔ
となる。ここで、研磨後の酸化珪素膜６１の膜厚Ｔは、酸化珪素膜６１の堆積膜厚ＴＤに、ゲート電極７３の厚みをＴＧを加えた値から研磨量ＴＥを差し引いた値に等しい。すなわち、Ｔ＝ＴＤ＋ＴＧ−ＴＥであるから上述の式は、
Ｄ２＞ＴＤ−Ｔ＝ＴＤ−ＴＤ−ＴＧ＋ＴＥ＝ＴＥ−ＴＧ
但し、ＴＥ＞ＴＧ
となる。
【００６５】
すなわち、合わせキー用溝４２０の深さＤ２は、研磨量ＴＥからゲート電極７３の厚みＴＧを差し引いた値よりも大きな値となる。
【００６６】
このように合わせキー用溝４２０の幅および深さを、所要の幅および所要の深さに設定することにより、コンタクトホール形成直前に行われる層間絶縁膜である酸化珪素膜６１が、ＣＭＰ技術を用いた平坦化により完全平坦化されても、半導体マスクの合せキー部は、完全平坦化されることなく凹部が形成され、したがって、研磨平坦化後でも半導体基板上のパターンに容易に半導体マスクを位置合せすることが可能となる。
【００６７】
なお、この実施の形態３では、実施の形態１の方法に従ってＭＯＳトランジスタを形成するための合わせキー用溝の部分に、この実施の形態３のコンタクトホールを形成のための合わせキー用溝４２０を形成したけれども、本発明の他の実施の形態として、実施の形態１の合わせキー用溝とは別の箇所に、この実施の形態３のコンタクトホールを形成するための合わせキー用溝４２０を形成してもよい。
【００６８】
（実施の形態４）
図６は、本発明の実施の形態４に係る半導体装置の製造方法の工程断面図であり、この実施の形態４は、請求項４に対応する工程を含むものである。
【００６９】
この実施の形態４の製造方法では、先ず、図６（Ａ）に示されるように、周知の技術により、請求項４における第１の膜としての酸化珪素膜６０で埋め込み・平坦化が行われた請求項４における第１の溝としてのシャロートレンチ５１と合せキー用埋め込み層４３０を形成し、ゲート電極７３を形成し、層間絶縁膜として請求項４における第２の膜としての酸化珪素膜６１を堆積し、ＣＭＰ技術により研磨・平坦化する。
【００７０】
次に、図６（Ｂ）に示されるように、コンタクトホールを形成するためのレジストパターン３３０を形成する。ここで、合せキー用埋め込み層４３０上にも開口部を設けている。また、酸化珪素膜６１は、素子領域部で完全平坦化が実施されているが、レジストパターン３３０を形成するための半導体マスクと半導体基板上のパターンとの位置合せは、上述の実施の形態３に従って半導体基板が製造されていれば実施可能である。すなわち、図示しない実施の形態３と同様の合わせキー用溝を利用して図６（Ｂ）のレジストパターン３３０を形成するのである。
【００７１】
この実施の形態４では、次に、図６（Ｃ）に示されるように、レジスト３３０をマスクにしてドライエッチングにてコンタクトホール８０および半導体マスクの位置合わせのための合せキー用溝４３１を形成する。この合わせキー用溝４３１は、後述のように所要の幅および所要の深さを有している。
【００７２】
さらに、図６（Ｄ）に示されるように、レジスト３３０を除去した後、請求項４における第３の膜として、タングステン埋め込みプラグ技術を用いて、コンタクトホール８０内にタングステンプラグ８１を形成する。この際、合せキー用溝４３１には、タングステンサイドウォール８２が形成され、合せキー４３２が形成される。
【００７３】
次に、図６（Ｅ）に示されるように、請求項４における第４の膜として、アルミ合金９０等の配線材料を所望の膜厚まで堆積し、さらに、図６（Ｆ）に示されるように、請求項４におけるマスクパターンとしてのレジストパターン３３１を形成する。ここでレジストパターン３３１を形成するための半導体マスクは、合せキー４３２に位置合せする。すなわち、合せキー用溝４３１は、後述のように所要の幅および所要の深さを有しているので、合せキー４３２には凹部が形成され、レジストパターン３３１を形成するための半導体マスクは、合せキー４３２に位置合せすることが可能である。
【００７４】
次に、図６（Ｇ）に示されるように、レジスト３３１をマスクにして、アルミ合金９０をドライエッチングし、配線９１を形成する。
【００７５】
ここで、合わせキー用溝４３１の所要の幅および所要の深さについて説明する。
【００７６】
この合わせキー用溝４３１の図６（Ｃ）に示される幅Ｗ４は、上述の各実施の形態と同様にして、図６（Ｄ）に示されるタングステンサイドウォール８２の幅ＷＴと、図６（Ｅ）に示されるアルミ合金９０の堆積膜厚ＴＡｌとの和の２倍よりも大きな値である。
【００７７】
一方、合わせキー用溝４３１の図６（Ｃ）に示される深さＤ４は、アルミ合金９０の堆積膜厚ＴＡｌよりも大きな値である。
【００７８】
このように合わせキー用溝４３１の幅および深さを、所要の幅および所要の深さに設定することにより、コンタクトホール形成直前に行われる層間絶縁膜である酸化珪素膜６１が、ＣＭＰ技術を用いた平坦化により完全平坦化され、その結果アルミ合金９０堆積後も表面が凹凸の無い状態となっても、半導体マスクの合せキー部は完全平坦化されることなく凹部が形成され、研磨平坦化後でも半導体基板上のパターンに容易に半導体マスクを位置合せすることが可能となる。
【００７９】
なお、この実施の形態４では、合わせキー用溝４３１は、図６（Ｃ）に示されるようにシリコン基板１０を掘り下げて形成したけれども、本発明の他の実施の形態として、シリコン基板１０を掘り下げることなく形成してもよい。
【００８０】
また、この実施の形態４においては、合せキーが溝状パターンの場合について説明したが、ホール状パターンについても同様に実施可能である。
【００８１】
（実施の形態５）
図７は、本発明の実施の形態５に係る半導体装置の製造方法の工程断面図であり、この実施の形態５は、請求項６に対応する工程を含むものである。
【００８２】
この実施の形態５の製造方法では、先ず、図７（Ａ）に示されるように、周知の技術により、酸化珪素膜６０で埋め込み・平坦化が行われたシャロートレンチ５１を形成し、ゲート電極７３を形成し、層間絶縁膜として酸化珪素膜６１が堆積され、ＣＭＰ技術により研磨・平坦化し、請求項６における第１の膜としてのタングステンにより、タングステンプラグ８１を有するコンタクトホールとタングステンサイドウォール８３を有する半導体マスクの位置合わせのための合せキー用溝４４０を形成する。この合わせキー用溝４４０は、後述する所要の幅および所要の深さを有する。なお、この合せキー用溝４４０において、シリコン基板１０が掘れ下がっていてもかまわない。さらに、請求項６における第２の膜としての配線材料をエッチングして配線９１を形成し、請求項６における第３の膜としての酸化珪素膜６２を所望の膜厚まで堆積する。
【００８３】
次に、図７（Ｂ）に示されるように、ＣＭＰ技術を用いて酸化珪素膜６２を研磨し、完全平坦化する。ここで、合せキー４４１が形成される。
【００８４】
さらに、図７（Ｃ）に示されるように、請求項６における第２のマスクパターンとしてのレジストパターン３４０を形成する。ここでレジストパターン３４０を形成するための半導体マスクは、合せキー４４１に位置合せする。
【００８５】
ここで、合わせキー用溝４４０の所要の幅および所要の深さについて説明する。
【００８６】
この合わせキー用溝４４０の図７（Ａ）に示される幅Ｗ５は、上述の実施の形態４と同様に、図７（Ａ）に示されるタングステンサイドウォール８３の幅ＷＴと酸化珪素膜６２の堆積膜厚Ｔｓｉｏ２の値との和の２倍よりも大きな値である。
【００８７】
一方、合わせキー用溝４４０の図７（Ａ）に示される深さＤ５は、上述の実施の形態３と同様に、酸化珪素膜６２の研磨量から配線９１の厚みを差し引いた値よりも大きな値となる。
【００８８】
このように合わせキー用溝４４０の幅および深さを、所要の幅および深さに設定することにより、合せキー４４１は研磨による完全平坦化は実施されず、凹部が形成され、レジストパターン３４０を形成するための半導体マスクは、合せキー４４１に位置合せすることが可能である。
【００８９】
すなわち、合わせキー用溝４４０の幅および深さを上述のように設定することにより、配線形成後に形成される層間絶縁膜である酸化珪素膜６２が、ＣＭＰ技術を用いた平坦化により完全平坦化され、表面が凹凸の無い状態になっても、半導体マスクの合せキー部は、上述のように完全平坦化されることなく凹部が形成され、研磨平坦化後でも半導体基板上のパターンに容易に半導体マスクを位置合せすることが可能となる。
【００９０】
なお、この実施の形態５では、合せキーが溝状パターンの場合について説明したが、ホール状パターンについても同様に実施可能である。
【００９１】
また、ＣＭＰ技術を用いて完全平坦化が実現された多層配線において、合せキー用溝を形成する際に配線材料を用いてパッドを形成するなどの工夫をすることにより、上述の実施の形態４あるいは実施の形態５を適用して半導体マスクの位置合せが可能となる。
【００９２】
【発明の効果】
以上のように本発明によれば、所要の幅および所要の深さを有する位置合わせ用溝または位置合わせ用ホールを形成するので、トレンチ分離や層間絶縁膜の平坦化にＣＭＰ技術を適用し、素子領域で完全平坦化を実施した半導体基板においても、半導体マスクの合せキー部には凹部を形成することができ、この凹部を利用して半導体マスクを半導体基板上のパターンに正確に位置合せすることが可能となる。
【図面の簡単な説明】
【図１】本発明の実施の形態１における半導体装置の製造方法を示した工程断面図である。
【図２】図１の合わせキー用溝の幅および深さを説明するための拡大断面図である。
【図３】本発明の実施の形態２における半導体装置の製造方法を示した工程断面図である。
【図４】本発明の実施の形態３における半導体装置の製造方法を示した工程断面図である。
【図５】図４の合わせキー用溝の幅および深さを説明するための拡大断面図である。
【図６】本発明の実施の形態４における半導体装置の製造方法を示した工程断面図である。
【図７】本発明の実施の形態５における半導体装置の製造方法を示した工程断面図である。
【図８】従来例の工程断面図である。
【符号の説明】
１０ シリコン基板
２０，２１ 熱酸化膜
２５ 窒化珪素膜
５０ トレンチ分離用溝
５１ シャロートレンチ
５２，５３ ウェル分離用溝
５４ ディープトレンチ
６０，６１，６２ 酸化珪素膜
７０ ゲート酸化膜
７１ ポリシリコン
７２ タングステンシリサイド
７３ ゲート電極
８０ コンタクトホール
８５ ヴィアホール
９１ 配線
４００，４０１，４１１，４３１，４５０ 合わせキー用溝
【発明の属する技術分野】
本発明は、半導体装置の製造方法に関するものである。
【０００２】
【従来の技術】
半導体装置の高密度化・微細化に伴い、トレンチ分離の平坦化や層間絶縁膜の平坦化に、完全平坦化が実現できる化学機械研磨法（ＣＭＰ法）が適用されつつある。
【０００３】
以下、ＣＭＰ法を適用した従来例のトレンチ分離形成法を、図８に基づいて説明する。
【０００４】
先ず、図８（Ａ）に示されるように、半導体基板としてのシリコン基板１０上に、熱酸化膜２１、窒化珪素膜２５を堆積し、レジストパターン３５０を形成する。ここで、窒化珪素膜２５は、ＣＭＰ研磨による研磨停止膜として機能する。
【０００５】
次に、図８（Ｂ）に示されるように、ドライエッチング法によりトレンチ分離用溝５０を形成するとともに、同時に半導体マスクの位置合わせ用の合せキー用溝４５０を形成する。
【０００６】
さらに、図８（Ｃ）に示されるように、トレンチ分離用溝５０を絶縁膜で埋め込むために、酸化珪素膜６０を形成する。
【０００７】
次に、図８（Ｄ）に示されるように、窒化珪素膜２５が露出するまでＣＭＰ技術を用いて酸化珪素膜６０を研磨する。この時、窒化珪素膜２５が研磨停止膜となっているために、必要以上に研磨が進むことはない。
【０００８】
次に、図８（Ｅ）に示されるように、窒化珪素膜２５および熱酸化膜２１を除去し、この時点でシリコン基板１０の表面は完全平坦化することができる。
【０００９】
さらに、図８（Ｆ）に示されるように、ゲート電極形成のために、ゲート酸化膜７０、ポリシリコン７１およびタングステンシリサイド７２を形成する。
【００１０】
【発明が解決しようとする課題】
通常、半導体基板上に形成されたパターンに、半導体マスクを位置合わせする場合には、マスク合わせ用に形成された特殊なパターンを光などを用いて走査し、表面の凹凸を感知して半導体マスクの位置合せを行っている。しかしながら、上述の従来例のようにトレンチ分離の平坦化を行った場合には、図８（Ｆ）において、表面が完全平坦化されているために表面の凹凸を捕らえることができず、半導体マスクを位置合わせすることができない。
【００１１】
このような問題を解決するために、半導体基板表面の膜が光を透過する場合には、マスク合わせ用に形成された特殊なパターンを画像認識処理で読み取る方法もあるが、上述の従来例のような光を透過しないタングステンシリサイド７２やアルミ合金のようなメタル材料が半導体基板表面に形成されている場合には、この方法も用いることができず、半導体マスクを半導体基板上のパターンに位置合わせすることができない。
【００１２】
また、マスク合わせ用に形成された特殊なパターンを画像認識処理で読み取る方法では、プロセスにおける工程バラツキに起因するチップ間の膜厚のバラツキによって、光の回折による干渉じまが生じて前記特殊なパターンを確実に画像認識することができない場合があるという問題点もある。
【００１３】
本発明は、上述の技術的課題に鑑みてなされたものであって、ＣＭＰ技術が適用されてトレンチ分離あるいは層間絶縁膜の完全平坦化が行われた半導体基板においても、半導体マスクを半導体基板上のパターンに位置合わせすることができる半導体装置の製造方法を提供することを目的とする。
【００１４】
【課題を解決するための手段】
本発明は、半導体基板上に半導体素子を形成する半導体装置の製造方法であって、前記半導体基板上に、半導体マスクの位置合わせ用の所要の幅および所要の深さを有する位置合わせ用溝または位置合わせ用ホールを形成する工程と、前記位置合わせ用溝または位置合わせ用ホールに、第１の半導体マスクを位置合わせして、第１のマスクパターンを形成し、エッチングによって少なくとも第１の溝または第１のホールを形成する工程と、前記半導体基板上に第１の膜を形成する工程と、前記第１の膜を研磨して平坦化する工程と、前記半導体基板上に第２の膜を形成する工程と、前記位置合わせ用溝または位置合わせ用ホールに、第２の半導体マスクを位置合わせして第２のマスクパターンを形成し、前記第２の膜をエッチングする工程とを備え、前記位置合わせ用溝または位置合わせ用ホールの前記所要の幅および所要の深さは、前記第２の膜の形成工程によって前記位置合わせ用溝または位置合わせ用ホールに凹部が形成されるに足る大きさであり、前記第１の溝または第１のホールを形成する工程は、該第１の溝または第１のホールのエッチングと同時に、前記位置合わせ用溝または位置合わせ用ホールをエッチングするものであり、
前記所要の幅は、前記第１の膜と前記第２の膜との膜厚の和の２倍よりも大きく、前記所要の深さは、前記膜厚の和と前記第１の溝または第１のホールの深さとの差よりも大きいものである。
【００１５】
本発明によれば、ＣＭＰ技術により完全平坦化が行われた半導体基板においても、半導体マスクの合せキー部の完全平坦化を防いで凹部を形成し、この凹部を利用して半導体マスクを半導体基板上のパターンに容易に位置合せすることができる。
【００１６】
【発明の実施の形態】
本発明の請求項１に記載の発明は、半導体基板上に半導体素子を形成する半導体装置の製造方法であって、前記半導体基板上に、半導体マスクの位置合わせ用の所要の幅および所要の深さを有する位置合わせ用溝または位置合わせ用ホールを形成する工程と、前記位置合わせ用溝または位置合わせ用ホールに、第１の半導体マスクを位置合わせして、第１のマスクパターンを形成し、エッチングによって少なくとも第１の溝または第１のホールを形成する工程と、前記半導体基板上に第１の膜を形成する工程と、前記第１の膜を研磨して平坦化する工程と、前記半導体基板上に第２の膜を形成する工程と、前記位置合わせ用溝または位置合わせ用ホールに、第２の半導体マスクを位置合わせして第２のマスクパターンを形成し、前記第２の膜をエッチングする工程とを備え、前記位置合わせ用溝または位置合わせ用ホールの前記所要の幅および所要の深さは、前記第２の膜の形成工程によって前記位置合わせ用溝または位置合わせ用ホールに凹部が形成されるに足る大きさであり、例えばトレンチ分離の平坦化にＣＭＰ技術を適用し、素子領域で完全平坦化を実施した半導体基板においても、半導体マスクの合せキー部には凹部を形成することができ、この凹部を利用して半導体マスクを半導体基板上のパターンに正確に位置合せすることが可能となる。そして、前記第１の溝または第１のホールのエッチングと同時に、前記位置合わせ用溝または位置合わせ用ホールをエッチングし、前記所要の幅は、前記第１の膜と前記第２の膜との膜厚の和の２倍よりも大きく、前記所要の深さは、前記膜厚の和と前記第１の溝または第１のホールの深さとの差よりも大きくしており、これによって、素子領域で完全平坦化を実施した半導体基板においても、半導体マスクの合せキー部には凹部を形成することができ、この凹部を利用して半導体マスクを半導体基板上のパターンに正確に位置合せすることが可能となる。
【００１８】
本発明の請求項２に記載の発明は、半導体基板上に半導体素子を形成する半導体装置の製造方法であって、前記半導体基板上に、半導体マスクの位置合わせ用の所要の幅および所要の深さを有する位置合わせ用溝または位置合わせ用ホールを形成するとともに、第１の溝または第１のホールを形成する工程と、前記位置合わせ用溝または位置合わせ用ホールに、第１の半導体マスクを位置合わせして、第１のマスクパターンを形成し、エッチングによって少なくとも第２の溝または第２のホールを形成する工程と、前記半導体基板上に第１の膜を形成する工程と、前記第１の膜を研磨して平坦化する工程と、前記半導体基板上に第２の膜を形成する工程と、前記位置合わせ用溝または位置合わせ用ホールに、第２の半導体マスクを位置合わせして第２のマスクパターンを形成し、前記第２の膜をエッチングする工程とを備え、前記位置合わせ用溝または位置合わせ用ホールの前記所要の幅および所要の深さは、前記第２の膜の形成工程によって前記位置合わせ用溝または位置合わせ用ホールに凹部が形成されるに足る大きさであり、例えばトレンチ分離の平坦化にＣＭＰ技術を適用し、素子領域で完全平坦化を実施した半導体基板においても、半導体マスクの合せキー部には凹部を形成することができ、この凹部を利用して半導体マスクを半導体基板上のパターンに正確に位置合せすることが可能となる。しかも、第１の溝または第１のホールと、第２の溝または第２のホールとは、その深さが異なるので、深さの異なるトレンチパターンを形成することができ、素子の微細化・高集積化を図る上で有効である。そして、前記第２の溝または第２のホールを形成する工程は、該第２の溝または第２のホールのエッチングと同時に、前記位置合わせ用溝または位置合わせ用ホールをエッチングするものであり、前記所要の幅は、前記第１の膜と前記第２の膜との膜厚の和の２倍よりも大きく、前記所要の深さは、前記膜厚の和と前記第２の溝または第２のホールの深さとの差よりも大きくしたものであり、これによって、素子領域で完全平坦化を実施した半導体基板においても、半導体マスクの合せキー部には凹部を形成することができ、この凹部を利用して半導体マスクを半導体基板上のパターンに正確に位置合せすることが可能となり、さらに、深さの異なるトレンチパターンを形成することができ、素子の微細化・高集積化を図る上で有効である。
【００２０】
本発明の請求項３記載の発明は、請求項１又は２に記載の発明においいて、前記第２の膜は、積層膜であり、この積層膜の半導体マスクの合せキー部には凹部を形成することができ、この凹部を利用して半導体マスクを半導体基板上のパターンに正確に位置合せすることが可能となる。
【００２２】
本発明の請求項４に記載の発明は、半導体基板上に半導体素子を形成する半導体装置の製造方法であって、半導体基板上に第１の溝または第１のホールを形成し、第１の膜で埋め込み研磨して平坦化する工程と、半導体基板上に第２の膜を形成し、該第２の膜を研磨して平坦化する工程と、半導体マスクの位置合わせ用の所要の幅および所要の深さを有する位置合わせ用溝または位置合わせ用ホールを、前記第２の膜又は前記第１の膜と前記第２の膜をエッチングして形成するとともに、第２の膜をエッチングしてコンタクトホールを形成する工程と、第３の膜を形成してエッチングを行って前記第３の膜を前記コンタクトホールに埋め込む工程と、半導体基板上に第４の膜を形成する工程と、前記位置合わせ用溝または位置合わせ用ホールに、半導体マスクを位置合わせしてマスクパターンを形成し、前記第４の膜をエッチングして配線を形成する工程とを備え、前記位置合わせ用溝または位置合わせ用ホールの前記所要の幅および所要の深さは、前記第４の膜の形成工程によって前記位置合わせ用溝または位置合わせ用ホールに凹部が形成されるに足る大きさであり、例えば層間絶縁膜の平坦化にＣＭＰ技術を適用し、素子領域で完全平坦化を実施した半導体基板においても、半導体マスクの合せキー部には凹部を形成することができ、この凹部を利用して半導体マスクを半導体基板上のパターンに正確に位置合せすることが可能となる。
【００２３】
本発明の請求項５に記載の発明は、請求項４記載の発明において、前記所要の幅は、前記第３の膜と前記第４の膜との膜厚の和の２倍よりも大きく、前記所要の深さは、第４の膜の膜厚よりも大きいものであり、これによって、素子領域で完全平坦化を実施した半導体基板においても、半導体マスクの合せキー部には凹部を形成することができ、この凹部を利用して半導体マスクを半導体基板上のパターンに正確に位置合せすることが可能となる。
【００２４】
本発明の請求項６に記載の発明は、半導体基板上に半導体素子を形成する半導体装置の製造方法であって、半導体基板上に、所要の幅および所要の深さを有する位置合わせ用溝または位置合わせ用ホールを形成するとともに、コンタクトホールを形成する工程と、第１の膜を形成してエッチングを行って前記第１の膜を前記コンタクトホールに埋め込む工程と、半導体基板上に第２の膜を形成する工程と、前記位置合わせ用溝または位置合わせ用ホールに、第１の半導体マスクを位置合わせして第１のマスクパターンを形成し、前記第２の膜をエッチングして配線を形成する工程と、半導体基板上に第３の膜を形成する工程と、前記第３の膜を研磨して平坦化する工程と、前記位置合わせ用溝または位置合わせ用ホールに、第２の半導体マスクを位置合わせして第２のマスクパターンを形成し、前記第３の膜をエッチングしてヴィアホールを形成する工程とを備え、前記位置合わせ用溝または位置合わせ用ホールの前記所要の幅および所要の深さは、前記第３の膜の形成工程によって前記位置合わせ用溝または位置合わせ用ホールに凹部が形成されるに足る大きさであり、例えば層間絶縁膜の平坦化にＣＭＰ技術を適用し、素子領域で完全平坦化を実施した半導体基板においても、半導体マスクの合せキー部には凹部を形成することができ、この凹部を利用して半導体マスクを半導体基板上のパターンに正確に位置合せすることが可能となる。
【００２５】
本発明の請求項７に記載の発明は、請求項６記載の発明において、前記所要の幅は、前記第１の膜と前記第３の膜との膜厚の和の２倍よりも大きく、前記所要の深さは、第３の膜の研磨量と配線の厚みとの差よりも大きいものであり、これによって、素子領域で完全平坦化を実施した半導体基板においても、半導体マスクの合せキー部には凹部を形成することができ、この凹部を利用して半導体マスクを半導体基板上のパターンに正確に位置合せすることが可能となる。
【００２６】
以下、本発明の実施の形態について、図面に基づいて説明する。
【００２７】
（実施の形態１）
図１は、本発明の実施の形態１に係る半導体装置の製造方法の工程断面図であり、この実施の形態１は、請求項１に対応する工程を含むものである。
【００２８】
この実施の形態１に係るＭＯＳトランジスタの製造方法では、先ず、図１（Ａ）に示されるように、シリコン基板１０上に熱酸化膜２０を形成し、半導体マスクを用いてレジストパターン３００を形成する。
【００２９】
次に、図１（Ｂ）に示されるように、レジストパターン３００をマスクにしてドライエッチング法にて半導体マスクの位置合わせのための合せキー用溝４００を形成する。この合わせキー用溝４００は、後述のように所要の幅および所要の深さを有して形成される。
【００３０】
次に、図１（Ｃ）に示されるように、レジスト３００を除去した後、熱酸化膜２１を形成し、窒化珪素膜２５を堆積し、請求項１における第１のマスクパターンとしてのレジストパターン３０１を形成する。ここで、レジストパターン３０１を形成するのに用いた半導体マスクは、合せキー用溝４００によって位置合せする。また、合せキー用溝４００上にもレジスト開口部を設ける。
【００３１】
さらに、図１（Ｄ）に示されるように、レジストパターン３０１をマスクにして窒化珪素膜２５、熱酸化膜２１およびシリコン基板１０をドライエッチングし、合せキー用溝４０１および請求項１における第１の溝としてのトレンチ分離用溝５０を形成する。
【００３２】
次に、図１（Ｅ）に示されるように、請求項１における第１の膜としての酸化珪素膜６０を所望の膜厚になるまで堆積し、さらに、図１（Ｆ）に示されるように、ＣＭＰ技術を用いて、窒化珪素膜２５が露出するまで酸化珪素膜６０を研磨する。ここで、酸化珪素膜６０で埋めこまれたシャロートレンチ５１が形成される。また、トレンチ分離用溝５０は、平坦化により完全平坦化されるが、合せキー用溝４００は、後述のように所要の幅および所要の深さを有しているので、合せキー４０２部は完全平坦化されず、凹部が形成される。
【００３３】
次に、図１（Ｇ）に示されるように、窒化珪素膜２５と熱酸化膜２１をウェットエッチングにより除去し、さらに、図１（Ｈ）に示されるように、ゲート電極を形成するために、ゲート酸化膜７０を形成し、請求項１における第２の膜としてのポリシリコン７１とタングステンシリサイド７２を堆積する。続いて、請求項１における第２のマスクパターンとしてのレジストパターン３０２を形成する。ここで、レジストパターン３０２を形成するのに用いた半導体マスクは、合せキー４０２に位置合せする。なお、第２の膜として、ゲート酸化膜７０を含めてもよい。
【００３４】
次に、図１（Ｉ）に示されるように、ドライエッチングによりゲート電極７３をパターニングする。
【００３５】
ここで、合わせキー用溝４００の所要の幅および所要の深さについて説明する。この合わせキー用溝４００の所要の幅および所要の深さは、図１（Ｈ）に示されるゲート酸化膜７０を形成し、ポリシリコン７１とタングステンシリサイド７２を堆積した後に、合わせキー用溝４００の部分に、レジストパターン３０２を形成するための半導体マスクの位置合わせをするための凹部が形成されるに足る大きさであり、具体的に次のように設定される。
【００３６】
ここで、合わせキー用溝４００の幅をＷ１、図１（Ｂ）に示される初期深さをＤｉｎｉ、図１（Ｄ）に示されるトレンチ分離用溝５０の深さをＤｓｔｉ、図１（Ｅ）に示される酸化珪素膜６０の堆積膜厚をＴｓｉｏ２、図１（Ｈ）に示されるポリシリコン７１の堆積膜厚をＴｐｏｌｙ、タングステンシリサイド７２の堆積膜厚をＴｗｓｉ、それら膜厚の和をＴ１（＝Ｔｓｉｏ２＋Ｔｐｏｌｙ＋Ｔｗｓｉ）とし、図２の拡大断面図に基づいて説明する。なお、この図２においては、図１（Ｄ）の合わせキー用溝４０１について示している。
【００３７】
図２において、合わせキー用溝４０１内の幅方向の膜厚をＴ２とすると、合わせキー用溝４０１が、膜によって埋め込まれないためには、その幅Ｗ１は、Ｗ１＞２・Ｔ２である必要があり、合わせキー用溝４０１内の膜厚Ｔ２は、Ｔ２≦Ｔ１であるので、合わせキー用溝４０１の幅Ｗ１は、次式で示されることになる。
【００３８】
Ｗ１＞２・Ｔ１＝２・（Ｔｓｉｏ２＋Ｔｐｏｌｙ＋Ｔｗｓｉ）
すなわち、合わせキー用溝４０１の幅Ｗ１は、酸化珪素膜６０の膜厚Ｔｓｉｏ２と、ポリシリコン７１の膜厚Ｔｐｏｌｙと、タングステンシリサイド７２の膜厚Ｔｗｓｉとの和の２倍より大きい値である。
【００３９】
一方、図２に示される合わせキー用溝４０１の深さＤ１は、上述の初期深さＤｉｎｉと、トレンチ分離用溝５０の深さＤｓｔｉとの和であり、合わせキー用溝４０１が、平坦化されても凹部を形成するためには、その深さＤ１（＝Ｄｉｎｉ＋Ｄｓｔｉ）は、Ｄ１＞Ｔ１である必要があり、したがって、合わせキー用溝４０１の初期深さＤｉｎｉは、次式で示されることになる。
【００４０】
Ｄｉｎｉ＞Ｔ１−Ｄｓｔｉ＝（Ｔｓｉｏ２＋Ｔｐｏｌｙ＋Ｔｗｓｉ）−Ｄｓｔｉ
すなわち、図１（Ｂ）に示される合わせキー用溝４００の初期深さＤｉｎｉは、酸化珪素膜６０の堆積膜厚Ｔｓｉｏ２と、ポリシリコン７１の堆積膜厚Ｔｐｏｌｙと、タングステンシリサイド７２の堆積膜厚Ｔｗｓｉとの和からトレンチ分離用溝５０の深さＤｓｔｉを差し引いた値よりも大きな値である。
【００４１】
このように合わせキー用溝４００の幅Ｗ１および深さＤｉｎｉを、所要の幅および所要の深さに設定することにより、素子領域にあるトレンチ分離用溝５０がＣＭＰ技術を用いた平坦化により完全平坦化されても、半導体マスクの合せキー用溝４０１は、完全平坦化されることはなく、凹部が形成された状態であり、研磨平坦化後でも半導体基板上のパターンに容易に半導体マスクを位置合せすることが可能となる。
【００４２】
この実施の形態１では、図１（Ｄ）に示されるように、トレンチ分離用溝５０をエッチングによって形成する際に、合わせキー用溝４０１も併せてエッチングしたけれども、本発明の他の実施の形態として、図１（Ｂ）において、図１（Ｄ）に示される深さ、すなわち、図２の深さＤ１を予め形成しておき、トレンチ分離用溝５０の形成時には、合わせキー用溝４００の部分をマスクしてエッチングしないようにしてもよい。
【００４３】
なお、この実施の形態１においては、合せキーが溝状パターンの場合について説明したけれども、ホール状パターンについても同様に実施可能である。
【００４４】
（実施の形態２）
図３は、本発明の実施の形態２に係る半導体装置の製造方法の工程断面図であり、この実施の形態２は、請求項２に対応する工程を含むものである。
【００４５】
この実施の形態２の製造方法では、先ず図３（Ａ）に示されるように、シリコン基板１０上に熱酸化膜２０を形成し、半導体マスクを用いてレジストパターン３１０を形成する。
【００４６】
次に、図３（Ｂ）に示されるように、レジストパターン３１０をマスクにドライエッチングにて半導体マスクの位置合わせのための合せキー用溝４１０を形成するとともに、ｎ−ウェルとｐ−ウェルとを電気的に分離するための請求項２における第１の溝としてのウェル分離用溝５２を形成する。
【００４７】
この合わせキー用溝４１０は、上述の実施の形態１同様に、後述する所要の幅および深さを有している。
【００４８】
次に、図３（Ｃ）に示されるように、レジスト３１０を除去した後、熱酸化膜２１を形成し、窒化珪素膜２５を堆積し、請求項２における第１のマスクパターンとしてのレジストパターン３１１を形成する。ここで、レジストパターン３１１を形成するのに用いた半導体は、合せキー用溝４１０に位置合せする。また、合せキー用溝４１０上およびウェル分離用溝５２上にマスクもレジスト開口部を設ける。
【００４９】
さらに、図３（Ｄ）に示されるように、レジストパターン３１１をマスクにして窒化珪素膜２５、熱酸化膜２１およびシリコン基板１０をドライエッチングし、合せキー用溝４１１、ウェル分離用溝５３および請求項２における第２の溝としてのトレンチ分離用溝５０を形成する。なお、ウェル分離用溝５３の幅は、酸化珪素膜６０により完全に埋め込みが行われ、さらに電気的に分離可能であるように任意に設定すればよいが、通常は、合わせキー用溝４１０の幅が、４μｍ程度であるのに対して、ウェル分離用溝５３の幅は、１μｍ以下であるので、完全に埋め込まれることになる。
【００５０】
次に、図３（Ｅ）に示されるように、請求項２における第１の膜としての酸化珪素膜６０を所望の膜厚になるまで堆積し、さらに、図３（Ｆ）に示されるように、ＣＭＰ技術を用いて、窒化珪素膜２５が露出するまで酸化珪素膜６０を研磨する。ここで、酸化珪素膜６０で埋めこまれたシャロートレンチ５１およびディープトレンチ５４が形成される。またトレンチ分離用溝５０は、平坦化により完全平坦化されるが、合せキー用溝４１０は、所要の幅および所要の深さを有しているので、合せキー４１２部は完全平坦化されず、凹部が形成される。
【００５１】
次に、図３（Ｇ）に示されるように、窒化珪素膜２５と熱酸化膜２１をウェットエッチングにより除去し、さらに、図３（Ｈ）に示されるように、ゲート電極を形成するために、ゲート酸化膜７０を形成し、請求項２における第２の膜としてのポリシリコン７１とタングステンシリサイド７２を堆積し、請求項２における第２のマスクパターンとしてのレジストパターン３１２を形成する。ここで、レジストパターン３１２を形成するのに用いた半導体マスクは、合せキー４１２に位置合せする。なお、第２の膜として、ゲート酸化膜７０を含めてもよい。
【００５２】
次に、図３（Ｉ）に示されるように、ドライエッチングによりゲート電極７３をパターニングする。
【００５３】
この合わせキー用溝４１０は、上述の実施の形態１と同様に、その幅は、酸化珪素膜６０の堆積膜厚Ｔｓｉｏ２と、ポリシリコン７１の堆積膜厚Ｔｐｏｌｙと、タングステンシリサイド７２の堆積膜厚Ｔｗｓｉとの和の２倍より大きい値であり、また、その初期深さＤｉｎｉは、酸化珪素膜６０の堆積膜厚Ｔｓｉｏ２と、ポリシリコン７１の堆積膜厚Ｔｐｏｌｙと、タングステンシリサイド７２の堆積膜厚Ｔｗｓｉとの和からトレンチ分離用溝５０の深さＤｓｔｉを差し引いた値よりも大きな値である。
【００５４】
このように合わせキー用溝４１０の幅および深さを、所要の幅および所要の深さに設定することにより、素子領域にあるトレンチ分離用溝５０がＣＭＰ技術を用いた平坦化により完全平坦化されても、半導体マスクの合せキー用溝４１０は、完全平坦化されることはなく、凹部が形成された状態であり、研磨平坦化後でも半導体基板上のパターンに容易に半導体マスクを位置合せすることが可能となる。
【００５５】
さらに、合せキー用溝４１０を形成する際に、ウェル分離用溝５２も形成するので、電気的に素子を分離するためのトレンチパターンにおいて、深さの異なる２種類のトレンチパターンを形成することができる。一般にトレンチパターンの深さが深いほど分離能力は向上するため、素子の微細化・高集積化を容易に実現することができる。
【００５６】
なお、この実施の形態２においても、上述の実施の形態１と同様に、図３（Ｂ）において、合わせキー用溝の深さを、図３（Ｄ）に示される深さまで形成しておき、トレンチ分離用溝の形成時には、合わせキー用溝をエッチングしないようにしてもよい。また、合せキーがホール状パターンについても同様に実施可能である。
【００５７】
（実施の形態３）
図４は、本発明の実施の形態３に係る半導体装置の製造方法の工程断面図である。
【００５８】
この実施の形態３の製造方法では、先ず図４（Ａ）に示されるように、上述の実施の形態１の方法に従ってＭＯＳトランジスタを形成し、合せキー用溝４２０を予め形成してあり、この図４（Ａ）の状態における合わせキー用溝４２０は、後述のように、所要の幅および所要の深さを有する。
【００５９】
次に、図４（Ｂ）では、酸化珪素膜６１を所望の膜厚になるまで堆積し、さらに、図４（Ｃ）に示されるように、ＣＭＰ技術を用いて酸化珪素膜６１を研磨し、表面を平坦化する。このとき、合せキー用溝４２０は、後述のように所要の幅および所要の深さを有しているので、合せキー４２１部は完全平坦化されず、凹部が形成される。続いて、レジストパターン３２０を形成する。ここで、レジストパターン３２０を形成するのに用いた半導体マスクは、合せキー４２１に位置合せする。
【００６０】
次に、図４（Ｄ）に示されるように、レジストパターン３２０をマスクにしてドライエッチングにてコンタクトホール８０を形成する。
【００６１】
ここで、合わせキー用溝４２０の所要の幅および所要の深さについて説明する。この合わせキー用溝４２０は、図４（Ｂ）に示される酸化珪素膜６１を堆積研磨した後に、合わせキー用溝４２０の部分に、レジストパターン３２０を形成する半導体マスクの位置合わせをするための凹部が形成されるに足る大きさであり、具体的に次のように設定される。
【００６２】
ここで、図５に示されるように、合わせキー用溝４２０の幅をＷ２、深さをＤ２、合わせキー用溝４２０内の幅方向の膜厚をＴ３、酸化珪素膜６１の堆積膜厚をＴＤ、研磨後の酸化珪素膜６１の膜厚をＴ、研磨量をＴＥ、ゲート電極７３の厚みをＴＧとすると、
合わせキー用溝４２０の幅Ｗ２は、上述の実施の形態１と同様に、次式で示されることになる。
【００６３】
Ｗ２＞２・ＴＤ
すなわち、合わせキー用溝４２０の幅Ｗ２は、酸化珪素膜６１の堆積膜厚ＴＤの２倍より大きな値である。
【００６４】
一方、酸化珪素膜６１を研磨平坦化した後に、合わせキー用溝４２０の部分に凹部が形成されているためには、図５に示されるように、酸化珪素膜６１の堆積膜厚ＴＤは、合わせキー用溝４２０の深さＤ２に研磨後の酸化珪素膜６１の膜厚Ｔを加えた値よりも小さくなる必要がある。すなわち、
Ｄ２＋Ｔ＞ＴＤ
したがって、
Ｄ２＞ＴＤ−Ｔ
となる。ここで、研磨後の酸化珪素膜６１の膜厚Ｔは、酸化珪素膜６１の堆積膜厚ＴＤに、ゲート電極７３の厚みをＴＧを加えた値から研磨量ＴＥを差し引いた値に等しい。すなわち、Ｔ＝ＴＤ＋ＴＧ−ＴＥであるから上述の式は、
Ｄ２＞ＴＤ−Ｔ＝ＴＤ−ＴＤ−ＴＧ＋ＴＥ＝ＴＥ−ＴＧ
但し、ＴＥ＞ＴＧ
となる。
【００６５】
すなわち、合わせキー用溝４２０の深さＤ２は、研磨量ＴＥからゲート電極７３の厚みＴＧを差し引いた値よりも大きな値となる。
【００６６】
このように合わせキー用溝４２０の幅および深さを、所要の幅および所要の深さに設定することにより、コンタクトホール形成直前に行われる層間絶縁膜である酸化珪素膜６１が、ＣＭＰ技術を用いた平坦化により完全平坦化されても、半導体マスクの合せキー部は、完全平坦化されることなく凹部が形成され、したがって、研磨平坦化後でも半導体基板上のパターンに容易に半導体マスクを位置合せすることが可能となる。
【００６７】
なお、この実施の形態３では、実施の形態１の方法に従ってＭＯＳトランジスタを形成するための合わせキー用溝の部分に、この実施の形態３のコンタクトホールを形成のための合わせキー用溝４２０を形成したけれども、本発明の他の実施の形態として、実施の形態１の合わせキー用溝とは別の箇所に、この実施の形態３のコンタクトホールを形成するための合わせキー用溝４２０を形成してもよい。
【００６８】
（実施の形態４）
図６は、本発明の実施の形態４に係る半導体装置の製造方法の工程断面図であり、この実施の形態４は、請求項４に対応する工程を含むものである。
【００６９】
この実施の形態４の製造方法では、先ず、図６（Ａ）に示されるように、周知の技術により、請求項４における第１の膜としての酸化珪素膜６０で埋め込み・平坦化が行われた請求項４における第１の溝としてのシャロートレンチ５１と合せキー用埋め込み層４３０を形成し、ゲート電極７３を形成し、層間絶縁膜として請求項４における第２の膜としての酸化珪素膜６１を堆積し、ＣＭＰ技術により研磨・平坦化する。
【００７０】
次に、図６（Ｂ）に示されるように、コンタクトホールを形成するためのレジストパターン３３０を形成する。ここで、合せキー用埋め込み層４３０上にも開口部を設けている。また、酸化珪素膜６１は、素子領域部で完全平坦化が実施されているが、レジストパターン３３０を形成するための半導体マスクと半導体基板上のパターンとの位置合せは、上述の実施の形態３に従って半導体基板が製造されていれば実施可能である。すなわち、図示しない実施の形態３と同様の合わせキー用溝を利用して図６（Ｂ）のレジストパターン３３０を形成するのである。
【００７１】
この実施の形態４では、次に、図６（Ｃ）に示されるように、レジスト３３０をマスクにしてドライエッチングにてコンタクトホール８０および半導体マスクの位置合わせのための合せキー用溝４３１を形成する。この合わせキー用溝４３１は、後述のように所要の幅および所要の深さを有している。
【００７２】
さらに、図６（Ｄ）に示されるように、レジスト３３０を除去した後、請求項４における第３の膜として、タングステン埋め込みプラグ技術を用いて、コンタクトホール８０内にタングステンプラグ８１を形成する。この際、合せキー用溝４３１には、タングステンサイドウォール８２が形成され、合せキー４３２が形成される。
【００７３】
次に、図６（Ｅ）に示されるように、請求項４における第４の膜として、アルミ合金９０等の配線材料を所望の膜厚まで堆積し、さらに、図６（Ｆ）に示されるように、請求項４におけるマスクパターンとしてのレジストパターン３３１を形成する。ここでレジストパターン３３１を形成するための半導体マスクは、合せキー４３２に位置合せする。すなわち、合せキー用溝４３１は、後述のように所要の幅および所要の深さを有しているので、合せキー４３２には凹部が形成され、レジストパターン３３１を形成するための半導体マスクは、合せキー４３２に位置合せすることが可能である。
【００７４】
次に、図６（Ｇ）に示されるように、レジスト３３１をマスクにして、アルミ合金９０をドライエッチングし、配線９１を形成する。
【００７５】
ここで、合わせキー用溝４３１の所要の幅および所要の深さについて説明する。
【００７６】
この合わせキー用溝４３１の図６（Ｃ）に示される幅Ｗ４は、上述の各実施の形態と同様にして、図６（Ｄ）に示されるタングステンサイドウォール８２の幅ＷＴと、図６（Ｅ）に示されるアルミ合金９０の堆積膜厚ＴＡｌとの和の２倍よりも大きな値である。
【００７７】
一方、合わせキー用溝４３１の図６（Ｃ）に示される深さＤ４は、アルミ合金９０の堆積膜厚ＴＡｌよりも大きな値である。
【００７８】
このように合わせキー用溝４３１の幅および深さを、所要の幅および所要の深さに設定することにより、コンタクトホール形成直前に行われる層間絶縁膜である酸化珪素膜６１が、ＣＭＰ技術を用いた平坦化により完全平坦化され、その結果アルミ合金９０堆積後も表面が凹凸の無い状態となっても、半導体マスクの合せキー部は完全平坦化されることなく凹部が形成され、研磨平坦化後でも半導体基板上のパターンに容易に半導体マスクを位置合せすることが可能となる。
【００７９】
なお、この実施の形態４では、合わせキー用溝４３１は、図６（Ｃ）に示されるようにシリコン基板１０を掘り下げて形成したけれども、本発明の他の実施の形態として、シリコン基板１０を掘り下げることなく形成してもよい。
【００８０】
また、この実施の形態４においては、合せキーが溝状パターンの場合について説明したが、ホール状パターンについても同様に実施可能である。
【００８１】
（実施の形態５）
図７は、本発明の実施の形態５に係る半導体装置の製造方法の工程断面図であり、この実施の形態５は、請求項６に対応する工程を含むものである。
【００８２】
この実施の形態５の製造方法では、先ず、図７（Ａ）に示されるように、周知の技術により、酸化珪素膜６０で埋め込み・平坦化が行われたシャロートレンチ５１を形成し、ゲート電極７３を形成し、層間絶縁膜として酸化珪素膜６１が堆積され、ＣＭＰ技術により研磨・平坦化し、請求項６における第１の膜としてのタングステンにより、タングステンプラグ８１を有するコンタクトホールとタングステンサイドウォール８３を有する半導体マスクの位置合わせのための合せキー用溝４４０を形成する。この合わせキー用溝４４０は、後述する所要の幅および所要の深さを有する。なお、この合せキー用溝４４０において、シリコン基板１０が掘れ下がっていてもかまわない。さらに、請求項６における第２の膜としての配線材料をエッチングして配線９１を形成し、請求項６における第３の膜としての酸化珪素膜６２を所望の膜厚まで堆積する。
【００８３】
次に、図７（Ｂ）に示されるように、ＣＭＰ技術を用いて酸化珪素膜６２を研磨し、完全平坦化する。ここで、合せキー４４１が形成される。
【００８４】
さらに、図７（Ｃ）に示されるように、請求項６における第２のマスクパターンとしてのレジストパターン３４０を形成する。ここでレジストパターン３４０を形成するための半導体マスクは、合せキー４４１に位置合せする。
【００８５】
ここで、合わせキー用溝４４０の所要の幅および所要の深さについて説明する。
【００８６】
この合わせキー用溝４４０の図７（Ａ）に示される幅Ｗ５は、上述の実施の形態４と同様に、図７（Ａ）に示されるタングステンサイドウォール８３の幅ＷＴと酸化珪素膜６２の堆積膜厚Ｔｓｉｏ２の値との和の２倍よりも大きな値である。
【００８７】
一方、合わせキー用溝４４０の図７（Ａ）に示される深さＤ５は、上述の実施の形態３と同様に、酸化珪素膜６２の研磨量から配線９１の厚みを差し引いた値よりも大きな値となる。
【００８８】
このように合わせキー用溝４４０の幅および深さを、所要の幅および深さに設定することにより、合せキー４４１は研磨による完全平坦化は実施されず、凹部が形成され、レジストパターン３４０を形成するための半導体マスクは、合せキー４４１に位置合せすることが可能である。
【００８９】
すなわち、合わせキー用溝４４０の幅および深さを上述のように設定することにより、配線形成後に形成される層間絶縁膜である酸化珪素膜６２が、ＣＭＰ技術を用いた平坦化により完全平坦化され、表面が凹凸の無い状態になっても、半導体マスクの合せキー部は、上述のように完全平坦化されることなく凹部が形成され、研磨平坦化後でも半導体基板上のパターンに容易に半導体マスクを位置合せすることが可能となる。
【００９０】
なお、この実施の形態５では、合せキーが溝状パターンの場合について説明したが、ホール状パターンについても同様に実施可能である。
【００９１】
また、ＣＭＰ技術を用いて完全平坦化が実現された多層配線において、合せキー用溝を形成する際に配線材料を用いてパッドを形成するなどの工夫をすることにより、上述の実施の形態４あるいは実施の形態５を適用して半導体マスクの位置合せが可能となる。
【００９２】
【発明の効果】
以上のように本発明によれば、所要の幅および所要の深さを有する位置合わせ用溝または位置合わせ用ホールを形成するので、トレンチ分離や層間絶縁膜の平坦化にＣＭＰ技術を適用し、素子領域で完全平坦化を実施した半導体基板においても、半導体マスクの合せキー部には凹部を形成することができ、この凹部を利用して半導体マスクを半導体基板上のパターンに正確に位置合せすることが可能となる。
【図面の簡単な説明】
【図１】本発明の実施の形態１における半導体装置の製造方法を示した工程断面図である。
【図２】図１の合わせキー用溝の幅および深さを説明するための拡大断面図である。
【図３】本発明の実施の形態２における半導体装置の製造方法を示した工程断面図である。
【図４】本発明の実施の形態３における半導体装置の製造方法を示した工程断面図である。
【図５】図４の合わせキー用溝の幅および深さを説明するための拡大断面図である。
【図６】本発明の実施の形態４における半導体装置の製造方法を示した工程断面図である。
【図７】本発明の実施の形態５における半導体装置の製造方法を示した工程断面図である。
【図８】従来例の工程断面図である。
【符号の説明】
１０ シリコン基板
２０，２１ 熱酸化膜
２５ 窒化珪素膜
５０ トレンチ分離用溝
５１ シャロートレンチ
５２，５３ ウェル分離用溝
５４ ディープトレンチ
６０，６１，６２ 酸化珪素膜
７０ ゲート酸化膜
７１ ポリシリコン
７２ タングステンシリサイド
７３ ゲート電極
８０ コンタクトホール
８５ ヴィアホール
９１ 配線
４００，４０１，４１１，４３１，４５０ 合わせキー用溝
Claims (7)
- 半導体基板上に半導体素子を形成する半導体装置の製造方法であって、
前記半導体基板上に、半導体マスクの位置合わせ用の所要の幅および所要の深さを有する位置合わせ用溝または位置合わせ用ホールを形成する工程と、
前記位置合わせ用溝または位置合わせ用ホールに、第１の半導体マスクを位置合わせして、第１のマスクパターンを形成し、エッチングによって少なくとも第１の溝または第１のホールを形成する工程と、
前記半導体基板上に第１の膜を形成する工程と、
前記第１の膜を研磨して平坦化する工程と、
前記半導体基板上に第２の膜を形成する工程と、
前記位置合わせ用溝または位置合わせ用ホールに、第２の半導体マスクを位置合わせして第２のマスクパターンを形成し、前記第２の膜をエッチングする工程とを備え、
前記位置合わせ用溝または位置合わせ用ホールの前記所要の幅および所要の深さは、前記第２の膜の形成工程によって前記位置合わせ用溝または位置合わせ用ホールに凹部が形成されるに足る大きさであり、
前記第１の溝または第１のホールを形成する工程は、該第１の溝または第１のホールのエッチングと同時に、前記位置合わせ用溝または位置合わせ用ホールをエッチングするものであり、
前記所要の幅は、前記第１の膜と前記第２の膜との膜厚の和の２倍よりも大きく、前記所要の深さは、前記膜厚の和と前記第１の溝または第１のホールの深さとの差よりも大きいものであることを特徴とする半導体装置の製造方法。 - 半導体基板上に半導体素子を形成する半導体装置の製造方法であって、
前記半導体基板上に、半導体マスクの位置合わせ用の所要の幅および所要の深さを有する位置合わせ用溝または位置合わせ用ホールを形成するとともに、第１の溝または第１のホールを形成する工程と、
前記位置合わせ用溝または位置合わせ用ホールに、第１の半導体マスクを位置合わせして、第１のマスクパターンを形成し、エッチングによって少なくとも第２の溝または第２のホールを形成する工程と、
前記半導体基板上に第１の膜を形成する工程と、
前記第１の膜を研磨して平坦化する工程と、
前記半導体基板上に第２の膜を形成する工程と、
前記位置合わせ用溝または位置合わせ用ホールに、第２の半導体マスクを位置合わせして第２のマスクパターンを形成し、前記第２の膜をエッチングする工程とを備え、
前記位置合わせ用溝または位置合わせ用ホールの前記所要の幅および所要の深さは、前記第２の膜の形成工程によって前記位置合わせ用溝または位置合わせ用ホールに凹部が形成されるに足る大きさであり、
前記第２の溝または第２のホールを形成する工程は、該第２の溝または第２のホールのエッチングと同時に、前記位置合わせ用溝または位置合わせ用ホールをエッチングするものであり、
前記所要の幅は、前記第１の膜と前記第２の膜との膜厚の和の２倍よりも大きく、前記所要の深さは、前記膜厚の和と前記第２の溝または第２のホールの深さとの差よりも大きいものであることを特徴とする半導体装置の製造方法。 - 前記第２の膜は、積層膜である請求項 1 又は２に記載の半導体装置の製造方法。
- 半導体基板上に半導体素子を形成する半導体装置の製造方法であって、
半導体基板上に第１の溝または第１のホールを形成し、第１の膜で埋め込み研磨して平坦化する工程と、
半導体基板上に第２の膜を形成し、該第２の膜を研磨して平坦化する工程と、
半導体マスクの位置合わせ用の所要の幅および所要の深さを有する位置合わせ用溝または位置合わせ用ホールを、前記第２の膜又は前記第１の膜と前記第２の膜をエッチングして形成するとともに、第２の膜をエッチングしてコンタクトホールを形成する工程と、
第３の膜を形成してエッチングを行って前記第３の膜を前記コンタクトホールに埋め込む工程と、
半導体基板上に第４の膜を形成する工程と、
前記位置合わせ用溝または位置合わせ用ホールに、半導体マスクを位置合わせしてマスクパターンを形成し、前記第４の膜をエッチングして配線を形成する工程とを備え、
前記位置合わせ用溝または位置合わせ用ホールの前記所要の幅および所要の深さは、前記第４の膜の形成工程によって前記位置合わせ用溝または位置合わせ用ホールに凹部が形成されるに足る大きさであることを特徴とする半導体装置の製造方法。 - 前記所要の幅は、前記第３の膜と前記第４の膜との膜厚の和の２倍よりも大きく、前記所要の深さは、第４の膜の膜厚よりも大きいものである請求項４記載の半導体装置の製造方法。
- 半導体基板上に半導体素子を形成する半導体装置の製造方法であって、
半導体基板上に、半導体マスクの位置合わせ用の所要の幅および所要の深さを有する位置合わせ用溝または位置合わせ用ホールを形成するとともに、コンタクトホールを形成する工程と、
第１の膜を形成してエッチングを行って前記第１の膜を前記コンタクトホールに埋め込む工程と、
半導体基板上に第２の膜を形成する工程と、
前記位置合わせ用溝または位置合わせ用ホールに、第１の半導体マスクを位置合わせして第１のマスクパターンを形成し、前記第２の膜をエッチングして配線を形成する工程と、
半導体基板上に第３の膜を形成する工程と、
前記第３の膜を研磨して平坦化する工程と、
前記位置合わせ用溝または位置合わせ用ホールに、第２の半導体マスクを位置合わせして第２のマスクパターンを形成し、前記第３の膜をエッチングしてヴィアホールを形成する工程とを備え、
前記位置合わせ用溝または位置合わせ用ホールの前記所要の幅および所要の深さは、前記第３の膜の形成工程によって前記位置合わせ用溝または位置合わせ用ホールに凹部が形成されるに足る大きさであることを特徴とする半導体装置の製造方法。 - 前記所要の幅は、前記第１の膜と前記第３の膜との膜厚の和の２倍よりも大きく、前記所要の深さは、第３の膜の研磨量と配線の厚みとの差よりも大きいものである請求項６記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02919196A JP3604487B2 (ja) | 1996-02-16 | 1996-02-16 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02919196A JP3604487B2 (ja) | 1996-02-16 | 1996-02-16 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09223656A JPH09223656A (ja) | 1997-08-26 |
| JP3604487B2 true JP3604487B2 (ja) | 2004-12-22 |
Family
ID=12269317
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP02919196A Expired - Fee Related JP3604487B2 (ja) | 1996-02-16 | 1996-02-16 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3604487B2 (ja) |
Families Citing this family (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002043201A (ja) * | 2000-07-28 | 2002-02-08 | Mitsubishi Electric Corp | 半導体装置の製造方法及び半導体装置 |
| JP3609761B2 (ja) | 2001-07-19 | 2005-01-12 | 三洋電機株式会社 | 半導体装置の製造方法 |
| KR100421656B1 (ko) * | 2001-12-28 | 2004-03-11 | 동부전자 주식회사 | 반도체 소자의 제조 방법 |
| JP3519721B2 (ja) * | 2002-07-01 | 2004-04-19 | 沖電気工業株式会社 | 半導体装置の合わせマーク |
| KR100505690B1 (ko) * | 2003-06-13 | 2005-08-03 | 삼성전자주식회사 | 오버레이 키 및 얼라인 키를 갖는 집적회로 반도체 소자및 그 제조방법 |
| TWI288428B (en) | 2004-01-21 | 2007-10-11 | Seiko Epson Corp | Alignment method, method for manufacturing a semiconductor device, substrate for a semiconductor device, electronic equipment |
| DE102004014676B4 (de) * | 2004-03-25 | 2009-05-14 | Infineon Technologies Ag | Verfahren zum Herstellen einer integrierten Schaltungsanordnung mit Hilfsvertiefung, insbesondere mit Ausrichtmarken, und integrierte Schaltungsanordnung |
| KR100620663B1 (ko) * | 2005-07-19 | 2006-09-06 | 주식회사 하이닉스반도체 | 반도체 소자의 제조 방법 |
| JP4998665B2 (ja) * | 2005-10-25 | 2012-08-15 | セイコーエプソン株式会社 | 半導体装置の製造方法 |
| JP2007288213A (ja) * | 2007-06-25 | 2007-11-01 | Fuji Electric Device Technology Co Ltd | 半導体基板の製造方法 |
| JP4924440B2 (ja) * | 2008-01-14 | 2012-04-25 | 株式会社デンソー | 炭化珪素半導体装置の製造方法 |
| JP2011040687A (ja) * | 2009-08-18 | 2011-02-24 | Sumitomo Electric Ind Ltd | 半導体レーザの製造方法 |
| JP5772301B2 (ja) * | 2011-06-30 | 2015-09-02 | 富士通セミコンダクター株式会社 | アライメントマークの形成方法及び半導体ウェーハ |
| JP7110796B2 (ja) * | 2018-07-30 | 2022-08-02 | 株式会社デンソー | 半導体装置の製造方法 |
-
1996
- 1996-02-16 JP JP02919196A patent/JP3604487B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH09223656A (ja) | 1997-08-26 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7279376B2 (en) | Method for manufacturing semiconductor device | |
| US6461934B2 (en) | Method of manufacturing semiconductor device having trench type element isolation regions | |
| US6165889A (en) | Process for forming trenches and contacts during the formation of a semiconductor memory device | |
| US5950093A (en) | Method for aligning shallow trench isolation | |
| JP3604487B2 (ja) | 半導体装置の製造方法 | |
| US6084289A (en) | Semiconductor processing method of forming a contact opening to a region adjacent a field isolation mass, and a semiconductor structure | |
| JP3604672B2 (ja) | 半導体素子のコンタクトプラグ形成方法 | |
| JPH07176463A (ja) | 半導体装置およびその製造方法 | |
| JPH08227938A (ja) | 半導体装置及びその製造方法 | |
| JP3214475B2 (ja) | デュアルダマシン配線の形成方法 | |
| KR19990066726A (ko) | 반도체 장치의 제조 방법 | |
| JP3335811B2 (ja) | 半導体装置の製造方法 | |
| US6436789B2 (en) | Method of forming a device separation region | |
| US6413836B1 (en) | Method of making isolation trench | |
| US6613631B2 (en) | Method of forming a non-volatile semiconductor memory device with a tunnel barrier film defined by side walls | |
| JP2790084B2 (ja) | 半導体装置の製造方法 | |
| JP3534589B2 (ja) | 多層配線装置及びその製造方法 | |
| JP3483090B2 (ja) | 半導体装置の製造方法 | |
| KR100563789B1 (ko) | 집적 회로 제조 방법 | |
| JPH02211652A (ja) | 半導体装置 | |
| JP3403018B2 (ja) | 半導体装置及びその製造方法 | |
| JP2001284204A (ja) | 半導体装置及びその製造方法 | |
| US6423612B1 (en) | Method of fabricating a shallow trench isolation structure with reduced topography | |
| JPH05190565A (ja) | 半導体装置の製造方法 | |
| JPH10256498A (ja) | 半導体記憶装置及びその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040427 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040604 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20040907 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20040929 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081008 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091008 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091008 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101008 Year of fee payment: 6 |
|
| LAPS | Cancellation because of no payment of annual fees |