KR100620663B1 - 반도체 소자의 제조 방법 - Google Patents

반도체 소자의 제조 방법 Download PDF

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Abstract

본 발명은 반도체 소자의 제조 방법에 관한 것으로, 소자분리막 형성시 발생하는 단차를 이용하여 제 1 정렬키로 사용하고 리세스 게이트 형성 공정시 제 2 정렬키를 형성하여 후속 게이트 공정에서 사용한다. 종래에 사용되던 키 오픈 공정을 생략함으로써 키 오픈 포토 공정, 키 오픈 식각 공정, 감광막 제거 공정 및 후속 세정 공정의 4 단계를 줄일 수 있어 TAT(Total Around Time) 및 제조 원가를 감소시키는 기술을 나타낸다.

Description

반도체 소자의 제조 방법{METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE}
도 1a 내지 도 1e는 종래 기술에 따른 반도체 소자의 제조 방법을 도시한 단면도들.
도 2a 내지 도 2c는 본 발명에 따른 반도체 소자의 제조 방법을 도시한 단면도들.
도 3a 및 도 3b는 종래 기술과 본 발명의 오버레이 측정 결과를 도시한 도면.
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 소자분리막 형성시 발생하는 단차를 이용하여 제 1 정렬키로 사용하고 리세스 게이트 형성 공정시 제 2 정렬키를 형성하여 후속 게이트 공정에서 사용한다. 종래에 사용되던 키 오픈 공정을 생략함으로써 키 오픈 포토 공정, 키 오픈 식각 공정, 감광막 제거 공정 및 후속 세정 공정의 4 단계를 줄일 수 있어 TAT(Total Around Time) 및 제조 원가를 감소시키는 기술을 나타낸다.
도 1a 내지 도 1e는 종래 기술에 따른 반도체 소자의 제조 방법을 도시한 단 면도들이다.
도 1a를 참조하면, 셀 영역 및 스크라이브레인 영역이 구비된 반도체 기판(10)에 소자 분리 영역을 정의하는 트렌치(미도시)를 형성한다. 다음에, 트렌치(미시)를 매립하는 산화막을 형성하여 소자분리막(20)을 형성한다.
이때, 스크레이브레인 영역은 셀 영역에 비해 패턴 형성이 조밀하게 형성되지 않아 소자 분리 영역을 매립하는 산화막에 단차가 발생하게 되는데 이와 같이 단차가 있는 소자분리막이 정렬키(25)로 사용된다.
여기서, 단차는 250 내지 350Å의 깊이로 형성되는 것이 바람직하다.
도 1b를 참조하면, 셀 영역 상부 감광막 패턴(30)을 형성한다.
도 1c를 참조하면, 키 오픈 공정을 수행한다. 이때, 감광막 패턴(30)을 마스크로 스크라이브레인 영역의 정렬키(25)를 소정 깊이 더 식각하여 단차를 더 깊게 형성한다.
여기서, 키 오픈 공정은 키 오픈 포토 공정, 키 오픈 식각 공정, 감광막 제거 공정 및 후속 세정 공정의 4 단계로 진행되는 것이 바람직하다.
도 1d를 참조하면, 반도체 기판(10) 전면에 소정 두께의 하드마스크층(40)을 형성한다.
여기서, 하드마스크층(40)은 폴리실리콘층으로 형성하는 것이 바람직하다.
도 1e를 참조하면, 하드마스크층(40)을 마스크로 셀 영역의 반도체 기판(10)을 소정 깊이 식각하여 리세스 게이트 영역(50)을 형성한다.
상술한 종래 기술에 따른 반도체 소자의 제조 방법에서, 소자 분리막 형성 후키 오픈 공정을 적용하여 정렬키에 단차를 형성하여 후속 게이트 공정에서 사용하고 있다. 그러나, 키 오픈 공정은 키 오픈 포토 공정, 키 오픈 식각 공정, 감광막 제거 공정 및 후속 세정 공정의 4 단계로 진행되어 TAT(Time Around Time) 및 소자의 생산 비용이 증가되는 문제점이 있다.
문제점을 해결하기 위하여, 소자분리막 형성시 발생하는 단차를 이용하여 제 1 정렬키로 사용하고 리세스 게이트 형성 공정시 제 2 정렬키를 형성하여 후속 게이트 공정에서 사용한다. 종래에 사용되던 키 오픈 공정을 생략함으로써 키 오픈 포토 공정, 키 오픈 식각 공정, 감광막 제거 공정 및 후속 세정 공정의 4 단계를 줄일 수 있어 TAT(Total Around Time) 및 제조 원가가 감소되는 반도체 소자의 제조 방법을 제공하는 것을 목적으로 한다.
본 발명에 따른 반도체 소자의 제조 방법은
반도체 기판 상부의 셀 영역 및 스크라이브레인 영역에 소자분리막을 형성하되, 스크라이브레인 영역의 소자분리막에 단차가 유발되어 제 1 정렬키가 형성되는 단계와,
셀 영역에 리세스 게이트 영역을 형성하며, 스크라이브레인 영역에 제 2 정렬키를 형성하는 단계
를 포함하는 것을 제 1 특징으로 한다.
본 발명에 따른 반도체 소자의 제조 방법은
반도체 기판 상부의 셀 영역 및 스크라이브레인 영역에 소자분리막을 형성하되, 스크라이브레인 영역의 소자분리막에 단차가 유발되어 제 1 정렬키가 형성되는 단계와,
반도체 기판 상부에 하드마스크층을 패터닝하여 리세스 게이트 영역 및 제 2 정렬키 영역을 정의하는 단계와,
셀 영역에 리세스 게이트 영역을 형성하며, 스크라이브레인 영역에 제 2 정렬키를 형성하는 단계
를 포함하는 것을 제 2 특징으로 한다.
이하에서는 본 발명의 실시예를 첨부한 도면을 참조하여 상세히 설명하기로 한다.
도 2a 내지 도 2c는 본 발명에 따른 반도체 소자의 제조 방법을 도시한 단면도들이다.
도 2a를 참조하면, 셀 영역 및 스크라이브레인 영역이 구비된 반도체 기판(100)에 소자 분리 영역을 정의하는 트렌치(미도시)를 형성한다. 다음에, 트렌치(미시)를 매립하는 산화막을 형성하여 소자분리막(110)을 형성한다.
이때, 스크레이브레인 영역은 셀 영역에 비해 패턴 형성이 조밀하게 형성되지 않아 소자 분리 영역을 매립하는 산화막에 반도체 기판과의 단차가 유발되는데이와 같이 단차가 있는 소자분리막이 제 1 정렬키로 사용된다.
여기서, 단차는 250 내지 350Å의 깊이로 형성되는 것이 바람직하다.
도 2b를 참조하면, 소자 분리막(110) 및 제 1 정렬키(120)이 형성되어 있는 반도체 기판(100) 전체 표면에 소정 두께의 하드마스크층(130)을 형성한 후 하드 마스크층을 패터닝하여 리세스 게이트 영역 및 제 2 정렬키 영역을 정의한다.
여기서, 하드마스크층(130)은 폴리실리콘층(130)으로 형성하는 것이 바람직하다.
도 2c를 참조하면, 하드마스크층을 식각마스크로 셀 영역의 반도체 기판(100)을 소정 깊이 식각하여 리세스 게이트 영역(140)을 형성하며, 스크라이브레인 영역의 반도체 기판(100)을 소정 깊이 식각하여 제 2 정렬키(150)를 형성한다.
여기서, 제 2 정렬키(150)은 1000 내지 1500Å의 깊이로 제 1 정렬키(130) 측면에 형성하는 것이 바람직하다.
여기서, 키 오픈 공정이 생략되었으므로 소자분리막 형성시 형성된 제 1 정렬키는 리세스 게이트 공정에서 사용되고, 리세스 게이트 공정시 제 2 정렬키를 형성하여 후속 게이트 공정에서 사용하는 것이 바람직하다.
도 3a 및 도 3b는 종래 기술과 본 발명의 오버레이 측정 결과를 비교한 맵으로써, 리세스 게이트 공정 및 게이트 공정시 키 오픈 공정을 적용하는 종래 기술과 키 오픈 공정을 생략한 본 발명과의 오버레이 측정 결과에 차이가 없음을 나타낸다.
이와 같이 키 오픈 공정을 생략하여 공정수 및 생산 비용을 감소시켜도 오버레이 측정 결과에 차이가 없어 반도체 소자의 특성에 영향을 미치지 않음을 알 수 있다.
본 발명에 따른 반도체 소자의 제조 방법은 소자분리막 형성시 발생하는 단차를 이용하여 제 1 정렬키로 사용하고 리세스 게이트 형성 공정시 제 2 정렬키를 형성하여 후속 게이트 공정에서 사용한다. 종래에 사용되던 키 오픈 공정을 생략하여 공정단계 및 제조 원가가 감소되는 효과가 있다.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.

Claims (11)

  1. 반도체 기판 상부의 셀 영역 및 스크라이브레인 영역에 소자분리막을 형성하되, 상기 스크라이브레인 영역의 소자분리막에 단차가 유발되어 제 1 정렬키가 형성되는 단계; 및
    상기 셀 영역에 리세스 게이트 영역을 형성하며, 상기 스크라이브레인 영역에 제 2 정렬키를 형성하는 단계;
    를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  2. 제 1 항에 있어서,
    상기 제 1 정렬키는 250 내지 350Å의 깊이로 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  3. 제 1 항에 있어서,
    상기 제 1 정렬키는 리세스 게이트 공정에서 정렬키로 사용하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  4. 제 1 항에 있어서,
    상기 제 2 정렬키는 1000 내지 1500Å의 깊이로 형성하되, 상기 제 1 정렬키와 소정 거리 이격된 측면에 형성되는 것을 특징으로 하는 반도체 소자의 제조 방 법.
  5. 제 1 항에 있어서,
    상기 제 2 정렬키는 게이트 형성 공정시 정렬키로 사용하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  6. 반도체 기판 상부의 셀 영역 및 스크라이브레인 영역에 소자분리막을 형성하되, 상기 스크라이브레인 영역의 소자분리막에 단차가 유발되어 제 1 정렬키가 형성되는 단계;
    상기 반도체 기판 상부에 하드마스크층을 패터닝하여 리세스 게이트 영역 및 제 2 정렬키 영역을 정의하는 단계; 및
    상기 셀 영역에 리세스 게이트 영역을 형성하며, 상기 스크라이브레인 영역에 제 2 정렬키를 형성하는 단계;
    를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  7. 제 6 항에 있어서,
    상기 제 1 정렬키는 250 내지 350Å의 깊이로 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  8. 제 6 항에 있어서,
    상기 제 1 정렬키는 리세스 게이트 공정에서 정렬키로 사용하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  9. 제 6 항에 있어서,
    상기 하드마스크층은 폴리실리콘층으로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  10. 제 6 항에 있어서,
    상기 제 2 정렬키는 1000 내지 1500Å의 깊이로 형성하되, 상기 제 1 정렬키와 소정 거리 이격된 측면에 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  11. 제 6 항에 있어서,
    상기 제 2 정렬키는 게이트 형성 공정시 정렬키로 사용하는 것을 특징으로 하는 반도체 소자의 제조 방법.
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