KR100525118B1 - 반도체 메모리셀 형성방법 - Google Patents

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KR100525118B1 KR10-1999-0035626A KR19990035626A KR100525118B1 KR 100525118 B1 KR100525118 B1 KR 100525118B1 KR 19990035626 A KR19990035626 A KR 19990035626A KR 100525118 B1 KR100525118 B1 KR 100525118B1
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Abstract

본 발명은 반도체 메모리셀 형성방법에 관한 것으로, 종래에는 게이트 형성영역과 게이트간 이격영역의 단차를 고려하여 일정한 수준의 폴리실리콘 증착두께가 요구되는데, 이로 인해 셀영역과 주변영역의 단차를 유발하여 후속 공정의 적용이 어려움에 따라 생산성이 저하되는 문제점이 있었다. 따라서, 본 발명은 반도체기판의 상부에 다수의 게이트를 일정한 거리 이격되도록 형성한 다음 상부에 질화막을 형성하고, 선택적으로 에치-백하여 게이트의 상부 및 측면에 잔류시키는 공정과; 상기 결과물의 상부에 폴리실리콘과 제1산화막을 순차적으로 형성한 다음 상기 게이트간 이격영역 상의 제1산화막이 잔류하도록 사진식각을 실시하는 공정과; 상기 결과물의 상부에 제2산화막을 형성한 다음 에치-백하여 잔류하는 제1산화막의 측면에 제2산화막 측벽을 형성하는 공정과; 상기 제1산화막 및 제2산화막 측벽을 마스크로 적용하여 폴리실리콘이 일정한 두께로 잔류하도록 식각하는 공정과; 상기 제1산화막 및 제2산화막 측벽을 제거한 다음 폴리실리콘을 상기 게이트의 상부에 잔류하는 질화막이 노출될 때까지 에치-백하여 서로 이격되는 폴리실리콘 플러그를 형성하는 공정으로 이루어지는 반도체 메모리셀 형성방법을 통해 폴리실리콘 플러그의 두께를 낮출 수 있게 되므로, 셀영역과 주변영역의 단차를 최적화하여 후속 공정을 용이하게 실시함으로써, 생산성을 향상시킬 수 있는 효과가 있다.

Description

반도체 메모리셀 형성방법{METHOD FOR FORMING MEMORY CELL OF SEMICONDUCTOR}
본 발명은 반도체 메모리셀 형성방법에 관한 것으로, 특히 스토리지 노드콘택(storage node contact)이나 비트라인 콘택(bit line contact)을 형성하기 위한 폴리실리콘 플러그(plug)를 효과적으로 형성하여 셀영역과 주변영역의 단차를 최적화하기에 적당하도록 한 반도체 메모리셀 형성방법에 관한 것이다.
종래의 반도체 메모리셀 형성방법을 첨부된 도1a 내지 도1e의 수순단면도를 참조하여 상세히 설명하면 다음과 같다.
먼저, 도1a에 도시한 바와같이 반도체기판(1)의 상부에 게이트산화막(2), 게이트전극(3), 캡절연막(4)이 적층된 다수의 게이트를 일정한 거리 이격되도록 형성하고, 상부전면에 질화막(5)을 형성한 다음 사진식각공정을 통해 마스크(미도시)를 형성하고, 이를 적용하여 질화막(5)을 에치-백(etch-back) 함으로써, 질화막(5)이 상기 게이트의 상부 및 측벽에 잔류하도록 한다.
그리고, 도1b에 도시한 바와같이 상기 결과물의 상부전면에 폴리실리콘(6)과 산화막(7)을 순차적으로 형성한다. 이때, 폴리실리콘은(6)은 후속 공정을 통해 스토리지 노드콘택 및 비트라인 콘택의 플러그로 적용된다.
그리고, 도1c에 도시한 바와같이 상기 산화막(7)의 상부에 감광막(PR1)을 도포하고, 노광 및 현상하여 감광막(PR1) 패턴을 형성하고, 이를 통해 산화막(7)을 식각하여 상기 게이트간 이격영역의 폴리실리콘(6) 상부에 형성된 산화막(7)이 잔류하도록 한다.
그리고, 도1d에 도시한 바와같이 상기 감광막(PR1)을 제거하고, 상부전면에 산화막(8)을 형성한 다음 에치-백하여 잔류하는 산화막(7)의 측면에 산화막(8) 측벽을 형성한다.
그리고, 도1e에 도시한 바와같이 상기 잔류하는 산화막(7,8)을 마스크로 적용하여 상기 게이트의 상부에 잔류하는 질화막(5)이 노출될 때까지 폴리실리콘(6)을 식각함으로써, 서로 이격되는 폴리실리콘(6) 플러그를 형성한다.
그러나, 상기한 바와같은 종래의 반도체 메모리셀 형성방법은 게이트 형성영역과 게이트간 이격영역의 단차를 고려하여 일정한 수준의 폴리실리콘 증착두께가 요구되는데, 이로 인해 폴리실리콘 플러그가 형성되었을 때 셀영역과 주변영역의 단차를 유발하여 후속 공정의 적용이 어려움에 따라 생산성이 저하되는 문제점이 있었다.
본 발명은 상기한 바와같은 종래의 문제점을 해결하기 위하여 창안한 것으로, 본 발명의 목적은 폴리실리콘을 사진식각 및 에치-백하여 폴리실리콘 플러그를 형성함으로써, 폴리실리콘 플러그의 높이를 낮출 수 있는 반도체 메모리셀 형성방법을 제공하는데 있다.
상기한 바와같은 본 발명의 목적을 달성하기 위한 반도체 메모리셀 형성방법은 반도체기판의 상부에 다수의 게이트를 일정한 거리 이격되도록 형성한 다음 상부에 질화막을 형성하고, 선택적으로 에치-백하여 게이트의 상부 및 측면에 잔류시키는 공정과; 상기 결과물의 상부에 폴리실리콘과 제1산화막을 순차적으로 형성한 다음 상기 게이트간 이격영역 상의 제1산화막이 잔류하도록 사진식각을 실시하는 공정과; 상기 결과물의 상부에 제2산화막을 형성한 다음 에치-백하여 잔류하는 제1산화막의 측면에 제2산화막 측벽을 형성하는 공정과; 상기 제1산화막 및 제2산화막 측벽을 마스크로 적용하여 폴리실리콘이 일정한 두께로 잔류하도록 식각하는 공정과; 상기 제1산화막 및 제2산화막 측벽을 제거한 다음 폴리실리콘을 상기 게이트의 상부에 잔류하는 질화막이 노출될 때까지 에치-백하여 서로 이격되는 폴리실리콘 플러그를 형성하는 공정을 구비하여 이루어지는 것을 특징으로 한다.
상기한 바와같은 본 발명에 의한 반도체 메모리셀 형성방법을 도2a 내지 도2g에 도시한 수순단면도를 일 실시예로 하여 상세히 설명하면 다음과 같다.
먼저, 도2a에 도시한 바와같이 반도체기판(11)의 상부에 게이트산화막(12), 게이트전극(13), 캡절연막(14)이 적층된 다수의 게이트를 일정한 거리 이격되도록 형성하고, 상부전면에 질화막(15)을 형성한 다음 사진식각공정을 통해 마스크(미도시)를 형성하고, 이를 적용하여 질화막(15)을 에치-백 함으로써, 질화막(15)이 상기 게이트의 상부 및 측벽에 잔류하도록 한다.
그리고, 도2b에 도시한 바와같이 상기 결과물의 상부전면에 폴리실리콘(16)과 산화막(17)을 순차적으로 형성한다. 이때, 폴리실리콘은(16)은 후속 공정을 통해 스토리지 노드콘택 및 비트라인 콘택의 플러그로 적용된다.
그리고, 도2c에 도시한 바와같이 상기 산화막(17)의 상부에 감광막(PR11)을 도포하고, 노광 및 현상하여 감광막(PR11) 패턴을 형성하고, 이를 통해 산화막(17)을 식각하여 상기 게이트간 이격영역의 폴리실리콘(16) 상부에 형성된 산화막(17)만이 잔류하도록 한다.
그리고, 도2d에 도시한 바와같이 상기 감광막(PR11) 패턴을 제거하고, 상부전면에 산화막(18)을 형성한 다음 에치-백하여 잔류하는 산화막(17)의 측면에 산화막(18) 측벽을 형성한다.
그리고, 도2e에 도시한 바와같이 상기 잔류하는 산화막(17,18)을 마스크로 적용하여 폴리실리콘(16)이 일정한 두께로 잔류하도록 식각한다.
그리고, 도2f에 도시한 바와같이 상기 산화막(17,18)을 세정공정을 통해 제거한다.
그리고, 도2g에 도시한 바와같이 상기 폴리실리콘(16)을 상기 게이트 상부에 잔류하는 질화막(15)이 노출될 때까지 에치-백하여 서로 이격되는 폴리실리콘(16) 플러그를 형성한다.
상기한 바와같은 본 발명에 의한 반도체 메모리셀 형성방법은 산화막(17,18)을 마스크로 적용하여 폴리실리콘을 게이트 상부에 잔류하는 질화막 상에 일정한 두께가 잔류하도록 식각한 다음 산화막(17,18)을 제거하고, 전체적으로 에치-백하여 서로 이격되는 폴리실리콘 플러그를 형성함에 따라 폴리실리콘 플러그의 두께를 낮출 수 있게 되므로, 셀영역과 주변영역의 단차를 최적화하여 후속 공정을 용이하게 실시함으로써, 생산성을 향상시킬 수 있는 효과가 있다.
도1a 내지 도1e는 종래의 반도체 메모리셀 형성방법을 보인 수순단면도.
도2a 내지 도2g는 본 발명의 일 실시예를 보인 수순단면도.
***도면의 주요부분에 대한 부호의 설명***
11:반도체기판 12:게이트산화막
13:게이트전극 14:캡절연막
15:질화막 16:폴리실리콘
17,18:산화막 PR11:감광막

Claims (1)

  1. 반도체기판의 상부에 다수의 게이트를 일정한 거리 이격되도록 형성한 다음 상부에 질화막을 형성하고, 선택적으로 에치-백하여 게이트의 상부 및 측면에 잔류시키는 공정과; 상기 결과물의 상부에 폴리실리콘과 제1산화막을 순차적으로 형성한 다음 상기 게이트간 이격영역 상의 제1산화막이 잔류하도록 사진식각을 실시하는 공정과; 상기 결과물의 상부에 제2산화막을 형성한 다음 에치-백하여 잔류하는 제1산화막의 측면에 제2산화막 측벽을 형성하는 공정과; 상기 제1산화막 및 제2산화막 측벽을 마스크로 적용하여 폴리실리콘이 일정한 두께로 잔류하도록 식각하는 공정과; 상기 제1산화막 및 제2산화막 측벽을 제거한 다음 폴리실리콘을 상기 게이트의 상부에 잔류하는 질화막이 노출될 때까지 에치-백하여 서로 이격되는 폴리실리콘 플러그를 형성하는 공정을 구비하여 이루어지는 것을 특징으로 하는 반도체 메모리셀 형성방법.
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Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03196625A (ja) * 1989-12-26 1991-08-28 Sony Corp 埋め込みプラグの製造方法
JPH1050950A (ja) * 1996-07-30 1998-02-20 Hitachi Ltd 半導体集積回路装置の製造方法
KR100275136B1 (ko) * 1997-12-30 2001-01-15 김영환 반도체장치의 폴리실리콘 플러그패드 형성 방법

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