KR100511923B1 - 반도체소자의 소자분리막 형성방법 - Google Patents

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Abstract

본 발명은 반도체소자의 소자분리막 형성방법에 관해 개시한 것으로서, 액티브예정영역 및 필드예정영역이 정의된 반도체기판을 제공하는 단계와, 기판 위에 패드산화막 및 패드질화막을 차례로 형성하는 단계와, 패드질화막 위에 액티브예정영역을 덮는 라인타입의 제 1감광막패턴을 형성하는 단계와, 제 1감광막패턴을 마스크로하여 상기 패드질화막 및 패드산화막을 1차로 식각하는 단계와, 제 1감광막패턴을 제거하는 단계와, 결과물 위에 상기 액티브예정영역을 덮는 콘택타입의 제 2감광막패턴을 형성하는 단계와, 제 2감광막패턴을 마스크로하여 상기 1차 식각 후 잔류된 패드질화막 및 패드산화막을 2차로로 식각하여 스퀘어 타입의 액티브영역을 형성하는 단계와, 제 2감광막패턴을 제거하는 단계와, 2차 식각 후 잔류된 패드질화막을 마스크로하여 상기 기판을 소정 두께로 식각하여 상기 필드예정영역에 트렌치를 형성하는 단계와, 트렌치를 매립시키는 소자분리막을 형성하는 단계를 포함한다.

Description

반도체소자의 소자분리막 형성방법{METHOD FOR FORMING ISOLATION LAYER IN SEMICONDUCTOR DEVICE}
본 발명은 반도체 소자를 제조하는 기법에 관한 것으로, 더욱 상세하게는 소자분리막 형성 시, 액티브영역을 스퀘어(square) 형태로 제작되도록 하여 소자의 집적화에 따른 공정마진(margin)과 소자특성을 향상시킬 수 있는 반도체소자의 소자분리막 형성방법에 관한 것이다.
도 1a 내지 도 1c는 종래기술에 따른 반도체소자의 소자분리막 형성방법을 설명하기 위한 공정단면도이다. 또한, 도 2는 종래 방법을 적용시켜 형성된 액티브영역 및 소자분리막을 보인 평면도이다.
종래기술에 따른 반도체소자의 소자분리막 형성방법은, 먼저 도 1a에 도시된 바와 같이, 액티브예정영역(Ⅱ)과 필드예정영역(Ⅰ)이 정의된 반도체기판(1)을 제공한다. 이어, 상기 기판(1) 위에 패드산화막(2) 및 패드질화막(3)을 차례로 형성한 다음, 상기 패드질화막(3) 위에 액티브예정영역을 덮는 I-라인타입의 감광막패턴(4)을 형성한다.
그런 다음, 도 1b에 도시된 바와 같이, 상기 감광막패턴을 이용하여 상기 패드질화막 및 패드산화막을 차례로 식각하여 I-라인타입의 액티브영역(도 2에서, 도면부호 5참조)을 형성하고 나서, 상기 감광막패턴을 제거한다. 이후, 상기 식각 후 잔류된 패드질화막을 마스크로 하여 상기 기판의 필드예정영역(Ⅰ)을 소정두께로 식각하여 트렌치(6)를 형성한다.
이어, 도 1c 및 도 2에 도시된 바와 같이, 상기 트렌치(6)를 매립시키는 소자분리막(7)을 형성한다.
도 3 및 도 4는 종래기술에 따른 문제점을 설명하기 위한 평면도이다.
종래의 기술에서는, 도 3에 도시된 바와 같이, 액티브영역(5)은 I-라인 타입(점선부분)으로 제작되어야 하나, 실제로 노광공정을 거치게 되면, 레티클 상의 형태와 다른 양끝부분이 라운딩 형태로 제작된다.
이러한 라운딩 형태의 액티브영역은 레티클 상의 액티브영역의 폭(width)보다 더욱 길어지는 문제점을 가지고 있다. 따라서, 도 4에 도시된 바와 같이, 후속의 게이트전극 형성 시, 액티브영역과 게이트전극(8) 간의 중첩부분의 면적이 일정하지 않게 되고(a1부분), 또한 액티브영역과 게이트전극(8)과의 중첩(b1부분)이 발생하게 되어 리플래쉬(reflash)특성을 저하시키게 된다. 뿐만아니라, 액티브영역의 양끝부분이 라운딩 형태로 제작됨에 따라, 후속의 액티브영역의 양끝부분에 형성되는 스토리지노드 콘택 형성 공정에서, 액티브영역과 스토리지노드 콘택과의 접촉면적(c1부분)이 감소하게 되어 콘택저항이 증가하는 문제점이 있다.
따라서, 상기 문제점을 해결하고자, 본 발명의 목적은 소자분리막 형성 시, 액티브영역을 스퀘어타입으로 제작함으로써, 이후의 공정에서 액티브영역과 게이트전극 간의 중첩부분의 면적을 일정하게 확보하고, 또한 액티브영역이 게이트전극의 일단과 중첩되지 않도록 하여 리플래쉬특성을 향상시키며, 뿐만 아니라 액티브영역과 스토리지노드 콘택과의 접촉면적이 증가시켜 콘택저항을 증가시킬 수 있는 반도체소자의 소자분리막 형성방법을 제공하려는 것이다.
상기 목적을 달성하고자, 본 발명에 따른 반도체소자의 소자분리막 형성방법은 액티브예정영역 및 필드예정영역이 정의된 반도체기판을 제공하는 단계와, 기판 위에 패드산화막 및 패드질화막을 차례로 형성하는 단계와, 패드질화막 위에 액티브예정영역을 덮는 라인타입의 제 1감광막패턴을 형성하는 단계와, 제 1감광막패턴을 마스크로하여 상기 패드질화막 및 패드산화막을 1차로 식각하는 단계와, 제 1감광막패턴을 제거하는 단계와, 결과물 위에 상기 액티브예정영역을 덮는 콘택타입의 제 2감광막패턴을 형성하는 단계와, 제 2감광막패턴을 마스크로하여 상기 1차 식각 후 잔류된 패드질화막 및 패드산화막을 2차로로 식각하여 스퀘어 타입의 액티브영역을 형성하는 단계와, 제 2감광막패턴을 제거하는 단계와, 2차 식각 후 잔류된 패드질화막을 마스크로하여 상기 기판을 소정 두께로 식각하여 상기 필드예정영역에 트렌치를 형성하는 단계와, 트렌치를 매립시키는 소자분리막을 형성하는 단계를 포함한 것을 특징으로 한다.
상기 제 2감광막패턴은 상기 1차 식각된 라인 타입의 패드질화막과 접촉하는 경계부분을 직선형태로 형성하는 것이 바람직하다.
(실시예)
이하, 첨부된 도면을 참고로하여 본 발명에 따른 반도체소자의 소자분리막 형성방법을 설명하기로 한다.
도 5a 내지 도 5d는 본 발명에 따른 반도체소자의 소자분리막 형성방법을 설명하기 위한 공정단면도이다. 또한, 도 6은 1차 식각공정 후 패드질화막에 의해 덮여져 있는 액티브영역을 도시한 평면도이다.
그리고, 도 7은 제 2감광막패턴의 평면도이며, 도 8은 본 발명의 방법을 적용시켜 형성된 액티브영역 및 소자분리막을 보인 평면도이다.
본 발명에 따른 반도체소자의 소자분리막 형성방법은, 도 5a에 도시된 바와 같이, 먼저 액티브예정영역(Ⅳ) 및 필드예정영역(Ⅲ)이 정의된 반도체기판(10)을 제공한다. 이어, 기판(10) 위에 패드산화막(11) 및 패드질화막(12)을 차례로 형성하고 나서, 상기 패드질화막(12) 위에 액티브예정영역(Ⅳ)을 덮고 필드예정영역(Ⅲ)을 노출시키는 라인타입의 제 1감광막패턴(13)을 형성한다.
그런다음, 제 1감광막패턴(13)을 마스크로하여 상기 패드질화막 및 패드산화막을 1차로 식각한다. 이때, 6에 도시된 바와 같이, 상기 1차 식각공정에서, 액티브영역은 패드질화막에 의해 덮여져 있으며, 라인타입으로 길게 제작된다.(도면부호 3참조) 이후, 제 1감광막패턴을 제거하고 나서, 세정공정을 진행한다.
이어, 도 5b 및 도 7에 도시된 바와 같이,상기 결과물 위에 상기 액티브예정영역(Ⅳ)을 덮는 콘택타입의 제 2감광막패턴(14)을 형성한다. 이때, 상기 제 2감광막패턴(14)은 상기 1차 식각된 라인 타입의 패드질화막과 접촉하는 경계부분(14a)이 직선형태로 제작되도록 한다. 그런다음, 제 2감광막패턴(14)을 마스크로하여 상기 1차 식각 후 잔류된 패드질화막 및 패드산화막을 2차로 식각함으로서, 도 8에 도시된 바와 같이, 스퀘어 타입의 액티브영역(15)을 형성한다.
이후, 제 2감광막패턴을 제거하고 나서, 도 5c에 도시된 바와 같이, 상기 2차 식각공정 후 잔류된 패드질화막을 마스크로 하여 상기 필드예정영역(Ⅲ)을 소정두께로 식각하여 트렌치(16)를 형성한다.
이어, 도 5d에 도시된 바와 같이, 상기 트렌치(16)를 매립시키는 소자분리막(17)을 형성한다.
도 9는 도 8의 구조 위에 게이트전극 및 스토리지노드 콘택이 각각 형성된 것을 보인 평면도이다.
본 발명에 따르면, 액티브영역을 스퀘어타입으로 제작함으로써, 도 9에 도시된 바와 같이, 후속의 게이트전극(18) 형성 시, 액티브영역(15)과 게이트전극(18) 간의 중첩부분의 면적이 일정하게 되고(a2부분), 또한 액티브영역(15)과 게이트전극(18)과의 중첩(b2부분)이 개선되어 리플래쉬특성이 향상된다. 뿐만아니라, 액티브영역(15)이 스퀘어 형태로 제작됨에 따라, 후속의 액티브영역의 양끝부분에 형성되는 스토리지노드 콘택 형성 공정에서, 액티브영역(15)과 스토리지노드 콘택과의 접촉면적(c2부분)이 증가하게 되어 콘택저항이 감소된다.
이상에서와 같이, 본 발명은 2회의 마스크공정을 진행시켜 액티브영역을 스퀘어타입으로 제작함으로써, 후속의 게이트전극 형성 시, 액티브영역과 게이트전극 간의 중첩부분의 면적이 일정하게 유지되며, 또한 액티브영역과 게이트전극과의 중첩되지 않게 되어 리플래쉬특성이 향상된다. 뿐만아니라, 후속의 액티브영역의 양끝부분에 형성되는 스토리지노드 콘택 형성 공정에서, 액티브영역과 스토리지노드 콘택과의 접촉면적을 확보하여 콘택저항 특성을 향상시킬 수 있다.
기타, 본 발명은 그 요지를 일탈하지 않는 범위에서 다양하게 변경하여 실시할 수 있다.
도 1a 내지 도 1c는 종래기술에 따른 반도체소자의 소자분리막 형성방법을 설명하기 위한 공정단면도.
도 2는 종래 방법을 적용시켜 형성된 액티브영역 및 소자분리막을 보인 평면도.
도 3 및 도 4는 종래기술에 따른 문제점을 설명하기 위한 평면도.
도 5a 내지 도 5d는 본 발명에 따른 반도체소자의 소자분리막 형성방법을 설명하기 위한 공정단면도.
도 6은 1차 식각공정 후 패드질화막에 의해 덮여져 있는 액티브영역을 도시한 평면도.
도 7은 제 2감광막패턴의 평면도이며, 도 8은 본 발명의 방법을 적용시켜 형성된 액티브영역 및 소자분리막을 보인 평면도.
도 9는 도 8의 구조 위에 게이트전극 및 스토리지노드 콘택이 각각 형성된 것을 보인 평면도.

Claims (2)

  1. 액티브예정영역 및 필드예정영역이 정의된 반도체기판을 제공하는 단계와,
    상기 기판 위에 패드산화막 및 패드질화막을 차례로 형성하는 단계와,
    상기 패드질화막 위에 상기 액티브예정영역을 덮는 라인타입의 제 1감광막패턴을 형성하는 단계와,
    상기 제 1감광막패턴을 마스크로하여 상기 패드질화막 및 패드산화막을 1차로 식각하는 단계와,
    상기 제 1감광막패턴을 제거하는 단계와,
    상기 결과물 위에 상기 액티브예정영역을 덮는 콘택타입의 제 2감광막패턴을 형성하는 단계와,
    상기 제 2감광막패턴을 마스크로하여 상기 1차 식각 후 잔류된 패드질화막 및 패드산화막을 2차로로 식각하여 스퀘어 타입의 액티브영역을 형성하는 단계와,
    상기 제 2감광막패턴을 제거하는 단계와,
    상기 2차 식각 후 잔류된 패드질화막을 마스크로하여 상기 기판을 소정 두께로 식각하여 상기 필드예정영역에 트렌치를 형성하는 단계와,
    상기 트렌치를 매립시키는 소자분리막을 형성하는 단계를 포함한 것을 특징으로 하는 반도체소자의 소자분리막 형성방법.
  2. 제 1항에 있어서, 상기 제 2감광막패턴은 상기 1차 식각된 라인 타입의 패드질화막과 접촉하는 경계부분을 직선형태로 형성하는 것을 특징으로 하는 반도체소자의 소자분리막 형성방법.
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