KR100465857B1 - 반도체장치제조방법 - Google Patents
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Abstract
본 발명은 셀 영역에 폴리실리콘 플러그 패드(polysilicon plug pad)를 형성함으로 인하여, 패턴간의 간격이 넓은 주변회로 영역에 반사방지막 등의 식각잔여물이 발생하는 것을 방지하기 위한 반도체 장치 제조 방법에 관한 것으로, 폴리실리콘 플러그 패드 형성을 위한 폴리실리콘막 증착 전에, 폴리실리콘막을 증착하여 주변회로 영역의 패턴 측벽에 폴리실리콘 스페이서를 형성하여 패턴간의 간격을 줄임으로써 폴리실리콘막 형성시 보이드가 발생되지 않도록 하여, 셀 영역에 폴리실리콘 플러그 패드를 형성하는 과정에서 주변회로 영역에 식각잔여물이 발생하는 것을 방지하여 소자의 특성 저하가 나타나지 않도록 하는 방법이다.
Description
본 발명은 반도체 장치 제조 방법에 관한 것으로, 특히 셀 영역에 폴리실리콘 플러그 패드(polysilicon plug pad)를 형성함으로 인하여, 패턴간의 간격이 넓은 주변회로 영역에 반사방지막 등의 식각잔여물이 발생하는 것을 방지하기 위한 반도체 장치 제조 방법에 관한 것이다.
폴리실리콘 플러그 패드를 형성하는 공정은 워드라인(word line)을 형성하고, 셀영역에만 산화막 스페이서를 형성한 후 폴리실리콘막으로 워드라인간을 매립하는 공정으로, 중첩(overlay) 측면에서 유리한 공정이다. 그러나, 셀영역과 달리 패턴간의 간격이 넓은 주변회로 영역에서는 폴리실리콘을 매립 후 보이드(void)가 발생하여 폴리실리콘막 상에 반사방지막이 균일하게 형성되지 않고 플러그 패드 패턴을 형성한 후에도 식각잔여물로 남아 소자의 특성 저하를 유발한다.
첨부된 도면 도1a 내지 도1c를 참조하여 종래 기술에 따른 반도체 장치 제조 방법을 설명한다. 도1a 내지 도1c는 셀 영역과 주변회로 영역을 함께 도시한 도면이다.
먼저, 도1a에 도시한 바와 같이 반도체 기판(10) 상의 셀영역에 게이트 전극(11)을 형성한 후, 게이트 전극(11) 상부에 산화막(12)을 형성하고, 게이트 전극(11) 측벽에 산화막 스페이서(13)를 형성한다. 이때, 주변회로 영역에는 셀영역의 게이트 전극이 이루는 간격보다 넓은 간격(d1)을 두고 다수의 게이트 전극(11')이 형성되며, 주변회로 영역에 형성된 산화막(13')은 셀영역의 산화막 스페이서(13) 형성시 식각되지 않는다.
다음으로, 도1b에 도시한 바와 같이 폴리실리콘 플러그 패드를 형성하기 위하여 폴리실리콘막(14)을 형성하여 전체 구조를 덮고, 폴리실리콘막(14) 상에 반사방지막(15)을 형성한다. 이때, 패턴(11') 간의 간격이 넓은 주변회로 영역에서는 폴리실리콘막(14) 형성시 보이드(A)가 발생하여 반사방지막(15)이 균일하게 증착되지 않는다.
다음으로, 도1c에 도시한 바와 같이 폴리실리콘막(14)을 선택적으로 식각하여 셀영역에 폴리실리콘 플러그 패드(14')를 형성한다. 이때, 주변회로 영역에는 폴리실리콘 플러그 패드(14')를 형성하기 위한 식각 공정에서, 보이드(A)에 증착되었던 반사방지막이 제거되지 않고 식각잔여물(B)이 발생하게 된다.
이와 같은 식각잔여물(B)은 후속 공정 및 소자의 특성에 나쁜 영향을 미치는 문제점이 있다.
상기와 같은 문제점을 해결하기 위하여 안출된 본 발명은, 셀영역에 폴리실리콘 플러그 패드를 형성함으로 인하여, 패턴간의 간격이 넓은 주변회로 영역에 반사방지막 등의 식각잔여물이 발생하는 것을 방지하기 위한 반도체 장치 제조 방법을 제공하는데 그 목적이 있다.
상기와 같은 목적을 달성하기 위한 본 발명은, 반도체 장치 제조 방법에 있어서, 반도체 기판 상의 셀영역에 다수의 게이트 전극을 형성하고, 상기 셀영역의 게이트 전극 사이의 간격보다 큰 간격을 갖는 다수의 게이트 전극을 주변회로영역에 형성하는 제1 단계; 상기 게이트 전극의 상부 및 측벽에 절연막을 형성하는 제2 단계; 제2 단계가 완료된 전체 구조 상에 제1 폴리실리콘막을 형성하는 제3 단계; 상기 제1 폴리실리콘막을 전면식각하여 상기 셀영역 및 주변회로 영역의 게이트 전극 측벽에 폴리실리콘막 스페이서를 형성하여 상기 게이트 전극 간의 간격을 좁히는 제4 단계; 및 제4 단계가 완료된 전체 구조 상에 폴리실리콘 플러그 패드를 형성하기 위한 제2 폴리실리콘막 및 반사방지막을 형성하고, 상기 반사방지막 및 상기 제2 폴리실리콘막을 선택적으로 식각하여 셀영역에 폴리실리콘 플러그 패드를 형성하면서 주변회로 영역의 제1 폴리실리콘막 및 제2 폴리실리콘막을 제거하는 제5 단계를 포함하여 이루어진다.
본 발명은 폴리실리콘 플러그 패드 형성을 위한 폴리실리콘막 증착 전에, 폴리실리콘막을 증착하여 주변회로 영역의 패턴 측벽에 폴리실리콘 스페이서를 형성하여 패턴 간의 간격을 줄임으로써 폴리실리콘막 형성시 보이드가 발생되지 않도록 하여, 셀영역에 폴리실리콘 플러그 패드를 형성하는 과정에서 주변회로 영역에 식각잔여물이 발생하는 것을 방지하여 소자의 특성 저하가 나타나지 않도록 하는 방법이다.
이하, 본 발명의 일실시예에 따른 반도체 장치 제조 공정 단면도인 도2a 내지 도2d를 참조하여 본 발명을 설명한다. 도2a 내지 도2d는 주변회로 영역만 도시한 단면도이다.
먼저, 반도체 기판(20) 상의 셀영역에 게이트 전극을 형성한 후, 게이트 전극 상부에 산화막을 형성하고, 게이트 전극 측벽에 산화막 스페이서를 형성하고 전체 구조 상부에 1000 Å내지 5000 Å 두께의 폴리실리콘막(24)을 형성한다. 이 과정으로 주변회로 영역에는 도2a에 도시한 바와 같이, 셀영역의 게이트 전극이 이루는 간격보다 넓은 간격을 두고 형성된 다수의 게이트 전극(21) 및 차례로 적층된 산화막(22, 23)이 남게 된다.
다음으로, 도2b에 도시한 바와 같이 폴리실리콘막(24)을 전면식각하여 셀영역의 게이트 전극(도시하지 않음) 및 주변회로 영역의 게이트 전극(21) 측벽에 폴리실리콘막 스페이서(24')를 형성하여, 주변회로 영역의 게이트 전극 사이의 간격(d2)을 줄여 이후의 폴리실리콘 플러그 패드를 형성하기 위한 폴리실리콘막 형성시 보이드가 발생하지 않도록 한다.
다음으로, 도2c에 도시한 바와 같이 전체 구조 상부에 폴리실리콘 플러그 패드를 형성하기 위한 폴리실리콘막(25)을 형성하고, 폴리실리콘막(25) 상에 SiON 등으로 반사방지막(26)을 형성한다.
다음으로, 도2d에 도시한 바와 같이 셀영역에 폴리실리콘 플러그 패드를 형성하기 위한 사진식각 공정을 실시하여 폴리실리콘막(25)을 선택적으로 제거한다. 이 과정에서 주변회로 영역에 형성되었던 반사방지막(26), 폴리실리콘막(25), 폴리실리콘막 스페이서(24')가 제거되며, 식각잔여물도 발생하지 않게 된다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
상기와 같이 이루어지는 본 발명은 셀영역에 폴리실리콘 플러그 패드를 형성하는 과정에서 주변회로 영역에 식각잔여물이 발생되지 않도록 하여 후속 공정시 식각잔여물에 의한 영향을 제거하고 소자의 특성 저하를 방지할 수 있다.
도1a 내지 도1c는 종래 기술에 따른 반도체 장치 제조 공정 단면도
도2a 내지 도2d는 본 발명의 일실시예에 따른 반도체 장치 제조 공정 단면도
* 도면의 주요 부분에 대한 부호의 설명
20: 반도체 기판 21: 게이트 전극
22, 23: 산화막 24, 25: 폴리실리콘막
24': 폴리실리콘막 스페이서
26: 반사방지막
Claims (3)
- 셀영역에서 서로 인접한 게이트전극들 사이의 간격보다 주변회로영역에서 서로 인접한 게이트전극들 사이의 간격이 더 크도록, 반도체 기판 상의 다수의 게이트전극을 형성하는 제1단계;상기 게이트전극의 상부 및 측벽에 절연막을 형성하는 제2단계;상기 제2단계가 완료된 전체 구조 상에 제1폴리실리콘막을 형성하는 제3 단계;상기 제1폴리실리콘막을 전면식각하여 상기 셀영역 및 주변회로 영역의 게이트전극들 측벽에 제1폴리실리콘막 스페이서를 형성하여 상기 게이트전극들 간의 간격을 좁히는 제4단계; 및제4단계가 완료된 전체 구조 상에 플러그 패드를 형성하기 위한 제2폴리실리콘막 및 반사방지막을 차례로 적층 형성하는 제5단계; 및상기 반사방지막 및 상기 제2폴리실리콘막을 선택적으로 식각하여, 셀영역에는 플러그 패드를 형성하면서 주변회로 영역에서는 상기 제2폴리실리콘막 및 상기 제1폴리실리콘막 스페이서를 제거하는 제6단계를 포함하는 반도체 장치 제조 방법.
- 제 1 항에 있어서,상기 제1 폴리실리콘막은,1000 Å 내지 5000 Å 두께로 형성하는 것을 특징으로 하는 반도체 장치 제조 방법.
- 제 1 항 또는 제 2 항에 있어서,상기 반사방지막은 SiON막인 것을 특징으로 하는 반도체 장치 제조 방법.
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1997
- 1997-12-30 KR KR1019970077903A patent/KR100465857B1/ko not_active IP Right Cessation
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