KR100529391B1 - 반도체 메모리 장치 및 그 제조 방법 - Google Patents
반도체 메모리 장치 및 그 제조 방법 Download PDFInfo
- Publication number
- KR100529391B1 KR100529391B1 KR10-2002-0084154A KR20020084154A KR100529391B1 KR 100529391 B1 KR100529391 B1 KR 100529391B1 KR 20020084154 A KR20020084154 A KR 20020084154A KR 100529391 B1 KR100529391 B1 KR 100529391B1
- Authority
- KR
- South Korea
- Prior art keywords
- peripheral circuit
- line pattern
- circuit region
- line
- region
- Prior art date
Links
- 238000000034 method Methods 0.000 title claims abstract description 28
- 239000004065 semiconductor Substances 0.000 title claims abstract description 28
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 6
- 230000002093 peripheral effect Effects 0.000 claims abstract description 69
- 125000006850 spacer group Chemical group 0.000 claims description 17
- 229920002120 photoresistant polymer Polymers 0.000 claims description 16
- 238000005530 etching Methods 0.000 claims description 10
- 239000000758 substrate Substances 0.000 claims description 10
- 239000000463 material Substances 0.000 claims description 6
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 claims description 3
- 230000000694 effects Effects 0.000 abstract description 2
- 239000010410 layer Substances 0.000 description 23
- 239000003990 capacitor Substances 0.000 description 5
- 239000004020 conductor Substances 0.000 description 5
- 150000004767 nitrides Chemical class 0.000 description 3
- 238000000206 photolithography Methods 0.000 description 3
- 239000005380 borophosphosilicate glass Substances 0.000 description 2
- 238000000151 deposition Methods 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 230000007261 regionalization Effects 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/09—Manufacture or treatment with simultaneous manufacture of the peripheral circuit region and memory cells
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/48—Data lines or contacts therefor
- H10B12/482—Bit lines
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/50—Peripheral circuit region structures
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
본 발명은 주변회로영역에서의 라인 패턴 간의 브릿지 발생을 억제하고, 공정 마진을 향상시킬 수 있는 반도체 메모리 장치 및 그 제조 방법을 제공하기 위한 것으로, 이를 위해 본 발명은, 셀영역; 상기 셀영역에 인접한 주변회로영역; 및 상기 셀영역 및 상기 주변회로영역에 형성된 복수의 라인 패턴을 포함하며, 상기 셀영역에서의 상기 라인 패턴의 폭과 상기 라인 패턴 간의 거리의 비가 1:1이고, 상기 주변회로영역에서 상기 라인 패턴의 폭과 상기 라인 패턴 간의 거리의 비가 1:1.05 내지 1:1.30인 것을 특징으로 하는 반도체 메모리 장치를 제공하고, 이와 같은 본 발명은, 주변회로영역에서의 라인 패턴 형성에 따른 라인 패턴 간의 브릿지를 방지하고, 깊은 콘택홀 형성시 오정렬에 따른 콘택 저항의 증가를 방지할 수 있어 궁극적으로, 반도체 소자의 수율을 향상시킬 수 있는 탁월한 효과를 기대할 수 있다.한다.
Description
본 발명은 반도체 장치에 관한 것으로, 특히 주변회로영역에서의 공정 마진을 향상시킬 수 있는 반도체 메모리 장치 및 그 제조 방법에 관한 것이다.
도 1은 반도체 메모리 장치를 개략적으로 도시한 평면도이다.
도 1을 참조하면, 반도체 메모리 장치(100)는 크게 4개의 셀영역(101a ∼ 101d)와 그 주변의 주변회로영역(102)으로 이루어진다.
한편, 전술한 반도체 메모리 장치 예컨대, 디램(DRAM)의 셀효율은 통상적으로 60％ ∼ 70％ 내외이다. 셀효율이란 전체 영역(셀영역 및 주변회로영역)에서 셀영역이 차지하는 면적의 비율이다. 통상적으로 주변회로영역(102)의 디자인룰(Design rule)은 셀영역의 디자인룰에 비해 10％ ∼ 30％ 정도 패턴 밀도가 낮게 설계한다.
도 2는 셀영역과 주변회로영역에 라인 패턴을 형성된 반도체 메모리 장치를 도시한 단면도이다.
도 2를 참조하면, 기판(SUB) 상에 복수의 라인 패턴(103a, 103b) 예컨대, 비트라인이 셀영역(101)과 주변회로영역(102)에 각각 형성되어 있다. 라인 패턴(103a, 103b)은 전도층(10)과 하드마스크(11) 및 그 측벽의 스페이서(12)로 구성된다.
한편, 셀효율을 높이기 위해서는 주변회로영역(102)의 디자인룰은 거의 동일 수준으로 가져가야 한다. 즉, 종래의 경우 라인(L)과 스페이스(S)의 비를 1:1로 가져간다.
하지만, 이럴 경우 주변회로영역(102)에서 라인 패턴(103b) 간의 스페이싱(Spacing) 즉, 스페이스(S)가 부족하여 라인 패턴(103b) 형성을 위한 식각 공정에서 발생된 스컴(Scum)성 잔류물 또는 셀영역(102)과 주변회로영역(102) 간의 로딩(Loading) 현상으로 인해 발생하는 스트링거(Stringer)에 의한 이웃하는 라인 패턴(103b)의 전도층(10) 간의 브릿지(Bridge, 104)가 발생한다.
한편, 주변회로영역(102)에서의 패턴 밀도가 높아지게 되면, 깊은 콘택홀(Deep contact hole) 형성시에도 문제가 발생한다.
도 3은 주변회로영역에서 깊은 콘택홀이 형성된 반도체 메모리 장치를 개략적으로 도시한 단면도이다.
도 3을 참조하면, 도 2와 같이 복수의 라인 패턴(103a, 103b)이 형성된 전면에 절연막(13, 14)이 형성되어 있고, 셀영역(101)에서는 플러그(18)를 통해 기판(SUB)의 소스/드레인 접합(도시하지 않음)과 전기적으로 도통된 캐패시터(15)가 형성되어 있으며, 주변회로영역(102)에서는 절연막(14) 상에 깊은 콘택홀 형성을 위한 포토레지스트 패턴(16)이 형성되어 있다.
포토레지스트 패턴(16)을 식각마스크로 절연막(14)을 식각하여 라인 패턴(103b)의 전도층(10)을 노출시키는 깊은 콘택홀(19)이 형성되어 있다.
한편, 반도체 공정 기술의 미세화가 가속화됨에 따라 좁은 면적에서 셀 캐패시턴스를 높이기 위해 셀영역(101)에서 캐패시터(15)의 수직 높이는 증가하게 된다. 이로 인해 주변회로영역(102)에서의 절연막(14)의 높이는 계속 증가하게 된다.
따라서, 깊은 콘택홀(19) 형성시 식각 타겟은 증가하게 되며, 콘택 식각 공정에서 오버랩 마진이 부족하게 되며, 약간의 오정렬(Mis-alignment)이 발생하더라도 도면부호 '17'과 같이 라인 패턴(103b)이 전도층(10)과 콘택되는 면적이 감소하게 된다. 콘택 면적의 감소는 또한 콘택 저항을 증가시키는 원인이 된다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로서, 주변회로영역에서의 라인 패턴 간의 브릿지 발생을 억제하고, 공정 마진을 향상시킬 수 있는 반도체 메모리 장치 및 그 제조 방법을 제공하는데 그 목적이 있다.
상기의 목적을 달성하기 위한 본 발명은, 셀영역; 상기 셀영역에 인접한 주변회로영역; 및 상기 셀영역 및 상기 주변회로영역에 형성된 복수의 라인 패턴을 포함하며, 상기 셀영역에서의 상기 라인 패턴의 폭과 상기 라인 패턴 간의 거리의 비가 1:1이고, 상기 주변회로영역에서 상기 라인 패턴의 폭과 상기 라인 패턴 간의 거리의 비가 1:1.05 내지 1:1.30인 것을 특징으로 하는 반도체 메모리 장치를 제공한다.
또한, 상기의 목적을 달성하기 위한 본 발명은, 셀영역과 주변회로영역을 갖는 반도체 메모리 장치의 제조 방법에 있어서, 상기 셀영역 및 상기 주변회로영역에 전도층과 절연성 하드마스크가 적층된 복수의 라인 패턴을 형성하되, 상기 셀영역에서의 상기 라인 패턴의 폭과 상기 라인 패턴 간의 거리의 비를 1:1로 하고, 상기 주변회로영역에서 상기 라인 패턴의 폭과 상기 라인 패턴 간의 거리의 비를 1:1.05 내지 1:1.30로 하여 형성하는 단계; 상기 주변회로영역의 상기 절연성 하드마스크를 제거하는 단계; 상기 절연성 하드마스크가 제거된 상기 주변회로영역의 라인 패턴 측벽에 전도성 스페이서를 형성하는 단계; 상기 복수의 라인 패턴을 포함하는 기판 전면에 절연막을 형성하는 단계; 상기 절연막 상에 상기 주변회로영역의 상기 전도층을 노출시키는 콘택홀을 형성하기 위한 포토레지스트 패턴을 형성하는 단계; 및 상기 포토레지스트 패턴을 식각마스크로 상기 절연막을 식각하여 상기 전도층을 노출시키는 깊은 콘택홀을 형성하는 단계를 포함하는 반도체 메모리 장치 제조 방법을 제공한다.
본 발명은, 반도체 메모리 장치의 주변회로영역에서의 라인과 스페이스 간의 비율을 셀영역과 다르게 느슨하게(Loose)하여 라인 패턴 형성에 따른 브릿지 발생을 방지하며, 주변회로영역에서의 깊은 콘택홀 형성 공정에서 공정 마진을 향상시키고자 한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명한다.
도 4a 내지 도 4e는 본 발명의 일실시예에 따른 깊은 콘택홀 형성 공정을 도시한 단면도이다.
도 4a는 셀영역과 주변회로영역에서 각각의 라인과 스페이스간의 비율이 다른 복수의 라인 패턴이 형성된 공정 단면을 나타낸다.
도 4a를 참조하면, 본 발명의 반도체 메모리 장치는 셀영역(41)과 주변회로영역(42)으로 이루어져 있으며, 이들 영역에는 각각 라인 패턴들(46a, 46b)이 일정 간격으로 배치되어 있다.
셀영역(41)에서는 통상의 반도체 메모리 장치에서 사용하는 방식인 라인(L, 라인 패턴(46a)의 폭)과 스페이스(S, 라인 패턴(46b) 간의 간격(스페이싱))의 비를 1:1로 하는 반면, 주변회로영역(42)에서는 라인(L)과 스페이스(S) 간의 비를 1:1.05 ∼ 1:1.30으로 한다.
즉, 라인(L)에 비해 스페이스(S)를 5％ ∼ 30％ 더 크게 한다.
따라서, 주변회로영역(42)에서 라인 패턴(46b) 형성시 스컴과 스트링거 등에 의한 라인 패턴(46b) 간의 브릿지를 방지할 수 있다.
한편, 주변회로영역(42)에서의 라인 패턴(46b)의 폭과 셀영역(41)에서의 라인 패턴(46a)의 폭의 비 즉, 셀영역(41)과 주변회로영역(42) 간의 라인(L) 비는 1:1 ∼ 1:1.3 정도이다.
여기서, 라인 패턴(46a, 46b)은 비트라인 등의 전도 패턴을 나타내며, 기판(40)과 접촉되는 전도층(43)과 전도층(43) 상부에 적층된 하드마스크(44)와 전도층(43) 및 하드마스크(44) 측벽에 배치된 스페이서(45)를 포함한다.
전도층(43)은 W 또는 TiN 등을 사용하여 형성되고, 하드마스크(44)와 스페이서(45)는 실리콘질화막 또는 실리콘산화질화막 등의 질화막 계열의 물질막을 사용하여 형성된다.
도 4a의 단면 형성 공정을 구체적으로 살펴 본다.
먼저, 반도체소자를 이루기 위한 여러요소가 형성된 기판(40) 상에 전도성 물질과 질화막 계열의 물질을 차례로 증착한 다음, 라인 패턴 형성을 위한 마스크 패턴을 이용한 선택적 식각 공정을 실시하여 셀영역(41)과 주변회로영역(42)에 각각 복수의 라인 패턴(46a, 46b)을 형성한다.
이 때, 전술한 바와 같이 셀영역(41)에서는 통상의 반도체 메모리 장치에서 사용하는 방식인 라인(L)과 스페이스(S)의 비를 1:1로 하는 반면, 주변회로영역(42)에서는 라인(L)과 스페이스(S) 간의 비를 1:1.05 ∼ 1:1.30으로 한다.
이어서, 질화막 계열의 물질을 증착하고 전면식각하여 각 라인 패턴(46a, 46b) 측벽에 스페이서(45)를 형성한다.
이어서, 복수의 라인 패턴(46a, 46b)이 형성된 전면에 산화막 계열의 절연막(47)을 증착한다.
여기서, 절연막(47)은 산화막 계열의 물질막이 단층 또는 다층 구조로 형성된 것을 포함한다. 이러한 산화막 계열의 물질막은 BPSG막, LP(Low Pressure)-TEOS막, PE(Plasma Enhanced)-TEOS막, PSG막 또는 BSG막 등을 포함한다.
이어서, 셀영역(41) 만을 마스킹하도록 주변회로영역(42) 오픈 마스크(도시하지 않음)를 형성한 다음, 주변회로영역(42) 오픈 마스크를 식각마스크로 사용하여 주변회로영역(42)의 절연막(47)과 하드마스크(44)를 제거한 다음, 포토레지스트 스트립(Photo resist strip) 공정을 실시하여 주변회로영역(42) 오픈 마스크를 제거한다.
이어서, 전면에 전도성 물질을 얇게 증착한 다음, 전면식각을 실시하여 주변회로영역(42)과 인접하는 셀영역(41)의 절연막(47) 측벽과 주변회로영역(42) 측벽에 전도성 스페이서(48)를 형성한다.
점선으로 표시된 부분은 전면식각시 제거된 전도성 물질막을 나타내는 바, 도 4b는 주변회로영역(42)과 인접하는 셀영역(41)의 절연막(47) 측벽과 주변회로영역(42) 측벽에 전도성 스페이서(48)가 형성된 공정 단면을 나타낸다.
따라서, 주변회로영역(42)에서는 전도성 스페이서(48)로 인해 전도성 스페이서(48) 만큼 그 선폭이 증대된 효과를 얻을 수 있다.
여기서, 전도성 물질은 TiN, TaN, W 또는 WN 등을 포함한다.
전면에 포토레지스트를 도포한 다음, 포토리소그라피 공정을 실시하여 셀콘택을 위한 마스크인 포토레지스트 패턴(49)을 형성한 후, 포토레지스트 패턴(49)을 식각마스크로 셀영역(41)에서 라인 패턴(46a) 사이의 기판(40) 구체적으로, 기판(40) 상에 형성된 전도층 또는 불순물접합층을 노출시키는 셀 콘택홀(50)을 형성한다. 도 4c는 셀 콘택홀(50)이 형성된 공정 단면을 나타낸다.
셀 콘택홀(50)을 매립하도록 플러그 형성용 전도성 물질을 증착한 다음, 평탄화 공정을 실시하여 절연막(47) 사이에 매립되며 기판(40)에 콘택된 플러그(51)를 형성한 후, 포토레지스트 패턴(49)을 제거한다.
이어서, 셀영역(41)에서 캐패시터(52) 형성 공정을 실시하는 바, 그 구체적인 형성 공정은 생략한다. 한편 본 실시예에서는 오목형 캐패시터가 형성되어 있다.
전술한 바와 같은 셀영역(41)에서의 캐패시터(52) 형성시 주변회로영역(42)에서는 그 두께가 10000Å 이상인 절연막(53)이 형성되며, 절연막(53)은 HDP 산화막, BSG막, BPSG막 또는 PSG막 등이 다층 구조로 형성된 것을 포함한다.
절연막(53) 상에 포토레지스트를 도포한 다음, ArF 또는 KrF 등의 노광원을 이용한 사진식각 공정을 통해 주변회로영역(42)에서 라인 패턴(46)의 파워 라인 연결을 위해 콘택홀 예컨대, 비아홀 형성을 위한 포토레지스트 패턴(54)을 형성한다.
이상에서 살펴보는 본 발명의 일실시예에서는 콘택홀 형성을 위한 평면적으로 T형 포토레지스트 패턴(52)을 그 예로 하며, 이러한 T형의 패턴 형상 이외에 평면적으로 바(Bar)형 또는 원형 등의 다양한 형태에도 적용이 가능하다.
이어서, 포토레지스트 패턴(54)을 식각마스크로 절연막(53)을 식각하여 라인 패턴(46b)의 전도층(43)을 노출시키는 깊은 콘택홀(55)을 형성한다.
한편, 본 실시예에서는 주변회로영역(42)에서 라인 패턴(46b)의 측벽에 전도성 스페이서(48)를 형성하기 때문에 라인 패턴(46b)의 실질적인 폭은 전도성 스페이서(48) 두께의 2배에 해당하는 만큼 증가한다. 따라서, 깊은 콘택홀(55) 형성을 위한 포토레지스트 패턴(52)의 포토리소그라피 공정시 오정렬이 발생하더라도 도면부호 '56'에 도시된 바와 같이, 전도성 스페이서(48)로 인해 후속 콘택 면적은 감소하지 않아 콘택 저항의 증가를 방지할 수 있다.
전술한 바와 같이 이루어지는 본 발명은, 반도체 메모리 장치에서 셀영역에 비해 주변회로영역에서의 라인과 스페이스의 비를 스페이스의 비가 크도록 하여 패턴 밀도를 느슨하게 함으로써, 라인 패턴 식각에 따른 브릿지를 방지할 수 있다.
또한, 주변회로영역의 라인 패턴 상부의 하드마스크를 제거하고 그 측벽에 전도성 스페이서를 형성함으로써, 주변회로영역에서 깊은 콘택홀 형성시 오정렬이 발생하더라도 스페이서 두께의 2배에 해당하는 만큼 증가된 주변회로영역의 라인 패턴의 폭으로 인해 콘택 저항의 증가를 방지할 수 있음을 실시예를 통해 알아 보았다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 바와 같은 본 발명은, 주변회로영역에서의 라인 패턴 형성에 따른 라인 패턴 간의 브릿지를 방지하고, 깊은 콘택홀 형성시 오정렬에 따른 콘택 저항의 증가를 방지할 수 있어 궁극적으로, 반도체 소자의 수율을 향상시킬 수 있는 탁월한 효과를 기대할 수 있다.
도 1은 반도체 메모리 장치를 개략적으로 도시한 평면도.
도 2는 셀영역과 주변회로영역에 라인 패턴을 형성된 반도체 메모리 장치를 도시한 단면도.
도 3은 주변회로영역에서 깊은 콘택홀이 형성된 반도체 메모리 장치를 개략적으로 도시한 단면도.
도 4a 내지 도 4e는 본 발명의 일실시예에 따른 깊은 콘택홀 형성 공정을 도시한 단면도.
*도면의 주요 부분에 대한 부호의 설명
40 : 기판 41: 셀영역
42 : 주변회로영역 43 : 전도층
44 : 하드마스크 45 : 스페이서
46a, 46b : 라인 패턴 L : 라인
S : 스페이스
Claims (10)
- 삭제
- 셀영역;상기 셀영역에 인접한 주변회로영역; 및상기 셀영역 및 상기 주변회로영역에 형성된 복수의 라인 패턴을 포함하며,상기 셀영역에서의 상기 라인 패턴의 폭과 상기 라인 패턴 간의 거리의 비가 1:1이고, 상기 주변회로영역에서 상기 라인 패턴의 폭과 상기 라인 패턴 간의 거리의 비가 1:1.05 내지 1:1.30인 것을 특징으로 하는 반도체 메모리 장치.
- 제2항에 있어서,상기 셀영역에서의 라인 패턴의 폭과 상기 주변회로영역에서의 라인 패턴의 폭의 비는 1:1 내지 1:1.3인 것을 특징으로 하는 반도체 메모리 장치.
- 제2항 또는 제3항에 있어서,상기 라인 패턴은 전도성 패턴인 것을 특징으로 하는 반도체 메모리 장치.
- 제 4 항에 있어서,상기 라인 패턴은 비트라인 패턴인 것을 특징으로 하는 반도체 메모리 장치.
- 삭제
- 삭제
- 셀영역과 주변회로영역을 갖는 반도체 메모리 장치의 제조 방법에 있어서,상기 셀영역 및 상기 주변회로영역에 전도층과 절연성 하드마스크가 적층된 복수의 라인 패턴을 형성하되, 상기 셀영역에서의 상기 라인 패턴의 폭과 상기 라인 패턴 간의 거리의 비를 1:1로 하고, 상기 주변회로영역에서 상기 라인 패턴의 폭과 상기 라인 패턴 간의 거리의 비를 1:1.05 내지 1:1.30로 하여 형성하는 단계;상기 주변회로영역의 상기 절연성 하드마스크를 제거하는 단계;상기 절연성 하드마스크가 제거된 상기 주변회로영역의 라인 패턴 측벽에 전도성 스페이서를 형성하는 단계;상기 복수의 라인 패턴을 포함하는 기판 전면에 절연막을 형성하는 단계;상기 절연막 상에 상기 주변회로영역의 상기 전도층을 노출시키는 콘택홀을 형성하기 위한 포토레지스트 패턴을 형성하는 단계; 및상기 포토레지스트 패턴을 식각마스크로 상기 절연막을 식각하여 상기 전도층을 노출시키는 깊은 콘택홀을 형성하는 단계를 포함하는 반도체 메모리 장치 제조 방법.
- 제8항에 있어서,상기 셀영역에서의 라인 패턴의 폭과 상기 주변회로영역에서의 라인 패턴의 폭의 비는 1:1 내지 1:1.3인 것을 특징으로 하는 반도체 메모리 장치 제조 방법.
- 제8항에 있어서,상기 전도성 스페이서는 TiN, TaN, W 또는 WN 중 어느 하나의 물질을 포함하는 것을 특징으로 하는 반도체 메모리 장치 제조 방법.
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2002-0084154A KR100529391B1 (ko) | 2002-12-26 | 2002-12-26 | 반도체 메모리 장치 및 그 제조 방법 |
| US10/612,922 US6977226B2 (en) | 2002-12-26 | 2003-07-07 | Semiconductor memory device and method for fabricating the same |
| US11/260,392 US7638827B2 (en) | 2002-12-26 | 2005-10-28 | Semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2002-0084154A KR100529391B1 (ko) | 2002-12-26 | 2002-12-26 | 반도체 메모리 장치 및 그 제조 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20040057414A KR20040057414A (ko) | 2004-07-02 |
| KR100529391B1 true KR100529391B1 (ko) | 2005-11-17 |
Family
ID=34074820
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR10-2002-0084154A KR100529391B1 (ko) | 2002-12-26 | 2002-12-26 | 반도체 메모리 장치 및 그 제조 방법 |
Country Status (2)
| Country | Link |
|---|---|
| US (2) | US6977226B2 (ko) |
| KR (1) | KR100529391B1 (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101532012B1 (ko) * | 2008-12-24 | 2015-06-30 | 삼성전자주식회사 | 반도체 소자 및 반도체 소자의 패턴 형성 방법 |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20050049350A1 (en) * | 2003-08-25 | 2005-03-03 | Sandeep Tonapi | Thin bond-line silicone adhesive composition and method for preparing the same |
| TWI304633B (en) * | 2003-08-25 | 2008-12-21 | Promos Technologies Inc | Semiconductor device and fabricating method thereof |
| US7854877B2 (en) | 2007-08-14 | 2010-12-21 | Asml Netherlands B.V. | Lithography meandering order |
| KR102247918B1 (ko) | 2014-04-07 | 2021-05-06 | 삼성전자주식회사 | 반도체 장치 및 이의 제조 방법 |
Family Cites Families (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3363502B2 (ja) * | 1993-02-01 | 2003-01-08 | 三菱電機株式会社 | 半導体記憶装置の製造方法 |
| US6060176A (en) * | 1995-11-30 | 2000-05-09 | International Business Machines Corporation | Corrosion protection for metallic features |
| KR100207487B1 (ko) * | 1996-08-20 | 1999-07-15 | 윤종용 | 반도체 기억소자의 완충패드 형성방법 |
| JP4056588B2 (ja) * | 1996-11-06 | 2008-03-05 | 富士通株式会社 | 半導体装置及びその製造方法 |
| US6004835A (en) | 1997-04-25 | 1999-12-21 | Micron Technology, Inc. | Method of forming integrated circuitry, conductive lines, a conductive grid, a conductive network, an electrical interconnection to anode location and an electrical interconnection with a transistor source/drain region |
| KR100248144B1 (ko) * | 1997-06-30 | 2000-03-15 | 김영환 | 반도체 소자의 콘택 제조방법 |
| US6166439A (en) * | 1997-12-30 | 2000-12-26 | Advanced Micro Devices, Inc. | Low dielectric constant material and method of application to isolate conductive lines |
| US6060383A (en) * | 1998-08-10 | 2000-05-09 | Nogami; Takeshi | Method for making multilayered coaxial interconnect structure |
| US6297084B1 (en) * | 1998-09-03 | 2001-10-02 | Hyundai Electronics Industries Co., Ltd. | Method for fabricating semiconductor memory |
| DE19953620A1 (de) | 1998-11-09 | 2000-05-11 | Int Rectifier Corp | Niederspannungs-MOSFET und Verfahren zu seiner Herstellung |
| US6277726B1 (en) | 1998-12-09 | 2001-08-21 | National Semiconductor Corporation | Method for decreasing contact resistance of an electrode positioned inside a misaligned via for multilevel interconnects |
| JP3361067B2 (ja) | 1998-12-21 | 2003-01-07 | 株式会社東芝 | 半導体装置の製造方法 |
| US6181011B1 (en) * | 1998-12-29 | 2001-01-30 | Kawasaki Steel Corporation | Method of controlling critical dimension of features in integrated circuits (ICS), ICS formed by the method, and systems utilizing same |
| US6190979B1 (en) * | 1999-07-12 | 2001-02-20 | International Business Machines Corporation | Method for fabricating dual workfunction devices on a semiconductor substrate using counter-doping and gapfill |
| JP2002016237A (ja) * | 2000-06-27 | 2002-01-18 | Hitachi Ltd | 半導体集積回路装置およびその製造方法 |
| KR100354440B1 (ko) * | 2000-12-04 | 2002-09-28 | 삼성전자 주식회사 | 반도체 장치의 패턴 형성 방법 |
| KR20030003906A (ko) * | 2001-07-04 | 2003-01-14 | 삼성전자 주식회사 | 반도체 소자의 콘택 형성방법 및 그에 따라 제조된 반도체메모리 소자 |
| US6372640B1 (en) * | 2001-07-31 | 2002-04-16 | Macronix International Co., Ltd. | Method of locally forming metal silicide layers |
-
2002
- 2002-12-26 KR KR10-2002-0084154A patent/KR100529391B1/ko not_active IP Right Cessation
-
2003
- 2003-07-07 US US10/612,922 patent/US6977226B2/en not_active Expired - Fee Related
-
2005
- 2005-10-28 US US11/260,392 patent/US7638827B2/en not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101532012B1 (ko) * | 2008-12-24 | 2015-06-30 | 삼성전자주식회사 | 반도체 소자 및 반도체 소자의 패턴 형성 방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| US7638827B2 (en) | 2009-12-29 |
| US20060046489A1 (en) | 2006-03-02 |
| US6977226B2 (en) | 2005-12-20 |
| KR20040057414A (ko) | 2004-07-02 |
| US20050017280A1 (en) | 2005-01-27 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2007150257A (ja) | 半導体素子のストレージノードコンタクトプラグの形成方法 | |
| US7638827B2 (en) | Semiconductor memory device | |
| US6352896B1 (en) | Method of manufacturing DRAM capacitor | |
| KR100827509B1 (ko) | 반도체 소자의 형성 방법 | |
| KR100672780B1 (ko) | 반도체 소자 및 그 제조 방법 | |
| JP4330523B2 (ja) | スプリットゲート型フラッシュメモリ素子のダミー層の形成方法 | |
| CN112309983A (zh) | 动态随机存取存储器及其制造方法 | |
| KR100597594B1 (ko) | 반도체 소자의 콘택플러그 형성방법 | |
| KR101001152B1 (ko) | 반도체소자 제조 방법 | |
| KR100289661B1 (ko) | 반도체 소자의 제조방법 | |
| KR100910868B1 (ko) | 반도체소자 제조 방법 | |
| KR100571627B1 (ko) | 반도체 소자 제조 방법 | |
| JP3971144B2 (ja) | 半導体装置の製造方法及び半導体装置 | |
| KR101001633B1 (ko) | 반도체 소자의 콘택홀 형성방법 | |
| KR100906641B1 (ko) | 랜딩플러그를 구비하는 반도체 소자의 제조 방법 | |
| KR100265564B1 (ko) | 콘택홀 형성방법 | |
| KR100908827B1 (ko) | 반도체소자의 전도패턴 형성 방법 | |
| KR100744659B1 (ko) | 반도체 소자의 비트라인패턴 제조방법 | |
| KR20040057783A (ko) | 반도체소자의 비트라인 형성 방법 | |
| KR100942981B1 (ko) | 반도체소자 제조 방법 | |
| KR100345066B1 (ko) | 에스램소자의제조방법 | |
| KR20080060385A (ko) | 반도체 소자 제조방법 | |
| KR100549568B1 (ko) | 반도체소자의 비트라인콘택홀 형성방법 | |
| KR20050033697A (ko) | 반도체 소자의 제조방법 | |
| KR20050024853A (ko) | 플래쉬 메모리 소자의 금속배선 형성방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20111024 Year of fee payment: 7 |
|
| FPAY | Annual fee payment |
Payment date: 20121022 Year of fee payment: 8 |
|
| LAPS | Lapse due to unpaid annual fee |