KR100489350B1 - 반도체소자의 게이트 형성방법 - Google Patents
반도체소자의 게이트 형성방법 Download PDFInfo
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 36
- 238000000034 method Methods 0.000 title claims abstract description 14
- 125000006850 spacer group Chemical group 0.000 claims abstract description 29
- 239000000758 substrate Substances 0.000 claims abstract description 8
- 238000005530 etching Methods 0.000 claims abstract description 3
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 15
- 229920005591 polysilicon Polymers 0.000 claims description 15
- 229920002120 photoresistant polymer Polymers 0.000 claims description 5
- 150000004767 nitrides Chemical class 0.000 claims description 3
- 238000000059 patterning Methods 0.000 abstract description 4
- 238000004519 manufacturing process Methods 0.000 description 2
- 230000002860 competitive effect Effects 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
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-
- H—ELECTRICITY
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- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/823437—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
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Abstract
추가 장비의 투자없이 미세한 게이트 임계치수(Critical Dimension : CD)를 패터닝하여 원가 절감의 경쟁력을 확보할 수 있는 반도체 소자의 게이트 형성방법을 제공하기 위한 것으로, 이와 같은 목적을 달성하기 위한 반도체 소자의 게이트 형성방법은 반도체기판의 일영역에 제 1 반도체층과 식각스톱층과 제 2 반도체층으로 구성된 게이트전극 패턴을 형성하는 단계; 상기 게이트전극 패턴 양측면에 제 1 측벽스페이서를 형성하는 단계; 상기 제 1 측벽스페이서의 상부 모서리 내측면이 드러나도록 상기 제 2 반도체층을 제거하는 단계; 상기 드러난 제 1 측벽스페이서의 상부 모서리 내측면에 제 2 측벽스페이서를 형성하는 단계; 상기 제 1,제 2 측벽스페이서를 마스크로 상기 식각스톱층과 제 1 반도체층을 식각하여 상기 제 2 측벽스페이서 하부에 게이트전극을 형성하는 단계를 포함하는 것에 그 특징이 있다.
Description
본 발명은 반도체 소자에 관한 것으로, 특히 미세한 게이트 임계치수(Critical Dimension : CD)를 패터닝하여 원가 절감의 경쟁력을 확보할 수 있는 반도체 소자의 게이트 형성방법에 관한 것이다.
점차 반도체 기술이 0.15㎛ 이하로 고집적화 되어감에 따라 게이트의 임계치수(Critical Dimension : CD)가 점차 작아진다.
이와 같이 미세한 게이트 임계치수를 패터닝하기 위해서는 신규 장비에 대한 투자비가 소요되고, 결과적으로 생산 원가의 증가를 유발하여 경쟁력을 떨어뜨린다는 문제가 발생된다.
본 발명은 상기와 같은 종래기술의 문제점을 해결하기 위하여 제안된 것으로, 추가 장비의 투자없이 미세한 게이트 임계치수(Critical Dimension : CD)를 패터닝하여 원가 절감의 경쟁력을 확보할 수 있는 반도체 소자의 게이트 형성방법을 제공하는데 그 목적이 있다.
상기의 기술적 과제를 달성하기 위한 본 발명의 일 측면에 따르면, 반도체기판의 일영역에 제 1 반도체층과 식각스톱층과 제 2 반도체층으로 구성된 게이트전극 패턴을 형성하는 단계; 상기 게이트전극 패턴 양측면에 제 1 측벽스페이서를 형성하는 단계; 상기 제 1 측벽스페이서의 상부 모서리 내측면이 드러나도록 상기 제 2 반도체층을 제거하는 단계; 상기 드러난 제 1 측벽스페이서의 상부 모서리 내측면에 제 2 측벽스페이서를 형성하는 단계; 상기 제 1,제 2 측벽스페이서를 마스크로 상기 식각스톱층과 제 1 반도체층을 식각하여 상기 제 2 측벽스페이서 하부에 게이트전극을 형성하는 단계를 포함하는 반도체 소자의 게이트 형성방법이 제공된다.
이하, 본 발명이 속한 기술분야에서 통상의 지식을 가진 자가 본 발명을 보다 용이하게 실시할 수 있도록 하기 위하여 본 발명의 바람직한 실시예에 따른 반도체 소자의 게이트 형성방법을 소개하기로 한다.
도 1a 내지 도 1f는 본 발명의 반도체소자의 게이트 형성방법을 나타낸 공정 단면도이다.
본 발명의 반도체소자의 게이트 형성방법은 도 1a에 도시한 바와 같이 반도체기판(10)상에 게이트산화막(20)과 제 1 폴리실리콘층(21)을 차례로 증착하고, 제 1 폴리실리콘층(21)상에 식각 스톱층(22)을 증착한다.
이후에 식각 스톱층(22)상에 제 2 폴리실리콘층(23)을 증착한다.
이때 식각 스톱층(22)은 폴리실리콘층에 대한 식각 스톱층으로써, 산화막으로 형성한다.
도면에는 도시되지 않았지만, 제 2 폴리실리콘층(23)상에 제 1 감광막을 도포한 후, 노광 및 현상하여 일정영역에만 남도록 제 1 감광막을 패터닝한다.
이후에 패터닝된 제 1 감광막을 마스크로 도 1b에 도시한 바와 같이 제 2 폴리실리콘층(23)과 식각 스톱층(22)과 제 1 폴리실리콘층(21)을 차례로 식각하여 게이트전극 패턴(24)을 형성한다.
다음에 도 1c에 도시한 바와 같이 게이트전극 패턴(24)을 포함한 반도체기판(20)의 전면에 산화막을 증착한 후에 에치백하여 게이트전극 패턴(24)의 양측면에 제 1 측벽스페이서(25)를 형성한다.
이어, 도 1d에 도시한 바와 같이 식각 스톱층(22)이 드러나도록 제 2 폴리실리콘층(23)을 제거한다.
이때 제 2 폴리실리콘층(23)의 제거는 도면에는 도시되지 않았지만, 제 2 감광막을 전면에 도포한 후에 제 2 폴리실리콘층(23)이 드러나도록 제 2 감광막을 선택적으로 노광 및 현상하여 패터닝한 후에, 식각 스톱층(22)이 드러나도록 제 2 폴리실리콘층(23)을 식각하므로써 진행된다.
이에 의해서 제 1 측벽스페이서(25)의 상부 모서리의 내측면이 드러난다.
이어, 도 1e에 도시한 바와 같이 제 1 측벽스페이서(25)를 포함한 반도체기판(20) 전면에 질화막을 증착한 후에 에치백하여 제 1 측벽스페이서(25) 상부 모서리의 내측면에 제 2 측벽스페이서(26)를 형성한다.
이후에 도 1f에 도시한 바와 같이 제 1, 제 2 측벽스페이서(25, 26)를 마스크로 이용하여 식각스톱층(22)과 제 1 폴리실리콘층(21)을 차례로 식각해서 제 1, 제 2 게이트전극(27a, 27b)을 형성한다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
전술한 본 발명의 반도체 소자의 게이트 형성방법은 다음과 같은 효과가 있다.
질화막으로 구성된 제 2 측벽스페이서를 형성한 후에 이를 하드 마스크로 이용하여 미세한 게이트전극을 패터닝할 수 있으므로, 추가 장비 없이 미세한 게이트전극을 패터닝 하므로써 생산비를 절약해서 시장 경쟁력을 확보할 수 있다.
도 1a 내지 도 1f는 본 발명의 반도체소자의 게이트 형성방법을 나타낸 공정 단면도.
* 도면의 주요 부분에 대한 부호의 설명
10 : 반도체기판 20 : 게이트절연막
21 : 제 1 폴리실리콘층 22 : 식각스톱층
23 : 제 2 폴리실리콘층 24 : 게이트전극 패턴
25 : 제 1 측벽스페이서 26 : 제 2 측벽스페이서
27a, 27b : 제 1, 제 2 게이트전극
Claims (5)
- 반도체기판의 일영역에 제 1 반도체층과 식각스톱층과 제 2 반도체층으로 구성된 게이트전극 패턴을 형성하는 단계;상기 게이트전극 패턴 양측면에 제 1 측벽스페이서를 형성하는 단계;상기 제 1 측벽스페이서의 상부 모서리 내측면이 드러나도록 상기 제 2 반도체층을 제거하는 단계;상기 드러난 제 1 측벽스페이서의 상부 모서리 내측면에 제 2 측벽스페이서를 형성하는 단계;상기 제 1,제 2 측벽스페이서를 마스크로 상기 식각스톱층과 제 1 반도체층을 식각하여 상기 제 2 측벽스페이서 하부에 게이트전극을 형성하는 단계를 포함함을 특징으로 하는 반도체 소자의 게이트 형성방법.
- 제 1 항에 있어서,상기 제 1, 제 2 반도체층은 폴리실리콘층으로 구성된 것을 특징으로 하는 반도체 소자의 게이트 형성방법.
- 제 1 항에 있어서,상기 식각스톱층과 상기 제 1 측벽스페이서는 산화막으로 구성된 것을 특징으로 하는 반도체 소자의 게이트 형성방법.
- 제 1 항에 있어서,상기 제 2 측벽스페이서는 질화막으로 구성된 것을 특징으로 하는 반도체 소자의 게이트 형성방법.
- 제 1 항에 있어서,상기 제 2 반도체층의 제거는 상기 반도체기판 전면에 감광막을 도포하는 단계,노광 및 현상으로 상기 제 2 반도체층이 드러나도록 감광막 패턴을 형성하는 단계,상기 감광막 패턴을 마스크로 제 2 반도체층을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체소자의 게이트 형성방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2003-0027089A KR100489350B1 (ko) | 2003-04-29 | 2003-04-29 | 반도체소자의 게이트 형성방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2003-0027089A KR100489350B1 (ko) | 2003-04-29 | 2003-04-29 | 반도체소자의 게이트 형성방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20040092777A KR20040092777A (ko) | 2004-11-04 |
| KR100489350B1 true KR100489350B1 (ko) | 2005-05-16 |
Family
ID=37373117
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR10-2003-0027089A KR100489350B1 (ko) | 2003-04-29 | 2003-04-29 | 반도체소자의 게이트 형성방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100489350B1 (ko) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20090078151A (ko) | 2008-01-14 | 2009-07-17 | 삼성전자주식회사 | 반도체 소자의 제조방법 |
| CN107968053B (zh) * | 2016-10-20 | 2020-08-07 | 中芯国际集成电路制造(上海)有限公司 | 半导体器件及其形成方法 |
-
2003
- 2003-04-29 KR KR10-2003-0027089A patent/KR100489350B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR20040092777A (ko) | 2004-11-04 |
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