JP2002043201A - 半導体装置の製造方法及び半導体装置 - Google Patents
半導体装置の製造方法及び半導体装置Info
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Abstract
(57)【要約】
【課題】 半導体装置の製造において、アラインメント
マークの段差を確保しアラインメント精度を向上させ
る。 【解決手段】 アラインメントマーク用開口を含む層間
絶縁膜の上にタングステン層を形成し、ＣＭＰ法で研磨
する。この際、層間絶縁膜の初期厚さをアラインメント
のために識別可能な最低段差と研磨量との和より大きく
形成し、アラインメント用の段差を確保する。また、コ
ンタクトアラインメントマーク下のゲート電極を取り除
く構造にする。あるいは、スルーホールのアラインメン
トマークにおいて直下に存在するアルミ電極を取り除く
構造にする。
マークの段差を確保しアラインメント精度を向上させ
る。 【解決手段】 アラインメントマーク用開口を含む層間
絶縁膜の上にタングステン層を形成し、ＣＭＰ法で研磨
する。この際、層間絶縁膜の初期厚さをアラインメント
のために識別可能な最低段差と研磨量との和より大きく
形成し、アラインメント用の段差を確保する。また、コ
ンタクトアラインメントマーク下のゲート電極を取り除
く構造にする。あるいは、スルーホールのアラインメン
トマークにおいて直下に存在するアルミ電極を取り除く
構造にする。
Description
【０００１】
【発明の属する技術分野】この発明は、アラインメント
マークを利用する半導体装置の製造および半導体装置に
関するものである。さらに詳しくは、半導体装置の製造
において、タングステン層の化学機械研磨（Ｗ−ＣＭ
Ｐ）を用いた際のアラインメントマークの寸法の規定及
びアラインメント精度を向上させるためのプロセス改善
に関するものである。
マークを利用する半導体装置の製造および半導体装置に
関するものである。さらに詳しくは、半導体装置の製造
において、タングステン層の化学機械研磨（Ｗ−ＣＭ
Ｐ）を用いた際のアラインメントマークの寸法の規定及
びアラインメント精度を向上させるためのプロセス改善
に関するものである。
【０００２】
【従来の技術】先ず、アラインメントマークを利用する
従来の半導体装置の製造方法のいくつかについて説明す
る。初めに、従来例１について説明する。図８（ａ）〜
図８（ｃ）は従来の半導体装置の製造方法においてアラ
インメントマークの形成方法の例を示す断面図である。
この従来の半導体装置の製造方法では、まず図８（ａ）
に示すように、半導体基板（ウェーハ）１（又は半導体
基板上のＡｌ配線１）上に層間酸化膜２をデポする。そ
の後写真製版を行ない層間絶縁膜２を選択的にエッチン
グし、ノーマルコンタクト９とアラインメントマーク８
を形成する。さらにそのうえに、バリアメタル３をスパ
ッタし、タングステン４をＣＶＤ法でデポする。
従来の半導体装置の製造方法のいくつかについて説明す
る。初めに、従来例１について説明する。図８（ａ）〜
図８（ｃ）は従来の半導体装置の製造方法においてアラ
インメントマークの形成方法の例を示す断面図である。
この従来の半導体装置の製造方法では、まず図８（ａ）
に示すように、半導体基板（ウェーハ）１（又は半導体
基板上のＡｌ配線１）上に層間酸化膜２をデポする。そ
の後写真製版を行ない層間絶縁膜２を選択的にエッチン
グし、ノーマルコンタクト９とアラインメントマーク８
を形成する。さらにそのうえに、バリアメタル３をスパ
ッタし、タングステン４をＣＶＤ法でデポする。
【０００３】次に、図８（ｂ）に示すように、Ｗ−ＣＭ
Ｐ法により層間酸化膜２上のタングステン４及びバリア
メタル３及び層間酸化膜２の上面の一部を削る。次に、
図８（ｃ）に示すように、ウェーハ全面に積みたしバリ
アメタル５をスパッタ法で形成し、ＡｌＣｕ６及びＡＲ
Ｃ（反射防止膜）７をスパッタ法で形成する。その後、
レジスト１０を塗布し露光を行う。ここで露光の際のア
ラインメントはレーザー及び可視光にてアラインメント
を行う。アラインメントにおいて、レジスト１０の直下
は金属層（ＡＲＣ７，ＡｌＣｕ６，つみたしバリアメタ
ル５）が厚く存在するため、アラインメントマーク８に
段差がない場合は完全な鏡面となり、アラインメントが
不可能になる。
Ｐ法により層間酸化膜２上のタングステン４及びバリア
メタル３及び層間酸化膜２の上面の一部を削る。次に、
図８（ｃ）に示すように、ウェーハ全面に積みたしバリ
アメタル５をスパッタ法で形成し、ＡｌＣｕ６及びＡＲ
Ｃ（反射防止膜）７をスパッタ法で形成する。その後、
レジスト１０を塗布し露光を行う。ここで露光の際のア
ラインメントはレーザー及び可視光にてアラインメント
を行う。アラインメントにおいて、レジスト１０の直下
は金属層（ＡＲＣ７，ＡｌＣｕ６，つみたしバリアメタ
ル５）が厚く存在するため、アラインメントマーク８に
段差がない場合は完全な鏡面となり、アラインメントが
不可能になる。
【０００４】次に、従来例２について説明する。図９
（ａ）〜図９（ｅ）は従来の他の半導体装置の製造方法
においてアラインメントマークの形成方法の例を示す断
面図である。この従来の半導体装置の製造方法では、ま
ず図９（ａ）に示すように、半導体基板１（Ｓｉ基板）
上にＳＴＩ（埋込絶縁層あるいはトレンチ絶縁層）１
１、ゲート酸化膜２４、ゲート電極１２及びサイドウォ
ール１３並びにＣｏＳｉ層１４を形成する。次に図９
（ｂ）に示すように、酸化膜をデポし、酸化膜ＣＭＰ法
により酸化膜の平坦化を行い、層間酸化膜１５を形成す
る。
（ａ）〜図９（ｅ）は従来の他の半導体装置の製造方法
においてアラインメントマークの形成方法の例を示す断
面図である。この従来の半導体装置の製造方法では、ま
ず図９（ａ）に示すように、半導体基板１（Ｓｉ基板）
上にＳＴＩ（埋込絶縁層あるいはトレンチ絶縁層）１
１、ゲート酸化膜２４、ゲート電極１２及びサイドウォ
ール１３並びにＣｏＳｉ層１４を形成する。次に図９
（ｂ）に示すように、酸化膜をデポし、酸化膜ＣＭＰ法
により酸化膜の平坦化を行い、層間酸化膜１５を形成す
る。
【０００５】次に写真製版を行い、異方性のドライエッ
チにより、コンタクトホール１８及びコンタクトアライ
ンメントマーク１９を形成する。次に図９（ｃ）に示す
ように、バリアメタル１６をスパッタ法で形成し、さら
にＣＶＤ法によりタングステン１７をデポする。
チにより、コンタクトホール１８及びコンタクトアライ
ンメントマーク１９を形成する。次に図９（ｃ）に示す
ように、バリアメタル１６をスパッタ法で形成し、さら
にＣＶＤ法によりタングステン１７をデポする。
【０００６】次に図９（ｄ）に示すように、Ｗ−ＣＭＰ
法によりタングステン１７及びバリアメタル１６の頂部
の水平部分を削り、タングステンプラグ２０を形成す
る。このときコンタクトアラインメントマーク１９に段
差Ｐができる。次に図９（ｅ）に示すように、スパッタ
法により積みたしバリアメタル２１、ＡｌＣｕ２２、Ａ
ＲＣ２３を形成する。このときコンタクトアラインメン
トマーク１９には段差Ｐがそのまま残る。上述した従来
例では、アラインメントマーク１９の段差が小さい。
法によりタングステン１７及びバリアメタル１６の頂部
の水平部分を削り、タングステンプラグ２０を形成す
る。このときコンタクトアラインメントマーク１９に段
差Ｐができる。次に図９（ｅ）に示すように、スパッタ
法により積みたしバリアメタル２１、ＡｌＣｕ２２、Ａ
ＲＣ２３を形成する。このときコンタクトアラインメン
トマーク１９には段差Ｐがそのまま残る。上述した従来
例では、アラインメントマーク１９の段差が小さい。
【０００７】次に、従来例３について説明する。図１０
（ａ）〜図１１（ｃ）は従来の他の半導体装置の製造方
法においてアラインメントマークの形成方法の例を示す
断面図である。まず、図１０（ａ）〜図１０（ｃ）のフ
ローは、従来例１の図８（ａ）〜図８（ｃ）と同じであ
る。次に図１１（ａ）に示すように、ＡＲＣ膜７、Ａｌ
Ｃｕ６及び積みたしバリアメタル５をドライエッチング
により選択的にエッチングする。この際アラインメント
マークのキャップであるアルミ（Ａｌ）キャップ２８、
及びＡｌ配線３０並びにスルーホールアラインメントマ
ークの下敷Ａｌになる下敷アルミ（Ａｌ）２９が形成さ
れる。
（ａ）〜図１１（ｃ）は従来の他の半導体装置の製造方
法においてアラインメントマークの形成方法の例を示す
断面図である。まず、図１０（ａ）〜図１０（ｃ）のフ
ローは、従来例１の図８（ａ）〜図８（ｃ）と同じであ
る。次に図１１（ａ）に示すように、ＡＲＣ膜７、Ａｌ
Ｃｕ６及び積みたしバリアメタル５をドライエッチング
により選択的にエッチングする。この際アラインメント
マークのキャップであるアルミ（Ａｌ）キャップ２８、
及びＡｌ配線３０並びにスルーホールアラインメントマ
ークの下敷Ａｌになる下敷アルミ（Ａｌ）２９が形成さ
れる。
【０００８】次に図１１（ｂ）に示すように、酸化膜を
デポし、ＣＭＰ法により酸化膜を平坦化し、層間酸化膜
２５を形成する。次に写真製版を行いドライエッチング
を行なう。この際、スルーホールアラインメントマーク
２６及びスルーホール２７が形成される。次に図１１
（ｃ）に示すように、バリアメタル３１をスパッタ法で
形成し、タングステン３２をＣＶＤ法によりデポする。
次に図１２（ａ）に示すように、Ｗ−ＣＭＰによりタン
グステン３２及びバリアメタル３１及び層間酸化膜２５
の一部を削る。
デポし、ＣＭＰ法により酸化膜を平坦化し、層間酸化膜
２５を形成する。次に写真製版を行いドライエッチング
を行なう。この際、スルーホールアラインメントマーク
２６及びスルーホール２７が形成される。次に図１１
（ｃ）に示すように、バリアメタル３１をスパッタ法で
形成し、タングステン３２をＣＶＤ法によりデポする。
次に図１２（ａ）に示すように、Ｗ−ＣＭＰによりタン
グステン３２及びバリアメタル３１及び層間酸化膜２５
の一部を削る。
【０００９】次に図１２（ｂ）に示すように、積みたし
バリアメタル３３、ＡｌＣｕ３４及びＡＲＣ３５をスパ
ッタ法で形成し、次にレジスト３６を形成する。次に図
１２（ｃ）に示すように、ＡＲＣ３５、ＡｌＣｕ３４及
び積みたしバリアメタル３３を選択的にエッチングし、
Ａｌ電極３７及びアラインメントマーク・キャップアル
ミ（ＣＡＰ−Ａｌ）３８を形成する。上述した従来例で
は、アラインメントマーク２６の段差は、図１２（ａ）
の工程で決まり、小さい段差しか形成できない。また、
層間酸化膜２５よりも小さい段差しか形成できない。
バリアメタル３３、ＡｌＣｕ３４及びＡＲＣ３５をスパ
ッタ法で形成し、次にレジスト３６を形成する。次に図
１２（ｃ）に示すように、ＡＲＣ３５、ＡｌＣｕ３４及
び積みたしバリアメタル３３を選択的にエッチングし、
Ａｌ電極３７及びアラインメントマーク・キャップアル
ミ（ＣＡＰ−Ａｌ）３８を形成する。上述した従来例で
は、アラインメントマーク２６の段差は、図１２（ａ）
の工程で決まり、小さい段差しか形成できない。また、
層間酸化膜２５よりも小さい段差しか形成できない。
【００１０】
【発明が解決しようとしている課題】この発明は、上述
したようにアラインメントマークの段差が十分に形成さ
れ難いという従来の課題を解決するためになされたもの
である。発明が解決しようとしている課題を図１３
（ａ）〜図１３（ｃ）を参照して説明する。図１３
（ａ）〜図１３（ｃ）に示すように、Ａをタングステン
４の初期段差、Ｂを層間絶縁膜２の膜厚、Ｃをアライン
メントマーク幅、ＤをＷデポ後のトップ寸法、Ｅをスル
ーホール径、ＦをＷデポ膜厚、ＫをＷ−ＣＭＰ研磨量、
ＧをＷ−ＣＭＰ後の層間膜厚、ＨをＷ−ＣＭＰ後のアラ
インメント部段差、ＩをＡｌＣｕ６とバリアメタル７を
デポした後のアラインメント部段差とする。アラインメ
ント部段差Ｉが一定量の大きさをたもたない場合、アラ
インメント時のレーザー光又は可視光の反射光の強度が
弱く、アラインメントマークのエッジを検出できない。
これによりアラインメントが不可能又は精度を大幅に落
とすことになっている。本発明は、この段差を保つため
の方法を提供するものである。
したようにアラインメントマークの段差が十分に形成さ
れ難いという従来の課題を解決するためになされたもの
である。発明が解決しようとしている課題を図１３
（ａ）〜図１３（ｃ）を参照して説明する。図１３
（ａ）〜図１３（ｃ）に示すように、Ａをタングステン
４の初期段差、Ｂを層間絶縁膜２の膜厚、Ｃをアライン
メントマーク幅、ＤをＷデポ後のトップ寸法、Ｅをスル
ーホール径、ＦをＷデポ膜厚、ＫをＷ−ＣＭＰ研磨量、
ＧをＷ−ＣＭＰ後の層間膜厚、ＨをＷ−ＣＭＰ後のアラ
インメント部段差、ＩをＡｌＣｕ６とバリアメタル７を
デポした後のアラインメント部段差とする。アラインメ
ント部段差Ｉが一定量の大きさをたもたない場合、アラ
インメント時のレーザー光又は可視光の反射光の強度が
弱く、アラインメントマークのエッジを検出できない。
これによりアラインメントが不可能又は精度を大幅に落
とすことになっている。本発明は、この段差を保つため
の方法を提供するものである。
【００１１】
【課題を解決するための手段】請求項１の発明にかかる
半導体装置の製造方法は、半導体基板上に層間絶縁膜を
形成する工程と、前記層間絶縁膜にアラインメント用の
開口を形成する工程と、前記開口に凹部を形成するよう
に前記層間絶縁膜の上にタングステン層を形成する工程
と、前記タングステン層を研磨し前記開口にアラインメ
ント用の段差を残す工程とを含み、前記層間絶縁膜の初
期厚さをアラインメントのために識別可能な最低段差と
前記研磨量との和より大きく形成するものである。
半導体装置の製造方法は、半導体基板上に層間絶縁膜を
形成する工程と、前記層間絶縁膜にアラインメント用の
開口を形成する工程と、前記開口に凹部を形成するよう
に前記層間絶縁膜の上にタングステン層を形成する工程
と、前記タングステン層を研磨し前記開口にアラインメ
ント用の段差を残す工程とを含み、前記層間絶縁膜の初
期厚さをアラインメントのために識別可能な最低段差と
前記研磨量との和より大きく形成するものである。
【００１２】請求項２の発明にかかる半導体装置の製造
方法は、半導体基板上に層間絶縁膜を形成する工程と、
前記層間絶縁膜にアラインメント用の開口を形成する工
程と、前記開口に凹部を形成するように前記層間絶縁膜
の上にタングステン層を形成する工程と、前記タングス
テン層をエッチングして所定厚さ減少させる工程と、前
記タングステン層を研磨し前記開口にアラインメント用
の段差を残す工程とを含むものである。
方法は、半導体基板上に層間絶縁膜を形成する工程と、
前記層間絶縁膜にアラインメント用の開口を形成する工
程と、前記開口に凹部を形成するように前記層間絶縁膜
の上にタングステン層を形成する工程と、前記タングス
テン層をエッチングして所定厚さ減少させる工程と、前
記タングステン層を研磨し前記開口にアラインメント用
の段差を残す工程とを含むものである。
【００１３】請求項３の発明にかかる半導体装置の製造
方法は、請求項２に記載の製造方法において、前記タン
グステン層のエッチングを等方性エッチングにより行な
うものである。
方法は、請求項２に記載の製造方法において、前記タン
グステン層のエッチングを等方性エッチングにより行な
うものである。
【００１４】請求項４の発明にかかる半導体装置の製造
方法は、請求項３に記載の製造方法において、前記等方
性エッチングをアンモニア加水を用いて行なうものであ
る。
方法は、請求項３に記載の製造方法において、前記等方
性エッチングをアンモニア加水を用いて行なうものであ
る。
【００１５】請求項５の発明にかかる半導体装置の製造
方法は、半導体基板上にゲート電極を形成する工程と、
前記ゲート電極の所定部分を除去する工程と、前記ゲー
ト電極を含む前記半導体基板の上に層間絶縁膜を形成す
る工程と、前記層間絶縁膜の前記ゲート電極が除去され
た位置にコンタクトアラインメント用の開口を形成する
工程と、前記開口に凹部を形成するように前記層間絶縁
膜の上にタングステン層を形成する工程と、前記タング
ステン層を研磨し前記開口にアラインメント用の段差を
残す工程とを含むものである。
方法は、半導体基板上にゲート電極を形成する工程と、
前記ゲート電極の所定部分を除去する工程と、前記ゲー
ト電極を含む前記半導体基板の上に層間絶縁膜を形成す
る工程と、前記層間絶縁膜の前記ゲート電極が除去され
た位置にコンタクトアラインメント用の開口を形成する
工程と、前記開口に凹部を形成するように前記層間絶縁
膜の上にタングステン層を形成する工程と、前記タング
ステン層を研磨し前記開口にアラインメント用の段差を
残す工程とを含むものである。
【００１６】請求項６の発明にかかる半導体装置の製造
方法は、半導体基板上の所定領域に埋込絶縁層を形成す
る工程と、前記半導体基板の上に層間絶縁膜を形成する
工程と、前記層間絶縁膜の前記埋込絶縁層が形成された
位置に前記埋込絶縁層を貫通するコンタクトアラインメ
ント用の開口を形成する工程と、前記開口に凹部を形成
するように前記層間絶縁膜の上にタングステン層を形成
する工程と、前記タングステン層を研磨し前記開口にア
ラインメント用の段差を残す工程とを含むものである。
方法は、半導体基板上の所定領域に埋込絶縁層を形成す
る工程と、前記半導体基板の上に層間絶縁膜を形成する
工程と、前記層間絶縁膜の前記埋込絶縁層が形成された
位置に前記埋込絶縁層を貫通するコンタクトアラインメ
ント用の開口を形成する工程と、前記開口に凹部を形成
するように前記層間絶縁膜の上にタングステン層を形成
する工程と、前記タングステン層を研磨し前記開口にア
ラインメント用の段差を残す工程とを含むものである。
【００１７】請求項７の発明にかかる半導体装置の製造
方法は、半導体基板上にアルミ配線を形成する工程と、
前記アルミ配線の所定部分を除去する工程と、前記アル
ミ配線を含む前記半導体基板の上に層間絶縁膜を形成す
る工程と、前記層間絶縁膜の前記アルミ配線が除去され
た位置にスルーホールアラインメント用の開口を形成す
る工程と、前記開口に凹部を形成するように前記層間絶
縁膜の上にタングステン層を形成する工程と、前記タン
グステン層を研磨し前記開口にアラインメント用の段差
を残す工程とを含むものである。
方法は、半導体基板上にアルミ配線を形成する工程と、
前記アルミ配線の所定部分を除去する工程と、前記アル
ミ配線を含む前記半導体基板の上に層間絶縁膜を形成す
る工程と、前記層間絶縁膜の前記アルミ配線が除去され
た位置にスルーホールアラインメント用の開口を形成す
る工程と、前記開口に凹部を形成するように前記層間絶
縁膜の上にタングステン層を形成する工程と、前記タン
グステン層を研磨し前記開口にアラインメント用の段差
を残す工程とを含むものである。
【００１８】請求項８の発明にかかる半導体装置の製造
方法は、請求項２１〜７のいずれかに記載の製造方法に
おいて、前記アラインメント用の段差を残す工程の後、
その上にメタルバリア層を形成する工程を含むものであ
る。
方法は、請求項２１〜７のいずれかに記載の製造方法に
おいて、前記アラインメント用の段差を残す工程の後、
その上にメタルバリア層を形成する工程を含むものであ
る。
【００１９】請求項９の発明にかかる半導体装置の製造
方法は、請求項８に記載の製造方法において、前記メタ
ルバリア層を形成する工程の後、その上に導電層を形成
する工程を含むものである。
方法は、請求項８に記載の製造方法において、前記メタ
ルバリア層を形成する工程の後、その上に導電層を形成
する工程を含むものである。
【００２０】請求項１０の発明にかかる半導体装置の製
造方法は、請求項９に記載の製造方法において、前記導
電層を形成する工程の後、その上にさらに他のメタルバ
リア層を形成する工程を含むものである。
造方法は、請求項９に記載の製造方法において、前記導
電層を形成する工程の後、その上にさらに他のメタルバ
リア層を形成する工程を含むものである。
【００２１】請求項１１の発明にかかる半導体装置は、
半導体基板と、前記半導体基板上に形成され所定部分が
除去されたゲート電極と、前記ゲート電極を含む前記半
導体基板の上に形成された層間絶縁膜と、前記層間絶縁
膜の前記ゲート電極が除去された位置に形成されたコン
タクトアラインメント用の開口と、前記開口に埋め込ま
れ表面にアラインメント用の段差を有するタングステン
層とを有するものである。
半導体基板と、前記半導体基板上に形成され所定部分が
除去されたゲート電極と、前記ゲート電極を含む前記半
導体基板の上に形成された層間絶縁膜と、前記層間絶縁
膜の前記ゲート電極が除去された位置に形成されたコン
タクトアラインメント用の開口と、前記開口に埋め込ま
れ表面にアラインメント用の段差を有するタングステン
層とを有するものである。
【００２２】請求項１２の発明にかかる半導体装置は、
半導体基板と、前記半導体基板上の所定領域に形成され
た埋込絶縁層と、前記埋込絶縁層を含む前記半導体基板
の上に形成された層間絶縁膜と、前記層間絶縁膜の前記
埋込絶縁層の位置に前記埋込絶縁層を貫通するように形
成されたコンタクトアラインメント用の開口と、前記開
口に埋め込まれ表面にアラインメント用の段差を有する
タングステン層とを有するものである。
半導体基板と、前記半導体基板上の所定領域に形成され
た埋込絶縁層と、前記埋込絶縁層を含む前記半導体基板
の上に形成された層間絶縁膜と、前記層間絶縁膜の前記
埋込絶縁層の位置に前記埋込絶縁層を貫通するように形
成されたコンタクトアラインメント用の開口と、前記開
口に埋め込まれ表面にアラインメント用の段差を有する
タングステン層とを有するものである。
【００２３】請求項１３の発明にかかる半導体装置は、
半導体基板と、前記半導体基板上に形成され所定部分が
除去されたアルミ配線と、前記アルミ配線を含む前記半
導体基板の上に形成された層間絶縁膜と、前記層間絶縁
膜の前記アルミ配線が除去された位置に形成されたコン
タクトアラインメント用の開口と、前記開口に埋め込ま
れ表面にアラインメント用の段差を有するタングステン
層とを有するものである。
半導体基板と、前記半導体基板上に形成され所定部分が
除去されたアルミ配線と、前記アルミ配線を含む前記半
導体基板の上に形成された層間絶縁膜と、前記層間絶縁
膜の前記アルミ配線が除去された位置に形成されたコン
タクトアラインメント用の開口と、前記開口に埋め込ま
れ表面にアラインメント用の段差を有するタングステン
層とを有するものである。
【００２４】請求項１４の発明にかかる半導体装置は、
請求項１１〜１３のいずれかに記載の半導体装置におい
て、前記アラインメント用の段差を有するタングステン
層の上にメタルバリア層を有するものである。
請求項１１〜１３のいずれかに記載の半導体装置におい
て、前記アラインメント用の段差を有するタングステン
層の上にメタルバリア層を有するものである。
【００２５】請求項１５の発明にかかる半導体装置は、
請求項１４に記載の半導体装置において、前記メタルバ
リア層の上に導電層を有するものである。
請求項１４に記載の半導体装置において、前記メタルバ
リア層の上に導電層を有するものである。
【００２６】請求項１６の発明にかかる半導体装置は、
請求項１５に記載の半導体装置において、前記導電層の
上にさらに他のメタルバリア層を有するものである。
請求項１５に記載の半導体装置において、前記導電層の
上にさらに他のメタルバリア層を有するものである。
【００２７】請求項１７の発明にかかる半導体装置は、
請求項１〜１０のいずれかの半導体装置の製造方法によ
り製造されたものである。
請求項１〜１０のいずれかの半導体装置の製造方法によ
り製造されたものである。
【００２８】
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照して説明する。各図において、同一または
相当する部分には同一の符号を付して、その説明を簡略
化ないし省略する場合がある。 実施の形態１．図１（ａ）〜図１（ｃ）は、この発明の
実施の形態１における半導体装置の製造方法において、
特にアラインメントマークの形成方法を示す断面図であ
る。製造方法について説明すると、まず図１（ａ）に示
すように、半導体基板（ウェーハ）１（又はＡｌ配線
１）上に層間酸化膜２をＢμｍデポする。その後写真製
版を行ない層間絶縁膜２を選択的にエッチングし、ノー
マルコンタクト９およびアラインメントマーク８を形成
する。ここでノーマルコンタクト９のスルーホール径を
Ｅｎｍとするとアラインメントマーク幅Ｃは以下の式が
なりたつような幅にしておく。 Ｃ＞１．５Ｅ…（１） すなわち、アラインメントマーク段差部がＷデポ時に埋
まらないようにアラインメントマーク幅Ｃはスルーホー
ル径の１．５倍以上にする。なお、（１）式は、通常Ｆ
＞１．５×Ｅ／２に設定されることと、Ｃ＞２Ｆである
必要があることから導かれる。
て図面を参照して説明する。各図において、同一または
相当する部分には同一の符号を付して、その説明を簡略
化ないし省略する場合がある。 実施の形態１．図１（ａ）〜図１（ｃ）は、この発明の
実施の形態１における半導体装置の製造方法において、
特にアラインメントマークの形成方法を示す断面図であ
る。製造方法について説明すると、まず図１（ａ）に示
すように、半導体基板（ウェーハ）１（又はＡｌ配線
１）上に層間酸化膜２をＢμｍデポする。その後写真製
版を行ない層間絶縁膜２を選択的にエッチングし、ノー
マルコンタクト９およびアラインメントマーク８を形成
する。ここでノーマルコンタクト９のスルーホール径を
Ｅｎｍとするとアラインメントマーク幅Ｃは以下の式が
なりたつような幅にしておく。 Ｃ＞１．５Ｅ…（１） すなわち、アラインメントマーク段差部がＷデポ時に埋
まらないようにアラインメントマーク幅Ｃはスルーホー
ル径の１．５倍以上にする。なお、（１）式は、通常Ｆ
＞１．５×Ｅ／２に設定されることと、Ｃ＞２Ｆである
必要があることから導かれる。
【００２９】次に、バリアメタル３をスパッタし、タン
グステン４をＦｎｍＣＶＤ法でデポする。ここでアライ
ンメントマークの初期段差Ａは層間膜深さＢと同じであ
る。又、上記の式（１）でアラインメントマークを形成
することによりＷデポ後のアラインメントマークのトッ
プ寸法Ｄができる。
グステン４をＦｎｍＣＶＤ法でデポする。ここでアライ
ンメントマークの初期段差Ａは層間膜深さＢと同じであ
る。又、上記の式（１）でアラインメントマークを形成
することによりＷデポ後のアラインメントマークのトッ
プ寸法Ｄができる。
【００３０】次に図１（ｂ）に示すように、Ｗ−ＣＭＰ
法により層間酸化膜２上のタングステン４及びバリアメ
タル３及び層間酸化膜２の上面の一部を削る。研磨量は
Ｋｎｍ削る。このときＡ＝Ｂ＝Ｈ＋Ｋ、すなわち、層間
絶縁膜の厚さＢがそのまま初期段差Ａとなっており、こ
の値はＷ−ＣＭＰ後のアラインメント部段差ＨとＷ−Ｃ
ＭＰ研磨量Ｋとの和に等しいという関係がある。
法により層間酸化膜２上のタングステン４及びバリアメ
タル３及び層間酸化膜２の上面の一部を削る。研磨量は
Ｋｎｍ削る。このときＡ＝Ｂ＝Ｈ＋Ｋ、すなわち、層間
絶縁膜の厚さＢがそのまま初期段差Ａとなっており、こ
の値はＷ−ＣＭＰ後のアラインメント部段差ＨとＷ−Ｃ
ＭＰ研磨量Ｋとの和に等しいという関係がある。
【００３１】次に図１（ｃ）に示すように、ウェーハ全
面に積みたしバリアメタル５をスパッタ法で形成しＡｌ
Ｃｕ６及びＡＲＣ７をスパッタ法で形成する。その後レ
ジスト１０を塗布し、露光を行う。ここでＷ−ＣＭＰ後
のアラインメント部段差Ｈについて、アラインメント可
能な最低段差をＺとして、層間酸化膜厚Ｂを以下のよう
に設定する。すなわち、Ｂ＝Ｈ＋Ｋから、Ｈのミニマム
をＺとして、 Ｂ＞Ｚ＋Ｋ…（２） がなりたつようにする。すなわち、層間絶縁膜の初期膜
厚Ｂがアラインメント可能な最低段差ＺとＷ−ＣＭＰ研
磨量Ｋとの和より大きくなるようにする。
面に積みたしバリアメタル５をスパッタ法で形成しＡｌ
Ｃｕ６及びＡＲＣ７をスパッタ法で形成する。その後レ
ジスト１０を塗布し、露光を行う。ここでＷ−ＣＭＰ後
のアラインメント部段差Ｈについて、アラインメント可
能な最低段差をＺとして、層間酸化膜厚Ｂを以下のよう
に設定する。すなわち、Ｂ＝Ｈ＋Ｋから、Ｈのミニマム
をＺとして、 Ｂ＞Ｚ＋Ｋ…（２） がなりたつようにする。すなわち、層間絶縁膜の初期膜
厚Ｂがアラインメント可能な最低段差ＺとＷ−ＣＭＰ研
磨量Ｋとの和より大きくなるようにする。
【００３２】以上説明したように、この実施の形態で
は、上記２つの式を満たすようにアラインメントマーク
幅Ｃ及び層間酸化膜厚Ｂを決定する。これによりアライ
ンメントマークに必要な段差Ｚを確保することができ
る。
は、上記２つの式を満たすようにアラインメントマーク
幅Ｃ及び層間酸化膜厚Ｂを決定する。これによりアライ
ンメントマークに必要な段差Ｚを確保することができ
る。
【００３３】なお、この実施の形態の製造方法を次によ
うにまとめることができる。この実施の形態では、半導
体基板１上に層間絶縁膜２を形成し、層間絶縁膜２にア
ラインメント用の開口を形成する。この開口に凹部を形
成するように層間絶縁膜２の上にタングステン層４を形
成する。このタングステン層４を研磨し前記開口にアラ
インメント用の段差を残す。また、その上にメタルバリ
ア層、導電層、さらに他のメタルバリア層を形成する。
このとき、層間絶縁膜２の初期厚さをアラインメントの
ために識別可能な最低段差と前記研磨量との和より大き
く形成する。
うにまとめることができる。この実施の形態では、半導
体基板１上に層間絶縁膜２を形成し、層間絶縁膜２にア
ラインメント用の開口を形成する。この開口に凹部を形
成するように層間絶縁膜２の上にタングステン層４を形
成する。このタングステン層４を研磨し前記開口にアラ
インメント用の段差を残す。また、その上にメタルバリ
ア層、導電層、さらに他のメタルバリア層を形成する。
このとき、層間絶縁膜２の初期厚さをアラインメントの
ために識別可能な最低段差と前記研磨量との和より大き
く形成する。
【００３４】実施の形態２．図２（ａ）〜図２（ｄ）
は、この発明の実施の形態２における半導体装置の製造
方法において、特にアラインメントマークの形成方法を
示す断面図である。製造方法について説明すると、まず
図２（ａ）のフローは実施の形態１の図１（ａ）と同じ
である。
は、この発明の実施の形態２における半導体装置の製造
方法において、特にアラインメントマークの形成方法を
示す断面図である。製造方法について説明すると、まず
図２（ａ）のフローは実施の形態１の図１（ａ）と同じ
である。
【００３５】次に図２（ｂ）に示すように、異方性エッ
チングによりタングステン４をＬｎｍエッチングする。
エッチングはＷデポ膜厚Ｆに達しないようにする（Ｆ＞
Ｌ）。
チングによりタングステン４をＬｎｍエッチングする。
エッチングはＷデポ膜厚Ｆに達しないようにする（Ｆ＞
Ｌ）。
【００３６】次に図２（ｃ）に示すように、Ｗ−ＣＭＰ
法により残ったＷ膜及びバリアメタル３及び層間酸化膜
２の上面の一部を削る。この研磨量を、実施の形態１に
おける予めタングステン４をエッチングしない場合の研
磨量Ｋと同じ深さまで研磨する場合、このときの研磨量
はＫ−Ｌとなる。したがって、実施の形態１で、 Ｂ＞Ｚ＋Ｋ…（２） であったことから、実施の形態２では、 Ｂ＞Ｚ＋Ｋ−Ｌ…（３）となる。
法により残ったＷ膜及びバリアメタル３及び層間酸化膜
２の上面の一部を削る。この研磨量を、実施の形態１に
おける予めタングステン４をエッチングしない場合の研
磨量Ｋと同じ深さまで研磨する場合、このときの研磨量
はＫ−Ｌとなる。したがって、実施の形態１で、 Ｂ＞Ｚ＋Ｋ…（２） であったことから、実施の形態２では、 Ｂ＞Ｚ＋Ｋ−Ｌ…（３）となる。
【００３７】このように実施の形態１と違い、実施の形
態２では、全研磨量がＫ−Ｌとなる。したがって、実施
の形態（１）に比べ層間酸化膜２厚さＢをＬｎｍ薄くで
きる。すなわち、アラインメントマークの初期段差を保
ったまま異方性エッチングでＷエッチバックを行なえ
ば、そのエッチバックの量の分だけ、層間絶縁膜２の初
期膜厚を薄くできる。さらに説明すると、層間絶縁膜２
の厚さが、デバイス機能上、実施の形態１で説明したよ
うな厚さＢを保持できない場合が存在する。そのような
場合に、この実施の形態２の方法によれば、より薄い層
間絶縁膜であってもアラインメントマークの段差を確保
することができる。その後、図２（ｄ）に示すように、
ウェーハ全面に積みたしバリアメタル５をスパッタ法で
形成しＡｌＣｕ６及びＡＲＣ７をスパッタ法で形成す
る。その後レジスト１０を塗布し、露光を行う。
態２では、全研磨量がＫ−Ｌとなる。したがって、実施
の形態（１）に比べ層間酸化膜２厚さＢをＬｎｍ薄くで
きる。すなわち、アラインメントマークの初期段差を保
ったまま異方性エッチングでＷエッチバックを行なえ
ば、そのエッチバックの量の分だけ、層間絶縁膜２の初
期膜厚を薄くできる。さらに説明すると、層間絶縁膜２
の厚さが、デバイス機能上、実施の形態１で説明したよ
うな厚さＢを保持できない場合が存在する。そのような
場合に、この実施の形態２の方法によれば、より薄い層
間絶縁膜であってもアラインメントマークの段差を確保
することができる。その後、図２（ｄ）に示すように、
ウェーハ全面に積みたしバリアメタル５をスパッタ法で
形成しＡｌＣｕ６及びＡＲＣ７をスパッタ法で形成す
る。その後レジスト１０を塗布し、露光を行う。
【００３８】なお、この実施の形態の製造方法を次によ
うにまとめることができる。この実施の形態では、半導
体基板１上に層間絶縁膜２を形成し、層間絶縁膜２にア
ラインメント用の開口を形成する。この開口に凹部を形
成するように層間絶縁膜２の上にタングステン層４を形
成する。このタングステン層４をエッチングして所定厚
さ減少させたうえ、タングステン層４を研磨し前記開口
にアラインメント用の段差を残す。
うにまとめることができる。この実施の形態では、半導
体基板１上に層間絶縁膜２を形成し、層間絶縁膜２にア
ラインメント用の開口を形成する。この開口に凹部を形
成するように層間絶縁膜２の上にタングステン層４を形
成する。このタングステン層４をエッチングして所定厚
さ減少させたうえ、タングステン層４を研磨し前記開口
にアラインメント用の段差を残す。
【００３９】実施の形態３．実施の形態１，２において
はアラインメントマーク幅Ｃをかなり大きくとった場
合、エロージョンが発生し、Ｗ−ＣＭＰ後のアラインメ
ント部段差が小さくなる。本実施の形態ではアラインメ
ントマーク幅Ｃを小さくする方法を提示する。この実施
の形態３では、実施の形態２で行なっていたＷ−ＣＭＰ
前の異方性エッチングを等方性のエッチングにすること
により Ｃ＞２×（Ｆ−Ｌ） とＣを小さくできる。すなわち、アラインメントマーク
幅Ｃは、Ｗデポ膜厚Ｆからエッチング量Ｌのエッチバッ
クをした後の厚さの２倍より大きければよい。
はアラインメントマーク幅Ｃをかなり大きくとった場
合、エロージョンが発生し、Ｗ−ＣＭＰ後のアラインメ
ント部段差が小さくなる。本実施の形態ではアラインメ
ントマーク幅Ｃを小さくする方法を提示する。この実施
の形態３では、実施の形態２で行なっていたＷ−ＣＭＰ
前の異方性エッチングを等方性のエッチングにすること
により Ｃ＞２×（Ｆ−Ｌ） とＣを小さくできる。すなわち、アラインメントマーク
幅Ｃは、Ｗデポ膜厚Ｆからエッチング量Ｌのエッチバッ
クをした後の厚さの２倍より大きければよい。
【００４０】実施の形態４．この実施の形態４では、実
施の形態３の等方性エッチングにおけるエッチング液と
して、アンモニア加水を用いる。これによりエッチング
とともに微小異物の除去をも行うことができる。
施の形態３の等方性エッチングにおけるエッチング液と
して、アンモニア加水を用いる。これによりエッチング
とともに微小異物の除去をも行うことができる。
【００４１】実施の形態５．図３は、この発明の実施の
形態５における半導体装置の製造方法において、特にコ
ンタクトアラインメントマークの形成方法を示す断面図
である。本実施の形態は従来例２でできたアラインメン
ト段差Ｐを大きくするためのものである。本実施の形態
では、従来例２で示したコンタクトアラインメントマー
クを深くするために、コンタクトアラインメントマーク
部直下にあるゲート電極を取り除き、その部分を活性領
域にする。
形態５における半導体装置の製造方法において、特にコ
ンタクトアラインメントマークの形成方法を示す断面図
である。本実施の形態は従来例２でできたアラインメン
ト段差Ｐを大きくするためのものである。本実施の形態
では、従来例２で示したコンタクトアラインメントマー
クを深くするために、コンタクトアラインメントマーク
部直下にあるゲート電極を取り除き、その部分を活性領
域にする。
【００４２】以下、製造方法について説明する。従来の
半導体装置の製造方法では、まず図９（ａ）に示すよう
に、半導体基板１（Ｓｉ基板）上にＳＴＩ（分離絶縁
膜）１１、ゲート酸化膜２４、ゲート電極１２及びサイ
ドウォール１３並びにＣｏＳｉ層１４を形成している。
しかし、この実施の形態の半導体装置の製造方法では、
コンタクトアラインメントマークの形成位置にゲート１
２を形成しない。あるいは、コンタクトアラインメント
マークの形成位置に存在するゲート１２を取り除く。し
たがって、図９（ａ）において基板１の表面にＣｏＳｉ
層１４が形成されただけのものになる。
半導体装置の製造方法では、まず図９（ａ）に示すよう
に、半導体基板１（Ｓｉ基板）上にＳＴＩ（分離絶縁
膜）１１、ゲート酸化膜２４、ゲート電極１２及びサイ
ドウォール１３並びにＣｏＳｉ層１４を形成している。
しかし、この実施の形態の半導体装置の製造方法では、
コンタクトアラインメントマークの形成位置にゲート１
２を形成しない。あるいは、コンタクトアラインメント
マークの形成位置に存在するゲート１２を取り除く。し
たがって、図９（ａ）において基板１の表面にＣｏＳｉ
層１４が形成されただけのものになる。
【００４３】その後の工程は、従来例と同様である。す
なわち、図９（ｂ）を参照して、酸化膜をデポし、酸化
膜ＣＭＰ法により酸化膜の平坦化を行い、層間酸化膜１
５を形成する。次に写真製版を行い、異方性のドライエ
ッチにより、コンタクトホール１８及びコンタクトアラ
インメントマーク１９を形成する。次に図９（ｃ）を参
照して、バリアメタル１６をスパッタ法で形成し、さら
にＣＶＤ法によりタングステン１７をデポする。次に図
９（ｄ）を参照して、Ｗ−ＣＭＰ法によりタングステン
１７及びバリアメタル１６の頂部の水平部分を削り、タ
ングステンプラグ２０を形成する。このときコンタクト
アラインメントマーク１９に段差Ｐができる。
なわち、図９（ｂ）を参照して、酸化膜をデポし、酸化
膜ＣＭＰ法により酸化膜の平坦化を行い、層間酸化膜１
５を形成する。次に写真製版を行い、異方性のドライエ
ッチにより、コンタクトホール１８及びコンタクトアラ
インメントマーク１９を形成する。次に図９（ｃ）を参
照して、バリアメタル１６をスパッタ法で形成し、さら
にＣＶＤ法によりタングステン１７をデポする。次に図
９（ｄ）を参照して、Ｗ−ＣＭＰ法によりタングステン
１７及びバリアメタル１６の頂部の水平部分を削り、タ
ングステンプラグ２０を形成する。このときコンタクト
アラインメントマーク１９に段差Ｐができる。
【００４４】次に図３に示すように、スパッタ法により
積みたしバリアメタル２１、ＡｌＣｕ２２、ＡＲＣ２３
を形成する。このときコンタクトアラインメントマーク
１９には段差Ｐがそのまま残る。以上のようなこの実施
の形態では、コンタクトアラインメントマーク下のゲー
ト電極はないという構造にしたので、コンタクトアライ
ンメントの段差Ｐがゲート電極分の高さに相当する分だ
け大きくなり、アラインメント精度が向上する。
積みたしバリアメタル２１、ＡｌＣｕ２２、ＡＲＣ２３
を形成する。このときコンタクトアラインメントマーク
１９には段差Ｐがそのまま残る。以上のようなこの実施
の形態では、コンタクトアラインメントマーク下のゲー
ト電極はないという構造にしたので、コンタクトアライ
ンメントの段差Ｐがゲート電極分の高さに相当する分だ
け大きくなり、アラインメント精度が向上する。
【００４５】なお、この実施の形態の製造方法を次によ
うにまとめることができる。この実施の形態では、半導
体基板２上にゲート電極１２を形成し、このゲート電極
１２の所定部分を除去する。残されたゲート電極１２を
含む半導体基板１の上に層間絶縁膜１５を形成し、層間
絶縁膜１５のゲート電極１２が除去された位置にコンタ
クトアラインメント用の開口を形成する。この開口に凹
部を形成するように層間絶縁膜１５の上にタングステン
層１７を形成する。このタングステン層１７を研磨し前
記開口にアラインメント用の段差を残す。
うにまとめることができる。この実施の形態では、半導
体基板２上にゲート電極１２を形成し、このゲート電極
１２の所定部分を除去する。残されたゲート電極１２を
含む半導体基板１の上に層間絶縁膜１５を形成し、層間
絶縁膜１５のゲート電極１２が除去された位置にコンタ
クトアラインメント用の開口を形成する。この開口に凹
部を形成するように層間絶縁膜１５の上にタングステン
層１７を形成する。このタングステン層１７を研磨し前
記開口にアラインメント用の段差を残す。
【００４６】実施の形態６．図４は、この発明の実施の
形態６における半導体装置の製造方法において、特にア
ラインメントマークの形成方法を示す断面図である。本
実施の形態は実施の形態５で示したパターンをさらに改
善するためのものである。本実施の形態では、従来例２
で示したコンタクトアラインメントマークを深くするた
めに、コンタクトアラインメントマーク部直下にあるゲ
ート電極を取り除くのと同時に、その下に分離絶縁膜
（ＳＴＩ）を配置し、アラインメントマークホールを分
離絶縁膜に入るように深くする。これにより分離絶縁膜
（ＳＴＩ）の段差分だけ実施の形態５よりさらなる段差
増加がみこまれる。
形態６における半導体装置の製造方法において、特にア
ラインメントマークの形成方法を示す断面図である。本
実施の形態は実施の形態５で示したパターンをさらに改
善するためのものである。本実施の形態では、従来例２
で示したコンタクトアラインメントマークを深くするた
めに、コンタクトアラインメントマーク部直下にあるゲ
ート電極を取り除くのと同時に、その下に分離絶縁膜
（ＳＴＩ）を配置し、アラインメントマークホールを分
離絶縁膜に入るように深くする。これにより分離絶縁膜
（ＳＴＩ）の段差分だけ実施の形態５よりさらなる段差
増加がみこまれる。
【００４７】以下、製造方法について説明する。従来の
半導体装置の製造方法では、まず図９（ａ）に示すよう
に、半導体基板１（Ｓｉ基板）上にＳＴＩ１１、ゲート
酸化膜２４、ゲート電極１２及びサイドウォール１３並
びにＣｏＳｉ層１４を形成している。しかし、この実施
の形態の半導体装置の製造方法では、コンタクトアライ
ンメントマークの形成位置にもＳＴＩ（分離絶縁膜ある
いは埋込絶縁膜）１１を形成する（図４参照）。
半導体装置の製造方法では、まず図９（ａ）に示すよう
に、半導体基板１（Ｓｉ基板）上にＳＴＩ１１、ゲート
酸化膜２４、ゲート電極１２及びサイドウォール１３並
びにＣｏＳｉ層１４を形成している。しかし、この実施
の形態の半導体装置の製造方法では、コンタクトアライ
ンメントマークの形成位置にもＳＴＩ（分離絶縁膜ある
いは埋込絶縁膜）１１を形成する（図４参照）。
【００４８】次に、図９（ｂ）を参照して、酸化膜をデ
ポし、酸化膜ＣＭＰ法により酸化膜の平坦化を行い、層
間酸化膜１５を形成する。次に写真製版を行い、異方性
のドライエッチにより、コンタクトホール１８及びコン
タクトアラインメントマーク１９を形成する。このと
き、この実施の形態では、コンタクトアラインメントマ
ーク１９が分離絶縁膜１１に沈み込む深さ、あるいは分
離絶縁膜を丁度貫通して基板１に達する深さに形成す
る。
ポし、酸化膜ＣＭＰ法により酸化膜の平坦化を行い、層
間酸化膜１５を形成する。次に写真製版を行い、異方性
のドライエッチにより、コンタクトホール１８及びコン
タクトアラインメントマーク１９を形成する。このと
き、この実施の形態では、コンタクトアラインメントマ
ーク１９が分離絶縁膜１１に沈み込む深さ、あるいは分
離絶縁膜を丁度貫通して基板１に達する深さに形成す
る。
【００４９】その後の工程は、従来例と同様である。す
なわち、図９（ｃ）を参照して、バリアメタル１６をス
パッタ法で形成し、さらにＣＶＤ法によりタングステン
１７をデポする。次に図９（ｄ）を参照して、Ｗ−ＣＭ
Ｐ法によりタングステン１７及びバリアメタル１６の頂
部の水平部分を削り、タングステンプラグ２０を形成す
る。このときコンタクトアラインメントマーク１９に段
差Ｐができる。
なわち、図９（ｃ）を参照して、バリアメタル１６をス
パッタ法で形成し、さらにＣＶＤ法によりタングステン
１７をデポする。次に図９（ｄ）を参照して、Ｗ−ＣＭ
Ｐ法によりタングステン１７及びバリアメタル１６の頂
部の水平部分を削り、タングステンプラグ２０を形成す
る。このときコンタクトアラインメントマーク１９に段
差Ｐができる。
【００５０】次に図４に示すように、スパッタ法により
積みたしバリアメタル２１、ＡｌＣｕ２２、ＡＲＣ２３
を形成する。このときコンタクトアラインメントマーク
１９には段差Ｐがそのまま残る。以上説明したようにこ
の実施の形態では、コンタクトアラインメントマーク下
にゲート電極が存在せず埋込絶縁膜（ＳＴＩ）を貫通し
その下の基板に達する構造にしたので、アラインメント
段差Ｐがゲート電極分の高さに加えて埋込絶縁膜１１の
深さに相当する分だけ大きくなり、アラインメント精度
が向上する。
積みたしバリアメタル２１、ＡｌＣｕ２２、ＡＲＣ２３
を形成する。このときコンタクトアラインメントマーク
１９には段差Ｐがそのまま残る。以上説明したようにこ
の実施の形態では、コンタクトアラインメントマーク下
にゲート電極が存在せず埋込絶縁膜（ＳＴＩ）を貫通し
その下の基板に達する構造にしたので、アラインメント
段差Ｐがゲート電極分の高さに加えて埋込絶縁膜１１の
深さに相当する分だけ大きくなり、アラインメント精度
が向上する。
【００５１】なお、この実施の形態の製造方法を次によ
うにまとめることができる。この実施の形態では、半導
体基板１上の所定領域に埋込絶縁層１１を形成する。こ
の上に層間絶縁膜１５を形成し、この層間絶縁膜１５の
埋込絶縁層１１が形成された位置に埋込絶縁層１１を貫
通するコンタクトアラインメント用の開口を形成する。
この開口に凹部を形成するように層間絶縁膜１５の上に
タングステン層１７を形成する。そして、このタングス
テン層１７を研磨し前記開口にアラインメント用の段差
を残す。
うにまとめることができる。この実施の形態では、半導
体基板１上の所定領域に埋込絶縁層１１を形成する。こ
の上に層間絶縁膜１５を形成し、この層間絶縁膜１５の
埋込絶縁層１１が形成された位置に埋込絶縁層１１を貫
通するコンタクトアラインメント用の開口を形成する。
この開口に凹部を形成するように層間絶縁膜１５の上に
タングステン層１７を形成する。そして、このタングス
テン層１７を研磨し前記開口にアラインメント用の段差
を残す。
【００５２】実施の形態７．図５（ａ）〜図７（ｃ）
は、この発明の実施の形態７における半導体装置の製造
方法において、特にスルーホールアラインメントマーク
の形成方法を示す断面図である。本実施の形態では、従
来例３のアラインメントマークの段差を大きくするため
に、下敷Ａｌをとりのぞき２層下のＡｌ又はＳｉ基板ま
でスルーホールが達するようにする。こうすることによ
り従来例３に比べ深いアラインメントマークにでき、ア
ラインメント精度が向上する。
は、この発明の実施の形態７における半導体装置の製造
方法において、特にスルーホールアラインメントマーク
の形成方法を示す断面図である。本実施の形態では、従
来例３のアラインメントマークの段差を大きくするため
に、下敷Ａｌをとりのぞき２層下のＡｌ又はＳｉ基板ま
でスルーホールが達するようにする。こうすることによ
り従来例３に比べ深いアラインメントマークにでき、ア
ラインメント精度が向上する。
【００５３】以下、製造方法について説明する。まず、
図５（ａ）〜図５（ｃ）のフローは、従来例３の図８
（ａ）〜図８（ｃ）と同じである。次に図６（ａ）に示
すように、ＡＲＣ膜７、ＡｌＣｕ６及び積みたしバリア
メタル５をドライエッチングにより選択的にエッチング
する。この際アラインメントマークのキャップであるＡ
ｌキャップ２８、及びＡｌ配線３０が形成される。この
とき、従来例３の図８（ｄ）ではスルーホールアライン
メントマークの下敷Ａｌになる下敷Ａｌ２９が形成され
ていた。しかし、本実施の形態では、アラインメントマ
ーク形成位置において、図８（ｄ）の下敷アルミ（Ａ
ｌ）２９を取り除く。
図５（ａ）〜図５（ｃ）のフローは、従来例３の図８
（ａ）〜図８（ｃ）と同じである。次に図６（ａ）に示
すように、ＡＲＣ膜７、ＡｌＣｕ６及び積みたしバリア
メタル５をドライエッチングにより選択的にエッチング
する。この際アラインメントマークのキャップであるＡ
ｌキャップ２８、及びＡｌ配線３０が形成される。この
とき、従来例３の図８（ｄ）ではスルーホールアライン
メントマークの下敷Ａｌになる下敷Ａｌ２９が形成され
ていた。しかし、本実施の形態では、アラインメントマ
ーク形成位置において、図８（ｄ）の下敷アルミ（Ａ
ｌ）２９を取り除く。
【００５４】その後の工程は、従来例３と同様である。
すなわち、図６（ｂ）に示すように、酸化膜をデポし、
ＣＭＰ法により酸化膜を平坦化し、層間酸化膜２５を形
成する。次に写真製版を行いドライエッチングを行な
う。この際、スルーホールアラインメントマーク３９及
びスルーホール２７が形成される。次に図６（ｃ）に示
すように、バリアメタル３１をスパッタ法で形成し、タ
ングステン３２をＣＶＤ法によりデポする。
すなわち、図６（ｂ）に示すように、酸化膜をデポし、
ＣＭＰ法により酸化膜を平坦化し、層間酸化膜２５を形
成する。次に写真製版を行いドライエッチングを行な
う。この際、スルーホールアラインメントマーク３９及
びスルーホール２７が形成される。次に図６（ｃ）に示
すように、バリアメタル３１をスパッタ法で形成し、タ
ングステン３２をＣＶＤ法によりデポする。
【００５５】次に図７（ａ）に示すように、Ｗ−ＣＭＰ
によりタングステン３２及びバリアメタル３１及び層間
酸化膜２５の一部を削る。次に図７（ｂ）に示すよう
に、積みたしバリアメタル３３、ＡｌＣｕ３４及びＡＲ
Ｃ３５をスパッタ法で形成し、次にレジスト３６を形成
する。次に図７（ｃ）に示すように、ＡＲＣ３５、Ａｌ
Ｃｕ３４及び積みたしバリアメタル３３を選択的にエッ
チングし、Ａｌ電極３７及びアラインメントマークＣＡ
Ｐ−Ａｌ３８を形成する。
によりタングステン３２及びバリアメタル３１及び層間
酸化膜２５の一部を削る。次に図７（ｂ）に示すよう
に、積みたしバリアメタル３３、ＡｌＣｕ３４及びＡＲ
Ｃ３５をスパッタ法で形成し、次にレジスト３６を形成
する。次に図７（ｃ）に示すように、ＡＲＣ３５、Ａｌ
Ｃｕ３４及び積みたしバリアメタル３３を選択的にエッ
チングし、Ａｌ電極３７及びアラインメントマークＣＡ
Ｐ−Ａｌ３８を形成する。
【００５６】以上説明したようにこの実施の形態では、
スルーホールのアラインメントマークにおいて直下に存
在するＡｌ電極をとりのぞく構造にしたので、アライン
メント段差Ｐが従来の下敷Ａｌの高さに相当する分だけ
大きくなり、アラインメント精度が向上する。
スルーホールのアラインメントマークにおいて直下に存
在するＡｌ電極をとりのぞく構造にしたので、アライン
メント段差Ｐが従来の下敷Ａｌの高さに相当する分だけ
大きくなり、アラインメント精度が向上する。
【００５７】なお、この実施の形態の製造方法を次によ
うにまとめることができる。この実施の形態では、半導
体基板１上にアルミ配線６を形成する。このアルミ配線
６の所定部分を除去し、残されたアルミ配線６を含む半
導体基板１の上に層間絶縁膜２５を形成する。層間絶縁
膜２５のアルミ配線６が除去された位置にスルーホール
アラインメント用の開口を形成する。この開口に凹部を
形成するように層間絶縁膜２５の上にタングステン層３
２を形成する。このタングステン層３２を研磨し前記開
口にアラインメント用の段差を残す。
うにまとめることができる。この実施の形態では、半導
体基板１上にアルミ配線６を形成する。このアルミ配線
６の所定部分を除去し、残されたアルミ配線６を含む半
導体基板１の上に層間絶縁膜２５を形成する。層間絶縁
膜２５のアルミ配線６が除去された位置にスルーホール
アラインメント用の開口を形成する。この開口に凹部を
形成するように層間絶縁膜２５の上にタングステン層３
２を形成する。このタングステン層３２を研磨し前記開
口にアラインメント用の段差を残す。
【００５８】なお、以上の各実施の形態において、符号
１は半導体基板として説明したが、これは半導体基板上
に形成された導電層、たとえばアルミ電極あるいはアル
ミ配線であってもよい。
１は半導体基板として説明したが、これは半導体基板上
に形成された導電層、たとえばアルミ電極あるいはアル
ミ配線であってもよい。
【００５９】
【発明の効果】請求項１の発明によれば、層間絶縁膜の
初期厚さをアラインメントのために識別可能な最低段差
と研磨量との和より大きく形成する。これによりアライ
ンメントマークに必要な段差を確保することができる。
初期厚さをアラインメントのために識別可能な最低段差
と研磨量との和より大きく形成する。これによりアライ
ンメントマークに必要な段差を確保することができる。
【００６０】請求項２〜４の発明によれば、タングステ
ン層をエッチングした後に、これを研磨してアラインメ
ント用の段差を残す。これにより、薄い層間絶縁膜であ
ってもアラインメントマークの段差を確保することがで
きる。
ン層をエッチングした後に、これを研磨してアラインメ
ント用の段差を残す。これにより、薄い層間絶縁膜であ
ってもアラインメントマークの段差を確保することがで
きる。
【００６１】請求項５または１１の発明によれば、ゲー
ト電極の所定部分を除去し、その位置にコンタクトアラ
インメントを形成し、アラインメント用の段差を残す。
これによれば、コンタクトアラインメントの段差がゲー
ト電極分の高さに相当する分だけ大きくなり、アライン
メント精度が向上する。
ト電極の所定部分を除去し、その位置にコンタクトアラ
インメントを形成し、アラインメント用の段差を残す。
これによれば、コンタクトアラインメントの段差がゲー
ト電極分の高さに相当する分だけ大きくなり、アライン
メント精度が向上する。
【００６２】請求項６または１２の発明によれば、半埋
込絶縁層を貫通するコンタクトアラインメントを形成
し、アラインメント用の段差を残す。これにより、アラ
インメント段差がゲート電極分の高さに加えて埋込絶縁
膜の深さに相当する分だけ大きくなり、アラインメント
精度が向上する。
込絶縁層を貫通するコンタクトアラインメントを形成
し、アラインメント用の段差を残す。これにより、アラ
インメント段差がゲート電極分の高さに加えて埋込絶縁
膜の深さに相当する分だけ大きくなり、アラインメント
精度が向上する。
【００６３】請求項７または１３の発明によれば、アル
ミ配線が除去された位置にスルーホールアラインメント
を形成し、アラインメント用の段差を残す。これによれ
ば、アラインメント段差が下敷アルミの高さに相当する
分だけ大きくなり、アラインメント精度が向上する。
ミ配線が除去された位置にスルーホールアラインメント
を形成し、アラインメント用の段差を残す。これによれ
ば、アラインメント段差が下敷アルミの高さに相当する
分だけ大きくなり、アラインメント精度が向上する。
【００６４】請求項８〜１０または１４〜１６の発明に
よれば、バリア層あるいは導電層を形成しても、アライ
ンメント段差が確保でき、アラインメント精度が向上す
る。
よれば、バリア層あるいは導電層を形成しても、アライ
ンメント段差が確保でき、アラインメント精度が向上す
る。
【図１】 この発明の実施の形態１における半導体装置
の製造方法を示す断面図である。
の製造方法を示す断面図である。
【図２】 この発明の実施の形態２における半導体装置
の製造方法を示す断面図である。
の製造方法を示す断面図である。
【図３】 この発明の実施の形態５における半導体装置
の製造方法を示す断面図である。
の製造方法を示す断面図である。
【図４】 この発明の実施の形態６における半導体装置
の製造方法を示す断面図である。
の製造方法を示す断面図である。
【図５】 この発明の実施の形態７における半導体装置
の製造方法を示す断面図である。
の製造方法を示す断面図である。
【図６】 この発明の実施の形態７における半導体装置
の製造方法を示す断面図である。
の製造方法を示す断面図である。
【図７】 この発明の実施の形態７における半導体装置
の製造方法を示す断面図である。
の製造方法を示す断面図である。
【図８】 従来例１の半導体装置の製造方法を示す断面
図である。
図である。
【図９】 従来例２の半導体装置の製造方法を示す断面
図である。
図である。
【図１０】 従来例３の半導体装置の製造方法を示す断
面図である。
面図である。
【図１１】 従来例３の半導体装置の製造方法を示す断
面図である。
面図である。
【図１２】 従来例３の半導体装置の製造方法を示す断
面図である。
面図である。
【図１３】 発明が解決しようとしている課題を説明す
るための断面図である。
るための断面図である。
１ 半導体基板（Ｓｉ基板）、 ２ 層間絶縁膜（層間
酸化膜）、 ３ バリアメタル、 ４ タングステン、
５ 積みたしバリアメタル、 ６ ＡｌＣｕ、 ７
ＡＲＣ（反射防止膜）、 ８ アラインメントマーク、
９ ノーマルコンタクト、 １０ レジスト、 １１
ＳＴＩ（分離絶縁膜あるいは埋込絶縁膜）、 １２
ゲート電極、 １３ サイドウォール、 １４ ＣｏＳ
ｉ層、１５ 層間酸化膜、 １６ バリアメタル層、
１７ タングステン、 １８コンタクトホール、 １９
コンタクトアラインメントマーク、 ２０ タングス
テンプラグ、 ２１ 積みたしバリアメタル、 ２２
ＡｌＣｕ、 ２３ ＡＲＣ（反射防止膜）、 ２４ ゲ
ート酸化膜、 ２５ 層間酸化膜、 ２６ スルーホー
ルアラインメントマーク、 ２７ スルーホール、 ２
８ Ａｌキャップ、 ２９ 下敷Ａｌ、 ３０ Ａｌ配
線、 ３１ バリアメタル、 ３２ タングステン、
３３ 積みたしバリアメタル、 ３４ ＡｌＣｕ、 ３
５ ＡＲＣ（反射防止膜）、 ３６ レジスト、 ３７
Ａｌ電極、 ３８ アラインメントマークＣＡＰ−Ａ
ｌ、 ３９ スルーホールアラインメントマーク。
酸化膜）、 ３ バリアメタル、 ４ タングステン、
５ 積みたしバリアメタル、 ６ ＡｌＣｕ、 ７
ＡＲＣ（反射防止膜）、 ８ アラインメントマーク、
９ ノーマルコンタクト、 １０ レジスト、 １１
ＳＴＩ（分離絶縁膜あるいは埋込絶縁膜）、 １２
ゲート電極、 １３ サイドウォール、 １４ ＣｏＳ
ｉ層、１５ 層間酸化膜、 １６ バリアメタル層、
１７ タングステン、 １８コンタクトホール、 １９
コンタクトアラインメントマーク、 ２０ タングス
テンプラグ、 ２１ 積みたしバリアメタル、 ２２
ＡｌＣｕ、 ２３ ＡＲＣ（反射防止膜）、 ２４ ゲ
ート酸化膜、 ２５ 層間酸化膜、 ２６ スルーホー
ルアラインメントマーク、 ２７ スルーホール、 ２
８ Ａｌキャップ、 ２９ 下敷Ａｌ、 ３０ Ａｌ配
線、 ３１ バリアメタル、 ３２ タングステン、
３３ 積みたしバリアメタル、 ３４ ＡｌＣｕ、 ３
５ ＡＲＣ（反射防止膜）、 ３６ レジスト、 ３７
Ａｌ電極、 ３８ アラインメントマークＣＡＰ−Ａ
ｌ、 ３９ スルーホールアラインメントマーク。
フロントページの続き (72)発明者 千葉原 宏幸 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 Ｆターム(参考） 5F046 AA20 EA12 EA18 EA19 EA23 EA24 EA30
Claims (17)
- 【請求項１】 半導体基板上に層間絶縁膜を形成する工
程と、 前記層間絶縁膜にアラインメント用の開口を形成する工
程と、 前記開口に凹部を形成するように前記層間絶縁膜の上に
タングステン層を形成する工程と、 前記タングステン層を研磨し前記開口にアラインメント
用の段差を残す工程とを含み、 前記層間絶縁膜の初期厚さをアラインメントのために識
別可能な最低段差と前記研磨量との和より大きく形成す
ることを特徴とする半導体装置の製造方法。 - 【請求項２】 半導体基板上に層間絶縁膜を形成する工
程と、 前記層間絶縁膜にアラインメント用の開口を形成する工
程と、 前記開口に凹部を形成するように前記層間絶縁膜の上に
タングステン層を形成する工程と、 前記タングステン層をエッチングして所定厚さ減少させ
る工程と、 前記タングステン層を研磨し前記開口にアラインメント
用の段差を残す工程とを含むことを特徴とする半導体装
置の製造方法。 - 【請求項３】 前記タングステン層のエッチングを等方
性エッチングにより行なうことを特徴とする請求項２に
記載の半導体装置の製造方法。 - 【請求項４】 前記等方性エッチングをアンモニア加水
を用いて行なうことを特徴とする請求項３に記載の半導
体装置の製造方法。 - 【請求項５】 半導体基板上にゲート電極を形成する工
程と、 前記ゲート電極の所定部分を除去する工程と、 前記ゲート電極を含む前記半導体基板の上に層間絶縁膜
を形成する工程と、 前記層間絶縁膜の前記ゲート電極が除去された位置にコ
ンタクトアラインメント用の開口を形成する工程と、 前記開口に凹部を形成するように前記層間絶縁膜の上に
タングステン層を形成する工程と、 前記タングステン層を研磨し前記開口にアラインメント
用の段差を残す工程とを含む半導体装置の製造方法。 - 【請求項６】 半導体基板上の所定領域に埋込絶縁層を
形成する工程と、 前記半導体基板の上に層間絶縁膜を形成する工程と、 前記層間絶縁膜の前記埋込絶縁層が形成された位置に前
記埋込絶縁層を貫通するコンタクトアラインメント用の
開口を形成する工程と、 前記開口に凹部を形成するように前記層間絶縁膜の上に
タングステン層を形成する工程と、 前記タングステン層を研磨し前記開口にアラインメント
用の段差を残す工程とを含むことを特徴とする半導体装
置の製造方法。 - 【請求項７】 半導体基板上にアルミ配線を形成する工
程と、 前記アルミ配線の所定部分を除去する工程と、 前記アルミ配線を含む前記半導体基板の上に層間絶縁膜
を形成する工程と、 前記層間絶縁膜の前記アルミ配線が除去された位置にス
ルーホールアラインメント用の開口を形成する工程と、 前記開口に凹部を形成するように前記層間絶縁膜の上に
タングステン層を形成する工程と、 前記タングステン層を研磨し前記開口にアラインメント
用の段差を残す工程とを含むことを特徴とする半導体装
置の製造方法。 - 【請求項８】 前記アラインメント用の段差を残す工程
の後、その上にメタルバリア層を形成する工程を含むこ
とを特徴とする請求項１〜７のいずれかに記載の半導体
装置の製造方法。 - 【請求項９】 前記メタルバリア層を形成する工程の
後、その上に導電層を形成する工程を含むことを特徴と
する請求項８に記載の半導体装置の製造方法。 - 【請求項１０】 前記導電層を形成する工程の後、その
上にさらに他のメタルバリア層を形成する工程を含むこ
とを特徴とする請求項９に記載の半導体装置の製造方
法。 - 【請求項１１】 半導体基板と、 前記半導体基板上に形成され所定部分が除去されたゲー
ト電極と、 前記ゲート電極を含む前記半導体基板の上に形成された
層間絶縁膜と、 前記層間絶縁膜の前記ゲート電極が除去された位置に形
成されたコンタクトアラインメント用の開口と、 前記開口に埋め込まれ表面にアラインメント用の段差を
有するタングステン層とを有することを特徴とする半導
体装置。 - 【請求項１２】 半導体基板と、 前記半導体基板上の所定領域に形成された埋込絶縁層
と、 前記埋込絶縁層を含む前記半導体基板の上に形成された
層間絶縁膜と、 前記層間絶縁膜の前記埋込絶縁層の位置に前記埋込絶縁
層を貫通するように形成されたコンタクトアラインメン
ト用の開口と、 前記開口に埋め込まれ表面にアラインメント用の段差を
有するタングステン層とを有することを特徴とする半導
体装置。 - 【請求項１３】 半導体基板と、 前記半導体基板上に形成され所定部分が除去されたアル
ミ配線と、 前記アルミ配線を含む前記半導体基板の上に形成された
層間絶縁膜と、 前記層間絶縁膜の前記アルミ配線が除去された位置に形
成されたコンタクトアラインメント用の開口と、 前記開口に埋め込まれ表面にアラインメント用の段差を
有するタングステン層とを有することを特徴とする半導
体装置。 - 【請求項１４】 前記アラインメント用の段差を有する
タングステン層の上にメタルバリア層を有することを特
徴とする請求項１１〜１３のいずれかに記載の半導体装
置。 - 【請求項１５】 前記メタルバリア層の上に導電層を有
することを特徴とする請求項１４に記載の半導体装置。 - 【請求項１６】 前記導電層の上に形成されたさらに他
のメタルバリア層を有することを特徴とする請求項１５
に記載の半導体装置。 - 【請求項１７】 請求項１〜１０のいずれかの半導体装
置の製造方法により製造されたことを特徴とする半導体
装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000229206A JP2002043201A (ja) | 2000-07-28 | 2000-07-28 | 半導体装置の製造方法及び半導体装置 |
| US09/800,579 US6383910B2 (en) | 2000-07-28 | 2001-03-08 | Method of manufacturing a semiconductor device, and a semiconductor device manufactured thereby |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000229206A JP2002043201A (ja) | 2000-07-28 | 2000-07-28 | 半導体装置の製造方法及び半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002043201A true JP2002043201A (ja) | 2002-02-08 |
| JP2002043201A5 JP2002043201A5 (ja) | 2007-08-30 |
Family
ID=18722366
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000229206A Pending JP2002043201A (ja) | 2000-07-28 | 2000-07-28 | 半導体装置の製造方法及び半導体装置 |
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| Country | Link |
|---|---|
| US (1) | US6383910B2 (ja) |
| JP (1) | JP2002043201A (ja) |
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