DE10324052B4

DE10324052B4 - Verfahren zur Herstellung eines Halbleiterspeichers mit Charge-Trapping-Speicherzellen

Info

Publication number: DE10324052B4
Application number: DE10324052A
Authority: DE
Inventors: Jens-Uwe Dr. Sachse; Joachim Dr. Deppe; Ricardo Mikalo; Mathias Krause; Ralf Richter; Christoph Dr. Ludwig; Christoph Dr. Kleint
Original assignee: Infineon Technologies AG
Current assignee: Qimonda AG
Priority date: 2003-05-27
Filing date: 2003-05-27
Publication date: 2007-06-28
Anticipated expiration: 2023-05-28
Also published as: CN1574299A; CN1332439C; US20050003613A1; US7015095B2; DE10324052A1

Abstract

Verfahren zur Herstellung eines Halbleiterspeichers mit Charge-Trapping-Speicherzellen, bei dem
in einem ersten Schritt an einer Oberseite eines Halbleiterkörpers oder Substrates in beliebiger Reihenfolge eine für die Ausbildung von Kanalbereichen von Speichertransistoren ausreichende Konzentration von Dotierstoff vorgesehen wird und parallel in einem Abstand zueinander angeordnete streifenförmige STI-Isolationen (1) hergestellt werden,
in einem zweiten Schritt eine dielektrische Speicherschichtfolge (8) aus einer ersten Begrenzungsschicht, einer Speicherschicht und einer zweiten Begrenzungsschicht aufgebracht wird,
in einem dritten Schritt elektrisch leitfähiges Material aufgebracht und zusammen mit einer oberseitigen Isolationsschicht (11) zu Wortleitungen (2) strukturiert wird, die quer zu den STI-Isolationen (1) parallel im Abstand zueinander verlaufen,
in einem vierten Schritt die Wortleitungen (2) seitlich elektrisch isoliert werden und Source-/Drain-Bereiche (15) durch Einbringen von Dotierstoff zwischen den STI-Isolationen (1) und den Wortleitungen (2) hergestellt werden,
dadurch gekennzeichnet, dass
zur Ausbildung von Querverbindungen, die jeweils zwischen zwei Wortleitungen (2) so angeordnet sind,...

Description

Charge-Trapping-Speicherzellen, insbesondere planare SONOS-Speicherzellen oder NROM-Speicherzellen gemäß US 5,768,192 , US 6,011,725 oder WO 99/60631, die eine Oxid-Nitrid-Oxid-Speicherschichtfolge als Gate-Dielektrikum aufweisen, werden mit Channel-Hot-Electrons (CHE) programmiert und mit Hot-Holes gelöscht. Ein Virtual-Ground-Array aus NROM-Zellen ist üblicherweise mit Wortleitungen versehen, die über den Source-/Drain-Bereichen verlaufen und sich mit vergrabenen Bitleitungen kreuzen. Daher fließt der Transistorstrom parallel zu den Wortleitungen. Daraus resultieren verschiedene Schwierigkeiten: Die Speichertransistoren können nicht durch eine genaue Einstellung der Source-/Drain-Dotierungen optimiert werden. Die Wortleitungen haben einen kleinen Querschnitt, so dass wegen der dadurch bedingten geringen elektrischen Leitfähigkeit ein schneller Zugriff auf die Speicherinhalte nicht möglich ist.

In der US 5,679,591 ist ein Verfahren zur Herstellung eines kontaktlosen Halbleiterspeichers mit oberseitigen Bitleitungen beschrieben, bei dem zwischen den Wortleitungsstacks jeweils Bitleitungsstreifen angeordnet sind, die die Source-/Drain-Bereiche der längs der Wortleitungen aufeinander folgenden Speichertransistoren untereinander verbinden. Die Kanalbereiche sind quer zu den Wortleitungen ausgerichtet und durch Grabenisolationen voneinander getrennt.

In der US 6 211 012 B1 ist ein EPROM mit Tunneloxidschicht beschrieben, bei dem flache Isolationsgräben und quer dazu verlaufende Wortleitungen hergestellt werden, deren Flanken durch Siliziumnitridspacer isoliert sind. Zwischen die Wortleitungsstege wird ein Dielektrikum eingebracht, das so strukturiert wird, dass die Bereiche zwischen benachbarten Drain-Bereichen bedeckt bleiben. Zwischen die Wortleitungen und die restlichen Anteile des Dielektrikums wird ein elektrisch leitfähiges Material eingebracht, um durchgehende Source-Leitungen und abschnittsweise vorhandene Drain-Anschlüsse auszubilden.

In der US 2002/0149958 A1 ist ein Herstellungsverfahren für nicht-flüchtige Speicherzellen beschrieben, bei dem eine Charge-Trapping-Speicherschichtfolge vorgesehen wird und zwischen den Wortleitungsstegen dielektrisches Material eingebracht wird, in dem anschließend Kontaktlöcher hergestellt und zur Kontaktierung der darunter befindlichen Source-/Drain-Bereiche mit Polysilizium gefüllt werden.

In der US 2002/0020890 A1 ist ein Speicherbauelement beschrieben, bei dem die durch STI-Gräben voneinander isolierten Speicherzellen jeweils eine ONO-Schichtstruktur zwischen einer Gate-Elektrode und dem Kanalbereich besitzen. Die Gate-Elektrode ist Anteil einer streifenförmigen Wortleitung. Zwischen den Gate-Elektroden benachbarter Speicherzellen sind Source- und Drain-Bereiche vorhanden. Die Source-Bereiche sind mit streifenförmigen Polysiliziumschichten als gemeinsamen Source-Leitungen versehen. Die Drain-Bereiche sind über Polysiliziumfüllungen mit auf der Oberseite aufgebrachten metallischen Leiterbahnen als Bitleitungen verbunden. Es ist ein zugehöriges Herstellungsverfahren angegeben.

In der US 2002/0132430 A1 ist ein Herstellungsverfahren für Speicherbauelemente beschrieben, bei dem metallische Bitleitungen zwischen seitlich isolierten Wortleitungsstapeln angeordnet werden.

Aufgabe der vorliegenden Erfindung ist es, ein Verfahren zur Herstellung von Halbleiterspeichern mit Charge-trapping-Speicherzellen in Virtual-Ground-Architektur anzugeben, mit dem geringe Abmessungen der Bitleitungskontakte erreicht werden.

Diese Aufgabe wird ausgehend von den aus US 2002/0020890 A1 bekannten Verfahrensschritten gemäß dem Oberbegriff von Anspruch 1 mit dem Verfahren mit den Merkmalen des Anspruches 1 gelöst. Ausgestaltungen ergeben sich aus den abhängigen Ansprüchen.

Bei diesem Verfahren wird in einem ersten Schritt an einer Oberseite eines Halbleiterkörpers oder Substrates in beliebiger Reihenfolge eine für die Ausbildung von Kanalbereichen von Speichertransistoren ausreichende Konzentration von Dotierstoff vorgesehen sowie eine Anordnung von parallel in einem Abstand zueinander angeordneten streifenförmigen STI-Isolationen hergestellt. In einem zweiten Schritt wird eine dielektrische Speicherschichtfolge aus einer ersten Begrenzungsschicht, einer eigentlichen Speicherschicht und einer zweiten Begrenzungsschicht aufgebracht. In einem dritten Schritt wird elektrisch leitfähiges Material aufgebracht und zusammen mit einer oberseitigen Isolationsschicht zu Wortleitungen strukturiert, die quer zu den STI-Isolationen parallel im Abstand zueinander verlaufen. In einem vierten Schritt werden seitliche Isolationen der Wortleitungen angebracht, und es wird eine Implantation von Dotierstoff vorgenommen, mit der die Source-/Drain-Bereiche der Transistoren zwischen den STI-Isolationen und den Wortleitungen hergestellt werden. In einem fünften Schritt wird in Zwischenräume zwischen den Wortleitungen elektrisch leitfähiges Material eingebracht und unter Verwendung einer Maske derart teilweise entfernt, dass restliche Anteile des leitfähigen Materials jeweils einen Abschnitt des betreffenden Zwischenraumes ausfüllen und einen elektrischen Kontakt zu jeweils mindestens einem der Source/Drain-Bereiche herstellen.

In einem weiteren Schritt können in die Zwischenräume zwischen den Wortleitungen und den restlichen Anteilen des elektrisch leitfähigen Materials jeweils Anteile eines dielektrischen Materials eingebracht werden.

Vorzugsweise wird in dem fünften Schritt das elektrisch leitfähige Material so strukturiert, dass gemäß einer fortlaufenden Nummerierung der Source-/Drain-Bereiche längs einer jeweiligen Wortleitung, bei der die Source-/Drain-Bereiche, die nicht auf verschiedenen Seiten einer STI-Isolation angeordnet sind, jeweils dieselbe Nummer erhalten, auf einer Seite der Wortleitungen jeweils ein geradzahlig nummerierter Source/Drain-Bereich mit dem in dieser Nummerierung folgenden, ungeradzahlig nummerierten Source-/Drain-Bereich elektrisch leitend verbunden wird und auf der gegenüberliegenden Seite dieser Wortleitung jeweils ein ungeradzahlig nummerierter Source-/Drain-Bereich mit dem in dieser Nummerierung folgenden geradzahlig nummerierten Source-/Drain-Bereich elektrisch leitend verbunden wird. Auf die so hergestellten Querverbindungen, die jeweils eine streifenförmige STI-Isolation überbrücken, können parallel im Abstand zueinander und quer zu den Wortleitungen angeordnete Bitleitungen aufgebracht und mit diesen Querverbindungen so kontaktiert werden, dass eine jeweilige Bitleitung mit den längs der Bitleitung aufeinanderfolgend jeweils in übernächsten Zwischenräumen zwischen den Wortleitungen vorhandenen Querverbindungen elektrisch leitend verbunden wird.

Als erste Begrenzungsschicht kann eine Oxidschicht, als Speicherschicht eine Nitridschicht und als zweite Begrenzungsschicht eine Oxidschicht vorgesehen werden. Als elektrisch leitfähiges Material, das zwischen den Wortleitungen eingebracht wird, ist insbesondere Wolfram geeignet. Dieses Verfahren hat den Vorteil, dass im Bereich der verbleibenden Anteile des elektrisch leitfähigen Materiales, insbesondere der Querverbindungen, die elektrische Isolation an den seitlichen Wänden der Wortleitungen nicht durch ein Ausätzen von Kontaktlöchern, in die das elektrisch leitfähige Material jeweils nachträglich eingebracht wird, angegriffen wird. Vorgesehene dielektrische Spacer an den Flanken der Wortleitungen behalten somit ihre anfängliche Dicke, so dass eine ausreichende elektrische Isolation zwischen den Wortleitungen und dem übrigen elektrisch leitfähigen Material sichergestellt ist. Auf diese Weise können die oberseitigen Bitleitungen und die durch die Querverbindungen gebildete spezielle Anordnung der Transistorstrukturen auf einfache Weise hergestellt werden. Eine dichteste Packung der Speicherzellen in einem Speicherzellenfeld ist dadurch möglich.

Es folgt eine genauere Beschreibung von Beispielen des Verfahrens anhand der 1 bis 5.
Die 1 zeigt ein bevorzugtes Anordnungsschema der STI-Isolationen und Wortleitungen.
Die 2 zeigt ein bevorzugtes Anordnungsschema der Wortleitungen und Bitleitungen.
Die 3 zeigt eine Ausgestaltung einer Maske zur Strukturierung des elektrisch leitfähigen Materiales.
Die 4 zeigt das Schaltungsschema der nach dem Verfahren hergestellten Anordnung.
Die 5 zeigt einen Querschnitt mit einer für die Wortleitungen vorgesehenen Schichtfolge auf der Oberseite eines Halbleitersubstrates oder Wafers.
Die 1 zeigt für ein Ausführungsbeispiel eine Draufsicht auf ein Schema, in dem die Positionen der STI-Isolationen 1, Wortleitungen 2 mit seitlichen Spacern 3 und der miteinander elektrisch leitend zu verbindenden Bereiche erkennbar sind. Die STI-Isolationen (shallow trench isolation) sind parallel im Abstand zueinander angeordnete und mit Dielektrikum gefüllte Isolationsgräben, zwischen denen jeweils unter jeder Wortleitung parallel zu den Isolationsgräben verlaufende Kanalbereiche der Transistoren T vorhanden sind. Die Wortleitungen verlaufen daher über die quer zu der Längsrichtung der Wortleitung angeordneten Kanalbereiche. Seitlich an die Wortleitungen angrenzend sind jeweils die Source-/Drain-Bereiche 15 der Transistoren T vorhanden. Diese Source-/Drain-Bereiche werden in den in der 1 jeweils schraffiert gekennzeichneten Bereichen elektrisch leitend miteinander verbunden, wobei jeweils ein kurzes Stück des betreffenden Isolationsgrabens überbrückt wird. Diese schraffiert gekennzeichneten Bereiche sind jeweils mit einem restlichen Anteil 7 des eingebrachten elektrisch leitfähigen Materiales gefüllt. Dazwischen ist dielektrisches Material eingebracht. In dem in der 1 dargestellten Beispiel bilden daher die restlichen Anteile 7 jeweils Querverbindungen über die Isolationsgräben (STI-Isolationen 1) hinweg.
In der 2 ist eine Draufsicht auf die Anordnung gemäß der 1 einschließlich der über den Wortleitungen 2 aufgebrachten Bitleitungen 4 dargestellt. Die in der 1 schraffiert eingezeichneten Bereiche sind in der 2 jeweils mit denselben Kleinbuchstaben bezeichnet. Die dort jeweils vorhandenen restlichen Anteile 7 des eingebrachten elektrisch leitfähigen Materiales bilden Querverbindungen und werden von den Bitleitungen 4 kontaktiert. Die Bitleitungskontakte 5 sind in der 2 als verborgene Konturen gestrichelt eingezeichnet und mit einem Kreuz gekennzeichnet. Die Bitleitungskontakte 5 sind ferner jeweils mit demjenigen Großbuchstaben gekennzeichnet, der dem Kleinbuchstaben der betreffenden Querverbindung entspricht. Es ist in der 2 erkennbar, dass die Bitleitungen 4 jeweils an Querverbindungen elektrisch kontaktiert sind, die in der Richtung der Bitleitungen 4 aufeinanderfolgend jeweils in übernächsten Zwischenräumen zwischen den Wortleitungen 2 angeordnet sind.
In der 3 ist in der entsprechenden Draufsicht die Struktur einer Maske 6 dargestellt, mit der die restlichen Anteile 7 des elektrisch leitfähigen Materiales gemäß dem in der 1 dargestellten Beispiel strukturiert werden können. In der 3 sind die vorzugsweise durch Fotolack gebildeten Anteile der Maske 6 als Rechtecke eingezeichnet. Die Größe dieser Fotolackbereiche kann an den Ätzprozess angepasst werden. Über den STI-Isolationen 1 ist die Maske 6 abschnittweise offen. Die Maskenöffnungen können jeweils ein Stück weit über den Wortleitungen 2 vorhanden sein, die oberseitig durch eine Isolationsschicht abgedeckt sind. Das zwischen die Wortleitungen 2, insbesondere in die Zwischenräume zwischen den die Wortleitungen seitlich elektrisch isolierenden Spacern 3 eingebrachte elektrisch leitfähige Material kann selektiv bezüglich des die Wortleitungen 2 verkapselnden dielektrischen Materiales geätzt werden. Die oberseitige Isolation der Wortleitungen kann zum Beispiel ein Nitrid sein; die Spacer sind zum Beispiel ein Oxid des Halbleitermateriales, zum Beispiel Siliziumdioxid. Das elektrisch leitfähige Material ist zum Beispiel Wolfram.
Beim partiellen Ausätzen des elektrisch leitfähigen Materials wird das die Wortleitungen 2 verkapselnde dielektrische Material nicht oder nur geringfügig angeätzt. Die Wortleitungen bleiben daher nach außen elektrisch isoliert. Insbesondere bleibt die volle Dicke der Spacer 3 zwischen den Wortleitungen 2 und den restlichen Anteilen 7 des in die Zwischenräume eingebrachten elektrisch leitfähigen Materiales erhalten, so dass die Wortleitungen 2 gegen die restlichen Anteile des elektrisch leitfähigen Materiales, die insbesondere in dem gezeigten Beispiel die Querverbindungen bilden, ausreichend elektrisch isoliert bleiben.
Nachdem das elektrisch leitfähige Material unter Verwendung der in der 3 dargestellten Maske 6 teilweise entfernt wurde, können die so hergestellten Öffnungen mit einem dielektrischen Material aufgefüllt werden, das die Querverbindungen gegeneinander isoliert. Auf der Oberseite können dann die Bitleitungen 4 gemäß der Darstellung der 2 hergestellt werden und mit den restlichen Anteilen 7 des zwischen den Wortleitungen 2 vorhandenen elektrisch leitfähigen Materiales kontaktiert werden. Mit diesem Verfahren kann eine Speicherzellenanordnung mit der maximalen Speicherdichte hergestellt werden.
Die 4 zeigt ein Schaltungsschema einer Virtual-Ground-Speicherzellenarchitektur, bei dem die Wortleitungen von links nach rechts und die Bitleitungen von oben nach unten verlaufend eingezeichnet sind. Die Längsrichtung der Transistoren von Source nach Drain verläuft hier parallel zu den Wortleitungen und entspricht damit einer bisher üblichen Anordnung der Transistoren in dem Array. Die Ausrichtung der Transistoren in der Realisation gemäß den 1 und 2 entspricht einer Verkürzung der in der 4 dicker eingezeichneten Verbindungen, so dass die dort jeweils miteinander verbundenen Anschlusspunkte zusammenfallen. Die Längsrichtungen der Transistoren werden so gewissermaßen parallel zu den Bitleitungen gezogen.
Die 5 zeigt einen Querschnitt mit einer für die Wortleitungen vorgesehenen Schichtfolge auf der Oberseite eines Halbleitersubstrates oder Wafers. Auf der Oberseite des Halbleitermateriales befindet sich die Speicherschichtfolge 8, die zum Beispiel eine Oxid-Nitrid-Oxid-Speicherschicht sein kann, die aber im Prinzip jede für Charge-Trapping geeignete Speicherschichtfolge sein kann. Eine erste Wortleitungsschicht 9 ist zum Beispiel Polysilizium. Eine zweite Wortleitungsschicht 10 kann vorgesehen sein, um den Bahnwiderstand der ersten Wortleitungsschicht 9 zu vermindern. Die zweite Wortleitungsschicht ist zum Beispiel Wolfram/Wolframsilizid. Darauf befindet sich eine Isolationsschicht 11, die zum Beispiel ein Nitrid ist. An den Flanken der Wortleitungsstege befinden sich Spacer 3, zum Beispiel aus Oxid, die die Wortleitungen seitlich elektrisch isolieren. Zwischen die Wortleitungen ist das elektrisch leitfähige Material eingebracht, von dem nach der Strukturierung die restlichen Anteile 7 übrig bleiben. In dem Querschnitt der 5 sind als Beispiel zwei Wortleitungen und dazwischen im Halbleitermaterial die Source-/Drain-Bereiche 15 eingezeichnet.

1: STI-Isolation
2: Wortleitung
3: Spacer
4: Bitleitung
5: Bitleitungskontakt
6: Maske
7: restlicher Anteil des elektrisch leitfähigen Materiales
8: Speicherschichtfolge
9: erste Wortleitungsschicht
10: zweite Wortleitungsschicht
11: Isolationsschicht
15: Source-/Drain-Bereich
Blj: Bitleitung
Wli: Wortleitung

Claims

Verfahren zur Herstellung eines Halbleiterspeichers mit Charge-Trapping-Speicherzellen, bei dem in einem ersten Schritt an einer Oberseite eines Halbleiterkörpers oder Substrates in beliebiger Reihenfolge eine für die Ausbildung von Kanalbereichen von Speichertransistoren ausreichende Konzentration von Dotierstoff vorgesehen wird und parallel in einem Abstand zueinander angeordnete streifenförmige STI-Isolationen (1) hergestellt werden, in einem zweiten Schritt eine dielektrische Speicherschichtfolge (8) aus einer ersten Begrenzungsschicht, einer Speicherschicht und einer zweiten Begrenzungsschicht aufgebracht wird, in einem dritten Schritt elektrisch leitfähiges Material aufgebracht und zusammen mit einer oberseitigen Isolationsschicht (11) zu Wortleitungen (2) strukturiert wird, die quer zu den STI-Isolationen (1) parallel im Abstand zueinander verlaufen, in einem vierten Schritt die Wortleitungen (2) seitlich elektrisch isoliert werden und Source-/Drain-Bereiche (15) durch Einbringen von Dotierstoff zwischen den STI-Isolationen (1) und den Wortleitungen (2) hergestellt werden, dadurch gekennzeichnet, dass zur Ausbildung von Querverbindungen, die jeweils zwischen zwei Wortleitungen (2) so angeordnet sind, dass sie eine STI-Isolation (1) überbrücken und aufeinanderfolgende Source/Drain-Bereiche (15) elektrisch leitend verbinden, in einem fünften Schritt in Zwischenräume zwischen den Wortleitungen (2) elektrisch leitfähiges Material eingebracht und unter Verwendung einer Maske (6) derart abschnittsweise hinab bis auf darunter vorhandenes elektrisch isolierendes Material entfernt wird, dass restliche Anteile (7) des elektrisch leitfähigen Materiales jeweils einen Abschnitt des betreffenden Zwischenraumes einnehmen und einen elektrischen Kontakt zu zwei aufeinanderfolgenden Source-/Drain-Bereichen (15) herstellen.
Verfahren nach Anspruch 1, bei dem in einem sechsten Schritt in Zwischenräume zwischen den Wortleitungen (2) und den restlichen Anteilen (7) des elektrisch leitfähigen Materiales jeweils dielektrisches Material eingebracht wird.
Verfahren nach Anspruch 2, bei dem in dem fünften Schritt die restlichen Anteile des elektrisch leitfähigen Materiales so angeordnet werden, dass gemäß einer fortlaufenden Nummerierung der Source-/Drain-Bereiche (15) längs einer jeweiligen Wortleitung (2), bei der die Source/Drain-Bereiche (19), die nicht auf verschiedenen Seiten einer STI-Isolation (1) angeordnet sind, jeweils dieselbe Nummer erhalten, a) auf einer Seite der Wortleitung (2) jeweils ein geradzahlig nummerierter Source-/Drain-Bereich mit dem in dieser Nummerierung folgenden, ungeradzahlig nummerierten Source-/Drain-Bereich elektrisch leitend verbunden wird und b) auf der gegenüberliegenden Seite dieser Wortleitung (2) jeweils ein ungeradzahlig nummerierter Source-/Drain-Bereich mit dem in dieser Nummerierung folgenden, geradzahlig nummerierten Source-/Drain-Bereich elektrisch leitend verbunden wird.
Verfahren nach Anspruch 3, bei dem in einem siebten Schritt elektrisch leitfähiges Material streifenförmig zur Ausbildung von parallel im Abstand zueinander und quer zu den Wortleitungen (2) angeordneten Bitleitungen (4) aufgebracht und mit dem in dem fünften Schritt eingebrachten elektrisch leitfähigen Material so kontaktiert wird, dass eine jeweilige Bitleitung (4) mit den längs der Bitleitung aufeinanderfolgend jeweils in übernächsten Zwischenräumen zwischen den Wortleitungen vorhandenen Anteilen dieses elektrisch leitfähigen Materials elektrisch leitend verbunden wird.
Verfahren nach einem der Ansprüche 1 bis 4, bei dem in dem zweiten Schritt eine Oxidschicht als erste Begrenzungsschicht, eine Nitridschicht als Speicherschicht und eine Oxidschicht als zweite Begrenzungsschicht hergestellt werden.