JP2000269293A - 半導体装置 - Google Patents

半導体装置

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JP2000269293A JP11074483A JP7448399A JP2000269293A JP 2000269293 A JP2000269293 A JP 2000269293A JP 11074483 A JP11074483 A JP 11074483A JP 7448399 A JP7448399 A JP 7448399A JP 2000269293 A JP2000269293 A JP 2000269293A
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substrate
semiconductor device
pattern
mark
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Kenji Nakagawa
健二 中川
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Fujitsu Ltd
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Fujitsu VLSI Ltd
Fujitsu Ltd
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Abstract

(57)【要約】 【課題】 半導体集積回路において、多数のモニタパタ
ーンを、基板上に、不要に面積を占有することがないよ
うに形成する。 【解決手段】 半導体基板上において、モニタパターン
を、基板上に形成されるボンディングパッドの直下に形
成する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は一般に半導体装置に
係り、特に様々なマークパターンあるいはモニタパター
ンを有する半導体装置に関する。
【０００２】
【従来の技術】半導体基板中に多数の半導体装置を集積
した半導体集積回路では、製造工程中において、位置合
わせ、あるいは位置ずれの検出等の目的で、半導体基板
上に様々なマークパターンやモニタパターンが形成され
る。これらのモニタパターンは最終的な半導体集積回路
の動作には必要ないので、不必要に半導体集積回路の面
積を占有することがないように、半導体基板表面におい
て個々の半導体集積回路を画成するダイシングライン上
に形成されるのが一般的であった。このような、ダイシ
ングライン上のパターンは、半導体基板を個々の半導体
集積回路に分割するスクライブ工程の際に除去される。
【０００３】
【発明が解決しようとする課題】一方、最近の集積密度
の非常に大きい、いわゆるサブミクロンあるいはサブハ
ーフミクロン、さらにはサブクォーターミクロンと呼ば
れる超微細化半導体集積回路装置の製造に当たっては、
従来行われていた位置合わせや位置ずれの検出に対する
要求がより厳しくなるのみならず、パターン寸法の制
御、エッチングの制御、化学機械研磨（ＣＭＰ）工程の
制御、膜質のモニタ、短絡の検出、コンタクト抵抗のモ
ニタ、トランジスタ特性のモニタ、集積回路特性のモニ
タ等、より多くのパラメータについて、より高精度な検
出と制御が要求されるようになる。
【０００４】このように、半導体集積回路の製造におい
て多くのパラメータを制御しようとすると、対応して半
導体基板上に形成する必要のあるマークパターンやモニ
タパターンの種類が非常に増大してしまう。このため、
従来のようにダイシングライン上にこれらのモニタパタ
ーンを形成しようとしても、ダイシングライン上の一の
パターンにとって好ましい位置に他のパターンが形成さ
れてしまい、その近傍に前記一のパターンを形成する余
裕がない等の問題が生じることがある。かかるパターン
を半導体集積回路領域内に形成することも可能ではある
が、その場合には素子形成に使える半導体集積回路領域
の面積が、その分だけ減少してしまう。また、ダイシン
グラインは一般に半導体基板表面において溝を形成して
いることが多く、このためレジスト膜あるいは絶縁膜等
の厚さがダイシングライン上と実際に半導体装置が形成
される基板表面上とで異なってしまい、半導体集積回路
の製造工程を、所望の精度で制御できない場合がある。
【０００５】そこで、本発明は上記の課題を解決した半
導体装置を提供することを概括的課題とする。本発明の
より具体的な課題は、多数のパターンを配置でき、かか
るパターンを使って高い精度で製造工程を制御できる半
導体装置を提供することにある。
【０００６】
【課題を解決するための手段】本発明は、上記の課題
を、請求項１に記載したように、基板と、前記基板上に
形成された活性素子と、前記基板上に形成されたボンデ
ィングパッドと、前記基板上、前記ボンディングパッド
の下に、前記ボンディングパッドにより覆われるように
形成されたマーク領域とを備えたことを特徴とする半導
体装置により、または請求項２に記載したように、前記
ボンディングパッドは、その下の前記マーク領域に対し
て電気的に絶縁されていることを特徴とする請求項１記
載の半導体装置により、または請求項３に記載したよう
に、前記マーク領域は、前記活性素子から分離している
パターンを含むことを特徴とする請求項１記載の半導体
装置により、または請求項４に記載したように、前記ボ
ンディングパッドは、前記マーク領域の外形に対応した
形状を有することを特徴とする請求項１記載の半導体装
置により、または請求項５に記載したように、前記ボン
ディングパッドとこれに対応する前記マーク領域とは、
前記基板上の、前記活性素子が形成される素子領域に形
成されることを特徴とする請求項１〜４のうち、いずれ
か一項記載の半導体装置により、または請求項６に記載
したように、前記ボンディングパッドとこれに対応する
前記マーク領域とは、前記基板上のダイシングラインに
形成されることを特徴とする請求項１〜４のうち、いず
れか一項記載の半導体装置により、または請求項７に記
載したように、基板と、前記基板上に形成された活性素
子と、前記基板上に形成されたボンディングパッドと、
前記基板上、前記ボンディングパッドの下に、前記ボン
ディングパッドにより覆われるように形成されたモニタ
領域とを備えたことを特徴とする半導体装置により、ま
たは請求項８に記載したように、前記ボンディングパッ
ドに隣接して、前記モニタ領域に電気的に接続された別
のボンディングパッドが形成され、前記別のボンディン
グパッドの下には、別のモニタ領域が形成されることを
特徴とする請求項７記載の半導体装置。により、解決す
る。 ［作用］図１（Ａ），（Ｂ）は、本発明の原理を説明す
る。
【０００７】図１（Ａ）を参照するに、半導体集積回路
においては、一般に活性素子１０Ａを形成された半導体
基板１０上に多数のボンディングパッド１１が形成され
るが、本発明においては、前記ボンディングパッド１１
の下にマークパターンやモニタパターン１２が形成され
る。マークパターンは、前記半導体装置の製造工程にお
いて、様々な位置合わせに使われるアラインメントマー
クを含み、一方モニタパターンは前記半導体装置の製造
工程をモニタするモニタ領域として形成される。パター
ン１２は、その目的に応じて導体パターンである場合も
あれば絶縁パターンである場合もあり、単なる絶縁層で
ある場合もある。かかるパターン１２を使って製造工程
を制御することにより、半導体装置の製造歩留まりを最
大化し、また製造効率を最大化することができる。その
際、このようにパターン１２を前記ボンディングパッド
１１の直下に形成することで、基板１０上の領域がパタ
ーン１２により占有されることがなくなり、仮りにパタ
ーン１２を基板１０の素子形成領域ないしチップ領域に
形成したとしても、活性素子を形成するために領域が減
少することはない。このため、本発明によれば、パター
ンがダイシングラインに収まりきらない場合でも、基板
１０のチップ領域をパターン１２のために使うことがで
きる。特にパターン１２を基板１０のチップ領域に形成
した場合、チップ領域はダイシングラインのように溝に
なっていないので、実際の製造状態により近い状態を把
握することが可能になる。
【０００８】また、図１（Ｂ）に示すように、前記パタ
ーン１２が外部にコンタクトを引き出す必要のある種類
のもの、例えば短絡検出パターンである場合には、前記
ボンディングパッド１１に隣接して別のボンディングパ
ッド１１Ａ，１１Ｂを形成し、これを前記パターン１２
にコンタクトホール１１ａ，１１ｂにおいて接続する。
このような場合でも、前記ボンディングパッド１１Ａ，
１１Ｂの下に別のパターン１２Ａ，１２Ｂを配置するこ
とができる。ただし、パターン１２Ａはボンディングパ
ッド１１Ａとは電気的に接続されることはなく、またパ
ターン１２Ｂもその上のボンディングパッド１１Ｂに電
気的に接続されることはない。図１（Ｂ）の構成は、例
えばダイシングライン上に設けてもよい。
【０００９】このようにして、本発明によれば、基板表
面を有効に利用してパターンを形成することができ、こ
のため製造工程において多数のパラメータを把握する必
要のある超微細化半導体集積回路の製造において特に有
用である。
【００１０】
【発明の実施の形態】［第１実施例］図２（Ａ），
（Ｂ）は、本発明の第１実施例による、アラインメント
マーク２２を含んだ半導体装置１００の構成を示す。た
だし、図２（Ａ）は平面図を、また図２（Ｂ）は断面図
を示す。
【００１１】図２（Ａ）を参照するに、アラインメント
マーク２２は導体パターン２２Ａの周期的繰り返しより
なり、Ｓｉ基板２１（図２（Ｂ）参照）上にダイシング
ライン２０Ｘで画成されたチップ領域２０上に形成され
る。前記アラインメントマーク２２は回折格子を形成
し、Ｓｉ基板２１上の導体層、絶縁層あるいは半導体層
のパターニングの際、ステッパを位置決めするのに使わ
れる。
【００１２】図２（Ｂ）の断面図を参照するに、Ｓｉ基
板２１上にはゲート電極３０が形成され、さらに前記基
板２１中には前記ゲート電極３０に隣接して拡散領域２
１Ａが形成される。前記Ｓｉ基板２１上には層間絶縁膜
３７が前記ゲート電極３０を覆うように形成され、前記
層間絶縁膜３７中には前記拡散領域２１Ａを露出するコ
ンタクトホール２７Ａが形成される。前記コンタクトホ
ール２７Ａは導体プラグ３１により埋められる。
【００１３】図２（Ｂ）の構成では、前記Ｓｉ基板２１
上には前記ゲート電極３０と同時に前記アラインメント
マーク２２が、前記ゲート電極３０と同一の材料により
形成される。さらに、前記層間絶縁膜２７上には、前記
アラインメントマーク２２を覆うようにボンディングパ
ッド２４が形成され、前記ボンディングパッド２４上に
はボンディングワイヤ２９が接続される。ただし、前記
ボンディングパッド２４を形成する工程は、ステッパ中
において前記アラインメントマーク２２を使って基板２
１を位置決めし、例えばコンタクトホール２７Ａを形成
する等のパターニング工程を行なった後で実行される。
【００１４】図２（Ａ），（Ｂ）の構造では、前記アラ
インメントマーク２２がボンディングパッド２４の下に
配設されるため、アラインメントマークがチップ領域を
不要に占有することがない。前記アラインメントマーク
２２と前記ボンディングパッド２４とは前記層間絶縁膜
２７で隔てられており、電気的に接続されることはな
い。 ［第２実施例］図３（Ａ），（Ｂ）は、本発明の第２実
施例による、位置ずれ検査マークを含んだ半導体装置２
００の構成を示す。ただし、図３（Ａ）は位置ずれ検査
マークの平面図を、また図３（Ｂ）は半導体装置の断面
図を示す。図３（Ａ），（Ｂ）中、先に説明した部分に
は同一の参照符号を付し、説明を省略する。
【００１５】図２（Ａ），（Ｂ）を参照するに、前記半
導体装置は前記Ｓｉ基板２１上に前記ゲート電極３０と
同時に形成された親マーク３２を含み、前記親マーク３
２は前記ゲート電極３０と同様に、前記層間絶縁膜２７
により覆われる。さらに、前記層間絶縁膜２７中には、
前記コンタクトホール２７Ａと同時に、前記基板２１を
露出するコンタクトホール３３Ａ，３３Ｂが、子マーク
３３として形成される。図示の例では、図２（Ａ）の平
面図に示すように前記親マーク３２は前記子マーク３３
を連続して囲むように形成される。そこで、前記親マー
ク３２に対する子マーク３３の位置関係を検出すること
により、ゲート電極３０に対するコンタクトホール２７
Ａの位置ずれが検出される。
【００１６】前記位置ずれが許容範囲にあることが確認
された試料については、さらに前記基板２１上に前記コ
ンタクトホール３３Ａおよび３３Ｂを埋めるように、Ｓ
ＯＧあるいは低融点ガラスのような平坦化層間絶縁膜３
４が堆積され、前記層間絶縁膜３４上に前記位置ずれ検
出マークを覆うようにボンディングパッド２４が形成さ
れる。前記ボンディングパッド２４上には、ボンディン
グワイヤ２９が、先の実施例と同様にワイヤボンディン
グされる。
【００１７】本実施例においても、前記位置ずれ検査マ
ークが前記ボンディングパッド２４の直下に形成される
ため、基板２１上のチップ領域が前記位置ずれ検査マー
クにより不要に占有されることがない。 ［第３実施例］図４は、本発明の第３実施例による半導
体装置３００の構成を示す。ただし図中、先に説明した
部分には同一の参照符号を付し、説明を省略する。
【００１８】図４を参照するに、前記半導体装置３００
は先に説明した半導体装置２００の一変形例であり、前
記Ｓｉ基板２１を覆う層間絶縁膜２７上に前記親マーク
３２が、図示を省略した導体パターンと同時に形成され
る。半導体装置３００の場合、前記親マーク３２は層間
絶縁膜３４により覆われ、前記子マーク３３Ａ，３３Ｂ
は前記層間絶縁膜３４中に、他のコンタクトホールと同
時に形成される。
【００１９】図４の構成では、前記子マーク３３Ａ，３
３Ｂを形成してもＳｉ基板２１が露出されることはない
ため、前記ボンディングパッド２４は、前記親マーク３
２および子マーク３３Ａ，３３Ｂを使った位置ずれ検出
の後、前記層間絶縁膜３４上に直接に、前記子マーク３
３Ａ，３３Ｂを埋めるように形成される。図４の構成で
は、このようにボンディングパッド２４が前記子マーク
３３Ａ，３３Ｂを埋める構成であるため、前記ボンディ
ングパッド２４の表面に、前記子マーク３３Ａ，３３Ｂ
に対応した凹部が形成される。
【００２０】本実施例においても、前記ボンディングパ
ッド２４が位置ずれ検出マークに電気的にコンタクトす
ることがない。また位置ずれ検出マークは前記ボンディ
ングパッド２４の直下に形成されるため、Ｓｉ基板２１
上のチップ領域が前記位置ずれ検出マークにより不要に
占有されてしまうことがない。 ［第４実施例］図５（Ａ），（Ｂ）は、ゲート寸法モニ
タ用パターン３８を有する半導体装置４００の構成を示
す。ただし、図５（Ａ）は前記ゲート寸法モニタ用パタ
ーン３８の平面図を、また図５（Ｂ）は半導体装置４０
０の断面図を示す。図中、先に説明した部分には同一の
参照符号を付し、説明を省略する。
【００２１】図５（Ａ），（Ｂ）を参照するに、モニタ
パターン３８はＬ字型形状を有し、前記Ｓｉ基板２１上
に、前記ゲート電極３０と同様なゲート電極パターン
（図示せず）と同時に形成される。前記モニタパターン
３８は前記層間絶縁膜２７により覆われ、前記層間絶縁
膜２７上には、前記モニタパターン３８を覆うように、
ボンディングパッド２４が形成される。前記ボンディン
グパッド２４は、図５（Ａ）の平面図に示すように、前
記モニタパターン３８と同様な寸法を有する。
【００２２】本実施例においても、前記モニタパターン
３８は前記ボンディングパッド２４と電気的に絶縁され
ており、またボンディングパッド２４の直下に形成され
るため基板２１のチップ領域を不要に占有することがな
い。 ［第５実施例］図６（Ａ），（Ｂ）は、本発明の第５実
施例による、絶縁膜のエッチング制御用モニタパターン
を有する半導体装置５００の製造工程を示す。
【００２３】図６（Ａ）を参照するに、Ｓｉ基板２１の
表面が絶縁膜４０により覆われており、前記絶縁膜４０
上には開口部４１Ａおよび４１Ｂを有するレジストパタ
ーン４１が形成される。ただし、前記開口部４１Ａは前
記絶縁膜４０中に形成したい凹部に対応するのに対し、
前記開口部４１Ｂは前記凹部を形成するエッチング工程
をモニタするためのものである。前記レジストパターン
４１をマスクとして前記絶縁膜４０をエッチングするこ
とにより、前記絶縁膜４０中には所望の凹部４０Ａとモ
ニタパターンを構成する凹部４０Ｂとが同時に形成され
る。
【００２４】本実施例では、図６（Ａ）の工程の後、前
記レジストパターン４１を除去し、さらに前記凹部４０
Ｂを光ビームにより照射する。前記凹部４０Ｂで反射さ
れた光ビームの強度は、前記凹部４０Ｂの深さ、換言す
ると凹部４０Ｂにおける絶縁膜４０の残膜厚により変化
するため、かかる反射光強度から前記凹部４０Ｂ、従っ
て前記凹部４０Ａの深さを求めることができる。
【００２５】前記凹部４０Ｂの深さが所定の値に達する
と、前記凹部４０Ｂは図６（Ｂ）に示すように前記絶縁
膜４０上に堆積した層間絶縁膜４２により覆われ、さら
に前記層間絶縁膜４２上に、前記凹部４０Ｂに対応して
前記ボンディングパッド２４が、前記凹部４０Ｂを覆う
ように形成される。本実施例では、モニタパターンが先
の実施例のような導体パターンではなく、絶縁膜中に形
成された凹部になるが、このような場合でも、本発明に
よれば、モニタパターンを前記ボンディングパッド２４
の直下に形成することにより、モニタパターンが半導体
基板のチップ領域を不要に占有することがなくなる。前
記モニタパターンは、本実施例の場合、絶縁膜４０中に
形成された凹部４０Ｂであるため、前記モニタパターン
が前記ボンディングパッドに電気的に接続されることは
ない。 ［第６実施例］図７（Ａ），（Ｂ）は、本発明の第６実
施例による半導体装置６００の製造工程を示す。
【００２６】図７（Ａ）を参照するに、前記Ｓｉ基板２
１表面には前記ゲート電極３０を含む導体パターン３０
Ａが形成されており、前記導体パターン３０Ａは前記基
板２１上に形成された層間絶縁膜４４により覆われる。
本実施例は、前記層間絶縁膜４４を化学機械研磨（ＣＭ
Ｐ）工程により平坦化し、膜厚を所望値まで減少させる
ものであるが、その際前記導体パターン３０Ａが形成さ
れていない領域４４Ａに光ビームを照射することによ
り、前記層間絶縁膜４４の厚さを求める。
【００２７】前記膜厚が所定値に到達すると、図７
（Ｂ）の工程において、前記層間絶縁膜４４上に、前記
領域４４Ａを覆うようにボンディングパッド２４が形成
される。この実施例では前記領域４４Ａにおける層間絶
縁膜４４自体が膜厚モニタパターンとして使われる。 ［第７実施例］図８（Ａ），（Ｂ）は、本発明の第７実
施例による半導体装置７００の製造工程を示す。ただし
図中、先に説明した部分には同一の参照符号を付し、説
明を省略する。
【００２８】図８（Ａ）を参照するに、Ｓｉ基板２１上
にはゲート電極３０を含む導体パターン３０Ａを覆うよ
うにＳｉＯ2 等よりなる下地膜４５が形成され、前記下
地膜４５上には膜質を測定したい膜４６が形成される。
さらに、図８（Ａ）の工程では、前記膜４６の膜質が、
前記導体パターン３０Ａを含まない、平坦な領域４７に
おいて複素屈折率あるいは反射率を測定することにより
求められ、図８（Ｂ）の工程において前記膜４６を除去
した後、前記領域４７上にボンディングパッド２４を形
成する。ボンディングパッド２４上には、ボンディング
ワイヤ２９がワイヤボンディングにより接続される。 ［第８実施例］図９は、本発明の第８実施例による半導
体装置８００の構成を示す平面図である。
【００２９】図９を参照するに、半導体基板上のダイシ
ングライン５１は一対の耐湿ガードリング７４により画
成されており、前記ダイシングライン５１上には櫛型電
極５４および５５よりなる短絡モニタ回路が形成され、
前記短絡モニタ回路は絶縁膜（図示せず）により覆われ
る。前記櫛型電極５４は、前記絶縁膜中に形成されたコ
ンタクトホール５４Ａを介して前記絶縁膜上に形成され
たパッド電極５６に接続され、また前記櫛型電極５５は
前記絶縁膜中のコンタクトホール５５Ａを介して前記絶
縁膜上のパッド電極５８に接続される。
【００３０】一方、前記パッド電極５８の直下には、活
性領域６１と、前記活性領域を横断するゲート電極と、
前記ゲート電極の一方の側において前記活性領域６１を
構成する拡散領域にコンタクトする引き出し電極６３
と、前記ゲート電極の他方の側において前記活性領域６
１を構成する別の拡散領域にコンタクトする引き出し電
極６４とよりなる特性モニタ用トランジスタが形成され
ており、前記引き出し電極６３は、前記絶縁膜中のコン
タクトホール６３Ａを介して、前記絶縁膜上に前記短絡
モニタ回路を覆うように形成されたパッド電極５７に電
気的に接続される。
【００３１】一方、前記別の引き出し電極６４は、前記
絶縁膜中に形成されたコンタクトホール６４Ａを介して
前記絶縁膜上に、前記パッド電極５８に隣接して形成さ
れた電極パッド５９に接続される。また、前記ゲート電
極６２は、前記絶縁膜中に形成されたコンタクトホール
６２Ａを介して前記絶縁膜上に、前記パッド電極５９に
隣接して形成された電極パッド６０に接続される。
【００３２】かかる構成の半導体装置８００では、前記
電極パッド５６〜６０にコンタクトピンを立てることに
より、前記トランジスタの特性をモニタすることができ
る。本実施例では、一の電極パッドの下に別の電極パッ
ドに接続されるパターンを形成することにより、様々な
モニタ用回路をダイシングライン５１に、効率よく配置
することができる。 ［第９実施例］図１０は、本発明の第９実施例による半
導体装置９００の構成を示す。ただし図１０中、先に説
明した部分には同一の参照符号を付し、説明を省略す
る。
【００３３】図１０を参照するに、半導体装置９００は
先に説明した半導体装置８００の一変形例であり、前記
短絡モニタ回路が前記耐湿ガードリング７４の内側の素
子形成領域ないしチップ領域に形成されている。その
際、前記短絡モニタ回路は前記チップ領域上に形成され
たボンディングパッド７１の直下に形成されており、コ
ンタクトホール５４Ａを介して前記ダイシングライン５
１に形成された電極パッド７２に、またコンタクトホー
ル５５Ａを介して前記ダイシングライン５１に形成され
た電極パッド７３に接続される。
【００３４】図１０の構成でも、前記短絡モニタ回路を
前記ボンディングパッド７１の直下に形成することによ
り、前記短絡モニタ回路によりチップ領域を不要に占有
することがなくなり、多数のかかるモニタ回路をチップ
領域に効率的に配置することが可能になる。また、モニ
タ回路をチップ領域に形成することにより、実際に製造
される半導体素子のより実態に近い状態において所望の
モニタリングを行なうことが可能になる。
【００３５】図１１は図１０の半導体装置９００の一変
形例を示す。図１１を参照するに、本実施例では前記チ
ップ領域に複数の短絡モニタ回路が並列に接続され、前
記ダイシングライン５１上に形成された電極パッド７２
および７３に電気的に接続される。また、各々のモニタ
回路上にはボンディングパッド５２が形成されている。
【００３６】図１１の構成では、前記複数のモニタ回路
を使うことにより、短絡の検出をより広い領域で行なう
ことが可能になる。
【００３７】
【発明の効果】請求項１〜８に記載した本発明の特徴に
よれば、マークパターンやモニタパターンをボンディン
グパッドの直下に形成することにより、これらのマーク
パターンやモニタパターンが基板の面積を不要に占有す
ることを回避できる。また、本発明ではモニタ回路をチ
ップ領域に形成できるため、半導体装置の製造工程を、
より実態に近い状態でモニタすることが可能になる。
【図面の簡単な説明】
【図１】（Ａ），（Ｂ）は本発明の原理を示す図であ
る。
【図２】（Ａ），（Ｂ）は、本発明の第１実施例による
半導体装置の構成を示す図である。
【図３】（Ａ），（Ｂ）は、本発明の第２実施例による
半導体装置の構成を示す図である。
【図４】本発明の第３実施例による半導体装置の構成を
示す図である。
【図５】（Ａ），（Ｂ）は、本発明の第４実施例による
半導体装置の構成を示す図である。
【図６】（Ａ），（Ｂ）は、本発明の第５実施例による
半導体装置の製造工程を示す図である。
【図７】（Ａ），（Ｂ）は、本発明の第６実施例による
半導体装置の製造工程を示す図である。
【図８】（Ａ），（Ｂ）は、本発明の第７実施例による
半導体装置の製造工程を示す図である。
【図９】本発明の第８実施例による半導体装置の構成を
示す図である。
【図１０】本発明の第９実施例による半導体装置の構成
を示す図である。
【図１１】図１０の半導体装置の一変形例を示す図であ
る。
【符号の説明】
１０ 半導体チップ １０Ａ 活性素子 １１，１１Ａ，１１Ｂ ボンディングパッド １１ａ，１１ｂ コンタクトホール １２，１２Ａ，１２Ｂ モニタ回路パターン ２０ チップ ２０Ｘ ダイシングライン ２１ 基板 ２１Ａ 拡散領域 ２２ アラインメントマーク ２２Ａ 導体パターン ２４ ボンディングパッド ２４Ａ 凹部 ２７ 層間絶縁膜 ２７Ａ コンタクトホール ２９ ボンディングワイヤ ３０ ゲート電極 ３０Ａ ゲートレベル導体パターン ３１ 導電性プラグ ３２ 親マーク ３３，３３Ａ，３３Ｂ 子マーク ３４ 絶縁膜 ３８ ゲート寸法モニタ用パターン ４０ 絶縁膜 ４０Ａ 凹部 ４０Ｂ モニタ用凹部 ４１ レジスト膜 ４１Ａ，４１Ｂ レジスト窓 ４２，４４ 絶縁膜 ４５，４６ 絶縁膜 ５１ ダイシング領域 ５４，５５ 短絡モニタ回路 ５４Ａ，５５Ａ，６２Ａ，６３Ａ，６３Ｂ コンタクト
ホール ５６，５７，５８，５８，６０，７２，７３ 電極パッ
ド ６１ 活性領域 ６２ ゲート電極 ６３，６４ 引き出し電極 ７１ ボンディングパッド １００，２００，３００，４００，５００，６００，７
００，８００，９００半導体装置
フロントページの続き Ｆターム(参考） 4M106 AA02 AA07 AA08 AB17 AC02 AC04 AC07 AD01 AD04 AD10 AD11 AD15 AD30 CA39 DB03 DJ18 5F038 BE07 CA02 CA05 CA10 CA13 CA18 EZ20

Claims (8)

    【特許請求の範囲】
  1. 【請求項１】 基板と、 前記基板上に形成された活性素子と、 前記基板上に形成されたボンディングパッドと、 前記基板上、前記ボンディングパッドの下に、前記ボン
    ディングパッドにより覆われるように形成されたマーク
    領域とを備えたことを特徴とする半導体装置。
  2. 【請求項２】 前記ボンディングパッドは、その下の前
    記マーク領域に対して電気的に絶縁されていることを特
    徴とする請求項１記載の半導体装置。
  3. 【請求項３】 前記マーク領域は、前記活性素子から分
    離しているパターンを含むことを特徴とする請求項１記
    載の半導体装置。
  4. 【請求項４】 前記ボンディングパッドは、前記マーク
    領域の外形に対応した形状を有することを特徴とする請
    求項１記載の半導体装置。
  5. 【請求項５】 前記ボンディングパッドとこれに対応す
    る前記マーク領域とは、前記基板上の、前記活性素子が
    形成される素子領域に形成されることを特徴とする請求
    項１〜４のうち、いずれか一項記載の半導体装置。
  6. 【請求項６】 前記ボンディングパッドとこれに対応す
    る前記マーク領域とは、前記基板上のダイシングライン
    に形成されることを特徴とする請求項１〜４のうち、い
    ずれか一項記載の半導体装置。
  7. 【請求項７】 基板と、 前記基板上に形成された活性素子と、 前記基板上に形成されたボンディングパッドと、 前記基板上、前記ボンディングパッドの下に、前記ボン
    ディングパッドにより覆われるように形成されたモニタ
    領域とを備えたことを特徴とする半導体装置。
  8. 【請求項８】 前記ボンディングパッドに隣接して、前
    記モニタ領域に電気的に接続された別のボンディングパ
    ッドが形成され、前記別のボンディングパッドの下に
    は、別のモニタ領域が形成されることを特徴とする請求
    項７記載の半導体装置。
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