JPH04334010A - 半導体集積回路装置の製造方法 - Google Patents
半導体集積回路装置の製造方法Info
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- JPH04334010A JPH04334010A JP10415491A JP10415491A JPH04334010A JP H04334010 A JPH04334010 A JP H04334010A JP 10415491 A JP10415491 A JP 10415491A JP 10415491 A JP10415491 A JP 10415491A JP H04334010 A JPH04334010 A JP H04334010A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、半導体集積回路装置の
製造技術に関し、特にウエハプロセスで行われるチップ
ナンバーリング（ｃｈｉｐ ｎｕｍｂｅｒｉｎｇ）技術
に関するものである。
製造技術に関し、特にウエハプロセスで行われるチップ
ナンバーリング（ｃｈｉｐ ｎｕｍｂｅｒｉｎｇ）技術
に関するものである。
【０００２】
【従来の技術】半導体ウエハ上にＬＳＩを形成する工程
（ウエハプロセス）では、プロセスばらつきに対する半
導体素子への影響のウエハ内配列位置依存性などの情報
を得ることを目的として、ウエハ上のそれぞれのチップ
に異なる文字や数字などのチップ識別パターンを付す、
いわゆるチップナンバーリングが行われている。
（ウエハプロセス）では、プロセスばらつきに対する半
導体素子への影響のウエハ内配列位置依存性などの情報
を得ることを目的として、ウエハ上のそれぞれのチップ
に異なる文字や数字などのチップ識別パターンを付す、
いわゆるチップナンバーリングが行われている。
【０００３】このチップナンバーリングの方法としては
、チップの表面を保護しているパッシベーション膜（最
終保護膜）をチップごとに異なるパターンで開孔し、最
上層Ａｌ配線の一部を露出させる方法が従来より用いら
れている。
、チップの表面を保護しているパッシベーション膜（最
終保護膜）をチップごとに異なるパターンで開孔し、最
上層Ａｌ配線の一部を露出させる方法が従来より用いら
れている。
【０００４】ところで、近年のＬＳＩは、ストレスマイ
グレーション（ＳＭ）などに起因するＡｌ配線の断線防
止を目的として、Ａｌ層上に高融点金属またはそのシリ
サイドからなる導電層を積層するＡｌ積層配線構造が採
用されている。
グレーション（ＳＭ）などに起因するＡｌ配線の断線防
止を目的として、Ａｌ層上に高融点金属またはそのシリ
サイドからなる導電層を積層するＡｌ積層配線構造が採
用されている。
【０００５】そのため、このＡｌ積層配線を有するチッ
プに前記チップ識別パターンを形成する場合は、まずパ
ッシベーション膜をエッチングにより開孔して最上層Ａ
ｌ配線の表面（導電層）を露出させ、次いでこの導電層
をエッチングしてＡｌ層の表面を露出させる必要がある
。これは、導電層を構成する高融点金属やそのシリサイ
ドなどは、Ａｌに比べて光反射率が低いため、導電層を
露出させるだけでは、チップ識別パターンを光学的に検
出することが困難だからである。
プに前記チップ識別パターンを形成する場合は、まずパ
ッシベーション膜をエッチングにより開孔して最上層Ａ
ｌ配線の表面（導電層）を露出させ、次いでこの導電層
をエッチングしてＡｌ層の表面を露出させる必要がある
。これは、導電層を構成する高融点金属やそのシリサイ
ドなどは、Ａｌに比べて光反射率が低いため、導電層を
露出させるだけでは、チップ識別パターンを光学的に検
出することが困難だからである。
【０００６】
【発明が解決しようとする課題】ところが、半導体チッ
プの表面のパッシベーション膜を開孔する従来のチップ
ナンバーリング方法は、この開孔を通じてナトリウムイ
オンなどの汚染源がチップ内に侵入し、ＬＳＩの信頼性
を低下させる虞れがある。
プの表面のパッシベーション膜を開孔する従来のチップ
ナンバーリング方法は、この開孔を通じてナトリウムイ
オンなどの汚染源がチップ内に侵入し、ＬＳＩの信頼性
を低下させる虞れがある。
【０００７】その対策として、従来は、トランジスタな
どの機能素子が形成されていない領域を選んでチップ識
別パターンを形成していたが、この方法は、上記した汚
染源のチップ内侵入を回避することができず、かつＬＳ
Ｉの高集積化に伴ってチップ識別パターンを形成する場
所の確保が困難になるという問題がある。
どの機能素子が形成されていない領域を選んでチップ識
別パターンを形成していたが、この方法は、上記した汚
染源のチップ内侵入を回避することができず、かつＬＳ
Ｉの高集積化に伴ってチップ識別パターンを形成する場
所の確保が困難になるという問題がある。
【０００８】また、パッシベーション膜を開孔してチッ
プ識別パターンを形成した後、チップ上に第二のパッシ
ベーション膜を堆積して開孔を埋込むことにより、汚染
源のチップ内侵入を回避するという方法も考えられるが
、この方法は、ＬＳＩの製造工程が増加するという問題
がある。
プ識別パターンを形成した後、チップ上に第二のパッシ
ベーション膜を堆積して開孔を埋込むことにより、汚染
源のチップ内侵入を回避するという方法も考えられるが
、この方法は、ＬＳＩの製造工程が増加するという問題
がある。
【０００９】本発明は、上記した問題点に着目してなさ
れたものであり、その目的は、半導体チップの最上層配
線の表面に形成されたチップ識別パターンを通じて、チ
ップ内に汚染源が侵入するのを確実に防止することので
きる技術を提供することにある。
れたものであり、その目的は、半導体チップの最上層配
線の表面に形成されたチップ識別パターンを通じて、チ
ップ内に汚染源が侵入するのを確実に防止することので
きる技術を提供することにある。
【００１０】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【００１１】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を説明すれば、下記の
とおりである。
発明のうち、代表的なものの概要を説明すれば、下記の
とおりである。
【００１２】本発明による半導体集積回路装置の製造方
法は、Ａｌ層上に導電層を積層したＡｌ積層配線構造を
有する最上層配線を形成した後、ボンディングパッド形
成領域の前記最上層配線の導電層をパターニングしてＡ
ｌ層の表面を露出させる際、チップ識別パターン形成領
域の前記最上層配線の導電層を同時にパターニングして
Ａｌ層の表面を露出させることによってチップ識別パタ
ーンを形成し、次いで前記最上層配線の上層にパッシベ
ーション膜を堆積した後、前記ボンディングパッド形成
領域の前記パッシベーション膜を除去してボンディング
パッドを形成する工程を備えている。
法は、Ａｌ層上に導電層を積層したＡｌ積層配線構造を
有する最上層配線を形成した後、ボンディングパッド形
成領域の前記最上層配線の導電層をパターニングしてＡ
ｌ層の表面を露出させる際、チップ識別パターン形成領
域の前記最上層配線の導電層を同時にパターニングして
Ａｌ層の表面を露出させることによってチップ識別パタ
ーンを形成し、次いで前記最上層配線の上層にパッシベ
ーション膜を堆積した後、前記ボンディングパッド形成
領域の前記パッシベーション膜を除去してボンディング
パッドを形成する工程を備えている。
【００１３】
【作用】上記した手段によれば、最上層配線の表面にチ
ップ識別パターンを形成した後、この最上層配線の上層
にパッシベーション膜を堆積してチップ識別パターンを
このパッシベーション膜で被覆することにより、チップ
識別パターンを通じてチップ内に汚染源が侵入するのを
確実に防止することができる。
ップ識別パターンを形成した後、この最上層配線の上層
にパッシベーション膜を堆積してチップ識別パターンを
このパッシベーション膜で被覆することにより、チップ
識別パターンを通じてチップ内に汚染源が侵入するのを
確実に防止することができる。
【００１４】また、上記した手段によれば、ボンディン
グパッド形成領域の最上層配線の導電層をパターニング
してＡｌ層の表面を露出させる際に同時にチップ識別パ
ターンも形成するので、ＬＳＩの製造工程が増えること
はない。
グパッド形成領域の最上層配線の導電層をパターニング
してＡｌ層の表面を露出させる際に同時にチップ識別パ
ターンも形成するので、ＬＳＩの製造工程が増えること
はない。
【００１５】
【実施例】図７は、半導体ウエハ上に形成された半導体
チップ１の平面図である。この半導体チップ１の主面の
中央には、例えば４メガビット（Ｍｂｉｔ） の大容量
を有するＳＲＡＭのメモリアレイ（ＭＡ）が形成されて
いる。 このＳＲＡＭは、大容量化に伴う回路の配線遅延を回避
するために、メモリアレイ（ＭＡ）を多数のメモリマッ
ト（ＭＭ）に分割している。
チップ１の平面図である。この半導体チップ１の主面の
中央には、例えば４メガビット（Ｍｂｉｔ） の大容量
を有するＳＲＡＭのメモリアレイ（ＭＡ）が形成されて
いる。 このＳＲＡＭは、大容量化に伴う回路の配線遅延を回避
するために、メモリアレイ（ＭＡ）を多数のメモリマッ
ト（ＭＭ）に分割している。
【００１６】上記メモリアレイ（ＭＡ）の外側には、半
導体チップ１の長辺方向に沿って周辺回路２が配置され
ており、さらにその外側には、外部との電気的接続を取
るためのボンディングパッド３が配置されている。
導体チップ１の長辺方向に沿って周辺回路２が配置され
ており、さらにその外側には、外部との電気的接続を取
るためのボンディングパッド３が配置されている。
【００１７】上記周辺回路２上に配置された第７図では
図示しない最上層配線の表面には、チップ識別パターン
４が形成されている。このチップ識別パターン４は、プ
ロセスばらつきに対する半導体素子への影響のウエハ内
配列位置依存性などの情報を得ることを目的として形成
されるもので、半導体チップ１毎に異なる文字や数字に
より構成されている。
図示しない最上層配線の表面には、チップ識別パターン
４が形成されている。このチップ識別パターン４は、プ
ロセスばらつきに対する半導体素子への影響のウエハ内
配列位置依存性などの情報を得ることを目的として形成
されるもので、半導体チップ１毎に異なる文字や数字に
より構成されている。
【００１８】以下、本実施例による上記チップ識別パタ
ーン４の形成方法を図１〜図６を用いて説明する。
ーン４の形成方法を図１〜図６を用いて説明する。
【００１９】図１は、ウエハプロセスの中途段階におけ
る上記半導体チップ１の要部断面図である。
る上記半導体チップ１の要部断面図である。
【００２０】例えばｐ形シリコン単結晶からなる半導体
チップ１の主面のフィールド絶縁膜５によって囲まれた
活性領域には、前記周辺回路２の一部を構成するｎチャ
ネルＭＯＳＦＥＴ（Ｑ）が形成されている。このｎチャ
ネルＭＯＳＦＥＴ（Ｑ）は、ソース領域６、ドレイン領
域７、ゲート絶縁膜８およびゲート電極９により構成さ
れている。ゲート絶縁膜８は、例えば酸化珪素からなり
、ゲート電極９は、例えば多結晶シリコンからなる。
チップ１の主面のフィールド絶縁膜５によって囲まれた
活性領域には、前記周辺回路２の一部を構成するｎチャ
ネルＭＯＳＦＥＴ（Ｑ）が形成されている。このｎチャ
ネルＭＯＳＦＥＴ（Ｑ）は、ソース領域６、ドレイン領
域７、ゲート絶縁膜８およびゲート電極９により構成さ
れている。ゲート絶縁膜８は、例えば酸化珪素からなり
、ゲート電極９は、例えば多結晶シリコンからなる。
【００２１】上記フィールド絶縁膜５およびｎチャネル
ＭＯＳＦＥＴ（Ｑ）の上には、例えば酸化珪素からなる
絶縁膜１０が形成されており、この絶縁膜１０の上には
、第一層目のＡｌ配線１１が形成されている。
ＭＯＳＦＥＴ（Ｑ）の上には、例えば酸化珪素からなる
絶縁膜１０が形成されており、この絶縁膜１０の上には
、第一層目のＡｌ配線１１が形成されている。
【００２２】上記Ａｌ配線１１は、ＡｌまたはＡｌ合金
からなるＡｌ層１１ａの上に、例えば高融点金属（Ｗ、
Ｍｏ、Ｍｎ、Ｔｉ、Ｔａなど）またはそのシリサイドか
らなる導電層１１ｂを積層したＡｌ積層配線構造を有し
ている。上記Ａｌ配線１１の一部は、絶縁膜１０を開孔
して形成したコンタクトホール１２を通じて前記ｎチャ
ネルＭＯＳＦＥＴ（Ｑ）のソース領域６およびドレイン
領域７と電気的に接続されている。
からなるＡｌ層１１ａの上に、例えば高融点金属（Ｗ、
Ｍｏ、Ｍｎ、Ｔｉ、Ｔａなど）またはそのシリサイドか
らなる導電層１１ｂを積層したＡｌ積層配線構造を有し
ている。上記Ａｌ配線１１の一部は、絶縁膜１０を開孔
して形成したコンタクトホール１２を通じて前記ｎチャ
ネルＭＯＳＦＥＴ（Ｑ）のソース領域６およびドレイン
領域７と電気的に接続されている。
【００２３】上記第一層目のＡｌ配線１１の上には、例
えば酸化珪素からなる層間絶縁膜１３が形成されている
。この層間絶縁膜１３の一部には、第一層目のＡｌ配線
１１に達するスルーホール１４が形成されている。
えば酸化珪素からなる層間絶縁膜１３が形成されている
。この層間絶縁膜１３の一部には、第一層目のＡｌ配線
１１に達するスルーホール１４が形成されている。
【００２４】そこでまず、図２に示すように、上記層間
絶縁膜１３上にＡｌまたはＡｌ合金からなるＡｌ層１５
ａおよび高融点金属またはそのシリサイドからなる導電
層１５ｂを順次堆積し、このＡｌ層１５ａおよび導電層
１５ｂをパターニングすることによって、第一層目のＡ
ｌ配線１１と同様の積層配線構造を有する第二層目のＡ
ｌ配線（最上層配線）１５を形成する。
絶縁膜１３上にＡｌまたはＡｌ合金からなるＡｌ層１５
ａおよび高融点金属またはそのシリサイドからなる導電
層１５ｂを順次堆積し、このＡｌ層１５ａおよび導電層
１５ｂをパターニングすることによって、第一層目のＡ
ｌ配線１１と同様の積層配線構造を有する第二層目のＡ
ｌ配線（最上層配線）１５を形成する。
【００２５】次に、図３に示すように、ボンディングパ
ッド形成領域（Ｐ）の上記Ａｌ配線１５の導電層１５ｂ
をエッチングにより除去してその下のＡｌ層１５ａの表
面を露出させると共に、チップ識別パターン形成領域（
Ｃ）のＡｌ配線１５の導電層１５ｂをエッチングにより
除去してＡｌ層１５ａの表面を露出させ、チップ識別パ
ターン４を形成する。
ッド形成領域（Ｐ）の上記Ａｌ配線１５の導電層１５ｂ
をエッチングにより除去してその下のＡｌ層１５ａの表
面を露出させると共に、チップ識別パターン形成領域（
Ｃ）のＡｌ配線１５の導電層１５ｂをエッチングにより
除去してＡｌ層１５ａの表面を露出させ、チップ識別パ
ターン４を形成する。
【００２６】ボンディングパッド形成領域（Ｐ）の導電
層１５ｂの除去と、チップ識別パターン形成領域（Ｃ）
の導電層１５ｂの除去とは、同一のフォトレジストマス
クを用いた同一工程のエッチングにより行う。
層１５ｂの除去と、チップ識別パターン形成領域（Ｃ）
の導電層１５ｂの除去とは、同一のフォトレジストマス
クを用いた同一工程のエッチングにより行う。
【００２７】ボンディングパッド形成領域（Ｐ）の導電
層１５ｂを除去してＡｌ層１５ａを露出させるのは、ボ
ンディングパッド３の表面がＡｌに比べて光反射率の低
い高融点金属やそのシリサイドで構成されていると、ワ
イヤボンディング時にボンディングパッド３の位置を光
学的に検出することが困難になるからである。
層１５ｂを除去してＡｌ層１５ａを露出させるのは、ボ
ンディングパッド３の表面がＡｌに比べて光反射率の低
い高融点金属やそのシリサイドで構成されていると、ワ
イヤボンディング時にボンディングパッド３の位置を光
学的に検出することが困難になるからである。
【００２８】図４は、チップ識別パターン４を形成した
Ａｌ配線１５の斜視図である。このチップ識別パターン
４は、例えば「ＨＨ」の二文字により構成されている。
Ａｌ配線１５の斜視図である。このチップ識別パターン
４は、例えば「ＨＨ」の二文字により構成されている。
【００２９】次に、図５に示すように、例えばＣＶＤ法
を用いて半導体チップ１の表面に酸化珪素からなるパッ
シベーション膜１６を堆積する。
を用いて半導体チップ１の表面に酸化珪素からなるパッ
シベーション膜１６を堆積する。
【００３０】次に、図６に示すように、上記パッシベー
ション膜１６の一部をエッチングにより除去し、Ａｌ配
線１５のＡｌ層１５ａの表面を露出させてボンディング
パッド３を形成することにより、ウエハプロセスが略完
了する。
ション膜１６の一部をエッチングにより除去し、Ａｌ配
線１５のＡｌ層１５ａの表面を露出させてボンディング
パッド３を形成することにより、ウエハプロセスが略完
了する。
【００３１】以上の工程からなる本実施例のチップ識別
パターン形成方法によれば、下記の作用、効果を得るこ
とができる。
パターン形成方法によれば、下記の作用、効果を得るこ
とができる。
【００３２】（１）．Ａｌ配線１５の導電層１５ｂをエ
ッチングにより除去してチップ識別パターン４を形成し
た後、このチップ識別パターン４の上をパッシベーショ
ン膜１６で被覆するので、チップ識別パターン４を通じ
て半導体チップ１の内部にナトリウムイオンなどの汚染
源が侵入するのを確実に防止することができ、これによ
りＬＳＩの信頼性の低下を防止することができる。
ッチングにより除去してチップ識別パターン４を形成し
た後、このチップ識別パターン４の上をパッシベーショ
ン膜１６で被覆するので、チップ識別パターン４を通じ
て半導体チップ１の内部にナトリウムイオンなどの汚染
源が侵入するのを確実に防止することができ、これによ
りＬＳＩの信頼性の低下を防止することができる。
【００３３】（２）．上記（１）により、チップ識別パ
ターン４をＭＯＳＦＥＴなどの機能素子の上に配置する
ことができる。これにより、チップ識別パターン４の配
置の自由度が向上するので、ＬＳＩが高集積化した場合
でも、チップ識別パターン４を形成する場所の確保が困
難になることはない。
ターン４をＭＯＳＦＥＴなどの機能素子の上に配置する
ことができる。これにより、チップ識別パターン４の配
置の自由度が向上するので、ＬＳＩが高集積化した場合
でも、チップ識別パターン４を形成する場所の確保が困
難になることはない。
【００３４】（３）．ボンディングパッド形成領域（Ｐ
）のＡｌ配線１５の導電層１５ｂをエッチングにより除
去してＡｌ層１５ａの表面を露出させる工程で同時にチ
ップ識別パターン４を形成するので、ＬＳＩの製造工程
が増えることはない。
）のＡｌ配線１５の導電層１５ｂをエッチングにより除
去してＡｌ層１５ａの表面を露出させる工程で同時にチ
ップ識別パターン４を形成するので、ＬＳＩの製造工程
が増えることはない。
【００３５】以上、本発明者によってなされた発明を実
施例に基づき具体的に説明したが、本発明は前記実施例
に限定されるものではなく、その要旨を逸脱しない範囲
で種々変更可能であることはいうまでもない。
施例に基づき具体的に説明したが、本発明は前記実施例
に限定されるものではなく、その要旨を逸脱しない範囲
で種々変更可能であることはいうまでもない。
【００３６】前記実施例では、ＡｌまたはＡｌ合金から
なるＡｌ層の上に高融点金属またはそのシリサイドから
なる導電層を積層したＡｌ積層配線構造を有するＬＳＩ
に適用した場合について説明したが、例えば高融点金属
またはそのシリサイドからなる導電層、ＡｌまたはＡｌ
合金からなるＡｌ層および高融点金属またはそのシリサ
イドからなる導電層の三層で最上層配線を構成したＬＳ
Ｉに適用することもできる。
なるＡｌ層の上に高融点金属またはそのシリサイドから
なる導電層を積層したＡｌ積層配線構造を有するＬＳＩ
に適用した場合について説明したが、例えば高融点金属
またはそのシリサイドからなる導電層、ＡｌまたはＡｌ
合金からなるＡｌ層および高融点金属またはそのシリサ
イドからなる導電層の三層で最上層配線を構成したＬＳ
Ｉに適用することもできる。
【００３７】
【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下の通りである。
表的なものによって得られる効果を簡単に説明すれば、
以下の通りである。
【００３８】本発明によれば、チップ識別パターンを通
じて半導体チップの内部に汚染源が侵入するのを確実に
防止することができるので、ＬＳＩの信頼性の低下を防
止することができる。
じて半導体チップの内部に汚染源が侵入するのを確実に
防止することができるので、ＬＳＩの信頼性の低下を防
止することができる。
【００３９】また、本発明によれば、ボンディングパッ
ド形成領域のＡｌ配線の導電層をエッチングにより除去
してＡｌ層の表面を露出させる工程で同時にチップ識別
パターンを形成するので、ＬＳＩの製造工程が増えるこ
ともない。
ド形成領域のＡｌ配線の導電層をエッチングにより除去
してＡｌ層の表面を露出させる工程で同時にチップ識別
パターンを形成するので、ＬＳＩの製造工程が増えるこ
ともない。
【図１】本発明の一実施例である半導体集積回路装置の
製造方法を示す半導体基板の要部断面図である。
製造方法を示す半導体基板の要部断面図である。
【図２】この半導体集積回路装置の製造方法を示す半導
体基板の要部断面図である。
体基板の要部断面図である。
【図３】この半導体集積回路装置の製造方法を示す半導
体基板の要部断面図である。
体基板の要部断面図である。
【図４】チップ識別パターンを形成した最上層Ａｌ配線
の要部斜視図である。
の要部斜視図である。
【図５】この半導体集積回路装置の製造方法を示す半導
体基板の要部断面図である。
体基板の要部断面図である。
【図６】この半導体集積回路装置の製造方法を示す半導
体基板の要部断面図である。
体基板の要部断面図である。
【図７】この半導体集積回路装置の製造方法によって得
られた半導体チップの全体平面図である。
られた半導体チップの全体平面図である。
１ 半導体チップ
２ 周辺回路
３ ボンディングパッド
４ チップ識別パターン
５ フィールド絶縁膜
６ ソース領域
７ ドレイン領域
８ ゲート絶縁膜
９ ゲート電極
１０ 絶縁膜
１１ Ａｌ配線
１１ａ Ａｌ層
１１ｂ 導電層
１２ コンタクトホール
１３ 層間絶縁膜
１４ スルーホール
１５ Ａｌ配線（最上層配線）
１５ａ Ａｌ層
１５ｂ 導電層
１６ パッシベーション膜
Ｃ チップ識別パターン形成領域
ＭＡ メモリアレイ
ＭＭ メモリマット
Ｐ ボンディングパッド形成領域
Ｑ ｎチャネルＭＯＳＦＥＴ
Claims (3)
- 【請求項１】 Ａｌ層の上に導電層を積層してなる最
上層配線の表面に、チップ識別パターンを形成する工程
を有する半導体集積回路装置の製造方法であって、前記
最上層配線を形成した後、ボンディングパッド形成領域
の導電層をパターニングしてＡｌ層を露出させる際、チ
ップ識別パターン形成領域の導電層を同時にパターニン
グしてＡｌ層を露出させることによって、チップ識別パ
ターンを形成し、次いで、前記最上層配線の上層にパッ
シベーション膜を堆積した後、前記ボンディングパッド
形成領域の前記パッシベーション膜を除去することによ
って、ボンディングパッドを形成することを特徴とする
半導体集積回路装置の製造方法。 - 【請求項２】 前記導電層は、高融点金属またはその
シリサイドからなることを特徴とする請求項１記載の半
導体集積回路装置の製造方法。 - 【請求項３】 前記チップ識別パターンを機能素子上
に配置することを特徴とする請求項１記載の半導体集積
回路装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10415491A JPH04334010A (ja) | 1991-05-09 | 1991-05-09 | 半導体集積回路装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10415491A JPH04334010A (ja) | 1991-05-09 | 1991-05-09 | 半導体集積回路装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04334010A true JPH04334010A (ja) | 1992-11-20 |
Family
ID=14373149
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10415491A Pending JPH04334010A (ja) | 1991-05-09 | 1991-05-09 | 半導体集積回路装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04334010A (ja) |
-
1991
- 1991-05-09 JP JP10415491A patent/JPH04334010A/ja active Pending
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